lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 let mayLoad = 1 in {
 119 // Use vldmia to load a Q register as a D register pair.
 120 // This is equivalent to VLDMD except that it has a Q register operand
 121 // instead of a pair of D registers.
 122 def VLDMQ
 123   : AXDI5<(outs QPR:$dst), (ins addrmode5:$addr, pred:$p),
 124           IndexModeNone, IIC_fpLoadm,
 125           "vldm${addr:submode}${p}\t${addr:base}, ${dst:dregpair}", "", []>;
 126 def VLDMQ_UPD
 127   : AXDI5<(outs QPR:$dst, GPR:$wb), (ins addrmode5:$addr, pred:$p),
 128           IndexModeUpd, IIC_fpLoadm,
 129           "vldm${addr:submode}${p}\t${addr:base}!, ${dst:dregpair}",
 130           "$addr.base = $wb", []>;
 131
 132 // Use vld1 to load a Q register as a D register pair.
 133 // This alternative to VLDMQ allows an alignment to be specified.
 134 // This is equivalent to VLD1q64 except that it has a Q register operand.
 135 def VLD1q
 136   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 137           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 138 def VLD1q_UPD
 139   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst, GPR:$wb),
 140           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", "64",
 141           "${dst:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 142 } // mayLoad = 1
 143
 144 let mayStore = 1 in {
 145 // Use vstmia to store a Q register as a D register pair.
 146 // This is equivalent to VSTMD except that it has a Q register operand
 147 // instead of a pair of D registers.
 148 def VSTMQ
 149   : AXDI5<(outs), (ins QPR:$src, addrmode5:$addr, pred:$p),
 150           IndexModeNone, IIC_fpStorem,
 151           "vstm${addr:submode}${p}\t${addr:base}, ${src:dregpair}", "", []>;
 152 def VSTMQ_UPD
 153   : AXDI5<(outs GPR:$wb), (ins QPR:$src, addrmode5:$addr, pred:$p),
 154           IndexModeUpd, IIC_fpStorem,
 155           "vstm${addr:submode}${p}\t${addr:base}!, ${src:dregpair}",
 156           "$addr.base = $wb", []>;
 157
 158 // Use vst1 to store a Q register as a D register pair.
 159 // This alternative to VSTMQ allows an alignment to be specified.
 160 // This is equivalent to VST1q64 except that it has a Q register operand.
 161 def VST1q
 162   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 163           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 164 def VST1q_UPD
 165   : NLdSt<0,0b00,0b1010,0b1100, (outs GPR:$wb),
 166           (ins addrmode6:$addr, am6offset:$offset, QPR:$src),
 167           IIC_VST, "vst1", "64", "{$src:dregpair}, $addr$offset",
 168           "$addr.addr = $wb", []>;
 169 } // mayStore = 1
 170
 171 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 172
 173 //   VLD1     : Vector Load (multiple single elements)
 174 class VLD1D<bits<4> op7_4, string Dt>
 175   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 176           (ins addrmode6:$addr), IIC_VLD1,
 177           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 178 class VLD1Q<bits<4> op7_4, string Dt>
 179   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 180           (ins addrmode6:$addr), IIC_VLD1,
 181           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 182
 183 def  VLD1d8   : VLD1D<0b0000, "8">;
 184 def  VLD1d16  : VLD1D<0b0100, "16">;
 185 def  VLD1d32  : VLD1D<0b1000, "32">;
 186 def  VLD1d64  : VLD1D<0b1100, "64">;
 187
 188 def  VLD1q8   : VLD1Q<0b0000, "8">;
 189 def  VLD1q16  : VLD1Q<0b0100, "16">;
 190 def  VLD1q32  : VLD1Q<0b1000, "32">;
 191 def  VLD1q64  : VLD1Q<0b1100, "64">;
 192
 193 // ...with address register writeback:
 194 class VLD1DWB<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 196           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 197           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 198           "$addr.addr = $wb", []>;
 199 class VLD1QWB<bits<4> op7_4, string Dt>
 200   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 201           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 202           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 203           "$addr.addr = $wb", []>;
 204
 205 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 206 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 207 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 208 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 209
 210 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 211 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 212 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 213 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 214
 215 // ...with 3 registers (some of these are only for the disassembler):
 216 class VLD1D3<bits<4> op7_4, string Dt>
 217   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 218           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 219           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 220 class VLD1D3WB<bits<4> op7_4, string Dt>
 221   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 222           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 223           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 224
 225 def VLD1d8T      : VLD1D3<0b0000, "8">;
 226 def VLD1d16T     : VLD1D3<0b0100, "16">;
 227 def VLD1d32T     : VLD1D3<0b1000, "32">;
 228 def VLD1d64T     : VLD1D3<0b1100, "64">;
 229
 230 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 231 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 232 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 233 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 234
 235 // ...with 4 registers (some of these are only for the disassembler):
 236 class VLD1D4<bits<4> op7_4, string Dt>
 237   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 238           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 239           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 240 class VLD1D4WB<bits<4> op7_4, string Dt>
 241   : NLdSt<0,0b10,0b0010,op7_4,
 242           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 243           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 244           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 245           []>;
 246
 247 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 248 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 249 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 250 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 251
 252 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 253 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 254 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 255 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 256
 257 //   VLD2     : Vector Load (multiple 2-element structures)
 258 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 259   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 260           (ins addrmode6:$addr), IIC_VLD2,
 261           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 262 class VLD2Q<bits<4> op7_4, string Dt>
 263   : NLdSt<0, 0b10, 0b0011, op7_4,
 264           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 265           (ins addrmode6:$addr), IIC_VLD2,
 266           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 267
 268 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 269 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 270 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 271
 272 def  VLD2q8   : VLD2Q<0b0000, "8">;
 273 def  VLD2q16  : VLD2Q<0b0100, "16">;
 274 def  VLD2q32  : VLD2Q<0b1000, "32">;
 275
 276 // ...with address register writeback:
 277 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 278   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 279           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 280           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 281           "$addr.addr = $wb", []>;
 282 class VLD2QWB<bits<4> op7_4, string Dt>
 283   : NLdSt<0, 0b10, 0b0011, op7_4,
 284           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 285           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 286           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 287           "$addr.addr = $wb", []>;
 288
 289 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 290 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 291 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 292
 293 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 294 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 295 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 296
 297 // ...with double-spaced registers (for disassembly only):
 298 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 299 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 300 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 301 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 302 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 303 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 304
 305 //   VLD3     : Vector Load (multiple 3-element structures)
 306 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 307   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 308           (ins addrmode6:$addr), IIC_VLD3,
 309           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 310
 311 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 312 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 313 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 314
 315 // ...with address register writeback:
 316 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 317   : NLdSt<0, 0b10, op11_8, op7_4,
 318           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 319           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 320           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 321           "$addr.addr = $wb", []>;
 322
 323 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 324 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 325 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 326
 327 // ...with double-spaced registers (non-updating versions for disassembly only):
 328 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 329 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 330 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 331 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 332 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 333 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 334
 335 // ...alternate versions to be allocated odd register numbers:
 336 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 337 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 338 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 339
 340 //   VLD4     : Vector Load (multiple 4-element structures)
 341 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 342   : NLdSt<0, 0b10, op11_8, op7_4,
 343           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 344           (ins addrmode6:$addr), IIC_VLD4,
 345           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 346
 347 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 348 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 349 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 350
 351 // ...with address register writeback:
 352 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 353   : NLdSt<0, 0b10, op11_8, op7_4,
 354           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 355           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 356           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 357           "$addr.addr = $wb", []>;
 358
 359 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 360 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 361 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 362
 363 // ...with double-spaced registers (non-updating versions for disassembly only):
 364 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 365 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 366 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 367 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 368 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 369 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 370
 371 // ...alternate versions to be allocated odd register numbers:
 372 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 373 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 374 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 375
 376 //   VLD1LN   : Vector Load (single element to one lane)
 377 //   FIXME: Not yet implemented.
 378
 379 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 380 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 381   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 382           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 383           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 384           "$src1 = $dst1, $src2 = $dst2", []>;
 385
 386 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 387 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 388 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 389
 390 // ...with double-spaced registers:
 391 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 392 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 393
 394 // ...alternate versions to be allocated odd register numbers:
 395 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 396 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 397
 398 // ...with address register writeback:
 399 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 400   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 401           (ins addrmode6:$addr, am6offset:$offset,
 402            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 403           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 404           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 405
 406 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 407 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 408 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 409
 410 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 411 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 412
 413 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 414 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 415   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 416           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 417           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 418           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 419           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 420
 421 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 422 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 423 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 424
 425 // ...with double-spaced registers:
 426 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 427 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 428
 429 // ...alternate versions to be allocated odd register numbers:
 430 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 431 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 432
 433 // ...with address register writeback:
 434 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 435   : NLdSt<1, 0b10, op11_8, op7_4,
 436           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 437           (ins addrmode6:$addr, am6offset:$offset,
 438            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 439           IIC_VLD3, "vld3", Dt,
 440           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 441           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 442           []>;
 443
 444 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 445 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 446 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 447
 448 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 449 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 450
 451 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 452 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 453   : NLdSt<1, 0b10, op11_8, op7_4,
 454           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 455           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 456           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 457           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 458           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 459
 460 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 461 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 462 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 463
 464 // ...with double-spaced registers:
 465 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 466 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 467
 468 // ...alternate versions to be allocated odd register numbers:
 469 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 470 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 471
 472 // ...with address register writeback:
 473 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 474   : NLdSt<1, 0b10, op11_8, op7_4,
 475           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 476           (ins addrmode6:$addr, am6offset:$offset,
 477            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 478           IIC_VLD4, "vld4", Dt,
 479 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 480 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 481           []>;
 482
 483 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 484 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 485 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 486
 487 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 488 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 489
 490 //   VLD1DUP  : Vector Load (single element to all lanes)
 491 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 492 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 493 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 494 //   FIXME: Not yet implemented.
 495 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 496
 497 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 498
 499 //   VST1     : Vector Store (multiple single elements)
 500 class VST1D<bits<4> op7_4, string Dt>
 501   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 502           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 503 class VST1Q<bits<4> op7_4, string Dt>
 504   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 505           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 506           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 507
 508 def  VST1d8   : VST1D<0b0000, "8">;
 509 def  VST1d16  : VST1D<0b0100, "16">;
 510 def  VST1d32  : VST1D<0b1000, "32">;
 511 def  VST1d64  : VST1D<0b1100, "64">;
 512
 513 def  VST1q8   : VST1Q<0b0000, "8">;
 514 def  VST1q16  : VST1Q<0b0100, "16">;
 515 def  VST1q32  : VST1Q<0b1000, "32">;
 516 def  VST1q64  : VST1Q<0b1100, "64">;
 517
 518 // ...with address register writeback:
 519 class VST1DWB<bits<4> op7_4, string Dt>
 520   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 521           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 522           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 523 class VST1QWB<bits<4> op7_4, string Dt>
 524   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 525           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 526           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 527
 528 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 529 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 530 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 531 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 532
 533 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 534 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 535 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 536 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 537
 538 // ...with 3 registers (some of these are only for the disassembler):
 539 class VST1D3<bits<4> op7_4, string Dt>
 540   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 541           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 542           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 543 class VST1D3WB<bits<4> op7_4, string Dt>
 544   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 545           (ins addrmode6:$addr, am6offset:$offset,
 546            DPR:$src1, DPR:$src2, DPR:$src3),
 547           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 548           "$addr.addr = $wb", []>;
 549
 550 def VST1d8T      : VST1D3<0b0000, "8">;
 551 def VST1d16T     : VST1D3<0b0100, "16">;
 552 def VST1d32T     : VST1D3<0b1000, "32">;
 553 def VST1d64T     : VST1D3<0b1100, "64">;
 554
 555 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 556 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 557 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 558 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 559
 560 // ...with 4 registers (some of these are only for the disassembler):
 561 class VST1D4<bits<4> op7_4, string Dt>
 562   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 563           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 564           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 565           []>;
 566 class VST1D4WB<bits<4> op7_4, string Dt>
 567   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 568           (ins addrmode6:$addr, am6offset:$offset,
 569            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 570           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 571           "$addr.addr = $wb", []>;
 572
 573 def VST1d8Q      : VST1D4<0b0000, "8">;
 574 def VST1d16Q     : VST1D4<0b0100, "16">;
 575 def VST1d32Q     : VST1D4<0b1000, "32">;
 576 def VST1d64Q     : VST1D4<0b1100, "64">;
 577
 578 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 579 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 580 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 581 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 582
 583 //   VST2     : Vector Store (multiple 2-element structures)
 584 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 585   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 586           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 587           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 588 class VST2Q<bits<4> op7_4, string Dt>
 589   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 590           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 591           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 592           "", []>;
 593
 594 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 595 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 596 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 597
 598 def  VST2q8   : VST2Q<0b0000, "8">;
 599 def  VST2q16  : VST2Q<0b0100, "16">;
 600 def  VST2q32  : VST2Q<0b1000, "32">;
 601
 602 // ...with address register writeback:
 603 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 604   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 605           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 606           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 607           "$addr.addr = $wb", []>;
 608 class VST2QWB<bits<4> op7_4, string Dt>
 609   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 610           (ins addrmode6:$addr, am6offset:$offset,
 611            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 612           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 613           "$addr.addr = $wb", []>;
 614
 615 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 616 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 617 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 618
 619 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 620 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 621 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 622
 623 // ...with double-spaced registers (for disassembly only):
 624 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 625 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 626 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 627 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 628 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 629 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 630
 631 //   VST3     : Vector Store (multiple 3-element structures)
 632 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 633   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 634           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 635           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 636
 637 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 638 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 639 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 640
 641 // ...with address register writeback:
 642 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 643   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 644           (ins addrmode6:$addr, am6offset:$offset,
 645            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 646           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 647           "$addr.addr = $wb", []>;
 648
 649 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 650 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 651 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 652
 653 // ...with double-spaced registers (non-updating versions for disassembly only):
 654 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 655 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 656 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 657 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 658 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 659 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 660
 661 // ...alternate versions to be allocated odd register numbers:
 662 def VST3q8odd_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 663 def VST3q16odd_UPD : VST3DWB<0b0101, 0b0100, "16">;
 664 def VST3q32odd_UPD : VST3DWB<0b0101, 0b1000, "32">;
 665
 666 //   VST4     : Vector Store (multiple 4-element structures)
 667 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 668   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 669           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 670           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 671           "", []>;
 672
 673 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 674 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 675 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 676
 677 // ...with address register writeback:
 678 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 679   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 680           (ins addrmode6:$addr, am6offset:$offset,
 681            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 682            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 683           "$addr.addr = $wb", []>;
 684
 685 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 686 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 687 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 688
 689 // ...with double-spaced registers (non-updating versions for disassembly only):
 690 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 691 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 692 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 693 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 694 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 695 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 696
 697 // ...alternate versions to be allocated odd register numbers:
 698 def VST4q8odd_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 699 def VST4q16odd_UPD : VST4DWB<0b0001, 0b0100, "16">;
 700 def VST4q32odd_UPD : VST4DWB<0b0001, 0b1000, "32">;
 701
 702 //   VST1LN   : Vector Store (single element from one lane)
 703 //   FIXME: Not yet implemented.
 704
 705 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 706 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 707   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 708           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 709           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 710           "", []>;
 711
 712 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 713 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 714 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 715
 716 // ...with double-spaced registers:
 717 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 718 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 719
 720 // ...alternate versions to be allocated odd register numbers:
 721 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 722 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 723
 724 // ...with address register writeback:
 725 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 726   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 727           (ins addrmode6:$addr, am6offset:$offset,
 728            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 729           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 730           "$addr.addr = $wb", []>;
 731
 732 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 733 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 734 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 735
 736 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 737 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 738
 739 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 740 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 741   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 742           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 743            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 744           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 745
 746 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 747 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 748 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 749
 750 // ...with double-spaced registers:
 751 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 752 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 753
 754 // ...alternate versions to be allocated odd register numbers:
 755 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 756 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 757
 758 // ...with address register writeback:
 759 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 760   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 761           (ins addrmode6:$addr, am6offset:$offset,
 762            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 763           IIC_VST, "vst3", Dt,
 764           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 765           "$addr.addr = $wb", []>;
 766
 767 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 768 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 769 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 770
 771 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 772 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 773
 774 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 775 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 776   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 777           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 778            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 779           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 780           "", []>;
 781
 782 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 783 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 784 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 785
 786 // ...with double-spaced registers:
 787 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 788 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 789
 790 // ...alternate versions to be allocated odd register numbers:
 791 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 792 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 793
 794 // ...with address register writeback:
 795 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 796   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 797           (ins addrmode6:$addr, am6offset:$offset,
 798            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 799           IIC_VST, "vst4", Dt,
 800   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 801           "$addr.addr = $wb", []>;
 802
 803 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 804 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 805 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 806
 807 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 808 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 809
 810 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 811
 812
 813 //===----------------------------------------------------------------------===//
 814 // NEON pattern fragments
 815 //===----------------------------------------------------------------------===//
 816
 817 // Extract D sub-registers of Q registers.
 818 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 819 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 820   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 821 }]>;
 822 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 823   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 824 }]>;
 825 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 826   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 827 }]>;
 828 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 829   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 830 }]>;
 831 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 832   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 833 }]>;
 834
 835 // Extract S sub-registers of Q/D registers.
 836 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 837 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 838   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 839 }]>;
 840
 841 // Translate lane numbers from Q registers to D subregs.
 842 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 843   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 844 }]>;
 845 def SubReg_i16_lane : SDNodeXForm<imm, [{
 846   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 847 }]>;
 848 def SubReg_i32_lane : SDNodeXForm<imm, [{
 849   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 850 }]>;
 851
 852 //===----------------------------------------------------------------------===//
 853 // Instruction Classes
 854 //===----------------------------------------------------------------------===//
 855
 856 // Basic 2-register operations: single-, double- and quad-register.
 857 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 858            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 859            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 860   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 861         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 862         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 863 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 864            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 865            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 866   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 867         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 868         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 869 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 870            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 871            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 872   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 873         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 874         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 875
 876 // Basic 2-register intrinsics, both double- and quad-register.
 877 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 878               bits<2> op17_16, bits<5> op11_7, bit op4,
 879               InstrItinClass itin, string OpcodeStr, string Dt,
 880               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 881   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 882         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 883         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 884 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 885               bits<2> op17_16, bits<5> op11_7, bit op4,
 886               InstrItinClass itin, string OpcodeStr, string Dt,
 887               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 888   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 889         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 890         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 891
 892 // Narrow 2-register intrinsics.
 893 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 894               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 895               InstrItinClass itin, string OpcodeStr, string Dt,
 896               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 897   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 898         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 899         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 900
 901 // Long 2-register intrinsics (currently only used for VMOVL).
 902 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 903               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 904               InstrItinClass itin, string OpcodeStr, string Dt,
 905               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 906   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 907         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 908         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 909
 910 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 911 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 912   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 913         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 914         OpcodeStr, Dt, "$dst1, $dst2",
 915         "$src1 = $dst1, $src2 = $dst2", []>;
 916 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 917                   InstrItinClass itin, string OpcodeStr, string Dt>
 918   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 919         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 920         "$src1 = $dst1, $src2 = $dst2", []>;
 921
 922 // Basic 3-register operations: single-, double- and quad-register.
 923 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 924            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 925            SDNode OpNode, bit Commutable>
 926   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 927         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 928         OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 929   let isCommutable = Commutable;
 930 }
 931
 932 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 933            InstrItinClass itin, string OpcodeStr, string Dt,
 934            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 935   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 936         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 937         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 938         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 939   let isCommutable = Commutable;
 940 }
 941 // Same as N3VD but no data type.
 942 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 943            InstrItinClass itin, string OpcodeStr,
 944            ValueType ResTy, ValueType OpTy,
 945            SDNode OpNode, bit Commutable>
 946   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 947          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 948          OpcodeStr, "$dst, $src1, $src2", "",
 949          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 950   let isCommutable = Commutable;
 951 }
 952 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 953              InstrItinClass itin, string OpcodeStr, string Dt,
 954              ValueType Ty, SDNode ShOp>
 955   : N3V<0, 1, op21_20, op11_8, 1, 0,
 956         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 957         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 958         [(set (Ty DPR:$dst),
 959               (Ty (ShOp (Ty DPR:$src1),
 960                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2), imm:$lane)))))]>{
 961   let isCommutable = 0;
 962 }
 963 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 964                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 965   : N3V<0, 1, op21_20, op11_8, 1, 0,
 966         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 967         IIC_VMULi16D, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 968         [(set (Ty DPR:$dst),
 969               (Ty (ShOp (Ty DPR:$src1),
 970                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 971   let isCommutable = 0;
 972 }
 973
 974 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 975            InstrItinClass itin, string OpcodeStr, string Dt,
 976            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 977   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 978         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 979         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 980         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 981   let isCommutable = Commutable;
 982 }
 983 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 984            InstrItinClass itin, string OpcodeStr,
 985            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 986   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 987          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 988          OpcodeStr, "$dst, $src1, $src2", "",
 989          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 990   let isCommutable = Commutable;
 991 }
 992 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 993              InstrItinClass itin, string OpcodeStr, string Dt,
 994              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 995   : N3V<1, 1, op21_20, op11_8, 1, 0,
 996         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 997         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 998         [(set (ResTy QPR:$dst),
 999               (ResTy (ShOp (ResTy QPR:$src1),
1000                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1001                                                 imm:$lane)))))]> {
1002   let isCommutable = 0;
1003 }
1004 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1005                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1006   : N3V<1, 1, op21_20, op11_8, 1, 0,
1007         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1008         IIC_VMULi16Q, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1009         [(set (ResTy QPR:$dst),
1010               (ResTy (ShOp (ResTy QPR:$src1),
1011                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1012                                                 imm:$lane)))))]> {
1013   let isCommutable = 0;
1014 }
1015
1016 // Basic 3-register intrinsics, both double- and quad-register.
1017 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1018               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1019               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1020   : N3Vf<op24, op23, op21_20, op11_8, 0, op4,
1021          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1022          OpcodeStr, Dt, "$dst, $src1, $src2", "",
1023          [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1024   let isCommutable = Commutable;
1025 }
1026 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1027                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1028   : N3V<0, 1, op21_20, op11_8, 1, 0,
1029         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1030         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1031         [(set (Ty DPR:$dst),
1032               (Ty (IntOp (Ty DPR:$src1),
1033                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1034                                            imm:$lane)))))]> {
1035   let isCommutable = 0;
1036 }
1037 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1038                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1039   : N3V<0, 1, op21_20, op11_8, 1, 0,
1040         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1041         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1042         [(set (Ty DPR:$dst),
1043               (Ty (IntOp (Ty DPR:$src1),
1044                          (Ty (NEONvduplane (Ty DPR_8:$src2),
1045                                            imm:$lane)))))]> {
1046   let isCommutable = 0;
1047 }
1048
1049 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1050               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1051               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1052   : N3Vf<op24, op23, op21_20, op11_8, 1, op4,
1053          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1054          OpcodeStr, Dt, "$dst, $src1, $src2", "",
1055          [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1056   let isCommutable = Commutable;
1057 }
1058 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1059                 string OpcodeStr, string Dt,
1060                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1061   : N3V<1, 1, op21_20, op11_8, 1, 0,
1062         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1063         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1064         [(set (ResTy QPR:$dst),
1065               (ResTy (IntOp (ResTy QPR:$src1),
1066                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1067                                                  imm:$lane)))))]> {
1068   let isCommutable = 0;
1069 }
1070 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1071                   string OpcodeStr, string Dt,
1072                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1073   : N3V<1, 1, op21_20, op11_8, 1, 0,
1074         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1075         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1076         [(set (ResTy QPR:$dst),
1077               (ResTy (IntOp (ResTy QPR:$src1),
1078                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1079                                                  imm:$lane)))))]> {
1080   let isCommutable = 0;
1081 }
1082
1083 // Multiply-Add/Sub operations: single-, double- and quad-register.
1084 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1085                 InstrItinClass itin, string OpcodeStr, string Dt,
1086                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1087   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1088         (outs DPR_VFP2:$dst),
1089         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
1090         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1091
1092 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1093                 InstrItinClass itin, string OpcodeStr, string Dt,
1094                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1095   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1096         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1097         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1098         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1099                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1100 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1101                   string OpcodeStr, string Dt,
1102                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1103   : N3V<0, 1, op21_20, op11_8, 1, 0,
1104         (outs DPR:$dst),
1105         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1106         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1107         [(set (Ty DPR:$dst),
1108               (Ty (ShOp (Ty DPR:$src1),
1109                         (Ty (MulOp DPR:$src2,
1110                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1111                                                      imm:$lane)))))))]>;
1112 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1113                     string OpcodeStr, string Dt,
1114                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1115   : N3V<0, 1, op21_20, op11_8, 1, 0,
1116         (outs DPR:$dst),
1117         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1118         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1119         [(set (Ty DPR:$dst),
1120               (Ty (ShOp (Ty DPR:$src1),
1121                         (Ty (MulOp DPR:$src2,
1122                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1123                                                      imm:$lane)))))))]>;
1124
1125 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1126                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1127                 SDNode MulOp, SDNode OpNode>
1128   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1129         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1130         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1131         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1132                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1133 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1134                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1135                   SDNode MulOp, SDNode ShOp>
1136   : N3V<1, 1, op21_20, op11_8, 1, 0,
1137         (outs QPR:$dst),
1138         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1139         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1140         [(set (ResTy QPR:$dst),
1141               (ResTy (ShOp (ResTy QPR:$src1),
1142                            (ResTy (MulOp QPR:$src2,
1143                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1144                                                         imm:$lane)))))))]>;
1145 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1146                     string OpcodeStr, string Dt,
1147                     ValueType ResTy, ValueType OpTy,
1148                     SDNode MulOp, SDNode ShOp>
1149   : N3V<1, 1, op21_20, op11_8, 1, 0,
1150         (outs QPR:$dst),
1151         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1152         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1153         [(set (ResTy QPR:$dst),
1154               (ResTy (ShOp (ResTy QPR:$src1),
1155                            (ResTy (MulOp QPR:$src2,
1156                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1157                                                         imm:$lane)))))))]>;
1158
1159 // Neon 3-argument intrinsics, both double- and quad-register.
1160 // The destination register is also used as the first source operand register.
1161 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1162                InstrItinClass itin, string OpcodeStr, string Dt,
1163                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1164   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1165         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1166         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1167         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1168                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1169 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1170                InstrItinClass itin, string OpcodeStr, string Dt,
1171                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1172   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1173         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1174         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1175         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1176                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1177
1178 // Neon Long 3-argument intrinsic.  The destination register is
1179 // a quad-register and is also used as the first source operand register.
1180 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1181                InstrItinClass itin, string OpcodeStr, string Dt,
1182                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1183   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1184         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
1185         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1186         [(set QPR:$dst,
1187           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1188 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1189                  string OpcodeStr, string Dt,
1190                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1191   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1192         (outs QPR:$dst),
1193         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1194         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1195         [(set (ResTy QPR:$dst),
1196               (ResTy (IntOp (ResTy QPR:$src1),
1197                             (OpTy DPR:$src2),
1198                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1199                                                 imm:$lane)))))]>;
1200 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1201                    InstrItinClass itin, string OpcodeStr, string Dt,
1202                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1203   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1204         (outs QPR:$dst),
1205         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1206         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1207         [(set (ResTy QPR:$dst),
1208               (ResTy (IntOp (ResTy QPR:$src1),
1209                             (OpTy DPR:$src2),
1210                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1211                                                 imm:$lane)))))]>;
1212
1213 // Narrowing 3-register intrinsics.
1214 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1215               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1216               Intrinsic IntOp, bit Commutable>
1217   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1218         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
1219         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1220         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1221   let isCommutable = Commutable;
1222 }
1223
1224 // Long 3-register intrinsics.
1225 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1226               InstrItinClass itin, string OpcodeStr, string Dt,
1227               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1228   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1229         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1230         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1231         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1232   let isCommutable = Commutable;
1233 }
1234 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1235                 string OpcodeStr, string Dt,
1236                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1237   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1238         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1239         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1240         [(set (ResTy QPR:$dst),
1241               (ResTy (IntOp (OpTy DPR:$src1),
1242                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1243                                                 imm:$lane)))))]>;
1244 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1245                   InstrItinClass itin, string OpcodeStr, string Dt,
1246                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1247   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1248         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1249         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1250         [(set (ResTy QPR:$dst),
1251               (ResTy (IntOp (OpTy DPR:$src1),
1252                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1253                                                 imm:$lane)))))]>;
1254
1255 // Wide 3-register intrinsics.
1256 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1257               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1258               Intrinsic IntOp, bit Commutable>
1259   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1260         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
1261         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1262         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1263   let isCommutable = Commutable;
1264 }
1265
1266 // Pairwise long 2-register intrinsics, both double- and quad-register.
1267 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1268                 bits<2> op17_16, bits<5> op11_7, bit op4,
1269                 string OpcodeStr, string Dt,
1270                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1271   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1272         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1273         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1274 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1275                 bits<2> op17_16, bits<5> op11_7, bit op4,
1276                 string OpcodeStr, string Dt,
1277                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1278   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1279         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1280         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1281
1282 // Pairwise long 2-register accumulate intrinsics,
1283 // both double- and quad-register.
1284 // The destination register is also used as the first source operand register.
1285 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1286                  bits<2> op17_16, bits<5> op11_7, bit op4,
1287                  string OpcodeStr, string Dt,
1288                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1289   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1290         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1291         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1292         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1293 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1294                  bits<2> op17_16, bits<5> op11_7, bit op4,
1295                  string OpcodeStr, string Dt,
1296                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1297   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1298         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1299         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1300         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1301
1302 // Shift by immediate,
1303 // both double- and quad-register.
1304 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1305              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1306              ValueType Ty, SDNode OpNode>
1307   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1308            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1309            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1310            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1311 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1312              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1313              ValueType Ty, SDNode OpNode>
1314   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1315            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1316            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1317            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1318
1319 // Long shift by immediate.
1320 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1321              string OpcodeStr, string Dt,
1322              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1323   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1324            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1325            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1326            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1327                                           (i32 imm:$SIMM))))]>;
1328
1329 // Narrow shift by immediate.
1330 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1331              InstrItinClass itin, string OpcodeStr, string Dt,
1332              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1333   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1334            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1335            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1336            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1337                                           (i32 imm:$SIMM))))]>;
1338
1339 // Shift right by immediate and accumulate,
1340 // both double- and quad-register.
1341 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1342                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1343   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1344            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1345            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1346            [(set DPR:$dst, (Ty (add DPR:$src1,
1347                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1348 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1349                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1350   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1351            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1352            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1353            [(set QPR:$dst, (Ty (add QPR:$src1,
1354                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1355
1356 // Shift by immediate and insert,
1357 // both double- and quad-register.
1358 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1359                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1360   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1361            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1362            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1363            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1364 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1365                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1366   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1367            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1368            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1369            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1370
1371 // Convert, with fractional bits immediate,
1372 // both double- and quad-register.
1373 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1374               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1375               Intrinsic IntOp>
1376   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1377            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1378            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1379            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1380 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1381               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1382               Intrinsic IntOp>
1383   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1384            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1385            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1386            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1387
1388 //===----------------------------------------------------------------------===//
1389 // Multiclasses
1390 //===----------------------------------------------------------------------===//
1391
1392 // Abbreviations used in multiclass suffixes:
1393 //   Q = quarter int (8 bit) elements
1394 //   H = half int (16 bit) elements
1395 //   S = single int (32 bit) elements
1396 //   D = double int (64 bit) elements
1397
1398 // Neon 2-register vector operations -- for disassembly only.
1399
1400 // First with only element sizes of 8, 16 and 32 bits:
1401 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1402                        bits<5> op11_7, bit op4, string opc, string Dt,
1403                        string asm> {
1404   // 64-bit vector types.
1405   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1406                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1407                   opc, !strconcat(Dt, "8"), asm, "", []>;
1408   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1409                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1410                   opc, !strconcat(Dt, "16"), asm, "", []>;
1411   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1412                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1413                   opc, !strconcat(Dt, "32"), asm, "", []>;
1414   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1415                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1416                   opc, "f32", asm, "", []> {
1417     let Inst{10} = 1; // overwrite F = 1
1418   }
1419
1420   // 128-bit vector types.
1421   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1422                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1423                   opc, !strconcat(Dt, "8"), asm, "", []>;
1424   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1425                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1426                   opc, !strconcat(Dt, "16"), asm, "", []>;
1427   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1428                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1429                   opc, !strconcat(Dt, "32"), asm, "", []>;
1430   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1431                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1432                   opc, "f32", asm, "", []> {
1433     let Inst{10} = 1; // overwrite F = 1
1434   }
1435 }
1436
1437 // Neon 3-register vector operations.
1438
1439 // First with only element sizes of 8, 16 and 32 bits:
1440 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1441                    InstrItinClass itinD16, InstrItinClass itinD32,
1442                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1443                    string OpcodeStr, string Dt,
1444                    SDNode OpNode, bit Commutable = 0> {
1445   // 64-bit vector types.
1446   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1447                    OpcodeStr, !strconcat(Dt, "8"),
1448                    v8i8, v8i8, OpNode, Commutable>;
1449   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1450                    OpcodeStr, !strconcat(Dt, "16"),
1451                    v4i16, v4i16, OpNode, Commutable>;
1452   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1453                    OpcodeStr, !strconcat(Dt, "32"),
1454                    v2i32, v2i32, OpNode, Commutable>;
1455
1456   // 128-bit vector types.
1457   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1458                    OpcodeStr, !strconcat(Dt, "8"),
1459                    v16i8, v16i8, OpNode, Commutable>;
1460   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1461                    OpcodeStr, !strconcat(Dt, "16"),
1462                    v8i16, v8i16, OpNode, Commutable>;
1463   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1464                    OpcodeStr, !strconcat(Dt, "32"),
1465                    v4i32, v4i32, OpNode, Commutable>;
1466 }
1467
1468 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1469   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1470                        v4i16, ShOp>;
1471   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1472                      v2i32, ShOp>;
1473   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1474                        v8i16, v4i16, ShOp>;
1475   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1476                      v4i32, v2i32, ShOp>;
1477 }
1478
1479 // ....then also with element size 64 bits:
1480 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1481                     InstrItinClass itinD, InstrItinClass itinQ,
1482                     string OpcodeStr, string Dt,
1483                     SDNode OpNode, bit Commutable = 0>
1484   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1485             OpcodeStr, Dt, OpNode, Commutable> {
1486   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1487                    OpcodeStr, !strconcat(Dt, "64"),
1488                    v1i64, v1i64, OpNode, Commutable>;
1489   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1490                    OpcodeStr, !strconcat(Dt, "64"),
1491                    v2i64, v2i64, OpNode, Commutable>;
1492 }
1493
1494
1495 // Neon Narrowing 2-register vector intrinsics,
1496 //   source operand element sizes of 16, 32 and 64 bits:
1497 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1498                        bits<5> op11_7, bit op6, bit op4,
1499                        InstrItinClass itin, string OpcodeStr, string Dt,
1500                        Intrinsic IntOp> {
1501   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1502                       itin, OpcodeStr, !strconcat(Dt, "16"),
1503                       v8i8, v8i16, IntOp>;
1504   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1505                       itin, OpcodeStr, !strconcat(Dt, "32"),
1506                       v4i16, v4i32, IntOp>;
1507   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1508                       itin, OpcodeStr, !strconcat(Dt, "64"),
1509                       v2i32, v2i64, IntOp>;
1510 }
1511
1512
1513 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1514 //   source operand element sizes of 16, 32 and 64 bits:
1515 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1516                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1517   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1518                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1519   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1520                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1521   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1522                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1523 }
1524
1525
1526 // Neon 3-register vector intrinsics.
1527
1528 // First with only element sizes of 16 and 32 bits:
1529 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1530                      InstrItinClass itinD16, InstrItinClass itinD32,
1531                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1532                      string OpcodeStr, string Dt,
1533                      Intrinsic IntOp, bit Commutable = 0> {
1534   // 64-bit vector types.
1535   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1536                       OpcodeStr, !strconcat(Dt, "16"),
1537                       v4i16, v4i16, IntOp, Commutable>;
1538   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1539                       OpcodeStr, !strconcat(Dt, "32"),
1540                       v2i32, v2i32, IntOp, Commutable>;
1541
1542   // 128-bit vector types.
1543   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1544                       OpcodeStr, !strconcat(Dt, "16"),
1545                       v8i16, v8i16, IntOp, Commutable>;
1546   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1547                       OpcodeStr, !strconcat(Dt, "32"),
1548                       v4i32, v4i32, IntOp, Commutable>;
1549 }
1550
1551 multiclass N3VIntSL_HS<bits<4> op11_8,
1552                        InstrItinClass itinD16, InstrItinClass itinD32,
1553                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1554                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1555   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1556                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1557   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1558                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1559   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1560                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1561   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1562                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1563 }
1564
1565 // ....then also with element size of 8 bits:
1566 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1567                       InstrItinClass itinD16, InstrItinClass itinD32,
1568                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1569                       string OpcodeStr, string Dt,
1570                       Intrinsic IntOp, bit Commutable = 0>
1571   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1572               OpcodeStr, Dt, IntOp, Commutable> {
1573   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1574                       OpcodeStr, !strconcat(Dt, "8"),
1575                       v8i8, v8i8, IntOp, Commutable>;
1576   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1577                       OpcodeStr, !strconcat(Dt, "8"),
1578                       v16i8, v16i8, IntOp, Commutable>;
1579 }
1580
1581 // ....then also with element size of 64 bits:
1582 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1583                        InstrItinClass itinD16, InstrItinClass itinD32,
1584                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1585                        string OpcodeStr, string Dt,
1586                        Intrinsic IntOp, bit Commutable = 0>
1587   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1588                OpcodeStr, Dt, IntOp, Commutable> {
1589   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1590                       OpcodeStr, !strconcat(Dt, "64"),
1591                       v1i64, v1i64, IntOp, Commutable>;
1592   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1593                       OpcodeStr, !strconcat(Dt, "64"),
1594                       v2i64, v2i64, IntOp, Commutable>;
1595 }
1596
1597 // Neon Narrowing 3-register vector intrinsics,
1598 //   source operand element sizes of 16, 32 and 64 bits:
1599 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1600                        string OpcodeStr, string Dt,
1601                        Intrinsic IntOp, bit Commutable = 0> {
1602   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1603                       OpcodeStr, !strconcat(Dt, "16"),
1604                       v8i8, v8i16, IntOp, Commutable>;
1605   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1606                       OpcodeStr, !strconcat(Dt, "32"),
1607                       v4i16, v4i32, IntOp, Commutable>;
1608   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1609                       OpcodeStr, !strconcat(Dt, "64"),
1610                       v2i32, v2i64, IntOp, Commutable>;
1611 }
1612
1613
1614 // Neon Long 3-register vector intrinsics.
1615
1616 // First with only element sizes of 16 and 32 bits:
1617 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1618                       InstrItinClass itin, string OpcodeStr, string Dt,
1619                       Intrinsic IntOp, bit Commutable = 0> {
1620   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1621                       OpcodeStr, !strconcat(Dt, "16"),
1622                       v4i32, v4i16, IntOp, Commutable>;
1623   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1624                       OpcodeStr, !strconcat(Dt, "32"),
1625                       v2i64, v2i32, IntOp, Commutable>;
1626 }
1627
1628 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1629                         InstrItinClass itin, string OpcodeStr, string Dt,
1630                         Intrinsic IntOp> {
1631   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1632                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1633   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1634                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1635 }
1636
1637 // ....then also with element size of 8 bits:
1638 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1639                        InstrItinClass itin, string OpcodeStr, string Dt,
1640                        Intrinsic IntOp, bit Commutable = 0>
1641   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, Dt,
1642                IntOp, Commutable> {
1643   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1644                       OpcodeStr, !strconcat(Dt, "8"),
1645                       v8i16, v8i8, IntOp, Commutable>;
1646 }
1647
1648
1649 // Neon Wide 3-register vector intrinsics,
1650 //   source operand element sizes of 8, 16 and 32 bits:
1651 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1652                        string OpcodeStr, string Dt,
1653                        Intrinsic IntOp, bit Commutable = 0> {
1654   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1655                       OpcodeStr, !strconcat(Dt, "8"),
1656                       v8i16, v8i8, IntOp, Commutable>;
1657   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1658                       OpcodeStr, !strconcat(Dt, "16"),
1659                       v4i32, v4i16, IntOp, Commutable>;
1660   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1661                       OpcodeStr, !strconcat(Dt, "32"),
1662                       v2i64, v2i32, IntOp, Commutable>;
1663 }
1664
1665
1666 // Neon Multiply-Op vector operations,
1667 //   element sizes of 8, 16 and 32 bits:
1668 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1669                         InstrItinClass itinD16, InstrItinClass itinD32,
1670                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1671                         string OpcodeStr, string Dt, SDNode OpNode> {
1672   // 64-bit vector types.
1673   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1674                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1675   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1676                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1677   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1678                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1679
1680   // 128-bit vector types.
1681   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1682                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1683   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1684                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1685   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1686                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1687 }
1688
1689 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1690                          InstrItinClass itinD16, InstrItinClass itinD32,
1691                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1692                          string OpcodeStr, string Dt, SDNode ShOp> {
1693   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1694                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1695   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1696                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1697   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1698                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1699                             mul, ShOp>;
1700   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1701                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1702                           mul, ShOp>;
1703 }
1704
1705 // Neon 3-argument intrinsics,
1706 //   element sizes of 8, 16 and 32 bits:
1707 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1708                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1709   // 64-bit vector types.
1710   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1711                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1712   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1713                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1714   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1715                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1716
1717   // 128-bit vector types.
1718   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1719                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1720   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1721                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1722   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1723                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1724 }
1725
1726
1727 // Neon Long 3-argument intrinsics.
1728
1729 // First with only element sizes of 16 and 32 bits:
1730 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1731                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1732   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1733                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1734   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1735                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1736 }
1737
1738 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1739                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1740   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1741                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1742   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1743                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1744 }
1745
1746 // ....then also with element size of 8 bits:
1747 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1748                         string OpcodeStr, string Dt, Intrinsic IntOp>
1749   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, Dt, IntOp> {
1750   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1751                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1752 }
1753
1754
1755 // Neon 2-register vector intrinsics,
1756 //   element sizes of 8, 16 and 32 bits:
1757 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1758                       bits<5> op11_7, bit op4,
1759                       InstrItinClass itinD, InstrItinClass itinQ,
1760                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1761   // 64-bit vector types.
1762   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1763                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1764   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1765                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1766   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1767                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1768
1769   // 128-bit vector types.
1770   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1771                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1772   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1773                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1774   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1775                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1776 }
1777
1778
1779 // Neon Pairwise long 2-register intrinsics,
1780 //   element sizes of 8, 16 and 32 bits:
1781 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1782                         bits<5> op11_7, bit op4,
1783                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1784   // 64-bit vector types.
1785   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1786                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1787   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1788                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1789   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1790                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1791
1792   // 128-bit vector types.
1793   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1794                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1795   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1796                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1797   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1798                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1799 }
1800
1801
1802 // Neon Pairwise long 2-register accumulate intrinsics,
1803 //   element sizes of 8, 16 and 32 bits:
1804 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1805                          bits<5> op11_7, bit op4,
1806                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1807   // 64-bit vector types.
1808   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1809                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1810   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1811                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1812   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1813                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1814
1815   // 128-bit vector types.
1816   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1817                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1818   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1819                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1820   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1821                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1822 }
1823
1824
1825 // Neon 2-register vector shift by immediate,
1826 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1827 //   element sizes of 8, 16, 32 and 64 bits:
1828 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1829                      InstrItinClass itin, string OpcodeStr, string Dt,
1830                      SDNode OpNode, Format f> {
1831   // 64-bit vector types.
1832   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1833                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1834     let Inst{21-19} = 0b001; // imm6 = 001xxx
1835   }
1836   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1837                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1838     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1839   }
1840   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1841                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1842     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1843   }
1844   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
1845                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1846                              // imm6 = xxxxxx
1847
1848   // 128-bit vector types.
1849   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1850                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1851     let Inst{21-19} = 0b001; // imm6 = 001xxx
1852   }
1853   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1854                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1855     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1856   }
1857   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1858                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1859     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1860   }
1861   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
1862                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1863                              // imm6 = xxxxxx
1864 }
1865
1866 // Neon Shift-Accumulate vector operations,
1867 //   element sizes of 8, 16, 32 and 64 bits:
1868 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1869                          string OpcodeStr, string Dt, SDNode ShOp> {
1870   // 64-bit vector types.
1871   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1872                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1873     let Inst{21-19} = 0b001; // imm6 = 001xxx
1874   }
1875   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1876                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1877     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1878   }
1879   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1880                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1881     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1882   }
1883   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1884                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1885                              // imm6 = xxxxxx
1886
1887   // 128-bit vector types.
1888   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1889                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1890     let Inst{21-19} = 0b001; // imm6 = 001xxx
1891   }
1892   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1893                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1894     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1895   }
1896   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1897                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1898     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1899   }
1900   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1901                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1902                              // imm6 = xxxxxx
1903 }
1904
1905
1906 // Neon Shift-Insert vector operations,
1907 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1908 //   element sizes of 8, 16, 32 and 64 bits:
1909 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1910                          string OpcodeStr, SDNode ShOp,
1911                          Format f> {
1912   // 64-bit vector types.
1913   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1914                         f, OpcodeStr, "8", v8i8, ShOp> {
1915     let Inst{21-19} = 0b001; // imm6 = 001xxx
1916   }
1917   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1918                         f, OpcodeStr, "16", v4i16, ShOp> {
1919     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1920   }
1921   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1922                         f, OpcodeStr, "32", v2i32, ShOp> {
1923     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1924   }
1925   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1926                         f, OpcodeStr, "64", v1i64, ShOp>;
1927                              // imm6 = xxxxxx
1928
1929   // 128-bit vector types.
1930   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1931                         f, OpcodeStr, "8", v16i8, ShOp> {
1932     let Inst{21-19} = 0b001; // imm6 = 001xxx
1933   }
1934   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1935                         f, OpcodeStr, "16", v8i16, ShOp> {
1936     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1937   }
1938   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1939                         f, OpcodeStr, "32", v4i32, ShOp> {
1940     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1941   }
1942   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1943                         f, OpcodeStr, "64", v2i64, ShOp>;
1944                              // imm6 = xxxxxx
1945 }
1946
1947 // Neon Shift Long operations,
1948 //   element sizes of 8, 16, 32 bits:
1949 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1950                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1951   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1952                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1953     let Inst{21-19} = 0b001; // imm6 = 001xxx
1954   }
1955   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1956                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1957     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1958   }
1959   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1960                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1961     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1962   }
1963 }
1964
1965 // Neon Shift Narrow operations,
1966 //   element sizes of 16, 32, 64 bits:
1967 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1968                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1969                       SDNode OpNode> {
1970   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1971                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1972     let Inst{21-19} = 0b001; // imm6 = 001xxx
1973   }
1974   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1975                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1976     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1977   }
1978   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1979                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1980     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1981   }
1982 }
1983
1984 //===----------------------------------------------------------------------===//
1985 // Instruction Definitions.
1986 //===----------------------------------------------------------------------===//
1987
1988 // Vector Add Operations.
1989
1990 //   VADD     : Vector Add (integer and floating-point)
1991 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1992                          add, 1>;
1993 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1994                      v2f32, v2f32, fadd, 1>;
1995 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1996                      v4f32, v4f32, fadd, 1>;
1997 //   VADDL    : Vector Add Long (Q = D + D)
1998 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl", "s",
1999                             int_arm_neon_vaddls, 1>;
2000 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl", "u",
2001                             int_arm_neon_vaddlu, 1>;
2002 //   VADDW    : Vector Add Wide (Q = Q + D)
2003 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
2004 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
2005 //   VHADD    : Vector Halving Add
2006 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2007                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2008                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2009 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2010                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2011                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2012 //   VRHADD   : Vector Rounding Halving Add
2013 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2014                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2015                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2016 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2017                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2018                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2019 //   VQADD    : Vector Saturating Add
2020 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2021                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2022                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2023 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2024                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2025                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2026 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2027 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2028                             int_arm_neon_vaddhn, 1>;
2029 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2030 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2031                             int_arm_neon_vraddhn, 1>;
2032
2033 // Vector Multiply Operations.
2034
2035 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2036 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2037                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2038 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2039                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2040 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2041                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2042 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2043                      v2f32, v2f32, fmul, 1>;
2044 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2045                      v4f32, v4f32, fmul, 1>;
2046 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2047 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2048 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2049                        v2f32, fmul>;
2050
2051 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2052                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2053           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2054                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2055                                       (DSubReg_i16_reg imm:$lane))),
2056                               (SubReg_i16_lane imm:$lane)))>;
2057 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2058                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2059           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2060                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2061                                       (DSubReg_i32_reg imm:$lane))),
2062                               (SubReg_i32_lane imm:$lane)))>;
2063 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2064                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2065           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2066                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2067                                    (DSubReg_i32_reg imm:$lane))),
2068                            (SubReg_i32_lane imm:$lane)))>;
2069
2070 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2071 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2072                           IIC_VMULi16Q, IIC_VMULi32Q,
2073                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2074 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2075                             IIC_VMULi16Q, IIC_VMULi32Q,
2076                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2077 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2078                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2079                                                             imm:$lane)))),
2080           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2081                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2082                                          (DSubReg_i16_reg imm:$lane))),
2083                                  (SubReg_i16_lane imm:$lane)))>;
2084 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2085                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2086                                                             imm:$lane)))),
2087           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2088                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2089                                          (DSubReg_i32_reg imm:$lane))),
2090                                  (SubReg_i32_lane imm:$lane)))>;
2091
2092 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2093 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2094                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2095                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2096 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2097                               IIC_VMULi16Q, IIC_VMULi32Q,
2098                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2099 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2100                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2101                                                              imm:$lane)))),
2102           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2103                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2104                                           (DSubReg_i16_reg imm:$lane))),
2105                                   (SubReg_i16_lane imm:$lane)))>;
2106 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2107                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2108                                                              imm:$lane)))),
2109           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2110                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2111                                           (DSubReg_i32_reg imm:$lane))),
2112                                   (SubReg_i32_lane imm:$lane)))>;
2113
2114 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2115 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull", "s",
2116                             int_arm_neon_vmulls, 1>;
2117 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull", "u",
2118                             int_arm_neon_vmullu, 1>;
2119 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2120                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2121 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2122                              int_arm_neon_vmulls>;
2123 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2124                              int_arm_neon_vmullu>;
2125
2126 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2127 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull", "s",
2128                            int_arm_neon_vqdmull, 1>;
2129 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull", "s",
2130                              int_arm_neon_vqdmull>;
2131
2132 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2133
2134 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2135 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2136                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2137 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2138                           v2f32, fmul, fadd>;
2139 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2140                           v4f32, fmul, fadd>;
2141 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2142                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2143 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2144                             v2f32, fmul, fadd>;
2145 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2146                             v4f32, v2f32, fmul, fadd>;
2147
2148 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2149                   (mul (v8i16 QPR:$src2),
2150                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2151           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2152                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2153                                       (DSubReg_i16_reg imm:$lane))),
2154                               (SubReg_i16_lane imm:$lane)))>;
2155
2156 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2157                   (mul (v4i32 QPR:$src2),
2158                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2159           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2160                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2161                                       (DSubReg_i32_reg imm:$lane))),
2162                               (SubReg_i32_lane imm:$lane)))>;
2163
2164 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2165                   (fmul (v4f32 QPR:$src2),
2166                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2167           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2168                            (v4f32 QPR:$src2),
2169                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2170                                    (DSubReg_i32_reg imm:$lane))),
2171                            (SubReg_i32_lane imm:$lane)))>;
2172
2173 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2174 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal", "s", int_arm_neon_vmlals>;
2175 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal", "u", int_arm_neon_vmlalu>;
2176
2177 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2178 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2179
2180 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2181 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal", "s",
2182                             int_arm_neon_vqdmlal>;
2183 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2184
2185 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2186 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2187                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2188 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2189                           v2f32, fmul, fsub>;
2190 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2191                           v4f32, fmul, fsub>;
2192 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2193                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2194 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2195                             v2f32, fmul, fsub>;
2196 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2197                             v4f32, v2f32, fmul, fsub>;
2198
2199 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2200                   (mul (v8i16 QPR:$src2),
2201                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2202           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2203                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2204                                       (DSubReg_i16_reg imm:$lane))),
2205                               (SubReg_i16_lane imm:$lane)))>;
2206
2207 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2208                   (mul (v4i32 QPR:$src2),
2209                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2210           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2211                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2212                                       (DSubReg_i32_reg imm:$lane))),
2213                               (SubReg_i32_lane imm:$lane)))>;
2214
2215 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2216                   (fmul (v4f32 QPR:$src2),
2217                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2218           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2219                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2220                                    (DSubReg_i32_reg imm:$lane))),
2221                            (SubReg_i32_lane imm:$lane)))>;
2222
2223 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2224 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl", "s", int_arm_neon_vmlsls>;
2225 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl", "u", int_arm_neon_vmlslu>;
2226
2227 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2228 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2229
2230 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2231 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl", "s",
2232                             int_arm_neon_vqdmlsl>;
2233 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2234
2235 // Vector Subtract Operations.
2236
2237 //   VSUB     : Vector Subtract (integer and floating-point)
2238 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2239                          "vsub", "i", sub, 0>;
2240 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2241                      v2f32, v2f32, fsub, 0>;
2242 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2243                      v4f32, v4f32, fsub, 0>;
2244 //   VSUBL    : Vector Subtract Long (Q = D - D)
2245 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl", "s",
2246                             int_arm_neon_vsubls, 1>;
2247 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl", "u",
2248                             int_arm_neon_vsublu, 1>;
2249 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2250 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2251 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2252 //   VHSUB    : Vector Halving Subtract
2253 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2254                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2255                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2256 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2257                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2258                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2259 //   VQSUB    : Vector Saturing Subtract
2260 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2261                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2262                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2263 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2264                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2265                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2266 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2267 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2268                             int_arm_neon_vsubhn, 0>;
2269 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2270 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2271                             int_arm_neon_vrsubhn, 0>;
2272
2273 // Vector Comparisons.
2274
2275 //   VCEQ     : Vector Compare Equal
2276 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2277                         IIC_VBINi4Q, "vceq", "i", NEONvceq, 1>;
2278 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2279                      NEONvceq, 1>;
2280 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2281                      NEONvceq, 1>;
2282 // For disassembly only.
2283 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2284                            "$dst, $src, #0">;
2285
2286 //   VCGE     : Vector Compare Greater Than or Equal
2287 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2288                         IIC_VBINi4Q, "vcge", "s", NEONvcge, 0>;
2289 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2290                         IIC_VBINi4Q, "vcge", "u", NEONvcgeu, 0>;
2291 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2292                      NEONvcge, 0>;
2293 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2294                      NEONvcge, 0>;
2295 // For disassembly only.
2296 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2297                             "$dst, $src, #0">;
2298 // For disassembly only.
2299 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2300                             "$dst, $src, #0">;
2301
2302 //   VCGT     : Vector Compare Greater Than
2303 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2304                         IIC_VBINi4Q, "vcgt", "s", NEONvcgt, 0>;
2305 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2306                         IIC_VBINi4Q, "vcgt", "u", NEONvcgtu, 0>;
2307 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2308                      NEONvcgt, 0>;
2309 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2310                      NEONvcgt, 0>;
2311 // For disassembly only.
2312 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2313                             "$dst, $src, #0">;
2314 // For disassembly only.
2315 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2316                             "$dst, $src, #0">;
2317
2318 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2319 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2320                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2321 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2322                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2323 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2324 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2325                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2326 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2327                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2328 //   VTST     : Vector Test Bits
2329 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2330                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2331
2332 // Vector Bitwise Operations.
2333
2334 //   VAND     : Vector Bitwise AND
2335 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2336                       v2i32, v2i32, and, 1>;
2337 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2338                       v4i32, v4i32, and, 1>;
2339
2340 //   VEOR     : Vector Bitwise Exclusive OR
2341 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2342                       v2i32, v2i32, xor, 1>;
2343 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2344                       v4i32, v4i32, xor, 1>;
2345
2346 //   VORR     : Vector Bitwise OR
2347 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2348                       v2i32, v2i32, or, 1>;
2349 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2350                       v4i32, v4i32, or, 1>;
2351
2352 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2353 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2354                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2355                     "vbic", "$dst, $src1, $src2", "",
2356                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
2357                                                 (vnot_conv DPR:$src2))))]>;
2358 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2359                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2360                     "vbic", "$dst, $src1, $src2", "",
2361                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
2362                                                 (vnot_conv QPR:$src2))))]>;
2363
2364 //   VORN     : Vector Bitwise OR NOT
2365 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2366                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2367                     "vorn", "$dst, $src1, $src2", "",
2368                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
2369                                                (vnot_conv DPR:$src2))))]>;
2370 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2371                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2372                     "vorn", "$dst, $src1, $src2", "",
2373                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
2374                                                (vnot_conv QPR:$src2))))]>;
2375
2376 //   VMVN     : Vector Bitwise NOT
2377 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2378                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
2379                     "vmvn", "$dst, $src", "",
2380                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
2381 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2382                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
2383                     "vmvn", "$dst, $src", "",
2384                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
2385 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
2386 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
2387
2388 //   VBSL     : Vector Bitwise Select
2389 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2390                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
2391                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2392                     [(set DPR:$dst,
2393                       (v2i32 (or (and DPR:$src2, DPR:$src1),
2394                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
2395 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2396                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
2397                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2398                     [(set QPR:$dst,
2399                       (v4i32 (or (and QPR:$src2, QPR:$src1),
2400                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
2401
2402 //   VBIF     : Vector Bitwise Insert if False
2403 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2404 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2405                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2406                      IIC_VBINiD, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2407                      [/* For disassembly only; pattern left blank */]>;
2408 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2409                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2410                      IIC_VBINiQ, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2411                      [/* For disassembly only; pattern left blank */]>;
2412
2413 //   VBIT     : Vector Bitwise Insert if True
2414 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2415 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2416                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2417                      IIC_VBINiD, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2418                      [/* For disassembly only; pattern left blank */]>;
2419 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2420                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2421                      IIC_VBINiQ, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2422                      [/* For disassembly only; pattern left blank */]>;
2423
2424 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2425 // for equivalent operations with different register constraints; it just
2426 // inserts copies.
2427
2428 // Vector Absolute Differences.
2429
2430 //   VABD     : Vector Absolute Difference
2431 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2432                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2433                            "vabd", "s", int_arm_neon_vabds, 0>;
2434 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2435                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2436                            "vabd", "u", int_arm_neon_vabdu, 0>;
2437 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2438                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2439 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2440                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2441
2442 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2443 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q,
2444                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2445 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q,
2446                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2447
2448 //   VABA     : Vector Absolute Difference and Accumulate
2449 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, "vaba", "s", int_arm_neon_vabas>;
2450 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, "vaba", "u", int_arm_neon_vabau>;
2451
2452 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2453 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal", "s", int_arm_neon_vabals>;
2454 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal", "u", int_arm_neon_vabalu>;
2455
2456 // Vector Maximum and Minimum.
2457
2458 //   VMAX     : Vector Maximum
2459 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
2460                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2461                            "vmax", "s", int_arm_neon_vmaxs, 1>;
2462 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
2463                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2464                            "vmax", "u", int_arm_neon_vmaxu, 1>;
2465 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND, "vmax",
2466                         "f32", v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2467 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ, "vmax",
2468                         "f32", v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2469
2470 //   VMIN     : Vector Minimum
2471 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
2472                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2473                            "vmin", "s", int_arm_neon_vmins, 1>;
2474 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
2475                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2476                            "vmin", "u", int_arm_neon_vminu, 1>;
2477 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND, "vmin",
2478                         "f32", v2f32, v2f32, int_arm_neon_vmins, 1>;
2479 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ, "vmin",
2480                         "f32", v4f32, v4f32, int_arm_neon_vmins, 1>;
2481
2482 // Vector Pairwise Operations.
2483
2484 //   VPADD    : Vector Pairwise Add
2485 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VBINiD, "vpadd",
2486                         "i8", v8i8, v8i8, int_arm_neon_vpadd, 0>;
2487 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VBINiD, "vpadd",
2488                         "i16", v4i16, v4i16, int_arm_neon_vpadd, 0>;
2489 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VBINiD, "vpadd",
2490                         "i32", v2i32, v2i32, int_arm_neon_vpadd, 0>;
2491 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm, IIC_VBIND, "vpadd",
2492                         "f32", v2f32, v2f32, int_arm_neon_vpadd, 0>;
2493
2494 //   VPADDL   : Vector Pairwise Add Long
2495 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2496                              int_arm_neon_vpaddls>;
2497 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2498                              int_arm_neon_vpaddlu>;
2499
2500 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2501 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2502                               int_arm_neon_vpadals>;
2503 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2504                               int_arm_neon_vpadalu>;
2505
2506 //   VPMAX    : Vector Pairwise Maximum
2507 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VBINi4D, "vpmax",
2508                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2509 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VBINi4D, "vpmax",
2510                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2511 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VBINi4D, "vpmax",
2512                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2513 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VBINi4D, "vpmax",
2514                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2515 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VBINi4D, "vpmax",
2516                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2517 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VBINi4D, "vpmax",
2518                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2519 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINi4D, "vpmax",
2520                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2521
2522 //   VPMIN    : Vector Pairwise Minimum
2523 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VBINi4D, "vpmin",
2524                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
2525 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VBINi4D, "vpmin",
2526                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
2527 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VBINi4D, "vpmin",
2528                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
2529 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VBINi4D, "vpmin",
2530                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
2531 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VBINi4D, "vpmin",
2532                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
2533 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VBINi4D, "vpmin",
2534                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
2535 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINi4D, "vpmin",
2536                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
2537
2538 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2539
2540 //   VRECPE   : Vector Reciprocal Estimate
2541 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2542                         IIC_VUNAD, "vrecpe", "u32",
2543                         v2i32, v2i32, int_arm_neon_vrecpe>;
2544 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2545                         IIC_VUNAQ, "vrecpe", "u32",
2546                         v4i32, v4i32, int_arm_neon_vrecpe>;
2547 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2548                         IIC_VUNAD, "vrecpe", "f32",
2549                         v2f32, v2f32, int_arm_neon_vrecpe>;
2550 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2551                         IIC_VUNAQ, "vrecpe", "f32",
2552                         v4f32, v4f32, int_arm_neon_vrecpe>;
2553
2554 //   VRECPS   : Vector Reciprocal Step
2555 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2556                         IIC_VRECSD, "vrecps", "f32",
2557                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2558 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2559                         IIC_VRECSQ, "vrecps", "f32",
2560                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2561
2562 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2563 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2564                          IIC_VUNAD, "vrsqrte", "u32",
2565                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2566 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2567                          IIC_VUNAQ, "vrsqrte", "u32",
2568                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2569 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2570                          IIC_VUNAD, "vrsqrte", "f32",
2571                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2572 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2573                          IIC_VUNAQ, "vrsqrte", "f32",
2574                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2575
2576 //   VRSQRTS  : Vector Reciprocal Square Root Step
2577 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2578                         IIC_VRECSD, "vrsqrts", "f32",
2579                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2580 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2581                         IIC_VRECSQ, "vrsqrts", "f32",
2582                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2583
2584 // Vector Shifts.
2585
2586 //   VSHL     : Vector Shift
2587 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
2588                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2589                             "vshl", "s", int_arm_neon_vshifts, 0>;
2590 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
2591                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2592                             "vshl", "u", int_arm_neon_vshiftu, 0>;
2593 //   VSHL     : Vector Shift Left (Immediate)
2594 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
2595                            N2RegVShLFrm>;
2596 //   VSHR     : Vector Shift Right (Immediate)
2597 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
2598                            N2RegVShRFrm>;
2599 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
2600                            N2RegVShRFrm>;
2601
2602 //   VSHLL    : Vector Shift Left Long
2603 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2604 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2605
2606 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2607 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2608                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2609                 ValueType OpTy, SDNode OpNode>
2610   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2611            ResTy, OpTy, OpNode> {
2612   let Inst{21-16} = op21_16;
2613 }
2614 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2615                           v8i16, v8i8, NEONvshlli>;
2616 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2617                           v4i32, v4i16, NEONvshlli>;
2618 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2619                           v2i64, v2i32, NEONvshlli>;
2620
2621 //   VSHRN    : Vector Shift Right and Narrow
2622 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2623                            NEONvshrn>;
2624
2625 //   VRSHL    : Vector Rounding Shift
2626 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
2627                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2628                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
2629 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
2630                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2631                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
2632 //   VRSHR    : Vector Rounding Shift Right
2633 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
2634                            N2RegVShRFrm>;
2635 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
2636                            N2RegVShRFrm>;
2637
2638 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2639 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2640                            NEONvrshrn>;
2641
2642 //   VQSHL    : Vector Saturating Shift
2643 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
2644                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2645                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
2646 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
2647                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2648                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
2649 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2650 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
2651                            N2RegVShLFrm>;
2652 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
2653                            N2RegVShLFrm>;
2654 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2655 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
2656                            N2RegVShLFrm>;
2657
2658 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2659 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2660                            NEONvqshrns>;
2661 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2662                            NEONvqshrnu>;
2663
2664 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2665 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2666                            NEONvqshrnsu>;
2667
2668 //   VQRSHL   : Vector Saturating Rounding Shift
2669 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
2670                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2671                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
2672 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
2673                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2674                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
2675
2676 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2677 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2678                            NEONvqrshrns>;
2679 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2680                            NEONvqrshrnu>;
2681
2682 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2683 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2684                            NEONvqrshrnsu>;
2685
2686 //   VSRA     : Vector Shift Right and Accumulate
2687 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2688 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2689 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2690 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2691 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2692
2693 //   VSLI     : Vector Shift Left and Insert
2694 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
2695 //   VSRI     : Vector Shift Right and Insert
2696 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
2697
2698 // Vector Absolute and Saturating Absolute.
2699
2700 //   VABS     : Vector Absolute Value
2701 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2702                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2703                            int_arm_neon_vabs>;
2704 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2705                         IIC_VUNAD, "vabs", "f32",
2706                         v2f32, v2f32, int_arm_neon_vabs>;
2707 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2708                         IIC_VUNAQ, "vabs", "f32",
2709                         v4f32, v4f32, int_arm_neon_vabs>;
2710
2711 //   VQABS    : Vector Saturating Absolute Value
2712 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2713                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2714                            int_arm_neon_vqabs>;
2715
2716 // Vector Negate.
2717
2718 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2719 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2720
2721 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2722   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2723         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2724         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2725 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2726   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2727         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2728         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2729
2730 //   VNEG     : Vector Negate
2731 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2732 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2733 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2734 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2735 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2736 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2737
2738 //   VNEG     : Vector Negate (floating-point)
2739 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2740                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2741                     "vneg", "f32", "$dst, $src", "",
2742                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2743 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2744                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2745                     "vneg", "f32", "$dst, $src", "",
2746                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2747
2748 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2749 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2750 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2751 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2752 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2753 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2754
2755 //   VQNEG    : Vector Saturating Negate
2756 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2757                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2758                            int_arm_neon_vqneg>;
2759
2760 // Vector Bit Counting Operations.
2761
2762 //   VCLS     : Vector Count Leading Sign Bits
2763 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2764                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2765                            int_arm_neon_vcls>;
2766 //   VCLZ     : Vector Count Leading Zeros
2767 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2768                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2769                            int_arm_neon_vclz>;
2770 //   VCNT     : Vector Count One Bits
2771 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2772                         IIC_VCNTiD, "vcnt", "8",
2773                         v8i8, v8i8, int_arm_neon_vcnt>;
2774 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2775                         IIC_VCNTiQ, "vcnt", "8",
2776                         v16i8, v16i8, int_arm_neon_vcnt>;
2777
2778 // Vector Swap -- for disassembly only.
2779 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2780                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2781                      "vswp", "$dst, $src", "", []>;
2782 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2783                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2784                      "vswp", "$dst, $src", "", []>;
2785
2786 // Vector Move Operations.
2787
2788 //   VMOV     : Vector Move (Register)
2789
2790 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2791                      IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2792 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2793                      IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2794
2795 //   VMOV     : Vector Move (Immediate)
2796
2797 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2798 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2799   return ARM::getVMOVImm(N, 1, *CurDAG);
2800 }]>;
2801 def vmovImm8 : PatLeaf<(build_vector), [{
2802   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2803 }], VMOV_get_imm8>;
2804
2805 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2806 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2807   return ARM::getVMOVImm(N, 2, *CurDAG);
2808 }]>;
2809 def vmovImm16 : PatLeaf<(build_vector), [{
2810   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2811 }], VMOV_get_imm16>;
2812
2813 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2814 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2815   return ARM::getVMOVImm(N, 4, *CurDAG);
2816 }]>;
2817 def vmovImm32 : PatLeaf<(build_vector), [{
2818   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2819 }], VMOV_get_imm32>;
2820
2821 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2822 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2823   return ARM::getVMOVImm(N, 8, *CurDAG);
2824 }]>;
2825 def vmovImm64 : PatLeaf<(build_vector), [{
2826   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2827 }], VMOV_get_imm64>;
2828
2829 // Note: Some of the cmode bits in the following VMOV instructions need to
2830 // be encoded based on the immed values.
2831
2832 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2833                          (ins h8imm:$SIMM), IIC_VMOVImm,
2834                          "vmov", "i8", "$dst, $SIMM", "",
2835                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2836 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2837                          (ins h8imm:$SIMM), IIC_VMOVImm,
2838                          "vmov", "i8", "$dst, $SIMM", "",
2839                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2840
2841 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2842                          (ins h16imm:$SIMM), IIC_VMOVImm,
2843                          "vmov", "i16", "$dst, $SIMM", "",
2844                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2845 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2846                          (ins h16imm:$SIMM), IIC_VMOVImm,
2847                          "vmov", "i16", "$dst, $SIMM", "",
2848                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2849
2850 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2851                          (ins h32imm:$SIMM), IIC_VMOVImm,
2852                          "vmov", "i32", "$dst, $SIMM", "",
2853                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2854 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2855                          (ins h32imm:$SIMM), IIC_VMOVImm,
2856                          "vmov", "i32", "$dst, $SIMM", "",
2857                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2858
2859 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2860                          (ins h64imm:$SIMM), IIC_VMOVImm,
2861                          "vmov", "i64", "$dst, $SIMM", "",
2862                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2863 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2864                          (ins h64imm:$SIMM), IIC_VMOVImm,
2865                          "vmov", "i64", "$dst, $SIMM", "",
2866                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2867
2868 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2869
2870 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2871                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2872                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2873                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2874                                            imm:$lane))]>;
2875 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2876                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2877                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2878                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2879                                            imm:$lane))]>;
2880 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2881                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2882                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2883                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2884                                            imm:$lane))]>;
2885 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2886                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2887                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2888                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2889                                            imm:$lane))]>;
2890 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2891                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2892                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2893                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2894                                            imm:$lane))]>;
2895 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2896 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2897           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2898                            (DSubReg_i8_reg imm:$lane))),
2899                      (SubReg_i8_lane imm:$lane))>;
2900 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2901           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2902                              (DSubReg_i16_reg imm:$lane))),
2903                      (SubReg_i16_lane imm:$lane))>;
2904 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2905           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2906                            (DSubReg_i8_reg imm:$lane))),
2907                      (SubReg_i8_lane imm:$lane))>;
2908 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2909           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2910                              (DSubReg_i16_reg imm:$lane))),
2911                      (SubReg_i16_lane imm:$lane))>;
2912 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2913           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2914                              (DSubReg_i32_reg imm:$lane))),
2915                      (SubReg_i32_lane imm:$lane))>;
2916 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2917           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2918                           (SSubReg_f32_reg imm:$src2))>;
2919 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2920           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2921                           (SSubReg_f32_reg imm:$src2))>;
2922 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2923 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2924 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2925           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2926
2927
2928 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2929
2930 let Constraints = "$src1 = $dst" in {
2931 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2932                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2933                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2934                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2935                                            GPR:$src2, imm:$lane))]>;
2936 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2937                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2938                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2939                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2940                                            GPR:$src2, imm:$lane))]>;
2941 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2942                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2943                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2944                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2945                                            GPR:$src2, imm:$lane))]>;
2946 }
2947 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2948           (v16i8 (INSERT_SUBREG QPR:$src1,
2949                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2950                                    (DSubReg_i8_reg imm:$lane))),
2951                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2952                   (DSubReg_i8_reg imm:$lane)))>;
2953 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2954           (v8i16 (INSERT_SUBREG QPR:$src1,
2955                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2956                                      (DSubReg_i16_reg imm:$lane))),
2957                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2958                   (DSubReg_i16_reg imm:$lane)))>;
2959 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2960           (v4i32 (INSERT_SUBREG QPR:$src1,
2961                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2962                                      (DSubReg_i32_reg imm:$lane))),
2963                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2964                   (DSubReg_i32_reg imm:$lane)))>;
2965
2966 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2967           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2968                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2969 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2970           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2971                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2972
2973 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2974 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2975 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2976           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2977
2978 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2979           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2980 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2981           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2982 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2983           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2984
2985 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2986           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2987 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2988           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2989 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2990           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2991
2992 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2993           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2994                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2995                          arm_dsubreg_0)>;
2996 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2997           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2998                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2999                          arm_dsubreg_0)>;
3000 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3001           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3002                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3003                          arm_dsubreg_0)>;
3004
3005 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3006
3007 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3008   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3009           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3010           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3011 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3012   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3013           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3014           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3015
3016 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3017 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3018 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3019 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3020 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3021 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3022
3023 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3024                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3025                       [(set DPR:$dst, (v2f32 (NEONvdup
3026                                               (f32 (bitconvert GPR:$src)))))]>;
3027 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3028                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3029                       [(set QPR:$dst, (v4f32 (NEONvdup
3030                                               (f32 (bitconvert GPR:$src)))))]>;
3031
3032 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3033
3034 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3035               ValueType Ty>
3036   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3037               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3038               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3039
3040 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3041               ValueType ResTy, ValueType OpTy>
3042   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3043               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3044               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3045                                       imm:$lane)))]>;
3046
3047 // Inst{19-16} is partially specified depending on the element size.
3048
3049 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3050 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3051 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3052 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3053 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3054 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3055 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3056 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3057
3058 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3059           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3060                                   (DSubReg_i8_reg imm:$lane))),
3061                            (SubReg_i8_lane imm:$lane)))>;
3062 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3063           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3064                                     (DSubReg_i16_reg imm:$lane))),
3065                             (SubReg_i16_lane imm:$lane)))>;
3066 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3067           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3068                                     (DSubReg_i32_reg imm:$lane))),
3069                             (SubReg_i32_lane imm:$lane)))>;
3070 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3071           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3072                                    (DSubReg_i32_reg imm:$lane))),
3073                            (SubReg_i32_lane imm:$lane)))>;
3074
3075 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3076                     (outs DPR:$dst), (ins SPR:$src),
3077                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3078                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3079
3080 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3081                     (outs QPR:$dst), (ins SPR:$src),
3082                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3083                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3084
3085 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
3086           (INSERT_SUBREG QPR:$src,
3087                          (i64 (EXTRACT_SUBREG QPR:$src,
3088                                (DSubReg_f64_reg imm:$lane))),
3089                          (DSubReg_f64_other_reg imm:$lane))>;
3090 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
3091           (INSERT_SUBREG QPR:$src,
3092                          (f64 (EXTRACT_SUBREG QPR:$src,
3093                                (DSubReg_f64_reg imm:$lane))),
3094                          (DSubReg_f64_other_reg imm:$lane))>;
3095
3096 //   VMOVN    : Vector Narrowing Move
3097 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3098                             "vmovn", "i", int_arm_neon_vmovn>;
3099 //   VQMOVN   : Vector Saturating Narrowing Move
3100 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3101                             "vqmovn", "s", int_arm_neon_vqmovns>;
3102 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3103                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3104 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3105                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3106 //   VMOVL    : Vector Lengthening Move
3107 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
3108                             int_arm_neon_vmovls>;
3109 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
3110                             int_arm_neon_vmovlu>;
3111
3112 // Vector Conversions.
3113
3114 //   VCVT     : Vector Convert Between Floating-Point and Integers
3115 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3116                      v2i32, v2f32, fp_to_sint>;
3117 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3118                      v2i32, v2f32, fp_to_uint>;
3119 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3120                      v2f32, v2i32, sint_to_fp>;
3121 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3122                      v2f32, v2i32, uint_to_fp>;
3123
3124 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3125                      v4i32, v4f32, fp_to_sint>;
3126 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3127                      v4i32, v4f32, fp_to_uint>;
3128 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3129                      v4f32, v4i32, sint_to_fp>;
3130 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3131                      v4f32, v4i32, uint_to_fp>;
3132
3133 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3134 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3135                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3136 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3137                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3138 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3139                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3140 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3141                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3142
3143 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3144                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3145 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3146                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3147 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3148                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3149 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3150                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3151
3152 // Vector Reverse.
3153
3154 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3155
3156 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3157   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3158         (ins DPR:$src), IIC_VMOVD,
3159         OpcodeStr, Dt, "$dst, $src", "",
3160         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3161 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3162   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3163         (ins QPR:$src), IIC_VMOVD,
3164         OpcodeStr, Dt, "$dst, $src", "",
3165         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3166
3167 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3168 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3169 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3170 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3171
3172 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3173 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3174 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3175 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3176
3177 //   VREV32   : Vector Reverse elements within 32-bit words
3178
3179 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3180   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3181         (ins DPR:$src), IIC_VMOVD,
3182         OpcodeStr, Dt, "$dst, $src", "",
3183         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3184 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3185   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3186         (ins QPR:$src), IIC_VMOVD,
3187         OpcodeStr, Dt, "$dst, $src", "",
3188         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3189
3190 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3191 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3192
3193 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3194 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3195
3196 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3197
3198 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3199   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3200         (ins DPR:$src), IIC_VMOVD,
3201         OpcodeStr, Dt, "$dst, $src", "",
3202         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3203 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3204   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3205         (ins QPR:$src), IIC_VMOVD,
3206         OpcodeStr, Dt, "$dst, $src", "",
3207         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3208
3209 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3210 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3211
3212 // Other Vector Shuffles.
3213
3214 //   VEXT     : Vector Extract
3215
3216 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3217   : N3Vf<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3218          (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3219          IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3220          [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3221                                        (Ty DPR:$rhs), imm:$index)))]>;
3222
3223 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3224   : N3Vf<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3225          (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3226          IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3227          [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3228                                        (Ty QPR:$rhs), imm:$index)))]>;
3229
3230 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3231 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3232 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3233 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3234
3235 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3236 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3237 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3238 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3239
3240 //   VTRN     : Vector Transpose
3241
3242 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3243 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3244 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3245
3246 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3247 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3248 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3249
3250 //   VUZP     : Vector Unzip (Deinterleave)
3251
3252 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3253 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3254 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3255
3256 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3257 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3258 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3259
3260 //   VZIP     : Vector Zip (Interleave)
3261
3262 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3263 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3264 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3265
3266 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3267 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3268 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3269
3270 // Vector Table Lookup and Table Extension.
3271
3272 //   VTBL     : Vector Table Lookup
3273 def  VTBL1
3274   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3275         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
3276         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3277         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3278 let hasExtraSrcRegAllocReq = 1 in {
3279 def  VTBL2
3280   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3281         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
3282         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3283         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3284                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3285 def  VTBL3
3286   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3287         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
3288         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3289         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3290                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3291 def  VTBL4
3292   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3293         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
3294         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3295         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3296                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3297 } // hasExtraSrcRegAllocReq = 1
3298
3299 //   VTBX     : Vector Table Extension
3300 def  VTBX1
3301   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3302         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
3303         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3304         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3305                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3306 let hasExtraSrcRegAllocReq = 1 in {
3307 def  VTBX2
3308   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3309         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
3310         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3311         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3312                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3313 def  VTBX3
3314   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3315         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
3316         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3317         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3318                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3319 def  VTBX4
3320   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3321         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
3322         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3323         "$orig = $dst",
3324         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3325                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3326 } // hasExtraSrcRegAllocReq = 1
3327
3328 //===----------------------------------------------------------------------===//
3329 // NEON instructions for single-precision FP math
3330 //===----------------------------------------------------------------------===//
3331
3332 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3333   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3334               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3335                                                        SPR:$a, arm_ssubreg_0))),
3336                               arm_ssubreg_0)>;
3337
3338 class N3VSPat<SDNode OpNode, NeonI Inst>
3339   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3340               (EXTRACT_SUBREG (v2f32
3341                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3342                                                       SPR:$a, arm_ssubreg_0),
3343                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3344                                                       SPR:$b, arm_ssubreg_0))),
3345                               arm_ssubreg_0)>;
3346
3347 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3348   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3349               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3350                                                    SPR:$acc, arm_ssubreg_0),
3351                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3352                                                    SPR:$a, arm_ssubreg_0),
3353                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3354                                                    SPR:$b, arm_ssubreg_0)),
3355                               arm_ssubreg_0)>;
3356
3357 // These need separate instructions because they must use DPR_VFP2 register
3358 // class which have SPR sub-registers.
3359
3360 // Vector Add Operations used for single-precision FP
3361 let neverHasSideEffects = 1 in
3362 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3363 def : N3VSPat<fadd, VADDfd_sfp>;
3364
3365 // Vector Sub Operations used for single-precision FP
3366 let neverHasSideEffects = 1 in
3367 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3368 def : N3VSPat<fsub, VSUBfd_sfp>;
3369
3370 // Vector Multiply Operations used for single-precision FP
3371 let neverHasSideEffects = 1 in
3372 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3373 def : N3VSPat<fmul, VMULfd_sfp>;
3374
3375 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3376 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3377 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3378
3379 //let neverHasSideEffects = 1 in
3380 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3381 //                            v2f32, fmul, fadd>;
3382 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3383
3384 //let neverHasSideEffects = 1 in
3385 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3386 //                            v2f32, fmul, fsub>;
3387 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3388
3389 // Vector Absolute used for single-precision FP
3390 let neverHasSideEffects = 1 in
3391 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3392                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3393                       "vabs", "f32", "$dst, $src", "", []>;
3394 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3395
3396 // Vector Negate used for single-precision FP
3397 let neverHasSideEffects = 1 in
3398 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3399                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3400                       "vneg", "f32", "$dst, $src", "", []>;
3401 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3402
3403 // Vector Maximum used for single-precision FP
3404 let neverHasSideEffects = 1 in
3405 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3406                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3407                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3408 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3409
3410 // Vector Minimum used for single-precision FP
3411 let neverHasSideEffects = 1 in
3412 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3413                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3414                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3415 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3416
3417 // Vector Convert between single-precision FP and integer
3418 let neverHasSideEffects = 1 in
3419 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3420                          v2i32, v2f32, fp_to_sint>;
3421 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3422
3423 let neverHasSideEffects = 1 in
3424 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3425                          v2i32, v2f32, fp_to_uint>;
3426 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3427
3428 let neverHasSideEffects = 1 in
3429 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3430                          v2f32, v2i32, sint_to_fp>;
3431 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3432
3433 let neverHasSideEffects = 1 in
3434 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3435                          v2f32, v2i32, uint_to_fp>;
3436 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3437
3438 //===----------------------------------------------------------------------===//
3439 // Non-Instruction Patterns
3440 //===----------------------------------------------------------------------===//
3441
3442 // bit_convert
3443 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3444 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3445 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3446 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3447 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3448 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3449 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3450 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3451 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3452 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3453 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3454 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3455 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3456 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3457 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3458 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3459 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3460 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3461 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3462 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3463 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3464 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3465 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3466 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3467 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3468 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3469 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3470 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3471 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3472 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3473
3474 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3475 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3476 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3477 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3478 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3479 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3480 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3481 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3482 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3483 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3484 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3485 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3486 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3487 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3488 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3489 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3490 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3491 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3492 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3493 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3494 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3495 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3496 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3497 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3498 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3499 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3500 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3501 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3502 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3503 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;