lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>]>;
  87 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  88 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  89 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  90
  91 //===----------------------------------------------------------------------===//
  92 // NEON operand definitions
  93 //===----------------------------------------------------------------------===//
  94
  95 // addrmode_neonldstm := reg
  96 //
  97 /* TODO: Take advantage of vldm.
  98 def addrmode_neonldstm : Operand<i32>,
  99                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
 100   let PrintMethod = "printAddrNeonLdStMOperand";
 101   let MIOperandInfo = (ops GPR, i32imm);
 102 }
 103 */
 104
 105 //===----------------------------------------------------------------------===//
 106 // NEON load / store instructions
 107 //===----------------------------------------------------------------------===//
 108
 109 /* TODO: Take advantage of vldm.
 110 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 111 def VLDMD : NI<(outs),
 112                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 113                IIC_fpLoadm,
 114                "vldm${addr:submode} ${addr:base}, $dst1",
 115                []> {
 116   let Inst{27-25} = 0b110;
 117   let Inst{20}    = 1;
 118   let Inst{11-9}  = 0b101;
 119 }
 120
 121 def VLDMS : NI<(outs),
 122                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 123                IIC_fpLoadm,
 124                "vldm${addr:submode} ${addr:base}, $dst1",
 125                []> {
 126   let Inst{27-25} = 0b110;
 127   let Inst{20}    = 1;
 128   let Inst{11-9}  = 0b101;
 129 }
 130 }
 131 */
 132
 133 // Use vldmia to load a Q register as a D register pair.
 134 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr),
 135                IIC_fpLoadm,
 136                "vldmia $addr, ${dst:dregpair}",
 137                [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 138   let Inst{27-25} = 0b110;
 139   let Inst{24}    = 0; // P bit
 140   let Inst{23}    = 1; // U bit
 141   let Inst{20}    = 1;
 142   let Inst{11-9}  = 0b101;
 143 }
 144
 145 // Use vstmia to store a Q register as a D register pair.
 146 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr),
 147                IIC_fpStorem,
 148                "vstmia $addr, ${src:dregpair}",
 149                [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 150   let Inst{27-25} = 0b110;
 151   let Inst{24}    = 0; // P bit
 152   let Inst{23}    = 1; // U bit
 153   let Inst{20}    = 0;
 154   let Inst{11-9}  = 0b101;
 155 }
 156
 157 //   VLD1     : Vector Load (multiple single elements)
 158 class VLD1D<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 159   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 160           !strconcat(OpcodeStr, "\t\\{$dst\\}, $addr"), "",
 161           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 162 class VLD1Q<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 163   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 164           !strconcat(OpcodeStr, "\t${dst:dregpair}, $addr"), "",
 165           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 166
 167 def  VLD1d8   : VLD1D<0b0000, "vld1.8",  v8i8,  int_arm_neon_vld1>;
 168 def  VLD1d16  : VLD1D<0b0100, "vld1.16", v4i16, int_arm_neon_vld1>;
 169 def  VLD1d32  : VLD1D<0b1000, "vld1.32", v2i32, int_arm_neon_vld1>;
 170 def  VLD1df   : VLD1D<0b1000, "vld1.32", v2f32, int_arm_neon_vld1>;
 171 def  VLD1d64  : VLD1D<0b1100, "vld1.64", v1i64, int_arm_neon_vld1>;
 172
 173 def  VLD1q8   : VLD1Q<0b0000, "vld1.8",  v16i8, int_arm_neon_vld1>;
 174 def  VLD1q16  : VLD1Q<0b0100, "vld1.16", v8i16, int_arm_neon_vld1>;
 175 def  VLD1q32  : VLD1Q<0b1000, "vld1.32", v4i32, int_arm_neon_vld1>;
 176 def  VLD1qf   : VLD1Q<0b1000, "vld1.32", v4f32, int_arm_neon_vld1>;
 177 def  VLD1q64  : VLD1Q<0b1100, "vld1.64", v2i64, int_arm_neon_vld1>;
 178
 179 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 180
 181 //   VLD2     : Vector Load (multiple 2-element structures)
 182 class VLD2D<bits<4> op7_4, string OpcodeStr>
 183   : NLdSt<0,0b10,0b1000,op7_4, (outs DPR:$dst1, DPR:$dst2),
 184           (ins addrmode6:$addr), IIC_VLD2,
 185           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2\\}, $addr"), "", []>;
 186 class VLD2Q<bits<4> op7_4, string OpcodeStr>
 187   : NLdSt<0,0b10,0b0011,op7_4,
 188           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 189           (ins addrmode6:$addr), IIC_VLD2,
 190           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 191           "", []>;
 192
 193 def  VLD2d8   : VLD2D<0b0000, "vld2.8">;
 194 def  VLD2d16  : VLD2D<0b0100, "vld2.16">;
 195 def  VLD2d32  : VLD2D<0b1000, "vld2.32">;
 196 def  VLD2d64  : NLdSt<0,0b10,0b1010,0b1100, (outs DPR:$dst1, DPR:$dst2),
 197                       (ins addrmode6:$addr), IIC_VLD1,
 198                       "vld1.64\t\\{$dst1,$dst2\\}, $addr", "", []>;
 199
 200 def  VLD2q8   : VLD2Q<0b0000, "vld2.8">;
 201 def  VLD2q16  : VLD2Q<0b0100, "vld2.16">;
 202 def  VLD2q32  : VLD2Q<0b1000, "vld2.32">;
 203
 204 //   VLD3     : Vector Load (multiple 3-element structures)
 205 class VLD3D<bits<4> op7_4, string OpcodeStr>
 206   : NLdSt<0,0b10,0b0100,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 207           (ins addrmode6:$addr), IIC_VLD3,
 208           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"), "", []>;
 209 class VLD3WB<bits<4> op7_4, string OpcodeStr>
 210   : NLdSt<0,0b10,0b0101,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 211           (ins addrmode6:$addr), IIC_VLD3,
 212           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"),
 213           "$addr.addr = $wb", []>;
 214
 215 def  VLD3d8   : VLD3D<0b0000, "vld3.8">;
 216 def  VLD3d16  : VLD3D<0b0100, "vld3.16">;
 217 def  VLD3d32  : VLD3D<0b1000, "vld3.32">;
 218 def  VLD3d64  : NLdSt<0,0b10,0b0110,0b1100,
 219                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 220                       (ins addrmode6:$addr), IIC_VLD1,
 221                       "vld1.64\t\\{$dst1,$dst2,$dst3\\}, $addr", "", []>;
 222
 223 // vld3 to double-spaced even registers.
 224 def  VLD3q8a  : VLD3WB<0b0000, "vld3.8">;
 225 def  VLD3q16a : VLD3WB<0b0100, "vld3.16">;
 226 def  VLD3q32a : VLD3WB<0b1000, "vld3.32">;
 227
 228 // vld3 to double-spaced odd registers.
 229 def  VLD3q8b  : VLD3WB<0b0000, "vld3.8">;
 230 def  VLD3q16b : VLD3WB<0b0100, "vld3.16">;
 231 def  VLD3q32b : VLD3WB<0b1000, "vld3.32">;
 232
 233 //   VLD4     : Vector Load (multiple 4-element structures)
 234 class VLD4D<bits<4> op7_4, string OpcodeStr>
 235   : NLdSt<0,0b10,0b0000,op7_4,
 236           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 237           (ins addrmode6:$addr), IIC_VLD4,
 238           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 239           "", []>;
 240 class VLD4WB<bits<4> op7_4, string OpcodeStr>
 241   : NLdSt<0,0b10,0b0001,op7_4,
 242           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 243           (ins addrmode6:$addr), IIC_VLD4,
 244           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 245           "$addr.addr = $wb", []>;
 246
 247 def  VLD4d8   : VLD4D<0b0000, "vld4.8">;
 248 def  VLD4d16  : VLD4D<0b0100, "vld4.16">;
 249 def  VLD4d32  : VLD4D<0b1000, "vld4.32">;
 250 def  VLD4d64  : NLdSt<0,0b10,0b0010,0b1100,
 251                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 252                       (ins addrmode6:$addr), IIC_VLD1,
 253                       "vld1.64\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr", "", []>;
 254
 255 // vld4 to double-spaced even registers.
 256 def  VLD4q8a  : VLD4WB<0b0000, "vld4.8">;
 257 def  VLD4q16a : VLD4WB<0b0100, "vld4.16">;
 258 def  VLD4q32a : VLD4WB<0b1000, "vld4.32">;
 259
 260 // vld4 to double-spaced odd registers.
 261 def  VLD4q8b  : VLD4WB<0b0000, "vld4.8">;
 262 def  VLD4q16b : VLD4WB<0b0100, "vld4.16">;
 263 def  VLD4q32b : VLD4WB<0b1000, "vld4.32">;
 264
 265 //   VLD1LN   : Vector Load (single element to one lane)
 266 //   FIXME: Not yet implemented.
 267
 268 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 269 class VLD2LN<bits<4> op11_8, string OpcodeStr>
 270   : NLdSt<1,0b10,op11_8,0b0000, (outs DPR:$dst1, DPR:$dst2),
 271           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 272           IIC_VLD2,
 273           !strconcat(OpcodeStr, "\t\\{$dst1[$lane],$dst2[$lane]\\}, $addr"),
 274           "$src1 = $dst1, $src2 = $dst2", []>;
 275
 276 def VLD2LNd8  : VLD2LN<0b0001, "vld2.8">;
 277 def VLD2LNd16 : VLD2LN<0b0101, "vld2.16">;
 278 def VLD2LNd32 : VLD2LN<0b1001, "vld2.32">;
 279
 280 // vld2 to double-spaced even registers.
 281 def VLD2LNq16a: VLD2LN<0b0101, "vld2.16">;
 282 def VLD2LNq32a: VLD2LN<0b1001, "vld2.32">;
 283
 284 // vld2 to double-spaced odd registers.
 285 def VLD2LNq16b: VLD2LN<0b0101, "vld2.16">;
 286 def VLD2LNq32b: VLD2LN<0b1001, "vld2.32">;
 287
 288 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 289 class VLD3LN<bits<4> op11_8, string OpcodeStr>
 290   : NLdSt<1,0b10,op11_8,0b0000, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 291           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 292           nohash_imm:$lane), IIC_VLD3,
 293           !strconcat(OpcodeStr,
 294           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane]\\}, $addr"),
 295           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 296
 297 def VLD3LNd8  : VLD3LN<0b0010, "vld3.8">;
 298 def VLD3LNd16 : VLD3LN<0b0110, "vld3.16">;
 299 def VLD3LNd32 : VLD3LN<0b1010, "vld3.32">;
 300
 301 // vld3 to double-spaced even registers.
 302 def VLD3LNq16a: VLD3LN<0b0110, "vld3.16">;
 303 def VLD3LNq32a: VLD3LN<0b1010, "vld3.32">;
 304
 305 // vld3 to double-spaced odd registers.
 306 def VLD3LNq16b: VLD3LN<0b0110, "vld3.16">;
 307 def VLD3LNq32b: VLD3LN<0b1010, "vld3.32">;
 308
 309 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 310 class VLD4LN<bits<4> op11_8, string OpcodeStr>
 311   : NLdSt<1,0b10,op11_8,0b0000,
 312           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 313           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 314           nohash_imm:$lane), IIC_VLD4,
 315           !strconcat(OpcodeStr,
 316           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane],$dst4[$lane]\\}, $addr"),
 317           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 318
 319 def VLD4LNd8  : VLD4LN<0b0011, "vld4.8">;
 320 def VLD4LNd16 : VLD4LN<0b0111, "vld4.16">;
 321 def VLD4LNd32 : VLD4LN<0b1011, "vld4.32">;
 322
 323 // vld4 to double-spaced even registers.
 324 def VLD4LNq16a: VLD4LN<0b0111, "vld4.16">;
 325 def VLD4LNq32a: VLD4LN<0b1011, "vld4.32">;
 326
 327 // vld4 to double-spaced odd registers.
 328 def VLD4LNq16b: VLD4LN<0b0111, "vld4.16">;
 329 def VLD4LNq32b: VLD4LN<0b1011, "vld4.32">;
 330
 331 //   VLD1DUP  : Vector Load (single element to all lanes)
 332 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 333 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 334 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 335 //   FIXME: Not yet implemented.
 336 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 337
 338 //   VST1     : Vector Store (multiple single elements)
 339 class VST1D<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 340   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 341           !strconcat(OpcodeStr, "\t\\{$src\\}, $addr"), "",
 342           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 343 class VST1Q<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 344   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 345           !strconcat(OpcodeStr, "\t${src:dregpair}, $addr"), "",
 346           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 347
 348 let hasExtraSrcRegAllocReq = 1 in {
 349 def  VST1d8   : VST1D<0b0000, "vst1.8",  v8i8,  int_arm_neon_vst1>;
 350 def  VST1d16  : VST1D<0b0100, "vst1.16", v4i16, int_arm_neon_vst1>;
 351 def  VST1d32  : VST1D<0b1000, "vst1.32", v2i32, int_arm_neon_vst1>;
 352 def  VST1df   : VST1D<0b1000, "vst1.32", v2f32, int_arm_neon_vst1>;
 353 def  VST1d64  : VST1D<0b1100, "vst1.64", v1i64, int_arm_neon_vst1>;
 354
 355 def  VST1q8   : VST1Q<0b0000, "vst1.8",  v16i8, int_arm_neon_vst1>;
 356 def  VST1q16  : VST1Q<0b0100, "vst1.16", v8i16, int_arm_neon_vst1>;
 357 def  VST1q32  : VST1Q<0b1000, "vst1.32", v4i32, int_arm_neon_vst1>;
 358 def  VST1qf   : VST1Q<0b1000, "vst1.32", v4f32, int_arm_neon_vst1>;
 359 def  VST1q64  : VST1Q<0b1100, "vst1.64", v2i64, int_arm_neon_vst1>;
 360 } // hasExtraSrcRegAllocReq
 361
 362 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 363
 364 //   VST2     : Vector Store (multiple 2-element structures)
 365 class VST2D<bits<4> op7_4, string OpcodeStr>
 366   : NLdSt<0,0b00,0b1000,op7_4, (outs),
 367           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 368           !strconcat(OpcodeStr, "\t\\{$src1,$src2\\}, $addr"), "", []>;
 369 class VST2Q<bits<4> op7_4, string OpcodeStr>
 370   : NLdSt<0,0b00,0b0011,op7_4, (outs),
 371           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 372           IIC_VST,
 373           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 374           "", []>;
 375
 376 def  VST2d8   : VST2D<0b0000, "vst2.8">;
 377 def  VST2d16  : VST2D<0b0100, "vst2.16">;
 378 def  VST2d32  : VST2D<0b1000, "vst2.32">;
 379 def  VST2d64  : NLdSt<0,0b00,0b1010,0b1100, (outs),
 380                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 381                       "vst1.64\t\\{$src1,$src2\\}, $addr", "", []>;
 382
 383 def  VST2q8   : VST2Q<0b0000, "vst2.8">;
 384 def  VST2q16  : VST2Q<0b0100, "vst2.16">;
 385 def  VST2q32  : VST2Q<0b1000, "vst2.32">;
 386
 387 //   VST3     : Vector Store (multiple 3-element structures)
 388 class VST3D<bits<4> op7_4, string OpcodeStr>
 389   : NLdSt<0,0b00,0b0100,op7_4, (outs),
 390           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 391           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"), "", []>;
 392 class VST3WB<bits<4> op7_4, string OpcodeStr>
 393   : NLdSt<0,0b00,0b0101,op7_4, (outs GPR:$wb),
 394           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 395           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"),
 396           "$addr.addr = $wb", []>;
 397
 398 def  VST3d8   : VST3D<0b0000, "vst3.8">;
 399 def  VST3d16  : VST3D<0b0100, "vst3.16">;
 400 def  VST3d32  : VST3D<0b1000, "vst3.32">;
 401 def  VST3d64  : NLdSt<0,0b00,0b0110,0b1100, (outs),
 402                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 403                       IIC_VST,
 404                       "vst1.64\t\\{$src1,$src2,$src3\\}, $addr", "", []>;
 405
 406 // vst3 to double-spaced even registers.
 407 def  VST3q8a  : VST3WB<0b0000, "vst3.8">;
 408 def  VST3q16a : VST3WB<0b0100, "vst3.16">;
 409 def  VST3q32a : VST3WB<0b1000, "vst3.32">;
 410
 411 // vst3 to double-spaced odd registers.
 412 def  VST3q8b  : VST3WB<0b0000, "vst3.8">;
 413 def  VST3q16b : VST3WB<0b0100, "vst3.16">;
 414 def  VST3q32b : VST3WB<0b1000, "vst3.32">;
 415
 416 //   VST4     : Vector Store (multiple 4-element structures)
 417 class VST4D<bits<4> op7_4, string OpcodeStr>
 418   : NLdSt<0,0b00,0b0000,op7_4, (outs),
 419           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 420           IIC_VST,
 421           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 422           "", []>;
 423 class VST4WB<bits<4> op7_4, string OpcodeStr>
 424   : NLdSt<0,0b00,0b0001,op7_4, (outs GPR:$wb),
 425           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 426           IIC_VST,
 427           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 428           "$addr.addr = $wb", []>;
 429
 430 def  VST4d8   : VST4D<0b0000, "vst4.8">;
 431 def  VST4d16  : VST4D<0b0100, "vst4.16">;
 432 def  VST4d32  : VST4D<0b1000, "vst4.32">;
 433 def  VST4d64  : NLdSt<0,0b00,0b0010,0b1100, (outs),
 434                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 435                        DPR:$src4), IIC_VST,
 436                       "vst1.64\t\\{$src1,$src2,$src3,$src4\\}, $addr", "", []>;
 437
 438 // vst4 to double-spaced even registers.
 439 def  VST4q8a  : VST4WB<0b0000, "vst4.8">;
 440 def  VST4q16a : VST4WB<0b0100, "vst4.16">;
 441 def  VST4q32a : VST4WB<0b1000, "vst4.32">;
 442
 443 // vst4 to double-spaced odd registers.
 444 def  VST4q8b  : VST4WB<0b0000, "vst4.8">;
 445 def  VST4q16b : VST4WB<0b0100, "vst4.16">;
 446 def  VST4q32b : VST4WB<0b1000, "vst4.32">;
 447
 448 //   VST1LN   : Vector Store (single element from one lane)
 449 //   FIXME: Not yet implemented.
 450
 451 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 452 class VST2LN<bits<4> op11_8, string OpcodeStr>
 453   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 454           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 455           IIC_VST,
 456           !strconcat(OpcodeStr, "\t\\{$src1[$lane],$src2[$lane]\\}, $addr"),
 457           "", []>;
 458
 459 def VST2LNd8  : VST2LN<0b0000, "vst2.8">;
 460 def VST2LNd16 : VST2LN<0b0100, "vst2.16">;
 461 def VST2LNd32 : VST2LN<0b1000, "vst2.32">;
 462
 463 // vst2 to double-spaced even registers.
 464 def VST2LNq16a: VST2LN<0b0100, "vst2.16">;
 465 def VST2LNq32a: VST2LN<0b1000, "vst2.32">;
 466
 467 // vst2 to double-spaced odd registers.
 468 def VST2LNq16b: VST2LN<0b0100, "vst2.16">;
 469 def VST2LNq32b: VST2LN<0b1000, "vst2.32">;
 470
 471 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 472 class VST3LND<bits<4> op11_8, string OpcodeStr>
 473   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 474           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 475            nohash_imm:$lane), IIC_VST,
 476           !strconcat(OpcodeStr,
 477           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane]\\}, $addr"), "", []>;
 478
 479 def VST3LNd8  : VST3LND<0b0010, "vst3.8">;
 480 def VST3LNd16 : VST3LND<0b0110, "vst3.16">;
 481 def VST3LNd32 : VST3LND<0b1010, "vst3.32">;
 482
 483 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 484 class VST4LND<bits<4> op11_8, string OpcodeStr>
 485   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 486           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 487            nohash_imm:$lane), IIC_VST,
 488           !strconcat(OpcodeStr,
 489           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane],$src4[$lane]\\}, $addr"),
 490           "", []>;
 491
 492 def VST4LNd8  : VST4LND<0b0011, "vst4.8">;
 493 def VST4LNd16 : VST4LND<0b0111, "vst4.16">;
 494 def VST4LNd32 : VST4LND<0b1011, "vst4.32">;
 495 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 496
 497
 498 //===----------------------------------------------------------------------===//
 499 // NEON pattern fragments
 500 //===----------------------------------------------------------------------===//
 501
 502 // Extract D sub-registers of Q registers.
 503 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 504 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 505   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 506 }]>;
 507 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 508   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 509 }]>;
 510 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 511   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 512 }]>;
 513 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 514   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 515 }]>;
 516 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 517   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 518 }]>;
 519
 520 // Extract S sub-registers of Q/D registers.
 521 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 522 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 523   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 524 }]>;
 525
 526 // Translate lane numbers from Q registers to D subregs.
 527 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 528   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 529 }]>;
 530 def SubReg_i16_lane : SDNodeXForm<imm, [{
 531   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 532 }]>;
 533 def SubReg_i32_lane : SDNodeXForm<imm, [{
 534   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 535 }]>;
 536
 537 //===----------------------------------------------------------------------===//
 538 // Instruction Classes
 539 //===----------------------------------------------------------------------===//
 540
 541 // Basic 2-register operations, both double- and quad-register.
 542 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 543            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 544            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 545   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 546         (ins DPR:$src), IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 547         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 548 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 549            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 550            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 551   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 552         (ins QPR:$src), IIC_VUNAQ, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 553         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 554
 555 // Basic 2-register operations, scalar single-precision.
 556 class N2VDs<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 557             bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 558             ValueType ResTy, ValueType OpTy, SDNode OpNode>
 559   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 560         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 561         IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 562
 563 class N2VDsPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
 564   : NEONFPPat<(ResTy (OpNode SPR:$a)),
 565        (EXTRACT_SUBREG
 566            (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 567         arm_ssubreg_0)>;
 568
 569 // Basic 2-register intrinsics, both double- and quad-register.
 570 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 571               bits<2> op17_16, bits<5> op11_7, bit op4,
 572               InstrItinClass itin, string OpcodeStr,
 573               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 574   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 575         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 576         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 577 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 578               bits<2> op17_16, bits<5> op11_7, bit op4,
 579               InstrItinClass itin, string OpcodeStr,
 580               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 581   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 582         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 583         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 584
 585 // Basic 2-register intrinsics, scalar single-precision
 586 class N2VDInts<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 587               bits<2> op17_16, bits<5> op11_7, bit op4,
 588               InstrItinClass itin, string OpcodeStr,
 589               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 590   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 591         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), itin,
 592         !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 593
 594 class N2VDIntsPat<SDNode OpNode, NeonI Inst>
 595   : NEONFPPat<(f32 (OpNode SPR:$a)),
 596        (EXTRACT_SUBREG
 597            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 598         arm_ssubreg_0)>;
 599
 600 // Narrow 2-register intrinsics.
 601 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 602               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 603               InstrItinClass itin, string OpcodeStr,
 604               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 605   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 606         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 607         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 608
 609 // Long 2-register intrinsics.  (This is currently only used for VMOVL and is
 610 // derived from N2VImm instead of N2V because of the way the size is encoded.)
 611 class N2VLInt<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 612               bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
 613               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 614   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4, (outs QPR:$dst),
 615         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 616         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 617
 618 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 619 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 620   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 621         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 622         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 623         "$src1 = $dst1, $src2 = $dst2", []>;
 624 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 625                   InstrItinClass itin, string OpcodeStr>
 626   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 627         (ins QPR:$src1, QPR:$src2), itin,
 628         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 629         "$src1 = $dst1, $src2 = $dst2", []>;
 630
 631 // Basic 3-register operations, both double- and quad-register.
 632 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 633            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 634            SDNode OpNode, bit Commutable>
 635   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 636         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 637         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 638         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 639   let isCommutable = Commutable;
 640 }
 641 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 642              InstrItinClass itin, string OpcodeStr, ValueType Ty, SDNode ShOp>
 643   : N3V<0, 1, op21_20, op11_8, 1, 0,
 644         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 645         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 646         [(set (Ty DPR:$dst),
 647               (Ty (ShOp (Ty DPR:$src1),
 648                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 649                                           imm:$lane)))))]> {
 650   let isCommutable = 0;
 651 }
 652 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 653                string OpcodeStr, ValueType Ty, SDNode ShOp>
 654   : N3V<0, 1, op21_20, op11_8, 1, 0,
 655         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 656         IIC_VMULi16D,
 657         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 658         [(set (Ty DPR:$dst),
 659               (Ty (ShOp (Ty DPR:$src1),
 660                         (Ty (NEONvduplane (Ty DPR_8:$src2),
 661                                           imm:$lane)))))]> {
 662   let isCommutable = 0;
 663 }
 664
 665 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 666            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 667            SDNode OpNode, bit Commutable>
 668   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 669         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 670         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 671         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 672   let isCommutable = Commutable;
 673 }
 674 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 675              InstrItinClass itin, string OpcodeStr,
 676              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 677   : N3V<1, 1, op21_20, op11_8, 1, 0,
 678         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 679         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 680         [(set (ResTy QPR:$dst),
 681               (ResTy (ShOp (ResTy QPR:$src1),
 682                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 683                                                 imm:$lane)))))]> {
 684   let isCommutable = 0;
 685 }
 686 class N3VQSL16<bits<2> op21_20, bits<4> op11_8,
 687                string OpcodeStr, ValueType ResTy, ValueType OpTy, SDNode ShOp>
 688   : N3V<1, 1, op21_20, op11_8, 1, 0,
 689         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 690         IIC_VMULi16Q,
 691         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 692         [(set (ResTy QPR:$dst),
 693               (ResTy (ShOp (ResTy QPR:$src1),
 694                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 695                                                 imm:$lane)))))]> {
 696   let isCommutable = 0;
 697 }
 698
 699 // Basic 3-register operations, scalar single-precision
 700 class N3VDs<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 701            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 702            SDNode OpNode, bit Commutable>
 703   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 704         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 705         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "", []> {
 706   let isCommutable = Commutable;
 707 }
 708 class N3VDsPat<SDNode OpNode, NeonI Inst>
 709   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
 710        (EXTRACT_SUBREG
 711            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0),
 712                  (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b, arm_ssubreg_0)),
 713         arm_ssubreg_0)>;
 714
 715 // Basic 3-register intrinsics, both double- and quad-register.
 716 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 717               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 718               Intrinsic IntOp, bit Commutable>
 719   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 720         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 721         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 722         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 723   let isCommutable = Commutable;
 724 }
 725 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 726                 string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 727   : N3V<0, 1, op21_20, op11_8, 1, 0,
 728         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 729         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 730         [(set (Ty DPR:$dst),
 731               (Ty (IntOp (Ty DPR:$src1),
 732                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 733                                            imm:$lane)))))]> {
 734   let isCommutable = 0;
 735 }
 736 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 737                   string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 738   : N3V<0, 1, op21_20, op11_8, 1, 0,
 739         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 740         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 741         [(set (Ty DPR:$dst),
 742               (Ty (IntOp (Ty DPR:$src1),
 743                          (Ty (NEONvduplane (Ty DPR_8:$src2),
 744                                            imm:$lane)))))]> {
 745   let isCommutable = 0;
 746 }
 747
 748 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 749               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 750               Intrinsic IntOp, bit Commutable>
 751   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 752         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 753         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 754         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 755   let isCommutable = Commutable;
 756 }
 757 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 758                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 759   : N3V<1, 1, op21_20, op11_8, 1, 0,
 760         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 761         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 762         [(set (ResTy QPR:$dst),
 763               (ResTy (IntOp (ResTy QPR:$src1),
 764                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 765                                                  imm:$lane)))))]> {
 766   let isCommutable = 0;
 767 }
 768 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 769                   string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 770   : N3V<1, 1, op21_20, op11_8, 1, 0,
 771         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 772         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 773         [(set (ResTy QPR:$dst),
 774               (ResTy (IntOp (ResTy QPR:$src1),
 775                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 776                                                  imm:$lane)))))]> {
 777   let isCommutable = 0;
 778 }
 779
 780 // Multiply-Add/Sub operations, both double- and quad-register.
 781 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 782                 InstrItinClass itin, string OpcodeStr,
 783                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 784   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 785         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 786         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 787         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 788                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 789 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 790                   string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 791   : N3V<0, 1, op21_20, op11_8, 1, 0,
 792         (outs DPR:$dst),
 793         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 794         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 795         [(set (Ty DPR:$dst),
 796               (Ty (ShOp (Ty DPR:$src1),
 797                         (Ty (MulOp DPR:$src2,
 798                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
 799                                                      imm:$lane)))))))]>;
 800 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 801                     string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 802   : N3V<0, 1, op21_20, op11_8, 1, 0,
 803         (outs DPR:$dst),
 804         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 805         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 806         [(set (Ty DPR:$dst),
 807               (Ty (ShOp (Ty DPR:$src1),
 808                         (Ty (MulOp DPR:$src2,
 809                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
 810                                                      imm:$lane)))))))]>;
 811
 812 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 813                 InstrItinClass itin, string OpcodeStr, ValueType Ty,
 814                 SDNode MulOp, SDNode OpNode>
 815   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 816         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 817         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 818         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 819                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 820 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 821                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 822                   SDNode MulOp, SDNode ShOp>
 823   : N3V<1, 1, op21_20, op11_8, 1, 0,
 824         (outs QPR:$dst),
 825         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 826         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 827         [(set (ResTy QPR:$dst),
 828               (ResTy (ShOp (ResTy QPR:$src1),
 829                            (ResTy (MulOp QPR:$src2,
 830                                          (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 831                                                               imm:$lane)))))))]>;
 832 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 833                     string OpcodeStr, ValueType ResTy, ValueType OpTy,
 834                     SDNode MulOp, SDNode ShOp>
 835   : N3V<1, 1, op21_20, op11_8, 1, 0,
 836         (outs QPR:$dst),
 837         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 838         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 839         [(set (ResTy QPR:$dst),
 840               (ResTy (ShOp (ResTy QPR:$src1),
 841                            (ResTy (MulOp QPR:$src2,
 842                                          (ResTy (NEONvduplane (OpTy DPR_8:$src3),
 843                                                               imm:$lane)))))))]>;
 844
 845 // Multiply-Add/Sub operations, scalar single-precision
 846 class N3VDMulOps<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 847                  InstrItinClass itin, string OpcodeStr,
 848                  ValueType Ty, SDNode MulOp, SDNode OpNode>
 849   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 850         (outs DPR_VFP2:$dst),
 851         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
 852         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst", []>;
 853
 854 class N3VDMulOpsPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
 855   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
 856       (EXTRACT_SUBREG
 857           (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$acc, arm_ssubreg_0),
 858                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a,   arm_ssubreg_0),
 859                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b,   arm_ssubreg_0)),
 860        arm_ssubreg_0)>;
 861
 862 // Neon 3-argument intrinsics, both double- and quad-register.
 863 // The destination register is also used as the first source operand register.
 864 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 865                InstrItinClass itin, string OpcodeStr,
 866                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 867   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 868         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 869         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 870         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 871                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 872 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 873                InstrItinClass itin, string OpcodeStr,
 874                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 875   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 876         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 877         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 878         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 879                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 880
 881 // Neon Long 3-argument intrinsic.  The destination register is
 882 // a quad-register and is also used as the first source operand register.
 883 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 884                InstrItinClass itin, string OpcodeStr,
 885                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 886   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 887         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
 888         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 889         [(set QPR:$dst,
 890           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 891 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 892                  string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 893   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 894         (outs QPR:$dst),
 895         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 896         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 897         [(set (ResTy QPR:$dst),
 898               (ResTy (IntOp (ResTy QPR:$src1),
 899                             (OpTy DPR:$src2),
 900                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 901                                                 imm:$lane)))))]>;
 902 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 903                    string OpcodeStr, ValueType ResTy, ValueType OpTy,
 904                    Intrinsic IntOp>
 905   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 906         (outs QPR:$dst),
 907         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 908         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 909         [(set (ResTy QPR:$dst),
 910               (ResTy (IntOp (ResTy QPR:$src1),
 911                             (OpTy DPR:$src2),
 912                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
 913                                                 imm:$lane)))))]>;
 914
 915
 916 // Narrowing 3-register intrinsics.
 917 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 918               string OpcodeStr, ValueType TyD, ValueType TyQ,
 919               Intrinsic IntOp, bit Commutable>
 920   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 921         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
 922         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 923         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 924   let isCommutable = Commutable;
 925 }
 926
 927 // Long 3-register intrinsics.
 928 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 929               InstrItinClass itin, string OpcodeStr, ValueType TyQ, ValueType TyD,
 930               Intrinsic IntOp, bit Commutable>
 931   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 932         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 933         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 934         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 935   let isCommutable = Commutable;
 936 }
 937 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 938                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 939   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 940         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 941         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 942         [(set (ResTy QPR:$dst),
 943               (ResTy (IntOp (OpTy DPR:$src1),
 944                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 945                                                 imm:$lane)))))]>;
 946 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 947                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 948                   Intrinsic IntOp>
 949   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 950         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 951         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 952         [(set (ResTy QPR:$dst),
 953               (ResTy (IntOp (OpTy DPR:$src1),
 954                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
 955                                                 imm:$lane)))))]>;
 956
 957 // Wide 3-register intrinsics.
 958 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 959               string OpcodeStr, ValueType TyQ, ValueType TyD,
 960               Intrinsic IntOp, bit Commutable>
 961   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 962         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
 963         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 964         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 965   let isCommutable = Commutable;
 966 }
 967
 968 // Pairwise long 2-register intrinsics, both double- and quad-register.
 969 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 970                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 971                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 972   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 973         (ins DPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 974         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 975 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 976                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 977                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 978   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 979         (ins QPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 980         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 981
 982 // Pairwise long 2-register accumulate intrinsics,
 983 // both double- and quad-register.
 984 // The destination register is also used as the first source operand register.
 985 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 986                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 987                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 988   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 989         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
 990         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 991         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
 992 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 993                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 994                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 995   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
 996         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
 997         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 998         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
 999
1000 // Shift by immediate,
1001 // both double- and quad-register.
1002 class N2VDSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1003              bit op4, InstrItinClass itin, string OpcodeStr,
1004              ValueType Ty, SDNode OpNode>
1005   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1006            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
1007            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1008            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1009 class N2VQSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1010              bit op4, InstrItinClass itin, string OpcodeStr,
1011              ValueType Ty, SDNode OpNode>
1012   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1013            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1014            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1015            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1016
1017 // Long shift by immediate.
1018 class N2VLSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1019              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
1020              ValueType OpTy, SDNode OpNode>
1021   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
1022            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
1023            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1024            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1025                                           (i32 imm:$SIMM))))]>;
1026
1027 // Narrow shift by immediate.
1028 class N2VNSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1029              bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
1030              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1031   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
1032            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1033            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1034            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1035                                           (i32 imm:$SIMM))))]>;
1036
1037 // Shift right by immediate and accumulate,
1038 // both double- and quad-register.
1039 class N2VDShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1040                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1041   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1042            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
1043            IIC_VPALiD,
1044            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1045            [(set DPR:$dst, (Ty (add DPR:$src1,
1046                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1047 class N2VQShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1048                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1049   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1050            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
1051            IIC_VPALiD,
1052            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1053            [(set QPR:$dst, (Ty (add QPR:$src1,
1054                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1055
1056 // Shift by immediate and insert,
1057 // both double- and quad-register.
1058 class N2VDShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1059                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1060   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1061            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
1062            IIC_VSHLiD,
1063            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1064            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1065 class N2VQShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1066                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1067   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1068            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
1069            IIC_VSHLiQ,
1070            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1071            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1072
1073 // Convert, with fractional bits immediate,
1074 // both double- and quad-register.
1075 class N2VCvtD<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1076               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
1077               Intrinsic IntOp>
1078   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1079            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1080            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1081            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1082 class N2VCvtQ<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1083               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
1084               Intrinsic IntOp>
1085   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1086            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1087            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1088            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1089
1090 //===----------------------------------------------------------------------===//
1091 // Multiclasses
1092 //===----------------------------------------------------------------------===//
1093
1094 // Abbreviations used in multiclass suffixes:
1095 //   Q = quarter int (8 bit) elements
1096 //   H = half int (16 bit) elements
1097 //   S = single int (32 bit) elements
1098 //   D = double int (64 bit) elements
1099
1100 // Neon 3-register vector operations.
1101
1102 // First with only element sizes of 8, 16 and 32 bits:
1103 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1104                    InstrItinClass itinD16, InstrItinClass itinD32,
1105                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1106                    string OpcodeStr, SDNode OpNode, bit Commutable = 0> {
1107   // 64-bit vector types.
1108   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1109                    !strconcat(OpcodeStr, "8"), v8i8, v8i8, OpNode, Commutable>;
1110   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1111                    !strconcat(OpcodeStr, "16"), v4i16, v4i16, OpNode, Commutable>;
1112   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1113                    !strconcat(OpcodeStr, "32"), v2i32, v2i32, OpNode, Commutable>;
1114
1115   // 128-bit vector types.
1116   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1117                    !strconcat(OpcodeStr, "8"), v16i8, v16i8, OpNode, Commutable>;
1118   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1119                    !strconcat(OpcodeStr, "16"), v8i16, v8i16, OpNode, Commutable>;
1120   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1121                    !strconcat(OpcodeStr, "32"), v4i32, v4i32, OpNode, Commutable>;
1122 }
1123
1124 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
1125   def v4i16 : N3VDSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1126   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1127   def v8i16 : N3VQSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v8i16, v4i16, ShOp>;
1128   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, !strconcat(OpcodeStr, "32"), v4i32, v2i32, ShOp>;
1129 }
1130
1131 // ....then also with element size 64 bits:
1132 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1133                     InstrItinClass itinD, InstrItinClass itinQ,
1134                     string OpcodeStr, SDNode OpNode, bit Commutable = 0>
1135   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1136             OpcodeStr, OpNode, Commutable> {
1137   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1138                    !strconcat(OpcodeStr, "64"), v1i64, v1i64, OpNode, Commutable>;
1139   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1140                    !strconcat(OpcodeStr, "64"), v2i64, v2i64, OpNode, Commutable>;
1141 }
1142
1143
1144 // Neon Narrowing 2-register vector intrinsics,
1145 //   source operand element sizes of 16, 32 and 64 bits:
1146 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1147                        bits<5> op11_7, bit op6, bit op4,
1148                        InstrItinClass itin, string OpcodeStr,
1149                        Intrinsic IntOp> {
1150   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1151                       itin, !strconcat(OpcodeStr, "16"), v8i8, v8i16, IntOp>;
1152   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1153                       itin, !strconcat(OpcodeStr, "32"), v4i16, v4i32, IntOp>;
1154   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1155                       itin, !strconcat(OpcodeStr, "64"), v2i32, v2i64, IntOp>;
1156 }
1157
1158
1159 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1160 //   source operand element sizes of 16, 32 and 64 bits:
1161 multiclass N2VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1162                        bit op4, string OpcodeStr, Intrinsic IntOp> {
1163   def v8i16 : N2VLInt<op24, op23, 0b001000, op11_8, op7, op6, op4,
1164                       IIC_VQUNAiD, !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1165   def v4i32 : N2VLInt<op24, op23, 0b010000, op11_8, op7, op6, op4,
1166                       IIC_VQUNAiD, !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1167   def v2i64 : N2VLInt<op24, op23, 0b100000, op11_8, op7, op6, op4,
1168                       IIC_VQUNAiD, !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1169 }
1170
1171
1172 // Neon 3-register vector intrinsics.
1173
1174 // First with only element sizes of 16 and 32 bits:
1175 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1176                      InstrItinClass itinD16, InstrItinClass itinD32,
1177                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1178                      string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1179   // 64-bit vector types.
1180   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16, !strconcat(OpcodeStr,"16"),
1181                       v4i16, v4i16, IntOp, Commutable>;
1182   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32, !strconcat(OpcodeStr,"32"),
1183                       v2i32, v2i32, IntOp, Commutable>;
1184
1185   // 128-bit vector types.
1186   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16, !strconcat(OpcodeStr,"16"),
1187                       v8i16, v8i16, IntOp, Commutable>;
1188   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32, !strconcat(OpcodeStr,"32"),
1189                       v4i32, v4i32, IntOp, Commutable>;
1190 }
1191
1192 multiclass N3VIntSL_HS<bits<4> op11_8,
1193                        InstrItinClass itinD16, InstrItinClass itinD32,
1194                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1195                        string OpcodeStr, Intrinsic IntOp> {
1196   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16, !strconcat(OpcodeStr, "16"), v4i16, IntOp>;
1197   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32, !strconcat(OpcodeStr, "32"), v2i32, IntOp>;
1198   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16, !strconcat(OpcodeStr, "16"), v8i16, v4i16, IntOp>;
1199   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32, !strconcat(OpcodeStr, "32"), v4i32, v2i32, IntOp>;
1200 }
1201
1202 // ....then also with element size of 8 bits:
1203 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1204                       InstrItinClass itinD16, InstrItinClass itinD32,
1205                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1206                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1207   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1208               OpcodeStr, IntOp, Commutable> {
1209   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1210                       !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp, Commutable>;
1211   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1212                       !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp, Commutable>;
1213 }
1214
1215 // ....then also with element size of 64 bits:
1216 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1217                        InstrItinClass itinD16, InstrItinClass itinD32,
1218                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1219                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1220   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1221                OpcodeStr, IntOp, Commutable> {
1222   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1223                       !strconcat(OpcodeStr,"64"), v1i64, v1i64, IntOp, Commutable>;
1224   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1225                       !strconcat(OpcodeStr,"64"), v2i64, v2i64, IntOp, Commutable>;
1226 }
1227
1228
1229 // Neon Narrowing 3-register vector intrinsics,
1230 //   source operand element sizes of 16, 32 and 64 bits:
1231 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1232                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1233   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr,"16"),
1234                       v8i8, v8i16, IntOp, Commutable>;
1235   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"32"),
1236                       v4i16, v4i32, IntOp, Commutable>;
1237   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"64"),
1238                       v2i32, v2i64, IntOp, Commutable>;
1239 }
1240
1241
1242 // Neon Long 3-register vector intrinsics.
1243
1244 // First with only element sizes of 16 and 32 bits:
1245 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1246                       InstrItinClass itin, string OpcodeStr,
1247                       Intrinsic IntOp, bit Commutable = 0> {
1248   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1249                       !strconcat(OpcodeStr,"16"), v4i32, v4i16, IntOp, Commutable>;
1250   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1251                       !strconcat(OpcodeStr,"32"), v2i64, v2i32, IntOp, Commutable>;
1252 }
1253
1254 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1255                         InstrItinClass itin, string OpcodeStr, Intrinsic IntOp> {
1256   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1257                           !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1258   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1259                         !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1260 }
1261
1262 // ....then also with element size of 8 bits:
1263 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1264                        InstrItinClass itin, string OpcodeStr,
1265                        Intrinsic IntOp, bit Commutable = 0>
1266   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, IntOp, Commutable> {
1267   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1268                       !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp, Commutable>;
1269 }
1270
1271
1272 // Neon Wide 3-register vector intrinsics,
1273 //   source operand element sizes of 8, 16 and 32 bits:
1274 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1275                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1276   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
1277                       v8i16, v8i8, IntOp, Commutable>;
1278   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
1279                       v4i32, v4i16, IntOp, Commutable>;
1280   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
1281                       v2i64, v2i32, IntOp, Commutable>;
1282 }
1283
1284
1285 // Neon Multiply-Op vector operations,
1286 //   element sizes of 8, 16 and 32 bits:
1287 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1288                         InstrItinClass itinD16, InstrItinClass itinD32,
1289                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1290                         string OpcodeStr, SDNode OpNode> {
1291   // 64-bit vector types.
1292   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1293                         !strconcat(OpcodeStr, "8"), v8i8, mul, OpNode>;
1294   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1295                         !strconcat(OpcodeStr, "16"), v4i16, mul, OpNode>;
1296   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1297                         !strconcat(OpcodeStr, "32"), v2i32, mul, OpNode>;
1298
1299   // 128-bit vector types.
1300   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1301                         !strconcat(OpcodeStr, "8"), v16i8, mul, OpNode>;
1302   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1303                         !strconcat(OpcodeStr, "16"), v8i16, mul, OpNode>;
1304   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1305                         !strconcat(OpcodeStr, "32"), v4i32, mul, OpNode>;
1306 }
1307
1308 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1309                          InstrItinClass itinD16, InstrItinClass itinD32,
1310                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1311                          string OpcodeStr, SDNode ShOp> {
1312   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1313                             !strconcat(OpcodeStr, "16"), v4i16, mul, ShOp>;
1314   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1315                           !strconcat(OpcodeStr, "32"), v2i32, mul, ShOp>;
1316   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1317                             !strconcat(OpcodeStr, "16"), v8i16, v4i16, mul, ShOp>;
1318   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1319                           !strconcat(OpcodeStr, "32"), v4i32, v2i32, mul, ShOp>;
1320 }
1321
1322 // Neon 3-argument intrinsics,
1323 //   element sizes of 8, 16 and 32 bits:
1324 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1325                        string OpcodeStr, Intrinsic IntOp> {
1326   // 64-bit vector types.
1327   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1328                         !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1329   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1330                         !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1331   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1332                         !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1333
1334   // 128-bit vector types.
1335   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1336                         !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1337   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1338                         !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1339   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1340                         !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1341 }
1342
1343
1344 // Neon Long 3-argument intrinsics.
1345
1346 // First with only element sizes of 16 and 32 bits:
1347 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1348                        string OpcodeStr, Intrinsic IntOp> {
1349   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1350                        !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1351   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1352                        !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1353 }
1354
1355 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1356                          string OpcodeStr, Intrinsic IntOp> {
1357   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1358                            !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1359   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1360                          !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1361 }
1362
1363 // ....then also with element size of 8 bits:
1364 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1365                         string OpcodeStr, Intrinsic IntOp>
1366   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp> {
1367   def v8i16 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1368                        !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1369 }
1370
1371
1372 // Neon 2-register vector intrinsics,
1373 //   element sizes of 8, 16 and 32 bits:
1374 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1375                       bits<5> op11_7, bit op4,
1376                       InstrItinClass itinD, InstrItinClass itinQ,
1377                       string OpcodeStr, Intrinsic IntOp> {
1378   // 64-bit vector types.
1379   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1380                       itinD, !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1381   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1382                       itinD, !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1383   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1384                       itinD, !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1385
1386   // 128-bit vector types.
1387   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1388                       itinQ, !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1389   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1390                       itinQ, !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1391   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1392                       itinQ, !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1393 }
1394
1395
1396 // Neon Pairwise long 2-register intrinsics,
1397 //   element sizes of 8, 16 and 32 bits:
1398 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1399                         bits<5> op11_7, bit op4,
1400                         string OpcodeStr, Intrinsic IntOp> {
1401   // 64-bit vector types.
1402   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1403                         !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1404   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1405                         !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1406   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1407                         !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1408
1409   // 128-bit vector types.
1410   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1411                         !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1412   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1413                         !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1414   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1415                         !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1416 }
1417
1418
1419 // Neon Pairwise long 2-register accumulate intrinsics,
1420 //   element sizes of 8, 16 and 32 bits:
1421 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1422                          bits<5> op11_7, bit op4,
1423                          string OpcodeStr, Intrinsic IntOp> {
1424   // 64-bit vector types.
1425   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1426                          !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1427   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1428                          !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1429   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1430                          !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1431
1432   // 128-bit vector types.
1433   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1434                          !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1435   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1436                          !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1437   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1438                          !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1439 }
1440
1441
1442 // Neon 2-register vector shift by immediate,
1443 //   element sizes of 8, 16, 32 and 64 bits:
1444 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1445                       InstrItinClass itin, string OpcodeStr, SDNode OpNode> {
1446   // 64-bit vector types.
1447   def v8i8  : N2VDSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1448                      !strconcat(OpcodeStr, "8"), v8i8, OpNode>;
1449   def v4i16 : N2VDSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1450                      !strconcat(OpcodeStr, "16"), v4i16, OpNode>;
1451   def v2i32 : N2VDSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1452                      !strconcat(OpcodeStr, "32"), v2i32, OpNode>;
1453   def v1i64 : N2VDSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1454                      !strconcat(OpcodeStr, "64"), v1i64, OpNode>;
1455
1456   // 128-bit vector types.
1457   def v16i8 : N2VQSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1458                      !strconcat(OpcodeStr, "8"), v16i8, OpNode>;
1459   def v8i16 : N2VQSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1460                      !strconcat(OpcodeStr, "16"), v8i16, OpNode>;
1461   def v4i32 : N2VQSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1462                      !strconcat(OpcodeStr, "32"), v4i32, OpNode>;
1463   def v2i64 : N2VQSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1464                      !strconcat(OpcodeStr, "64"), v2i64, OpNode>;
1465 }
1466
1467
1468 // Neon Shift-Accumulate vector operations,
1469 //   element sizes of 8, 16, 32 and 64 bits:
1470 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1471                          string OpcodeStr, SDNode ShOp> {
1472   // 64-bit vector types.
1473   def v8i8  : N2VDShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1474                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1475   def v4i16 : N2VDShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1476                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1477   def v2i32 : N2VDShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1478                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1479   def v1i64 : N2VDShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1480                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1481
1482   // 128-bit vector types.
1483   def v16i8 : N2VQShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1484                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1485   def v8i16 : N2VQShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1486                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1487   def v4i32 : N2VQShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1488                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1489   def v2i64 : N2VQShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1490                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1491 }
1492
1493
1494 // Neon Shift-Insert vector operations,
1495 //   element sizes of 8, 16, 32 and 64 bits:
1496 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1497                          string OpcodeStr, SDNode ShOp> {
1498   // 64-bit vector types.
1499   def v8i8  : N2VDShIns<op24, op23, 0b001000, op11_8, 0, op4,
1500                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1501   def v4i16 : N2VDShIns<op24, op23, 0b010000, op11_8, 0, op4,
1502                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1503   def v2i32 : N2VDShIns<op24, op23, 0b100000, op11_8, 0, op4,
1504                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1505   def v1i64 : N2VDShIns<op24, op23, 0b000000, op11_8, 1, op4,
1506                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1507
1508   // 128-bit vector types.
1509   def v16i8 : N2VQShIns<op24, op23, 0b001000, op11_8, 0, op4,
1510                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1511   def v8i16 : N2VQShIns<op24, op23, 0b010000, op11_8, 0, op4,
1512                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1513   def v4i32 : N2VQShIns<op24, op23, 0b100000, op11_8, 0, op4,
1514                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1515   def v2i64 : N2VQShIns<op24, op23, 0b000000, op11_8, 1, op4,
1516                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1517 }
1518
1519 //===----------------------------------------------------------------------===//
1520 // Instruction Definitions.
1521 //===----------------------------------------------------------------------===//
1522
1523 // Vector Add Operations.
1524
1525 //   VADD     : Vector Add (integer and floating-point)
1526 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd.i", add, 1>;
1527 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd.f32", v2f32, v2f32, fadd, 1>;
1528 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd.f32", v4f32, v4f32, fadd, 1>;
1529 //   VADDL    : Vector Add Long (Q = D + D)
1530 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl.s", int_arm_neon_vaddls, 1>;
1531 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl.u", int_arm_neon_vaddlu, 1>;
1532 //   VADDW    : Vector Add Wide (Q = Q + D)
1533 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw.s", int_arm_neon_vaddws, 0>;
1534 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw.u", int_arm_neon_vaddwu, 0>;
1535 //   VHADD    : Vector Halving Add
1536 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1537                            IIC_VBINi4Q, "vhadd.s", int_arm_neon_vhadds, 1>;
1538 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1539                            IIC_VBINi4Q, "vhadd.u", int_arm_neon_vhaddu, 1>;
1540 //   VRHADD   : Vector Rounding Halving Add
1541 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1542                            IIC_VBINi4Q, "vrhadd.s", int_arm_neon_vrhadds, 1>;
1543 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1544                            IIC_VBINi4Q, "vrhadd.u", int_arm_neon_vrhaddu, 1>;
1545 //   VQADD    : Vector Saturating Add
1546 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1547                             IIC_VBINi4Q, "vqadd.s", int_arm_neon_vqadds, 1>;
1548 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1549                             IIC_VBINi4Q, "vqadd.u", int_arm_neon_vqaddu, 1>;
1550 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1551 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn.i", int_arm_neon_vaddhn, 1>;
1552 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1553 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn.i", int_arm_neon_vraddhn, 1>;
1554
1555 // Vector Multiply Operations.
1556
1557 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1558 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D, IIC_VMULi16Q,
1559                         IIC_VMULi32Q, "vmul.i", mul, 1>;
1560 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul.p8", v8i8, v8i8,
1561                         int_arm_neon_vmulp, 1>;
1562 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul.p8", v16i8, v16i8,
1563                         int_arm_neon_vmulp, 1>;
1564 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul.f32", v2f32, v2f32, fmul, 1>;
1565 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul.f32", v4f32, v4f32, fmul, 1>;
1566 defm VMULsl  : N3VSL_HS<0b1000, "vmul.i", mul>;
1567 def VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul.f32", v2f32, fmul>;
1568 def VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul.f32", v4f32, v2f32, fmul>;
1569 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
1570                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1571           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
1572                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
1573                                                      (DSubReg_i16_reg imm:$lane))),
1574                               (SubReg_i16_lane imm:$lane)))>;
1575 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
1576                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1577           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
1578                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
1579                                                      (DSubReg_i32_reg imm:$lane))),
1580                               (SubReg_i32_lane imm:$lane)))>;
1581 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
1582                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
1583           (v4f32 (VMULslfq (v4f32 QPR:$src1),
1584                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
1585                                                   (DSubReg_i32_reg imm:$lane))),
1586                            (SubReg_i32_lane imm:$lane)))>;
1587
1588 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1589 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1590                           IIC_VMULi16Q, IIC_VMULi32Q,
1591                           "vqdmulh.s", int_arm_neon_vqdmulh, 1>;
1592 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
1593                             IIC_VMULi16Q, IIC_VMULi32Q,
1594                             "vqdmulh.s",  int_arm_neon_vqdmulh>;
1595 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
1596                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1597           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
1598                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
1599                                                         (DSubReg_i16_reg imm:$lane))),
1600                                  (SubReg_i16_lane imm:$lane)))>;
1601 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
1602                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1603           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
1604                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
1605                                                         (DSubReg_i32_reg imm:$lane))),
1606                                  (SubReg_i32_lane imm:$lane)))>;
1607
1608 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1609 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1610                             IIC_VMULi16Q, IIC_VMULi32Q,
1611                             "vqrdmulh.s", int_arm_neon_vqrdmulh, 1>;
1612 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
1613                               IIC_VMULi16Q, IIC_VMULi32Q,
1614                               "vqrdmulh.s",  int_arm_neon_vqrdmulh>;
1615 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
1616                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1617           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
1618                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
1619                                                          (DSubReg_i16_reg imm:$lane))),
1620                                   (SubReg_i16_lane imm:$lane)))>;
1621 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
1622                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1623           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
1624                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
1625                                                          (DSubReg_i32_reg imm:$lane))),
1626                                   (SubReg_i32_lane imm:$lane)))>;
1627
1628 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1629 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls, 1>;
1630 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu, 1>;
1631 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull.p8", v8i16, v8i8,
1632                         int_arm_neon_vmullp, 1>;
1633 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls>;
1634 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu>;
1635
1636 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1637 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull, 1>;
1638 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull>;
1639
1640 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1641
1642 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1643 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1644                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1645 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1646 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla.f32", v4f32, fmul, fadd>;
1647 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
1648                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1649 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1650 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla.f32", v4f32, v2f32, fmul, fadd>;
1651
1652 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
1653                       (mul (v8i16 QPR:$src2),
1654                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1655           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1),
1656                               (v8i16 QPR:$src2),
1657                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1658                                                      (DSubReg_i16_reg imm:$lane))),
1659                               (SubReg_i16_lane imm:$lane)))>;
1660
1661 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
1662                       (mul (v4i32 QPR:$src2),
1663                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1664           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1),
1665                               (v4i32 QPR:$src2),
1666                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1667                                                      (DSubReg_i32_reg imm:$lane))),
1668                               (SubReg_i32_lane imm:$lane)))>;
1669
1670 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
1671                        (fmul (v4f32 QPR:$src2),
1672                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1673           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
1674                            (v4f32 QPR:$src2),
1675                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1676                                                   (DSubReg_i32_reg imm:$lane))),
1677                            (SubReg_i32_lane imm:$lane)))>;
1678
1679 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1680 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal.s", int_arm_neon_vmlals>;
1681 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal.u", int_arm_neon_vmlalu>;
1682
1683 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal.s", int_arm_neon_vmlals>;
1684 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal.u", int_arm_neon_vmlalu>;
1685
1686 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1687 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal.s", int_arm_neon_vqdmlal>;
1688 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal.s", int_arm_neon_vqdmlal>;
1689
1690 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1691 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1692                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1693 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1694 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls.f32", v4f32, fmul, fsub>;
1695 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
1696                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1697 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1698 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls.f32", v4f32, v2f32, fmul, fsub>;
1699
1700 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
1701                       (mul (v8i16 QPR:$src2),
1702                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1703           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1),
1704                               (v8i16 QPR:$src2),
1705                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1706                                                      (DSubReg_i16_reg imm:$lane))),
1707                               (SubReg_i16_lane imm:$lane)))>;
1708
1709 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
1710                       (mul (v4i32 QPR:$src2),
1711                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1712           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1),
1713                               (v4i32 QPR:$src2),
1714                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1715                                                      (DSubReg_i32_reg imm:$lane))),
1716                               (SubReg_i32_lane imm:$lane)))>;
1717
1718 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
1719                        (fmul (v4f32 QPR:$src2),
1720                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1721           (v4f32 (VMLSslfq (v4f32 QPR:$src1),
1722                            (v4f32 QPR:$src2),
1723                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1724                                                   (DSubReg_i32_reg imm:$lane))),
1725                            (SubReg_i32_lane imm:$lane)))>;
1726
1727 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1728 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl.s", int_arm_neon_vmlsls>;
1729 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl.u", int_arm_neon_vmlslu>;
1730
1731 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl.s", int_arm_neon_vmlsls>;
1732 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl.u", int_arm_neon_vmlslu>;
1733
1734 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1735 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1736 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1737
1738 // Vector Subtract Operations.
1739
1740 //   VSUB     : Vector Subtract (integer and floating-point)
1741 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ, "vsub.i", sub, 0>;
1742 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub.f32", v2f32, v2f32, fsub, 0>;
1743 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub.f32", v4f32, v4f32, fsub, 0>;
1744 //   VSUBL    : Vector Subtract Long (Q = D - D)
1745 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl.s", int_arm_neon_vsubls, 1>;
1746 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl.u", int_arm_neon_vsublu, 1>;
1747 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1748 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw.s", int_arm_neon_vsubws, 0>;
1749 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw.u", int_arm_neon_vsubwu, 0>;
1750 //   VHSUB    : Vector Halving Subtract
1751 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1752                            IIC_VBINi4Q, "vhsub.s", int_arm_neon_vhsubs, 0>;
1753 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1754                            IIC_VBINi4Q, "vhsub.u", int_arm_neon_vhsubu, 0>;
1755 //   VQSUB    : Vector Saturing Subtract
1756 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1757                             IIC_VBINi4Q, "vqsub.s", int_arm_neon_vqsubs, 0>;
1758 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1759                             IIC_VBINi4Q, "vqsub.u", int_arm_neon_vqsubu, 0>;
1760 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1761 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn.i", int_arm_neon_vsubhn, 0>;
1762 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1763 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn.i", int_arm_neon_vrsubhn, 0>;
1764
1765 // Vector Comparisons.
1766
1767 //   VCEQ     : Vector Compare Equal
1768 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1769                         IIC_VBINi4Q, "vceq.i", NEONvceq, 1>;
1770 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq.f32", v2i32, v2f32, NEONvceq, 1>;
1771 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq.f32", v4i32, v4f32, NEONvceq, 1>;
1772 //   VCGE     : Vector Compare Greater Than or Equal
1773 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1774                         IIC_VBINi4Q, "vcge.s", NEONvcge, 0>;
1775 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1776                         IIC_VBINi4Q, "vcge.u", NEONvcgeu, 0>;
1777 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge.f32", v2i32, v2f32, NEONvcge, 0>;
1778 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge.f32", v4i32, v4f32, NEONvcge, 0>;
1779 //   VCGT     : Vector Compare Greater Than
1780 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1781                         IIC_VBINi4Q, "vcgt.s", NEONvcgt, 0>;
1782 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1783                         IIC_VBINi4Q, "vcgt.u", NEONvcgtu, 0>;
1784 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt.f32", v2i32, v2f32, NEONvcgt, 0>;
1785 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt.f32", v4i32, v4f32, NEONvcgt, 0>;
1786 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1787 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge.f32", v2i32, v2f32,
1788                         int_arm_neon_vacged, 0>;
1789 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge.f32", v4i32, v4f32,
1790                         int_arm_neon_vacgeq, 0>;
1791 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1792 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt.f32", v2i32, v2f32,
1793                         int_arm_neon_vacgtd, 0>;
1794 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt.f32", v4i32, v4f32,
1795                         int_arm_neon_vacgtq, 0>;
1796 //   VTST     : Vector Test Bits
1797 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1798                         IIC_VBINi4Q, "vtst.i", NEONvtst, 1>;
1799
1800 // Vector Bitwise Operations.
1801
1802 //   VAND     : Vector Bitwise AND
1803 def  VANDd    : N3VD<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand", v2i32, v2i32, and, 1>;
1804 def  VANDq    : N3VQ<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand", v4i32, v4i32, and, 1>;
1805
1806 //   VEOR     : Vector Bitwise Exclusive OR
1807 def  VEORd    : N3VD<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor", v2i32, v2i32, xor, 1>;
1808 def  VEORq    : N3VQ<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor", v4i32, v4i32, xor, 1>;
1809
1810 //   VORR     : Vector Bitwise OR
1811 def  VORRd    : N3VD<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr", v2i32, v2i32, or, 1>;
1812 def  VORRq    : N3VQ<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr", v4i32, v4i32, or, 1>;
1813
1814 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
1815 def  VBICd    : N3V<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1816                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1817                     "vbic\t$dst, $src1, $src2", "",
1818                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
1819                                                 (vnot_conv DPR:$src2))))]>;
1820 def  VBICq    : N3V<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1821                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1822                     "vbic\t$dst, $src1, $src2", "",
1823                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
1824                                                 (vnot_conv QPR:$src2))))]>;
1825
1826 //   VORN     : Vector Bitwise OR NOT
1827 def  VORNd    : N3V<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
1828                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1829                     "vorn\t$dst, $src1, $src2", "",
1830                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
1831                                                (vnot_conv DPR:$src2))))]>;
1832 def  VORNq    : N3V<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
1833                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1834                     "vorn\t$dst, $src1, $src2", "",
1835                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
1836                                                (vnot_conv QPR:$src2))))]>;
1837
1838 //   VMVN     : Vector Bitwise NOT
1839 def  VMVNd    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
1840                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
1841                     "vmvn\t$dst, $src", "",
1842                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
1843 def  VMVNq    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
1844                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
1845                     "vmvn\t$dst, $src", "",
1846                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
1847 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
1848 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
1849
1850 //   VBSL     : Vector Bitwise Select
1851 def  VBSLd    : N3V<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1852                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
1853                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1854                     [(set DPR:$dst,
1855                       (v2i32 (or (and DPR:$src2, DPR:$src1),
1856                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
1857 def  VBSLq    : N3V<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1858                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
1859                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1860                     [(set QPR:$dst,
1861                       (v4i32 (or (and QPR:$src2, QPR:$src1),
1862                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
1863
1864 //   VBIF     : Vector Bitwise Insert if False
1865 //              like VBSL but with: "vbif\t$dst, $src3, $src1", "$src2 = $dst",
1866 //   VBIT     : Vector Bitwise Insert if True
1867 //              like VBSL but with: "vbit\t$dst, $src2, $src1", "$src3 = $dst",
1868 // These are not yet implemented.  The TwoAddress pass will not go looking
1869 // for equivalent operations with different register constraints; it just
1870 // inserts copies.
1871
1872 // Vector Absolute Differences.
1873
1874 //   VABD     : Vector Absolute Difference
1875 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1876                            IIC_VBINi4Q, "vabd.s", int_arm_neon_vabds, 0>;
1877 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1878                            IIC_VBINi4Q, "vabd.u", int_arm_neon_vabdu, 0>;
1879 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND, "vabd.f32", v2f32, v2f32,
1880                         int_arm_neon_vabds, 0>;
1881 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vabd.f32", v4f32, v4f32,
1882                         int_arm_neon_vabds, 0>;
1883
1884 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
1885 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q, "vabdl.s", int_arm_neon_vabdls, 0>;
1886 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q, "vabdl.u", int_arm_neon_vabdlu, 0>;
1887
1888 //   VABA     : Vector Absolute Difference and Accumulate
1889 defm VABAs    : N3VInt3_QHS<0,1,0b0101,0, "vaba.s", int_arm_neon_vabas>;
1890 defm VABAu    : N3VInt3_QHS<1,1,0b0101,0, "vaba.u", int_arm_neon_vabau>;
1891
1892 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
1893 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal.s", int_arm_neon_vabals>;
1894 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal.u", int_arm_neon_vabalu>;
1895
1896 // Vector Maximum and Minimum.
1897
1898 //   VMAX     : Vector Maximum
1899 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1900                            IIC_VBINi4Q, "vmax.s", int_arm_neon_vmaxs, 1>;
1901 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1902                            IIC_VBINi4Q, "vmax.u", int_arm_neon_vmaxu, 1>;
1903 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax.f32", v2f32, v2f32,
1904                         int_arm_neon_vmaxs, 1>;
1905 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax.f32", v4f32, v4f32,
1906                         int_arm_neon_vmaxs, 1>;
1907
1908 //   VMIN     : Vector Minimum
1909 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1910                            IIC_VBINi4Q, "vmin.s", int_arm_neon_vmins, 1>;
1911 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1912                            IIC_VBINi4Q, "vmin.u", int_arm_neon_vminu, 1>;
1913 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin.f32", v2f32, v2f32,
1914                         int_arm_neon_vmins, 1>;
1915 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin.f32", v4f32, v4f32,
1916                         int_arm_neon_vmins, 1>;
1917
1918 // Vector Pairwise Operations.
1919
1920 //   VPADD    : Vector Pairwise Add
1921 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd.i8", v8i8, v8i8,
1922                         int_arm_neon_vpadd, 0>;
1923 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd.i16", v4i16, v4i16,
1924                         int_arm_neon_vpadd, 0>;
1925 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd.i32", v2i32, v2i32,
1926                         int_arm_neon_vpadd, 0>;
1927 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd.f32", v2f32, v2f32,
1928                         int_arm_neon_vpadd, 0>;
1929
1930 //   VPADDL   : Vector Pairwise Add Long
1931 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl.s",
1932                              int_arm_neon_vpaddls>;
1933 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl.u",
1934                              int_arm_neon_vpaddlu>;
1935
1936 //   VPADAL   : Vector Pairwise Add and Accumulate Long
1937 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpadal.s",
1938                               int_arm_neon_vpadals>;
1939 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpadal.u",
1940                               int_arm_neon_vpadalu>;
1941
1942 //   VPMAX    : Vector Pairwise Maximum
1943 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.s8", v8i8, v8i8,
1944                         int_arm_neon_vpmaxs, 0>;
1945 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.s16", v4i16, v4i16,
1946                         int_arm_neon_vpmaxs, 0>;
1947 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.s32", v2i32, v2i32,
1948                         int_arm_neon_vpmaxs, 0>;
1949 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.u8", v8i8, v8i8,
1950                         int_arm_neon_vpmaxu, 0>;
1951 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.u16", v4i16, v4i16,
1952                         int_arm_neon_vpmaxu, 0>;
1953 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.u32", v2i32, v2i32,
1954                         int_arm_neon_vpmaxu, 0>;
1955 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax.f32", v2f32, v2f32,
1956                         int_arm_neon_vpmaxs, 0>;
1957
1958 //   VPMIN    : Vector Pairwise Minimum
1959 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.s8", v8i8, v8i8,
1960                         int_arm_neon_vpmins, 0>;
1961 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.s16", v4i16, v4i16,
1962                         int_arm_neon_vpmins, 0>;
1963 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.s32", v2i32, v2i32,
1964                         int_arm_neon_vpmins, 0>;
1965 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.u8", v8i8, v8i8,
1966                         int_arm_neon_vpminu, 0>;
1967 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.u16", v4i16, v4i16,
1968                         int_arm_neon_vpminu, 0>;
1969 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.u32", v2i32, v2i32,
1970                         int_arm_neon_vpminu, 0>;
1971 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin.f32", v2f32, v2f32,
1972                         int_arm_neon_vpmins, 0>;
1973
1974 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
1975
1976 //   VRECPE   : Vector Reciprocal Estimate
1977 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1978                         IIC_VUNAD, "vrecpe.u32",
1979                         v2i32, v2i32, int_arm_neon_vrecpe>;
1980 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1981                         IIC_VUNAQ, "vrecpe.u32",
1982                         v4i32, v4i32, int_arm_neon_vrecpe>;
1983 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1984                         IIC_VUNAD, "vrecpe.f32",
1985                         v2f32, v2f32, int_arm_neon_vrecpe>;
1986 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1987                         IIC_VUNAQ, "vrecpe.f32",
1988                         v4f32, v4f32, int_arm_neon_vrecpe>;
1989
1990 //   VRECPS   : Vector Reciprocal Step
1991 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSD, "vrecps.f32", v2f32, v2f32,
1992                         int_arm_neon_vrecps, 1>;
1993 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSQ, "vrecps.f32", v4f32, v4f32,
1994                         int_arm_neon_vrecps, 1>;
1995
1996 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
1997 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
1998                          IIC_VUNAD, "vrsqrte.u32",
1999                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2000 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2001                          IIC_VUNAQ, "vrsqrte.u32",
2002                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2003 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2004                          IIC_VUNAD, "vrsqrte.f32",
2005                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2006 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2007                          IIC_VUNAQ, "vrsqrte.f32",
2008                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2009
2010 //   VRSQRTS  : Vector Reciprocal Square Root Step
2011 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSD, "vrsqrts.f32", v2f32, v2f32,
2012                         int_arm_neon_vrsqrts, 1>;
2013 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSQ, "vrsqrts.f32", v4f32, v4f32,
2014                         int_arm_neon_vrsqrts, 1>;
2015
2016 // Vector Shifts.
2017
2018 //   VSHL     : Vector Shift
2019 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2020                             IIC_VSHLiQ, "vshl.s", int_arm_neon_vshifts, 0>;
2021 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2022                             IIC_VSHLiQ, "vshl.u", int_arm_neon_vshiftu, 0>;
2023 //   VSHL     : Vector Shift Left (Immediate)
2024 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLiD, "vshl.i", NEONvshl>;
2025 //   VSHR     : Vector Shift Right (Immediate)
2026 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr.s", NEONvshrs>;
2027 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr.u", NEONvshru>;
2028
2029 //   VSHLL    : Vector Shift Left Long
2030 def  VSHLLs8  : N2VLSh<0, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.s8",
2031                        v8i16, v8i8, NEONvshlls>;
2032 def  VSHLLs16 : N2VLSh<0, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.s16",
2033                        v4i32, v4i16, NEONvshlls>;
2034 def  VSHLLs32 : N2VLSh<0, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.s32",
2035                        v2i64, v2i32, NEONvshlls>;
2036 def  VSHLLu8  : N2VLSh<1, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.u8",
2037                        v8i16, v8i8, NEONvshllu>;
2038 def  VSHLLu16 : N2VLSh<1, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.u16",
2039                        v4i32, v4i16, NEONvshllu>;
2040 def  VSHLLu32 : N2VLSh<1, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.u32",
2041                        v2i64, v2i32, NEONvshllu>;
2042
2043 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2044 def  VSHLLi8  : N2VLSh<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll.i8",
2045                        v8i16, v8i8, NEONvshlli>;
2046 def  VSHLLi16 : N2VLSh<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll.i16",
2047                        v4i32, v4i16, NEONvshlli>;
2048 def  VSHLLi32 : N2VLSh<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll.i32",
2049                        v2i64, v2i32, NEONvshlli>;
2050
2051 //   VSHRN    : Vector Shift Right and Narrow
2052 def  VSHRN16  : N2VNSh<0, 1, 0b001000, 0b1000, 0, 0, 1,
2053                        IIC_VSHLiD, "vshrn.i16", v8i8, v8i16, NEONvshrn>;
2054 def  VSHRN32  : N2VNSh<0, 1, 0b010000, 0b1000, 0, 0, 1,
2055                        IIC_VSHLiD, "vshrn.i32", v4i16, v4i32, NEONvshrn>;
2056 def  VSHRN64  : N2VNSh<0, 1, 0b100000, 0b1000, 0, 0, 1,
2057                        IIC_VSHLiD, "vshrn.i64", v2i32, v2i64, NEONvshrn>;
2058
2059 //   VRSHL    : Vector Rounding Shift
2060 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2061                             IIC_VSHLi4Q, "vrshl.s", int_arm_neon_vrshifts, 0>;
2062 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2063                             IIC_VSHLi4Q, "vrshl.u", int_arm_neon_vrshiftu, 0>;
2064 //   VRSHR    : Vector Rounding Shift Right
2065 defm VRSHRs   : N2VSh_QHSD<0, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.s", NEONvrshrs>;
2066 defm VRSHRu   : N2VSh_QHSD<1, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.u", NEONvrshru>;
2067
2068 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2069 def  VRSHRN16 : N2VNSh<0, 1, 0b001000, 0b1000, 0, 1, 1,
2070                        IIC_VSHLi4D, "vrshrn.i16", v8i8, v8i16, NEONvrshrn>;
2071 def  VRSHRN32 : N2VNSh<0, 1, 0b010000, 0b1000, 0, 1, 1,
2072                        IIC_VSHLi4D, "vrshrn.i32", v4i16, v4i32, NEONvrshrn>;
2073 def  VRSHRN64 : N2VNSh<0, 1, 0b100000, 0b1000, 0, 1, 1,
2074                        IIC_VSHLi4D, "vrshrn.i64", v2i32, v2i64, NEONvrshrn>;
2075
2076 //   VQSHL    : Vector Saturating Shift
2077 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2078                             IIC_VSHLi4Q, "vqshl.s", int_arm_neon_vqshifts, 0>;
2079 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2080                             IIC_VSHLi4Q, "vqshl.u", int_arm_neon_vqshiftu, 0>;
2081 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2082 defm VQSHLsi  : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.s", NEONvqshls>;
2083 defm VQSHLui  : N2VSh_QHSD<1, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.u", NEONvqshlu>;
2084 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2085 defm VQSHLsu  : N2VSh_QHSD<1, 1, 0b0110, 1, IIC_VSHLi4D, "vqshlu.s", NEONvqshlsu>;
2086
2087 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2088 def VQSHRNs16 : N2VNSh<0, 1, 0b001000, 0b1001, 0, 0, 1,
2089                        IIC_VSHLi4D, "vqshrn.s16", v8i8, v8i16, NEONvqshrns>;
2090 def VQSHRNs32 : N2VNSh<0, 1, 0b010000, 0b1001, 0, 0, 1,
2091                        IIC_VSHLi4D, "vqshrn.s32", v4i16, v4i32, NEONvqshrns>;
2092 def VQSHRNs64 : N2VNSh<0, 1, 0b100000, 0b1001, 0, 0, 1,
2093                        IIC_VSHLi4D, "vqshrn.s64", v2i32, v2i64, NEONvqshrns>;
2094 def VQSHRNu16 : N2VNSh<1, 1, 0b001000, 0b1001, 0, 0, 1,
2095                        IIC_VSHLi4D, "vqshrn.u16", v8i8, v8i16, NEONvqshrnu>;
2096 def VQSHRNu32 : N2VNSh<1, 1, 0b010000, 0b1001, 0, 0, 1,
2097                        IIC_VSHLi4D, "vqshrn.u32", v4i16, v4i32, NEONvqshrnu>;
2098 def VQSHRNu64 : N2VNSh<1, 1, 0b100000, 0b1001, 0, 0, 1,
2099                        IIC_VSHLi4D, "vqshrn.u64", v2i32, v2i64, NEONvqshrnu>;
2100
2101 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2102 def VQSHRUN16 : N2VNSh<1, 1, 0b001000, 0b1000, 0, 0, 1,
2103                        IIC_VSHLi4D, "vqshrun.s16", v8i8, v8i16, NEONvqshrnsu>;
2104 def VQSHRUN32 : N2VNSh<1, 1, 0b010000, 0b1000, 0, 0, 1,
2105                        IIC_VSHLi4D, "vqshrun.s32", v4i16, v4i32, NEONvqshrnsu>;
2106 def VQSHRUN64 : N2VNSh<1, 1, 0b100000, 0b1000, 0, 0, 1,
2107                        IIC_VSHLi4D, "vqshrun.s64", v2i32, v2i64, NEONvqshrnsu>;
2108
2109 //   VQRSHL   : Vector Saturating Rounding Shift
2110 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2111                             IIC_VSHLi4Q, "vqrshl.s", int_arm_neon_vqrshifts, 0>;
2112 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2113                             IIC_VSHLi4Q, "vqrshl.u", int_arm_neon_vqrshiftu, 0>;
2114
2115 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2116 def VQRSHRNs16: N2VNSh<0, 1, 0b001000, 0b1001, 0, 1, 1,
2117                        IIC_VSHLi4D, "vqrshrn.s16", v8i8, v8i16, NEONvqrshrns>;
2118 def VQRSHRNs32: N2VNSh<0, 1, 0b010000, 0b1001, 0, 1, 1,
2119                        IIC_VSHLi4D, "vqrshrn.s32", v4i16, v4i32, NEONvqrshrns>;
2120 def VQRSHRNs64: N2VNSh<0, 1, 0b100000, 0b1001, 0, 1, 1,
2121                        IIC_VSHLi4D, "vqrshrn.s64", v2i32, v2i64, NEONvqrshrns>;
2122 def VQRSHRNu16: N2VNSh<1, 1, 0b001000, 0b1001, 0, 1, 1,
2123                        IIC_VSHLi4D, "vqrshrn.u16", v8i8, v8i16, NEONvqrshrnu>;
2124 def VQRSHRNu32: N2VNSh<1, 1, 0b010000, 0b1001, 0, 1, 1,
2125                        IIC_VSHLi4D, "vqrshrn.u32", v4i16, v4i32, NEONvqrshrnu>;
2126 def VQRSHRNu64: N2VNSh<1, 1, 0b100000, 0b1001, 0, 1, 1,
2127                        IIC_VSHLi4D, "vqrshrn.u64", v2i32, v2i64, NEONvqrshrnu>;
2128
2129 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2130 def VQRSHRUN16: N2VNSh<1, 1, 0b001000, 0b1000, 0, 1, 1,
2131                        IIC_VSHLi4D, "vqrshrun.s16", v8i8, v8i16, NEONvqrshrnsu>;
2132 def VQRSHRUN32: N2VNSh<1, 1, 0b010000, 0b1000, 0, 1, 1,
2133                        IIC_VSHLi4D, "vqrshrun.s32", v4i16, v4i32, NEONvqrshrnsu>;
2134 def VQRSHRUN64: N2VNSh<1, 1, 0b100000, 0b1000, 0, 1, 1,
2135                        IIC_VSHLi4D, "vqrshrun.s64", v2i32, v2i64, NEONvqrshrnsu>;
2136
2137 //   VSRA     : Vector Shift Right and Accumulate
2138 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra.s", NEONvshrs>;
2139 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra.u", NEONvshru>;
2140 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2141 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra.s", NEONvrshrs>;
2142 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra.u", NEONvrshru>;
2143
2144 //   VSLI     : Vector Shift Left and Insert
2145 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli.", NEONvsli>;
2146 //   VSRI     : Vector Shift Right and Insert
2147 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri.", NEONvsri>;
2148
2149 // Vector Absolute and Saturating Absolute.
2150
2151 //   VABS     : Vector Absolute Value
2152 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2153                            IIC_VUNAiD, IIC_VUNAiQ, "vabs.s",
2154                            int_arm_neon_vabs>;
2155 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2156                         IIC_VUNAD, "vabs.f32",
2157                         v2f32, v2f32, int_arm_neon_vabs>;
2158 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2159                         IIC_VUNAQ, "vabs.f32",
2160                         v4f32, v4f32, int_arm_neon_vabs>;
2161
2162 //   VQABS    : Vector Saturating Absolute Value
2163 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2164                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs.s",
2165                            int_arm_neon_vqabs>;
2166
2167 // Vector Negate.
2168
2169 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2170 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2171
2172 class VNEGD<bits<2> size, string OpcodeStr, ValueType Ty>
2173   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2174         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2175         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2176 class VNEGQ<bits<2> size, string OpcodeStr, ValueType Ty>
2177   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2178         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2179         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2180
2181 //   VNEG     : Vector Negate
2182 def  VNEGs8d  : VNEGD<0b00, "vneg.s8", v8i8>;
2183 def  VNEGs16d : VNEGD<0b01, "vneg.s16", v4i16>;
2184 def  VNEGs32d : VNEGD<0b10, "vneg.s32", v2i32>;
2185 def  VNEGs8q  : VNEGQ<0b00, "vneg.s8", v16i8>;
2186 def  VNEGs16q : VNEGQ<0b01, "vneg.s16", v8i16>;
2187 def  VNEGs32q : VNEGQ<0b10, "vneg.s32", v4i32>;
2188
2189 //   VNEG     : Vector Negate (floating-point)
2190 def  VNEGf32d : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2191                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2192                     "vneg.f32\t$dst, $src", "",
2193                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2194 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2195                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2196                     "vneg.f32\t$dst, $src", "",
2197                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2198
2199 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2200 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2201 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2202 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2203 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2204 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2205
2206 //   VQNEG    : Vector Saturating Negate
2207 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2208                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg.s",
2209                            int_arm_neon_vqneg>;
2210
2211 // Vector Bit Counting Operations.
2212
2213 //   VCLS     : Vector Count Leading Sign Bits
2214 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2215                            IIC_VCNTiD, IIC_VCNTiQ, "vcls.s",
2216                            int_arm_neon_vcls>;
2217 //   VCLZ     : Vector Count Leading Zeros
2218 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2219                            IIC_VCNTiD, IIC_VCNTiQ, "vclz.i",
2220                            int_arm_neon_vclz>;
2221 //   VCNT     : Vector Count One Bits
2222 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2223                         IIC_VCNTiD, "vcnt.8",
2224                         v8i8, v8i8, int_arm_neon_vcnt>;
2225 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2226                         IIC_VCNTiQ, "vcnt.8",
2227                         v16i8, v16i8, int_arm_neon_vcnt>;
2228
2229 // Vector Move Operations.
2230
2231 //   VMOV     : Vector Move (Register)
2232
2233 def  VMOVD    : N3V<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2234                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2235 def  VMOVQ    : N3V<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2236                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2237
2238 //   VMOV     : Vector Move (Immediate)
2239
2240 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2241 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2242   return ARM::getVMOVImm(N, 1, *CurDAG);
2243 }]>;
2244 def vmovImm8 : PatLeaf<(build_vector), [{
2245   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2246 }], VMOV_get_imm8>;
2247
2248 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2249 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2250   return ARM::getVMOVImm(N, 2, *CurDAG);
2251 }]>;
2252 def vmovImm16 : PatLeaf<(build_vector), [{
2253   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2254 }], VMOV_get_imm16>;
2255
2256 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2257 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2258   return ARM::getVMOVImm(N, 4, *CurDAG);
2259 }]>;
2260 def vmovImm32 : PatLeaf<(build_vector), [{
2261   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2262 }], VMOV_get_imm32>;
2263
2264 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2265 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2266   return ARM::getVMOVImm(N, 8, *CurDAG);
2267 }]>;
2268 def vmovImm64 : PatLeaf<(build_vector), [{
2269   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2270 }], VMOV_get_imm64>;
2271
2272 // Note: Some of the cmode bits in the following VMOV instructions need to
2273 // be encoded based on the immed values.
2274
2275 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2276                          (ins i8imm:$SIMM), IIC_VMOVImm,
2277                          "vmov.i8\t$dst, $SIMM", "",
2278                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2279 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2280                          (ins i8imm:$SIMM), IIC_VMOVImm,
2281                          "vmov.i8\t$dst, $SIMM", "",
2282                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2283
2284 def VMOVv4i16 : N1ModImm<1, 0b000, 0b1000, 0, 0, 0, 1, (outs DPR:$dst),
2285                          (ins i16imm:$SIMM), IIC_VMOVImm,
2286                          "vmov.i16\t$dst, $SIMM", "",
2287                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2288 def VMOVv8i16 : N1ModImm<1, 0b000, 0b1000, 0, 1, 0, 1, (outs QPR:$dst),
2289                          (ins i16imm:$SIMM), IIC_VMOVImm,
2290                          "vmov.i16\t$dst, $SIMM", "",
2291                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2292
2293 def VMOVv2i32 : N1ModImm<1, 0b000, 0b0000, 0, 0, 0, 1, (outs DPR:$dst),
2294                          (ins i32imm:$SIMM), IIC_VMOVImm,
2295                          "vmov.i32\t$dst, $SIMM", "",
2296                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2297 def VMOVv4i32 : N1ModImm<1, 0b000, 0b0000, 0, 1, 0, 1, (outs QPR:$dst),
2298                          (ins i32imm:$SIMM), IIC_VMOVImm,
2299                          "vmov.i32\t$dst, $SIMM", "",
2300                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2301
2302 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2303                          (ins i64imm:$SIMM), IIC_VMOVImm,
2304                          "vmov.i64\t$dst, $SIMM", "",
2305                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2306 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2307                          (ins i64imm:$SIMM), IIC_VMOVImm,
2308                          "vmov.i64\t$dst, $SIMM", "",
2309                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2310
2311 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2312
2313 def VGETLNs8  : NVGetLane<0b11100101, 0b1011, 0b00,
2314                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2315                           IIC_VMOVSI, "vmov", ".s8\t$dst, $src[$lane]",
2316                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2317                                            imm:$lane))]>;
2318 def VGETLNs16 : NVGetLane<0b11100001, 0b1011, 0b01,
2319                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2320                           IIC_VMOVSI, "vmov", ".s16\t$dst, $src[$lane]",
2321                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2322                                            imm:$lane))]>;
2323 def VGETLNu8  : NVGetLane<0b11101101, 0b1011, 0b00,
2324                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2325                           IIC_VMOVSI, "vmov", ".u8\t$dst, $src[$lane]",
2326                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2327                                            imm:$lane))]>;
2328 def VGETLNu16 : NVGetLane<0b11101001, 0b1011, 0b01,
2329                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2330                           IIC_VMOVSI, "vmov", ".u16\t$dst, $src[$lane]",
2331                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2332                                            imm:$lane))]>;
2333 def VGETLNi32 : NVGetLane<0b11100001, 0b1011, 0b00,
2334                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2335                           IIC_VMOVSI, "vmov", ".32\t$dst, $src[$lane]",
2336                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2337                                            imm:$lane))]>;
2338 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2339 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2340           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2341                            (DSubReg_i8_reg imm:$lane))),
2342                      (SubReg_i8_lane imm:$lane))>;
2343 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2344           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2345                              (DSubReg_i16_reg imm:$lane))),
2346                      (SubReg_i16_lane imm:$lane))>;
2347 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2348           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2349                            (DSubReg_i8_reg imm:$lane))),
2350                      (SubReg_i8_lane imm:$lane))>;
2351 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2352           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2353                              (DSubReg_i16_reg imm:$lane))),
2354                      (SubReg_i16_lane imm:$lane))>;
2355 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2356           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2357                              (DSubReg_i32_reg imm:$lane))),
2358                      (SubReg_i32_lane imm:$lane))>;
2359 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2360           (EXTRACT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2361                           (SSubReg_f32_reg imm:$src2))>;
2362 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2363           (EXTRACT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2364                           (SSubReg_f32_reg imm:$src2))>;
2365 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2366 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2367 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2368           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2369
2370
2371 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2372
2373 let Constraints = "$src1 = $dst" in {
2374 def VSETLNi8  : NVSetLane<0b11100100, 0b1011, 0b00, (outs DPR:$dst),
2375                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2376                           IIC_VMOVISL, "vmov", ".8\t$dst[$lane], $src2",
2377                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2378                                            GPR:$src2, imm:$lane))]>;
2379 def VSETLNi16 : NVSetLane<0b11100000, 0b1011, 0b01, (outs DPR:$dst),
2380                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2381                           IIC_VMOVISL, "vmov", ".16\t$dst[$lane], $src2",
2382                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2383                                            GPR:$src2, imm:$lane))]>;
2384 def VSETLNi32 : NVSetLane<0b11100000, 0b1011, 0b00, (outs DPR:$dst),
2385                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2386                           IIC_VMOVISL, "vmov", ".32\t$dst[$lane], $src2",
2387                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2388                                            GPR:$src2, imm:$lane))]>;
2389 }
2390 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2391           (v16i8 (INSERT_SUBREG QPR:$src1,
2392                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2393                                    (DSubReg_i8_reg imm:$lane))),
2394                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
2395                   (DSubReg_i8_reg imm:$lane)))>;
2396 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2397           (v8i16 (INSERT_SUBREG QPR:$src1,
2398                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2399                                      (DSubReg_i16_reg imm:$lane))),
2400                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
2401                   (DSubReg_i16_reg imm:$lane)))>;
2402 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2403           (v4i32 (INSERT_SUBREG QPR:$src1,
2404                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2405                                      (DSubReg_i32_reg imm:$lane))),
2406                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
2407                   (DSubReg_i32_reg imm:$lane)))>;
2408
2409 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2410           (INSERT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2411                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2412 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2413           (INSERT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2414                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2415
2416 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2417 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2418 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2419           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2420
2421 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2422           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2423 def : Pat<(v2f64 (scalar_to_vector DPR:$src)),
2424           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2425 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2426           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2427
2428 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2429           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2430 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2431           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2432 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2433           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2434
2435 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2436           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2437                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2438                          arm_dsubreg_0)>;
2439 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2440           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2441                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2442                          arm_dsubreg_0)>;
2443 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2444           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2445                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2446                          arm_dsubreg_0)>;
2447
2448 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2449
2450 class VDUPD<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2451   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2452           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2453           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2454 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2455   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2456           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2457           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2458
2459 def  VDUP8d   : VDUPD<0b11101100, 0b00, ".8", v8i8>;
2460 def  VDUP16d  : VDUPD<0b11101000, 0b01, ".16", v4i16>;
2461 def  VDUP32d  : VDUPD<0b11101000, 0b00, ".32", v2i32>;
2462 def  VDUP8q   : VDUPQ<0b11101110, 0b00, ".8", v16i8>;
2463 def  VDUP16q  : VDUPQ<0b11101010, 0b01, ".16", v8i16>;
2464 def  VDUP32q  : VDUPQ<0b11101010, 0b00, ".32", v4i32>;
2465
2466 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2467                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2468                       [(set DPR:$dst, (v2f32 (NEONvdup
2469                                               (f32 (bitconvert GPR:$src)))))]>;
2470 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2471                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2472                       [(set QPR:$dst, (v4f32 (NEONvdup
2473                                               (f32 (bitconvert GPR:$src)))))]>;
2474
2475 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
2476
2477 class VDUPLND<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, ValueType Ty>
2478   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
2479         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2480         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2481         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
2482
2483 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr,
2484               ValueType ResTy, ValueType OpTy>
2485   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
2486         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2487         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2488         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
2489
2490 def VDUPLN8d  : VDUPLND<0b00, 0b01, "vdup.8", v8i8>;
2491 def VDUPLN16d : VDUPLND<0b00, 0b10, "vdup.16", v4i16>;
2492 def VDUPLN32d : VDUPLND<0b01, 0b00, "vdup.32", v2i32>;
2493 def VDUPLNfd  : VDUPLND<0b01, 0b00, "vdup.32", v2f32>;
2494 def VDUPLN8q  : VDUPLNQ<0b00, 0b01, "vdup.8", v16i8, v8i8>;
2495 def VDUPLN16q : VDUPLNQ<0b00, 0b10, "vdup.16", v8i16, v4i16>;
2496 def VDUPLN32q : VDUPLNQ<0b01, 0b00, "vdup.32", v4i32, v2i32>;
2497 def VDUPLNfq  : VDUPLNQ<0b01, 0b00, "vdup.32", v4f32, v2f32>;
2498
2499 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
2500           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
2501                                   (DSubReg_i8_reg imm:$lane))),
2502                            (SubReg_i8_lane imm:$lane)))>;
2503 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
2504           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
2505                                     (DSubReg_i16_reg imm:$lane))),
2506                             (SubReg_i16_lane imm:$lane)))>;
2507 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
2508           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
2509                                     (DSubReg_i32_reg imm:$lane))),
2510                             (SubReg_i32_lane imm:$lane)))>;
2511 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
2512           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
2513                                    (DSubReg_i32_reg imm:$lane))),
2514                            (SubReg_i32_lane imm:$lane)))>;
2515
2516 def VDUPfdf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 0, 0,
2517                     (outs DPR:$dst), (ins SPR:$src),
2518                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2519                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
2520
2521 def VDUPfqf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 1, 0,
2522                     (outs QPR:$dst), (ins SPR:$src),
2523                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2524                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
2525
2526 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
2527           (INSERT_SUBREG QPR:$src,
2528                          (i64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2529                          (DSubReg_f64_other_reg imm:$lane))>;
2530 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
2531           (INSERT_SUBREG QPR:$src,
2532                          (f64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2533                          (DSubReg_f64_other_reg imm:$lane))>;
2534
2535 //   VMOVN    : Vector Narrowing Move
2536 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD, "vmovn.i",
2537                             int_arm_neon_vmovn>;
2538 //   VQMOVN   : Vector Saturating Narrowing Move
2539 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD, "vqmovn.s",
2540                             int_arm_neon_vqmovns>;
2541 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD, "vqmovn.u",
2542                             int_arm_neon_vqmovnu>;
2543 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD, "vqmovun.s",
2544                             int_arm_neon_vqmovnsu>;
2545 //   VMOVL    : Vector Lengthening Move
2546 defm VMOVLs   : N2VLInt_QHS<0,1,0b1010,0,0,1, "vmovl.s", int_arm_neon_vmovls>;
2547 defm VMOVLu   : N2VLInt_QHS<1,1,0b1010,0,0,1, "vmovl.u", int_arm_neon_vmovlu>;
2548
2549 // Vector Conversions.
2550
2551 //   VCVT     : Vector Convert Between Floating-Point and Integers
2552 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2553                      v2i32, v2f32, fp_to_sint>;
2554 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2555                      v2i32, v2f32, fp_to_uint>;
2556 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2557                      v2f32, v2i32, sint_to_fp>;
2558 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2559                      v2f32, v2i32, uint_to_fp>;
2560
2561 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2562                      v4i32, v4f32, fp_to_sint>;
2563 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2564                      v4i32, v4f32, fp_to_uint>;
2565 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2566                      v4f32, v4i32, sint_to_fp>;
2567 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2568                      v4f32, v4i32, uint_to_fp>;
2569
2570 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
2571 // Note: Some of the opcode bits in the following VCVT instructions need to
2572 // be encoded based on the immed values.
2573 def VCVTf2xsd : N2VCvtD<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2574                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
2575 def VCVTf2xud : N2VCvtD<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2576                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
2577 def VCVTxs2fd : N2VCvtD<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2578                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
2579 def VCVTxu2fd : N2VCvtD<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2580                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
2581
2582 def VCVTf2xsq : N2VCvtQ<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2583                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
2584 def VCVTf2xuq : N2VCvtQ<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2585                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
2586 def VCVTxs2fq : N2VCvtQ<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2587                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
2588 def VCVTxu2fq : N2VCvtQ<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2589                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
2590
2591 // Vector Reverse.
2592
2593 //   VREV64   : Vector Reverse elements within 64-bit doublewords
2594
2595 class VREV64D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2596   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
2597         (ins DPR:$src), IIC_VMOVD,
2598         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2599         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
2600 class VREV64Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2601   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
2602         (ins QPR:$src), IIC_VMOVD,
2603         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2604         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
2605
2606 def VREV64d8  : VREV64D<0b00, "vrev64.8", v8i8>;
2607 def VREV64d16 : VREV64D<0b01, "vrev64.16", v4i16>;
2608 def VREV64d32 : VREV64D<0b10, "vrev64.32", v2i32>;
2609 def VREV64df  : VREV64D<0b10, "vrev64.32", v2f32>;
2610
2611 def VREV64q8  : VREV64Q<0b00, "vrev64.8", v16i8>;
2612 def VREV64q16 : VREV64Q<0b01, "vrev64.16", v8i16>;
2613 def VREV64q32 : VREV64Q<0b10, "vrev64.32", v4i32>;
2614 def VREV64qf  : VREV64Q<0b10, "vrev64.32", v4f32>;
2615
2616 //   VREV32   : Vector Reverse elements within 32-bit words
2617
2618 class VREV32D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2619   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
2620         (ins DPR:$src), IIC_VMOVD,
2621         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2622         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
2623 class VREV32Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2624   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
2625         (ins QPR:$src), IIC_VMOVD,
2626         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2627         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
2628
2629 def VREV32d8  : VREV32D<0b00, "vrev32.8", v8i8>;
2630 def VREV32d16 : VREV32D<0b01, "vrev32.16", v4i16>;
2631
2632 def VREV32q8  : VREV32Q<0b00, "vrev32.8", v16i8>;
2633 def VREV32q16 : VREV32Q<0b01, "vrev32.16", v8i16>;
2634
2635 //   VREV16   : Vector Reverse elements within 16-bit halfwords
2636
2637 class VREV16D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2638   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
2639         (ins DPR:$src), IIC_VMOVD,
2640         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2641         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
2642 class VREV16Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2643   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
2644         (ins QPR:$src), IIC_VMOVD,
2645         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2646         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
2647
2648 def VREV16d8  : VREV16D<0b00, "vrev16.8", v8i8>;
2649 def VREV16q8  : VREV16Q<0b00, "vrev16.8", v16i8>;
2650
2651 // Other Vector Shuffles.
2652
2653 //   VEXT     : Vector Extract
2654
2655 class VEXTd<string OpcodeStr, ValueType Ty>
2656   : N3V<0,1,0b11,0b0000,0,0, (outs DPR:$dst),
2657         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
2658         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2659         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
2660                                       (Ty DPR:$rhs), imm:$index)))]>;
2661
2662 class VEXTq<string OpcodeStr, ValueType Ty>
2663   : N3V<0,1,0b11,0b0000,1,0, (outs QPR:$dst),
2664         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
2665         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2666         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
2667                                       (Ty QPR:$rhs), imm:$index)))]>;
2668
2669 def VEXTd8  : VEXTd<"vext.8",  v8i8>;
2670 def VEXTd16 : VEXTd<"vext.16", v4i16>;
2671 def VEXTd32 : VEXTd<"vext.32", v2i32>;
2672 def VEXTdf  : VEXTd<"vext.32", v2f32>;
2673
2674 def VEXTq8  : VEXTq<"vext.8",  v16i8>;
2675 def VEXTq16 : VEXTq<"vext.16", v8i16>;
2676 def VEXTq32 : VEXTq<"vext.32", v4i32>;
2677 def VEXTqf  : VEXTq<"vext.32", v4f32>;
2678
2679 //   VTRN     : Vector Transpose
2680
2681 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn.8">;
2682 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn.16">;
2683 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn.32">;
2684
2685 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn.8">;
2686 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn.16">;
2687 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn.32">;
2688
2689 //   VUZP     : Vector Unzip (Deinterleave)
2690
2691 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp.8">;
2692 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp.16">;
2693 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp.32">;
2694
2695 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp.8">;
2696 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp.16">;
2697 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp.32">;
2698
2699 //   VZIP     : Vector Zip (Interleave)
2700
2701 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip.8">;
2702 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip.16">;
2703 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip.32">;
2704
2705 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip.8">;
2706 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip.16">;
2707 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip.32">;
2708
2709 // Vector Table Lookup and Table Extension.
2710
2711 //   VTBL     : Vector Table Lookup
2712 def  VTBL1
2713   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
2714         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
2715         "vtbl.8\t$dst, \\{$tbl1\\}, $src", "",
2716         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
2717 let hasExtraSrcRegAllocReq = 1 in {
2718 def  VTBL2
2719   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
2720         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
2721         "vtbl.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "",
2722         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
2723                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2724 def  VTBL3
2725   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
2726         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
2727         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "",
2728         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
2729                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2730 def  VTBL4
2731   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
2732         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
2733         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "",
2734         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
2735                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2736 } // hasExtraSrcRegAllocReq = 1
2737
2738 //   VTBX     : Vector Table Extension
2739 def  VTBX1
2740   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
2741         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
2742         "vtbx.8\t$dst, \\{$tbl1\\}, $src", "$orig = $dst",
2743         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
2744                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
2745 let hasExtraSrcRegAllocReq = 1 in {
2746 def  VTBX2
2747   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
2748         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
2749         "vtbx.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "$orig = $dst",
2750         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
2751                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2752 def  VTBX3
2753   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
2754         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
2755         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "$orig = $dst",
2756         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
2757                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2758 def  VTBX4
2759   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
2760         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
2761         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "$orig = $dst",
2762         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
2763                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2764 } // hasExtraSrcRegAllocReq = 1
2765
2766 //===----------------------------------------------------------------------===//
2767 // NEON instructions for single-precision FP math
2768 //===----------------------------------------------------------------------===//
2769
2770 // These need separate instructions because they must use DPR_VFP2 register
2771 // class which have SPR sub-registers.
2772
2773 // Vector Add Operations used for single-precision FP
2774 let neverHasSideEffects = 1 in
2775 def VADDfd_sfp : N3VDs<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd,1>;
2776 def : N3VDsPat<fadd, VADDfd_sfp>;
2777
2778 // Vector Sub Operations used for single-precision FP
2779 let neverHasSideEffects = 1 in
2780 def VSUBfd_sfp : N3VDs<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub,0>;
2781 def : N3VDsPat<fsub, VSUBfd_sfp>;
2782
2783 // Vector Multiply Operations used for single-precision FP
2784 let neverHasSideEffects = 1 in
2785 def VMULfd_sfp : N3VDs<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul,1>;
2786 def : N3VDsPat<fmul, VMULfd_sfp>;
2787
2788 // Vector Multiply-Accumulate/Subtract used for single-precision FP
2789 let neverHasSideEffects = 1 in
2790 def VMLAfd_sfp : N3VDMulOps<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32,fmul,fadd>;
2791 def : N3VDMulOpsPat<fmul, fadd, VMLAfd_sfp>;
2792
2793 let neverHasSideEffects = 1 in
2794 def VMLSfd_sfp : N3VDMulOps<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32,fmul,fsub>;
2795 def : N3VDMulOpsPat<fmul, fsub, VMLSfd_sfp>;
2796
2797 // Vector Absolute used for single-precision FP
2798 let neverHasSideEffects = 1 in
2799 def  VABSfd_sfp : N2VDInts<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2800                            IIC_VUNAD, "vabs.f32",
2801                            v2f32, v2f32, int_arm_neon_vabs>;
2802 def : N2VDIntsPat<fabs, VABSfd_sfp>;
2803
2804 // Vector Negate used for single-precision FP
2805 let neverHasSideEffects = 1 in
2806 def  VNEGf32d_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2807                         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
2808                         "vneg.f32\t$dst, $src", "", []>;
2809 def : N2VDIntsPat<fneg, VNEGf32d_sfp>;
2810
2811 // Vector Convert between single-precision FP and integer
2812 let neverHasSideEffects = 1 in
2813 def  VCVTf2sd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2814                           v2i32, v2f32, fp_to_sint>;
2815 def : N2VDsPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
2816
2817 let neverHasSideEffects = 1 in
2818 def  VCVTf2ud_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2819                           v2i32, v2f32, fp_to_uint>;
2820 def : N2VDsPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
2821
2822 let neverHasSideEffects = 1 in
2823 def  VCVTs2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2824                           v2f32, v2i32, sint_to_fp>;
2825 def : N2VDsPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
2826
2827 let neverHasSideEffects = 1 in
2828 def  VCVTu2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2829                           v2f32, v2i32, uint_to_fp>;
2830 def : N2VDsPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
2831
2832 //===----------------------------------------------------------------------===//
2833 // Non-Instruction Patterns
2834 //===----------------------------------------------------------------------===//
2835
2836 // bit_convert
2837 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
2838 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
2839 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
2840 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
2841 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
2842 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
2843 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
2844 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
2845 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
2846 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
2847 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
2848 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
2849 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
2850 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
2851 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
2852 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
2853 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
2854 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
2855 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
2856 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
2857 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
2858 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
2859 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
2860 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
2861 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
2862 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
2863 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
2864 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
2865 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
2866 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
2867
2868 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
2869 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
2870 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
2871 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
2872 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
2873 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
2874 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
2875 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
2876 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
2877 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
2878 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
2879 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
2880 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
2881 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
2882 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
2883 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
2884 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
2885 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
2886 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
2887 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
2888 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
2889 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
2890 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
2891 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
2892 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
2893 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
2894 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
2895 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
2896 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
2897 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;