lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVF32 : Operand<i32> {
  43   let PrintMethod = "printFPImmOperand";
  44   let ParserMatchClass = FPImmOperand;
  45 }
  46 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  47 def nImmSplatI64 : Operand<i32> {
  48   let PrintMethod = "printNEONModImmOperand";
  49   let ParserMatchClass = nImmSplatI64AsmOperand;
  50 }
  51
  52 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  53 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  54 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  55 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  56   return ((uint64_t)Imm) < 8;
  57 }]> {
  58   let ParserMatchClass = VectorIndex8Operand;
  59   let PrintMethod = "printVectorIndex";
  60   let MIOperandInfo = (ops i32imm);
  61 }
  62 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  63   return ((uint64_t)Imm) < 4;
  64 }]> {
  65   let ParserMatchClass = VectorIndex16Operand;
  66   let PrintMethod = "printVectorIndex";
  67   let MIOperandInfo = (ops i32imm);
  68 }
  69 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  70   return ((uint64_t)Imm) < 2;
  71 }]> {
  72   let ParserMatchClass = VectorIndex32Operand;
  73   let PrintMethod = "printVectorIndex";
  74   let MIOperandInfo = (ops i32imm);
  75 }
  76
  77 // Register list of one D register.
  78 def VecListOneDAsmOperand : AsmOperandClass {
  79   let Name = "VecListOneD";
  80   let ParserMethod = "parseVectorList";
  81   let RenderMethod = "addVecListOperands";
  82 }
  83 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  84   let ParserMatchClass = VecListOneDAsmOperand;
  85 }
  86 // Register list of two sequential D registers.
  87 def VecListTwoDAsmOperand : AsmOperandClass {
  88   let Name = "VecListTwoD";
  89   let ParserMethod = "parseVectorList";
  90   let RenderMethod = "addVecListOperands";
  91 }
  92 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  93   let ParserMatchClass = VecListTwoDAsmOperand;
  94 }
  95 // Register list of three sequential D registers.
  96 def VecListThreeDAsmOperand : AsmOperandClass {
  97   let Name = "VecListThreeD";
  98   let ParserMethod = "parseVectorList";
  99   let RenderMethod = "addVecListOperands";
 100 }
 101 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 102   let ParserMatchClass = VecListThreeDAsmOperand;
 103 }
 104 // Register list of four sequential D registers.
 105 def VecListFourDAsmOperand : AsmOperandClass {
 106   let Name = "VecListFourD";
 107   let ParserMethod = "parseVectorList";
 108   let RenderMethod = "addVecListOperands";
 109 }
 110 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 111   let ParserMatchClass = VecListFourDAsmOperand;
 112 }
 113 // Register list of two D registers spaced by 2 (two sequential Q registers).
 114 def VecListTwoQAsmOperand : AsmOperandClass {
 115   let Name = "VecListTwoQ";
 116   let ParserMethod = "parseVectorList";
 117   let RenderMethod = "addVecListOperands";
 118 }
 119 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwoSpaced"> {
 120   let ParserMatchClass = VecListTwoQAsmOperand;
 121 }
 122
 123 // Register list of one D register, with "all lanes" subscripting.
 124 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 125   let Name = "VecListOneDAllLanes";
 126   let ParserMethod = "parseVectorList";
 127   let RenderMethod = "addVecListOperands";
 128 }
 129 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 130   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 131 }
 132 // Register list of two D registers, with "all lanes" subscripting.
 133 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 134   let Name = "VecListTwoDAllLanes";
 135   let ParserMethod = "parseVectorList";
 136   let RenderMethod = "addVecListOperands";
 137 }
 138 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 139   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 140 }
 141
 142 // Register list of one D register, with byte lane subscripting.
 143 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 144   let Name = "VecListOneDByteIndexed";
 145   let ParserMethod = "parseVectorList";
 146   let RenderMethod = "addVecListIndexedOperands";
 147 }
 148 def VecListOneDByteIndexed : Operand<i32> {
 149   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 150   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 151 }
 152
 153 //===----------------------------------------------------------------------===//
 154 // NEON-specific DAG Nodes.
 155 //===----------------------------------------------------------------------===//
 156
 157 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 158 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 159
 160 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 161 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 162 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 163 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 164 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 165 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 166 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 167 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 168 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 169 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 170 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 171
 172 // Types for vector shift by immediates.  The "SHX" version is for long and
 173 // narrow operations where the source and destination vectors have different
 174 // types.  The "SHINS" version is for shift and insert operations.
 175 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 176                                          SDTCisVT<2, i32>]>;
 177 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 178                                          SDTCisVT<2, i32>]>;
 179 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 180                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 181
 182 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 183 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 184 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 185 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 186 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 187 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 188 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 189
 190 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 191 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 192 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 193
 194 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 195 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 196 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 197 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 198 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 199 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 200
 201 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 202 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 203 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 204
 205 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 206 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 207
 208 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 209                                          SDTCisVT<2, i32>]>;
 210 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 211 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 212
 213 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 214 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 215 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 216 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 217
 218 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 219                                            SDTCisVT<2, i32>]>;
 220 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 221 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 222
 223 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 224                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 225                                                 SDTCisSameAs<0, 1>,
 226                                                 SDTCisSameAs<0, 2>,
 227                                                 SDTCisSameAs<0, 3>]>>;
 228
 229 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 230
 231 // VDUPLANE can produce a quad-register result from a double-register source,
 232 // so the result is not constrained to match the source.
 233 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 234                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 235                                                 SDTCisVT<2, i32>]>>;
 236
 237 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 238                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 239 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 240
 241 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 242 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 243 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 244 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 245
 246 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 247                                          SDTCisSameAs<0, 2>,
 248                                          SDTCisSameAs<0, 3>]>;
 249 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 250 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 251 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 252
 253 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 254                                          SDTCisSameAs<1, 2>]>;
 255 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 256 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 257
 258 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 259                                          SDTCisSameAs<0, 2>]>;
 260 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 261 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 262
 263 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 264   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 265   unsigned EltBits = 0;
 266   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 267   return (EltBits == 32 && EltVal == 0);
 268 }]>;
 269
 270 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 271   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 272   unsigned EltBits = 0;
 273   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 274   return (EltBits == 8 && EltVal == 0xff);
 275 }]>;
 276
 277 //===----------------------------------------------------------------------===//
 278 // NEON load / store instructions
 279 //===----------------------------------------------------------------------===//
 280
 281 // Use VLDM to load a Q register as a D register pair.
 282 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 283 def VLDMQIA
 284   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 285                     IIC_fpLoad_m, "",
 286                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 287
 288 // Use VSTM to store a Q register as a D register pair.
 289 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 290 def VSTMQIA
 291   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 292                     IIC_fpStore_m, "",
 293                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 294
 295 // Classes for VLD* pseudo-instructions with multi-register operands.
 296 // These are expanded to real instructions after register allocation.
 297 class VLDQPseudo<InstrItinClass itin>
 298   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 299 class VLDQWBPseudo<InstrItinClass itin>
 300   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 301                 (ins addrmode6:$addr, am6offset:$offset), itin,
 302                 "$addr.addr = $wb">;
 303 class VLDQWBfixedPseudo<InstrItinClass itin>
 304   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 305                 (ins addrmode6:$addr), itin,
 306                 "$addr.addr = $wb">;
 307 class VLDQWBregisterPseudo<InstrItinClass itin>
 308   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 309                 (ins addrmode6:$addr, rGPR:$offset), itin,
 310                 "$addr.addr = $wb">;
 311
 312 class VLDQQPseudo<InstrItinClass itin>
 313   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 314 class VLDQQWBPseudo<InstrItinClass itin>
 315   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 316                 (ins addrmode6:$addr, am6offset:$offset), itin,
 317                 "$addr.addr = $wb">;
 318 class VLDQQWBfixedPseudo<InstrItinClass itin>
 319   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 320                 (ins addrmode6:$addr), itin,
 321                 "$addr.addr = $wb">;
 322 class VLDQQWBregisterPseudo<InstrItinClass itin>
 323   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 324                 (ins addrmode6:$addr, rGPR:$offset), itin,
 325                 "$addr.addr = $wb">;
 326
 327
 328 class VLDQQQQPseudo<InstrItinClass itin>
 329   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 330                 "$src = $dst">;
 331 class VLDQQQQWBPseudo<InstrItinClass itin>
 332   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 333                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 334                 "$addr.addr = $wb, $src = $dst">;
 335
 336 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 337
 338 //   VLD1     : Vector Load (multiple single elements)
 339 class VLD1D<bits<4> op7_4, string Dt>
 340   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 341           (ins addrmode6:$Rn), IIC_VLD1,
 342           "vld1", Dt, "$Vd, $Rn", "", []> {
 343   let Rm = 0b1111;
 344   let Inst{4} = Rn{4};
 345   let DecoderMethod = "DecodeVLDInstruction";
 346 }
 347 class VLD1Q<bits<4> op7_4, string Dt>
 348   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 349           (ins addrmode6:$Rn), IIC_VLD1x2,
 350           "vld1", Dt, "$Vd, $Rn", "", []> {
 351   let Rm = 0b1111;
 352   let Inst{5-4} = Rn{5-4};
 353   let DecoderMethod = "DecodeVLDInstruction";
 354 }
 355
 356 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 357 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 358 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 359 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 360
 361 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 362 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 363 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 364 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 365
 366 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 367 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 368 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 369 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 370
 371 // ...with address register writeback:
 372 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 373   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 374                      (ins addrmode6:$Rn), IIC_VLD1u,
 375                      "vld1", Dt, "$Vd, $Rn!",
 376                      "$Rn.addr = $wb", []> {
 377     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 378     let Inst{4} = Rn{4};
 379     let DecoderMethod = "DecodeVLDInstruction";
 380     let AsmMatchConverter = "cvtVLDwbFixed";
 381   }
 382   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 383                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 384                         "vld1", Dt, "$Vd, $Rn, $Rm",
 385                         "$Rn.addr = $wb", []> {
 386     let Inst{4} = Rn{4};
 387     let DecoderMethod = "DecodeVLDInstruction";
 388     let AsmMatchConverter = "cvtVLDwbRegister";
 389   }
 390 }
 391 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 392   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 393                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 394                      "vld1", Dt, "$Vd, $Rn!",
 395                      "$Rn.addr = $wb", []> {
 396     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 397     let Inst{5-4} = Rn{5-4};
 398     let DecoderMethod = "DecodeVLDInstruction";
 399     let AsmMatchConverter = "cvtVLDwbFixed";
 400   }
 401   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 402                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 403                         "vld1", Dt, "$Vd, $Rn, $Rm",
 404                         "$Rn.addr = $wb", []> {
 405     let Inst{5-4} = Rn{5-4};
 406     let DecoderMethod = "DecodeVLDInstruction";
 407     let AsmMatchConverter = "cvtVLDwbRegister";
 408   }
 409 }
 410
 411 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 412 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 413 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 414 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 415 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 416 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 417 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 418 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 419
 420 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 421 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 422 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 423 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 424 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 425 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 426 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 427 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 428
 429 // ...with 3 registers
 430 class VLD1D3<bits<4> op7_4, string Dt>
 431   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 432           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 433           "$Vd, $Rn", "", []> {
 434   let Rm = 0b1111;
 435   let Inst{4} = Rn{4};
 436   let DecoderMethod = "DecodeVLDInstruction";
 437 }
 438 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 439   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 440                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 441                      "vld1", Dt, "$Vd, $Rn!",
 442                      "$Rn.addr = $wb", []> {
 443     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 444     let Inst{4} = Rn{4};
 445     let DecoderMethod = "DecodeVLDInstruction";
 446     let AsmMatchConverter = "cvtVLDwbFixed";
 447   }
 448   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 449                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 450                         "vld1", Dt, "$Vd, $Rn, $Rm",
 451                         "$Rn.addr = $wb", []> {
 452     let Inst{4} = Rn{4};
 453     let DecoderMethod = "DecodeVLDInstruction";
 454     let AsmMatchConverter = "cvtVLDwbRegister";
 455   }
 456 }
 457
 458 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 459 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 460 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 461 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 462
 463 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 464 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 465 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 466 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 467
 468 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 469
 470 // ...with 4 registers
 471 class VLD1D4<bits<4> op7_4, string Dt>
 472   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 473           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 474           "$Vd, $Rn", "", []> {
 475   let Rm = 0b1111;
 476   let Inst{5-4} = Rn{5-4};
 477   let DecoderMethod = "DecodeVLDInstruction";
 478 }
 479 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 480   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 481                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 482                      "vld1", Dt, "$Vd, $Rn!",
 483                      "$Rn.addr = $wb", []> {
 484     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 485     let Inst{5-4} = Rn{5-4};
 486     let DecoderMethod = "DecodeVLDInstruction";
 487     let AsmMatchConverter = "cvtVLDwbFixed";
 488   }
 489   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 490                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 491                         "vld1", Dt, "$Vd, $Rn, $Rm",
 492                         "$Rn.addr = $wb", []> {
 493     let Inst{5-4} = Rn{5-4};
 494     let DecoderMethod = "DecodeVLDInstruction";
 495     let AsmMatchConverter = "cvtVLDwbRegister";
 496   }
 497 }
 498
 499 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 500 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 501 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 502 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 503
 504 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 505 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 506 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 507 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 508
 509 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 510
 511 //   VLD2     : Vector Load (multiple 2-element structures)
 512 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 513            InstrItinClass itin>
 514   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 515           (ins addrmode6:$Rn), itin,
 516           "vld2", Dt, "$Vd, $Rn", "", []> {
 517   let Rm = 0b1111;
 518   let Inst{5-4} = Rn{5-4};
 519   let DecoderMethod = "DecodeVLDInstruction";
 520 }
 521
 522 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2>;
 523 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2>;
 524 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2>;
 525
 526 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 527 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 528 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 529
 530 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 531 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 532 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 533
 534 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 535 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 536 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 537
 538 // ...with address register writeback:
 539 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 540                   RegisterOperand VdTy, InstrItinClass itin> {
 541   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 542                      (ins addrmode6:$Rn), itin,
 543                      "vld2", Dt, "$Vd, $Rn!",
 544                      "$Rn.addr = $wb", []> {
 545     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 546     let Inst{5-4} = Rn{5-4};
 547     let DecoderMethod = "DecodeVLDInstruction";
 548     let AsmMatchConverter = "cvtVLDwbFixed";
 549   }
 550   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 551                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 552                         "vld2", Dt, "$Vd, $Rn, $Rm",
 553                         "$Rn.addr = $wb", []> {
 554     let Inst{5-4} = Rn{5-4};
 555     let DecoderMethod = "DecodeVLDInstruction";
 556     let AsmMatchConverter = "cvtVLDwbRegister";
 557   }
 558 }
 559
 560 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2u>;
 561 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2u>;
 562 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2u>;
 563
 564 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 565 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 566 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 567
 568 def VLD2d8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD2u>;
 569 def VLD2d16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 570 def VLD2d32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 571 def VLD2d8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD2u>;
 572 def VLD2d16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 573 def VLD2d32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 574
 575 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 576 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 577 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 578 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 579 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 580 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 581
 582 // ...with double-spaced registers
 583 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2>;
 584 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2>;
 585 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2>;
 586 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2u>;
 587 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2u>;
 588 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2u>;
 589
 590 //   VLD3     : Vector Load (multiple 3-element structures)
 591 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 592   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 593           (ins addrmode6:$Rn), IIC_VLD3,
 594           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 595   let Rm = 0b1111;
 596   let Inst{4} = Rn{4};
 597   let DecoderMethod = "DecodeVLDInstruction";
 598 }
 599
 600 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 601 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 602 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 603
 604 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 605 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 606 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 607
 608 // ...with address register writeback:
 609 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 610   : NLdSt<0, 0b10, op11_8, op7_4,
 611           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 612           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 613           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 614           "$Rn.addr = $wb", []> {
 615   let Inst{4} = Rn{4};
 616   let DecoderMethod = "DecodeVLDInstruction";
 617 }
 618
 619 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 620 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 621 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 622
 623 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 624 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 625 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 626
 627 // ...with double-spaced registers:
 628 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 629 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 630 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 631 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 632 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 633 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 634
 635 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 636 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 637 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 638
 639 // ...alternate versions to be allocated odd register numbers:
 640 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 641 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 642 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 643
 644 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 645 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 646 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 647
 648 //   VLD4     : Vector Load (multiple 4-element structures)
 649 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 650   : NLdSt<0, 0b10, op11_8, op7_4,
 651           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 652           (ins addrmode6:$Rn), IIC_VLD4,
 653           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 654   let Rm = 0b1111;
 655   let Inst{5-4} = Rn{5-4};
 656   let DecoderMethod = "DecodeVLDInstruction";
 657 }
 658
 659 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 660 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 661 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 662
 663 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 664 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 665 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 666
 667 // ...with address register writeback:
 668 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 669   : NLdSt<0, 0b10, op11_8, op7_4,
 670           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 671           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 672           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 673           "$Rn.addr = $wb", []> {
 674   let Inst{5-4} = Rn{5-4};
 675   let DecoderMethod = "DecodeVLDInstruction";
 676 }
 677
 678 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 679 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 680 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 681
 682 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 683 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 684 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 685
 686 // ...with double-spaced registers:
 687 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 688 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 689 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 690 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 691 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 692 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 693
 694 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 695 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 696 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 697
 698 // ...alternate versions to be allocated odd register numbers:
 699 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 700 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 701 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 702
 703 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 704 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 705 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 706
 707 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 708
 709 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 710 // These are expanded to real instructions after register allocation.
 711 class VLDQLNPseudo<InstrItinClass itin>
 712   : PseudoNLdSt<(outs QPR:$dst),
 713                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 714                 itin, "$src = $dst">;
 715 class VLDQLNWBPseudo<InstrItinClass itin>
 716   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 717                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 718                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 719 class VLDQQLNPseudo<InstrItinClass itin>
 720   : PseudoNLdSt<(outs QQPR:$dst),
 721                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 722                 itin, "$src = $dst">;
 723 class VLDQQLNWBPseudo<InstrItinClass itin>
 724   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 725                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 726                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 727 class VLDQQQQLNPseudo<InstrItinClass itin>
 728   : PseudoNLdSt<(outs QQQQPR:$dst),
 729                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 730                 itin, "$src = $dst">;
 731 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 732   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 733                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 734                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 735
 736 //   VLD1LN   : Vector Load (single element to one lane)
 737 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 738              PatFrag LoadOp>
 739   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 740           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 741           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 742           "$src = $Vd",
 743           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 744                                          (i32 (LoadOp addrmode6:$Rn)),
 745                                          imm:$lane))]> {
 746   let Rm = 0b1111;
 747   let DecoderMethod = "DecodeVLD1LN";
 748 }
 749 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 750              PatFrag LoadOp>
 751   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 752           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 753           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 754           "$src = $Vd",
 755           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 756                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 757                                          imm:$lane))]> {
 758   let Rm = 0b1111;
 759   let DecoderMethod = "DecodeVLD1LN";
 760 }
 761 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 762   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 763                                                (i32 (LoadOp addrmode6:$addr)),
 764                                                imm:$lane))];
 765 }
 766
 767 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 768   let Inst{7-5} = lane{2-0};
 769 }
 770 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 771   let Inst{7-6} = lane{1-0};
 772   let Inst{4}   = Rn{4};
 773 }
 774 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 775   let Inst{7} = lane{0};
 776   let Inst{5} = Rn{4};
 777   let Inst{4} = Rn{4};
 778 }
 779
 780 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 781 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 782 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 783
 784 def : Pat<(vector_insert (v2f32 DPR:$src),
 785                          (f32 (load addrmode6:$addr)), imm:$lane),
 786           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 787 def : Pat<(vector_insert (v4f32 QPR:$src),
 788                          (f32 (load addrmode6:$addr)), imm:$lane),
 789           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 790
 791 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 792
 793 // ...with address register writeback:
 794 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 795   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 796           (ins addrmode6:$Rn, am6offset:$Rm,
 797            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 798           "\\{$Vd[$lane]\\}, $Rn$Rm",
 799           "$src = $Vd, $Rn.addr = $wb", []> {
 800   let DecoderMethod = "DecodeVLD1LN";
 801 }
 802
 803 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 804   let Inst{7-5} = lane{2-0};
 805 }
 806 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 807   let Inst{7-6} = lane{1-0};
 808   let Inst{4}   = Rn{4};
 809 }
 810 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 811   let Inst{7} = lane{0};
 812   let Inst{5} = Rn{4};
 813   let Inst{4} = Rn{4};
 814 }
 815
 816 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 817 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 818 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 819
 820 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 821 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 822   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 823           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 824           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 825           "$src1 = $Vd, $src2 = $dst2", []> {
 826   let Rm = 0b1111;
 827   let Inst{4}   = Rn{4};
 828   let DecoderMethod = "DecodeVLD2LN";
 829 }
 830
 831 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 832   let Inst{7-5} = lane{2-0};
 833 }
 834 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 835   let Inst{7-6} = lane{1-0};
 836 }
 837 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 838   let Inst{7} = lane{0};
 839 }
 840
 841 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 842 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 843 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 844
 845 // ...with double-spaced registers:
 846 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 847   let Inst{7-6} = lane{1-0};
 848 }
 849 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 850   let Inst{7} = lane{0};
 851 }
 852
 853 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 854 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 855
 856 // ...with address register writeback:
 857 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 858   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 859           (ins addrmode6:$Rn, am6offset:$Rm,
 860            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 861           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 862           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 863   let Inst{4}   = Rn{4};
 864   let DecoderMethod = "DecodeVLD2LN";
 865 }
 866
 867 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 868   let Inst{7-5} = lane{2-0};
 869 }
 870 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 871   let Inst{7-6} = lane{1-0};
 872 }
 873 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 874   let Inst{7} = lane{0};
 875 }
 876
 877 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 878 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 879 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 880
 881 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 882   let Inst{7-6} = lane{1-0};
 883 }
 884 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 885   let Inst{7} = lane{0};
 886 }
 887
 888 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 889 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 890
 891 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 892 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 893   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 894           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 895           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 896           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 897           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 898   let Rm = 0b1111;
 899   let DecoderMethod = "DecodeVLD3LN";
 900 }
 901
 902 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 903   let Inst{7-5} = lane{2-0};
 904 }
 905 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 906   let Inst{7-6} = lane{1-0};
 907 }
 908 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 909   let Inst{7}   = lane{0};
 910 }
 911
 912 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 913 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 914 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 915
 916 // ...with double-spaced registers:
 917 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 918   let Inst{7-6} = lane{1-0};
 919 }
 920 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 921   let Inst{7}   = lane{0};
 922 }
 923
 924 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 925 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 926
 927 // ...with address register writeback:
 928 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 929   : NLdStLn<1, 0b10, op11_8, op7_4,
 930           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 931           (ins addrmode6:$Rn, am6offset:$Rm,
 932            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 933           IIC_VLD3lnu, "vld3", Dt,
 934           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 935           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 936           []> {
 937   let DecoderMethod = "DecodeVLD3LN";
 938 }
 939
 940 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 941   let Inst{7-5} = lane{2-0};
 942 }
 943 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 944   let Inst{7-6} = lane{1-0};
 945 }
 946 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 947   let Inst{7}   = lane{0};
 948 }
 949
 950 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 951 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 952 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 953
 954 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 955   let Inst{7-6} = lane{1-0};
 956 }
 957 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 958   let Inst{7}   = lane{0};
 959 }
 960
 961 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 962 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 963
 964 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 965 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 966   : NLdStLn<1, 0b10, op11_8, op7_4,
 967           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 968           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 969           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 970           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 971           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 972   let Rm = 0b1111;
 973   let Inst{4}   = Rn{4};
 974   let DecoderMethod = "DecodeVLD4LN";
 975 }
 976
 977 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 978   let Inst{7-5} = lane{2-0};
 979 }
 980 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 981   let Inst{7-6} = lane{1-0};
 982 }
 983 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 984   let Inst{7}   = lane{0};
 985   let Inst{5} = Rn{5};
 986 }
 987
 988 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 989 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 990 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 991
 992 // ...with double-spaced registers:
 993 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 994   let Inst{7-6} = lane{1-0};
 995 }
 996 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 997   let Inst{7}   = lane{0};
 998   let Inst{5} = Rn{5};
 999 }
1000
1001 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1002 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1003
1004 // ...with address register writeback:
1005 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1006   : NLdStLn<1, 0b10, op11_8, op7_4,
1007           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1008           (ins addrmode6:$Rn, am6offset:$Rm,
1009            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1010           IIC_VLD4lnu, "vld4", Dt,
1011 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1012 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1013           []> {
1014   let Inst{4}   = Rn{4};
1015   let DecoderMethod = "DecodeVLD4LN"  ;
1016 }
1017
1018 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1019   let Inst{7-5} = lane{2-0};
1020 }
1021 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1022   let Inst{7-6} = lane{1-0};
1023 }
1024 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1025   let Inst{7}   = lane{0};
1026   let Inst{5} = Rn{5};
1027 }
1028
1029 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1030 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1031 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1032
1033 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1034   let Inst{7-6} = lane{1-0};
1035 }
1036 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1037   let Inst{7}   = lane{0};
1038   let Inst{5} = Rn{5};
1039 }
1040
1041 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1042 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1043
1044 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1045
1046 //   VLD1DUP  : Vector Load (single element to all lanes)
1047 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1048   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1049           (ins addrmode6dup:$Rn),
1050           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1051           [(set VecListOneDAllLanes:$Vd,
1052                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1053   let Rm = 0b1111;
1054   let Inst{4} = Rn{4};
1055   let DecoderMethod = "DecodeVLD1DupInstruction";
1056 }
1057 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1058   let Pattern = [(set QPR:$dst,
1059                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1060 }
1061
1062 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1063 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1064 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1065
1066 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1067 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1068 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1069
1070 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1071           (VLD1DUPd32 addrmode6:$addr)>;
1072 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1073           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1074
1075 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1076
1077 class VLD1QDUP<bits<4> op7_4, string Dt>
1078   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1079           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1080           "vld1", Dt, "$Vd, $Rn", "", []> {
1081   let Rm = 0b1111;
1082   let Inst{4} = Rn{4};
1083   let DecoderMethod = "DecodeVLD1DupInstruction";
1084 }
1085
1086 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1087 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1088 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1089
1090 // ...with address register writeback:
1091 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1092   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1093                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1094                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1095                      "vld1", Dt, "$Vd, $Rn!",
1096                      "$Rn.addr = $wb", []> {
1097     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1098     let Inst{4} = Rn{4};
1099     let DecoderMethod = "DecodeVLD1DupInstruction";
1100     let AsmMatchConverter = "cvtVLDwbFixed";
1101   }
1102   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1103                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1104                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1105                         "vld1", Dt, "$Vd, $Rn, $Rm",
1106                         "$Rn.addr = $wb", []> {
1107     let Inst{4} = Rn{4};
1108     let DecoderMethod = "DecodeVLD1DupInstruction";
1109     let AsmMatchConverter = "cvtVLDwbRegister";
1110   }
1111 }
1112 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1113   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1114                      (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1115                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1116                      "vld1", Dt, "$Vd, $Rn!",
1117                      "$Rn.addr = $wb", []> {
1118     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1119     let Inst{4} = Rn{4};
1120     let DecoderMethod = "DecodeVLD1DupInstruction";
1121     let AsmMatchConverter = "cvtVLDwbFixed";
1122   }
1123   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1124                         (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1125                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1126                         "vld1", Dt, "$Vd, $Rn, $Rm",
1127                         "$Rn.addr = $wb", []> {
1128     let Inst{4} = Rn{4};
1129     let DecoderMethod = "DecodeVLD1DupInstruction";
1130     let AsmMatchConverter = "cvtVLDwbRegister";
1131   }
1132 }
1133
1134 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1135 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1136 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1137
1138 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1139 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1140 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1141
1142 def VLD1DUPq8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1143 def VLD1DUPq16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1144 def VLD1DUPq32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1145 def VLD1DUPq8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1146 def VLD1DUPq16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1147 def VLD1DUPq32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1148
1149 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1150 class VLD2DUP<bits<4> op7_4, string Dt>
1151   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1152           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1153           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1154   let Rm = 0b1111;
1155   let Inst{4} = Rn{4};
1156   let DecoderMethod = "DecodeVLD2DupInstruction";
1157 }
1158
1159 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1160 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1161 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1162
1163 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1164 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1165 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1166
1167 // ...with double-spaced registers (not used for codegen):
1168 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1169 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1170 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1171
1172 // ...with address register writeback:
1173 class VLD2DUPWB<bits<4> op7_4, string Dt>
1174   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1175           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1176           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1177   let Inst{4} = Rn{4};
1178   let DecoderMethod = "DecodeVLD2DupInstruction";
1179 }
1180
1181 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1182 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1183 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1184
1185 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1186 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1187 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1188
1189 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1190 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1191 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1192
1193 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1194 class VLD3DUP<bits<4> op7_4, string Dt>
1195   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1196           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1197           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1198   let Rm = 0b1111;
1199   let Inst{4} = 0;
1200   let DecoderMethod = "DecodeVLD3DupInstruction";
1201 }
1202
1203 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1204 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1205 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1206
1207 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1208 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1209 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1210
1211 // ...with double-spaced registers (not used for codegen):
1212 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1213 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1214 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1215
1216 // ...with address register writeback:
1217 class VLD3DUPWB<bits<4> op7_4, string Dt>
1218   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1219           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1220           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1221           "$Rn.addr = $wb", []> {
1222   let Inst{4} = 0;
1223   let DecoderMethod = "DecodeVLD3DupInstruction";
1224 }
1225
1226 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1227 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1228 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1229
1230 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1231 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1232 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1233
1234 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1235 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1236 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1237
1238 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1239 class VLD4DUP<bits<4> op7_4, string Dt>
1240   : NLdSt<1, 0b10, 0b1111, op7_4,
1241           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1242           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1243           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1244   let Rm = 0b1111;
1245   let Inst{4} = Rn{4};
1246   let DecoderMethod = "DecodeVLD4DupInstruction";
1247 }
1248
1249 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1250 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1251 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1252
1253 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1254 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1255 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1256
1257 // ...with double-spaced registers (not used for codegen):
1258 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1259 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1260 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1261
1262 // ...with address register writeback:
1263 class VLD4DUPWB<bits<4> op7_4, string Dt>
1264   : NLdSt<1, 0b10, 0b1111, op7_4,
1265           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1266           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1267           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1268           "$Rn.addr = $wb", []> {
1269   let Inst{4} = Rn{4};
1270   let DecoderMethod = "DecodeVLD4DupInstruction";
1271 }
1272
1273 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1274 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1275 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1276
1277 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1278 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1279 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1280
1281 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1282 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1283 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1284
1285 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1286
1287 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1288
1289 // Classes for VST* pseudo-instructions with multi-register operands.
1290 // These are expanded to real instructions after register allocation.
1291 class VSTQPseudo<InstrItinClass itin>
1292   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1293 class VSTQWBPseudo<InstrItinClass itin>
1294   : PseudoNLdSt<(outs GPR:$wb),
1295                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1296                 "$addr.addr = $wb">;
1297 class VSTQWBfixedPseudo<InstrItinClass itin>
1298   : PseudoNLdSt<(outs GPR:$wb),
1299                 (ins addrmode6:$addr, QPR:$src), itin,
1300                 "$addr.addr = $wb">;
1301 class VSTQWBregisterPseudo<InstrItinClass itin>
1302   : PseudoNLdSt<(outs GPR:$wb),
1303                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1304                 "$addr.addr = $wb">;
1305 class VSTQQPseudo<InstrItinClass itin>
1306   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1307 class VSTQQWBPseudo<InstrItinClass itin>
1308   : PseudoNLdSt<(outs GPR:$wb),
1309                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1310                 "$addr.addr = $wb">;
1311 class VSTQQQQPseudo<InstrItinClass itin>
1312   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1313 class VSTQQQQWBPseudo<InstrItinClass itin>
1314   : PseudoNLdSt<(outs GPR:$wb),
1315                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1316                 "$addr.addr = $wb">;
1317
1318 //   VST1     : Vector Store (multiple single elements)
1319 class VST1D<bits<4> op7_4, string Dt>
1320   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1321           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1322   let Rm = 0b1111;
1323   let Inst{4} = Rn{4};
1324   let DecoderMethod = "DecodeVSTInstruction";
1325 }
1326 class VST1Q<bits<4> op7_4, string Dt>
1327   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1328           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1329   let Rm = 0b1111;
1330   let Inst{5-4} = Rn{5-4};
1331   let DecoderMethod = "DecodeVSTInstruction";
1332 }
1333
1334 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1335 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1336 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1337 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1338
1339 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1340 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1341 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1342 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1343
1344 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1345 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1346 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1347 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1348
1349 // ...with address register writeback:
1350 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1351   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1352                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1353                      "vst1", Dt, "$Vd, $Rn!",
1354                      "$Rn.addr = $wb", []> {
1355     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1356     let Inst{4} = Rn{4};
1357     let DecoderMethod = "DecodeVSTInstruction";
1358     let AsmMatchConverter = "cvtVSTwbFixed";
1359   }
1360   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1361                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1362                         IIC_VLD1u,
1363                         "vst1", Dt, "$Vd, $Rn, $Rm",
1364                         "$Rn.addr = $wb", []> {
1365     let Inst{4} = Rn{4};
1366     let DecoderMethod = "DecodeVSTInstruction";
1367     let AsmMatchConverter = "cvtVSTwbRegister";
1368   }
1369 }
1370 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1371   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1372                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1373                      "vst1", Dt, "$Vd, $Rn!",
1374                      "$Rn.addr = $wb", []> {
1375     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1376     let Inst{5-4} = Rn{5-4};
1377     let DecoderMethod = "DecodeVSTInstruction";
1378     let AsmMatchConverter = "cvtVSTwbFixed";
1379   }
1380   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1381                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1382                         IIC_VLD1x2u,
1383                         "vst1", Dt, "$Vd, $Rn, $Rm",
1384                         "$Rn.addr = $wb", []> {
1385     let Inst{5-4} = Rn{5-4};
1386     let DecoderMethod = "DecodeVSTInstruction";
1387     let AsmMatchConverter = "cvtVSTwbRegister";
1388   }
1389 }
1390
1391 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1392 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1393 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1394 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1395
1396 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1397 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1398 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1399 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1400
1401 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1402 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1403 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1404 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1405 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1406 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1407 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1408 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1409
1410 // ...with 3 registers
1411 class VST1D3<bits<4> op7_4, string Dt>
1412   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1413           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1414           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1415   let Rm = 0b1111;
1416   let Inst{4} = Rn{4};
1417   let DecoderMethod = "DecodeVSTInstruction";
1418 }
1419 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1420   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1421                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1422                      "vst1", Dt, "$Vd, $Rn!",
1423                      "$Rn.addr = $wb", []> {
1424     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1425     let Inst{5-4} = Rn{5-4};
1426     let DecoderMethod = "DecodeVSTInstruction";
1427     let AsmMatchConverter = "cvtVSTwbFixed";
1428   }
1429   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1430                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1431                         IIC_VLD1x3u,
1432                         "vst1", Dt, "$Vd, $Rn, $Rm",
1433                         "$Rn.addr = $wb", []> {
1434     let Inst{5-4} = Rn{5-4};
1435     let DecoderMethod = "DecodeVSTInstruction";
1436     let AsmMatchConverter = "cvtVSTwbRegister";
1437   }
1438 }
1439
1440 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1441 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1442 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1443 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1444
1445 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1446 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1447 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1448 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1449
1450 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1451 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1452 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1453
1454 // ...with 4 registers
1455 class VST1D4<bits<4> op7_4, string Dt>
1456   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1457           (ins addrmode6:$Rn, VecListFourD:$Vd),
1458           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1459           []> {
1460   let Rm = 0b1111;
1461   let Inst{5-4} = Rn{5-4};
1462   let DecoderMethod = "DecodeVSTInstruction";
1463 }
1464 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1465   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1466                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1467                      "vst1", Dt, "$Vd, $Rn!",
1468                      "$Rn.addr = $wb", []> {
1469     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1470     let Inst{5-4} = Rn{5-4};
1471     let DecoderMethod = "DecodeVSTInstruction";
1472     let AsmMatchConverter = "cvtVSTwbFixed";
1473   }
1474   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1475                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1476                         IIC_VLD1x4u,
1477                         "vst1", Dt, "$Vd, $Rn, $Rm",
1478                         "$Rn.addr = $wb", []> {
1479     let Inst{5-4} = Rn{5-4};
1480     let DecoderMethod = "DecodeVSTInstruction";
1481     let AsmMatchConverter = "cvtVSTwbRegister";
1482   }
1483 }
1484
1485 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1486 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1487 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1488 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1489
1490 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1491 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1492 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1493 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1494
1495 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1496 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1497 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1498
1499 //   VST2     : Vector Store (multiple 2-element structures)
1500 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
1501   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1502           IIC_VST2, "vst2", Dt, "$Vd, $Rn", "", []> {
1503   let Rm = 0b1111;
1504   let Inst{5-4} = Rn{5-4};
1505   let DecoderMethod = "DecodeVSTInstruction";
1506 }
1507 class VST2Q<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1508   : NLdSt<0, 0b00, 0b0011, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1509           IIC_VST2x2, "vst2", Dt, "$Vd, $Rn", "", []> {
1510   let Rm = 0b1111;
1511   let Inst{5-4} = Rn{5-4};
1512   let DecoderMethod = "DecodeVSTInstruction";
1513 }
1514
1515 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8",  VecListTwoD>;
1516 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16", VecListTwoD>;
1517 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32", VecListTwoD>;
1518
1519 def  VST2q8   : VST2Q<{0,0,?,?}, "8",  VecListFourD>;
1520 def  VST2q16  : VST2Q<{0,1,?,?}, "16", VecListFourD>;
1521 def  VST2q32  : VST2Q<{1,0,?,?}, "32", VecListFourD>;
1522
1523 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1524 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1525 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1526
1527 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1528 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1529 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1530
1531 // ...with address register writeback:
1532 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
1533   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1534           (ins addrmode6:$Rn, am6offset:$Rm, VdTy:$Vd),
1535           IIC_VST2u, "vst2", Dt, "$Vd, $Rn$Rm", "$Rn.addr = $wb", []> {
1536   let Inst{5-4} = Rn{5-4};
1537   let DecoderMethod = "DecodeVSTInstruction";
1538 }
1539 class VST2QWB<bits<4> op7_4, string Dt>
1540   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1541           (ins addrmode6:$Rn, am6offset:$Rm, VecListFourD:$Vd), IIC_VST2x2u,
1542           "vst2", Dt, "$Vd, $Rn$Rm", "$Rn.addr = $wb", []> {
1543   let Inst{5-4} = Rn{5-4};
1544   let DecoderMethod = "DecodeVSTInstruction";
1545 }
1546
1547 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListTwoD>;
1548 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
1549 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
1550
1551 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1552 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1553 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1554
1555 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1556 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1557 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1558
1559 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1560 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1561 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1562
1563 // ...with double-spaced registers
1564 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8",  VecListTwoQ>;
1565 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
1566 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
1567 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListTwoQ>;
1568 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
1569 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
1570
1571 //   VST3     : Vector Store (multiple 3-element structures)
1572 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1573   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1574           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1575           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1576   let Rm = 0b1111;
1577   let Inst{4} = Rn{4};
1578   let DecoderMethod = "DecodeVSTInstruction";
1579 }
1580
1581 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1582 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1583 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1584
1585 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1586 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1587 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1588
1589 // ...with address register writeback:
1590 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1591   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1592           (ins addrmode6:$Rn, am6offset:$Rm,
1593            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1594           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1595           "$Rn.addr = $wb", []> {
1596   let Inst{4} = Rn{4};
1597   let DecoderMethod = "DecodeVSTInstruction";
1598 }
1599
1600 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1601 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1602 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1603
1604 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1605 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1606 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1607
1608 // ...with double-spaced registers:
1609 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1610 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1611 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1612 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1613 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1614 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1615
1616 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1617 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1618 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1619
1620 // ...alternate versions to be allocated odd register numbers:
1621 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1622 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1623 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1624
1625 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1626 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1627 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1628
1629 //   VST4     : Vector Store (multiple 4-element structures)
1630 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1631   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1632           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1633           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1634           "", []> {
1635   let Rm = 0b1111;
1636   let Inst{5-4} = Rn{5-4};
1637   let DecoderMethod = "DecodeVSTInstruction";
1638 }
1639
1640 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1641 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1642 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1643
1644 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1645 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1646 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1647
1648 // ...with address register writeback:
1649 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1650   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1651           (ins addrmode6:$Rn, am6offset:$Rm,
1652            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1653            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1654           "$Rn.addr = $wb", []> {
1655   let Inst{5-4} = Rn{5-4};
1656   let DecoderMethod = "DecodeVSTInstruction";
1657 }
1658
1659 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1660 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1661 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1662
1663 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1664 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1665 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1666
1667 // ...with double-spaced registers:
1668 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1669 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1670 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1671 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1672 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1673 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1674
1675 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1676 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1677 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1678
1679 // ...alternate versions to be allocated odd register numbers:
1680 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1681 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1682 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1683
1684 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1685 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1686 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1687
1688 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1689
1690 // Classes for VST*LN pseudo-instructions with multi-register operands.
1691 // These are expanded to real instructions after register allocation.
1692 class VSTQLNPseudo<InstrItinClass itin>
1693   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1694                 itin, "">;
1695 class VSTQLNWBPseudo<InstrItinClass itin>
1696   : PseudoNLdSt<(outs GPR:$wb),
1697                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1698                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1699 class VSTQQLNPseudo<InstrItinClass itin>
1700   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1701                 itin, "">;
1702 class VSTQQLNWBPseudo<InstrItinClass itin>
1703   : PseudoNLdSt<(outs GPR:$wb),
1704                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1705                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1706 class VSTQQQQLNPseudo<InstrItinClass itin>
1707   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1708                 itin, "">;
1709 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1710   : PseudoNLdSt<(outs GPR:$wb),
1711                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1712                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1713
1714 //   VST1LN   : Vector Store (single element from one lane)
1715 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1716              PatFrag StoreOp, SDNode ExtractOp>
1717   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1718           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1719           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1720           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1721   let Rm = 0b1111;
1722   let DecoderMethod = "DecodeVST1LN";
1723 }
1724 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1725              PatFrag StoreOp, SDNode ExtractOp>
1726   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1727           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1728           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1729           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1730   let Rm = 0b1111;
1731   let DecoderMethod = "DecodeVST1LN";
1732 }
1733 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1734   : VSTQLNPseudo<IIC_VST1ln> {
1735   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1736                           addrmode6:$addr)];
1737 }
1738
1739 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1740                        NEONvgetlaneu> {
1741   let Inst{7-5} = lane{2-0};
1742 }
1743 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1744                        NEONvgetlaneu> {
1745   let Inst{7-6} = lane{1-0};
1746   let Inst{4}   = Rn{5};
1747 }
1748
1749 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1750   let Inst{7}   = lane{0};
1751   let Inst{5-4} = Rn{5-4};
1752 }
1753
1754 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1755 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1756 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1757
1758 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1759           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1760 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1761           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1762
1763 // ...with address register writeback:
1764 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1765                PatFrag StoreOp, SDNode ExtractOp>
1766   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1767           (ins addrmode6:$Rn, am6offset:$Rm,
1768            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1769           "\\{$Vd[$lane]\\}, $Rn$Rm",
1770           "$Rn.addr = $wb",
1771           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1772                                   addrmode6:$Rn, am6offset:$Rm))]> {
1773   let DecoderMethod = "DecodeVST1LN";
1774 }
1775 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1776   : VSTQLNWBPseudo<IIC_VST1lnu> {
1777   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1778                                         addrmode6:$addr, am6offset:$offset))];
1779 }
1780
1781 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1782                              NEONvgetlaneu> {
1783   let Inst{7-5} = lane{2-0};
1784 }
1785 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1786                              NEONvgetlaneu> {
1787   let Inst{7-6} = lane{1-0};
1788   let Inst{4}   = Rn{5};
1789 }
1790 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1791                              extractelt> {
1792   let Inst{7}   = lane{0};
1793   let Inst{5-4} = Rn{5-4};
1794 }
1795
1796 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1797 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1798 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1799
1800 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1801
1802 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1803 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1804   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1805           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1806           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1807           "", []> {
1808   let Rm = 0b1111;
1809   let Inst{4}   = Rn{4};
1810   let DecoderMethod = "DecodeVST2LN";
1811 }
1812
1813 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1814   let Inst{7-5} = lane{2-0};
1815 }
1816 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1817   let Inst{7-6} = lane{1-0};
1818 }
1819 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1820   let Inst{7}   = lane{0};
1821 }
1822
1823 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1824 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1825 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1826
1827 // ...with double-spaced registers:
1828 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1829   let Inst{7-6} = lane{1-0};
1830   let Inst{4}   = Rn{4};
1831 }
1832 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1833   let Inst{7}   = lane{0};
1834   let Inst{4}   = Rn{4};
1835 }
1836
1837 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1838 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1839
1840 // ...with address register writeback:
1841 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1842   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1843           (ins addrmode6:$addr, am6offset:$offset,
1844            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1845           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1846           "$addr.addr = $wb", []> {
1847   let Inst{4}   = Rn{4};
1848   let DecoderMethod = "DecodeVST2LN";
1849 }
1850
1851 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1852   let Inst{7-5} = lane{2-0};
1853 }
1854 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1855   let Inst{7-6} = lane{1-0};
1856 }
1857 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1858   let Inst{7}   = lane{0};
1859 }
1860
1861 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1862 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1863 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1864
1865 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1866   let Inst{7-6} = lane{1-0};
1867 }
1868 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1869   let Inst{7}   = lane{0};
1870 }
1871
1872 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1873 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1874
1875 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1876 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1877   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1878           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1879            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1880           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1881   let Rm = 0b1111;
1882   let DecoderMethod = "DecodeVST3LN";
1883 }
1884
1885 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1886   let Inst{7-5} = lane{2-0};
1887 }
1888 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1889   let Inst{7-6} = lane{1-0};
1890 }
1891 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1892   let Inst{7}   = lane{0};
1893 }
1894
1895 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1896 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1897 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1898
1899 // ...with double-spaced registers:
1900 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1901   let Inst{7-6} = lane{1-0};
1902 }
1903 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1904   let Inst{7}   = lane{0};
1905 }
1906
1907 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1908 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1909
1910 // ...with address register writeback:
1911 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1912   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1913           (ins addrmode6:$Rn, am6offset:$Rm,
1914            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1915           IIC_VST3lnu, "vst3", Dt,
1916           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1917           "$Rn.addr = $wb", []> {
1918   let DecoderMethod = "DecodeVST3LN";
1919 }
1920
1921 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1922   let Inst{7-5} = lane{2-0};
1923 }
1924 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1925   let Inst{7-6} = lane{1-0};
1926 }
1927 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1928   let Inst{7}   = lane{0};
1929 }
1930
1931 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1932 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1933 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1934
1935 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1936   let Inst{7-6} = lane{1-0};
1937 }
1938 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1939   let Inst{7}   = lane{0};
1940 }
1941
1942 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1943 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1944
1945 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1946 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1947   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1948           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1949            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1950           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1951           "", []> {
1952   let Rm = 0b1111;
1953   let Inst{4} = Rn{4};
1954   let DecoderMethod = "DecodeVST4LN";
1955 }
1956
1957 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1958   let Inst{7-5} = lane{2-0};
1959 }
1960 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1961   let Inst{7-6} = lane{1-0};
1962 }
1963 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1964   let Inst{7}   = lane{0};
1965   let Inst{5} = Rn{5};
1966 }
1967
1968 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1969 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1970 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1971
1972 // ...with double-spaced registers:
1973 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1974   let Inst{7-6} = lane{1-0};
1975 }
1976 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1977   let Inst{7}   = lane{0};
1978   let Inst{5} = Rn{5};
1979 }
1980
1981 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1982 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1983
1984 // ...with address register writeback:
1985 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1986   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1987           (ins addrmode6:$Rn, am6offset:$Rm,
1988            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1989           IIC_VST4lnu, "vst4", Dt,
1990   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1991           "$Rn.addr = $wb", []> {
1992   let Inst{4} = Rn{4};
1993   let DecoderMethod = "DecodeVST4LN";
1994 }
1995
1996 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1997   let Inst{7-5} = lane{2-0};
1998 }
1999 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2000   let Inst{7-6} = lane{1-0};
2001 }
2002 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2003   let Inst{7}   = lane{0};
2004   let Inst{5} = Rn{5};
2005 }
2006
2007 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2008 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2009 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2010
2011 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2012   let Inst{7-6} = lane{1-0};
2013 }
2014 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2015   let Inst{7}   = lane{0};
2016   let Inst{5} = Rn{5};
2017 }
2018
2019 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2020 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2021
2022 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2023
2024
2025 //===----------------------------------------------------------------------===//
2026 // NEON pattern fragments
2027 //===----------------------------------------------------------------------===//
2028
2029 // Extract D sub-registers of Q registers.
2030 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2031   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2032   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2033 }]>;
2034 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2035   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2036   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2037 }]>;
2038 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2039   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2040   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2041 }]>;
2042 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2043   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2044   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2045 }]>;
2046
2047 // Extract S sub-registers of Q/D registers.
2048 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2049   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2050   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2051 }]>;
2052
2053 // Translate lane numbers from Q registers to D subregs.
2054 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2055   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2056 }]>;
2057 def SubReg_i16_lane : SDNodeXForm<imm, [{
2058   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2059 }]>;
2060 def SubReg_i32_lane : SDNodeXForm<imm, [{
2061   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2062 }]>;
2063
2064 //===----------------------------------------------------------------------===//
2065 // Instruction Classes
2066 //===----------------------------------------------------------------------===//
2067
2068 // Basic 2-register operations: double- and quad-register.
2069 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2070            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2071            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2072   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2073         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2074         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2075 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2076            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2077            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2078   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2079         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2080         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2081
2082 // Basic 2-register intrinsics, both double- and quad-register.
2083 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2084               bits<2> op17_16, bits<5> op11_7, bit op4,
2085               InstrItinClass itin, string OpcodeStr, string Dt,
2086               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2087   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2088         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2089         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2090 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2091               bits<2> op17_16, bits<5> op11_7, bit op4,
2092               InstrItinClass itin, string OpcodeStr, string Dt,
2093               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2094   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2095         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2096         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2097
2098 // Narrow 2-register operations.
2099 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2100            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2101            InstrItinClass itin, string OpcodeStr, string Dt,
2102            ValueType TyD, ValueType TyQ, SDNode OpNode>
2103   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2104         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2105         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2106
2107 // Narrow 2-register intrinsics.
2108 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2109               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2110               InstrItinClass itin, string OpcodeStr, string Dt,
2111               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2112   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2113         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2114         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2115
2116 // Long 2-register operations (currently only used for VMOVL).
2117 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2118            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2119            InstrItinClass itin, string OpcodeStr, string Dt,
2120            ValueType TyQ, ValueType TyD, SDNode OpNode>
2121   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2122         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2123         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2124
2125 // Long 2-register intrinsics.
2126 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2127               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2128               InstrItinClass itin, string OpcodeStr, string Dt,
2129               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2130   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2131         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2132         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2133
2134 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2135 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2136   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2137         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2138         OpcodeStr, Dt, "$Vd, $Vm",
2139         "$src1 = $Vd, $src2 = $Vm", []>;
2140 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2141                   InstrItinClass itin, string OpcodeStr, string Dt>
2142   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2143         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2144         "$src1 = $Vd, $src2 = $Vm", []>;
2145
2146 // Basic 3-register operations: double- and quad-register.
2147 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2148            InstrItinClass itin, string OpcodeStr, string Dt,
2149            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2150   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2151         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2152         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2153         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2154   let isCommutable = Commutable;
2155 }
2156 // Same as N3VD but no data type.
2157 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2158            InstrItinClass itin, string OpcodeStr,
2159            ValueType ResTy, ValueType OpTy,
2160            SDNode OpNode, bit Commutable>
2161   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2162          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2163          OpcodeStr, "$Vd, $Vn, $Vm", "",
2164          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2165   let isCommutable = Commutable;
2166 }
2167
2168 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2169              InstrItinClass itin, string OpcodeStr, string Dt,
2170              ValueType Ty, SDNode ShOp>
2171   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2172         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2173         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2174         [(set (Ty DPR:$Vd),
2175               (Ty (ShOp (Ty DPR:$Vn),
2176                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2177   let isCommutable = 0;
2178 }
2179 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2180                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2181   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2182         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2183         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2184         [(set (Ty DPR:$Vd),
2185               (Ty (ShOp (Ty DPR:$Vn),
2186                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2187   let isCommutable = 0;
2188 }
2189
2190 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2191            InstrItinClass itin, string OpcodeStr, string Dt,
2192            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2193   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2194         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2195         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2196         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2197   let isCommutable = Commutable;
2198 }
2199 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2200            InstrItinClass itin, string OpcodeStr,
2201            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2202   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2203          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2204          OpcodeStr, "$Vd, $Vn, $Vm", "",
2205          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2206   let isCommutable = Commutable;
2207 }
2208 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2209              InstrItinClass itin, string OpcodeStr, string Dt,
2210              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2211   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2212         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2213         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2214         [(set (ResTy QPR:$Vd),
2215               (ResTy (ShOp (ResTy QPR:$Vn),
2216                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2217                                                 imm:$lane)))))]> {
2218   let isCommutable = 0;
2219 }
2220 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2221                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2222   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2223         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2224         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2225         [(set (ResTy QPR:$Vd),
2226               (ResTy (ShOp (ResTy QPR:$Vn),
2227                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2228                                                 imm:$lane)))))]> {
2229   let isCommutable = 0;
2230 }
2231
2232 // Basic 3-register intrinsics, both double- and quad-register.
2233 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2234               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2235               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2236   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2237         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2238         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2239         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2240   let isCommutable = Commutable;
2241 }
2242 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2243                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2244   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2245         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2246         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2247         [(set (Ty DPR:$Vd),
2248               (Ty (IntOp (Ty DPR:$Vn),
2249                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2250                                            imm:$lane)))))]> {
2251   let isCommutable = 0;
2252 }
2253 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2254                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2255   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2256         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2257         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2258         [(set (Ty DPR:$Vd),
2259               (Ty (IntOp (Ty DPR:$Vn),
2260                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2261   let isCommutable = 0;
2262 }
2263 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2264               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2265               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2266   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2267         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2268         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2269         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2270   let isCommutable = 0;
2271 }
2272
2273 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2274               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2275               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2276   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2277         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2278         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2279         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2280   let isCommutable = Commutable;
2281 }
2282 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2283                 string OpcodeStr, string Dt,
2284                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2285   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2286         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2287         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2288         [(set (ResTy QPR:$Vd),
2289               (ResTy (IntOp (ResTy QPR:$Vn),
2290                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2291                                                  imm:$lane)))))]> {
2292   let isCommutable = 0;
2293 }
2294 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2295                   string OpcodeStr, string Dt,
2296                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2297   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2298         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2299         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2300         [(set (ResTy QPR:$Vd),
2301               (ResTy (IntOp (ResTy QPR:$Vn),
2302                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2303                                                  imm:$lane)))))]> {
2304   let isCommutable = 0;
2305 }
2306 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2307               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2308               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2309   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2310         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2311         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2312         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2313   let isCommutable = 0;
2314 }
2315
2316 // Multiply-Add/Sub operations: double- and quad-register.
2317 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2318                 InstrItinClass itin, string OpcodeStr, string Dt,
2319                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2320   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2321         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2322         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2323         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2324                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2325
2326 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2327                   string OpcodeStr, string Dt,
2328                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2329   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2330         (outs DPR:$Vd),
2331         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2332         NVMulSLFrm, itin,
2333         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2334         [(set (Ty DPR:$Vd),
2335               (Ty (ShOp (Ty DPR:$src1),
2336                         (Ty (MulOp DPR:$Vn,
2337                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2338                                                      imm:$lane)))))))]>;
2339 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2340                     string OpcodeStr, string Dt,
2341                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2342   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2343         (outs DPR:$Vd),
2344         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2345         NVMulSLFrm, itin,
2346         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2347         [(set (Ty DPR:$Vd),
2348               (Ty (ShOp (Ty DPR:$src1),
2349                         (Ty (MulOp DPR:$Vn,
2350                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2351                                                      imm:$lane)))))))]>;
2352
2353 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2354                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2355                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2356   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2357         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2358         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2359         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2360                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2361 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2362                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2363                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2364   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2365         (outs QPR:$Vd),
2366         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2367         NVMulSLFrm, itin,
2368         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2369         [(set (ResTy QPR:$Vd),
2370               (ResTy (ShOp (ResTy QPR:$src1),
2371                            (ResTy (MulOp QPR:$Vn,
2372                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2373                                                         imm:$lane)))))))]>;
2374 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2375                     string OpcodeStr, string Dt,
2376                     ValueType ResTy, ValueType OpTy,
2377                     SDNode MulOp, SDNode ShOp>
2378   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2379         (outs QPR:$Vd),
2380         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2381         NVMulSLFrm, itin,
2382         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2383         [(set (ResTy QPR:$Vd),
2384               (ResTy (ShOp (ResTy QPR:$src1),
2385                            (ResTy (MulOp QPR:$Vn,
2386                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2387                                                         imm:$lane)))))))]>;
2388
2389 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2390 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2391                 InstrItinClass itin, string OpcodeStr, string Dt,
2392                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2393   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2394         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2395         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2396         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2397                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2398 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2399                 InstrItinClass itin, string OpcodeStr, string Dt,
2400                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2401   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2402         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2403         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2404         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2405                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2406
2407 // Neon 3-argument intrinsics, both double- and quad-register.
2408 // The destination register is also used as the first source operand register.
2409 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2410                InstrItinClass itin, string OpcodeStr, string Dt,
2411                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2412   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2413         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2414         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2415         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2416                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2417 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2418                InstrItinClass itin, string OpcodeStr, string Dt,
2419                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2420   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2421         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2422         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2423         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2424                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2425
2426 // Long Multiply-Add/Sub operations.
2427 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2428                 InstrItinClass itin, string OpcodeStr, string Dt,
2429                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2430   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2431         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2432         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2433         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2434                                 (TyQ (MulOp (TyD DPR:$Vn),
2435                                             (TyD DPR:$Vm)))))]>;
2436 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2437                   InstrItinClass itin, string OpcodeStr, string Dt,
2438                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2439   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2440         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2441         NVMulSLFrm, itin,
2442         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2443         [(set QPR:$Vd,
2444           (OpNode (TyQ QPR:$src1),
2445                   (TyQ (MulOp (TyD DPR:$Vn),
2446                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2447                                                  imm:$lane))))))]>;
2448 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2449                     InstrItinClass itin, string OpcodeStr, string Dt,
2450                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2451   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2452         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2453         NVMulSLFrm, itin,
2454         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2455         [(set QPR:$Vd,
2456           (OpNode (TyQ QPR:$src1),
2457                   (TyQ (MulOp (TyD DPR:$Vn),
2458                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2459                                                  imm:$lane))))))]>;
2460
2461 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2462 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2463                    InstrItinClass itin, string OpcodeStr, string Dt,
2464                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2465                    SDNode OpNode>
2466   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2467         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2468         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2469         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2470                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2471                                                         (TyD DPR:$Vm)))))))]>;
2472
2473 // Neon Long 3-argument intrinsic.  The destination register is
2474 // a quad-register and is also used as the first source operand register.
2475 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2476                InstrItinClass itin, string OpcodeStr, string Dt,
2477                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2478   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2479         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2480         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2481         [(set QPR:$Vd,
2482           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2483 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2484                  string OpcodeStr, string Dt,
2485                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2486   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2487         (outs QPR:$Vd),
2488         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2489         NVMulSLFrm, itin,
2490         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2491         [(set (ResTy QPR:$Vd),
2492               (ResTy (IntOp (ResTy QPR:$src1),
2493                             (OpTy DPR:$Vn),
2494                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2495                                                 imm:$lane)))))]>;
2496 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2497                    InstrItinClass itin, string OpcodeStr, string Dt,
2498                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2499   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2500         (outs QPR:$Vd),
2501         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2502         NVMulSLFrm, itin,
2503         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2504         [(set (ResTy QPR:$Vd),
2505               (ResTy (IntOp (ResTy QPR:$src1),
2506                             (OpTy DPR:$Vn),
2507                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2508                                                 imm:$lane)))))]>;
2509
2510 // Narrowing 3-register intrinsics.
2511 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2512               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2513               Intrinsic IntOp, bit Commutable>
2514   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2515         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2516         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2517         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2518   let isCommutable = Commutable;
2519 }
2520
2521 // Long 3-register operations.
2522 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2523            InstrItinClass itin, string OpcodeStr, string Dt,
2524            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2525   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2526         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2527         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2528         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2529   let isCommutable = Commutable;
2530 }
2531 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2532              InstrItinClass itin, string OpcodeStr, string Dt,
2533              ValueType TyQ, ValueType TyD, SDNode OpNode>
2534   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2535         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2536         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2537         [(set QPR:$Vd,
2538           (TyQ (OpNode (TyD DPR:$Vn),
2539                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2540 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2541                InstrItinClass itin, string OpcodeStr, string Dt,
2542                ValueType TyQ, ValueType TyD, SDNode OpNode>
2543   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2544         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2545         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2546         [(set QPR:$Vd,
2547           (TyQ (OpNode (TyD DPR:$Vn),
2548                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2549
2550 // Long 3-register operations with explicitly extended operands.
2551 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2552               InstrItinClass itin, string OpcodeStr, string Dt,
2553               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2554               bit Commutable>
2555   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2556         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2557         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2558         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2559                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2560   let isCommutable = Commutable;
2561 }
2562
2563 // Long 3-register intrinsics with explicit extend (VABDL).
2564 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2565                  InstrItinClass itin, string OpcodeStr, string Dt,
2566                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2567                  bit Commutable>
2568   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2569         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2570         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2571         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2572                                                 (TyD DPR:$Vm))))))]> {
2573   let isCommutable = Commutable;
2574 }
2575
2576 // Long 3-register intrinsics.
2577 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2578               InstrItinClass itin, string OpcodeStr, string Dt,
2579               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2580   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2581         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2582         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2583         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2584   let isCommutable = Commutable;
2585 }
2586 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2587                 string OpcodeStr, string Dt,
2588                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2589   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2590         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2591         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2592         [(set (ResTy QPR:$Vd),
2593               (ResTy (IntOp (OpTy DPR:$Vn),
2594                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2595                                                 imm:$lane)))))]>;
2596 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2597                   InstrItinClass itin, string OpcodeStr, string Dt,
2598                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2599   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2600         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2601         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2602         [(set (ResTy QPR:$Vd),
2603               (ResTy (IntOp (OpTy DPR:$Vn),
2604                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2605                                                 imm:$lane)))))]>;
2606
2607 // Wide 3-register operations.
2608 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2609            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2610            SDNode OpNode, SDNode ExtOp, bit Commutable>
2611   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2612         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2613         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2614         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2615                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2616   let isCommutable = Commutable;
2617 }
2618
2619 // Pairwise long 2-register intrinsics, both double- and quad-register.
2620 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2621                 bits<2> op17_16, bits<5> op11_7, bit op4,
2622                 string OpcodeStr, string Dt,
2623                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2624   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2625         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2626         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2627 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2628                 bits<2> op17_16, bits<5> op11_7, bit op4,
2629                 string OpcodeStr, string Dt,
2630                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2631   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2632         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2633         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2634
2635 // Pairwise long 2-register accumulate intrinsics,
2636 // both double- and quad-register.
2637 // The destination register is also used as the first source operand register.
2638 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2639                  bits<2> op17_16, bits<5> op11_7, bit op4,
2640                  string OpcodeStr, string Dt,
2641                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2642   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2643         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2644         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2645         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2646 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2647                  bits<2> op17_16, bits<5> op11_7, bit op4,
2648                  string OpcodeStr, string Dt,
2649                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2650   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2651         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2652         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2653         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2654
2655 // Shift by immediate,
2656 // both double- and quad-register.
2657 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2658              Format f, InstrItinClass itin, Operand ImmTy,
2659              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2660   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2661            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2662            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2663            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2664 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2665              Format f, InstrItinClass itin, Operand ImmTy,
2666              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2667   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2668            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2669            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2670            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2671
2672 // Long shift by immediate.
2673 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2674              string OpcodeStr, string Dt,
2675              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2676   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2677            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2678            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2679            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2680                                           (i32 imm:$SIMM))))]>;
2681
2682 // Narrow shift by immediate.
2683 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2684              InstrItinClass itin, string OpcodeStr, string Dt,
2685              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2686   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2687            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2688            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2689            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2690                                           (i32 imm:$SIMM))))]>;
2691
2692 // Shift right by immediate and accumulate,
2693 // both double- and quad-register.
2694 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2695                 Operand ImmTy, string OpcodeStr, string Dt,
2696                 ValueType Ty, SDNode ShOp>
2697   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2698            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2699            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2700            [(set DPR:$Vd, (Ty (add DPR:$src1,
2701                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2702 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2703                 Operand ImmTy, string OpcodeStr, string Dt,
2704                 ValueType Ty, SDNode ShOp>
2705   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2706            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2707            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2708            [(set QPR:$Vd, (Ty (add QPR:$src1,
2709                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2710
2711 // Shift by immediate and insert,
2712 // both double- and quad-register.
2713 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2714                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2715                 ValueType Ty,SDNode ShOp>
2716   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2717            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2718            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2719            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2720 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2721                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2722                 ValueType Ty,SDNode ShOp>
2723   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2724            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2725            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2726            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2727
2728 // Convert, with fractional bits immediate,
2729 // both double- and quad-register.
2730 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2731               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2732               Intrinsic IntOp>
2733   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2734            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2735            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2736            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2737 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2738               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2739               Intrinsic IntOp>
2740   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2741            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2742            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2743            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2744
2745 //===----------------------------------------------------------------------===//
2746 // Multiclasses
2747 //===----------------------------------------------------------------------===//
2748
2749 // Abbreviations used in multiclass suffixes:
2750 //   Q = quarter int (8 bit) elements
2751 //   H = half int (16 bit) elements
2752 //   S = single int (32 bit) elements
2753 //   D = double int (64 bit) elements
2754
2755 // Neon 2-register vector operations and intrinsics.
2756
2757 // Neon 2-register comparisons.
2758 //   source operand element sizes of 8, 16 and 32 bits:
2759 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2760                        bits<5> op11_7, bit op4, string opc, string Dt,
2761                        string asm, SDNode OpNode> {
2762   // 64-bit vector types.
2763   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2764                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2765                   opc, !strconcat(Dt, "8"), asm, "",
2766                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2767   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2768                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2769                   opc, !strconcat(Dt, "16"), asm, "",
2770                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2771   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2772                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2773                   opc, !strconcat(Dt, "32"), asm, "",
2774                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2775   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2776                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2777                   opc, "f32", asm, "",
2778                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2779     let Inst{10} = 1; // overwrite F = 1
2780   }
2781
2782   // 128-bit vector types.
2783   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2784                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2785                   opc, !strconcat(Dt, "8"), asm, "",
2786                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2787   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2788                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2789                   opc, !strconcat(Dt, "16"), asm, "",
2790                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2791   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2792                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2793                   opc, !strconcat(Dt, "32"), asm, "",
2794                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2795   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2796                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2797                   opc, "f32", asm, "",
2798                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2799     let Inst{10} = 1; // overwrite F = 1
2800   }
2801 }
2802
2803
2804 // Neon 2-register vector intrinsics,
2805 //   element sizes of 8, 16 and 32 bits:
2806 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2807                       bits<5> op11_7, bit op4,
2808                       InstrItinClass itinD, InstrItinClass itinQ,
2809                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2810   // 64-bit vector types.
2811   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2812                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2813   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2814                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2815   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2816                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2817
2818   // 128-bit vector types.
2819   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2820                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2821   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2822                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2823   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2824                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2825 }
2826
2827
2828 // Neon Narrowing 2-register vector operations,
2829 //   source operand element sizes of 16, 32 and 64 bits:
2830 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2831                     bits<5> op11_7, bit op6, bit op4,
2832                     InstrItinClass itin, string OpcodeStr, string Dt,
2833                     SDNode OpNode> {
2834   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2835                    itin, OpcodeStr, !strconcat(Dt, "16"),
2836                    v8i8, v8i16, OpNode>;
2837   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2838                    itin, OpcodeStr, !strconcat(Dt, "32"),
2839                    v4i16, v4i32, OpNode>;
2840   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2841                    itin, OpcodeStr, !strconcat(Dt, "64"),
2842                    v2i32, v2i64, OpNode>;
2843 }
2844
2845 // Neon Narrowing 2-register vector intrinsics,
2846 //   source operand element sizes of 16, 32 and 64 bits:
2847 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2848                        bits<5> op11_7, bit op6, bit op4,
2849                        InstrItinClass itin, string OpcodeStr, string Dt,
2850                        Intrinsic IntOp> {
2851   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2852                       itin, OpcodeStr, !strconcat(Dt, "16"),
2853                       v8i8, v8i16, IntOp>;
2854   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2855                       itin, OpcodeStr, !strconcat(Dt, "32"),
2856                       v4i16, v4i32, IntOp>;
2857   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2858                       itin, OpcodeStr, !strconcat(Dt, "64"),
2859                       v2i32, v2i64, IntOp>;
2860 }
2861
2862
2863 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2864 //   source operand element sizes of 16, 32 and 64 bits:
2865 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2866                     string OpcodeStr, string Dt, SDNode OpNode> {
2867   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2868                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2869   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2870                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2871   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2872                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2873 }
2874
2875
2876 // Neon 3-register vector operations.
2877
2878 // First with only element sizes of 8, 16 and 32 bits:
2879 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2880                    InstrItinClass itinD16, InstrItinClass itinD32,
2881                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2882                    string OpcodeStr, string Dt,
2883                    SDNode OpNode, bit Commutable = 0> {
2884   // 64-bit vector types.
2885   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2886                    OpcodeStr, !strconcat(Dt, "8"),
2887                    v8i8, v8i8, OpNode, Commutable>;
2888   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2889                    OpcodeStr, !strconcat(Dt, "16"),
2890                    v4i16, v4i16, OpNode, Commutable>;
2891   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2892                    OpcodeStr, !strconcat(Dt, "32"),
2893                    v2i32, v2i32, OpNode, Commutable>;
2894
2895   // 128-bit vector types.
2896   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2897                    OpcodeStr, !strconcat(Dt, "8"),
2898                    v16i8, v16i8, OpNode, Commutable>;
2899   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2900                    OpcodeStr, !strconcat(Dt, "16"),
2901                    v8i16, v8i16, OpNode, Commutable>;
2902   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2903                    OpcodeStr, !strconcat(Dt, "32"),
2904                    v4i32, v4i32, OpNode, Commutable>;
2905 }
2906
2907 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
2908   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
2909   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
2910   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
2911   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
2912                      v4i32, v2i32, ShOp>;
2913 }
2914
2915 // ....then also with element size 64 bits:
2916 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2917                     InstrItinClass itinD, InstrItinClass itinQ,
2918                     string OpcodeStr, string Dt,
2919                     SDNode OpNode, bit Commutable = 0>
2920   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2921             OpcodeStr, Dt, OpNode, Commutable> {
2922   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2923                    OpcodeStr, !strconcat(Dt, "64"),
2924                    v1i64, v1i64, OpNode, Commutable>;
2925   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2926                    OpcodeStr, !strconcat(Dt, "64"),
2927                    v2i64, v2i64, OpNode, Commutable>;
2928 }
2929
2930
2931 // Neon 3-register vector intrinsics.
2932
2933 // First with only element sizes of 16 and 32 bits:
2934 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2935                      InstrItinClass itinD16, InstrItinClass itinD32,
2936                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2937                      string OpcodeStr, string Dt,
2938                      Intrinsic IntOp, bit Commutable = 0> {
2939   // 64-bit vector types.
2940   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2941                       OpcodeStr, !strconcat(Dt, "16"),
2942                       v4i16, v4i16, IntOp, Commutable>;
2943   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2944                       OpcodeStr, !strconcat(Dt, "32"),
2945                       v2i32, v2i32, IntOp, Commutable>;
2946
2947   // 128-bit vector types.
2948   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2949                       OpcodeStr, !strconcat(Dt, "16"),
2950                       v8i16, v8i16, IntOp, Commutable>;
2951   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2952                       OpcodeStr, !strconcat(Dt, "32"),
2953                       v4i32, v4i32, IntOp, Commutable>;
2954 }
2955 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2956                      InstrItinClass itinD16, InstrItinClass itinD32,
2957                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2958                      string OpcodeStr, string Dt,
2959                      Intrinsic IntOp> {
2960   // 64-bit vector types.
2961   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2962                       OpcodeStr, !strconcat(Dt, "16"),
2963                       v4i16, v4i16, IntOp>;
2964   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2965                       OpcodeStr, !strconcat(Dt, "32"),
2966                       v2i32, v2i32, IntOp>;
2967
2968   // 128-bit vector types.
2969   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2970                       OpcodeStr, !strconcat(Dt, "16"),
2971                       v8i16, v8i16, IntOp>;
2972   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2973                       OpcodeStr, !strconcat(Dt, "32"),
2974                       v4i32, v4i32, IntOp>;
2975 }
2976
2977 multiclass N3VIntSL_HS<bits<4> op11_8,
2978                        InstrItinClass itinD16, InstrItinClass itinD32,
2979                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2980                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2981   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2982                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2983   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2984                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2985   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2986                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2987   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2988                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2989 }
2990
2991 // ....then also with element size of 8 bits:
2992 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2993                       InstrItinClass itinD16, InstrItinClass itinD32,
2994                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2995                       string OpcodeStr, string Dt,
2996                       Intrinsic IntOp, bit Commutable = 0>
2997   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2998               OpcodeStr, Dt, IntOp, Commutable> {
2999   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3000                       OpcodeStr, !strconcat(Dt, "8"),
3001                       v8i8, v8i8, IntOp, Commutable>;
3002   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3003                       OpcodeStr, !strconcat(Dt, "8"),
3004                       v16i8, v16i8, IntOp, Commutable>;
3005 }
3006 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3007                       InstrItinClass itinD16, InstrItinClass itinD32,
3008                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3009                       string OpcodeStr, string Dt,
3010                       Intrinsic IntOp>
3011   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3012               OpcodeStr, Dt, IntOp> {
3013   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3014                       OpcodeStr, !strconcat(Dt, "8"),
3015                       v8i8, v8i8, IntOp>;
3016   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3017                       OpcodeStr, !strconcat(Dt, "8"),
3018                       v16i8, v16i8, IntOp>;
3019 }
3020
3021
3022 // ....then also with element size of 64 bits:
3023 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3024                        InstrItinClass itinD16, InstrItinClass itinD32,
3025                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3026                        string OpcodeStr, string Dt,
3027                        Intrinsic IntOp, bit Commutable = 0>
3028   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3029                OpcodeStr, Dt, IntOp, Commutable> {
3030   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3031                       OpcodeStr, !strconcat(Dt, "64"),
3032                       v1i64, v1i64, IntOp, Commutable>;
3033   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3034                       OpcodeStr, !strconcat(Dt, "64"),
3035                       v2i64, v2i64, IntOp, Commutable>;
3036 }
3037 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3038                        InstrItinClass itinD16, InstrItinClass itinD32,
3039                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3040                        string OpcodeStr, string Dt,
3041                        Intrinsic IntOp>
3042   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3043                OpcodeStr, Dt, IntOp> {
3044   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3045                       OpcodeStr, !strconcat(Dt, "64"),
3046                       v1i64, v1i64, IntOp>;
3047   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3048                       OpcodeStr, !strconcat(Dt, "64"),
3049                       v2i64, v2i64, IntOp>;
3050 }
3051
3052 // Neon Narrowing 3-register vector intrinsics,
3053 //   source operand element sizes of 16, 32 and 64 bits:
3054 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3055                        string OpcodeStr, string Dt,
3056                        Intrinsic IntOp, bit Commutable = 0> {
3057   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3058                       OpcodeStr, !strconcat(Dt, "16"),
3059                       v8i8, v8i16, IntOp, Commutable>;
3060   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3061                       OpcodeStr, !strconcat(Dt, "32"),
3062                       v4i16, v4i32, IntOp, Commutable>;
3063   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3064                       OpcodeStr, !strconcat(Dt, "64"),
3065                       v2i32, v2i64, IntOp, Commutable>;
3066 }
3067
3068
3069 // Neon Long 3-register vector operations.
3070
3071 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3072                     InstrItinClass itin16, InstrItinClass itin32,
3073                     string OpcodeStr, string Dt,
3074                     SDNode OpNode, bit Commutable = 0> {
3075   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3076                    OpcodeStr, !strconcat(Dt, "8"),
3077                    v8i16, v8i8, OpNode, Commutable>;
3078   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3079                    OpcodeStr, !strconcat(Dt, "16"),
3080                    v4i32, v4i16, OpNode, Commutable>;
3081   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3082                    OpcodeStr, !strconcat(Dt, "32"),
3083                    v2i64, v2i32, OpNode, Commutable>;
3084 }
3085
3086 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3087                      InstrItinClass itin, string OpcodeStr, string Dt,
3088                      SDNode OpNode> {
3089   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3090                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3091   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3092                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3093 }
3094
3095 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3096                        InstrItinClass itin16, InstrItinClass itin32,
3097                        string OpcodeStr, string Dt,
3098                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3099   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3100                       OpcodeStr, !strconcat(Dt, "8"),
3101                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3102   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3103                       OpcodeStr, !strconcat(Dt, "16"),
3104                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3105   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3106                       OpcodeStr, !strconcat(Dt, "32"),
3107                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3108 }
3109
3110 // Neon Long 3-register vector intrinsics.
3111
3112 // First with only element sizes of 16 and 32 bits:
3113 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3114                       InstrItinClass itin16, InstrItinClass itin32,
3115                       string OpcodeStr, string Dt,
3116                       Intrinsic IntOp, bit Commutable = 0> {
3117   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3118                       OpcodeStr, !strconcat(Dt, "16"),
3119                       v4i32, v4i16, IntOp, Commutable>;
3120   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3121                       OpcodeStr, !strconcat(Dt, "32"),
3122                       v2i64, v2i32, IntOp, Commutable>;
3123 }
3124
3125 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3126                         InstrItinClass itin, string OpcodeStr, string Dt,
3127                         Intrinsic IntOp> {
3128   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3129                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3130   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3131                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3132 }
3133
3134 // ....then also with element size of 8 bits:
3135 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3136                        InstrItinClass itin16, InstrItinClass itin32,
3137                        string OpcodeStr, string Dt,
3138                        Intrinsic IntOp, bit Commutable = 0>
3139   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3140                IntOp, Commutable> {
3141   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3142                       OpcodeStr, !strconcat(Dt, "8"),
3143                       v8i16, v8i8, IntOp, Commutable>;
3144 }
3145
3146 // ....with explicit extend (VABDL).
3147 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3148                        InstrItinClass itin, string OpcodeStr, string Dt,
3149                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3150   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3151                          OpcodeStr, !strconcat(Dt, "8"),
3152                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3153   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3154                          OpcodeStr, !strconcat(Dt, "16"),
3155                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3156   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3157                          OpcodeStr, !strconcat(Dt, "32"),
3158                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3159 }
3160
3161
3162 // Neon Wide 3-register vector intrinsics,
3163 //   source operand element sizes of 8, 16 and 32 bits:
3164 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3165                     string OpcodeStr, string Dt,
3166                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3167   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3168                    OpcodeStr, !strconcat(Dt, "8"),
3169                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3170   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3171                    OpcodeStr, !strconcat(Dt, "16"),
3172                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3173   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3174                    OpcodeStr, !strconcat(Dt, "32"),
3175                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3176 }
3177
3178
3179 // Neon Multiply-Op vector operations,
3180 //   element sizes of 8, 16 and 32 bits:
3181 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3182                         InstrItinClass itinD16, InstrItinClass itinD32,
3183                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3184                         string OpcodeStr, string Dt, SDNode OpNode> {
3185   // 64-bit vector types.
3186   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3187                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3188   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3189                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3190   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3191                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3192
3193   // 128-bit vector types.
3194   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3195                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3196   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3197                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3198   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3199                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3200 }
3201
3202 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3203                          InstrItinClass itinD16, InstrItinClass itinD32,
3204                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3205                          string OpcodeStr, string Dt, SDNode ShOp> {
3206   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3207                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3208   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3209                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3210   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3211                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3212                             mul, ShOp>;
3213   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3214                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3215                           mul, ShOp>;
3216 }
3217
3218 // Neon Intrinsic-Op vector operations,
3219 //   element sizes of 8, 16 and 32 bits:
3220 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3221                         InstrItinClass itinD, InstrItinClass itinQ,
3222                         string OpcodeStr, string Dt, Intrinsic IntOp,
3223                         SDNode OpNode> {
3224   // 64-bit vector types.
3225   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3226                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3227   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3228                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3229   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3230                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3231
3232   // 128-bit vector types.
3233   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3234                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3235   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3236                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3237   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3238                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3239 }
3240
3241 // Neon 3-argument intrinsics,
3242 //   element sizes of 8, 16 and 32 bits:
3243 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3244                        InstrItinClass itinD, InstrItinClass itinQ,
3245                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3246   // 64-bit vector types.
3247   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3248                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3249   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3250                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3251   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3252                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3253
3254   // 128-bit vector types.
3255   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3256                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3257   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3258                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3259   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3260                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3261 }
3262
3263
3264 // Neon Long Multiply-Op vector operations,
3265 //   element sizes of 8, 16 and 32 bits:
3266 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3267                          InstrItinClass itin16, InstrItinClass itin32,
3268                          string OpcodeStr, string Dt, SDNode MulOp,
3269                          SDNode OpNode> {
3270   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3271                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3272   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3273                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3274   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3275                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3276 }
3277
3278 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3279                           string Dt, SDNode MulOp, SDNode OpNode> {
3280   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3281                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3282   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3283                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3284 }
3285
3286
3287 // Neon Long 3-argument intrinsics.
3288
3289 // First with only element sizes of 16 and 32 bits:
3290 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3291                        InstrItinClass itin16, InstrItinClass itin32,
3292                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3293   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3294                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3295   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3296                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3297 }
3298
3299 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3300                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3301   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3302                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3303   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3304                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3305 }
3306
3307 // ....then also with element size of 8 bits:
3308 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3309                         InstrItinClass itin16, InstrItinClass itin32,
3310                         string OpcodeStr, string Dt, Intrinsic IntOp>
3311   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3312   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3313                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3314 }
3315
3316 // ....with explicit extend (VABAL).
3317 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3318                             InstrItinClass itin, string OpcodeStr, string Dt,
3319                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3320   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3321                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3322                            IntOp, ExtOp, OpNode>;
3323   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3324                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3325                            IntOp, ExtOp, OpNode>;
3326   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3327                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3328                            IntOp, ExtOp, OpNode>;
3329 }
3330
3331
3332 // Neon Pairwise long 2-register intrinsics,
3333 //   element sizes of 8, 16 and 32 bits:
3334 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3335                         bits<5> op11_7, bit op4,
3336                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3337   // 64-bit vector types.
3338   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3339                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3340   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3341                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3342   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3343                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3344
3345   // 128-bit vector types.
3346   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3347                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3348   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3349                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3350   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3351                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3352 }
3353
3354
3355 // Neon Pairwise long 2-register accumulate intrinsics,
3356 //   element sizes of 8, 16 and 32 bits:
3357 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3358                          bits<5> op11_7, bit op4,
3359                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3360   // 64-bit vector types.
3361   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3362                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3363   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3364                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3365   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3366                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3367
3368   // 128-bit vector types.
3369   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3370                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3371   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3372                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3373   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3374                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3375 }
3376
3377
3378 // Neon 2-register vector shift by immediate,
3379 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3380 //   element sizes of 8, 16, 32 and 64 bits:
3381 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3382                        InstrItinClass itin, string OpcodeStr, string Dt,
3383                        SDNode OpNode> {
3384   // 64-bit vector types.
3385   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3386                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3387     let Inst{21-19} = 0b001; // imm6 = 001xxx
3388   }
3389   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3390                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3391     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3392   }
3393   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3394                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3395     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3396   }
3397   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3398                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3399                              // imm6 = xxxxxx
3400
3401   // 128-bit vector types.
3402   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3403                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3404     let Inst{21-19} = 0b001; // imm6 = 001xxx
3405   }
3406   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3407                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3408     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3409   }
3410   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3411                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3412     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3413   }
3414   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3415                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3416                              // imm6 = xxxxxx
3417 }
3418 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3419                        InstrItinClass itin, string OpcodeStr, string Dt,
3420                        SDNode OpNode> {
3421   // 64-bit vector types.
3422   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3423                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3424     let Inst{21-19} = 0b001; // imm6 = 001xxx
3425   }
3426   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3427                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3428     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3429   }
3430   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3431                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3432     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3433   }
3434   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3435                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3436                              // imm6 = xxxxxx
3437
3438   // 128-bit vector types.
3439   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3440                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3441     let Inst{21-19} = 0b001; // imm6 = 001xxx
3442   }
3443   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3444                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3445     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3446   }
3447   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3448                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3449     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3450   }
3451   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3452                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3453                              // imm6 = xxxxxx
3454 }
3455
3456 // Neon Shift-Accumulate vector operations,
3457 //   element sizes of 8, 16, 32 and 64 bits:
3458 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3459                          string OpcodeStr, string Dt, SDNode ShOp> {
3460   // 64-bit vector types.
3461   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3462                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3463     let Inst{21-19} = 0b001; // imm6 = 001xxx
3464   }
3465   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3466                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3467     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3468   }
3469   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3470                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3471     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3472   }
3473   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3474                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3475                              // imm6 = xxxxxx
3476
3477   // 128-bit vector types.
3478   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3479                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3480     let Inst{21-19} = 0b001; // imm6 = 001xxx
3481   }
3482   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3483                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3484     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3485   }
3486   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3487                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3488     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3489   }
3490   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3491                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3492                              // imm6 = xxxxxx
3493 }
3494
3495 // Neon Shift-Insert vector operations,
3496 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3497 //   element sizes of 8, 16, 32 and 64 bits:
3498 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3499                           string OpcodeStr> {
3500   // 64-bit vector types.
3501   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3502                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3503     let Inst{21-19} = 0b001; // imm6 = 001xxx
3504   }
3505   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3506                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3507     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3508   }
3509   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3510                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3511     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3512   }
3513   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3514                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3515                              // imm6 = xxxxxx
3516
3517   // 128-bit vector types.
3518   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3519                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3520     let Inst{21-19} = 0b001; // imm6 = 001xxx
3521   }
3522   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3523                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3524     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3525   }
3526   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3527                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3528     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3529   }
3530   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3531                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3532                              // imm6 = xxxxxx
3533 }
3534 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3535                           string OpcodeStr> {
3536   // 64-bit vector types.
3537   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3538                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3539     let Inst{21-19} = 0b001; // imm6 = 001xxx
3540   }
3541   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3542                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3543     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3544   }
3545   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3546                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3547     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3548   }
3549   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3550                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3551                              // imm6 = xxxxxx
3552
3553   // 128-bit vector types.
3554   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3555                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3556     let Inst{21-19} = 0b001; // imm6 = 001xxx
3557   }
3558   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3559                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3560     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3561   }
3562   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3563                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3564     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3565   }
3566   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3567                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3568                              // imm6 = xxxxxx
3569 }
3570
3571 // Neon Shift Long operations,
3572 //   element sizes of 8, 16, 32 bits:
3573 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3574                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3575   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3576               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3577     let Inst{21-19} = 0b001; // imm6 = 001xxx
3578   }
3579   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3580                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3581     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3582   }
3583   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3584                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3585     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3586   }
3587 }
3588
3589 // Neon Shift Narrow operations,
3590 //   element sizes of 16, 32, 64 bits:
3591 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3592                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3593                       SDNode OpNode> {
3594   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3595                     OpcodeStr, !strconcat(Dt, "16"),
3596                     v8i8, v8i16, shr_imm8, OpNode> {
3597     let Inst{21-19} = 0b001; // imm6 = 001xxx
3598   }
3599   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3600                      OpcodeStr, !strconcat(Dt, "32"),
3601                      v4i16, v4i32, shr_imm16, OpNode> {
3602     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3603   }
3604   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3605                      OpcodeStr, !strconcat(Dt, "64"),
3606                      v2i32, v2i64, shr_imm32, OpNode> {
3607     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3608   }
3609 }
3610
3611 //===----------------------------------------------------------------------===//
3612 // Instruction Definitions.
3613 //===----------------------------------------------------------------------===//
3614
3615 // Vector Add Operations.
3616
3617 //   VADD     : Vector Add (integer and floating-point)
3618 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3619                          add, 1>;
3620 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3621                      v2f32, v2f32, fadd, 1>;
3622 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3623                      v4f32, v4f32, fadd, 1>;
3624 //   VADDL    : Vector Add Long (Q = D + D)
3625 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3626                             "vaddl", "s", add, sext, 1>;
3627 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3628                             "vaddl", "u", add, zext, 1>;
3629 //   VADDW    : Vector Add Wide (Q = Q + D)
3630 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3631 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3632 //   VHADD    : Vector Halving Add
3633 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3634                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3635                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3636 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3637                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3638                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3639 //   VRHADD   : Vector Rounding Halving Add
3640 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3641                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3642                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3643 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3644                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3645                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3646 //   VQADD    : Vector Saturating Add
3647 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3648                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3649                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3650 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3651                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3652                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3653 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3654 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3655                             int_arm_neon_vaddhn, 1>;
3656 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3657 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3658                             int_arm_neon_vraddhn, 1>;
3659
3660 // Vector Multiply Operations.
3661
3662 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3663 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3664                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3665 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3666                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3667 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3668                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3669 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3670                      v2f32, v2f32, fmul, 1>;
3671 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3672                      v4f32, v4f32, fmul, 1>;
3673 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
3674 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3675 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3676                        v2f32, fmul>;
3677
3678 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3679                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3680           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3681                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3682                                       (DSubReg_i16_reg imm:$lane))),
3683                               (SubReg_i16_lane imm:$lane)))>;
3684 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3685                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3686           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3687                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3688                                       (DSubReg_i32_reg imm:$lane))),
3689                               (SubReg_i32_lane imm:$lane)))>;
3690 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3691                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3692           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3693                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3694                                    (DSubReg_i32_reg imm:$lane))),
3695                            (SubReg_i32_lane imm:$lane)))>;
3696
3697 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3698 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3699                           IIC_VMULi16Q, IIC_VMULi32Q,
3700                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3701 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3702                             IIC_VMULi16Q, IIC_VMULi32Q,
3703                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3704 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3705                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3706                                                             imm:$lane)))),
3707           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3708                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3709                                          (DSubReg_i16_reg imm:$lane))),
3710                                  (SubReg_i16_lane imm:$lane)))>;
3711 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3712                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3713                                                             imm:$lane)))),
3714           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3715                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3716                                          (DSubReg_i32_reg imm:$lane))),
3717                                  (SubReg_i32_lane imm:$lane)))>;
3718
3719 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3720 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3721                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3722                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3723 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3724                               IIC_VMULi16Q, IIC_VMULi32Q,
3725                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3726 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3727                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3728                                                              imm:$lane)))),
3729           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3730                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3731                                           (DSubReg_i16_reg imm:$lane))),
3732                                   (SubReg_i16_lane imm:$lane)))>;
3733 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3734                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3735                                                              imm:$lane)))),
3736           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3737                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3738                                           (DSubReg_i32_reg imm:$lane))),
3739                                   (SubReg_i32_lane imm:$lane)))>;
3740
3741 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3742 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3743                          "vmull", "s", NEONvmulls, 1>;
3744 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3745                          "vmull", "u", NEONvmullu, 1>;
3746 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3747                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3748 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3749 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3750
3751 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3752 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3753                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3754 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3755                              "vqdmull", "s", int_arm_neon_vqdmull>;
3756
3757 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3758
3759 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3760 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3761                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3762 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3763                           v2f32, fmul_su, fadd_mlx>,
3764                 Requires<[HasNEON, UseFPVMLx]>;
3765 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3766                           v4f32, fmul_su, fadd_mlx>,
3767                 Requires<[HasNEON, UseFPVMLx]>;
3768 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3769                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3770 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3771                             v2f32, fmul_su, fadd_mlx>,
3772                 Requires<[HasNEON, UseFPVMLx]>;
3773 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3774                             v4f32, v2f32, fmul_su, fadd_mlx>,
3775                 Requires<[HasNEON, UseFPVMLx]>;
3776
3777 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3778                   (mul (v8i16 QPR:$src2),
3779                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3780           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3781                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3782                                       (DSubReg_i16_reg imm:$lane))),
3783                               (SubReg_i16_lane imm:$lane)))>;
3784
3785 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3786                   (mul (v4i32 QPR:$src2),
3787                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3788           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3789                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3790                                       (DSubReg_i32_reg imm:$lane))),
3791                               (SubReg_i32_lane imm:$lane)))>;
3792
3793 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3794                   (fmul_su (v4f32 QPR:$src2),
3795                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3796           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3797                            (v4f32 QPR:$src2),
3798                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3799                                    (DSubReg_i32_reg imm:$lane))),
3800                            (SubReg_i32_lane imm:$lane)))>,
3801           Requires<[HasNEON, UseFPVMLx]>;
3802
3803 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3804 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3805                               "vmlal", "s", NEONvmulls, add>;
3806 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3807                               "vmlal", "u", NEONvmullu, add>;
3808
3809 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3810 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3811
3812 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3813 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3814                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3815 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3816
3817 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3818 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3819                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3820 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3821                           v2f32, fmul_su, fsub_mlx>,
3822                 Requires<[HasNEON, UseFPVMLx]>;
3823 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3824                           v4f32, fmul_su, fsub_mlx>,
3825                 Requires<[HasNEON, UseFPVMLx]>;
3826 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3827                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3828 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3829                             v2f32, fmul_su, fsub_mlx>,
3830                 Requires<[HasNEON, UseFPVMLx]>;
3831 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3832                             v4f32, v2f32, fmul_su, fsub_mlx>,
3833                 Requires<[HasNEON, UseFPVMLx]>;
3834
3835 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3836                   (mul (v8i16 QPR:$src2),
3837                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3838           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3839                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3840                                       (DSubReg_i16_reg imm:$lane))),
3841                               (SubReg_i16_lane imm:$lane)))>;
3842
3843 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3844                   (mul (v4i32 QPR:$src2),
3845                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3846           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3847                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3848                                       (DSubReg_i32_reg imm:$lane))),
3849                               (SubReg_i32_lane imm:$lane)))>;
3850
3851 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3852                   (fmul_su (v4f32 QPR:$src2),
3853                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3854           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3855                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3856                                    (DSubReg_i32_reg imm:$lane))),
3857                            (SubReg_i32_lane imm:$lane)))>,
3858           Requires<[HasNEON, UseFPVMLx]>;
3859
3860 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3861 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3862                               "vmlsl", "s", NEONvmulls, sub>;
3863 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3864                               "vmlsl", "u", NEONvmullu, sub>;
3865
3866 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3867 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3868
3869 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3870 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3871                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3872 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3873
3874 // Vector Subtract Operations.
3875
3876 //   VSUB     : Vector Subtract (integer and floating-point)
3877 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3878                          "vsub", "i", sub, 0>;
3879 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3880                      v2f32, v2f32, fsub, 0>;
3881 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3882                      v4f32, v4f32, fsub, 0>;
3883 //   VSUBL    : Vector Subtract Long (Q = D - D)
3884 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3885                             "vsubl", "s", sub, sext, 0>;
3886 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3887                             "vsubl", "u", sub, zext, 0>;
3888 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3889 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3890 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3891 //   VHSUB    : Vector Halving Subtract
3892 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3893                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3894                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3895 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3896                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3897                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3898 //   VQSUB    : Vector Saturing Subtract
3899 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3900                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3901                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3902 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3903                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3904                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3905 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3906 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3907                             int_arm_neon_vsubhn, 0>;
3908 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3909 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3910                             int_arm_neon_vrsubhn, 0>;
3911
3912 // Vector Comparisons.
3913
3914 //   VCEQ     : Vector Compare Equal
3915 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3916                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3917 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3918                      NEONvceq, 1>;
3919 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3920                      NEONvceq, 1>;
3921
3922 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3923                             "$Vd, $Vm, #0", NEONvceqz>;
3924
3925 //   VCGE     : Vector Compare Greater Than or Equal
3926 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3927                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3928 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3929                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3930 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3931                      NEONvcge, 0>;
3932 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3933                      NEONvcge, 0>;
3934
3935 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3936                             "$Vd, $Vm, #0", NEONvcgez>;
3937 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3938                             "$Vd, $Vm, #0", NEONvclez>;
3939
3940 //   VCGT     : Vector Compare Greater Than
3941 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3942                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3943 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3944                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3945 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3946                      NEONvcgt, 0>;
3947 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3948                      NEONvcgt, 0>;
3949
3950 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3951                             "$Vd, $Vm, #0", NEONvcgtz>;
3952 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3953                             "$Vd, $Vm, #0", NEONvcltz>;
3954
3955 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3956 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3957                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3958 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3959                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3960 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3961 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3962                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3963 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3964                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3965 //   VTST     : Vector Test Bits
3966 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3967                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3968
3969 // Vector Bitwise Operations.
3970
3971 def vnotd : PatFrag<(ops node:$in),
3972                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3973 def vnotq : PatFrag<(ops node:$in),
3974                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3975
3976
3977 //   VAND     : Vector Bitwise AND
3978 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3979                       v2i32, v2i32, and, 1>;
3980 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3981                       v4i32, v4i32, and, 1>;
3982
3983 //   VEOR     : Vector Bitwise Exclusive OR
3984 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3985                       v2i32, v2i32, xor, 1>;
3986 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3987                       v4i32, v4i32, xor, 1>;
3988
3989 //   VORR     : Vector Bitwise OR
3990 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3991                       v2i32, v2i32, or, 1>;
3992 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3993                       v4i32, v4i32, or, 1>;
3994
3995 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3996                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3997                           IIC_VMOVImm,
3998                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3999                           [(set DPR:$Vd,
4000                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4001   let Inst{9} = SIMM{9};
4002 }
4003
4004 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4005                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4006                           IIC_VMOVImm,
4007                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4008                           [(set DPR:$Vd,
4009                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4010   let Inst{10-9} = SIMM{10-9};
4011 }
4012
4013 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4014                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4015                           IIC_VMOVImm,
4016                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4017                           [(set QPR:$Vd,
4018                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4019   let Inst{9} = SIMM{9};
4020 }
4021
4022 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4023                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4024                           IIC_VMOVImm,
4025                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4026                           [(set QPR:$Vd,
4027                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4028   let Inst{10-9} = SIMM{10-9};
4029 }
4030
4031
4032 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4033 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4034                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4035                      "vbic", "$Vd, $Vn, $Vm", "",
4036                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4037                                                  (vnotd DPR:$Vm))))]>;
4038 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4039                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4040                      "vbic", "$Vd, $Vn, $Vm", "",
4041                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4042                                                  (vnotq QPR:$Vm))))]>;
4043
4044 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4045                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4046                           IIC_VMOVImm,
4047                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4048                           [(set DPR:$Vd,
4049                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4050   let Inst{9} = SIMM{9};
4051 }
4052
4053 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4054                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4055                           IIC_VMOVImm,
4056                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4057                           [(set DPR:$Vd,
4058                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4059   let Inst{10-9} = SIMM{10-9};
4060 }
4061
4062 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4063                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4064                           IIC_VMOVImm,
4065                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4066                           [(set QPR:$Vd,
4067                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4068   let Inst{9} = SIMM{9};
4069 }
4070
4071 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4072                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4073                           IIC_VMOVImm,
4074                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4075                           [(set QPR:$Vd,
4076                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4077   let Inst{10-9} = SIMM{10-9};
4078 }
4079
4080 //   VORN     : Vector Bitwise OR NOT
4081 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4082                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4083                      "vorn", "$Vd, $Vn, $Vm", "",
4084                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4085                                                 (vnotd DPR:$Vm))))]>;
4086 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4087                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4088                      "vorn", "$Vd, $Vn, $Vm", "",
4089                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4090                                                 (vnotq QPR:$Vm))))]>;
4091
4092 //   VMVN     : Vector Bitwise NOT (Immediate)
4093
4094 let isReMaterializable = 1 in {
4095
4096 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4097                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4098                          "vmvn", "i16", "$Vd, $SIMM", "",
4099                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4100   let Inst{9} = SIMM{9};
4101 }
4102
4103 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4104                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4105                          "vmvn", "i16", "$Vd, $SIMM", "",
4106                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4107   let Inst{9} = SIMM{9};
4108 }
4109
4110 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4111                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4112                          "vmvn", "i32", "$Vd, $SIMM", "",
4113                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4114   let Inst{11-8} = SIMM{11-8};
4115 }
4116
4117 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4118                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4119                          "vmvn", "i32", "$Vd, $SIMM", "",
4120                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4121   let Inst{11-8} = SIMM{11-8};
4122 }
4123 }
4124
4125 //   VMVN     : Vector Bitwise NOT
4126 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4127                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4128                      "vmvn", "$Vd, $Vm", "",
4129                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4130 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4131                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4132                      "vmvn", "$Vd, $Vm", "",
4133                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4134 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4135 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4136
4137 //   VBSL     : Vector Bitwise Select
4138 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4139                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4140                      N3RegFrm, IIC_VCNTiD,
4141                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4142                      [(set DPR:$Vd,
4143                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4144
4145 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4146                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4147           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4148
4149 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4150                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4151                      N3RegFrm, IIC_VCNTiQ,
4152                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4153                      [(set QPR:$Vd,
4154                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4155
4156 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4157                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4158           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4159
4160 //   VBIF     : Vector Bitwise Insert if False
4161 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4162 // FIXME: This instruction's encoding MAY NOT BE correct.
4163 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4164                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4165                      N3RegFrm, IIC_VBINiD,
4166                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4167                      []>;
4168 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4169                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4170                      N3RegFrm, IIC_VBINiQ,
4171                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4172                      []>;
4173
4174 //   VBIT     : Vector Bitwise Insert if True
4175 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4176 // FIXME: This instruction's encoding MAY NOT BE correct.
4177 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4178                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4179                      N3RegFrm, IIC_VBINiD,
4180                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4181                      []>;
4182 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4183                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4184                      N3RegFrm, IIC_VBINiQ,
4185                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4186                      []>;
4187
4188 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4189 // for equivalent operations with different register constraints; it just
4190 // inserts copies.
4191
4192 // Vector Absolute Differences.
4193
4194 //   VABD     : Vector Absolute Difference
4195 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4196                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4197                            "vabd", "s", int_arm_neon_vabds, 1>;
4198 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4199                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4200                            "vabd", "u", int_arm_neon_vabdu, 1>;
4201 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4202                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4203 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4204                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4205
4206 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4207 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4208                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4209 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4210                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4211
4212 //   VABA     : Vector Absolute Difference and Accumulate
4213 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4214                              "vaba", "s", int_arm_neon_vabds, add>;
4215 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4216                              "vaba", "u", int_arm_neon_vabdu, add>;
4217
4218 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4219 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4220                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4221 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4222                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4223
4224 // Vector Maximum and Minimum.
4225
4226 //   VMAX     : Vector Maximum
4227 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4228                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4229                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4230 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4231                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4232                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4233 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4234                         "vmax", "f32",
4235                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4236 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4237                         "vmax", "f32",
4238                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4239
4240 //   VMIN     : Vector Minimum
4241 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4242                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4243                            "vmin", "s", int_arm_neon_vmins, 1>;
4244 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4245                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4246                            "vmin", "u", int_arm_neon_vminu, 1>;
4247 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4248                         "vmin", "f32",
4249                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4250 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4251                         "vmin", "f32",
4252                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4253
4254 // Vector Pairwise Operations.
4255
4256 //   VPADD    : Vector Pairwise Add
4257 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4258                         "vpadd", "i8",
4259                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4260 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4261                         "vpadd", "i16",
4262                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4263 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4264                         "vpadd", "i32",
4265                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4266 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4267                         IIC_VPBIND, "vpadd", "f32",
4268                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4269
4270 //   VPADDL   : Vector Pairwise Add Long
4271 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4272                              int_arm_neon_vpaddls>;
4273 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4274                              int_arm_neon_vpaddlu>;
4275
4276 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4277 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4278                               int_arm_neon_vpadals>;
4279 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4280                               int_arm_neon_vpadalu>;
4281
4282 //   VPMAX    : Vector Pairwise Maximum
4283 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4284                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4285 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4286                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4287 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4288                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4289 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4290                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4291 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4292                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4293 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4294                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4295 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4296                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4297
4298 //   VPMIN    : Vector Pairwise Minimum
4299 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4300                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4301 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4302                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4303 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4304                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4305 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4306                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4307 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4308                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4309 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4310                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4311 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4312                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4313
4314 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4315
4316 //   VRECPE   : Vector Reciprocal Estimate
4317 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4318                         IIC_VUNAD, "vrecpe", "u32",
4319                         v2i32, v2i32, int_arm_neon_vrecpe>;
4320 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4321                         IIC_VUNAQ, "vrecpe", "u32",
4322                         v4i32, v4i32, int_arm_neon_vrecpe>;
4323 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4324                         IIC_VUNAD, "vrecpe", "f32",
4325                         v2f32, v2f32, int_arm_neon_vrecpe>;
4326 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4327                         IIC_VUNAQ, "vrecpe", "f32",
4328                         v4f32, v4f32, int_arm_neon_vrecpe>;
4329
4330 //   VRECPS   : Vector Reciprocal Step
4331 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4332                         IIC_VRECSD, "vrecps", "f32",
4333                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4334 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4335                         IIC_VRECSQ, "vrecps", "f32",
4336                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4337
4338 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4339 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4340                          IIC_VUNAD, "vrsqrte", "u32",
4341                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4342 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4343                          IIC_VUNAQ, "vrsqrte", "u32",
4344                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4345 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4346                          IIC_VUNAD, "vrsqrte", "f32",
4347                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4348 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4349                          IIC_VUNAQ, "vrsqrte", "f32",
4350                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4351
4352 //   VRSQRTS  : Vector Reciprocal Square Root Step
4353 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4354                         IIC_VRECSD, "vrsqrts", "f32",
4355                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4356 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4357                         IIC_VRECSQ, "vrsqrts", "f32",
4358                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4359
4360 // Vector Shifts.
4361
4362 //   VSHL     : Vector Shift
4363 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4364                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4365                             "vshl", "s", int_arm_neon_vshifts>;
4366 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4367                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4368                             "vshl", "u", int_arm_neon_vshiftu>;
4369
4370 //   VSHL     : Vector Shift Left (Immediate)
4371 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4372
4373 //   VSHR     : Vector Shift Right (Immediate)
4374 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4375 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4376
4377 //   VSHLL    : Vector Shift Left Long
4378 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4379 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4380
4381 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4382 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4383                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4384                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4385   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4386            ResTy, OpTy, ImmTy, OpNode> {
4387   let Inst{21-16} = op21_16;
4388   let DecoderMethod = "DecodeVSHLMaxInstruction";
4389 }
4390 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4391                           v8i16, v8i8, imm8, NEONvshlli>;
4392 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4393                           v4i32, v4i16, imm16, NEONvshlli>;
4394 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4395                           v2i64, v2i32, imm32, NEONvshlli>;
4396
4397 //   VSHRN    : Vector Shift Right and Narrow
4398 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4399                            NEONvshrn>;
4400
4401 //   VRSHL    : Vector Rounding Shift
4402 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4403                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4404                             "vrshl", "s", int_arm_neon_vrshifts>;
4405 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4406                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4407                             "vrshl", "u", int_arm_neon_vrshiftu>;
4408 //   VRSHR    : Vector Rounding Shift Right
4409 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4410 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4411
4412 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4413 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4414                            NEONvrshrn>;
4415
4416 //   VQSHL    : Vector Saturating Shift
4417 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4418                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4419                             "vqshl", "s", int_arm_neon_vqshifts>;
4420 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4421                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4422                             "vqshl", "u", int_arm_neon_vqshiftu>;
4423 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4424 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4425 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4426
4427 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4428 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4429
4430 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4431 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4432                            NEONvqshrns>;
4433 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4434                            NEONvqshrnu>;
4435
4436 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4437 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4438                            NEONvqshrnsu>;
4439
4440 //   VQRSHL   : Vector Saturating Rounding Shift
4441 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4442                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4443                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4444 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4445                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4446                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4447
4448 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4449 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4450                            NEONvqrshrns>;
4451 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4452                            NEONvqrshrnu>;
4453
4454 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4455 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4456                            NEONvqrshrnsu>;
4457
4458 //   VSRA     : Vector Shift Right and Accumulate
4459 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4460 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4461 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4462 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4463 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4464
4465 //   VSLI     : Vector Shift Left and Insert
4466 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4467
4468 //   VSRI     : Vector Shift Right and Insert
4469 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4470
4471 // Vector Absolute and Saturating Absolute.
4472
4473 //   VABS     : Vector Absolute Value
4474 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4475                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4476                            int_arm_neon_vabs>;
4477 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4478                         IIC_VUNAD, "vabs", "f32",
4479                         v2f32, v2f32, int_arm_neon_vabs>;
4480 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4481                         IIC_VUNAQ, "vabs", "f32",
4482                         v4f32, v4f32, int_arm_neon_vabs>;
4483
4484 //   VQABS    : Vector Saturating Absolute Value
4485 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4486                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4487                            int_arm_neon_vqabs>;
4488
4489 // Vector Negate.
4490
4491 def vnegd  : PatFrag<(ops node:$in),
4492                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4493 def vnegq  : PatFrag<(ops node:$in),
4494                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4495
4496 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4497   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4498         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4499         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4500 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4501   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4502         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4503         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4504
4505 //   VNEG     : Vector Negate (integer)
4506 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4507 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4508 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4509 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4510 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4511 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4512
4513 //   VNEG     : Vector Negate (floating-point)
4514 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4515                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4516                     "vneg", "f32", "$Vd, $Vm", "",
4517                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4518 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4519                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4520                     "vneg", "f32", "$Vd, $Vm", "",
4521                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4522
4523 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4524 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4525 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4526 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4527 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4528 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4529
4530 //   VQNEG    : Vector Saturating Negate
4531 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4532                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4533                            int_arm_neon_vqneg>;
4534
4535 // Vector Bit Counting Operations.
4536
4537 //   VCLS     : Vector Count Leading Sign Bits
4538 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4539                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4540                            int_arm_neon_vcls>;
4541 //   VCLZ     : Vector Count Leading Zeros
4542 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4543                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4544                            int_arm_neon_vclz>;
4545 //   VCNT     : Vector Count One Bits
4546 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4547                         IIC_VCNTiD, "vcnt", "8",
4548                         v8i8, v8i8, int_arm_neon_vcnt>;
4549 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4550                         IIC_VCNTiQ, "vcnt", "8",
4551                         v16i8, v16i8, int_arm_neon_vcnt>;
4552
4553 // Vector Swap
4554 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4555                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4556                      "vswp", "$Vd, $Vm", "", []>;
4557 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4558                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4559                      "vswp", "$Vd, $Vm", "", []>;
4560
4561 // Vector Move Operations.
4562
4563 //   VMOV     : Vector Move (Register)
4564 def : InstAlias<"vmov${p} $Vd, $Vm",
4565                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4566 def : InstAlias<"vmov${p} $Vd, $Vm",
4567                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4568
4569 //   VMOV     : Vector Move (Immediate)
4570
4571 let isReMaterializable = 1 in {
4572 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4573                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4574                          "vmov", "i8", "$Vd, $SIMM", "",
4575                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4576 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4577                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4578                          "vmov", "i8", "$Vd, $SIMM", "",
4579                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4580
4581 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4582                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4583                          "vmov", "i16", "$Vd, $SIMM", "",
4584                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4585   let Inst{9} = SIMM{9};
4586 }
4587
4588 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4589                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4590                          "vmov", "i16", "$Vd, $SIMM", "",
4591                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4592  let Inst{9} = SIMM{9};
4593 }
4594
4595 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4596                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4597                          "vmov", "i32", "$Vd, $SIMM", "",
4598                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4599   let Inst{11-8} = SIMM{11-8};
4600 }
4601
4602 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4603                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4604                          "vmov", "i32", "$Vd, $SIMM", "",
4605                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4606   let Inst{11-8} = SIMM{11-8};
4607 }
4608
4609 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4610                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4611                          "vmov", "i64", "$Vd, $SIMM", "",
4612                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4613 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4614                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4615                          "vmov", "i64", "$Vd, $SIMM", "",
4616                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4617
4618 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4619                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4620                          "vmov", "f32", "$Vd, $SIMM", "",
4621                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4622 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4623                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4624                          "vmov", "f32", "$Vd, $SIMM", "",
4625                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4626 } // isReMaterializable
4627
4628 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4629
4630 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4631                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4632                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4633                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4634                                            imm:$lane))]> {
4635   let Inst{21}  = lane{2};
4636   let Inst{6-5} = lane{1-0};
4637 }
4638 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4639                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4640                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4641                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4642                                            imm:$lane))]> {
4643   let Inst{21} = lane{1};
4644   let Inst{6}  = lane{0};
4645 }
4646 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4647                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4648                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4649                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4650                                            imm:$lane))]> {
4651   let Inst{21}  = lane{2};
4652   let Inst{6-5} = lane{1-0};
4653 }
4654 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4655                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4656                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4657                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4658                                            imm:$lane))]> {
4659   let Inst{21} = lane{1};
4660   let Inst{6}  = lane{0};
4661 }
4662 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4663                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4664                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4665                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4666                                            imm:$lane))]> {
4667   let Inst{21} = lane{0};
4668 }
4669 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4670 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4671           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4672                            (DSubReg_i8_reg imm:$lane))),
4673                      (SubReg_i8_lane imm:$lane))>;
4674 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4675           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4676                              (DSubReg_i16_reg imm:$lane))),
4677                      (SubReg_i16_lane imm:$lane))>;
4678 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4679           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4680                            (DSubReg_i8_reg imm:$lane))),
4681                      (SubReg_i8_lane imm:$lane))>;
4682 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4683           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4684                              (DSubReg_i16_reg imm:$lane))),
4685                      (SubReg_i16_lane imm:$lane))>;
4686 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4687           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4688                              (DSubReg_i32_reg imm:$lane))),
4689                      (SubReg_i32_lane imm:$lane))>;
4690 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4691           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4692                           (SSubReg_f32_reg imm:$src2))>;
4693 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4694           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4695                           (SSubReg_f32_reg imm:$src2))>;
4696 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4697 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4698 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4699           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4700
4701
4702 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4703
4704 let Constraints = "$src1 = $V" in {
4705 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4706                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4707                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4708                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4709                                            GPR:$R, imm:$lane))]> {
4710   let Inst{21}  = lane{2};
4711   let Inst{6-5} = lane{1-0};
4712 }
4713 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4714                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4715                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4716                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4717                                            GPR:$R, imm:$lane))]> {
4718   let Inst{21} = lane{1};
4719   let Inst{6}  = lane{0};
4720 }
4721 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4722                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4723                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4724                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4725                                            GPR:$R, imm:$lane))]> {
4726   let Inst{21} = lane{0};
4727 }
4728 }
4729 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4730           (v16i8 (INSERT_SUBREG QPR:$src1,
4731                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4732                                    (DSubReg_i8_reg imm:$lane))),
4733                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4734                   (DSubReg_i8_reg imm:$lane)))>;
4735 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4736           (v8i16 (INSERT_SUBREG QPR:$src1,
4737                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4738                                      (DSubReg_i16_reg imm:$lane))),
4739                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4740                   (DSubReg_i16_reg imm:$lane)))>;
4741 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4742           (v4i32 (INSERT_SUBREG QPR:$src1,
4743                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4744                                      (DSubReg_i32_reg imm:$lane))),
4745                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4746                   (DSubReg_i32_reg imm:$lane)))>;
4747
4748 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4749           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4750                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4751 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4752           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4753                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4754
4755 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4756 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4757 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4758           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4759
4760 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4761           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4762 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4763           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4764 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4765           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4766
4767 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4768           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4769 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4770           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4771 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4772           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4773
4774 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4775           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4776                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4777                          dsub_0)>;
4778 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4779           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4780                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4781                          dsub_0)>;
4782 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4783           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4784                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4785                          dsub_0)>;
4786
4787 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4788
4789 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4790   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4791           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4792           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4793 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4794   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4795           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4796           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4797
4798 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4799 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4800 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4801 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4802 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4803 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4804
4805 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4806 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4807
4808 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4809
4810 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4811               ValueType Ty, Operand IdxTy>
4812   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4813               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4814               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4815
4816 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4817               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4818   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4819               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4820               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4821                                       VectorIndex32:$lane)))]>;
4822
4823 // Inst{19-16} is partially specified depending on the element size.
4824
4825 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4826   bits<3> lane;
4827   let Inst{19-17} = lane{2-0};
4828 }
4829 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4830   bits<2> lane;
4831   let Inst{19-18} = lane{1-0};
4832 }
4833 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4834   bits<1> lane;
4835   let Inst{19} = lane{0};
4836 }
4837 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4838   bits<3> lane;
4839   let Inst{19-17} = lane{2-0};
4840 }
4841 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4842   bits<2> lane;
4843   let Inst{19-18} = lane{1-0};
4844 }
4845 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4846   bits<1> lane;
4847   let Inst{19} = lane{0};
4848 }
4849
4850 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4851           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4852
4853 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4854           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4855
4856 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4857           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4858                                   (DSubReg_i8_reg imm:$lane))),
4859                            (SubReg_i8_lane imm:$lane)))>;
4860 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4861           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4862                                     (DSubReg_i16_reg imm:$lane))),
4863                             (SubReg_i16_lane imm:$lane)))>;
4864 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4865           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4866                                     (DSubReg_i32_reg imm:$lane))),
4867                             (SubReg_i32_lane imm:$lane)))>;
4868 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4869           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4870                                    (DSubReg_i32_reg imm:$lane))),
4871                            (SubReg_i32_lane imm:$lane)))>;
4872
4873 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4874                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4875 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4876                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4877
4878 //   VMOVN    : Vector Narrowing Move
4879 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4880                          "vmovn", "i", trunc>;
4881 //   VQMOVN   : Vector Saturating Narrowing Move
4882 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4883                             "vqmovn", "s", int_arm_neon_vqmovns>;
4884 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4885                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4886 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4887                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4888 //   VMOVL    : Vector Lengthening Move
4889 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4890 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4891
4892 // Vector Conversions.
4893
4894 //   VCVT     : Vector Convert Between Floating-Point and Integers
4895 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4896                      v2i32, v2f32, fp_to_sint>;
4897 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4898                      v2i32, v2f32, fp_to_uint>;
4899 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4900                      v2f32, v2i32, sint_to_fp>;
4901 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4902                      v2f32, v2i32, uint_to_fp>;
4903
4904 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4905                      v4i32, v4f32, fp_to_sint>;
4906 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4907                      v4i32, v4f32, fp_to_uint>;
4908 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4909                      v4f32, v4i32, sint_to_fp>;
4910 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4911                      v4f32, v4i32, uint_to_fp>;
4912
4913 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4914 let DecoderMethod = "DecodeVCVTD" in {
4915 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4916                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4917 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4918                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4919 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4920                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4921 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4922                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4923 }
4924
4925 let DecoderMethod = "DecodeVCVTQ" in {
4926 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4927                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4928 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4929                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4930 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4931                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4932 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4933                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4934 }
4935
4936 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4937 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4938                         IIC_VUNAQ, "vcvt", "f16.f32",
4939                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4940                 Requires<[HasNEON, HasFP16]>;
4941 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4942                         IIC_VUNAQ, "vcvt", "f32.f16",
4943                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4944                 Requires<[HasNEON, HasFP16]>;
4945
4946 // Vector Reverse.
4947
4948 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4949
4950 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4951   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4952         (ins DPR:$Vm), IIC_VMOVD,
4953         OpcodeStr, Dt, "$Vd, $Vm", "",
4954         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4955 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4956   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4957         (ins QPR:$Vm), IIC_VMOVQ,
4958         OpcodeStr, Dt, "$Vd, $Vm", "",
4959         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4960
4961 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4962 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4963 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4964 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4965
4966 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4967 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4968 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4969 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4970
4971 //   VREV32   : Vector Reverse elements within 32-bit words
4972
4973 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4974   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4975         (ins DPR:$Vm), IIC_VMOVD,
4976         OpcodeStr, Dt, "$Vd, $Vm", "",
4977         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4978 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4979   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4980         (ins QPR:$Vm), IIC_VMOVQ,
4981         OpcodeStr, Dt, "$Vd, $Vm", "",
4982         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4983
4984 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4985 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4986
4987 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4988 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4989
4990 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4991
4992 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4993   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4994         (ins DPR:$Vm), IIC_VMOVD,
4995         OpcodeStr, Dt, "$Vd, $Vm", "",
4996         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4997 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4998   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4999         (ins QPR:$Vm), IIC_VMOVQ,
5000         OpcodeStr, Dt, "$Vd, $Vm", "",
5001         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5002
5003 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5004 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5005
5006 // Other Vector Shuffles.
5007
5008 //  Aligned extractions: really just dropping registers
5009
5010 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5011       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5012              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5013
5014 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5015
5016 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5017
5018 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5019
5020 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5021
5022 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5023
5024
5025 //   VEXT     : Vector Extract
5026
5027 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5028   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5029         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5030         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5031         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5032                                      (Ty DPR:$Vm), imm:$index)))]> {
5033   bits<4> index;
5034   let Inst{11-8} = index{3-0};
5035 }
5036
5037 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5038   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5039         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5040         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5041         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5042                                      (Ty QPR:$Vm), imm:$index)))]> {
5043   bits<4> index;
5044   let Inst{11-8} = index{3-0};
5045 }
5046
5047 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5048   let Inst{11-8} = index{3-0};
5049 }
5050 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5051   let Inst{11-9} = index{2-0};
5052   let Inst{8}    = 0b0;
5053 }
5054 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5055   let Inst{11-10} = index{1-0};
5056   let Inst{9-8}    = 0b00;
5057 }
5058 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5059                            (v2f32 DPR:$Vm),
5060                            (i32 imm:$index))),
5061           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5062
5063 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5064   let Inst{11-8} = index{3-0};
5065 }
5066 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5067   let Inst{11-9} = index{2-0};
5068   let Inst{8}    = 0b0;
5069 }
5070 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5071   let Inst{11-10} = index{1-0};
5072   let Inst{9-8}    = 0b00;
5073 }
5074 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5075   let Inst{11} = index{0};
5076   let Inst{10-8}    = 0b000;
5077 }
5078 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5079                            (v4f32 QPR:$Vm),
5080                            (i32 imm:$index))),
5081           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5082
5083 //   VTRN     : Vector Transpose
5084
5085 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5086 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5087 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5088
5089 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5090 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5091 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5092
5093 //   VUZP     : Vector Unzip (Deinterleave)
5094
5095 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5096 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5097 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5098
5099 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5100 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5101 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5102
5103 //   VZIP     : Vector Zip (Interleave)
5104
5105 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5106 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5107 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5108
5109 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5110 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5111 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5112
5113 // Vector Table Lookup and Table Extension.
5114
5115 //   VTBL     : Vector Table Lookup
5116 let DecoderMethod = "DecodeTBLInstruction" in {
5117 def  VTBL1
5118   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5119         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5120         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5121         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5122 let hasExtraSrcRegAllocReq = 1 in {
5123 def  VTBL2
5124   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5125         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5126         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
5127 def  VTBL3
5128   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5129         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5130         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
5131 def  VTBL4
5132   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5133         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
5134         NVTBLFrm, IIC_VTB4,
5135         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
5136 } // hasExtraSrcRegAllocReq = 1
5137
5138 def  VTBL2Pseudo
5139   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5140 def  VTBL3Pseudo
5141   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5142 def  VTBL4Pseudo
5143   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5144
5145 //   VTBX     : Vector Table Extension
5146 def  VTBX1
5147   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5148         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5149         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5150         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5151                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5152 let hasExtraSrcRegAllocReq = 1 in {
5153 def  VTBX2
5154   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5155         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5156         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
5157 def  VTBX3
5158   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5159         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
5160         NVTBLFrm, IIC_VTBX3,
5161         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
5162         "$orig = $Vd", []>;
5163 def  VTBX4
5164   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
5165         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5166         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
5167         "$orig = $Vd", []>;
5168 } // hasExtraSrcRegAllocReq = 1
5169
5170 def  VTBX2Pseudo
5171   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5172                 IIC_VTBX2, "$orig = $dst", []>;
5173 def  VTBX3Pseudo
5174   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5175                 IIC_VTBX3, "$orig = $dst", []>;
5176 def  VTBX4Pseudo
5177   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5178                 IIC_VTBX4, "$orig = $dst", []>;
5179 } // DecoderMethod = "DecodeTBLInstruction"
5180
5181 //===----------------------------------------------------------------------===//
5182 // NEON instructions for single-precision FP math
5183 //===----------------------------------------------------------------------===//
5184
5185 class N2VSPat<SDNode OpNode, NeonI Inst>
5186   : NEONFPPat<(f32 (OpNode SPR:$a)),
5187               (EXTRACT_SUBREG
5188                (v2f32 (COPY_TO_REGCLASS (Inst
5189                 (INSERT_SUBREG
5190                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5191                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5192
5193 class N3VSPat<SDNode OpNode, NeonI Inst>
5194   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5195               (EXTRACT_SUBREG
5196                (v2f32 (COPY_TO_REGCLASS (Inst
5197                 (INSERT_SUBREG
5198                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5199                  SPR:$a, ssub_0),
5200                 (INSERT_SUBREG
5201                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5202                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5203
5204 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5205   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5206               (EXTRACT_SUBREG
5207                (v2f32 (COPY_TO_REGCLASS (Inst
5208                 (INSERT_SUBREG
5209                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5210                  SPR:$acc, ssub_0),
5211                 (INSERT_SUBREG
5212                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5213                  SPR:$a, ssub_0),
5214                 (INSERT_SUBREG
5215                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5216                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5217
5218 def : N3VSPat<fadd, VADDfd>;
5219 def : N3VSPat<fsub, VSUBfd>;
5220 def : N3VSPat<fmul, VMULfd>;
5221 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5222       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5223 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5224       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5225 def : N2VSPat<fabs, VABSfd>;
5226 def : N2VSPat<fneg, VNEGfd>;
5227 def : N3VSPat<NEONfmax, VMAXfd>;
5228 def : N3VSPat<NEONfmin, VMINfd>;
5229 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5230 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5231 def : N2VSPat<arm_sitof, VCVTs2fd>;
5232 def : N2VSPat<arm_uitof, VCVTu2fd>;
5233
5234 //===----------------------------------------------------------------------===//
5235 // Non-Instruction Patterns
5236 //===----------------------------------------------------------------------===//
5237
5238 // bit_convert
5239 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5240 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5241 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5242 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5243 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5244 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5245 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5246 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5247 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5248 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5249 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5250 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5251 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5252 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5253 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5254 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5255 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5256 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5257 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5258 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5259 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5260 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5261 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5262 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5263 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5264 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5265 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5266 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5267 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5268 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5269
5270 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5271 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5272 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5273 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5274 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5275 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5276 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5277 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5278 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5279 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5280 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5281 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5282 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5283 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5284 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5285 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5286 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5287 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5288 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5289 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5290 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5291 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5292 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5293 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5294 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5295 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5296 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5297 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5298 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5299 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5300
5301
5302 //===----------------------------------------------------------------------===//
5303 // Assembler aliases
5304 //
5305
5306 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
5307                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
5308 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
5309                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
5310
5311
5312 // VADD two-operand aliases.
5313 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5314                     (VADDv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5315 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5316                     (VADDv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5317 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5318                     (VADDv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5319 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5320                     (VADDv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5321
5322 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5323                     (VADDv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5324 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5325                     (VADDv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5326 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5327                     (VADDv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5328 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5329                     (VADDv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5330
5331 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5332                     (VADDfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5333 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5334                     (VADDfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5335
5336 // VSUB two-operand aliases.
5337 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5338                     (VSUBv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5339 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5340                     (VSUBv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5341 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5342                     (VSUBv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5343 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5344                     (VSUBv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5345
5346 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5347                     (VSUBv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5348 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5349                     (VSUBv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5350 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5351                     (VSUBv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5352 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5353                     (VSUBv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5354
5355 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5356                     (VSUBfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5357 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5358                     (VSUBfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5359
5360 // VADDW two-operand aliases.
5361 def : NEONInstAlias<"vaddw${p}.s8 $Vdn, $Vm",
5362                     (VADDWsv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5363 def : NEONInstAlias<"vaddw${p}.s16 $Vdn, $Vm",
5364                     (VADDWsv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5365 def : NEONInstAlias<"vaddw${p}.s32 $Vdn, $Vm",
5366                     (VADDWsv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5367 def : NEONInstAlias<"vaddw${p}.u8 $Vdn, $Vm",
5368                     (VADDWuv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5369 def : NEONInstAlias<"vaddw${p}.u16 $Vdn, $Vm",
5370                     (VADDWuv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5371 def : NEONInstAlias<"vaddw${p}.u32 $Vdn, $Vm",
5372                     (VADDWuv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5373
5374 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
5375 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5376                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5377 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5378                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5379 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5380                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5381 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5382                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5383 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5384                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5385 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5386                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5387 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5388                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5389 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5390                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5391 // ... two-operand aliases
5392 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5393                     (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5394 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5395                     (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5396 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5397                     (VBICd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5398 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5399                     (VBICq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5400 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5401                     (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5402 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5403                     (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5404 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5405                     (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5406 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5407                     (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5408
5409 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5410                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5411 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5412                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5413 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5414                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5415 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5416                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5417 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5418                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5419 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5420                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5421
5422 // VMUL two-operand aliases.
5423 def : NEONInstAlias<"vmul${p}.p8 $Qdn, $Qm",
5424                     (VMULpq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5425 def : NEONInstAlias<"vmul${p}.i8 $Qdn, $Qm",
5426                     (VMULv16i8 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5427 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Qm",
5428                     (VMULv8i16 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5429 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Qm",
5430                     (VMULv4i32 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5431
5432 def : NEONInstAlias<"vmul${p}.p8 $Ddn, $Dm",
5433                     (VMULpd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5434 def : NEONInstAlias<"vmul${p}.i8 $Ddn, $Dm",
5435                     (VMULv8i8 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5436 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm",
5437                     (VMULv4i16 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5438 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm",
5439                     (VMULv2i32 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5440
5441 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Qm",
5442                     (VMULfq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5443 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm",
5444                     (VMULfd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5445
5446 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm$lane",
5447                     (VMULslv4i16 DPR:$Ddn, DPR:$Ddn, DPR_8:$Dm,
5448                                  VectorIndex16:$lane, pred:$p)>;
5449 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Dm$lane",
5450                     (VMULslv8i16 QPR:$Qdn, QPR:$Qdn, DPR_8:$Dm,
5451                                  VectorIndex16:$lane, pred:$p)>;
5452
5453 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm$lane",
5454                     (VMULslv2i32 DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5455                                  VectorIndex32:$lane, pred:$p)>;
5456 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Dm$lane",
5457                     (VMULslv4i32 QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5458                                  VectorIndex32:$lane, pred:$p)>;
5459
5460 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm$lane",
5461                     (VMULslfd DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5462                               VectorIndex32:$lane, pred:$p)>;
5463 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Dm$lane",
5464                     (VMULslfq QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5465                               VectorIndex32:$lane, pred:$p)>;
5466
5467 // VQADD (register) two-operand aliases.
5468 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5469                     (VQADDsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5470 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5471                     (VQADDsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5472 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5473                     (VQADDsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5474 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5475                     (VQADDsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5476 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5477                     (VQADDuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5478 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5479                     (VQADDuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5480 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5481                     (VQADDuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5482 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5483                     (VQADDuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5484
5485 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5486                     (VQADDsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5487 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5488                     (VQADDsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5489 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5490                     (VQADDsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5491 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5492                     (VQADDsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5493 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5494                     (VQADDuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5495 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5496                     (VQADDuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5497 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5498                     (VQADDuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5499 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5500                     (VQADDuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5501
5502 // VSHL (immediate) two-operand aliases.
5503 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5504                     (VSHLiv8i8 DPR:$Vdn, DPR:$Vdn, imm0_7:$imm, pred:$p)>;
5505 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5506                     (VSHLiv4i16 DPR:$Vdn, DPR:$Vdn, imm0_15:$imm, pred:$p)>;
5507 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5508                     (VSHLiv2i32 DPR:$Vdn, DPR:$Vdn, imm0_31:$imm, pred:$p)>;
5509 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5510                     (VSHLiv1i64 DPR:$Vdn, DPR:$Vdn, imm0_63:$imm, pred:$p)>;
5511
5512 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5513                     (VSHLiv16i8 QPR:$Vdn, QPR:$Vdn, imm0_7:$imm, pred:$p)>;
5514 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5515                     (VSHLiv8i16 QPR:$Vdn, QPR:$Vdn, imm0_15:$imm, pred:$p)>;
5516 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5517                     (VSHLiv4i32 QPR:$Vdn, QPR:$Vdn, imm0_31:$imm, pred:$p)>;
5518 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5519                     (VSHLiv2i64 QPR:$Vdn, QPR:$Vdn, imm0_63:$imm, pred:$p)>;
5520
5521 // VSHL (register) two-operand aliases.
5522 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5523                     (VSHLsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5524 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5525                     (VSHLsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5526 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5527                     (VSHLsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5528 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5529                     (VSHLsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5530 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5531                     (VSHLuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5532 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5533                     (VSHLuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5534 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5535                     (VSHLuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5536 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5537                     (VSHLuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5538
5539 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5540                     (VSHLsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5541 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5542                     (VSHLsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5543 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5544                     (VSHLsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5545 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5546                     (VSHLsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5547 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5548                     (VSHLuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5549 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5550                     (VSHLuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5551 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5552                     (VSHLuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5553 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5554                     (VSHLuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5555
5556 // VSHL (immediate) two-operand aliases.
5557 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5558                     (VSHRsv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5559 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5560                     (VSHRsv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5561 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5562                     (VSHRsv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5563 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5564                     (VSHRsv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5565
5566 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5567                     (VSHRsv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5568 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5569                     (VSHRsv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5570 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5571                     (VSHRsv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5572 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5573                     (VSHRsv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5574
5575 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5576                     (VSHRuv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5577 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5578                     (VSHRuv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5579 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5580                     (VSHRuv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5581 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5582                     (VSHRuv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5583
5584 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5585                     (VSHRuv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5586 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5587                     (VSHRuv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5588 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5589                     (VSHRuv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5590 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5591                     (VSHRuv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5592
5593 // VLD1 single-lane pseudo-instructions. These need special handling for
5594 // the lane index that an InstAlias can't handle, so we use these instead.
5595 defm VLD1LNdAsm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr",
5596                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5597 defm VLD1LNdAsm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr",
5598                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5599 defm VLD1LNdAsm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr",
5600                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5601
5602 defm VLD1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr!",
5603                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5604 defm VLD1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr!",
5605                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5606 defm VLD1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr!",
5607                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5608 defm VLD1LNdWB_register_Asm :
5609         NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5610                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5611                        rGPR:$Rm, pred:$p)>;
5612 defm VLD1LNdWB_register_Asm :
5613         NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5614                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5615                        rGPR:$Rm, pred:$p)>;
5616 defm VLD1LNdWB_register_Asm :
5617         NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5618                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5619                        rGPR:$Rm, pred:$p)>;
5620
5621
5622 // VST1 single-lane pseudo-instructions. These need special handling for
5623 // the lane index that an InstAlias can't handle, so we use these instead.
5624 defm VST1LNdAsm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr",
5625                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5626 defm VST1LNdAsm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr",
5627                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5628 defm VST1LNdAsm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr",
5629                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5630
5631 defm VST1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr!",
5632                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5633 defm VST1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr!",
5634                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5635 defm VST1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr!",
5636                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5637 defm VST1LNdWB_register_Asm :
5638         NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5639                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5640                        rGPR:$Rm, pred:$p)>;
5641 defm VST1LNdWB_register_Asm :
5642         NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5643                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5644                        rGPR:$Rm, pred:$p)>;
5645 defm VST1LNdWB_register_Asm :
5646         NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5647                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5648                        rGPR:$Rm, pred:$p)>;
5649
5650 // VMOV takes an optional datatype suffix
5651 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5652                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5653 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5654                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5655
5656 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5657 // D-register versions.
5658 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
5659                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5660 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
5661                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5662 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
5663                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5664 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
5665                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5666 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
5667                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5668 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
5669                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5670 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
5671                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5672 // Q-register versions.
5673 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
5674                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5675 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
5676                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5677 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
5678                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5679 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
5680                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5681 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
5682                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5683 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
5684                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5685 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
5686                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5687
5688 // Two-operand variants for VEXT
5689 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5690                   (VEXTd8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_7:$imm, pred:$p)>;
5691 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5692                   (VEXTd16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_3:$imm, pred:$p)>;
5693 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5694                   (VEXTd32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_1:$imm, pred:$p)>;
5695
5696 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5697                   (VEXTq8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_15:$imm, pred:$p)>;
5698 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5699                   (VEXTq16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_7:$imm, pred:$p)>;
5700 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5701                   (VEXTq32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_3:$imm, pred:$p)>;
5702 def : NEONInstAlias<"vext${p}.64 $Vdn, $Vm, $imm",
5703                   (VEXTq64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_1:$imm, pred:$p)>;
5704
5705 // Two-operand variants for VQDMULH
5706 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5707                     (VQDMULHv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5708 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5709                     (VQDMULHv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5710
5711 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5712                     (VQDMULHv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5713 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5714                     (VQDMULHv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5715
5716 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
5717 // these should restrict to just the Q register variants, but the register
5718 // classes are enough to match correctly regardless, so we keep it simple
5719 // and just use MnemonicAlias.
5720 def : NEONMnemonicAlias<"vbicq", "vbic">;
5721 def : NEONMnemonicAlias<"vandq", "vand">;
5722 def : NEONMnemonicAlias<"veorq", "veor">;
5723 def : NEONMnemonicAlias<"vorrq", "vorr">;
5724
5725 def : NEONMnemonicAlias<"vmovq", "vmov">;
5726 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
5727
5728 def : NEONMnemonicAlias<"vaddq", "vadd">;
5729 def : NEONMnemonicAlias<"vsubq", "vsub">;
5730
5731 def : NEONMnemonicAlias<"vminq", "vmin">;
5732 def : NEONMnemonicAlias<"vmaxq", "vmax">;
5733
5734 def : NEONMnemonicAlias<"vmulq", "vmul">;
5735
5736 def : NEONMnemonicAlias<"vabsq", "vabs">;
5737
5738 def : NEONMnemonicAlias<"vshlq", "vshl">;
5739 def : NEONMnemonicAlias<"vshrq", "vshr">;
5740
5741 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
5742
5743 def : NEONMnemonicAlias<"vcleq", "vcle">;
5744 def : NEONMnemonicAlias<"vceqq", "vceq">;