lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use vldmia to load a Q register as a D register pair.
 133 // This is equivalent to VLDMD except that it has a Q register operand
 134 // instead of a pair of D registers.
 135 def VLDMQ
 136   : AXDI5<(outs QPR:$dst), (ins addrmode4:$addr, pred:$p),
 137           IndexModeNone, IIC_fpLoadm,
 138           "vldm${addr:submode}${p}\t$addr, ${dst:dregpair}", "",
 139           [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 140
 141 let mayLoad = 1, neverHasSideEffects = 1 in {
 142 // Use vld1 to load a Q register as a D register pair.
 143 // This alternative to VLDMQ allows an alignment to be specified.
 144 // This is equivalent to VLD1q64 except that it has a Q register operand.
 145 def VLD1q
 146   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 147           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 148 } // mayLoad = 1, neverHasSideEffects = 1
 149
 150 // Use vstmia to store a Q register as a D register pair.
 151 // This is equivalent to VSTMD except that it has a Q register operand
 152 // instead of a pair of D registers.
 153 def VSTMQ
 154   : AXDI5<(outs), (ins QPR:$src, addrmode4:$addr, pred:$p),
 155           IndexModeNone, IIC_fpStorem,
 156           "vstm${addr:submode}${p}\t$addr, ${src:dregpair}", "",
 157           [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 158
 159 let mayStore = 1, neverHasSideEffects = 1 in {
 160 // Use vst1 to store a Q register as a D register pair.
 161 // This alternative to VSTMQ allows an alignment to be specified.
 162 // This is equivalent to VST1q64 except that it has a Q register operand.
 163 def VST1q
 164   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 165           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 166 } // mayStore = 1, neverHasSideEffects = 1
 167
 168 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 169
 170 // Classes for VLD* pseudo-instructions with multi-register operands.
 171 // These are expanded to real instructions after register allocation.
 172 class VLDQPseudo
 173   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), IIC_VST, "">;
 174 class VLDQWBPseudo
 175   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 176                 (ins addrmode6:$addr, am6offset:$offset), IIC_VST,
 177                 "$addr.addr = $wb">;
 178 class VLDQQPseudo
 179   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), IIC_VST, "">;
 180 class VLDQQWBPseudo
 181   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 182                 (ins addrmode6:$addr, am6offset:$offset), IIC_VST,
 183                 "$addr.addr = $wb">;
 184
 185 //   VLD1     : Vector Load (multiple single elements)
 186 class VLD1D<bits<4> op7_4, string Dt>
 187   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 188           (ins addrmode6:$addr), IIC_VLD1,
 189           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 190 class VLD1Q<bits<4> op7_4, string Dt>
 191   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 192           (ins addrmode6:$addr), IIC_VLD1,
 193           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 194
 195 def  VLD1d8   : VLD1D<0b0000, "8">;
 196 def  VLD1d16  : VLD1D<0b0100, "16">;
 197 def  VLD1d32  : VLD1D<0b1000, "32">;
 198 def  VLD1d64  : VLD1D<0b1100, "64">;
 199
 200 def  VLD1q8   : VLD1Q<0b0000, "8">;
 201 def  VLD1q16  : VLD1Q<0b0100, "16">;
 202 def  VLD1q32  : VLD1Q<0b1000, "32">;
 203 def  VLD1q64  : VLD1Q<0b1100, "64">;
 204
 205 def  VLD1q8Pseudo  : VLDQPseudo;
 206 def  VLD1q16Pseudo : VLDQPseudo;
 207 def  VLD1q32Pseudo : VLDQPseudo;
 208 def  VLD1q64Pseudo : VLDQPseudo;
 209
 210 // ...with address register writeback:
 211 class VLD1DWB<bits<4> op7_4, string Dt>
 212   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 213           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 214           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 215           "$addr.addr = $wb", []>;
 216 class VLD1QWB<bits<4> op7_4, string Dt>
 217   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 218           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 219           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 220           "$addr.addr = $wb", []>;
 221
 222 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 223 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 224 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 225 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 226
 227 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 228 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 229 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 230 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 231
 232 def VLD1q8Pseudo_UPD  : VLDQWBPseudo;
 233 def VLD1q16Pseudo_UPD : VLDQWBPseudo;
 234 def VLD1q32Pseudo_UPD : VLDQWBPseudo;
 235 def VLD1q64Pseudo_UPD : VLDQWBPseudo;
 236
 237 // ...with 3 registers (some of these are only for the disassembler):
 238 class VLD1D3<bits<4> op7_4, string Dt>
 239   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 240           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 241           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 242 class VLD1D3WB<bits<4> op7_4, string Dt>
 243   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 244           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 245           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 246
 247 def VLD1d8T      : VLD1D3<0b0000, "8">;
 248 def VLD1d16T     : VLD1D3<0b0100, "16">;
 249 def VLD1d32T     : VLD1D3<0b1000, "32">;
 250 def VLD1d64T     : VLD1D3<0b1100, "64">;
 251
 252 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 253 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 254 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 255 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 256
 257 def VLD1d64TPseudo     : VLDQQPseudo;
 258 def VLD1d64TPseudo_UPD : VLDQQWBPseudo;
 259
 260 // ...with 4 registers (some of these are only for the disassembler):
 261 class VLD1D4<bits<4> op7_4, string Dt>
 262   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 263           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 264           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 265 class VLD1D4WB<bits<4> op7_4, string Dt>
 266   : NLdSt<0,0b10,0b0010,op7_4,
 267           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 268           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 269           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 270           []>;
 271
 272 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 273 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 274 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 275 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 276
 277 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 278 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 279 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 280 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 281
 282 def VLD1d64QPseudo     : VLDQQPseudo;
 283 def VLD1d64QPseudo_UPD : VLDQQWBPseudo;
 284
 285 //   VLD2     : Vector Load (multiple 2-element structures)
 286 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 287   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 288           (ins addrmode6:$addr), IIC_VLD2,
 289           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 290 class VLD2Q<bits<4> op7_4, string Dt>
 291   : NLdSt<0, 0b10, 0b0011, op7_4,
 292           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 293           (ins addrmode6:$addr), IIC_VLD2,
 294           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 295
 296 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 297 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 298 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 299
 300 def  VLD2q8   : VLD2Q<0b0000, "8">;
 301 def  VLD2q16  : VLD2Q<0b0100, "16">;
 302 def  VLD2q32  : VLD2Q<0b1000, "32">;
 303
 304 def  VLD2d8Pseudo  : VLDQPseudo;
 305 def  VLD2d16Pseudo : VLDQPseudo;
 306 def  VLD2d32Pseudo : VLDQPseudo;
 307
 308 def  VLD2q8Pseudo  : VLDQQPseudo;
 309 def  VLD2q16Pseudo : VLDQQPseudo;
 310 def  VLD2q32Pseudo : VLDQQPseudo;
 311
 312 // ...with address register writeback:
 313 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 314   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 315           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 316           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 317           "$addr.addr = $wb", []>;
 318 class VLD2QWB<bits<4> op7_4, string Dt>
 319   : NLdSt<0, 0b10, 0b0011, op7_4,
 320           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 321           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 322           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 323           "$addr.addr = $wb", []>;
 324
 325 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 326 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 327 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 328
 329 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 330 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 331 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 332
 333 def VLD2d8Pseudo_UPD  : VLDQWBPseudo;
 334 def VLD2d16Pseudo_UPD : VLDQWBPseudo;
 335 def VLD2d32Pseudo_UPD : VLDQWBPseudo;
 336
 337 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo;
 338 def VLD2q16Pseudo_UPD : VLDQQWBPseudo;
 339 def VLD2q32Pseudo_UPD : VLDQQWBPseudo;
 340
 341 // ...with double-spaced registers (for disassembly only):
 342 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 343 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 344 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 345 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 346 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 347 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 348
 349 //   VLD3     : Vector Load (multiple 3-element structures)
 350 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 351   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 352           (ins addrmode6:$addr), IIC_VLD3,
 353           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 354
 355 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 356 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 357 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 358
 359 // ...with address register writeback:
 360 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 361   : NLdSt<0, 0b10, op11_8, op7_4,
 362           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 363           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 364           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 365           "$addr.addr = $wb", []>;
 366
 367 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 368 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 369 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 370
 371 // ...with double-spaced registers (non-updating versions for disassembly only):
 372 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 373 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 374 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 375 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 376 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 377 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 378
 379 // ...alternate versions to be allocated odd register numbers:
 380 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 381 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 382 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 383
 384 //   VLD4     : Vector Load (multiple 4-element structures)
 385 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 386   : NLdSt<0, 0b10, op11_8, op7_4,
 387           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 388           (ins addrmode6:$addr), IIC_VLD4,
 389           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 390
 391 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 392 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 393 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 394
 395 // ...with address register writeback:
 396 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 397   : NLdSt<0, 0b10, op11_8, op7_4,
 398           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 399           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 400           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 401           "$addr.addr = $wb", []>;
 402
 403 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 404 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 405 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 406
 407 // ...with double-spaced registers (non-updating versions for disassembly only):
 408 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 409 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 410 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 411 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 412 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 413 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 414
 415 // ...alternate versions to be allocated odd register numbers:
 416 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 417 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 418 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 419
 420 //   VLD1LN   : Vector Load (single element to one lane)
 421 //   FIXME: Not yet implemented.
 422
 423 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 424 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 425   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 426           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 427           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 428           "$src1 = $dst1, $src2 = $dst2", []>;
 429
 430 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 431 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 432 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 433
 434 // ...with double-spaced registers:
 435 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 436 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 437
 438 // ...alternate versions to be allocated odd register numbers:
 439 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 440 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 441
 442 // ...with address register writeback:
 443 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 444   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 445           (ins addrmode6:$addr, am6offset:$offset,
 446            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 447           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 448           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 449
 450 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 451 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 452 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 453
 454 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 455 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 456
 457 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 458 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 459   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 460           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 461           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 462           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 463           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 464
 465 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 466 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 467 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 468
 469 // ...with double-spaced registers:
 470 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 471 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 472
 473 // ...alternate versions to be allocated odd register numbers:
 474 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 475 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 476
 477 // ...with address register writeback:
 478 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 479   : NLdSt<1, 0b10, op11_8, op7_4,
 480           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 481           (ins addrmode6:$addr, am6offset:$offset,
 482            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 483           IIC_VLD3, "vld3", Dt,
 484           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 485           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 486           []>;
 487
 488 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 489 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 490 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 491
 492 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 493 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 494
 495 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 496 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 497   : NLdSt<1, 0b10, op11_8, op7_4,
 498           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 499           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 500           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 501           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 502           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 503
 504 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 505 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 506 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 507
 508 // ...with double-spaced registers:
 509 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 510 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 511
 512 // ...alternate versions to be allocated odd register numbers:
 513 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 514 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 515
 516 // ...with address register writeback:
 517 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 518   : NLdSt<1, 0b10, op11_8, op7_4,
 519           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 520           (ins addrmode6:$addr, am6offset:$offset,
 521            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 522           IIC_VLD4, "vld4", Dt,
 523 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 524 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 525           []>;
 526
 527 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 528 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 529 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 530
 531 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 532 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 533
 534 //   VLD1DUP  : Vector Load (single element to all lanes)
 535 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 536 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 537 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 538 //   FIXME: Not yet implemented.
 539 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 540
 541 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 542
 543 // Classes for VST* pseudo-instructions with multi-register operands.
 544 // These are expanded to real instructions after register allocation.
 545 class VSTQPseudo
 546   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), IIC_VST, "">;
 547 class VSTQWBPseudo
 548   : PseudoNLdSt<(outs GPR:$wb),
 549                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 550                 "$addr.addr = $wb">;
 551 class VSTQQPseudo
 552   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), IIC_VST, "">;
 553 class VSTQQWBPseudo
 554   : PseudoNLdSt<(outs GPR:$wb),
 555                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), IIC_VST,
 556                 "$addr.addr = $wb">;
 557 class VSTQQQQWBPseudo
 558   : PseudoNLdSt<(outs GPR:$wb),
 559                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), IIC_VST,
 560                 "$addr.addr = $wb">;
 561
 562 //   VST1     : Vector Store (multiple single elements)
 563 class VST1D<bits<4> op7_4, string Dt>
 564   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 565           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 566 class VST1Q<bits<4> op7_4, string Dt>
 567   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 568           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 569           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 570
 571 def  VST1d8   : VST1D<0b0000, "8">;
 572 def  VST1d16  : VST1D<0b0100, "16">;
 573 def  VST1d32  : VST1D<0b1000, "32">;
 574 def  VST1d64  : VST1D<0b1100, "64">;
 575
 576 def  VST1q8   : VST1Q<0b0000, "8">;
 577 def  VST1q16  : VST1Q<0b0100, "16">;
 578 def  VST1q32  : VST1Q<0b1000, "32">;
 579 def  VST1q64  : VST1Q<0b1100, "64">;
 580
 581 def  VST1q8Pseudo  : VSTQPseudo;
 582 def  VST1q16Pseudo : VSTQPseudo;
 583 def  VST1q32Pseudo : VSTQPseudo;
 584 def  VST1q64Pseudo : VSTQPseudo;
 585
 586 // ...with address register writeback:
 587 class VST1DWB<bits<4> op7_4, string Dt>
 588   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 589           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 590           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 591 class VST1QWB<bits<4> op7_4, string Dt>
 592   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 593           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 594           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 595
 596 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 597 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 598 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 599 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 600
 601 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 602 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 603 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 604 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 605
 606 def VST1q8Pseudo_UPD  : VSTQWBPseudo;
 607 def VST1q16Pseudo_UPD : VSTQWBPseudo;
 608 def VST1q32Pseudo_UPD : VSTQWBPseudo;
 609 def VST1q64Pseudo_UPD : VSTQWBPseudo;
 610
 611 // ...with 3 registers (some of these are only for the disassembler):
 612 class VST1D3<bits<4> op7_4, string Dt>
 613   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 614           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 615           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 616 class VST1D3WB<bits<4> op7_4, string Dt>
 617   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 618           (ins addrmode6:$addr, am6offset:$offset,
 619            DPR:$src1, DPR:$src2, DPR:$src3),
 620           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 621           "$addr.addr = $wb", []>;
 622
 623 def VST1d8T      : VST1D3<0b0000, "8">;
 624 def VST1d16T     : VST1D3<0b0100, "16">;
 625 def VST1d32T     : VST1D3<0b1000, "32">;
 626 def VST1d64T     : VST1D3<0b1100, "64">;
 627
 628 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 629 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 630 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 631 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 632
 633 def VST1d64TPseudo     : VSTQQPseudo;
 634 def VST1d64TPseudo_UPD : VSTQQWBPseudo;
 635
 636 // ...with 4 registers (some of these are only for the disassembler):
 637 class VST1D4<bits<4> op7_4, string Dt>
 638   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 639           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 640           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 641           []>;
 642 class VST1D4WB<bits<4> op7_4, string Dt>
 643   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 644           (ins addrmode6:$addr, am6offset:$offset,
 645            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 646           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 647           "$addr.addr = $wb", []>;
 648
 649 def VST1d8Q      : VST1D4<0b0000, "8">;
 650 def VST1d16Q     : VST1D4<0b0100, "16">;
 651 def VST1d32Q     : VST1D4<0b1000, "32">;
 652 def VST1d64Q     : VST1D4<0b1100, "64">;
 653
 654 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 655 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 656 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 657 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 658
 659 def VST1d64QPseudo     : VSTQQPseudo;
 660 def VST1d64QPseudo_UPD : VSTQQWBPseudo;
 661
 662 //   VST2     : Vector Store (multiple 2-element structures)
 663 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 664   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 665           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 666           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 667 class VST2Q<bits<4> op7_4, string Dt>
 668   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 669           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 670           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 671           "", []>;
 672
 673 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 674 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 675 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 676
 677 def  VST2q8   : VST2Q<0b0000, "8">;
 678 def  VST2q16  : VST2Q<0b0100, "16">;
 679 def  VST2q32  : VST2Q<0b1000, "32">;
 680
 681 def  VST2d8Pseudo  : VSTQPseudo;
 682 def  VST2d16Pseudo : VSTQPseudo;
 683 def  VST2d32Pseudo : VSTQPseudo;
 684
 685 def  VST2q8Pseudo  : VSTQQPseudo;
 686 def  VST2q16Pseudo : VSTQQPseudo;
 687 def  VST2q32Pseudo : VSTQQPseudo;
 688
 689 // ...with address register writeback:
 690 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 691   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 692           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 693           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 694           "$addr.addr = $wb", []>;
 695 class VST2QWB<bits<4> op7_4, string Dt>
 696   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 697           (ins addrmode6:$addr, am6offset:$offset,
 698            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 699           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 700           "$addr.addr = $wb", []>;
 701
 702 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 703 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 704 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 705
 706 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 707 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 708 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 709
 710 def VST2d8Pseudo_UPD  : VSTQWBPseudo;
 711 def VST2d16Pseudo_UPD : VSTQWBPseudo;
 712 def VST2d32Pseudo_UPD : VSTQWBPseudo;
 713
 714 def VST2q8Pseudo_UPD  : VSTQQWBPseudo;
 715 def VST2q16Pseudo_UPD : VSTQQWBPseudo;
 716 def VST2q32Pseudo_UPD : VSTQQWBPseudo;
 717
 718 // ...with double-spaced registers (for disassembly only):
 719 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 720 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 721 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 722 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 723 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 724 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 725
 726 //   VST3     : Vector Store (multiple 3-element structures)
 727 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 728   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 729           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 730           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 731
 732 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 733 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 734 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 735
 736 def  VST3d8Pseudo  : VSTQQPseudo;
 737 def  VST3d16Pseudo : VSTQQPseudo;
 738 def  VST3d32Pseudo : VSTQQPseudo;
 739
 740 // ...with address register writeback:
 741 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 742   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 743           (ins addrmode6:$addr, am6offset:$offset,
 744            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 745           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 746           "$addr.addr = $wb", []>;
 747
 748 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 749 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 750 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 751
 752 def VST3d8Pseudo_UPD  : VSTQQWBPseudo;
 753 def VST3d16Pseudo_UPD : VSTQQWBPseudo;
 754 def VST3d32Pseudo_UPD : VSTQQWBPseudo;
 755
 756 // ...with double-spaced registers (non-updating versions for disassembly only):
 757 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 758 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 759 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 760 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 761 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 762 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 763
 764 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo;
 765 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo;
 766 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo;
 767
 768 // ...alternate versions to be allocated odd register numbers:
 769 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 770 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo;
 771 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo;
 772
 773 //   VST4     : Vector Store (multiple 4-element structures)
 774 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 775   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 776           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 777           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 778           "", []>;
 779
 780 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 781 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 782 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 783
 784 def  VST4d8Pseudo  : VSTQQPseudo;
 785 def  VST4d16Pseudo : VSTQQPseudo;
 786 def  VST4d32Pseudo : VSTQQPseudo;
 787
 788 // ...with address register writeback:
 789 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 790   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 791           (ins addrmode6:$addr, am6offset:$offset,
 792            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 793            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 794           "$addr.addr = $wb", []>;
 795
 796 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 797 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 798 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 799
 800 def VST4d8Pseudo_UPD  : VSTQQWBPseudo;
 801 def VST4d16Pseudo_UPD : VSTQQWBPseudo;
 802 def VST4d32Pseudo_UPD : VSTQQWBPseudo;
 803
 804 // ...with double-spaced registers (non-updating versions for disassembly only):
 805 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 806 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 807 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 808 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 809 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 810 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 811
 812 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo;
 813 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo;
 814 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo;
 815
 816 // ...alternate versions to be allocated odd register numbers:
 817 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 818 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo;
 819 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo;
 820
 821 //   VST1LN   : Vector Store (single element from one lane)
 822 //   FIXME: Not yet implemented.
 823
 824 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 825 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 826   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 827           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 828           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 829           "", []>;
 830
 831 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 832 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 833 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 834
 835 // ...with double-spaced registers:
 836 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 837 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 838
 839 // ...alternate versions to be allocated odd register numbers:
 840 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 841 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 842
 843 // ...with address register writeback:
 844 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 845   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 846           (ins addrmode6:$addr, am6offset:$offset,
 847            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 848           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 849           "$addr.addr = $wb", []>;
 850
 851 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 852 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 853 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 854
 855 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 856 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 857
 858 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 859 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 860   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 861           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 862            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 863           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 864
 865 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 866 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 867 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 868
 869 // ...with double-spaced registers:
 870 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 871 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 872
 873 // ...alternate versions to be allocated odd register numbers:
 874 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 875 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 876
 877 // ...with address register writeback:
 878 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 879   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 880           (ins addrmode6:$addr, am6offset:$offset,
 881            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 882           IIC_VST, "vst3", Dt,
 883           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 884           "$addr.addr = $wb", []>;
 885
 886 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 887 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 888 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 889
 890 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 891 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 892
 893 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 894 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 895   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 896           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 897            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 898           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 899           "", []>;
 900
 901 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 902 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 903 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 904
 905 // ...with double-spaced registers:
 906 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 907 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 908
 909 // ...alternate versions to be allocated odd register numbers:
 910 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 911 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 912
 913 // ...with address register writeback:
 914 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 915   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 916           (ins addrmode6:$addr, am6offset:$offset,
 917            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 918           IIC_VST, "vst4", Dt,
 919   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 920           "$addr.addr = $wb", []>;
 921
 922 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 923 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 924 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 925
 926 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 927 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 928
 929 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
 930
 931
 932 //===----------------------------------------------------------------------===//
 933 // NEON pattern fragments
 934 //===----------------------------------------------------------------------===//
 935
 936 // Extract D sub-registers of Q registers.
 937 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 938   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 939   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
 940 }]>;
 941 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 942   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 943   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
 944 }]>;
 945 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 946   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 947   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
 948 }]>;
 949 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 950   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 951   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
 952 }]>;
 953
 954 // Extract S sub-registers of Q/D registers.
 955 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 956   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
 957   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
 958 }]>;
 959
 960 // Translate lane numbers from Q registers to D subregs.
 961 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 962   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 963 }]>;
 964 def SubReg_i16_lane : SDNodeXForm<imm, [{
 965   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 966 }]>;
 967 def SubReg_i32_lane : SDNodeXForm<imm, [{
 968   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 969 }]>;
 970
 971 //===----------------------------------------------------------------------===//
 972 // Instruction Classes
 973 //===----------------------------------------------------------------------===//
 974
 975 // Basic 2-register operations: single-, double- and quad-register.
 976 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 977            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 978            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 979   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 980         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 981         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 982 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 983            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 984            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 985   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 986         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 987         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 988 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 989            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 990            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 991   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 992         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 993         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 994
 995 // Basic 2-register intrinsics, both double- and quad-register.
 996 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 997               bits<2> op17_16, bits<5> op11_7, bit op4,
 998               InstrItinClass itin, string OpcodeStr, string Dt,
 999               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1000   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1001         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1002         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1003 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1004               bits<2> op17_16, bits<5> op11_7, bit op4,
1005               InstrItinClass itin, string OpcodeStr, string Dt,
1006               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1007   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1008         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1009         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1010
1011 // Narrow 2-register operations.
1012 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1013            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1014            InstrItinClass itin, string OpcodeStr, string Dt,
1015            ValueType TyD, ValueType TyQ, SDNode OpNode>
1016   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1017         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1018         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1019
1020 // Narrow 2-register intrinsics.
1021 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1022               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1023               InstrItinClass itin, string OpcodeStr, string Dt,
1024               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1025   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1026         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1027         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1028
1029 // Long 2-register operations (currently only used for VMOVL).
1030 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1031            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1032            InstrItinClass itin, string OpcodeStr, string Dt,
1033            ValueType TyQ, ValueType TyD, SDNode OpNode>
1034   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1035         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1036         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1037
1038 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1039 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1040   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1041         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1042         OpcodeStr, Dt, "$dst1, $dst2",
1043         "$src1 = $dst1, $src2 = $dst2", []>;
1044 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1045                   InstrItinClass itin, string OpcodeStr, string Dt>
1046   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1047         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1048         "$src1 = $dst1, $src2 = $dst2", []>;
1049
1050 // Basic 3-register operations: single-, double- and quad-register.
1051 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1052            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1053            SDNode OpNode, bit Commutable>
1054   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1055         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1056         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1057   let isCommutable = Commutable;
1058 }
1059
1060 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1061            InstrItinClass itin, string OpcodeStr, string Dt,
1062            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1063   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1064         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1065         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1066         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1067   let isCommutable = Commutable;
1068 }
1069 // Same as N3VD but no data type.
1070 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1071            InstrItinClass itin, string OpcodeStr,
1072            ValueType ResTy, ValueType OpTy,
1073            SDNode OpNode, bit Commutable>
1074   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1075          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1076          OpcodeStr, "$dst, $src1, $src2", "",
1077          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1078   let isCommutable = Commutable;
1079 }
1080
1081 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1082              InstrItinClass itin, string OpcodeStr, string Dt,
1083              ValueType Ty, SDNode ShOp>
1084   : N3V<0, 1, op21_20, op11_8, 1, 0,
1085         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1086         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1087         [(set (Ty DPR:$dst),
1088               (Ty (ShOp (Ty DPR:$src1),
1089                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1090   let isCommutable = 0;
1091 }
1092 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1093                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1094   : N3V<0, 1, op21_20, op11_8, 1, 0,
1095         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1096         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1097         [(set (Ty DPR:$dst),
1098               (Ty (ShOp (Ty DPR:$src1),
1099                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1100   let isCommutable = 0;
1101 }
1102
1103 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1104            InstrItinClass itin, string OpcodeStr, string Dt,
1105            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1106   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1107         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1108         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1109         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1110   let isCommutable = Commutable;
1111 }
1112 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1113            InstrItinClass itin, string OpcodeStr,
1114            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1115   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1116          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1117          OpcodeStr, "$dst, $src1, $src2", "",
1118          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1119   let isCommutable = Commutable;
1120 }
1121 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1122              InstrItinClass itin, string OpcodeStr, string Dt,
1123              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1124   : N3V<1, 1, op21_20, op11_8, 1, 0,
1125         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1126         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1127         [(set (ResTy QPR:$dst),
1128               (ResTy (ShOp (ResTy QPR:$src1),
1129                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1130                                                 imm:$lane)))))]> {
1131   let isCommutable = 0;
1132 }
1133 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1134                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1135   : N3V<1, 1, op21_20, op11_8, 1, 0,
1136         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1137         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1138         [(set (ResTy QPR:$dst),
1139               (ResTy (ShOp (ResTy QPR:$src1),
1140                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1141                                                 imm:$lane)))))]> {
1142   let isCommutable = 0;
1143 }
1144
1145 // Basic 3-register intrinsics, both double- and quad-register.
1146 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1147               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1148               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1149   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1150         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1151         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1152         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1153   let isCommutable = Commutable;
1154 }
1155 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1156                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1157   : N3V<0, 1, op21_20, op11_8, 1, 0,
1158         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1159         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1160         [(set (Ty DPR:$dst),
1161               (Ty (IntOp (Ty DPR:$src1),
1162                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1163                                            imm:$lane)))))]> {
1164   let isCommutable = 0;
1165 }
1166 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1167                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1168   : N3V<0, 1, op21_20, op11_8, 1, 0,
1169         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1170         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1171         [(set (Ty DPR:$dst),
1172               (Ty (IntOp (Ty DPR:$src1),
1173                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1174   let isCommutable = 0;
1175 }
1176
1177 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1178               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1179               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1180   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1181         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1182         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1183         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1184   let isCommutable = Commutable;
1185 }
1186 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1187                 string OpcodeStr, string Dt,
1188                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1189   : N3V<1, 1, op21_20, op11_8, 1, 0,
1190         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1191         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1192         [(set (ResTy QPR:$dst),
1193               (ResTy (IntOp (ResTy QPR:$src1),
1194                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1195                                                  imm:$lane)))))]> {
1196   let isCommutable = 0;
1197 }
1198 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1199                   string OpcodeStr, string Dt,
1200                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1201   : N3V<1, 1, op21_20, op11_8, 1, 0,
1202         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1203         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1204         [(set (ResTy QPR:$dst),
1205               (ResTy (IntOp (ResTy QPR:$src1),
1206                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1207                                                  imm:$lane)))))]> {
1208   let isCommutable = 0;
1209 }
1210
1211 // Multiply-Add/Sub operations: single-, double- and quad-register.
1212 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1213                 InstrItinClass itin, string OpcodeStr, string Dt,
1214                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1215   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1216         (outs DPR_VFP2:$dst),
1217         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1218         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1219
1220 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1221                 InstrItinClass itin, string OpcodeStr, string Dt,
1222                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1223   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1224         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1225         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1226         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1227                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1228 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1229                   string OpcodeStr, string Dt,
1230                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1231   : N3V<0, 1, op21_20, op11_8, 1, 0,
1232         (outs DPR:$dst),
1233         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1234         NVMulSLFrm, itin,
1235         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1236         [(set (Ty DPR:$dst),
1237               (Ty (ShOp (Ty DPR:$src1),
1238                         (Ty (MulOp DPR:$src2,
1239                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1240                                                      imm:$lane)))))))]>;
1241 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1242                     string OpcodeStr, string Dt,
1243                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1244   : N3V<0, 1, op21_20, op11_8, 1, 0,
1245         (outs DPR:$dst),
1246         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1247         NVMulSLFrm, itin,
1248         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1249         [(set (Ty DPR:$dst),
1250               (Ty (ShOp (Ty DPR:$src1),
1251                         (Ty (MulOp DPR:$src2,
1252                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1253                                                      imm:$lane)))))))]>;
1254
1255 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1256                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1257                 SDNode MulOp, SDNode OpNode>
1258   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1259         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1260         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1261         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1262                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1263 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1264                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1265                   SDNode MulOp, SDNode ShOp>
1266   : N3V<1, 1, op21_20, op11_8, 1, 0,
1267         (outs QPR:$dst),
1268         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1269         NVMulSLFrm, itin,
1270         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1271         [(set (ResTy QPR:$dst),
1272               (ResTy (ShOp (ResTy QPR:$src1),
1273                            (ResTy (MulOp QPR:$src2,
1274                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1275                                                         imm:$lane)))))))]>;
1276 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1277                     string OpcodeStr, string Dt,
1278                     ValueType ResTy, ValueType OpTy,
1279                     SDNode MulOp, SDNode ShOp>
1280   : N3V<1, 1, op21_20, op11_8, 1, 0,
1281         (outs QPR:$dst),
1282         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1283         NVMulSLFrm, itin,
1284         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1285         [(set (ResTy QPR:$dst),
1286               (ResTy (ShOp (ResTy QPR:$src1),
1287                            (ResTy (MulOp QPR:$src2,
1288                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1289                                                         imm:$lane)))))))]>;
1290
1291 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1292 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1293                 InstrItinClass itin, string OpcodeStr, string Dt,
1294                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1295   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1296         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1297         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1298         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1299                              (Ty (IntOp (Ty DPR:$src2), (Ty DPR:$src3))))))]>;
1300 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1301                 InstrItinClass itin, string OpcodeStr, string Dt,
1302                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1303   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1304         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1305         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1306         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1307                              (Ty (IntOp (Ty QPR:$src2), (Ty QPR:$src3))))))]>;
1308
1309 // Neon 3-argument intrinsics, both double- and quad-register.
1310 // The destination register is also used as the first source operand register.
1311 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1312                InstrItinClass itin, string OpcodeStr, string Dt,
1313                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1314   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1315         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1316         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1317         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1318                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1319 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1320                InstrItinClass itin, string OpcodeStr, string Dt,
1321                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1322   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1323         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1324         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1325         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1326                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1327
1328 // Long Multiply-Add/Sub operations.
1329 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1330                 InstrItinClass itin, string OpcodeStr, string Dt,
1331                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1332   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1333         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1334         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1335         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1336                                 (TyQ (MulOp (TyD DPR:$src2),
1337                                             (TyD DPR:$src3)))))]>;
1338 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1339                   InstrItinClass itin, string OpcodeStr, string Dt,
1340                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1341   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1342         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1343         NVMulSLFrm, itin,
1344         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1345         [(set QPR:$dst,
1346           (OpNode (TyQ QPR:$src1),
1347                   (TyQ (MulOp (TyD DPR:$src2),
1348                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1349                                                  imm:$lane))))))]>;
1350 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1351                     InstrItinClass itin, string OpcodeStr, string Dt,
1352                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1353   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1354         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1355         NVMulSLFrm, itin,
1356         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1357         [(set QPR:$dst,
1358           (OpNode (TyQ QPR:$src1),
1359                   (TyQ (MulOp (TyD DPR:$src2),
1360                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1361                                                  imm:$lane))))))]>;
1362
1363 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1364 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1365                    InstrItinClass itin, string OpcodeStr, string Dt,
1366                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1367                    SDNode OpNode>
1368   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1369         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1370         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1371         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1372                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src2),
1373                                                         (TyD DPR:$src3)))))))]>;
1374
1375 // Neon Long 3-argument intrinsic.  The destination register is
1376 // a quad-register and is also used as the first source operand register.
1377 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1378                InstrItinClass itin, string OpcodeStr, string Dt,
1379                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1380   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1381         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1382         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1383         [(set QPR:$dst,
1384           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1385 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1386                  string OpcodeStr, string Dt,
1387                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1388   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1389         (outs QPR:$dst),
1390         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1391         NVMulSLFrm, itin,
1392         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1393         [(set (ResTy QPR:$dst),
1394               (ResTy (IntOp (ResTy QPR:$src1),
1395                             (OpTy DPR:$src2),
1396                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1397                                                 imm:$lane)))))]>;
1398 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1399                    InstrItinClass itin, string OpcodeStr, string Dt,
1400                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1401   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1402         (outs QPR:$dst),
1403         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1404         NVMulSLFrm, itin,
1405         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1406         [(set (ResTy QPR:$dst),
1407               (ResTy (IntOp (ResTy QPR:$src1),
1408                             (OpTy DPR:$src2),
1409                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1410                                                 imm:$lane)))))]>;
1411
1412 // Narrowing 3-register intrinsics.
1413 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1414               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1415               Intrinsic IntOp, bit Commutable>
1416   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1417         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1418         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1419         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1420   let isCommutable = Commutable;
1421 }
1422
1423 // Long 3-register operations.
1424 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1425            InstrItinClass itin, string OpcodeStr, string Dt,
1426            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1427   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1428         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1429         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1430         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1431   let isCommutable = Commutable;
1432 }
1433 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1434              InstrItinClass itin, string OpcodeStr, string Dt,
1435              ValueType TyQ, ValueType TyD, SDNode OpNode>
1436   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1437         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1438         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1439         [(set QPR:$dst,
1440           (TyQ (OpNode (TyD DPR:$src1),
1441                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1442 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1443                InstrItinClass itin, string OpcodeStr, string Dt,
1444                ValueType TyQ, ValueType TyD, SDNode OpNode>
1445   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1446         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1447         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1448         [(set QPR:$dst,
1449           (TyQ (OpNode (TyD DPR:$src1),
1450                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1451
1452 // Long 3-register operations with explicitly extended operands.
1453 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1454               InstrItinClass itin, string OpcodeStr, string Dt,
1455               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1456               bit Commutable>
1457   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1458         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1459         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1460         [(set QPR:$dst, (OpNode (TyQ (ExtOp (TyD DPR:$src1))),
1461                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1462   let isCommutable = Commutable;
1463 }
1464
1465 // Long 3-register intrinsics with explicit extend (VABDL).
1466 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1467                  InstrItinClass itin, string OpcodeStr, string Dt,
1468                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1469                  bit Commutable>
1470   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1471         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1472         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1473         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1474                                                 (TyD DPR:$src2))))))]> {
1475   let isCommutable = Commutable;
1476 }
1477
1478 // Long 3-register intrinsics.
1479 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1480               InstrItinClass itin, string OpcodeStr, string Dt,
1481               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1482   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1483         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1484         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1485         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1486   let isCommutable = Commutable;
1487 }
1488 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1489                 string OpcodeStr, string Dt,
1490                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1491   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1492         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1493         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1494         [(set (ResTy QPR:$dst),
1495               (ResTy (IntOp (OpTy DPR:$src1),
1496                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1497                                                 imm:$lane)))))]>;
1498 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1499                   InstrItinClass itin, string OpcodeStr, string Dt,
1500                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1501   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1502         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1503         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1504         [(set (ResTy QPR:$dst),
1505               (ResTy (IntOp (OpTy DPR:$src1),
1506                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1507                                                 imm:$lane)))))]>;
1508
1509 // Wide 3-register operations.
1510 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1511            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1512            SDNode OpNode, SDNode ExtOp, bit Commutable>
1513   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1514         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1515         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1516         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1517                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1518   let isCommutable = Commutable;
1519 }
1520
1521 // Pairwise long 2-register intrinsics, both double- and quad-register.
1522 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1523                 bits<2> op17_16, bits<5> op11_7, bit op4,
1524                 string OpcodeStr, string Dt,
1525                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1526   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1527         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1528         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1529 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1530                 bits<2> op17_16, bits<5> op11_7, bit op4,
1531                 string OpcodeStr, string Dt,
1532                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1533   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1534         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1535         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1536
1537 // Pairwise long 2-register accumulate intrinsics,
1538 // both double- and quad-register.
1539 // The destination register is also used as the first source operand register.
1540 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1541                  bits<2> op17_16, bits<5> op11_7, bit op4,
1542                  string OpcodeStr, string Dt,
1543                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1544   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1545         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1546         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1547         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1548 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1549                  bits<2> op17_16, bits<5> op11_7, bit op4,
1550                  string OpcodeStr, string Dt,
1551                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1552   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1553         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1554         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1555         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1556
1557 // Shift by immediate,
1558 // both double- and quad-register.
1559 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1560              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1561              ValueType Ty, SDNode OpNode>
1562   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1563            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1564            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1565            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1566 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1567              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1568              ValueType Ty, SDNode OpNode>
1569   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1570            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1571            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1572            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1573
1574 // Long shift by immediate.
1575 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1576              string OpcodeStr, string Dt,
1577              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1578   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1579            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1580            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1581            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1582                                           (i32 imm:$SIMM))))]>;
1583
1584 // Narrow shift by immediate.
1585 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1586              InstrItinClass itin, string OpcodeStr, string Dt,
1587              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1588   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1589            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1590            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1591            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1592                                           (i32 imm:$SIMM))))]>;
1593
1594 // Shift right by immediate and accumulate,
1595 // both double- and quad-register.
1596 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1597                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1598   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1599            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1600            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1601            [(set DPR:$dst, (Ty (add DPR:$src1,
1602                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1603 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1604                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1605   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1606            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1607            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1608            [(set QPR:$dst, (Ty (add QPR:$src1,
1609                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1610
1611 // Shift by immediate and insert,
1612 // both double- and quad-register.
1613 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1614                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1615   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1616            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1617            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1618            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1619 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1620                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1621   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1622            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1623            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1624            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1625
1626 // Convert, with fractional bits immediate,
1627 // both double- and quad-register.
1628 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1629               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1630               Intrinsic IntOp>
1631   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1632            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1633            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1634            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1635 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1636               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1637               Intrinsic IntOp>
1638   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1639            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1640            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1641            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1642
1643 //===----------------------------------------------------------------------===//
1644 // Multiclasses
1645 //===----------------------------------------------------------------------===//
1646
1647 // Abbreviations used in multiclass suffixes:
1648 //   Q = quarter int (8 bit) elements
1649 //   H = half int (16 bit) elements
1650 //   S = single int (32 bit) elements
1651 //   D = double int (64 bit) elements
1652
1653 // Neon 2-register vector operations -- for disassembly only.
1654
1655 // First with only element sizes of 8, 16 and 32 bits:
1656 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1657                        bits<5> op11_7, bit op4, string opc, string Dt,
1658                        string asm> {
1659   // 64-bit vector types.
1660   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1661                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1662                   opc, !strconcat(Dt, "8"), asm, "", []>;
1663   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1664                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1665                   opc, !strconcat(Dt, "16"), asm, "", []>;
1666   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1667                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1668                   opc, !strconcat(Dt, "32"), asm, "", []>;
1669   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1670                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1671                   opc, "f32", asm, "", []> {
1672     let Inst{10} = 1; // overwrite F = 1
1673   }
1674
1675   // 128-bit vector types.
1676   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1677                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1678                   opc, !strconcat(Dt, "8"), asm, "", []>;
1679   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1680                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1681                   opc, !strconcat(Dt, "16"), asm, "", []>;
1682   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1683                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1684                   opc, !strconcat(Dt, "32"), asm, "", []>;
1685   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1686                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1687                   opc, "f32", asm, "", []> {
1688     let Inst{10} = 1; // overwrite F = 1
1689   }
1690 }
1691
1692 // Neon 3-register vector operations.
1693
1694 // First with only element sizes of 8, 16 and 32 bits:
1695 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1696                    InstrItinClass itinD16, InstrItinClass itinD32,
1697                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1698                    string OpcodeStr, string Dt,
1699                    SDNode OpNode, bit Commutable = 0> {
1700   // 64-bit vector types.
1701   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1702                    OpcodeStr, !strconcat(Dt, "8"),
1703                    v8i8, v8i8, OpNode, Commutable>;
1704   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1705                    OpcodeStr, !strconcat(Dt, "16"),
1706                    v4i16, v4i16, OpNode, Commutable>;
1707   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1708                    OpcodeStr, !strconcat(Dt, "32"),
1709                    v2i32, v2i32, OpNode, Commutable>;
1710
1711   // 128-bit vector types.
1712   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1713                    OpcodeStr, !strconcat(Dt, "8"),
1714                    v16i8, v16i8, OpNode, Commutable>;
1715   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1716                    OpcodeStr, !strconcat(Dt, "16"),
1717                    v8i16, v8i16, OpNode, Commutable>;
1718   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1719                    OpcodeStr, !strconcat(Dt, "32"),
1720                    v4i32, v4i32, OpNode, Commutable>;
1721 }
1722
1723 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1724   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1725                        v4i16, ShOp>;
1726   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1727                      v2i32, ShOp>;
1728   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1729                        v8i16, v4i16, ShOp>;
1730   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1731                      v4i32, v2i32, ShOp>;
1732 }
1733
1734 // ....then also with element size 64 bits:
1735 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1736                     InstrItinClass itinD, InstrItinClass itinQ,
1737                     string OpcodeStr, string Dt,
1738                     SDNode OpNode, bit Commutable = 0>
1739   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1740             OpcodeStr, Dt, OpNode, Commutable> {
1741   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1742                    OpcodeStr, !strconcat(Dt, "64"),
1743                    v1i64, v1i64, OpNode, Commutable>;
1744   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1745                    OpcodeStr, !strconcat(Dt, "64"),
1746                    v2i64, v2i64, OpNode, Commutable>;
1747 }
1748
1749
1750 // Neon Narrowing 2-register vector operations,
1751 //   source operand element sizes of 16, 32 and 64 bits:
1752 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1753                     bits<5> op11_7, bit op6, bit op4,
1754                     InstrItinClass itin, string OpcodeStr, string Dt,
1755                     SDNode OpNode> {
1756   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1757                    itin, OpcodeStr, !strconcat(Dt, "16"),
1758                    v8i8, v8i16, OpNode>;
1759   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1760                    itin, OpcodeStr, !strconcat(Dt, "32"),
1761                    v4i16, v4i32, OpNode>;
1762   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1763                    itin, OpcodeStr, !strconcat(Dt, "64"),
1764                    v2i32, v2i64, OpNode>;
1765 }
1766
1767 // Neon Narrowing 2-register vector intrinsics,
1768 //   source operand element sizes of 16, 32 and 64 bits:
1769 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1770                        bits<5> op11_7, bit op6, bit op4,
1771                        InstrItinClass itin, string OpcodeStr, string Dt,
1772                        Intrinsic IntOp> {
1773   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1774                       itin, OpcodeStr, !strconcat(Dt, "16"),
1775                       v8i8, v8i16, IntOp>;
1776   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1777                       itin, OpcodeStr, !strconcat(Dt, "32"),
1778                       v4i16, v4i32, IntOp>;
1779   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1780                       itin, OpcodeStr, !strconcat(Dt, "64"),
1781                       v2i32, v2i64, IntOp>;
1782 }
1783
1784
1785 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1786 //   source operand element sizes of 16, 32 and 64 bits:
1787 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1788                     string OpcodeStr, string Dt, SDNode OpNode> {
1789   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1790                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
1791   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1792                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1793   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1794                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1795 }
1796
1797
1798 // Neon 3-register vector intrinsics.
1799
1800 // First with only element sizes of 16 and 32 bits:
1801 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1802                      InstrItinClass itinD16, InstrItinClass itinD32,
1803                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1804                      string OpcodeStr, string Dt,
1805                      Intrinsic IntOp, bit Commutable = 0> {
1806   // 64-bit vector types.
1807   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1808                       OpcodeStr, !strconcat(Dt, "16"),
1809                       v4i16, v4i16, IntOp, Commutable>;
1810   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1811                       OpcodeStr, !strconcat(Dt, "32"),
1812                       v2i32, v2i32, IntOp, Commutable>;
1813
1814   // 128-bit vector types.
1815   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1816                       OpcodeStr, !strconcat(Dt, "16"),
1817                       v8i16, v8i16, IntOp, Commutable>;
1818   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1819                       OpcodeStr, !strconcat(Dt, "32"),
1820                       v4i32, v4i32, IntOp, Commutable>;
1821 }
1822
1823 multiclass N3VIntSL_HS<bits<4> op11_8,
1824                        InstrItinClass itinD16, InstrItinClass itinD32,
1825                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1826                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1827   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1828                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1829   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1830                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1831   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1832                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1833   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1834                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1835 }
1836
1837 // ....then also with element size of 8 bits:
1838 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1839                       InstrItinClass itinD16, InstrItinClass itinD32,
1840                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1841                       string OpcodeStr, string Dt,
1842                       Intrinsic IntOp, bit Commutable = 0>
1843   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1844               OpcodeStr, Dt, IntOp, Commutable> {
1845   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1846                       OpcodeStr, !strconcat(Dt, "8"),
1847                       v8i8, v8i8, IntOp, Commutable>;
1848   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1849                       OpcodeStr, !strconcat(Dt, "8"),
1850                       v16i8, v16i8, IntOp, Commutable>;
1851 }
1852
1853 // ....then also with element size of 64 bits:
1854 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1855                        InstrItinClass itinD16, InstrItinClass itinD32,
1856                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1857                        string OpcodeStr, string Dt,
1858                        Intrinsic IntOp, bit Commutable = 0>
1859   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1860                OpcodeStr, Dt, IntOp, Commutable> {
1861   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1862                       OpcodeStr, !strconcat(Dt, "64"),
1863                       v1i64, v1i64, IntOp, Commutable>;
1864   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1865                       OpcodeStr, !strconcat(Dt, "64"),
1866                       v2i64, v2i64, IntOp, Commutable>;
1867 }
1868
1869 // Neon Narrowing 3-register vector intrinsics,
1870 //   source operand element sizes of 16, 32 and 64 bits:
1871 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1872                        string OpcodeStr, string Dt,
1873                        Intrinsic IntOp, bit Commutable = 0> {
1874   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1875                       OpcodeStr, !strconcat(Dt, "16"),
1876                       v8i8, v8i16, IntOp, Commutable>;
1877   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1878                       OpcodeStr, !strconcat(Dt, "32"),
1879                       v4i16, v4i32, IntOp, Commutable>;
1880   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1881                       OpcodeStr, !strconcat(Dt, "64"),
1882                       v2i32, v2i64, IntOp, Commutable>;
1883 }
1884
1885
1886 // Neon Long 3-register vector operations.
1887
1888 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1889                     InstrItinClass itin16, InstrItinClass itin32,
1890                     string OpcodeStr, string Dt,
1891                     SDNode OpNode, bit Commutable = 0> {
1892   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
1893                    OpcodeStr, !strconcat(Dt, "8"),
1894                    v8i16, v8i8, OpNode, Commutable>;
1895   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
1896                    OpcodeStr, !strconcat(Dt, "16"),
1897                    v4i32, v4i16, OpNode, Commutable>;
1898   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
1899                    OpcodeStr, !strconcat(Dt, "32"),
1900                    v2i64, v2i32, OpNode, Commutable>;
1901 }
1902
1903 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
1904                      InstrItinClass itin, string OpcodeStr, string Dt,
1905                      SDNode OpNode> {
1906   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
1907                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1908   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
1909                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1910 }
1911
1912 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1913                        InstrItinClass itin16, InstrItinClass itin32,
1914                        string OpcodeStr, string Dt,
1915                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
1916   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
1917                       OpcodeStr, !strconcat(Dt, "8"),
1918                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
1919   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
1920                       OpcodeStr, !strconcat(Dt, "16"),
1921                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
1922   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
1923                       OpcodeStr, !strconcat(Dt, "32"),
1924                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
1925 }
1926
1927 // Neon Long 3-register vector intrinsics.
1928
1929 // First with only element sizes of 16 and 32 bits:
1930 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1931                       InstrItinClass itin16, InstrItinClass itin32,
1932                       string OpcodeStr, string Dt,
1933                       Intrinsic IntOp, bit Commutable = 0> {
1934   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
1935                       OpcodeStr, !strconcat(Dt, "16"),
1936                       v4i32, v4i16, IntOp, Commutable>;
1937   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
1938                       OpcodeStr, !strconcat(Dt, "32"),
1939                       v2i64, v2i32, IntOp, Commutable>;
1940 }
1941
1942 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1943                         InstrItinClass itin, string OpcodeStr, string Dt,
1944                         Intrinsic IntOp> {
1945   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1946                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1947   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1948                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1949 }
1950
1951 // ....then also with element size of 8 bits:
1952 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1953                        InstrItinClass itin16, InstrItinClass itin32,
1954                        string OpcodeStr, string Dt,
1955                        Intrinsic IntOp, bit Commutable = 0>
1956   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
1957                IntOp, Commutable> {
1958   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
1959                       OpcodeStr, !strconcat(Dt, "8"),
1960                       v8i16, v8i8, IntOp, Commutable>;
1961 }
1962
1963 // ....with explicit extend (VABDL).
1964 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1965                        InstrItinClass itin, string OpcodeStr, string Dt,
1966                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
1967   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
1968                          OpcodeStr, !strconcat(Dt, "8"),
1969                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
1970   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
1971                          OpcodeStr, !strconcat(Dt, "16"),
1972                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
1973   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
1974                          OpcodeStr, !strconcat(Dt, "32"),
1975                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
1976 }
1977
1978
1979 // Neon Wide 3-register vector intrinsics,
1980 //   source operand element sizes of 8, 16 and 32 bits:
1981 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1982                     string OpcodeStr, string Dt,
1983                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
1984   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
1985                    OpcodeStr, !strconcat(Dt, "8"),
1986                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
1987   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
1988                    OpcodeStr, !strconcat(Dt, "16"),
1989                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
1990   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
1991                    OpcodeStr, !strconcat(Dt, "32"),
1992                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
1993 }
1994
1995
1996 // Neon Multiply-Op vector operations,
1997 //   element sizes of 8, 16 and 32 bits:
1998 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1999                         InstrItinClass itinD16, InstrItinClass itinD32,
2000                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2001                         string OpcodeStr, string Dt, SDNode OpNode> {
2002   // 64-bit vector types.
2003   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2004                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2005   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2006                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2007   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2008                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2009
2010   // 128-bit vector types.
2011   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2012                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2013   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2014                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2015   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2016                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2017 }
2018
2019 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2020                          InstrItinClass itinD16, InstrItinClass itinD32,
2021                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2022                          string OpcodeStr, string Dt, SDNode ShOp> {
2023   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2024                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2025   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2026                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2027   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2028                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2029                             mul, ShOp>;
2030   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2031                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2032                           mul, ShOp>;
2033 }
2034
2035 // Neon Intrinsic-Op vector operations,
2036 //   element sizes of 8, 16 and 32 bits:
2037 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2038                         InstrItinClass itinD, InstrItinClass itinQ,
2039                         string OpcodeStr, string Dt, Intrinsic IntOp,
2040                         SDNode OpNode> {
2041   // 64-bit vector types.
2042   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2043                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2044   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2045                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2046   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2047                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2048
2049   // 128-bit vector types.
2050   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2051                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2052   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2053                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2054   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2055                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2056 }
2057
2058 // Neon 3-argument intrinsics,
2059 //   element sizes of 8, 16 and 32 bits:
2060 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2061                        InstrItinClass itinD, InstrItinClass itinQ,
2062                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2063   // 64-bit vector types.
2064   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2065                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2066   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2067                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2068   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2069                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2070
2071   // 128-bit vector types.
2072   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2073                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2074   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2075                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2076   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2077                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2078 }
2079
2080
2081 // Neon Long Multiply-Op vector operations,
2082 //   element sizes of 8, 16 and 32 bits:
2083 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2084                          InstrItinClass itin16, InstrItinClass itin32,
2085                          string OpcodeStr, string Dt, SDNode MulOp,
2086                          SDNode OpNode> {
2087   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2088                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2089   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2090                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2091   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2092                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2093 }
2094
2095 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2096                           string Dt, SDNode MulOp, SDNode OpNode> {
2097   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2098                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2099   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2100                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2101 }
2102
2103
2104 // Neon Long 3-argument intrinsics.
2105
2106 // First with only element sizes of 16 and 32 bits:
2107 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2108                        InstrItinClass itin16, InstrItinClass itin32,
2109                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2110   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2111                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2112   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2113                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2114 }
2115
2116 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2117                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2118   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2119                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2120   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2121                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2122 }
2123
2124 // ....then also with element size of 8 bits:
2125 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2126                         InstrItinClass itin16, InstrItinClass itin32,
2127                         string OpcodeStr, string Dt, Intrinsic IntOp>
2128   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2129   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2130                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2131 }
2132
2133 // ....with explicit extend (VABAL).
2134 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2135                             InstrItinClass itin, string OpcodeStr, string Dt,
2136                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2137   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2138                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2139                            IntOp, ExtOp, OpNode>;
2140   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2141                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2142                            IntOp, ExtOp, OpNode>;
2143   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2144                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2145                            IntOp, ExtOp, OpNode>;
2146 }
2147
2148
2149 // Neon 2-register vector intrinsics,
2150 //   element sizes of 8, 16 and 32 bits:
2151 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2152                       bits<5> op11_7, bit op4,
2153                       InstrItinClass itinD, InstrItinClass itinQ,
2154                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2155   // 64-bit vector types.
2156   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2157                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2158   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2159                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2160   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2161                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2162
2163   // 128-bit vector types.
2164   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2165                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2166   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2167                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2168   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2169                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2170 }
2171
2172
2173 // Neon Pairwise long 2-register intrinsics,
2174 //   element sizes of 8, 16 and 32 bits:
2175 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2176                         bits<5> op11_7, bit op4,
2177                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2178   // 64-bit vector types.
2179   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2180                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2181   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2182                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2183   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2184                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2185
2186   // 128-bit vector types.
2187   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2188                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2189   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2190                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2191   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2192                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2193 }
2194
2195
2196 // Neon Pairwise long 2-register accumulate intrinsics,
2197 //   element sizes of 8, 16 and 32 bits:
2198 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2199                          bits<5> op11_7, bit op4,
2200                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2201   // 64-bit vector types.
2202   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2203                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2204   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2205                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2206   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2207                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2208
2209   // 128-bit vector types.
2210   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2211                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2212   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2213                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2214   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2215                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2216 }
2217
2218
2219 // Neon 2-register vector shift by immediate,
2220 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2221 //   element sizes of 8, 16, 32 and 64 bits:
2222 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2223                      InstrItinClass itin, string OpcodeStr, string Dt,
2224                      SDNode OpNode, Format f> {
2225   // 64-bit vector types.
2226   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2227                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2228     let Inst{21-19} = 0b001; // imm6 = 001xxx
2229   }
2230   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2231                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2232     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2233   }
2234   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2235                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2236     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2237   }
2238   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2239                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2240                              // imm6 = xxxxxx
2241
2242   // 128-bit vector types.
2243   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2244                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2245     let Inst{21-19} = 0b001; // imm6 = 001xxx
2246   }
2247   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2248                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2249     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2250   }
2251   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2252                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2253     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2254   }
2255   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2256                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2257                              // imm6 = xxxxxx
2258 }
2259
2260 // Neon Shift-Accumulate vector operations,
2261 //   element sizes of 8, 16, 32 and 64 bits:
2262 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2263                          string OpcodeStr, string Dt, SDNode ShOp> {
2264   // 64-bit vector types.
2265   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2266                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2267     let Inst{21-19} = 0b001; // imm6 = 001xxx
2268   }
2269   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2270                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2271     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2272   }
2273   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2274                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2275     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2276   }
2277   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2278                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2279                              // imm6 = xxxxxx
2280
2281   // 128-bit vector types.
2282   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2283                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2284     let Inst{21-19} = 0b001; // imm6 = 001xxx
2285   }
2286   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2287                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2288     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2289   }
2290   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2291                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2292     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2293   }
2294   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2295                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2296                              // imm6 = xxxxxx
2297 }
2298
2299
2300 // Neon Shift-Insert vector operations,
2301 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2302 //   element sizes of 8, 16, 32 and 64 bits:
2303 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2304                          string OpcodeStr, SDNode ShOp,
2305                          Format f> {
2306   // 64-bit vector types.
2307   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2308                         f, OpcodeStr, "8", v8i8, ShOp> {
2309     let Inst{21-19} = 0b001; // imm6 = 001xxx
2310   }
2311   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2312                         f, OpcodeStr, "16", v4i16, ShOp> {
2313     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2314   }
2315   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2316                         f, OpcodeStr, "32", v2i32, ShOp> {
2317     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2318   }
2319   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2320                         f, OpcodeStr, "64", v1i64, ShOp>;
2321                              // imm6 = xxxxxx
2322
2323   // 128-bit vector types.
2324   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2325                         f, OpcodeStr, "8", v16i8, ShOp> {
2326     let Inst{21-19} = 0b001; // imm6 = 001xxx
2327   }
2328   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2329                         f, OpcodeStr, "16", v8i16, ShOp> {
2330     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2331   }
2332   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2333                         f, OpcodeStr, "32", v4i32, ShOp> {
2334     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2335   }
2336   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2337                         f, OpcodeStr, "64", v2i64, ShOp>;
2338                              // imm6 = xxxxxx
2339 }
2340
2341 // Neon Shift Long operations,
2342 //   element sizes of 8, 16, 32 bits:
2343 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2344                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2345   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2346                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2347     let Inst{21-19} = 0b001; // imm6 = 001xxx
2348   }
2349   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2350                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2351     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2352   }
2353   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2354                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2355     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2356   }
2357 }
2358
2359 // Neon Shift Narrow operations,
2360 //   element sizes of 16, 32, 64 bits:
2361 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2362                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2363                       SDNode OpNode> {
2364   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2365                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2366     let Inst{21-19} = 0b001; // imm6 = 001xxx
2367   }
2368   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2369                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2370     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2371   }
2372   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2373                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2374     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2375   }
2376 }
2377
2378 //===----------------------------------------------------------------------===//
2379 // Instruction Definitions.
2380 //===----------------------------------------------------------------------===//
2381
2382 // Vector Add Operations.
2383
2384 //   VADD     : Vector Add (integer and floating-point)
2385 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2386                          add, 1>;
2387 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2388                      v2f32, v2f32, fadd, 1>;
2389 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2390                      v4f32, v4f32, fadd, 1>;
2391 //   VADDL    : Vector Add Long (Q = D + D)
2392 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2393                             "vaddl", "s", add, sext, 1>;
2394 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2395                             "vaddl", "u", add, zext, 1>;
2396 //   VADDW    : Vector Add Wide (Q = Q + D)
2397 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2398 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2399 //   VHADD    : Vector Halving Add
2400 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2401                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2402                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2403 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2404                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2405                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2406 //   VRHADD   : Vector Rounding Halving Add
2407 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2408                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2409                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2410 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2411                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2412                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2413 //   VQADD    : Vector Saturating Add
2414 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2415                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2416                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2417 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2418                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2419                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2420 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2421 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2422                             int_arm_neon_vaddhn, 1>;
2423 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2424 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2425                             int_arm_neon_vraddhn, 1>;
2426
2427 // Vector Multiply Operations.
2428
2429 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2430 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2431                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2432 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2433                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2434 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2435                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2436 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2437                      v2f32, v2f32, fmul, 1>;
2438 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2439                      v4f32, v4f32, fmul, 1>;
2440 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2441 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2442 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2443                        v2f32, fmul>;
2444
2445 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2446                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2447           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2448                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2449                                       (DSubReg_i16_reg imm:$lane))),
2450                               (SubReg_i16_lane imm:$lane)))>;
2451 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2452                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2453           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2454                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2455                                       (DSubReg_i32_reg imm:$lane))),
2456                               (SubReg_i32_lane imm:$lane)))>;
2457 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2458                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2459           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2460                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2461                                    (DSubReg_i32_reg imm:$lane))),
2462                            (SubReg_i32_lane imm:$lane)))>;
2463
2464 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2465 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2466                           IIC_VMULi16Q, IIC_VMULi32Q,
2467                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2468 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2469                             IIC_VMULi16Q, IIC_VMULi32Q,
2470                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2471 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2472                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2473                                                             imm:$lane)))),
2474           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2475                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2476                                          (DSubReg_i16_reg imm:$lane))),
2477                                  (SubReg_i16_lane imm:$lane)))>;
2478 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2479                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2480                                                             imm:$lane)))),
2481           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2482                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2483                                          (DSubReg_i32_reg imm:$lane))),
2484                                  (SubReg_i32_lane imm:$lane)))>;
2485
2486 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2487 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2488                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2489                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2490 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2491                               IIC_VMULi16Q, IIC_VMULi32Q,
2492                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2493 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2494                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2495                                                              imm:$lane)))),
2496           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2497                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2498                                           (DSubReg_i16_reg imm:$lane))),
2499                                   (SubReg_i16_lane imm:$lane)))>;
2500 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2501                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2502                                                              imm:$lane)))),
2503           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2504                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2505                                           (DSubReg_i32_reg imm:$lane))),
2506                                   (SubReg_i32_lane imm:$lane)))>;
2507
2508 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2509 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2510                          "vmull", "s", NEONvmulls, 1>;
2511 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2512                          "vmull", "u", NEONvmullu, 1>;
2513 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2514                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2515 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
2516 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
2517
2518 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2519 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2520                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2521 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2522                              "vqdmull", "s", int_arm_neon_vqdmull>;
2523
2524 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2525
2526 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2527 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2528                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2529 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2530                           v2f32, fmul, fadd>;
2531 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2532                           v4f32, fmul, fadd>;
2533 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2534                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2535 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2536                             v2f32, fmul, fadd>;
2537 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2538                             v4f32, v2f32, fmul, fadd>;
2539
2540 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2541                   (mul (v8i16 QPR:$src2),
2542                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2543           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2544                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2545                                       (DSubReg_i16_reg imm:$lane))),
2546                               (SubReg_i16_lane imm:$lane)))>;
2547
2548 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2549                   (mul (v4i32 QPR:$src2),
2550                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2551           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2552                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2553                                       (DSubReg_i32_reg imm:$lane))),
2554                               (SubReg_i32_lane imm:$lane)))>;
2555
2556 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2557                   (fmul (v4f32 QPR:$src2),
2558                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2559           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2560                            (v4f32 QPR:$src2),
2561                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2562                                    (DSubReg_i32_reg imm:$lane))),
2563                            (SubReg_i32_lane imm:$lane)))>;
2564
2565 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2566 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2567                               "vmlal", "s", NEONvmulls, add>;
2568 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2569                               "vmlal", "u", NEONvmullu, add>;
2570
2571 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
2572 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
2573
2574 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2575 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2576                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2577 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2578
2579 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2580 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2581                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2582 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2583                           v2f32, fmul, fsub>;
2584 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2585                           v4f32, fmul, fsub>;
2586 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2587                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2588 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2589                             v2f32, fmul, fsub>;
2590 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2591                             v4f32, v2f32, fmul, fsub>;
2592
2593 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2594                   (mul (v8i16 QPR:$src2),
2595                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2596           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2597                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2598                                       (DSubReg_i16_reg imm:$lane))),
2599                               (SubReg_i16_lane imm:$lane)))>;
2600
2601 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2602                   (mul (v4i32 QPR:$src2),
2603                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2604           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2605                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2606                                       (DSubReg_i32_reg imm:$lane))),
2607                               (SubReg_i32_lane imm:$lane)))>;
2608
2609 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2610                   (fmul (v4f32 QPR:$src2),
2611                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2612           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2613                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2614                                    (DSubReg_i32_reg imm:$lane))),
2615                            (SubReg_i32_lane imm:$lane)))>;
2616
2617 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2618 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2619                               "vmlsl", "s", NEONvmulls, sub>;
2620 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2621                               "vmlsl", "u", NEONvmullu, sub>;
2622
2623 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
2624 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
2625
2626 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2627 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2628                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2629 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2630
2631 // Vector Subtract Operations.
2632
2633 //   VSUB     : Vector Subtract (integer and floating-point)
2634 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2635                          "vsub", "i", sub, 0>;
2636 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2637                      v2f32, v2f32, fsub, 0>;
2638 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2639                      v4f32, v4f32, fsub, 0>;
2640 //   VSUBL    : Vector Subtract Long (Q = D - D)
2641 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2642                             "vsubl", "s", sub, sext, 0>;
2643 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2644                             "vsubl", "u", sub, zext, 0>;
2645 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2646 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
2647 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
2648 //   VHSUB    : Vector Halving Subtract
2649 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2650                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2651                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2652 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2653                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2654                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2655 //   VQSUB    : Vector Saturing Subtract
2656 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2657                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2658                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2659 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2660                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2661                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2662 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2663 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2664                             int_arm_neon_vsubhn, 0>;
2665 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2666 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2667                             int_arm_neon_vrsubhn, 0>;
2668
2669 // Vector Comparisons.
2670
2671 //   VCEQ     : Vector Compare Equal
2672 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2673                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2674 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2675                      NEONvceq, 1>;
2676 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2677                      NEONvceq, 1>;
2678 // For disassembly only.
2679 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2680                             "$dst, $src, #0">;
2681
2682 //   VCGE     : Vector Compare Greater Than or Equal
2683 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2684                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2685 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2686                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2687 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2688                      NEONvcge, 0>;
2689 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2690                      NEONvcge, 0>;
2691 // For disassembly only.
2692 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2693                             "$dst, $src, #0">;
2694 // For disassembly only.
2695 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2696                             "$dst, $src, #0">;
2697
2698 //   VCGT     : Vector Compare Greater Than
2699 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2700                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2701 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2702                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2703 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2704                      NEONvcgt, 0>;
2705 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2706                      NEONvcgt, 0>;
2707 // For disassembly only.
2708 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2709                             "$dst, $src, #0">;
2710 // For disassembly only.
2711 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2712                             "$dst, $src, #0">;
2713
2714 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2715 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2716                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2717 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2718                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2719 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2720 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2721                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2722 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2723                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2724 //   VTST     : Vector Test Bits
2725 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2726                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2727
2728 // Vector Bitwise Operations.
2729
2730 def vnotd : PatFrag<(ops node:$in),
2731                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
2732 def vnotq : PatFrag<(ops node:$in),
2733                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
2734
2735
2736 //   VAND     : Vector Bitwise AND
2737 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2738                       v2i32, v2i32, and, 1>;
2739 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2740                       v4i32, v4i32, and, 1>;
2741
2742 //   VEOR     : Vector Bitwise Exclusive OR
2743 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2744                       v2i32, v2i32, xor, 1>;
2745 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2746                       v4i32, v4i32, xor, 1>;
2747
2748 //   VORR     : Vector Bitwise OR
2749 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2750                       v2i32, v2i32, or, 1>;
2751 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2752                       v4i32, v4i32, or, 1>;
2753
2754 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2755 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2756                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2757                      "vbic", "$dst, $src1, $src2", "",
2758                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2759                                                  (vnotd DPR:$src2))))]>;
2760 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2761                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2762                      "vbic", "$dst, $src1, $src2", "",
2763                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2764                                                  (vnotq QPR:$src2))))]>;
2765
2766 //   VORN     : Vector Bitwise OR NOT
2767 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2768                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2769                      "vorn", "$dst, $src1, $src2", "",
2770                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2771                                                 (vnotd DPR:$src2))))]>;
2772 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2773                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2774                      "vorn", "$dst, $src1, $src2", "",
2775                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2776                                                 (vnotq QPR:$src2))))]>;
2777
2778 //   VMVN     : Vector Bitwise NOT (Immediate)
2779
2780 let isReMaterializable = 1 in {
2781 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
2782                          (ins nModImm:$SIMM), IIC_VMOVImm,
2783                          "vmvn", "i16", "$dst, $SIMM", "",
2784                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]>;
2785 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
2786                          (ins nModImm:$SIMM), IIC_VMOVImm,
2787                          "vmvn", "i16", "$dst, $SIMM", "",
2788                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]>;
2789
2790 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
2791                          (ins nModImm:$SIMM), IIC_VMOVImm,
2792                          "vmvn", "i32", "$dst, $SIMM", "",
2793                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]>;
2794 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
2795                          (ins nModImm:$SIMM), IIC_VMOVImm,
2796                          "vmvn", "i32", "$dst, $SIMM", "",
2797                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]>;
2798 }
2799
2800 //   VMVN     : Vector Bitwise NOT
2801 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2802                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2803                      "vmvn", "$dst, $src", "",
2804                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
2805 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2806                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2807                      "vmvn", "$dst, $src", "",
2808                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
2809 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
2810 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
2811
2812 //   VBSL     : Vector Bitwise Select
2813 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2814                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2815                      N3RegFrm, IIC_VCNTiD,
2816                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2817                      [(set DPR:$dst,
2818                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2819                                   (and DPR:$src3, (vnotd DPR:$src1)))))]>;
2820 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2821                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2822                      N3RegFrm, IIC_VCNTiQ,
2823                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2824                      [(set QPR:$dst,
2825                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2826                                   (and QPR:$src3, (vnotq QPR:$src1)))))]>;
2827
2828 //   VBIF     : Vector Bitwise Insert if False
2829 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2830 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2831                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2832                      N3RegFrm, IIC_VBINiD,
2833                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2834                      [/* For disassembly only; pattern left blank */]>;
2835 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2836                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2837                      N3RegFrm, IIC_VBINiQ,
2838                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2839                      [/* For disassembly only; pattern left blank */]>;
2840
2841 //   VBIT     : Vector Bitwise Insert if True
2842 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2843 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2844                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2845                      N3RegFrm, IIC_VBINiD,
2846                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2847                      [/* For disassembly only; pattern left blank */]>;
2848 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2849                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2850                      N3RegFrm, IIC_VBINiQ,
2851                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2852                      [/* For disassembly only; pattern left blank */]>;
2853
2854 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2855 // for equivalent operations with different register constraints; it just
2856 // inserts copies.
2857
2858 // Vector Absolute Differences.
2859
2860 //   VABD     : Vector Absolute Difference
2861 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2862                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2863                            "vabd", "s", int_arm_neon_vabds, 1>;
2864 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2865                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2866                            "vabd", "u", int_arm_neon_vabdu, 1>;
2867 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2868                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
2869 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2870                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
2871
2872 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2873 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
2874                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
2875 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
2876                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
2877
2878 //   VABA     : Vector Absolute Difference and Accumulate
2879 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2880                              "vaba", "s", int_arm_neon_vabds, add>;
2881 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2882                              "vaba", "u", int_arm_neon_vabdu, add>;
2883
2884 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2885 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
2886                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
2887 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
2888                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
2889
2890 // Vector Maximum and Minimum.
2891
2892 //   VMAX     : Vector Maximum
2893 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
2894                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2895                            "vmax", "s", int_arm_neon_vmaxs, 1>;
2896 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
2897                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2898                            "vmax", "u", int_arm_neon_vmaxu, 1>;
2899 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
2900                         "vmax", "f32",
2901                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2902 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2903                         "vmax", "f32",
2904                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2905
2906 //   VMIN     : Vector Minimum
2907 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
2908                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2909                            "vmin", "s", int_arm_neon_vmins, 1>;
2910 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
2911                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2912                            "vmin", "u", int_arm_neon_vminu, 1>;
2913 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
2914                         "vmin", "f32",
2915                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2916 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2917                         "vmin", "f32",
2918                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2919
2920 // Vector Pairwise Operations.
2921
2922 //   VPADD    : Vector Pairwise Add
2923 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2924                         "vpadd", "i8",
2925                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2926 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2927                         "vpadd", "i16",
2928                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2929 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2930                         "vpadd", "i32",
2931                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2932 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
2933                         IIC_VBIND, "vpadd", "f32",
2934                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2935
2936 //   VPADDL   : Vector Pairwise Add Long
2937 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2938                              int_arm_neon_vpaddls>;
2939 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2940                              int_arm_neon_vpaddlu>;
2941
2942 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2943 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2944                               int_arm_neon_vpadals>;
2945 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2946                               int_arm_neon_vpadalu>;
2947
2948 //   VPMAX    : Vector Pairwise Maximum
2949 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2950                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2951 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2952                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2953 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2954                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2955 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2956                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2957 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2958                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2959 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2960                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2961 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2962                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2963
2964 //   VPMIN    : Vector Pairwise Minimum
2965 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2966                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
2967 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2968                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
2969 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2970                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
2971 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2972                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
2973 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2974                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
2975 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2976                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
2977 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
2978                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
2979
2980 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2981
2982 //   VRECPE   : Vector Reciprocal Estimate
2983 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2984                         IIC_VUNAD, "vrecpe", "u32",
2985                         v2i32, v2i32, int_arm_neon_vrecpe>;
2986 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2987                         IIC_VUNAQ, "vrecpe", "u32",
2988                         v4i32, v4i32, int_arm_neon_vrecpe>;
2989 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2990                         IIC_VUNAD, "vrecpe", "f32",
2991                         v2f32, v2f32, int_arm_neon_vrecpe>;
2992 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2993                         IIC_VUNAQ, "vrecpe", "f32",
2994                         v4f32, v4f32, int_arm_neon_vrecpe>;
2995
2996 //   VRECPS   : Vector Reciprocal Step
2997 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2998                         IIC_VRECSD, "vrecps", "f32",
2999                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3000 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3001                         IIC_VRECSQ, "vrecps", "f32",
3002                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3003
3004 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3005 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3006                          IIC_VUNAD, "vrsqrte", "u32",
3007                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3008 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3009                          IIC_VUNAQ, "vrsqrte", "u32",
3010                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3011 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3012                          IIC_VUNAD, "vrsqrte", "f32",
3013                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3014 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3015                          IIC_VUNAQ, "vrsqrte", "f32",
3016                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3017
3018 //   VRSQRTS  : Vector Reciprocal Square Root Step
3019 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3020                         IIC_VRECSD, "vrsqrts", "f32",
3021                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3022 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3023                         IIC_VRECSQ, "vrsqrts", "f32",
3024                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3025
3026 // Vector Shifts.
3027
3028 //   VSHL     : Vector Shift
3029 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
3030                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3031                             "vshl", "s", int_arm_neon_vshifts, 0>;
3032 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
3033                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3034                             "vshl", "u", int_arm_neon_vshiftu, 0>;
3035 //   VSHL     : Vector Shift Left (Immediate)
3036 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3037                            N2RegVShLFrm>;
3038 //   VSHR     : Vector Shift Right (Immediate)
3039 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3040                            N2RegVShRFrm>;
3041 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3042                            N2RegVShRFrm>;
3043
3044 //   VSHLL    : Vector Shift Left Long
3045 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3046 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3047
3048 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3049 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3050                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3051                 ValueType OpTy, SDNode OpNode>
3052   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3053            ResTy, OpTy, OpNode> {
3054   let Inst{21-16} = op21_16;
3055 }
3056 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3057                           v8i16, v8i8, NEONvshlli>;
3058 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3059                           v4i32, v4i16, NEONvshlli>;
3060 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3061                           v2i64, v2i32, NEONvshlli>;
3062
3063 //   VSHRN    : Vector Shift Right and Narrow
3064 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3065                            NEONvshrn>;
3066
3067 //   VRSHL    : Vector Rounding Shift
3068 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
3069                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3070                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
3071 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
3072                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3073                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
3074 //   VRSHR    : Vector Rounding Shift Right
3075 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3076                            N2RegVShRFrm>;
3077 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3078                            N2RegVShRFrm>;
3079
3080 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3081 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3082                            NEONvrshrn>;
3083
3084 //   VQSHL    : Vector Saturating Shift
3085 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
3086                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3087                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
3088 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
3089                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3090                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
3091 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3092 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3093                            N2RegVShLFrm>;
3094 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3095                            N2RegVShLFrm>;
3096 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3097 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3098                            N2RegVShLFrm>;
3099
3100 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3101 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3102                            NEONvqshrns>;
3103 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3104                            NEONvqshrnu>;
3105
3106 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3107 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3108                            NEONvqshrnsu>;
3109
3110 //   VQRSHL   : Vector Saturating Rounding Shift
3111 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
3112                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3113                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
3114 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
3115                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3116                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
3117
3118 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3119 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3120                            NEONvqrshrns>;
3121 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3122                            NEONvqrshrnu>;
3123
3124 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3125 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3126                            NEONvqrshrnsu>;
3127
3128 //   VSRA     : Vector Shift Right and Accumulate
3129 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3130 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3131 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3132 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3133 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3134
3135 //   VSLI     : Vector Shift Left and Insert
3136 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3137 //   VSRI     : Vector Shift Right and Insert
3138 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3139
3140 // Vector Absolute and Saturating Absolute.
3141
3142 //   VABS     : Vector Absolute Value
3143 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3144                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3145                            int_arm_neon_vabs>;
3146 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3147                         IIC_VUNAD, "vabs", "f32",
3148                         v2f32, v2f32, int_arm_neon_vabs>;
3149 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3150                         IIC_VUNAQ, "vabs", "f32",
3151                         v4f32, v4f32, int_arm_neon_vabs>;
3152
3153 //   VQABS    : Vector Saturating Absolute Value
3154 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3155                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3156                            int_arm_neon_vqabs>;
3157
3158 // Vector Negate.
3159
3160 def vnegd  : PatFrag<(ops node:$in),
3161                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3162 def vnegq  : PatFrag<(ops node:$in),
3163                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3164
3165 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3166   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3167         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3168         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3169 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3170   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3171         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3172         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3173
3174 //   VNEG     : Vector Negate (integer)
3175 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3176 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3177 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3178 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3179 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3180 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3181
3182 //   VNEG     : Vector Negate (floating-point)
3183 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3184                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3185                     "vneg", "f32", "$dst, $src", "",
3186                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3187 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3188                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3189                     "vneg", "f32", "$dst, $src", "",
3190                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3191
3192 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3193 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3194 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3195 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3196 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3197 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3198
3199 //   VQNEG    : Vector Saturating Negate
3200 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3201                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3202                            int_arm_neon_vqneg>;
3203
3204 // Vector Bit Counting Operations.
3205
3206 //   VCLS     : Vector Count Leading Sign Bits
3207 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3208                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3209                            int_arm_neon_vcls>;
3210 //   VCLZ     : Vector Count Leading Zeros
3211 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3212                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3213                            int_arm_neon_vclz>;
3214 //   VCNT     : Vector Count One Bits
3215 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3216                         IIC_VCNTiD, "vcnt", "8",
3217                         v8i8, v8i8, int_arm_neon_vcnt>;
3218 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3219                         IIC_VCNTiQ, "vcnt", "8",
3220                         v16i8, v16i8, int_arm_neon_vcnt>;
3221
3222 // Vector Swap -- for disassembly only.
3223 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3224                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3225                      "vswp", "$dst, $src", "", []>;
3226 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3227                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3228                      "vswp", "$dst, $src", "", []>;
3229
3230 // Vector Move Operations.
3231
3232 //   VMOV     : Vector Move (Register)
3233
3234 let neverHasSideEffects = 1 in {
3235 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3236                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3237 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3238                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3239
3240 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3241 // be expanded after register allocation is completed.
3242 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3243                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3244
3245 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3246                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3247 } // neverHasSideEffects
3248
3249 //   VMOV     : Vector Move (Immediate)
3250
3251 let isReMaterializable = 1 in {
3252 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3253                          (ins nModImm:$SIMM), IIC_VMOVImm,
3254                          "vmov", "i8", "$dst, $SIMM", "",
3255                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3256 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3257                          (ins nModImm:$SIMM), IIC_VMOVImm,
3258                          "vmov", "i8", "$dst, $SIMM", "",
3259                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3260
3261 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3262                          (ins nModImm:$SIMM), IIC_VMOVImm,
3263                          "vmov", "i16", "$dst, $SIMM", "",
3264                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]>;
3265 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3266                          (ins nModImm:$SIMM), IIC_VMOVImm,
3267                          "vmov", "i16", "$dst, $SIMM", "",
3268                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]>;
3269
3270 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3271                          (ins nModImm:$SIMM), IIC_VMOVImm,
3272                          "vmov", "i32", "$dst, $SIMM", "",
3273                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]>;
3274 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3275                          (ins nModImm:$SIMM), IIC_VMOVImm,
3276                          "vmov", "i32", "$dst, $SIMM", "",
3277                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]>;
3278
3279 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3280                          (ins nModImm:$SIMM), IIC_VMOVImm,
3281                          "vmov", "i64", "$dst, $SIMM", "",
3282                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3283 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3284                          (ins nModImm:$SIMM), IIC_VMOVImm,
3285                          "vmov", "i64", "$dst, $SIMM", "",
3286                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3287 } // isReMaterializable
3288
3289 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3290
3291 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3292                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3293                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
3294                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
3295                                            imm:$lane))]>;
3296 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3297                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3298                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
3299                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
3300                                            imm:$lane))]>;
3301 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3302                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3303                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
3304                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
3305                                            imm:$lane))]>;
3306 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3307                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3308                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
3309                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
3310                                            imm:$lane))]>;
3311 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3312                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3313                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
3314                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
3315                                            imm:$lane))]>;
3316 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3317 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3318           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3319                            (DSubReg_i8_reg imm:$lane))),
3320                      (SubReg_i8_lane imm:$lane))>;
3321 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3322           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3323                              (DSubReg_i16_reg imm:$lane))),
3324                      (SubReg_i16_lane imm:$lane))>;
3325 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3326           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3327                            (DSubReg_i8_reg imm:$lane))),
3328                      (SubReg_i8_lane imm:$lane))>;
3329 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3330           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3331                              (DSubReg_i16_reg imm:$lane))),
3332                      (SubReg_i16_lane imm:$lane))>;
3333 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3334           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3335                              (DSubReg_i32_reg imm:$lane))),
3336                      (SubReg_i32_lane imm:$lane))>;
3337 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3338           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3339                           (SSubReg_f32_reg imm:$src2))>;
3340 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3341           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3342                           (SSubReg_f32_reg imm:$src2))>;
3343 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3344 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3345 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3346           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3347
3348
3349 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3350
3351 let Constraints = "$src1 = $dst" in {
3352 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
3353                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3354                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
3355                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
3356                                            GPR:$src2, imm:$lane))]>;
3357 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
3358                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3359                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
3360                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
3361                                            GPR:$src2, imm:$lane))]>;
3362 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
3363                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3364                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
3365                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
3366                                            GPR:$src2, imm:$lane))]>;
3367 }
3368 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3369           (v16i8 (INSERT_SUBREG QPR:$src1,
3370                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3371                                    (DSubReg_i8_reg imm:$lane))),
3372                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3373                   (DSubReg_i8_reg imm:$lane)))>;
3374 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3375           (v8i16 (INSERT_SUBREG QPR:$src1,
3376                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3377                                      (DSubReg_i16_reg imm:$lane))),
3378                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3379                   (DSubReg_i16_reg imm:$lane)))>;
3380 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3381           (v4i32 (INSERT_SUBREG QPR:$src1,
3382                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3383                                      (DSubReg_i32_reg imm:$lane))),
3384                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3385                   (DSubReg_i32_reg imm:$lane)))>;
3386
3387 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3388           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3389                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3390 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3391           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3392                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3393
3394 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3395 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3396 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3397           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3398
3399 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3400           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3401 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3402           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3403 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3404           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3405
3406 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3407           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3408 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3409           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3410 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3411           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3412
3413 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3414           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3415                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3416                          dsub_0)>;
3417 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3418           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3419                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3420                          dsub_0)>;
3421 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3422           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3423                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3424                          dsub_0)>;
3425
3426 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3427
3428 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3429   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3430           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3431           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3432 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3433   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3434           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3435           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3436
3437 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3438 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3439 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3440 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3441 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3442 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3443
3444 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3445                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3446                       [(set DPR:$dst, (v2f32 (NEONvdup
3447                                               (f32 (bitconvert GPR:$src)))))]>;
3448 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3449                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3450                       [(set QPR:$dst, (v4f32 (NEONvdup
3451                                               (f32 (bitconvert GPR:$src)))))]>;
3452
3453 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3454
3455 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3456               ValueType Ty>
3457   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3458               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3459               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3460
3461 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3462               ValueType ResTy, ValueType OpTy>
3463   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3464               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3465               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3466                                       imm:$lane)))]>;
3467
3468 // Inst{19-16} is partially specified depending on the element size.
3469
3470 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3471 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3472 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3473 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3474 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3475 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3476 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3477 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3478
3479 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3480           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3481                                   (DSubReg_i8_reg imm:$lane))),
3482                            (SubReg_i8_lane imm:$lane)))>;
3483 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3484           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3485                                     (DSubReg_i16_reg imm:$lane))),
3486                             (SubReg_i16_lane imm:$lane)))>;
3487 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3488           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3489                                     (DSubReg_i32_reg imm:$lane))),
3490                             (SubReg_i32_lane imm:$lane)))>;
3491 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3492           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3493                                    (DSubReg_i32_reg imm:$lane))),
3494                            (SubReg_i32_lane imm:$lane)))>;
3495
3496 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3497                     (outs DPR:$dst), (ins SPR:$src),
3498                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3499                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3500
3501 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3502                     (outs QPR:$dst), (ins SPR:$src),
3503                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3504                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3505
3506 //   VMOVN    : Vector Narrowing Move
3507 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3508                          "vmovn", "i", trunc>;
3509 //   VQMOVN   : Vector Saturating Narrowing Move
3510 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3511                             "vqmovn", "s", int_arm_neon_vqmovns>;
3512 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3513                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3514 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3515                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3516 //   VMOVL    : Vector Lengthening Move
3517 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3518 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3519
3520 // Vector Conversions.
3521
3522 //   VCVT     : Vector Convert Between Floating-Point and Integers
3523 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3524                      v2i32, v2f32, fp_to_sint>;
3525 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3526                      v2i32, v2f32, fp_to_uint>;
3527 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3528                      v2f32, v2i32, sint_to_fp>;
3529 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3530                      v2f32, v2i32, uint_to_fp>;
3531
3532 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3533                      v4i32, v4f32, fp_to_sint>;
3534 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3535                      v4i32, v4f32, fp_to_uint>;
3536 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3537                      v4f32, v4i32, sint_to_fp>;
3538 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3539                      v4f32, v4i32, uint_to_fp>;
3540
3541 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3542 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3543                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3544 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3545                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3546 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3547                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3548 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3549                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3550
3551 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3552                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3553 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3554                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3555 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3556                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3557 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3558                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3559
3560 // Vector Reverse.
3561
3562 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3563
3564 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3565   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3566         (ins DPR:$src), IIC_VMOVD,
3567         OpcodeStr, Dt, "$dst, $src", "",
3568         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3569 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3570   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3571         (ins QPR:$src), IIC_VMOVD,
3572         OpcodeStr, Dt, "$dst, $src", "",
3573         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3574
3575 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3576 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3577 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3578 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3579
3580 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3581 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3582 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3583 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3584
3585 //   VREV32   : Vector Reverse elements within 32-bit words
3586
3587 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3588   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3589         (ins DPR:$src), IIC_VMOVD,
3590         OpcodeStr, Dt, "$dst, $src", "",
3591         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3592 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3593   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3594         (ins QPR:$src), IIC_VMOVD,
3595         OpcodeStr, Dt, "$dst, $src", "",
3596         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3597
3598 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3599 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3600
3601 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3602 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3603
3604 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3605
3606 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3607   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3608         (ins DPR:$src), IIC_VMOVD,
3609         OpcodeStr, Dt, "$dst, $src", "",
3610         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3611 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3612   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3613         (ins QPR:$src), IIC_VMOVD,
3614         OpcodeStr, Dt, "$dst, $src", "",
3615         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3616
3617 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3618 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3619
3620 // Other Vector Shuffles.
3621
3622 //   VEXT     : Vector Extract
3623
3624 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3625   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3626         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3627         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3628         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3629                                       (Ty DPR:$rhs), imm:$index)))]>;
3630
3631 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3632   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3633         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3634         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3635         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3636                                       (Ty QPR:$rhs), imm:$index)))]>;
3637
3638 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3639 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3640 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3641 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3642
3643 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3644 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3645 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3646 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3647
3648 //   VTRN     : Vector Transpose
3649
3650 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3651 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3652 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3653
3654 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3655 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3656 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3657
3658 //   VUZP     : Vector Unzip (Deinterleave)
3659
3660 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3661 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3662 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3663
3664 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3665 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3666 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3667
3668 //   VZIP     : Vector Zip (Interleave)
3669
3670 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3671 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3672 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3673
3674 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3675 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3676 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3677
3678 // Vector Table Lookup and Table Extension.
3679
3680 //   VTBL     : Vector Table Lookup
3681 def  VTBL1
3682   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3683         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3684         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3685         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3686 let hasExtraSrcRegAllocReq = 1 in {
3687 def  VTBL2
3688   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3689         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3690         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "", []>;
3691 def  VTBL3
3692   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3693         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3694         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "", []>;
3695 def  VTBL4
3696   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3697         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3698         NVTBLFrm, IIC_VTB4,
3699         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "", []>;
3700 } // hasExtraSrcRegAllocReq = 1
3701
3702 //   VTBX     : Vector Table Extension
3703 def  VTBX1
3704   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3705         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3706         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3707         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3708                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3709 let hasExtraSrcRegAllocReq = 1 in {
3710 def  VTBX2
3711   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3712         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3713         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst", []>;
3714 def  VTBX3
3715   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3716         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3717         NVTBLFrm, IIC_VTBX3,
3718         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src",
3719         "$orig = $dst", []>;
3720 def  VTBX4
3721   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3722         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3723         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3724         "$orig = $dst", []>;
3725 } // hasExtraSrcRegAllocReq = 1
3726
3727 //===----------------------------------------------------------------------===//
3728 // NEON instructions for single-precision FP math
3729 //===----------------------------------------------------------------------===//
3730
3731 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3732   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3733               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3734                                                        SPR:$a, ssub_0))),
3735                               ssub_0)>;
3736
3737 class N3VSPat<SDNode OpNode, NeonI Inst>
3738   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3739               (EXTRACT_SUBREG (v2f32
3740                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3741                                                       SPR:$a, ssub_0),
3742                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3743                                                       SPR:$b, ssub_0))),
3744                               ssub_0)>;
3745
3746 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3747   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3748               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3749                                                    SPR:$acc, ssub_0),
3750                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3751                                                    SPR:$a, ssub_0),
3752                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3753                                                    SPR:$b, ssub_0)),
3754                               ssub_0)>;
3755
3756 // These need separate instructions because they must use DPR_VFP2 register
3757 // class which have SPR sub-registers.
3758
3759 // Vector Add Operations used for single-precision FP
3760 let neverHasSideEffects = 1 in
3761 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3762 def : N3VSPat<fadd, VADDfd_sfp>;
3763
3764 // Vector Sub Operations used for single-precision FP
3765 let neverHasSideEffects = 1 in
3766 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3767 def : N3VSPat<fsub, VSUBfd_sfp>;
3768
3769 // Vector Multiply Operations used for single-precision FP
3770 let neverHasSideEffects = 1 in
3771 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3772 def : N3VSPat<fmul, VMULfd_sfp>;
3773
3774 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3775 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3776 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3777
3778 //let neverHasSideEffects = 1 in
3779 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3780 //                           v2f32, fmul, fadd>;
3781 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3782
3783 //let neverHasSideEffects = 1 in
3784 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3785 //                           v2f32, fmul, fsub>;
3786 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3787
3788 // Vector Absolute used for single-precision FP
3789 let neverHasSideEffects = 1 in
3790 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3791                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3792                       "vabs", "f32", "$dst, $src", "", []>;
3793 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3794
3795 // Vector Negate used for single-precision FP
3796 let neverHasSideEffects = 1 in
3797 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3798                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3799                       "vneg", "f32", "$dst, $src", "", []>;
3800 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3801
3802 // Vector Maximum used for single-precision FP
3803 let neverHasSideEffects = 1 in
3804 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3805                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3806                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3807 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3808
3809 // Vector Minimum used for single-precision FP
3810 let neverHasSideEffects = 1 in
3811 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3812                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3813                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3814 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3815
3816 // Vector Convert between single-precision FP and integer
3817 let neverHasSideEffects = 1 in
3818 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3819                          v2i32, v2f32, fp_to_sint>;
3820 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3821
3822 let neverHasSideEffects = 1 in
3823 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3824                          v2i32, v2f32, fp_to_uint>;
3825 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3826
3827 let neverHasSideEffects = 1 in
3828 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3829                          v2f32, v2i32, sint_to_fp>;
3830 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3831
3832 let neverHasSideEffects = 1 in
3833 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3834                          v2f32, v2i32, uint_to_fp>;
3835 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3836
3837 //===----------------------------------------------------------------------===//
3838 // Non-Instruction Patterns
3839 //===----------------------------------------------------------------------===//
3840
3841 // bit_convert
3842 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3843 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3844 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3845 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3846 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3847 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3848 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3849 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3850 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3851 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3852 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3853 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3854 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3855 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3856 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3857 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3858 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3859 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3860 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3861 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3862 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3863 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3864 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3865 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3866 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3867 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3868 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3869 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3870 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3871 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3872
3873 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3874 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3875 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3876 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3877 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3878 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3879 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3880 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3881 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3882 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3883 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3884 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3885 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3886 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3887 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3888 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3889 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3890 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3891 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3892 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3893 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3894 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3895 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3896 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3897 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3898 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3899 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3900 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3901 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3902 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;