lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use vldmia to load a Q register as a D register pair.
 133 // This is equivalent to VLDMD except that it has a Q register operand
 134 // instead of a pair of D registers.
 135 def VLDMQ
 136   : AXDI5<(outs QPR:$dst), (ins addrmode4:$addr, pred:$p),
 137           IndexModeNone, IIC_fpLoadm,
 138           "vldm${addr:submode}${p}\t$addr, ${dst:dregpair}", "",
 139           [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 140
 141 let mayLoad = 1, neverHasSideEffects = 1 in {
 142 // Use vld1 to load a Q register as a D register pair.
 143 // This alternative to VLDMQ allows an alignment to be specified.
 144 // This is equivalent to VLD1q64 except that it has a Q register operand.
 145 def VLD1q
 146   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 147           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 148 } // mayLoad = 1, neverHasSideEffects = 1
 149
 150 // Use vstmia to store a Q register as a D register pair.
 151 // This is equivalent to VSTMD except that it has a Q register operand
 152 // instead of a pair of D registers.
 153 def VSTMQ
 154   : AXDI5<(outs), (ins QPR:$src, addrmode4:$addr, pred:$p),
 155           IndexModeNone, IIC_fpStorem,
 156           "vstm${addr:submode}${p}\t$addr, ${src:dregpair}", "",
 157           [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 158
 159 let mayStore = 1, neverHasSideEffects = 1 in {
 160 // Use vst1 to store a Q register as a D register pair.
 161 // This alternative to VSTMQ allows an alignment to be specified.
 162 // This is equivalent to VST1q64 except that it has a Q register operand.
 163 def VST1q
 164   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 165           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 166 } // mayStore = 1, neverHasSideEffects = 1
 167
 168 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 169
 170 // Classes for VLD* pseudo-instructions with multi-register operands.
 171 // These are expanded to real instructions after register allocation.
 172 class VLDQPseudo
 173   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), IIC_VST, "">;
 174 class VLDQWBPseudo
 175   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 176                 (ins addrmode6:$addr, am6offset:$offset), IIC_VST,
 177                 "$addr.addr = $wb">;
 178 class VLDQQPseudo
 179   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), IIC_VST, "">;
 180 class VLDQQWBPseudo
 181   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 182                 (ins addrmode6:$addr, am6offset:$offset), IIC_VST,
 183                 "$addr.addr = $wb">;
 184
 185 //   VLD1     : Vector Load (multiple single elements)
 186 class VLD1D<bits<4> op7_4, string Dt>
 187   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 188           (ins addrmode6:$addr), IIC_VLD1,
 189           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 190 class VLD1Q<bits<4> op7_4, string Dt>
 191   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 192           (ins addrmode6:$addr), IIC_VLD1,
 193           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 194
 195 def  VLD1d8   : VLD1D<0b0000, "8">;
 196 def  VLD1d16  : VLD1D<0b0100, "16">;
 197 def  VLD1d32  : VLD1D<0b1000, "32">;
 198 def  VLD1d64  : VLD1D<0b1100, "64">;
 199
 200 def  VLD1q8   : VLD1Q<0b0000, "8">;
 201 def  VLD1q16  : VLD1Q<0b0100, "16">;
 202 def  VLD1q32  : VLD1Q<0b1000, "32">;
 203 def  VLD1q64  : VLD1Q<0b1100, "64">;
 204
 205 def  VLD1q8Pseudo  : VLDQPseudo;
 206 def  VLD1q16Pseudo : VLDQPseudo;
 207 def  VLD1q32Pseudo : VLDQPseudo;
 208 def  VLD1q64Pseudo : VLDQPseudo;
 209
 210 // ...with address register writeback:
 211 class VLD1DWB<bits<4> op7_4, string Dt>
 212   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 213           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 214           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 215           "$addr.addr = $wb", []>;
 216 class VLD1QWB<bits<4> op7_4, string Dt>
 217   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 218           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 219           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 220           "$addr.addr = $wb", []>;
 221
 222 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 223 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 224 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 225 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 226
 227 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 228 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 229 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 230 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 231
 232 def VLD1q8Pseudo_UPD  : VLDQWBPseudo;
 233 def VLD1q16Pseudo_UPD : VLDQWBPseudo;
 234 def VLD1q32Pseudo_UPD : VLDQWBPseudo;
 235 def VLD1q64Pseudo_UPD : VLDQWBPseudo;
 236
 237 // ...with 3 registers (some of these are only for the disassembler):
 238 class VLD1D3<bits<4> op7_4, string Dt>
 239   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 240           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 241           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 242 class VLD1D3WB<bits<4> op7_4, string Dt>
 243   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 244           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 245           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 246
 247 def VLD1d8T      : VLD1D3<0b0000, "8">;
 248 def VLD1d16T     : VLD1D3<0b0100, "16">;
 249 def VLD1d32T     : VLD1D3<0b1000, "32">;
 250 def VLD1d64T     : VLD1D3<0b1100, "64">;
 251
 252 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 253 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 254 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 255 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 256
 257 def VLD1d64TPseudo     : VLDQQPseudo;
 258 def VLD1d64TPseudo_UPD : VLDQQWBPseudo;
 259
 260 // ...with 4 registers (some of these are only for the disassembler):
 261 class VLD1D4<bits<4> op7_4, string Dt>
 262   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 263           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 264           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 265 class VLD1D4WB<bits<4> op7_4, string Dt>
 266   : NLdSt<0,0b10,0b0010,op7_4,
 267           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 268           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 269           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 270           []>;
 271
 272 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 273 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 274 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 275 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 276
 277 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 278 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 279 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 280 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 281
 282 def VLD1d64QPseudo     : VLDQQPseudo;
 283 def VLD1d64QPseudo_UPD : VLDQQWBPseudo;
 284
 285 //   VLD2     : Vector Load (multiple 2-element structures)
 286 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 287   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 288           (ins addrmode6:$addr), IIC_VLD2,
 289           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 290 class VLD2Q<bits<4> op7_4, string Dt>
 291   : NLdSt<0, 0b10, 0b0011, op7_4,
 292           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 293           (ins addrmode6:$addr), IIC_VLD2,
 294           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 295
 296 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 297 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 298 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 299
 300 def  VLD2q8   : VLD2Q<0b0000, "8">;
 301 def  VLD2q16  : VLD2Q<0b0100, "16">;
 302 def  VLD2q32  : VLD2Q<0b1000, "32">;
 303
 304 def  VLD2d8Pseudo  : VLDQPseudo;
 305 def  VLD2d16Pseudo : VLDQPseudo;
 306 def  VLD2d32Pseudo : VLDQPseudo;
 307
 308 def  VLD2q8Pseudo  : VLDQQPseudo;
 309 def  VLD2q16Pseudo : VLDQQPseudo;
 310 def  VLD2q32Pseudo : VLDQQPseudo;
 311
 312 // ...with address register writeback:
 313 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 314   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 315           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 316           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 317           "$addr.addr = $wb", []>;
 318 class VLD2QWB<bits<4> op7_4, string Dt>
 319   : NLdSt<0, 0b10, 0b0011, op7_4,
 320           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 321           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 322           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 323           "$addr.addr = $wb", []>;
 324
 325 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 326 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 327 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 328
 329 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 330 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 331 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 332
 333 def VLD2d8Pseudo_UPD  : VLDQWBPseudo;
 334 def VLD2d16Pseudo_UPD : VLDQWBPseudo;
 335 def VLD2d32Pseudo_UPD : VLDQWBPseudo;
 336
 337 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo;
 338 def VLD2q16Pseudo_UPD : VLDQQWBPseudo;
 339 def VLD2q32Pseudo_UPD : VLDQQWBPseudo;
 340
 341 // ...with double-spaced registers (for disassembly only):
 342 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 343 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 344 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 345 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 346 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 347 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 348
 349 //   VLD3     : Vector Load (multiple 3-element structures)
 350 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 351   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 352           (ins addrmode6:$addr), IIC_VLD3,
 353           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 354
 355 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 356 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 357 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 358
 359 // ...with address register writeback:
 360 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 361   : NLdSt<0, 0b10, op11_8, op7_4,
 362           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 363           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 364           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 365           "$addr.addr = $wb", []>;
 366
 367 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 368 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 369 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 370
 371 // ...with double-spaced registers (non-updating versions for disassembly only):
 372 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 373 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 374 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 375 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 376 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 377 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 378
 379 // ...alternate versions to be allocated odd register numbers:
 380 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 381 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 382 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 383
 384 //   VLD4     : Vector Load (multiple 4-element structures)
 385 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 386   : NLdSt<0, 0b10, op11_8, op7_4,
 387           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 388           (ins addrmode6:$addr), IIC_VLD4,
 389           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 390
 391 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 392 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 393 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 394
 395 // ...with address register writeback:
 396 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 397   : NLdSt<0, 0b10, op11_8, op7_4,
 398           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 399           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 400           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 401           "$addr.addr = $wb", []>;
 402
 403 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 404 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 405 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 406
 407 // ...with double-spaced registers (non-updating versions for disassembly only):
 408 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 409 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 410 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 411 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 412 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 413 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 414
 415 // ...alternate versions to be allocated odd register numbers:
 416 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 417 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 418 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 419
 420 //   VLD1LN   : Vector Load (single element to one lane)
 421 //   FIXME: Not yet implemented.
 422
 423 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 424 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 425   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 426           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 427           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 428           "$src1 = $dst1, $src2 = $dst2", []>;
 429
 430 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 431 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 432 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 433
 434 // ...with double-spaced registers:
 435 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 436 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 437
 438 // ...alternate versions to be allocated odd register numbers:
 439 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 440 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 441
 442 // ...with address register writeback:
 443 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 444   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 445           (ins addrmode6:$addr, am6offset:$offset,
 446            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 447           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 448           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 449
 450 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 451 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 452 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 453
 454 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 455 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 456
 457 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 458 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 459   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 460           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 461           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 462           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 463           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 464
 465 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 466 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 467 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 468
 469 // ...with double-spaced registers:
 470 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 471 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 472
 473 // ...alternate versions to be allocated odd register numbers:
 474 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 475 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 476
 477 // ...with address register writeback:
 478 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 479   : NLdSt<1, 0b10, op11_8, op7_4,
 480           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 481           (ins addrmode6:$addr, am6offset:$offset,
 482            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 483           IIC_VLD3, "vld3", Dt,
 484           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 485           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 486           []>;
 487
 488 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 489 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 490 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 491
 492 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 493 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 494
 495 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 496 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 497   : NLdSt<1, 0b10, op11_8, op7_4,
 498           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 499           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 500           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 501           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 502           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 503
 504 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 505 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 506 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 507
 508 // ...with double-spaced registers:
 509 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 510 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 511
 512 // ...alternate versions to be allocated odd register numbers:
 513 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 514 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 515
 516 // ...with address register writeback:
 517 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 518   : NLdSt<1, 0b10, op11_8, op7_4,
 519           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 520           (ins addrmode6:$addr, am6offset:$offset,
 521            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 522           IIC_VLD4, "vld4", Dt,
 523 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 524 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 525           []>;
 526
 527 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 528 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 529 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 530
 531 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 532 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 533
 534 //   VLD1DUP  : Vector Load (single element to all lanes)
 535 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 536 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 537 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 538 //   FIXME: Not yet implemented.
 539 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 540
 541 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 542
 543 // Classes for VST* pseudo-instructions with multi-register operands.
 544 // These are expanded to real instructions after register allocation.
 545 class VSTQPseudo
 546   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), IIC_VST, "">;
 547 class VSTQWBPseudo
 548   : PseudoNLdSt<(outs GPR:$wb),
 549                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 550                 "$addr.addr = $wb">;
 551 class VSTQQPseudo
 552   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), IIC_VST, "">;
 553 class VSTQQWBPseudo
 554   : PseudoNLdSt<(outs GPR:$wb),
 555                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), IIC_VST,
 556                 "$addr.addr = $wb">;
 557 class VSTQQQQWBPseudo
 558   : PseudoNLdSt<(outs GPR:$wb),
 559                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), IIC_VST,
 560                 "$addr.addr = $wb">;
 561
 562 //   VST1     : Vector Store (multiple single elements)
 563 class VST1D<bits<4> op7_4, string Dt>
 564   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 565           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 566 class VST1Q<bits<4> op7_4, string Dt>
 567   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 568           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 569           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 570
 571 def  VST1d8   : VST1D<0b0000, "8">;
 572 def  VST1d16  : VST1D<0b0100, "16">;
 573 def  VST1d32  : VST1D<0b1000, "32">;
 574 def  VST1d64  : VST1D<0b1100, "64">;
 575
 576 def  VST1q8   : VST1Q<0b0000, "8">;
 577 def  VST1q16  : VST1Q<0b0100, "16">;
 578 def  VST1q32  : VST1Q<0b1000, "32">;
 579 def  VST1q64  : VST1Q<0b1100, "64">;
 580
 581 def  VST1q8Pseudo  : VSTQPseudo;
 582 def  VST1q16Pseudo : VSTQPseudo;
 583 def  VST1q32Pseudo : VSTQPseudo;
 584 def  VST1q64Pseudo : VSTQPseudo;
 585
 586 // ...with address register writeback:
 587 class VST1DWB<bits<4> op7_4, string Dt>
 588   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 589           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 590           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 591 class VST1QWB<bits<4> op7_4, string Dt>
 592   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 593           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 594           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 595
 596 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 597 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 598 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 599 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 600
 601 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 602 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 603 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 604 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 605
 606 def VST1q8Pseudo_UPD  : VSTQWBPseudo;
 607 def VST1q16Pseudo_UPD : VSTQWBPseudo;
 608 def VST1q32Pseudo_UPD : VSTQWBPseudo;
 609 def VST1q64Pseudo_UPD : VSTQWBPseudo;
 610
 611 // ...with 3 registers (some of these are only for the disassembler):
 612 class VST1D3<bits<4> op7_4, string Dt>
 613   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 614           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 615           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 616 class VST1D3WB<bits<4> op7_4, string Dt>
 617   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 618           (ins addrmode6:$addr, am6offset:$offset,
 619            DPR:$src1, DPR:$src2, DPR:$src3),
 620           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 621           "$addr.addr = $wb", []>;
 622
 623 def VST1d8T      : VST1D3<0b0000, "8">;
 624 def VST1d16T     : VST1D3<0b0100, "16">;
 625 def VST1d32T     : VST1D3<0b1000, "32">;
 626 def VST1d64T     : VST1D3<0b1100, "64">;
 627
 628 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 629 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 630 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 631 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 632
 633 def VST1d64TPseudo     : VSTQQPseudo;
 634 def VST1d64TPseudo_UPD : VSTQQWBPseudo;
 635
 636 // ...with 4 registers (some of these are only for the disassembler):
 637 class VST1D4<bits<4> op7_4, string Dt>
 638   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 639           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 640           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 641           []>;
 642 class VST1D4WB<bits<4> op7_4, string Dt>
 643   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 644           (ins addrmode6:$addr, am6offset:$offset,
 645            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 646           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 647           "$addr.addr = $wb", []>;
 648
 649 def VST1d8Q      : VST1D4<0b0000, "8">;
 650 def VST1d16Q     : VST1D4<0b0100, "16">;
 651 def VST1d32Q     : VST1D4<0b1000, "32">;
 652 def VST1d64Q     : VST1D4<0b1100, "64">;
 653
 654 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 655 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 656 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 657 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 658
 659 def VST1d64QPseudo     : VSTQQPseudo;
 660 def VST1d64QPseudo_UPD : VSTQQWBPseudo;
 661
 662 //   VST2     : Vector Store (multiple 2-element structures)
 663 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 664   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 665           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 666           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 667 class VST2Q<bits<4> op7_4, string Dt>
 668   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 669           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 670           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 671           "", []>;
 672
 673 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 674 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 675 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 676
 677 def  VST2q8   : VST2Q<0b0000, "8">;
 678 def  VST2q16  : VST2Q<0b0100, "16">;
 679 def  VST2q32  : VST2Q<0b1000, "32">;
 680
 681 def  VST2d8Pseudo  : VSTQPseudo;
 682 def  VST2d16Pseudo : VSTQPseudo;
 683 def  VST2d32Pseudo : VSTQPseudo;
 684
 685 def  VST2q8Pseudo  : VSTQQPseudo;
 686 def  VST2q16Pseudo : VSTQQPseudo;
 687 def  VST2q32Pseudo : VSTQQPseudo;
 688
 689 // ...with address register writeback:
 690 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 691   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 692           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 693           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 694           "$addr.addr = $wb", []>;
 695 class VST2QWB<bits<4> op7_4, string Dt>
 696   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 697           (ins addrmode6:$addr, am6offset:$offset,
 698            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 699           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 700           "$addr.addr = $wb", []>;
 701
 702 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 703 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 704 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 705
 706 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 707 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 708 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 709
 710 def VST2d8Pseudo_UPD  : VSTQWBPseudo;
 711 def VST2d16Pseudo_UPD : VSTQWBPseudo;
 712 def VST2d32Pseudo_UPD : VSTQWBPseudo;
 713
 714 def VST2q8Pseudo_UPD  : VSTQQWBPseudo;
 715 def VST2q16Pseudo_UPD : VSTQQWBPseudo;
 716 def VST2q32Pseudo_UPD : VSTQQWBPseudo;
 717
 718 // ...with double-spaced registers (for disassembly only):
 719 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 720 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 721 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 722 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 723 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 724 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 725
 726 //   VST3     : Vector Store (multiple 3-element structures)
 727 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 728   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 729           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 730           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 731
 732 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 733 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 734 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 735
 736 def  VST3d8Pseudo  : VSTQQPseudo;
 737 def  VST3d16Pseudo : VSTQQPseudo;
 738 def  VST3d32Pseudo : VSTQQPseudo;
 739
 740 // ...with address register writeback:
 741 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 742   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 743           (ins addrmode6:$addr, am6offset:$offset,
 744            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 745           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 746           "$addr.addr = $wb", []>;
 747
 748 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 749 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 750 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 751
 752 def VST3d8Pseudo_UPD  : VSTQQWBPseudo;
 753 def VST3d16Pseudo_UPD : VSTQQWBPseudo;
 754 def VST3d32Pseudo_UPD : VSTQQWBPseudo;
 755
 756 // ...with double-spaced registers (non-updating versions for disassembly only):
 757 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 758 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 759 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 760 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 761 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 762 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 763
 764 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo;
 765 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo;
 766 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo;
 767
 768 // ...alternate versions to be allocated odd register numbers:
 769 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 770 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo;
 771 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo;
 772
 773 //   VST4     : Vector Store (multiple 4-element structures)
 774 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 775   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 776           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 777           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 778           "", []>;
 779
 780 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 781 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 782 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 783
 784 def  VST4d8Pseudo  : VSTQQPseudo;
 785 def  VST4d16Pseudo : VSTQQPseudo;
 786 def  VST4d32Pseudo : VSTQQPseudo;
 787
 788 // ...with address register writeback:
 789 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 790   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 791           (ins addrmode6:$addr, am6offset:$offset,
 792            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 793            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 794           "$addr.addr = $wb", []>;
 795
 796 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 797 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 798 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 799
 800 def VST4d8Pseudo_UPD  : VSTQQWBPseudo;
 801 def VST4d16Pseudo_UPD : VSTQQWBPseudo;
 802 def VST4d32Pseudo_UPD : VSTQQWBPseudo;
 803
 804 // ...with double-spaced registers (non-updating versions for disassembly only):
 805 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 806 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 807 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 808 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 809 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 810 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 811
 812 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo;
 813 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo;
 814 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo;
 815
 816 // ...alternate versions to be allocated odd register numbers:
 817 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 818 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo;
 819 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo;
 820
 821 //   VST1LN   : Vector Store (single element from one lane)
 822 //   FIXME: Not yet implemented.
 823
 824 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 825 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 826   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 827           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 828           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 829           "", []>;
 830
 831 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 832 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 833 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 834
 835 // ...with double-spaced registers:
 836 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 837 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 838
 839 // ...alternate versions to be allocated odd register numbers:
 840 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 841 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 842
 843 // ...with address register writeback:
 844 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 845   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 846           (ins addrmode6:$addr, am6offset:$offset,
 847            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 848           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 849           "$addr.addr = $wb", []>;
 850
 851 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 852 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 853 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 854
 855 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 856 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 857
 858 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 859 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 860   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 861           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 862            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 863           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 864
 865 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 866 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 867 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 868
 869 // ...with double-spaced registers:
 870 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 871 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 872
 873 // ...alternate versions to be allocated odd register numbers:
 874 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 875 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 876
 877 // ...with address register writeback:
 878 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 879   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 880           (ins addrmode6:$addr, am6offset:$offset,
 881            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 882           IIC_VST, "vst3", Dt,
 883           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 884           "$addr.addr = $wb", []>;
 885
 886 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 887 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 888 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 889
 890 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 891 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 892
 893 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 894 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 895   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 896           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 897            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 898           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 899           "", []>;
 900
 901 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 902 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 903 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 904
 905 // ...with double-spaced registers:
 906 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 907 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 908
 909 // ...alternate versions to be allocated odd register numbers:
 910 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 911 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 912
 913 // ...with address register writeback:
 914 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 915   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 916           (ins addrmode6:$addr, am6offset:$offset,
 917            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 918           IIC_VST, "vst4", Dt,
 919   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 920           "$addr.addr = $wb", []>;
 921
 922 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 923 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 924 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 925
 926 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 927 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 928
 929 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
 930
 931
 932 //===----------------------------------------------------------------------===//
 933 // NEON pattern fragments
 934 //===----------------------------------------------------------------------===//
 935
 936 // Extract D sub-registers of Q registers.
 937 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 938   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 939   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
 940 }]>;
 941 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 942   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 943   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
 944 }]>;
 945 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 946   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 947   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
 948 }]>;
 949 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 950   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 951   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
 952 }]>;
 953
 954 // Extract S sub-registers of Q/D registers.
 955 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 956   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
 957   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
 958 }]>;
 959
 960 // Translate lane numbers from Q registers to D subregs.
 961 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 962   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 963 }]>;
 964 def SubReg_i16_lane : SDNodeXForm<imm, [{
 965   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 966 }]>;
 967 def SubReg_i32_lane : SDNodeXForm<imm, [{
 968   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 969 }]>;
 970
 971 //===----------------------------------------------------------------------===//
 972 // Instruction Classes
 973 //===----------------------------------------------------------------------===//
 974
 975 // Basic 2-register operations: single-, double- and quad-register.
 976 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 977            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 978            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 979   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 980         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 981         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 982 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 983            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 984            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 985   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 986         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 987         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 988 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 989            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 990            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 991   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 992         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 993         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 994
 995 // Basic 2-register intrinsics, both double- and quad-register.
 996 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 997               bits<2> op17_16, bits<5> op11_7, bit op4,
 998               InstrItinClass itin, string OpcodeStr, string Dt,
 999               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1000   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1001         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1002         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1003 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1004               bits<2> op17_16, bits<5> op11_7, bit op4,
1005               InstrItinClass itin, string OpcodeStr, string Dt,
1006               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1007   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1008         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1009         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1010
1011 // Narrow 2-register operations.
1012 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1013            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1014            InstrItinClass itin, string OpcodeStr, string Dt,
1015            ValueType TyD, ValueType TyQ, SDNode OpNode>
1016   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1017         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1018         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1019
1020 // Narrow 2-register intrinsics.
1021 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1022               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1023               InstrItinClass itin, string OpcodeStr, string Dt,
1024               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1025   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1026         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1027         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1028
1029 // Long 2-register operations (currently only used for VMOVL).
1030 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1031            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1032            InstrItinClass itin, string OpcodeStr, string Dt,
1033            ValueType TyQ, ValueType TyD, SDNode OpNode>
1034   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1035         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1036         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1037
1038 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1039 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1040   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1041         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1042         OpcodeStr, Dt, "$dst1, $dst2",
1043         "$src1 = $dst1, $src2 = $dst2", []>;
1044 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1045                   InstrItinClass itin, string OpcodeStr, string Dt>
1046   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1047         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1048         "$src1 = $dst1, $src2 = $dst2", []>;
1049
1050 // Basic 3-register operations: single-, double- and quad-register.
1051 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1052            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1053            SDNode OpNode, bit Commutable>
1054   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1055         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1056         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1057   let isCommutable = Commutable;
1058 }
1059
1060 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1061            InstrItinClass itin, string OpcodeStr, string Dt,
1062            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1063   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1064         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1065         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1066         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1067   let isCommutable = Commutable;
1068 }
1069 // Same as N3VD but no data type.
1070 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1071            InstrItinClass itin, string OpcodeStr,
1072            ValueType ResTy, ValueType OpTy,
1073            SDNode OpNode, bit Commutable>
1074   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1075          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1076          OpcodeStr, "$dst, $src1, $src2", "",
1077          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1078   let isCommutable = Commutable;
1079 }
1080
1081 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1082              InstrItinClass itin, string OpcodeStr, string Dt,
1083              ValueType Ty, SDNode ShOp>
1084   : N3V<0, 1, op21_20, op11_8, 1, 0,
1085         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1086         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1087         [(set (Ty DPR:$dst),
1088               (Ty (ShOp (Ty DPR:$src1),
1089                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1090   let isCommutable = 0;
1091 }
1092 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1093                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1094   : N3V<0, 1, op21_20, op11_8, 1, 0,
1095         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1096         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1097         [(set (Ty DPR:$dst),
1098               (Ty (ShOp (Ty DPR:$src1),
1099                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1100   let isCommutable = 0;
1101 }
1102
1103 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1104            InstrItinClass itin, string OpcodeStr, string Dt,
1105            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1106   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1107         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1108         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1109         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1110   let isCommutable = Commutable;
1111 }
1112 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1113            InstrItinClass itin, string OpcodeStr,
1114            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1115   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1116          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1117          OpcodeStr, "$dst, $src1, $src2", "",
1118          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1119   let isCommutable = Commutable;
1120 }
1121 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1122              InstrItinClass itin, string OpcodeStr, string Dt,
1123              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1124   : N3V<1, 1, op21_20, op11_8, 1, 0,
1125         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1126         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1127         [(set (ResTy QPR:$dst),
1128               (ResTy (ShOp (ResTy QPR:$src1),
1129                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1130                                                 imm:$lane)))))]> {
1131   let isCommutable = 0;
1132 }
1133 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1134                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1135   : N3V<1, 1, op21_20, op11_8, 1, 0,
1136         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1137         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1138         [(set (ResTy QPR:$dst),
1139               (ResTy (ShOp (ResTy QPR:$src1),
1140                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1141                                                 imm:$lane)))))]> {
1142   let isCommutable = 0;
1143 }
1144
1145 // Basic 3-register intrinsics, both double- and quad-register.
1146 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1147               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1148               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1149   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1150         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1151         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1152         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1153   let isCommutable = Commutable;
1154 }
1155 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1156                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1157   : N3V<0, 1, op21_20, op11_8, 1, 0,
1158         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1159         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1160         [(set (Ty DPR:$dst),
1161               (Ty (IntOp (Ty DPR:$src1),
1162                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1163                                            imm:$lane)))))]> {
1164   let isCommutable = 0;
1165 }
1166 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1167                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1168   : N3V<0, 1, op21_20, op11_8, 1, 0,
1169         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1170         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1171         [(set (Ty DPR:$dst),
1172               (Ty (IntOp (Ty DPR:$src1),
1173                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1174   let isCommutable = 0;
1175 }
1176
1177 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1178               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1179               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1180   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1181         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1182         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1183         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1184   let isCommutable = Commutable;
1185 }
1186 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1187                 string OpcodeStr, string Dt,
1188                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1189   : N3V<1, 1, op21_20, op11_8, 1, 0,
1190         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1191         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1192         [(set (ResTy QPR:$dst),
1193               (ResTy (IntOp (ResTy QPR:$src1),
1194                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1195                                                  imm:$lane)))))]> {
1196   let isCommutable = 0;
1197 }
1198 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1199                   string OpcodeStr, string Dt,
1200                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1201   : N3V<1, 1, op21_20, op11_8, 1, 0,
1202         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1203         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1204         [(set (ResTy QPR:$dst),
1205               (ResTy (IntOp (ResTy QPR:$src1),
1206                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1207                                                  imm:$lane)))))]> {
1208   let isCommutable = 0;
1209 }
1210
1211 // Multiply-Add/Sub operations: single-, double- and quad-register.
1212 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1213                 InstrItinClass itin, string OpcodeStr, string Dt,
1214                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1215   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1216         (outs DPR_VFP2:$dst),
1217         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1218         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1219
1220 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1221                 InstrItinClass itin, string OpcodeStr, string Dt,
1222                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1223   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1224         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1225         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1226         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1227                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1228 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1229                   string OpcodeStr, string Dt,
1230                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1231   : N3V<0, 1, op21_20, op11_8, 1, 0,
1232         (outs DPR:$dst),
1233         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1234         NVMulSLFrm, itin,
1235         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1236         [(set (Ty DPR:$dst),
1237               (Ty (ShOp (Ty DPR:$src1),
1238                         (Ty (MulOp DPR:$src2,
1239                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1240                                                      imm:$lane)))))))]>;
1241 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1242                     string OpcodeStr, string Dt,
1243                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1244   : N3V<0, 1, op21_20, op11_8, 1, 0,
1245         (outs DPR:$dst),
1246         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1247         NVMulSLFrm, itin,
1248         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1249         [(set (Ty DPR:$dst),
1250               (Ty (ShOp (Ty DPR:$src1),
1251                         (Ty (MulOp DPR:$src2,
1252                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1253                                                      imm:$lane)))))))]>;
1254
1255 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1256                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1257                 SDNode MulOp, SDNode OpNode>
1258   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1259         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1260         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1261         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1262                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1263 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1264                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1265                   SDNode MulOp, SDNode ShOp>
1266   : N3V<1, 1, op21_20, op11_8, 1, 0,
1267         (outs QPR:$dst),
1268         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1269         NVMulSLFrm, itin,
1270         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1271         [(set (ResTy QPR:$dst),
1272               (ResTy (ShOp (ResTy QPR:$src1),
1273                            (ResTy (MulOp QPR:$src2,
1274                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1275                                                         imm:$lane)))))))]>;
1276 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1277                     string OpcodeStr, string Dt,
1278                     ValueType ResTy, ValueType OpTy,
1279                     SDNode MulOp, SDNode ShOp>
1280   : N3V<1, 1, op21_20, op11_8, 1, 0,
1281         (outs QPR:$dst),
1282         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1283         NVMulSLFrm, itin,
1284         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1285         [(set (ResTy QPR:$dst),
1286               (ResTy (ShOp (ResTy QPR:$src1),
1287                            (ResTy (MulOp QPR:$src2,
1288                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1289                                                         imm:$lane)))))))]>;
1290
1291 // Neon 3-argument intrinsics, both double- and quad-register.
1292 // The destination register is also used as the first source operand register.
1293 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1294                InstrItinClass itin, string OpcodeStr, string Dt,
1295                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1296   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1297         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1298         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1299         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1300                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1301 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1302                InstrItinClass itin, string OpcodeStr, string Dt,
1303                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1304   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1305         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1306         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1307         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1308                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1309
1310 // Long Multiply-Add/Sub operations.
1311 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1312                 InstrItinClass itin, string OpcodeStr, string Dt,
1313                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1314   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1315         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1316         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1317         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1318                                 (TyQ (MulOp (TyD DPR:$src2),
1319                                             (TyD DPR:$src3)))))]>;
1320 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1321                   InstrItinClass itin, string OpcodeStr, string Dt,
1322                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1323   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1324         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1325         NVMulSLFrm, itin,
1326         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1327         [(set QPR:$dst,
1328           (OpNode (TyQ QPR:$src1),
1329                   (TyQ (MulOp (TyD DPR:$src2),
1330                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1331                                                  imm:$lane))))))]>;
1332 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1333                     InstrItinClass itin, string OpcodeStr, string Dt,
1334                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1335   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1336         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1337         NVMulSLFrm, itin,
1338         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1339         [(set QPR:$dst,
1340           (OpNode (TyQ QPR:$src1),
1341                   (TyQ (MulOp (TyD DPR:$src2),
1342                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1343                                                  imm:$lane))))))]>;
1344
1345
1346 // Neon Long 3-argument intrinsic.  The destination register is
1347 // a quad-register and is also used as the first source operand register.
1348 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1349                InstrItinClass itin, string OpcodeStr, string Dt,
1350                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1351   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1352         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1353         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1354         [(set QPR:$dst,
1355           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1356 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1357                  string OpcodeStr, string Dt,
1358                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1359   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1360         (outs QPR:$dst),
1361         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1362         NVMulSLFrm, itin,
1363         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1364         [(set (ResTy QPR:$dst),
1365               (ResTy (IntOp (ResTy QPR:$src1),
1366                             (OpTy DPR:$src2),
1367                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1368                                                 imm:$lane)))))]>;
1369 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1370                    InstrItinClass itin, string OpcodeStr, string Dt,
1371                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1372   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1373         (outs QPR:$dst),
1374         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1375         NVMulSLFrm, itin,
1376         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1377         [(set (ResTy QPR:$dst),
1378               (ResTy (IntOp (ResTy QPR:$src1),
1379                             (OpTy DPR:$src2),
1380                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1381                                                 imm:$lane)))))]>;
1382
1383 // Narrowing 3-register intrinsics.
1384 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1385               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1386               Intrinsic IntOp, bit Commutable>
1387   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1388         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1389         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1390         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1391   let isCommutable = Commutable;
1392 }
1393
1394 // Long 3-register operations.
1395 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1396            InstrItinClass itin, string OpcodeStr, string Dt,
1397            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1398   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1399         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1400         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1401         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1402   let isCommutable = Commutable;
1403 }
1404 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1405              InstrItinClass itin, string OpcodeStr, string Dt,
1406              ValueType TyQ, ValueType TyD, SDNode OpNode>
1407   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1408         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1409         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1410         [(set QPR:$dst,
1411           (TyQ (OpNode (TyD DPR:$src1),
1412                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1413 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1414                InstrItinClass itin, string OpcodeStr, string Dt,
1415                ValueType TyQ, ValueType TyD, SDNode OpNode>
1416   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1417         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1418         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1419         [(set QPR:$dst,
1420           (TyQ (OpNode (TyD DPR:$src1),
1421                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1422
1423 // Long 3-register operations with explicitly extended operands.
1424 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1425               InstrItinClass itin, string OpcodeStr, string Dt,
1426               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1427               bit Commutable>
1428   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1429         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1430         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1431         [(set QPR:$dst, (OpNode (TyQ (ExtOp (TyD DPR:$src1))),
1432                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1433   let isCommutable = Commutable;
1434 }
1435
1436 // Long 3-register intrinsics.
1437 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1438               InstrItinClass itin, string OpcodeStr, string Dt,
1439               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1440   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1441         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1442         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1443         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1444   let isCommutable = Commutable;
1445 }
1446 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1447                 string OpcodeStr, string Dt,
1448                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1449   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1450         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1451         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1452         [(set (ResTy QPR:$dst),
1453               (ResTy (IntOp (OpTy DPR:$src1),
1454                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1455                                                 imm:$lane)))))]>;
1456 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1457                   InstrItinClass itin, string OpcodeStr, string Dt,
1458                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1459   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1460         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1461         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1462         [(set (ResTy QPR:$dst),
1463               (ResTy (IntOp (OpTy DPR:$src1),
1464                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1465                                                 imm:$lane)))))]>;
1466
1467 // Wide 3-register operations.
1468 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1469            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1470            SDNode OpNode, SDNode ExtOp, bit Commutable>
1471   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1472         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1473         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1474         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1475                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1476   let isCommutable = Commutable;
1477 }
1478
1479 // Pairwise long 2-register intrinsics, both double- and quad-register.
1480 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1481                 bits<2> op17_16, bits<5> op11_7, bit op4,
1482                 string OpcodeStr, string Dt,
1483                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1484   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1485         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1486         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1487 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1488                 bits<2> op17_16, bits<5> op11_7, bit op4,
1489                 string OpcodeStr, string Dt,
1490                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1491   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1492         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1493         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1494
1495 // Pairwise long 2-register accumulate intrinsics,
1496 // both double- and quad-register.
1497 // The destination register is also used as the first source operand register.
1498 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1499                  bits<2> op17_16, bits<5> op11_7, bit op4,
1500                  string OpcodeStr, string Dt,
1501                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1502   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1503         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1504         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1505         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1506 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1507                  bits<2> op17_16, bits<5> op11_7, bit op4,
1508                  string OpcodeStr, string Dt,
1509                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1510   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1511         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1512         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1513         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1514
1515 // Shift by immediate,
1516 // both double- and quad-register.
1517 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1518              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1519              ValueType Ty, SDNode OpNode>
1520   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1521            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1522            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1523            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1524 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1525              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1526              ValueType Ty, SDNode OpNode>
1527   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1528            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1529            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1530            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1531
1532 // Long shift by immediate.
1533 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1534              string OpcodeStr, string Dt,
1535              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1536   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1537            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1538            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1539            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1540                                           (i32 imm:$SIMM))))]>;
1541
1542 // Narrow shift by immediate.
1543 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1544              InstrItinClass itin, string OpcodeStr, string Dt,
1545              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1546   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1547            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1548            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1549            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1550                                           (i32 imm:$SIMM))))]>;
1551
1552 // Shift right by immediate and accumulate,
1553 // both double- and quad-register.
1554 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1555                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1556   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1557            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1558            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1559            [(set DPR:$dst, (Ty (add DPR:$src1,
1560                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1561 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1562                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1563   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1564            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1565            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1566            [(set QPR:$dst, (Ty (add QPR:$src1,
1567                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1568
1569 // Shift by immediate and insert,
1570 // both double- and quad-register.
1571 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1572                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1573   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1574            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1575            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1576            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1577 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1578                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1579   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1580            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1581            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1582            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1583
1584 // Convert, with fractional bits immediate,
1585 // both double- and quad-register.
1586 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1587               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1588               Intrinsic IntOp>
1589   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1590            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1591            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1592            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1593 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1594               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1595               Intrinsic IntOp>
1596   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1597            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1598            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1599            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1600
1601 //===----------------------------------------------------------------------===//
1602 // Multiclasses
1603 //===----------------------------------------------------------------------===//
1604
1605 // Abbreviations used in multiclass suffixes:
1606 //   Q = quarter int (8 bit) elements
1607 //   H = half int (16 bit) elements
1608 //   S = single int (32 bit) elements
1609 //   D = double int (64 bit) elements
1610
1611 // Neon 2-register vector operations -- for disassembly only.
1612
1613 // First with only element sizes of 8, 16 and 32 bits:
1614 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1615                        bits<5> op11_7, bit op4, string opc, string Dt,
1616                        string asm> {
1617   // 64-bit vector types.
1618   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1619                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1620                   opc, !strconcat(Dt, "8"), asm, "", []>;
1621   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1622                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1623                   opc, !strconcat(Dt, "16"), asm, "", []>;
1624   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1625                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1626                   opc, !strconcat(Dt, "32"), asm, "", []>;
1627   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1628                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1629                   opc, "f32", asm, "", []> {
1630     let Inst{10} = 1; // overwrite F = 1
1631   }
1632
1633   // 128-bit vector types.
1634   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1635                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1636                   opc, !strconcat(Dt, "8"), asm, "", []>;
1637   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1638                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1639                   opc, !strconcat(Dt, "16"), asm, "", []>;
1640   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1641                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1642                   opc, !strconcat(Dt, "32"), asm, "", []>;
1643   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1644                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1645                   opc, "f32", asm, "", []> {
1646     let Inst{10} = 1; // overwrite F = 1
1647   }
1648 }
1649
1650 // Neon 3-register vector operations.
1651
1652 // First with only element sizes of 8, 16 and 32 bits:
1653 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1654                    InstrItinClass itinD16, InstrItinClass itinD32,
1655                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1656                    string OpcodeStr, string Dt,
1657                    SDNode OpNode, bit Commutable = 0> {
1658   // 64-bit vector types.
1659   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1660                    OpcodeStr, !strconcat(Dt, "8"),
1661                    v8i8, v8i8, OpNode, Commutable>;
1662   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1663                    OpcodeStr, !strconcat(Dt, "16"),
1664                    v4i16, v4i16, OpNode, Commutable>;
1665   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1666                    OpcodeStr, !strconcat(Dt, "32"),
1667                    v2i32, v2i32, OpNode, Commutable>;
1668
1669   // 128-bit vector types.
1670   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1671                    OpcodeStr, !strconcat(Dt, "8"),
1672                    v16i8, v16i8, OpNode, Commutable>;
1673   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1674                    OpcodeStr, !strconcat(Dt, "16"),
1675                    v8i16, v8i16, OpNode, Commutable>;
1676   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1677                    OpcodeStr, !strconcat(Dt, "32"),
1678                    v4i32, v4i32, OpNode, Commutable>;
1679 }
1680
1681 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1682   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1683                        v4i16, ShOp>;
1684   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1685                      v2i32, ShOp>;
1686   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1687                        v8i16, v4i16, ShOp>;
1688   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1689                      v4i32, v2i32, ShOp>;
1690 }
1691
1692 // ....then also with element size 64 bits:
1693 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1694                     InstrItinClass itinD, InstrItinClass itinQ,
1695                     string OpcodeStr, string Dt,
1696                     SDNode OpNode, bit Commutable = 0>
1697   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1698             OpcodeStr, Dt, OpNode, Commutable> {
1699   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1700                    OpcodeStr, !strconcat(Dt, "64"),
1701                    v1i64, v1i64, OpNode, Commutable>;
1702   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1703                    OpcodeStr, !strconcat(Dt, "64"),
1704                    v2i64, v2i64, OpNode, Commutable>;
1705 }
1706
1707
1708 // Neon Narrowing 2-register vector operations,
1709 //   source operand element sizes of 16, 32 and 64 bits:
1710 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1711                     bits<5> op11_7, bit op6, bit op4,
1712                     InstrItinClass itin, string OpcodeStr, string Dt,
1713                     SDNode OpNode> {
1714   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1715                    itin, OpcodeStr, !strconcat(Dt, "16"),
1716                    v8i8, v8i16, OpNode>;
1717   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1718                    itin, OpcodeStr, !strconcat(Dt, "32"),
1719                    v4i16, v4i32, OpNode>;
1720   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1721                    itin, OpcodeStr, !strconcat(Dt, "64"),
1722                    v2i32, v2i64, OpNode>;
1723 }
1724
1725 // Neon Narrowing 2-register vector intrinsics,
1726 //   source operand element sizes of 16, 32 and 64 bits:
1727 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1728                        bits<5> op11_7, bit op6, bit op4,
1729                        InstrItinClass itin, string OpcodeStr, string Dt,
1730                        Intrinsic IntOp> {
1731   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1732                       itin, OpcodeStr, !strconcat(Dt, "16"),
1733                       v8i8, v8i16, IntOp>;
1734   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1735                       itin, OpcodeStr, !strconcat(Dt, "32"),
1736                       v4i16, v4i32, IntOp>;
1737   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1738                       itin, OpcodeStr, !strconcat(Dt, "64"),
1739                       v2i32, v2i64, IntOp>;
1740 }
1741
1742
1743 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1744 //   source operand element sizes of 16, 32 and 64 bits:
1745 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1746                     string OpcodeStr, string Dt, SDNode OpNode> {
1747   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1748                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
1749   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1750                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1751   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1752                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1753 }
1754
1755
1756 // Neon 3-register vector intrinsics.
1757
1758 // First with only element sizes of 16 and 32 bits:
1759 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1760                      InstrItinClass itinD16, InstrItinClass itinD32,
1761                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1762                      string OpcodeStr, string Dt,
1763                      Intrinsic IntOp, bit Commutable = 0> {
1764   // 64-bit vector types.
1765   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1766                       OpcodeStr, !strconcat(Dt, "16"),
1767                       v4i16, v4i16, IntOp, Commutable>;
1768   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1769                       OpcodeStr, !strconcat(Dt, "32"),
1770                       v2i32, v2i32, IntOp, Commutable>;
1771
1772   // 128-bit vector types.
1773   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1774                       OpcodeStr, !strconcat(Dt, "16"),
1775                       v8i16, v8i16, IntOp, Commutable>;
1776   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1777                       OpcodeStr, !strconcat(Dt, "32"),
1778                       v4i32, v4i32, IntOp, Commutable>;
1779 }
1780
1781 multiclass N3VIntSL_HS<bits<4> op11_8,
1782                        InstrItinClass itinD16, InstrItinClass itinD32,
1783                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1784                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1785   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1786                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1787   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1788                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1789   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1790                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1791   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1792                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1793 }
1794
1795 // ....then also with element size of 8 bits:
1796 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1797                       InstrItinClass itinD16, InstrItinClass itinD32,
1798                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1799                       string OpcodeStr, string Dt,
1800                       Intrinsic IntOp, bit Commutable = 0>
1801   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1802               OpcodeStr, Dt, IntOp, Commutable> {
1803   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1804                       OpcodeStr, !strconcat(Dt, "8"),
1805                       v8i8, v8i8, IntOp, Commutable>;
1806   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1807                       OpcodeStr, !strconcat(Dt, "8"),
1808                       v16i8, v16i8, IntOp, Commutable>;
1809 }
1810
1811 // ....then also with element size of 64 bits:
1812 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1813                        InstrItinClass itinD16, InstrItinClass itinD32,
1814                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1815                        string OpcodeStr, string Dt,
1816                        Intrinsic IntOp, bit Commutable = 0>
1817   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1818                OpcodeStr, Dt, IntOp, Commutable> {
1819   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1820                       OpcodeStr, !strconcat(Dt, "64"),
1821                       v1i64, v1i64, IntOp, Commutable>;
1822   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1823                       OpcodeStr, !strconcat(Dt, "64"),
1824                       v2i64, v2i64, IntOp, Commutable>;
1825 }
1826
1827 // Neon Narrowing 3-register vector intrinsics,
1828 //   source operand element sizes of 16, 32 and 64 bits:
1829 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1830                        string OpcodeStr, string Dt,
1831                        Intrinsic IntOp, bit Commutable = 0> {
1832   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1833                       OpcodeStr, !strconcat(Dt, "16"),
1834                       v8i8, v8i16, IntOp, Commutable>;
1835   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1836                       OpcodeStr, !strconcat(Dt, "32"),
1837                       v4i16, v4i32, IntOp, Commutable>;
1838   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1839                       OpcodeStr, !strconcat(Dt, "64"),
1840                       v2i32, v2i64, IntOp, Commutable>;
1841 }
1842
1843
1844 // Neon Long 3-register vector operations.
1845
1846 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1847                     InstrItinClass itin16, InstrItinClass itin32,
1848                     string OpcodeStr, string Dt,
1849                     SDNode OpNode, bit Commutable = 0> {
1850   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
1851                    OpcodeStr, !strconcat(Dt, "8"),
1852                    v8i16, v8i8, OpNode, Commutable>;
1853   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
1854                    OpcodeStr, !strconcat(Dt, "16"),
1855                    v4i32, v4i16, OpNode, Commutable>;
1856   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
1857                    OpcodeStr, !strconcat(Dt, "32"),
1858                    v2i64, v2i32, OpNode, Commutable>;
1859 }
1860
1861 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
1862                      InstrItinClass itin, string OpcodeStr, string Dt,
1863                      SDNode OpNode> {
1864   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
1865                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1866   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
1867                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1868 }
1869
1870 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1871                        InstrItinClass itin16, InstrItinClass itin32,
1872                        string OpcodeStr, string Dt,
1873                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
1874   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
1875                       OpcodeStr, !strconcat(Dt, "8"),
1876                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
1877   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
1878                       OpcodeStr, !strconcat(Dt, "16"),
1879                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
1880   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
1881                       OpcodeStr, !strconcat(Dt, "32"),
1882                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
1883 }
1884
1885 // Neon Long 3-register vector intrinsics.
1886
1887 // First with only element sizes of 16 and 32 bits:
1888 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1889                       InstrItinClass itin16, InstrItinClass itin32,
1890                       string OpcodeStr, string Dt,
1891                       Intrinsic IntOp, bit Commutable = 0> {
1892   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
1893                       OpcodeStr, !strconcat(Dt, "16"),
1894                       v4i32, v4i16, IntOp, Commutable>;
1895   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
1896                       OpcodeStr, !strconcat(Dt, "32"),
1897                       v2i64, v2i32, IntOp, Commutable>;
1898 }
1899
1900 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1901                         InstrItinClass itin, string OpcodeStr, string Dt,
1902                         Intrinsic IntOp> {
1903   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1904                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1905   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1906                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1907 }
1908
1909 // ....then also with element size of 8 bits:
1910 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1911                        InstrItinClass itin16, InstrItinClass itin32,
1912                        string OpcodeStr, string Dt,
1913                        Intrinsic IntOp, bit Commutable = 0>
1914   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
1915                IntOp, Commutable> {
1916   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
1917                       OpcodeStr, !strconcat(Dt, "8"),
1918                       v8i16, v8i8, IntOp, Commutable>;
1919 }
1920
1921
1922 // Neon Wide 3-register vector intrinsics,
1923 //   source operand element sizes of 8, 16 and 32 bits:
1924 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1925                     string OpcodeStr, string Dt,
1926                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
1927   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
1928                    OpcodeStr, !strconcat(Dt, "8"),
1929                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
1930   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
1931                    OpcodeStr, !strconcat(Dt, "16"),
1932                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
1933   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
1934                    OpcodeStr, !strconcat(Dt, "32"),
1935                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
1936 }
1937
1938
1939 // Neon Multiply-Op vector operations,
1940 //   element sizes of 8, 16 and 32 bits:
1941 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1942                         InstrItinClass itinD16, InstrItinClass itinD32,
1943                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1944                         string OpcodeStr, string Dt, SDNode OpNode> {
1945   // 64-bit vector types.
1946   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1947                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1948   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1949                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1950   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1951                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1952
1953   // 128-bit vector types.
1954   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1955                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1956   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1957                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1958   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1959                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1960 }
1961
1962 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1963                          InstrItinClass itinD16, InstrItinClass itinD32,
1964                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1965                          string OpcodeStr, string Dt, SDNode ShOp> {
1966   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1967                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1968   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1969                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1970   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1971                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1972                             mul, ShOp>;
1973   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1974                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1975                           mul, ShOp>;
1976 }
1977
1978 // Neon 3-argument intrinsics,
1979 //   element sizes of 8, 16 and 32 bits:
1980 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1981                        InstrItinClass itinD, InstrItinClass itinQ,
1982                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1983   // 64-bit vector types.
1984   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
1985                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1986   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
1987                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1988   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
1989                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1990
1991   // 128-bit vector types.
1992   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
1993                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1994   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
1995                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1996   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
1997                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1998 }
1999
2000
2001 // Neon Long Multiply-Op vector operations,
2002 //   element sizes of 8, 16 and 32 bits:
2003 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2004                          InstrItinClass itin16, InstrItinClass itin32,
2005                          string OpcodeStr, string Dt, SDNode MulOp,
2006                          SDNode OpNode> {
2007   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2008                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2009   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2010                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2011   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2012                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2013 }
2014
2015 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2016                           string Dt, SDNode MulOp, SDNode OpNode> {
2017   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2018                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2019   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2020                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2021 }
2022
2023
2024 // Neon Long 3-argument intrinsics.
2025
2026 // First with only element sizes of 16 and 32 bits:
2027 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2028                        InstrItinClass itin16, InstrItinClass itin32,
2029                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2030   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2031                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2032   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2033                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2034 }
2035
2036 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2037                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2038   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2039                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2040   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2041                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2042 }
2043
2044 // ....then also with element size of 8 bits:
2045 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2046                         InstrItinClass itin16, InstrItinClass itin32,
2047                         string OpcodeStr, string Dt, Intrinsic IntOp>
2048   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2049   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2050                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2051 }
2052
2053
2054 // Neon 2-register vector intrinsics,
2055 //   element sizes of 8, 16 and 32 bits:
2056 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2057                       bits<5> op11_7, bit op4,
2058                       InstrItinClass itinD, InstrItinClass itinQ,
2059                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2060   // 64-bit vector types.
2061   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2062                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2063   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2064                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2065   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2066                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2067
2068   // 128-bit vector types.
2069   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2070                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2071   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2072                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2073   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2074                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2075 }
2076
2077
2078 // Neon Pairwise long 2-register intrinsics,
2079 //   element sizes of 8, 16 and 32 bits:
2080 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2081                         bits<5> op11_7, bit op4,
2082                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2083   // 64-bit vector types.
2084   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2085                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2086   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2087                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2088   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2089                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2090
2091   // 128-bit vector types.
2092   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2093                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2094   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2095                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2096   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2097                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2098 }
2099
2100
2101 // Neon Pairwise long 2-register accumulate intrinsics,
2102 //   element sizes of 8, 16 and 32 bits:
2103 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2104                          bits<5> op11_7, bit op4,
2105                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2106   // 64-bit vector types.
2107   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2108                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2109   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2110                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2111   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2112                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2113
2114   // 128-bit vector types.
2115   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2116                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2117   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2118                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2119   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2120                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2121 }
2122
2123
2124 // Neon 2-register vector shift by immediate,
2125 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2126 //   element sizes of 8, 16, 32 and 64 bits:
2127 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2128                      InstrItinClass itin, string OpcodeStr, string Dt,
2129                      SDNode OpNode, Format f> {
2130   // 64-bit vector types.
2131   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2132                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2133     let Inst{21-19} = 0b001; // imm6 = 001xxx
2134   }
2135   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2136                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2137     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2138   }
2139   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2140                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2141     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2142   }
2143   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2144                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2145                              // imm6 = xxxxxx
2146
2147   // 128-bit vector types.
2148   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2149                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2150     let Inst{21-19} = 0b001; // imm6 = 001xxx
2151   }
2152   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2153                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2154     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2155   }
2156   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2157                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2158     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2159   }
2160   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2161                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2162                              // imm6 = xxxxxx
2163 }
2164
2165 // Neon Shift-Accumulate vector operations,
2166 //   element sizes of 8, 16, 32 and 64 bits:
2167 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2168                          string OpcodeStr, string Dt, SDNode ShOp> {
2169   // 64-bit vector types.
2170   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2171                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2172     let Inst{21-19} = 0b001; // imm6 = 001xxx
2173   }
2174   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2175                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2176     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2177   }
2178   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2179                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2180     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2181   }
2182   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2183                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2184                              // imm6 = xxxxxx
2185
2186   // 128-bit vector types.
2187   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2188                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2189     let Inst{21-19} = 0b001; // imm6 = 001xxx
2190   }
2191   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2192                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2193     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2194   }
2195   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2196                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2197     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2198   }
2199   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2200                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2201                              // imm6 = xxxxxx
2202 }
2203
2204
2205 // Neon Shift-Insert vector operations,
2206 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2207 //   element sizes of 8, 16, 32 and 64 bits:
2208 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2209                          string OpcodeStr, SDNode ShOp,
2210                          Format f> {
2211   // 64-bit vector types.
2212   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2213                         f, OpcodeStr, "8", v8i8, ShOp> {
2214     let Inst{21-19} = 0b001; // imm6 = 001xxx
2215   }
2216   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2217                         f, OpcodeStr, "16", v4i16, ShOp> {
2218     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2219   }
2220   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2221                         f, OpcodeStr, "32", v2i32, ShOp> {
2222     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2223   }
2224   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2225                         f, OpcodeStr, "64", v1i64, ShOp>;
2226                              // imm6 = xxxxxx
2227
2228   // 128-bit vector types.
2229   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2230                         f, OpcodeStr, "8", v16i8, ShOp> {
2231     let Inst{21-19} = 0b001; // imm6 = 001xxx
2232   }
2233   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2234                         f, OpcodeStr, "16", v8i16, ShOp> {
2235     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2236   }
2237   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2238                         f, OpcodeStr, "32", v4i32, ShOp> {
2239     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2240   }
2241   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2242                         f, OpcodeStr, "64", v2i64, ShOp>;
2243                              // imm6 = xxxxxx
2244 }
2245
2246 // Neon Shift Long operations,
2247 //   element sizes of 8, 16, 32 bits:
2248 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2249                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2250   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2251                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2252     let Inst{21-19} = 0b001; // imm6 = 001xxx
2253   }
2254   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2255                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2256     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2257   }
2258   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2259                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2260     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2261   }
2262 }
2263
2264 // Neon Shift Narrow operations,
2265 //   element sizes of 16, 32, 64 bits:
2266 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2267                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2268                       SDNode OpNode> {
2269   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2270                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2271     let Inst{21-19} = 0b001; // imm6 = 001xxx
2272   }
2273   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2274                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2275     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2276   }
2277   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2278                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2279     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2280   }
2281 }
2282
2283 //===----------------------------------------------------------------------===//
2284 // Instruction Definitions.
2285 //===----------------------------------------------------------------------===//
2286
2287 // Vector Add Operations.
2288
2289 //   VADD     : Vector Add (integer and floating-point)
2290 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2291                          add, 1>;
2292 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2293                      v2f32, v2f32, fadd, 1>;
2294 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2295                      v4f32, v4f32, fadd, 1>;
2296 //   VADDL    : Vector Add Long (Q = D + D)
2297 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2298                             "vaddl", "s", add, sext, 1>;
2299 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2300                             "vaddl", "u", add, zext, 1>;
2301 //   VADDW    : Vector Add Wide (Q = Q + D)
2302 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2303 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2304 //   VHADD    : Vector Halving Add
2305 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2306                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2307                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2308 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2309                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2310                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2311 //   VRHADD   : Vector Rounding Halving Add
2312 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2313                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2314                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2315 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2316                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2317                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2318 //   VQADD    : Vector Saturating Add
2319 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2320                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2321                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2322 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2323                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2324                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2325 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2326 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2327                             int_arm_neon_vaddhn, 1>;
2328 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2329 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2330                             int_arm_neon_vraddhn, 1>;
2331
2332 // Vector Multiply Operations.
2333
2334 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2335 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2336                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2337 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2338                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2339 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2340                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2341 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2342                      v2f32, v2f32, fmul, 1>;
2343 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2344                      v4f32, v4f32, fmul, 1>;
2345 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2346 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2347 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2348                        v2f32, fmul>;
2349
2350 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2351                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2352           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2353                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2354                                       (DSubReg_i16_reg imm:$lane))),
2355                               (SubReg_i16_lane imm:$lane)))>;
2356 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2357                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2358           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2359                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2360                                       (DSubReg_i32_reg imm:$lane))),
2361                               (SubReg_i32_lane imm:$lane)))>;
2362 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2363                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2364           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2365                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2366                                    (DSubReg_i32_reg imm:$lane))),
2367                            (SubReg_i32_lane imm:$lane)))>;
2368
2369 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2370 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2371                           IIC_VMULi16Q, IIC_VMULi32Q,
2372                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2373 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2374                             IIC_VMULi16Q, IIC_VMULi32Q,
2375                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2376 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2377                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2378                                                             imm:$lane)))),
2379           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2380                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2381                                          (DSubReg_i16_reg imm:$lane))),
2382                                  (SubReg_i16_lane imm:$lane)))>;
2383 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2384                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2385                                                             imm:$lane)))),
2386           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2387                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2388                                          (DSubReg_i32_reg imm:$lane))),
2389                                  (SubReg_i32_lane imm:$lane)))>;
2390
2391 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2392 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2393                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2394                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2395 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2396                               IIC_VMULi16Q, IIC_VMULi32Q,
2397                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2398 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2399                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2400                                                              imm:$lane)))),
2401           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2402                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2403                                           (DSubReg_i16_reg imm:$lane))),
2404                                   (SubReg_i16_lane imm:$lane)))>;
2405 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2406                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2407                                                              imm:$lane)))),
2408           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2409                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2410                                           (DSubReg_i32_reg imm:$lane))),
2411                                   (SubReg_i32_lane imm:$lane)))>;
2412
2413 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2414 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2415                          "vmull", "s", NEONvmulls, 1>;
2416 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2417                          "vmull", "u", NEONvmullu, 1>;
2418 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2419                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2420 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
2421 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
2422
2423 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2424 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2425                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2426 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2427                              "vqdmull", "s", int_arm_neon_vqdmull>;
2428
2429 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2430
2431 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2432 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2433                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2434 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2435                           v2f32, fmul, fadd>;
2436 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2437                           v4f32, fmul, fadd>;
2438 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2439                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2440 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2441                             v2f32, fmul, fadd>;
2442 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2443                             v4f32, v2f32, fmul, fadd>;
2444
2445 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2446                   (mul (v8i16 QPR:$src2),
2447                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2448           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2449                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2450                                       (DSubReg_i16_reg imm:$lane))),
2451                               (SubReg_i16_lane imm:$lane)))>;
2452
2453 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2454                   (mul (v4i32 QPR:$src2),
2455                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2456           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2457                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2458                                       (DSubReg_i32_reg imm:$lane))),
2459                               (SubReg_i32_lane imm:$lane)))>;
2460
2461 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2462                   (fmul (v4f32 QPR:$src2),
2463                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2464           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2465                            (v4f32 QPR:$src2),
2466                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2467                                    (DSubReg_i32_reg imm:$lane))),
2468                            (SubReg_i32_lane imm:$lane)))>;
2469
2470 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2471 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2472                               "vmlal", "s", NEONvmulls, add>;
2473 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2474                               "vmlal", "u", NEONvmullu, add>;
2475
2476 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
2477 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
2478
2479 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2480 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2481                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2482 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2483
2484 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2485 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2486                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2487 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2488                           v2f32, fmul, fsub>;
2489 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2490                           v4f32, fmul, fsub>;
2491 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2492                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2493 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2494                             v2f32, fmul, fsub>;
2495 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2496                             v4f32, v2f32, fmul, fsub>;
2497
2498 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2499                   (mul (v8i16 QPR:$src2),
2500                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2501           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2502                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2503                                       (DSubReg_i16_reg imm:$lane))),
2504                               (SubReg_i16_lane imm:$lane)))>;
2505
2506 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2507                   (mul (v4i32 QPR:$src2),
2508                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2509           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2510                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2511                                       (DSubReg_i32_reg imm:$lane))),
2512                               (SubReg_i32_lane imm:$lane)))>;
2513
2514 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2515                   (fmul (v4f32 QPR:$src2),
2516                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2517           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2518                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2519                                    (DSubReg_i32_reg imm:$lane))),
2520                            (SubReg_i32_lane imm:$lane)))>;
2521
2522 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2523 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2524                               "vmlsl", "s", NEONvmulls, sub>;
2525 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2526                               "vmlsl", "u", NEONvmullu, sub>;
2527
2528 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
2529 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
2530
2531 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2532 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2533                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2534 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2535
2536 // Vector Subtract Operations.
2537
2538 //   VSUB     : Vector Subtract (integer and floating-point)
2539 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2540                          "vsub", "i", sub, 0>;
2541 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2542                      v2f32, v2f32, fsub, 0>;
2543 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2544                      v4f32, v4f32, fsub, 0>;
2545 //   VSUBL    : Vector Subtract Long (Q = D - D)
2546 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2547                             "vsubl", "s", sub, sext, 0>;
2548 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2549                             "vsubl", "u", sub, zext, 0>;
2550 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2551 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
2552 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
2553 //   VHSUB    : Vector Halving Subtract
2554 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2555                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2556                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2557 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2558                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2559                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2560 //   VQSUB    : Vector Saturing Subtract
2561 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2562                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2563                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2564 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2565                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2566                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2567 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2568 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2569                             int_arm_neon_vsubhn, 0>;
2570 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2571 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2572                             int_arm_neon_vrsubhn, 0>;
2573
2574 // Vector Comparisons.
2575
2576 //   VCEQ     : Vector Compare Equal
2577 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2578                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2579 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2580                      NEONvceq, 1>;
2581 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2582                      NEONvceq, 1>;
2583 // For disassembly only.
2584 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2585                             "$dst, $src, #0">;
2586
2587 //   VCGE     : Vector Compare Greater Than or Equal
2588 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2589                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2590 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2591                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2592 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2593                      NEONvcge, 0>;
2594 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2595                      NEONvcge, 0>;
2596 // For disassembly only.
2597 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2598                             "$dst, $src, #0">;
2599 // For disassembly only.
2600 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2601                             "$dst, $src, #0">;
2602
2603 //   VCGT     : Vector Compare Greater Than
2604 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2605                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2606 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2607                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2608 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2609                      NEONvcgt, 0>;
2610 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2611                      NEONvcgt, 0>;
2612 // For disassembly only.
2613 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2614                             "$dst, $src, #0">;
2615 // For disassembly only.
2616 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2617                             "$dst, $src, #0">;
2618
2619 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2620 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2621                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2622 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2623                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2624 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2625 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2626                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2627 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2628                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2629 //   VTST     : Vector Test Bits
2630 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2631                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2632
2633 // Vector Bitwise Operations.
2634
2635 def vnotd : PatFrag<(ops node:$in),
2636                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
2637 def vnotq : PatFrag<(ops node:$in),
2638                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
2639
2640
2641 //   VAND     : Vector Bitwise AND
2642 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2643                       v2i32, v2i32, and, 1>;
2644 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2645                       v4i32, v4i32, and, 1>;
2646
2647 //   VEOR     : Vector Bitwise Exclusive OR
2648 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2649                       v2i32, v2i32, xor, 1>;
2650 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2651                       v4i32, v4i32, xor, 1>;
2652
2653 //   VORR     : Vector Bitwise OR
2654 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2655                       v2i32, v2i32, or, 1>;
2656 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2657                       v4i32, v4i32, or, 1>;
2658
2659 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2660 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2661                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2662                      "vbic", "$dst, $src1, $src2", "",
2663                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2664                                                  (vnotd DPR:$src2))))]>;
2665 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2666                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2667                      "vbic", "$dst, $src1, $src2", "",
2668                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2669                                                  (vnotq QPR:$src2))))]>;
2670
2671 //   VORN     : Vector Bitwise OR NOT
2672 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2673                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2674                      "vorn", "$dst, $src1, $src2", "",
2675                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2676                                                 (vnotd DPR:$src2))))]>;
2677 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2678                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2679                      "vorn", "$dst, $src1, $src2", "",
2680                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2681                                                 (vnotq QPR:$src2))))]>;
2682
2683 //   VMVN     : Vector Bitwise NOT (Immediate)
2684
2685 let isReMaterializable = 1 in {
2686 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
2687                          (ins nModImm:$SIMM), IIC_VMOVImm,
2688                          "vmvn", "i16", "$dst, $SIMM", "",
2689                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]>;
2690 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
2691                          (ins nModImm:$SIMM), IIC_VMOVImm,
2692                          "vmvn", "i16", "$dst, $SIMM", "",
2693                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]>;
2694
2695 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
2696                          (ins nModImm:$SIMM), IIC_VMOVImm,
2697                          "vmvn", "i32", "$dst, $SIMM", "",
2698                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]>;
2699 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
2700                          (ins nModImm:$SIMM), IIC_VMOVImm,
2701                          "vmvn", "i32", "$dst, $SIMM", "",
2702                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]>;
2703 }
2704
2705 //   VMVN     : Vector Bitwise NOT
2706 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2707                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2708                      "vmvn", "$dst, $src", "",
2709                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
2710 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2711                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2712                      "vmvn", "$dst, $src", "",
2713                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
2714 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
2715 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
2716
2717 //   VBSL     : Vector Bitwise Select
2718 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2719                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2720                      N3RegFrm, IIC_VCNTiD,
2721                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2722                      [(set DPR:$dst,
2723                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2724                                   (and DPR:$src3, (vnotd DPR:$src1)))))]>;
2725 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2726                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2727                      N3RegFrm, IIC_VCNTiQ,
2728                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2729                      [(set QPR:$dst,
2730                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2731                                   (and QPR:$src3, (vnotq QPR:$src1)))))]>;
2732
2733 //   VBIF     : Vector Bitwise Insert if False
2734 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2735 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2736                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2737                      N3RegFrm, IIC_VBINiD,
2738                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2739                      [/* For disassembly only; pattern left blank */]>;
2740 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2741                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2742                      N3RegFrm, IIC_VBINiQ,
2743                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2744                      [/* For disassembly only; pattern left blank */]>;
2745
2746 //   VBIT     : Vector Bitwise Insert if True
2747 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2748 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2749                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2750                      N3RegFrm, IIC_VBINiD,
2751                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2752                      [/* For disassembly only; pattern left blank */]>;
2753 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2754                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2755                      N3RegFrm, IIC_VBINiQ,
2756                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2757                      [/* For disassembly only; pattern left blank */]>;
2758
2759 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2760 // for equivalent operations with different register constraints; it just
2761 // inserts copies.
2762
2763 // Vector Absolute Differences.
2764
2765 //   VABD     : Vector Absolute Difference
2766 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2767                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2768                            "vabd", "s", int_arm_neon_vabds, 0>;
2769 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2770                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2771                            "vabd", "u", int_arm_neon_vabdu, 0>;
2772 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2773                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2774 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2775                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2776
2777 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2778 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2779                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2780 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2781                             "vabdl", "u", int_arm_neon_vabdlu, 0>;
2782
2783 //   VABA     : Vector Absolute Difference and Accumulate
2784 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2785                             "vaba", "s", int_arm_neon_vabas>;
2786 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2787                             "vaba", "u", int_arm_neon_vabau>;
2788
2789 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2790 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2791                              "vabal", "s", int_arm_neon_vabals>;
2792 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2793                              "vabal", "u", int_arm_neon_vabalu>;
2794
2795 // Vector Maximum and Minimum.
2796
2797 //   VMAX     : Vector Maximum
2798 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
2799                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2800                            "vmax", "s", int_arm_neon_vmaxs, 1>;
2801 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
2802                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2803                            "vmax", "u", int_arm_neon_vmaxu, 1>;
2804 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
2805                         "vmax", "f32",
2806                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2807 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2808                         "vmax", "f32",
2809                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2810
2811 //   VMIN     : Vector Minimum
2812 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
2813                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2814                            "vmin", "s", int_arm_neon_vmins, 1>;
2815 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
2816                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2817                            "vmin", "u", int_arm_neon_vminu, 1>;
2818 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
2819                         "vmin", "f32",
2820                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2821 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2822                         "vmin", "f32",
2823                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2824
2825 // Vector Pairwise Operations.
2826
2827 //   VPADD    : Vector Pairwise Add
2828 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2829                         "vpadd", "i8",
2830                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2831 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2832                         "vpadd", "i16",
2833                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2834 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2835                         "vpadd", "i32",
2836                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2837 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
2838                         IIC_VBIND, "vpadd", "f32",
2839                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2840
2841 //   VPADDL   : Vector Pairwise Add Long
2842 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2843                              int_arm_neon_vpaddls>;
2844 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2845                              int_arm_neon_vpaddlu>;
2846
2847 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2848 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2849                               int_arm_neon_vpadals>;
2850 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2851                               int_arm_neon_vpadalu>;
2852
2853 //   VPMAX    : Vector Pairwise Maximum
2854 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2855                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2856 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2857                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2858 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2859                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2860 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2861                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2862 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2863                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2864 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2865                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2866 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2867                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2868
2869 //   VPMIN    : Vector Pairwise Minimum
2870 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2871                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
2872 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2873                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
2874 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2875                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
2876 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2877                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
2878 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2879                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
2880 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2881                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
2882 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
2883                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
2884
2885 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2886
2887 //   VRECPE   : Vector Reciprocal Estimate
2888 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2889                         IIC_VUNAD, "vrecpe", "u32",
2890                         v2i32, v2i32, int_arm_neon_vrecpe>;
2891 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2892                         IIC_VUNAQ, "vrecpe", "u32",
2893                         v4i32, v4i32, int_arm_neon_vrecpe>;
2894 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2895                         IIC_VUNAD, "vrecpe", "f32",
2896                         v2f32, v2f32, int_arm_neon_vrecpe>;
2897 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2898                         IIC_VUNAQ, "vrecpe", "f32",
2899                         v4f32, v4f32, int_arm_neon_vrecpe>;
2900
2901 //   VRECPS   : Vector Reciprocal Step
2902 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2903                         IIC_VRECSD, "vrecps", "f32",
2904                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2905 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2906                         IIC_VRECSQ, "vrecps", "f32",
2907                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2908
2909 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2910 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2911                          IIC_VUNAD, "vrsqrte", "u32",
2912                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2913 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2914                          IIC_VUNAQ, "vrsqrte", "u32",
2915                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2916 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2917                          IIC_VUNAD, "vrsqrte", "f32",
2918                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2919 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2920                          IIC_VUNAQ, "vrsqrte", "f32",
2921                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2922
2923 //   VRSQRTS  : Vector Reciprocal Square Root Step
2924 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2925                         IIC_VRECSD, "vrsqrts", "f32",
2926                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2927 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2928                         IIC_VRECSQ, "vrsqrts", "f32",
2929                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2930
2931 // Vector Shifts.
2932
2933 //   VSHL     : Vector Shift
2934 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
2935                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2936                             "vshl", "s", int_arm_neon_vshifts, 0>;
2937 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
2938                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2939                             "vshl", "u", int_arm_neon_vshiftu, 0>;
2940 //   VSHL     : Vector Shift Left (Immediate)
2941 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
2942                            N2RegVShLFrm>;
2943 //   VSHR     : Vector Shift Right (Immediate)
2944 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
2945                            N2RegVShRFrm>;
2946 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
2947                            N2RegVShRFrm>;
2948
2949 //   VSHLL    : Vector Shift Left Long
2950 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2951 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2952
2953 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2954 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2955                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2956                 ValueType OpTy, SDNode OpNode>
2957   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2958            ResTy, OpTy, OpNode> {
2959   let Inst{21-16} = op21_16;
2960 }
2961 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2962                           v8i16, v8i8, NEONvshlli>;
2963 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2964                           v4i32, v4i16, NEONvshlli>;
2965 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2966                           v2i64, v2i32, NEONvshlli>;
2967
2968 //   VSHRN    : Vector Shift Right and Narrow
2969 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2970                            NEONvshrn>;
2971
2972 //   VRSHL    : Vector Rounding Shift
2973 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
2974                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2975                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
2976 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
2977                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2978                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
2979 //   VRSHR    : Vector Rounding Shift Right
2980 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
2981                            N2RegVShRFrm>;
2982 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
2983                            N2RegVShRFrm>;
2984
2985 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2986 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2987                            NEONvrshrn>;
2988
2989 //   VQSHL    : Vector Saturating Shift
2990 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
2991                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2992                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
2993 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
2994                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2995                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
2996 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2997 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
2998                            N2RegVShLFrm>;
2999 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3000                            N2RegVShLFrm>;
3001 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3002 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3003                            N2RegVShLFrm>;
3004
3005 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3006 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3007                            NEONvqshrns>;
3008 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3009                            NEONvqshrnu>;
3010
3011 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3012 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3013                            NEONvqshrnsu>;
3014
3015 //   VQRSHL   : Vector Saturating Rounding Shift
3016 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
3017                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3018                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
3019 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
3020                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3021                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
3022
3023 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3024 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3025                            NEONvqrshrns>;
3026 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3027                            NEONvqrshrnu>;
3028
3029 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3030 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3031                            NEONvqrshrnsu>;
3032
3033 //   VSRA     : Vector Shift Right and Accumulate
3034 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3035 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3036 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3037 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3038 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3039
3040 //   VSLI     : Vector Shift Left and Insert
3041 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3042 //   VSRI     : Vector Shift Right and Insert
3043 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3044
3045 // Vector Absolute and Saturating Absolute.
3046
3047 //   VABS     : Vector Absolute Value
3048 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3049                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3050                            int_arm_neon_vabs>;
3051 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3052                         IIC_VUNAD, "vabs", "f32",
3053                         v2f32, v2f32, int_arm_neon_vabs>;
3054 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3055                         IIC_VUNAQ, "vabs", "f32",
3056                         v4f32, v4f32, int_arm_neon_vabs>;
3057
3058 //   VQABS    : Vector Saturating Absolute Value
3059 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3060                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3061                            int_arm_neon_vqabs>;
3062
3063 // Vector Negate.
3064
3065 def vnegd  : PatFrag<(ops node:$in),
3066                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3067 def vnegq  : PatFrag<(ops node:$in),
3068                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3069
3070 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3071   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3072         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3073         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3074 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3075   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3076         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3077         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3078
3079 //   VNEG     : Vector Negate (integer)
3080 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3081 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3082 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3083 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3084 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3085 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3086
3087 //   VNEG     : Vector Negate (floating-point)
3088 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3089                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3090                     "vneg", "f32", "$dst, $src", "",
3091                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3092 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3093                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3094                     "vneg", "f32", "$dst, $src", "",
3095                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3096
3097 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3098 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3099 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3100 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3101 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3102 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3103
3104 //   VQNEG    : Vector Saturating Negate
3105 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3106                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3107                            int_arm_neon_vqneg>;
3108
3109 // Vector Bit Counting Operations.
3110
3111 //   VCLS     : Vector Count Leading Sign Bits
3112 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3113                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3114                            int_arm_neon_vcls>;
3115 //   VCLZ     : Vector Count Leading Zeros
3116 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3117                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3118                            int_arm_neon_vclz>;
3119 //   VCNT     : Vector Count One Bits
3120 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3121                         IIC_VCNTiD, "vcnt", "8",
3122                         v8i8, v8i8, int_arm_neon_vcnt>;
3123 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3124                         IIC_VCNTiQ, "vcnt", "8",
3125                         v16i8, v16i8, int_arm_neon_vcnt>;
3126
3127 // Vector Swap -- for disassembly only.
3128 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3129                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3130                      "vswp", "$dst, $src", "", []>;
3131 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3132                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3133                      "vswp", "$dst, $src", "", []>;
3134
3135 // Vector Move Operations.
3136
3137 //   VMOV     : Vector Move (Register)
3138
3139 let neverHasSideEffects = 1 in {
3140 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3141                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3142 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3143                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3144
3145 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3146 // be expanded after register allocation is completed.
3147 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3148                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3149
3150 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3151                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3152 } // neverHasSideEffects
3153
3154 //   VMOV     : Vector Move (Immediate)
3155
3156 let isReMaterializable = 1 in {
3157 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3158                          (ins nModImm:$SIMM), IIC_VMOVImm,
3159                          "vmov", "i8", "$dst, $SIMM", "",
3160                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3161 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3162                          (ins nModImm:$SIMM), IIC_VMOVImm,
3163                          "vmov", "i8", "$dst, $SIMM", "",
3164                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3165
3166 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3167                          (ins nModImm:$SIMM), IIC_VMOVImm,
3168                          "vmov", "i16", "$dst, $SIMM", "",
3169                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]>;
3170 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3171                          (ins nModImm:$SIMM), IIC_VMOVImm,
3172                          "vmov", "i16", "$dst, $SIMM", "",
3173                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]>;
3174
3175 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3176                          (ins nModImm:$SIMM), IIC_VMOVImm,
3177                          "vmov", "i32", "$dst, $SIMM", "",
3178                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]>;
3179 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3180                          (ins nModImm:$SIMM), IIC_VMOVImm,
3181                          "vmov", "i32", "$dst, $SIMM", "",
3182                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]>;
3183
3184 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3185                          (ins nModImm:$SIMM), IIC_VMOVImm,
3186                          "vmov", "i64", "$dst, $SIMM", "",
3187                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3188 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3189                          (ins nModImm:$SIMM), IIC_VMOVImm,
3190                          "vmov", "i64", "$dst, $SIMM", "",
3191                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3192 } // isReMaterializable
3193
3194 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3195
3196 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3197                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3198                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
3199                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
3200                                            imm:$lane))]>;
3201 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3202                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3203                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
3204                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
3205                                            imm:$lane))]>;
3206 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3207                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3208                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
3209                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
3210                                            imm:$lane))]>;
3211 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3212                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3213                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
3214                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
3215                                            imm:$lane))]>;
3216 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3217                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3218                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
3219                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
3220                                            imm:$lane))]>;
3221 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3222 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3223           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3224                            (DSubReg_i8_reg imm:$lane))),
3225                      (SubReg_i8_lane imm:$lane))>;
3226 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3227           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3228                              (DSubReg_i16_reg imm:$lane))),
3229                      (SubReg_i16_lane imm:$lane))>;
3230 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3231           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3232                            (DSubReg_i8_reg imm:$lane))),
3233                      (SubReg_i8_lane imm:$lane))>;
3234 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3235           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3236                              (DSubReg_i16_reg imm:$lane))),
3237                      (SubReg_i16_lane imm:$lane))>;
3238 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3239           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3240                              (DSubReg_i32_reg imm:$lane))),
3241                      (SubReg_i32_lane imm:$lane))>;
3242 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3243           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3244                           (SSubReg_f32_reg imm:$src2))>;
3245 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3246           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3247                           (SSubReg_f32_reg imm:$src2))>;
3248 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3249 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3250 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3251           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3252
3253
3254 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3255
3256 let Constraints = "$src1 = $dst" in {
3257 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
3258                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3259                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
3260                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
3261                                            GPR:$src2, imm:$lane))]>;
3262 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
3263                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3264                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
3265                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
3266                                            GPR:$src2, imm:$lane))]>;
3267 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
3268                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3269                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
3270                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
3271                                            GPR:$src2, imm:$lane))]>;
3272 }
3273 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3274           (v16i8 (INSERT_SUBREG QPR:$src1,
3275                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3276                                    (DSubReg_i8_reg imm:$lane))),
3277                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3278                   (DSubReg_i8_reg imm:$lane)))>;
3279 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3280           (v8i16 (INSERT_SUBREG QPR:$src1,
3281                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3282                                      (DSubReg_i16_reg imm:$lane))),
3283                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3284                   (DSubReg_i16_reg imm:$lane)))>;
3285 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3286           (v4i32 (INSERT_SUBREG QPR:$src1,
3287                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3288                                      (DSubReg_i32_reg imm:$lane))),
3289                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3290                   (DSubReg_i32_reg imm:$lane)))>;
3291
3292 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3293           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3294                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3295 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3296           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3297                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3298
3299 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3300 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3301 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3302           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3303
3304 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3305           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3306 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3307           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3308 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3309           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3310
3311 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3312           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3313 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3314           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3315 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3316           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3317
3318 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3319           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3320                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3321                          dsub_0)>;
3322 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3323           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3324                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3325                          dsub_0)>;
3326 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3327           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3328                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3329                          dsub_0)>;
3330
3331 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3332
3333 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3334   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3335           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3336           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3337 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3338   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3339           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3340           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3341
3342 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3343 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3344 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3345 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3346 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3347 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3348
3349 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3350                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3351                       [(set DPR:$dst, (v2f32 (NEONvdup
3352                                               (f32 (bitconvert GPR:$src)))))]>;
3353 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3354                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3355                       [(set QPR:$dst, (v4f32 (NEONvdup
3356                                               (f32 (bitconvert GPR:$src)))))]>;
3357
3358 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3359
3360 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3361               ValueType Ty>
3362   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3363               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3364               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3365
3366 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3367               ValueType ResTy, ValueType OpTy>
3368   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3369               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3370               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3371                                       imm:$lane)))]>;
3372
3373 // Inst{19-16} is partially specified depending on the element size.
3374
3375 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3376 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3377 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3378 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3379 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3380 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3381 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3382 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3383
3384 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3385           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3386                                   (DSubReg_i8_reg imm:$lane))),
3387                            (SubReg_i8_lane imm:$lane)))>;
3388 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3389           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3390                                     (DSubReg_i16_reg imm:$lane))),
3391                             (SubReg_i16_lane imm:$lane)))>;
3392 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3393           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3394                                     (DSubReg_i32_reg imm:$lane))),
3395                             (SubReg_i32_lane imm:$lane)))>;
3396 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3397           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3398                                    (DSubReg_i32_reg imm:$lane))),
3399                            (SubReg_i32_lane imm:$lane)))>;
3400
3401 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3402                     (outs DPR:$dst), (ins SPR:$src),
3403                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3404                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3405
3406 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3407                     (outs QPR:$dst), (ins SPR:$src),
3408                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3409                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3410
3411 //   VMOVN    : Vector Narrowing Move
3412 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3413                          "vmovn", "i", trunc>;
3414 //   VQMOVN   : Vector Saturating Narrowing Move
3415 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3416                             "vqmovn", "s", int_arm_neon_vqmovns>;
3417 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3418                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3419 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3420                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3421 //   VMOVL    : Vector Lengthening Move
3422 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3423 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3424
3425 // Vector Conversions.
3426
3427 //   VCVT     : Vector Convert Between Floating-Point and Integers
3428 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3429                      v2i32, v2f32, fp_to_sint>;
3430 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3431                      v2i32, v2f32, fp_to_uint>;
3432 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3433                      v2f32, v2i32, sint_to_fp>;
3434 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3435                      v2f32, v2i32, uint_to_fp>;
3436
3437 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3438                      v4i32, v4f32, fp_to_sint>;
3439 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3440                      v4i32, v4f32, fp_to_uint>;
3441 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3442                      v4f32, v4i32, sint_to_fp>;
3443 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3444                      v4f32, v4i32, uint_to_fp>;
3445
3446 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3447 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3448                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3449 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3450                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3451 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3452                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3453 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3454                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3455
3456 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3457                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3458 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3459                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3460 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3461                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3462 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3463                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3464
3465 // Vector Reverse.
3466
3467 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3468
3469 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3470   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3471         (ins DPR:$src), IIC_VMOVD,
3472         OpcodeStr, Dt, "$dst, $src", "",
3473         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3474 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3475   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3476         (ins QPR:$src), IIC_VMOVD,
3477         OpcodeStr, Dt, "$dst, $src", "",
3478         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3479
3480 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3481 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3482 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3483 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3484
3485 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3486 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3487 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3488 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3489
3490 //   VREV32   : Vector Reverse elements within 32-bit words
3491
3492 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3493   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3494         (ins DPR:$src), IIC_VMOVD,
3495         OpcodeStr, Dt, "$dst, $src", "",
3496         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3497 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3498   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3499         (ins QPR:$src), IIC_VMOVD,
3500         OpcodeStr, Dt, "$dst, $src", "",
3501         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3502
3503 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3504 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3505
3506 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3507 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3508
3509 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3510
3511 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3512   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3513         (ins DPR:$src), IIC_VMOVD,
3514         OpcodeStr, Dt, "$dst, $src", "",
3515         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3516 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3517   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3518         (ins QPR:$src), IIC_VMOVD,
3519         OpcodeStr, Dt, "$dst, $src", "",
3520         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3521
3522 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3523 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3524
3525 // Other Vector Shuffles.
3526
3527 //   VEXT     : Vector Extract
3528
3529 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3530   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3531         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3532         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3533         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3534                                       (Ty DPR:$rhs), imm:$index)))]>;
3535
3536 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3537   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3538         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3539         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3540         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3541                                       (Ty QPR:$rhs), imm:$index)))]>;
3542
3543 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3544 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3545 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3546 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3547
3548 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3549 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3550 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3551 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3552
3553 //   VTRN     : Vector Transpose
3554
3555 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3556 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3557 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3558
3559 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3560 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3561 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3562
3563 //   VUZP     : Vector Unzip (Deinterleave)
3564
3565 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3566 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3567 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3568
3569 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3570 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3571 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3572
3573 //   VZIP     : Vector Zip (Interleave)
3574
3575 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3576 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3577 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3578
3579 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3580 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3581 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3582
3583 // Vector Table Lookup and Table Extension.
3584
3585 //   VTBL     : Vector Table Lookup
3586 def  VTBL1
3587   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3588         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3589         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3590         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3591 let hasExtraSrcRegAllocReq = 1 in {
3592 def  VTBL2
3593   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3594         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3595         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "", []>;
3596 def  VTBL3
3597   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3598         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3599         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "", []>;
3600 def  VTBL4
3601   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3602         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3603         NVTBLFrm, IIC_VTB4,
3604         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "", []>;
3605 } // hasExtraSrcRegAllocReq = 1
3606
3607 //   VTBX     : Vector Table Extension
3608 def  VTBX1
3609   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3610         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3611         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3612         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3613                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3614 let hasExtraSrcRegAllocReq = 1 in {
3615 def  VTBX2
3616   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3617         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3618         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst", []>;
3619 def  VTBX3
3620   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3621         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3622         NVTBLFrm, IIC_VTBX3,
3623         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src",
3624         "$orig = $dst", []>;
3625 def  VTBX4
3626   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3627         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3628         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3629         "$orig = $dst", []>;
3630 } // hasExtraSrcRegAllocReq = 1
3631
3632 //===----------------------------------------------------------------------===//
3633 // NEON instructions for single-precision FP math
3634 //===----------------------------------------------------------------------===//
3635
3636 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3637   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3638               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3639                                                        SPR:$a, ssub_0))),
3640                               ssub_0)>;
3641
3642 class N3VSPat<SDNode OpNode, NeonI Inst>
3643   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3644               (EXTRACT_SUBREG (v2f32
3645                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3646                                                       SPR:$a, ssub_0),
3647                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3648                                                       SPR:$b, ssub_0))),
3649                               ssub_0)>;
3650
3651 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3652   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3653               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3654                                                    SPR:$acc, ssub_0),
3655                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3656                                                    SPR:$a, ssub_0),
3657                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3658                                                    SPR:$b, ssub_0)),
3659                               ssub_0)>;
3660
3661 // These need separate instructions because they must use DPR_VFP2 register
3662 // class which have SPR sub-registers.
3663
3664 // Vector Add Operations used for single-precision FP
3665 let neverHasSideEffects = 1 in
3666 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3667 def : N3VSPat<fadd, VADDfd_sfp>;
3668
3669 // Vector Sub Operations used for single-precision FP
3670 let neverHasSideEffects = 1 in
3671 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3672 def : N3VSPat<fsub, VSUBfd_sfp>;
3673
3674 // Vector Multiply Operations used for single-precision FP
3675 let neverHasSideEffects = 1 in
3676 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3677 def : N3VSPat<fmul, VMULfd_sfp>;
3678
3679 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3680 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3681 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3682
3683 //let neverHasSideEffects = 1 in
3684 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3685 //                           v2f32, fmul, fadd>;
3686 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3687
3688 //let neverHasSideEffects = 1 in
3689 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3690 //                           v2f32, fmul, fsub>;
3691 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3692
3693 // Vector Absolute used for single-precision FP
3694 let neverHasSideEffects = 1 in
3695 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3696                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3697                       "vabs", "f32", "$dst, $src", "", []>;
3698 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3699
3700 // Vector Negate used for single-precision FP
3701 let neverHasSideEffects = 1 in
3702 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3703                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3704                       "vneg", "f32", "$dst, $src", "", []>;
3705 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3706
3707 // Vector Maximum used for single-precision FP
3708 let neverHasSideEffects = 1 in
3709 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3710                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3711                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3712 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3713
3714 // Vector Minimum used for single-precision FP
3715 let neverHasSideEffects = 1 in
3716 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3717                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3718                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3719 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3720
3721 // Vector Convert between single-precision FP and integer
3722 let neverHasSideEffects = 1 in
3723 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3724                          v2i32, v2f32, fp_to_sint>;
3725 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3726
3727 let neverHasSideEffects = 1 in
3728 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3729                          v2i32, v2f32, fp_to_uint>;
3730 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3731
3732 let neverHasSideEffects = 1 in
3733 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3734                          v2f32, v2i32, sint_to_fp>;
3735 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3736
3737 let neverHasSideEffects = 1 in
3738 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3739                          v2f32, v2i32, uint_to_fp>;
3740 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3741
3742 //===----------------------------------------------------------------------===//
3743 // Non-Instruction Patterns
3744 //===----------------------------------------------------------------------===//
3745
3746 // bit_convert
3747 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3748 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3749 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3750 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3751 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3752 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3753 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3754 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3755 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3756 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3757 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3758 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3759 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3760 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3761 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3762 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3763 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3764 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3765 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3766 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3767 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3768 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3769 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3770 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3771 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3772 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3773 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3774 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3775 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3776 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3777
3778 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3779 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3780 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3781 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3782 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3783 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3784 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3785 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3786 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3787 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3788 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3789 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3790 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3791 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3792 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3793 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3794 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3795 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3796 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3797 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3798 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3799 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3800 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3801 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3802 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3803 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3804 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3805 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3806 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3807 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;