lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 // t_addrmode_rr := reg + reg
  78 //
  79 def t_addrmode_rr : Operand<i32>,
  80                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  81   let PrintMethod = "printThumbAddrModeRROperand";
  82   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  83 }
  84
  85 // t_addrmode_s4 := reg + reg
  86 //                  reg + imm5 * 4
  87 //
  88 def t_addrmode_s4 : Operand<i32>,
  89                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  90   let PrintMethod = "printThumbAddrModeS4Operand";
  91   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s2 := reg + reg
  95 //                  reg + imm5 * 2
  96 //
  97 def t_addrmode_s2 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  99   let PrintMethod = "printThumbAddrModeS2Operand";
 100   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 101 }
 102
 103 // t_addrmode_s1 := reg + reg
 104 //                  reg + imm5
 105 //
 106 def t_addrmode_s1 : Operand<i32>,
 107                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 108   let PrintMethod = "printThumbAddrModeS1Operand";
 109   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 110 }
 111
 112 // t_addrmode_sp := sp + imm8 * 4
 113 //
 114 def t_addrmode_sp : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 116   let PrintMethod = "printThumbAddrModeSPOperand";
 117   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Miscellaneous Instructions.
 122 //
 123
 124 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 125 // from removing one half of the matched pairs. That breaks PEI, which assumes
 126 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 127 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 128 def tADJCALLSTACKUP :
 129 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary, "",
 130            [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 131        Requires<[IsThumb, IsThumb1Only]>;
 132
 133 def tADJCALLSTACKDOWN :
 134 PseudoInst<(outs), (ins i32imm:$amt), NoItinerary, "",
 135            [(ARMcallseq_start imm:$amt)]>,
 136        Requires<[IsThumb, IsThumb1Only]>;
 137 }
 138
 139 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 140                 [/* For disassembly only; pattern left blank */]>,
 141            T1Encoding<0b101111> {
 142   let Inst{9-8} = 0b11;
 143   let Inst{7-0} = 0b00000000;
 144 }
 145
 146 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 147                   [/* For disassembly only; pattern left blank */]>,
 148              T1Encoding<0b101111> {
 149   let Inst{9-8} = 0b11;
 150   let Inst{7-0} = 0b00010000;
 151 }
 152
 153 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 154                 [/* For disassembly only; pattern left blank */]>,
 155            T1Encoding<0b101111> {
 156   let Inst{9-8} = 0b11;
 157   let Inst{7-0} = 0b00100000;
 158 }
 159
 160 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 161                 [/* For disassembly only; pattern left blank */]>,
 162            T1Encoding<0b101111> {
 163   let Inst{9-8} = 0b11;
 164   let Inst{7-0} = 0b00110000;
 165 }
 166
 167 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 168                 [/* For disassembly only; pattern left blank */]>,
 169            T1Encoding<0b101111> {
 170   let Inst{9-8} = 0b11;
 171   let Inst{7-0} = 0b01000000;
 172 }
 173
 174 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 175                     [/* For disassembly only; pattern left blank */]>,
 176                 T1Encoding<0b101101> {
 177   let Inst{9-5} = 0b10010;
 178   let Inst{3} = 1;
 179 }
 180
 181 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 182                     [/* For disassembly only; pattern left blank */]>,
 183                 T1Encoding<0b101101> {
 184   let Inst{9-5} = 0b10010;
 185   let Inst{3} = 0;
 186 }
 187
 188 // The i32imm operand $val can be used by a debugger to store more information
 189 // about the breakpoint.
 190 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 191                 [/* For disassembly only; pattern left blank */]>,
 192             T1Encoding<0b101111> {
 193   let Inst{9-8} = 0b10;
 194 }
 195
 196 // Change Processor State is a system instruction -- for disassembly only.
 197 // The singleton $opt operand contains the following information:
 198 // opt{4-0} = mode ==> don't care
 199 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 200 // opt{8-6} = AIF from Inst{2-0}
 201 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 202 //
 203 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 204 // CPS which has more options.
 205 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 206               [/* For disassembly only; pattern left blank */]>,
 207            T1Misc<0b0110011>;
 208
 209 // For both thumb1 and thumb2.
 210 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 211 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 212                  [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 213               T1Special<{0,0,?,?}> {
 214   let Inst{6-3} = 0b1111; // A8.6.6 Rm = pc
 215 }
 216
 217 // PC relative add.
 218 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 219                   "add\t$dst, pc, $rhs", []>,
 220                T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 221
 222 // ADD rd, sp, #imm8
 223 // This is rematerializable, which is particularly useful for taking the
 224 // address of locals.
 225 let isReMaterializable = 1 in {
 226 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 227                   "add\t$dst, $sp, $rhs", []>,
 228                T1Encoding<{1,0,1,0,1,?}>; // A6.2 & A8.6.8
 229 }
 230
 231 // ADD sp, sp, #imm7
 232 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 233                   "add\t$dst, $rhs", []>,
 234               T1Misc<{0,0,0,0,0,?,?}>; // A6.2.5 & A8.6.8
 235
 236 // SUB sp, sp, #imm7
 237 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 238                   "sub\t$dst, $rhs", []>,
 239               T1Misc<{0,0,0,0,1,?,?}>; // A6.2.5 & A8.6.215
 240
 241 // ADD rm, sp
 242 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 243                   "add\t$dst, $rhs", []>,
 244               T1Special<{0,0,?,?}> {
 245   let Inst{6-3} = 0b1101; // A8.6.9 Encoding T1
 246 }
 247
 248 // ADD sp, rm
 249 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 250                   "add\t$dst, $rhs", []>,
 251               T1Special<{0,0,?,?}> {
 252   // A8.6.9 Encoding T2
 253   let Inst{7} = 1;
 254   let Inst{2-0} = 0b101;
 255 }
 256
 257 //===----------------------------------------------------------------------===//
 258 //  Control Flow Instructions.
 259 //
 260
 261 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 262   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr", [(ARMretflag)]>,
 263                 T1Special<{1,1,0,?}> { // A6.2.3 & A8.6.25
 264     let Inst{6-3} = 0b1110; // Rm = lr
 265   }
 266   // Alternative return instruction used by vararg functions.
 267   def tBX_RET_vararg : TI<(outs), (ins tGPR:$target), IIC_Br, "bx\t$target",[]>,
 268                        T1Special<{1,1,0,?}>; // A6.2.3 & A8.6.25
 269 }
 270
 271 // Indirect branches
 272 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 273   def tBRIND : TI<(outs), (ins GPR:$dst), IIC_Br, "mov\tpc, $dst",
 274                   [(brind GPR:$dst)]>,
 275                T1Special<{1,0,1,?}> {
 276     // <Rd> = Inst{7:2-0} = pc
 277     let Inst{2-0} = 0b111;
 278   }
 279 }
 280
 281 // FIXME: remove when we have a way to marking a MI with these properties.
 282 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 283     hasExtraDefRegAllocReq = 1 in
 284 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$dsts, variable_ops),
 285                    IIC_iPop_Br,
 286                    "pop${p}\t$dsts", []>,
 287                T1Misc<{1,1,0,?,?,?,?}>;
 288
 289 let isCall = 1,
 290   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 291           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 292           D16, D17, D18, D19, D20, D21, D22, D23,
 293           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 294   // Also used for Thumb2
 295   def tBL  : TIx2<0b11110, 0b11, 1,
 296                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 297                   "bl\t$func",
 298                   [(ARMtcall tglobaladdr:$func)]>,
 299              Requires<[IsThumb, IsNotDarwin]>;
 300
 301   // ARMv5T and above, also used for Thumb2
 302   def tBLXi : TIx2<0b11110, 0b11, 0,
 303                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 304                    "blx\t$func",
 305                    [(ARMcall tglobaladdr:$func)]>,
 306               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 307
 308   // Also used for Thumb2
 309   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 310                   "blx\t$func",
 311                   [(ARMtcall GPR:$func)]>,
 312               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 313               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 314
 315   // ARMv4T
 316   let isCodeGenOnly = 1 in
 317   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 318                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 319                   "mov\tlr, pc\n\tbx\t$func",
 320                   [(ARMcall_nolink tGPR:$func)]>,
 321             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 322 }
 323
 324 // On Darwin R9 is call-clobbered.
 325 let isCall = 1,
 326   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 327           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 328           D16, D17, D18, D19, D20, D21, D22, D23,
 329           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 330   // Also used for Thumb2
 331   def tBLr9 : TIx2<0b11110, 0b11, 1,
 332                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 333                    "bl\t$func",
 334                    [(ARMtcall tglobaladdr:$func)]>,
 335               Requires<[IsThumb, IsDarwin]>;
 336
 337   // ARMv5T and above, also used for Thumb2
 338   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 339                       (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 340                       "blx\t$func",
 341                       [(ARMcall tglobaladdr:$func)]>,
 342                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 343
 344   // Also used for Thumb2
 345   def tBLXr_r9 : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 346                     "blx\t$func",
 347                     [(ARMtcall GPR:$func)]>,
 348                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 349                  T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24
 350
 351   // ARMv4T
 352   let isCodeGenOnly = 1 in
 353   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 354                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 355                    "mov\tlr, pc\n\tbx\t$func",
 356                    [(ARMcall_nolink tGPR:$func)]>,
 357               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 358 }
 359
 360 let isBranch = 1, isTerminator = 1 in {
 361   let isBarrier = 1 in {
 362     let isPredicable = 1 in
 363     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 364                    "b\t$target", [(br bb:$target)]>,
 365                T1Encoding<{1,1,1,0,0,?}>;
 366
 367   // Far jump
 368   let Defs = [LR] in
 369   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 370                     "bl\t$target",[]>;
 371
 372   let isCodeGenOnly = 1 in
 373   def tBR_JTr : T1JTI<(outs),
 374                       (ins tGPR:$target, jtblock_operand:$jt, i32imm:$id),
 375                       IIC_Br, "mov\tpc, $target\n\t.align\t2$jt",
 376                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>,
 377                 Encoding16 {
 378     let Inst{15-7} = 0b010001101;
 379     let Inst{2-0} = 0b111;
 380   }
 381   }
 382 }
 383
 384 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 385 // a two-value operand where a dag node expects two operands. :(
 386 let isBranch = 1, isTerminator = 1 in
 387   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 388                  "b$cc\t$target",
 389                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 390              T1Encoding<{1,1,0,1,?,?}>;
 391
 392 // Compare and branch on zero / non-zero
 393 let isBranch = 1, isTerminator = 1 in {
 394   def tCBZ  : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 395                   "cbz\t$cmp, $target", []>,
 396               T1Misc<{0,0,?,1,?,?,?}>;
 397
 398   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 399                   "cbnz\t$cmp, $target", []>,
 400               T1Misc<{1,0,?,1,?,?,?}>;
 401 }
 402
 403 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 404 // A8.6.16 B: Encoding T1
 405 // If Inst{11-8} == 0b1111 then SEE SVC
 406 let isCall = 1 in {
 407 def tSVC : T1pI<(outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc", []>,
 408            Encoding16 {
 409   let Inst{15-12} = 0b1101;
 410   let Inst{11-8} = 0b1111;
 411 }
 412 }
 413
 414 // A8.6.16 B: Encoding T1
 415 // If Inst{11-8} == 0b1110 then UNDEFINED
 416 let isBarrier = 1, isTerminator = 1 in
 417 def tTRAP : TI<(outs), (ins), IIC_Br,
 418                "trap", [(trap)]>, Encoding16 {
 419   let Inst{15-12} = 0b1101;
 420   let Inst{11-8} = 0b1110;
 421 }
 422
 423 //===----------------------------------------------------------------------===//
 424 //  Load Store Instructions.
 425 //
 426
 427 let canFoldAsLoad = 1, isReMaterializable = 1 in
 428 def tLDR : T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 429                "ldr", "\t$dst, $addr",
 430                [(set tGPR:$dst, (load t_addrmode_s4:$addr))]>,
 431            T1LdSt<0b100>;
 432 def tLDRi: T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 433                "ldr", "\t$dst, $addr",
 434                []>,
 435            T1LdSt4Imm<{1,?,?}>;
 436
 437 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 438                 "ldrb", "\t$dst, $addr",
 439                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 440             T1LdSt<0b110>;
 441 def tLDRBi: T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 442                 "ldrb", "\t$dst, $addr",
 443                 []>,
 444             T1LdSt1Imm<{1,?,?}>;
 445
 446 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 447                 "ldrh", "\t$dst, $addr",
 448                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 449             T1LdSt<0b101>;
 450 def tLDRHi: T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 451                 "ldrh", "\t$dst, $addr",
 452                 []>,
 453             T1LdSt2Imm<{1,?,?}>;
 454
 455 let AddedComplexity = 10 in
 456 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 457                  "ldrsb", "\t$dst, $addr",
 458                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 459              T1LdSt<0b011>;
 460
 461 let AddedComplexity = 10 in
 462 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 463                  "ldrsh", "\t$dst, $addr",
 464                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 465              T1LdSt<0b111>;
 466
 467 let canFoldAsLoad = 1 in
 468 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 469                   "ldr", "\t$dst, $addr",
 470                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 471               T1LdStSP<{1,?,?}>;
 472
 473 // Special instruction for restore. It cannot clobber condition register
 474 // when it's expanded by eliminateCallFramePseudoInstr().
 475 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 476 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 477                     "ldr", "\t$dst, $addr", []>,
 478                T1LdStSP<{1,?,?}>;
 479
 480 // Load tconstpool
 481 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 482 let canFoldAsLoad = 1, isReMaterializable = 1 in
 483 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 484                   "ldr", ".n\t$dst, $addr",
 485                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 486               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 487
 488 // Special LDR for loads from non-pc-relative constpools.
 489 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 490     isReMaterializable = 1 in
 491 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 492                   "ldr", "\t$dst, $addr", []>,
 493               T1LdStSP<{1,?,?}>;
 494
 495 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 496                "str", "\t$src, $addr",
 497                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 498            T1LdSt<0b000>;
 499 def tSTRi: T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 500                "str", "\t$src, $addr",
 501                []>,
 502            T1LdSt4Imm<{0,?,?}>;
 503
 504 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 505                  "strb", "\t$src, $addr",
 506                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 507             T1LdSt<0b010>;
 508 def tSTRBi: T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 509                  "strb", "\t$src, $addr",
 510                  []>,
 511             T1LdSt1Imm<{0,?,?}>;
 512
 513 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 514                  "strh", "\t$src, $addr",
 515                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 516             T1LdSt<0b001>;
 517 def tSTRHi: T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 518                  "strh", "\t$src, $addr",
 519                  []>,
 520             T1LdSt2Imm<{0,?,?}>;
 521
 522 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 523                    "str", "\t$src, $addr",
 524                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 525               T1LdStSP<{0,?,?}>;
 526
 527 let mayStore = 1, neverHasSideEffects = 1 in {
 528 // Special instruction for spill. It cannot clobber condition register
 529 // when it's expanded by eliminateCallFramePseudoInstr().
 530 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 531                   "str", "\t$src, $addr", []>,
 532              T1LdStSP<{0,?,?}>;
 533 }
 534
 535 //===----------------------------------------------------------------------===//
 536 //  Load / store multiple Instructions.
 537 //
 538
 539 // These require base address to be written back or one of the loaded regs.
 540 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
 541     isCodeGenOnly = 1 in {
 542 def tLDM : T1I<(outs),
 543                (ins GPR:$Rn, ldstm_mode:$amode, pred:$p, reglist:$dsts,
 544                 variable_ops),
 545                IIC_iLoad_m,
 546                "ldm${amode}${p}\t$Rn, $dsts", []>,
 547            T1Encoding<{1,1,0,0,1,?}>; // A6.2 & A8.6.53
 548
 549 def tLDM_UPD : T1It<(outs tGPR:$wb),
 550                     (ins GPR:$Rn, ldstm_mode:$amode, pred:$p, reglist:$dsts,
 551                      variable_ops),
 552                     IIC_iLoad_m,
 553                     "ldm${amode}${p}\t$Rn!, $dsts",
 554                     "$Rn = $wb", []>,
 555                T1Encoding<{1,1,0,0,1,?}>; // A6.2 & A8.6.53
 556 } // mayLoad, neverHasSideEffects = 1, hasExtraDefRegAllocReq
 557
 558 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
 559     isCodeGenOnly = 1 in
 560 def tSTM_UPD : T1It<(outs tGPR:$wb),
 561                     (ins GPR:$Rn, ldstm_mode:$amode, pred:$p, reglist:$srcs,
 562                      variable_ops),
 563                     IIC_iStore_mu,
 564                     "stm${amode}${p}\t$Rn!, $srcs",
 565                     "$Rn = $wb", []>,
 566            T1Encoding<{1,1,0,0,0,?}>; // A6.2 & A8.6.189
 567
 568 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 569 def tPOP : T1I<(outs), (ins pred:$p, reglist:$dsts, variable_ops),
 570                IIC_iPop,
 571                "pop${p}\t$dsts", []>,
 572            T1Misc<{1,1,0,?,?,?,?}>;
 573
 574 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 575 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$srcs, variable_ops),
 576                 IIC_iStore_m,
 577                 "push${p}\t$srcs", []>,
 578             T1Misc<{0,1,0,?,?,?,?}>;
 579
 580 //===----------------------------------------------------------------------===//
 581 //  Arithmetic Instructions.
 582 //
 583
 584 // Add with carry register
 585 let isCommutable = 1, Uses = [CPSR] in
 586 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 587                  "adc", "\t$dst, $rhs",
 588                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 589            T1DataProcessing<0b0101>;
 590
 591 // Add immediate
 592 def tADDi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 593                    "add", "\t$dst, $lhs, $rhs",
 594                    [(set tGPR:$dst, (add tGPR:$lhs, imm0_7:$rhs))]>,
 595              T1General<0b01110>;
 596
 597 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 598                    "add", "\t$dst, $rhs",
 599                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 600              T1General<{1,1,0,?,?}>;
 601
 602 // Add register
 603 let isCommutable = 1 in
 604 def tADDrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 605                    "add", "\t$dst, $lhs, $rhs",
 606                    [(set tGPR:$dst, (add tGPR:$lhs, tGPR:$rhs))]>,
 607              T1General<0b01100>;
 608
 609 let neverHasSideEffects = 1 in
 610 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 611                      "add", "\t$dst, $rhs", []>,
 612                T1Special<{0,0,?,?}>;
 613
 614 // And register
 615 let isCommutable = 1 in
 616 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 617                  "and", "\t$dst, $rhs",
 618                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 619            T1DataProcessing<0b0000>;
 620
 621 // ASR immediate
 622 def tASRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 623                   "asr", "\t$dst, $lhs, $rhs",
 624                   [(set tGPR:$dst, (sra tGPR:$lhs, (i32 imm:$rhs)))]>,
 625              T1General<{0,1,0,?,?}>;
 626
 627 // ASR register
 628 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 629                    "asr", "\t$dst, $rhs",
 630                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 631              T1DataProcessing<0b0100>;
 632
 633 // BIC register
 634 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 635                  "bic", "\t$dst, $rhs",
 636                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 637            T1DataProcessing<0b1110>;
 638
 639 // CMN register
 640 let isCompare = 1, Defs = [CPSR] in {
 641 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 642 //       Compare-to-zero still works out, just not the relationals
 643 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 644 //                "cmn", "\t$lhs, $rhs",
 645 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 646 //           T1DataProcessing<0b1011>;
 647 def tCMNz : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 648                  "cmn", "\t$lhs, $rhs",
 649                  [(ARMcmpZ tGPR:$lhs, (ineg tGPR:$rhs))]>,
 650             T1DataProcessing<0b1011>;
 651 }
 652
 653 // CMP immediate
 654 let isCompare = 1, Defs = [CPSR] in {
 655 def tCMPi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 656                   "cmp", "\t$lhs, $rhs",
 657                   [(ARMcmp tGPR:$lhs, imm0_255:$rhs)]>,
 658              T1General<{1,0,1,?,?}>;
 659 def tCMPzi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 660                   "cmp", "\t$lhs, $rhs",
 661                   [(ARMcmpZ tGPR:$lhs, imm0_255:$rhs)]>,
 662               T1General<{1,0,1,?,?}>;
 663 }
 664
 665 // CMP register
 666 let isCompare = 1, Defs = [CPSR] in {
 667 def tCMPr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 668                  "cmp", "\t$lhs, $rhs",
 669                  [(ARMcmp tGPR:$lhs, tGPR:$rhs)]>,
 670             T1DataProcessing<0b1010>;
 671 def tCMPzr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 672                   "cmp", "\t$lhs, $rhs",
 673                   [(ARMcmpZ tGPR:$lhs, tGPR:$rhs)]>,
 674              T1DataProcessing<0b1010>;
 675
 676 def tCMPhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 677                    "cmp", "\t$lhs, $rhs", []>,
 678               T1Special<{0,1,?,?}>;
 679 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 680                     "cmp", "\t$lhs, $rhs", []>,
 681                T1Special<{0,1,?,?}>;
 682 }
 683
 684
 685 // XOR register
 686 let isCommutable = 1 in
 687 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 688                  "eor", "\t$dst, $rhs",
 689                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 690            T1DataProcessing<0b0001>;
 691
 692 // LSL immediate
 693 def tLSLri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 694                   "lsl", "\t$dst, $lhs, $rhs",
 695                   [(set tGPR:$dst, (shl tGPR:$lhs, (i32 imm:$rhs)))]>,
 696              T1General<{0,0,0,?,?}>;
 697
 698 // LSL register
 699 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 700                    "lsl", "\t$dst, $rhs",
 701                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 702              T1DataProcessing<0b0010>;
 703
 704 // LSR immediate
 705 def tLSRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 706                   "lsr", "\t$dst, $lhs, $rhs",
 707                   [(set tGPR:$dst, (srl tGPR:$lhs, (i32 imm:$rhs)))]>,
 708              T1General<{0,0,1,?,?}>;
 709
 710 // LSR register
 711 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 712                    "lsr", "\t$dst, $rhs",
 713                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 714              T1DataProcessing<0b0011>;
 715
 716 // move register
 717 def tMOVi8 : T1sI<(outs tGPR:$dst), (ins i32imm:$src), IIC_iMOVi,
 718                   "mov", "\t$dst, $src",
 719                   [(set tGPR:$dst, imm0_255:$src)]>,
 720              T1General<{1,0,0,?,?}>;
 721
 722 // TODO: A7-73: MOV(2) - mov setting flag.
 723
 724
 725 let neverHasSideEffects = 1 in {
 726 // FIXME: Make this predicable.
 727 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 728                       "mov\t$dst, $src", []>,
 729                   T1Special<0b1000>;
 730 let Defs = [CPSR] in
 731 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 732                        "movs\t$dst, $src", []>, Encoding16 {
 733   let Inst{15-6} = 0b0000000000;
 734 }
 735
 736 // FIXME: Make these predicable.
 737 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 738                        "mov\t$dst, $src", []>,
 739                    T1Special<{1,0,0,?}>;
 740 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 741                        "mov\t$dst, $src", []>,
 742                    T1Special<{1,0,?,0}>;
 743 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 744                        "mov\t$dst, $src", []>,
 745                    T1Special<{1,0,?,?}>;
 746 } // neverHasSideEffects
 747
 748 // multiply register
 749 let isCommutable = 1 in
 750 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
 751                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
 752                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
 753            T1DataProcessing<0b1101>;
 754
 755 // move inverse register
 756 def tMVN : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMVNr,
 757                 "mvn", "\t$dst, $src",
 758                 [(set tGPR:$dst, (not tGPR:$src))]>,
 759            T1DataProcessing<0b1111>;
 760
 761 // bitwise or register
 762 let isCommutable = 1 in
 763 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iBITr,
 764                  "orr", "\t$dst, $rhs",
 765                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
 766            T1DataProcessing<0b1100>;
 767
 768 // swaps
 769 def tREV : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 770                 "rev", "\t$dst, $src",
 771                 [(set tGPR:$dst, (bswap tGPR:$src))]>,
 772                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
 773            T1Misc<{1,0,1,0,0,0,?}>;
 774
 775 def tREV16 : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 776                   "rev16", "\t$dst, $src",
 777              [(set tGPR:$dst,
 778                    (or (and (srl tGPR:$src, (i32 8)), 0xFF),
 779                        (or (and (shl tGPR:$src, (i32 8)), 0xFF00),
 780                            (or (and (srl tGPR:$src, (i32 8)), 0xFF0000),
 781                                (and (shl tGPR:$src, (i32 8)), 0xFF000000)))))]>,
 782                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
 783              T1Misc<{1,0,1,0,0,1,?}>;
 784
 785 def tREVSH : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 786                   "revsh", "\t$dst, $src",
 787                   [(set tGPR:$dst,
 788                         (sext_inreg
 789                           (or (srl (and tGPR:$src, 0xFF00), (i32 8)),
 790                               (shl tGPR:$src, (i32 8))), i16))]>,
 791                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 792              T1Misc<{1,0,1,0,1,1,?}>;
 793
 794 // rotate right register
 795 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 796                  "ror", "\t$dst, $rhs",
 797                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
 798            T1DataProcessing<0b0111>;
 799
 800 // negate register
 801 def tRSB : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iALUi,
 802                 "rsb", "\t$dst, $src, #0",
 803                 [(set tGPR:$dst, (ineg tGPR:$src))]>,
 804            T1DataProcessing<0b1001>;
 805
 806 // Subtract with carry register
 807 let Uses = [CPSR] in
 808 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 809                  "sbc", "\t$dst, $rhs",
 810                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
 811            T1DataProcessing<0b0110>;
 812
 813 // Subtract immediate
 814 def tSUBi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 815                   "sub", "\t$dst, $lhs, $rhs",
 816                   [(set tGPR:$dst, (add tGPR:$lhs, imm0_7_neg:$rhs))]>,
 817              T1General<0b01111>;
 818
 819 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 820                    "sub", "\t$dst, $rhs",
 821                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
 822              T1General<{1,1,1,?,?}>;
 823
 824 // subtract register
 825 def tSUBrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 826                   "sub", "\t$dst, $lhs, $rhs",
 827                   [(set tGPR:$dst, (sub tGPR:$lhs, tGPR:$rhs))]>,
 828              T1General<0b01101>;
 829
 830 // TODO: A7-96: STMIA - store multiple.
 831
 832 // sign-extend byte
 833 def tSXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 834                   "sxtb", "\t$dst, $src",
 835                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i8))]>,
 836                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 837              T1Misc<{0,0,1,0,0,1,?}>;
 838
 839 // sign-extend short
 840 def tSXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 841                   "sxth", "\t$dst, $src",
 842                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i16))]>,
 843                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 844              T1Misc<{0,0,1,0,0,0,?}>;
 845
 846 // test
 847 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
 848 def tTST  : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iTSTr,
 849                  "tst", "\t$lhs, $rhs",
 850                  [(ARMcmpZ (and tGPR:$lhs, tGPR:$rhs), 0)]>,
 851             T1DataProcessing<0b1000>;
 852
 853 // zero-extend byte
 854 def tUXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 855                   "uxtb", "\t$dst, $src",
 856                   [(set tGPR:$dst, (and tGPR:$src, 0xFF))]>,
 857                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 858              T1Misc<{0,0,1,0,1,1,?}>;
 859
 860 // zero-extend short
 861 def tUXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 862                   "uxth", "\t$dst, $src",
 863                   [(set tGPR:$dst, (and tGPR:$src, 0xFFFF))]>,
 864                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 865              T1Misc<{0,0,1,0,1,0,?}>;
 866
 867
 868 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
 869 // Expanded after instruction selection into a branch sequence.
 870 let usesCustomInserter = 1 in  // Expanded after instruction selection.
 871   def tMOVCCr_pseudo :
 872   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
 873               NoItinerary, "",
 874              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
 875
 876
 877 // 16-bit movcc in IT blocks for Thumb2.
 878 let neverHasSideEffects = 1 in {
 879 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
 880                     "mov", "\t$dst, $rhs", []>,
 881               T1Special<{1,0,?,?}>;
 882
 883 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
 884                     "mov", "\t$dst, $rhs", []>,
 885               T1General<{1,0,0,?,?}>;
 886 } // neverHasSideEffects
 887
 888 // tLEApcrel - Load a pc-relative address into a register without offending the
 889 // assembler.
 890 let neverHasSideEffects = 1 in {
 891 let isReMaterializable = 1 in
 892 def tLEApcrel : T1I<(outs tGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
 893                     "adr$p\t$dst, #$label", []>,
 894                 T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 895
 896 } // neverHasSideEffects
 897 def tLEApcrelJT : T1I<(outs tGPR:$dst),
 898                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
 899                       IIC_iALUi, "adr$p\t$dst, #${label}_${id}", []>,
 900                   T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 901
 902 //===----------------------------------------------------------------------===//
 903 // TLS Instructions
 904 //
 905
 906 // __aeabi_read_tp preserves the registers r1-r3.
 907 let isCall = 1,
 908   Defs = [R0, LR] in {
 909   def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
 910                      "bl\t__aeabi_read_tp",
 911                      [(set R0, ARMthread_pointer)]>;
 912 }
 913
 914 // SJLJ Exception handling intrinsics
 915 //   eh_sjlj_setjmp() is an instruction sequence to store the return
 916 //   address and save #0 in R0 for the non-longjmp case.
 917 //   Since by its nature we may be coming from some other function to get
 918 //   here, and we're using the stack frame for the containing function to
 919 //   save/restore registers, we can't keep anything live in regs across
 920 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
 921 //   when we get here from a longjmp(). We force everthing out of registers
 922 //   except for our own input by listing the relevant registers in Defs. By
 923 //   doing so, we also cause the prologue/epilogue code to actively preserve
 924 //   all of the callee-saved resgisters, which is exactly what we want.
 925 //   $val is a scratch register for our use.
 926 let Defs =
 927   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ], hasSideEffects = 1,
 928    isBarrier = 1, isCodeGenOnly = 1 in {
 929   def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
 930                               AddrModeNone, SizeSpecial, NoItinerary, "", "",
 931                    [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
 932 }
 933
 934 // FIXME: Non-Darwin version(s)
 935 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
 936     Defs = [ R7, LR, SP ] in {
 937 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
 938                              AddrModeNone, SizeSpecial, IndexModeNone,
 939                              Pseudo, NoItinerary, "", "",
 940                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
 941                                 Requires<[IsThumb, IsDarwin]>;
 942 }
 943
 944 //===----------------------------------------------------------------------===//
 945 // Non-Instruction Patterns
 946 //
 947
 948 // Add with carry
 949 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
 950             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
 951 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
 952             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
 953 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
 954             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
 955
 956 // Subtract with carry
 957 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
 958             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
 959 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
 960             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
 961 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
 962             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
 963
 964 // ConstantPool, GlobalAddress
 965 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
 966 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
 967
 968 // JumpTable
 969 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
 970             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
 971
 972 // Direct calls
 973 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
 974       Requires<[IsThumb, IsNotDarwin]>;
 975 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
 976       Requires<[IsThumb, IsDarwin]>;
 977
 978 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
 979       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 980 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
 981       Requires<[IsThumb, HasV5T, IsDarwin]>;
 982
 983 // Indirect calls to ARM routines
 984 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
 985       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 986 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
 987       Requires<[IsThumb, HasV5T, IsDarwin]>;
 988
 989 // zextload i1 -> zextload i8
 990 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
 991             (tLDRB t_addrmode_s1:$addr)>;
 992
 993 // extload -> zextload
 994 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 995 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 996 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
 997
 998 // If it's impossible to use [r,r] address mode for sextload, select to
 999 // ldr{b|h} + sxt{b|h} instead.
1000 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1001             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1002       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1003 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1004             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1005       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1006
1007 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1008             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1009 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1010             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1011
1012 // Large immediate handling.
1013
1014 // Two piece imms.
1015 def : T1Pat<(i32 thumb_immshifted:$src),
1016             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1017                     (thumb_immshifted_shamt imm:$src))>;
1018
1019 def : T1Pat<(i32 imm0_255_comp:$src),
1020             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1021
1022 // Pseudo instruction that combines ldr from constpool and add pc. This should
1023 // be expanded into two instructions late to allow if-conversion and
1024 // scheduling.
1025 let isReMaterializable = 1 in
1026 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1027                    NoItinerary, "",
1028                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1029                                            imm:$cp))]>,
1030                Requires<[IsThumb, IsThumb1Only]>;