lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def MemModeThumbAsmOperand : AsmOperandClass {
  78   let Name = "MemModeThumb";
  79   let SuperClasses = [];
  80 }
  81
  82 // t_addrmode_rr := reg + reg
  83 //
  84 def t_addrmode_rr : Operand<i32>,
  85                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  86   let PrintMethod = "printThumbAddrModeRROperand";
  87   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  88 }
  89
  90 // t_addrmode_s4 := reg + reg
  91 //                  reg + imm5 * 4
  92 //
  93 def t_addrmode_s4 : Operand<i32>,
  94                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  95   string EncoderMethod = "getAddrModeS4OpValue";
  96   let PrintMethod = "printThumbAddrModeS4Operand";
  97   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  98   let ParserMatchClass = MemModeThumbAsmOperand;
  99 }
 100
 101 // t_addrmode_s2 := reg + reg
 102 //                  reg + imm5 * 2
 103 //
 104 def t_addrmode_s2 : Operand<i32>,
 105                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 106   string EncoderMethod = "getAddrModeS2OpValue";
 107   let PrintMethod = "printThumbAddrModeS2Operand";
 108   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 109   let ParserMatchClass = MemModeThumbAsmOperand;
 110 }
 111
 112 // t_addrmode_s1 := reg + reg
 113 //                  reg + imm5
 114 //
 115 def t_addrmode_s1 : Operand<i32>,
 116                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 117   string EncoderMethod = "getAddrModeS1OpValue";
 118   let PrintMethod = "printThumbAddrModeS1Operand";
 119   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 120   let ParserMatchClass = MemModeThumbAsmOperand;
 121 }
 122
 123 // t_addrmode_sp := sp + imm8 * 4
 124 //
 125 def t_addrmode_sp : Operand<i32>,
 126                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 127   let PrintMethod = "printThumbAddrModeSPOperand";
 128   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 129   let ParserMatchClass = MemModeThumbAsmOperand;
 130 }
 131
 132 //===----------------------------------------------------------------------===//
 133 //  Miscellaneous Instructions.
 134 //
 135
 136 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 137 // from removing one half of the matched pairs. That breaks PEI, which assumes
 138 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 139 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 140 def tADJCALLSTACKUP :
 141   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 142              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 143             Requires<[IsThumb, IsThumb1Only]>;
 144
 145 def tADJCALLSTACKDOWN :
 146   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 147              [(ARMcallseq_start imm:$amt)]>,
 148             Requires<[IsThumb, IsThumb1Only]>;
 149 }
 150
 151 // T1Disassembly - A simple class to make encoding some disassembly patterns
 152 // easier and less verbose.
 153 class T1Disassembly<bits<2> op1, bits<8> op2>
 154   : T1Encoding<0b101111> {
 155   let Inst{9-8} = op1;
 156   let Inst{7-0} = op2;
 157 }
 158
 159 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 160                 [/* For disassembly only; pattern left blank */]>,
 161            T1Disassembly<0b11, 0x00>; // A8.6.110
 162
 163 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 164                   [/* For disassembly only; pattern left blank */]>,
 165            T1Disassembly<0b11, 0x10>; // A8.6.410
 166
 167 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 168                 [/* For disassembly only; pattern left blank */]>,
 169            T1Disassembly<0b11, 0x20>; // A8.6.408
 170
 171 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 172                 [/* For disassembly only; pattern left blank */]>,
 173            T1Disassembly<0b11, 0x30>; // A8.6.409
 174
 175 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 176                 [/* For disassembly only; pattern left blank */]>,
 177            T1Disassembly<0b11, 0x40>; // A8.6.157
 178
 179 // The i32imm operand $val can be used by a debugger to store more information
 180 // about the breakpoint.
 181 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 182                 [/* For disassembly only; pattern left blank */]>,
 183            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 184   // A8.6.22
 185   bits<8> val;
 186   let Inst{7-0} = val;
 187 }
 188
 189 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 190                     [/* For disassembly only; pattern left blank */]>,
 191                 T1Encoding<0b101101> {
 192   // A8.6.156
 193   let Inst{9-5} = 0b10010;
 194   let Inst{4}   = 1;
 195   let Inst{3}   = 1;            // Big-Endian
 196   let Inst{2-0} = 0b000;
 197 }
 198
 199 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 200                     [/* For disassembly only; pattern left blank */]>,
 201                 T1Encoding<0b101101> {
 202   // A8.6.156
 203   let Inst{9-5} = 0b10010;
 204   let Inst{4}   = 1;
 205   let Inst{3}   = 0;            // Little-Endian
 206   let Inst{2-0} = 0b000;
 207 }
 208
 209 // Change Processor State is a system instruction -- for disassembly only.
 210 // The singleton $opt operand contains the following information:
 211 // opt{4-0} = mode ==> don't care
 212 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 213 // opt{8-6} = AIF from Inst{2-0}
 214 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 215 //
 216 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 217 // CPS which has more options.
 218 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 219               [/* For disassembly only; pattern left blank */]>,
 220            T1Misc<0b0110011> {
 221   // A8.6.38 & B6.1.1
 222   let Inst{3} = 0;
 223   // FIXME: Finish encoding.
 224 }
 225
 226 // For both thumb1 and thumb2.
 227 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 228 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 229                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 230               T1Special<{0,0,?,?}> {
 231   // A8.6.6
 232   bits<3> dst;
 233   let Inst{6-3} = 0b1111; // Rm = pc
 234   let Inst{2-0} = dst;
 235 }
 236
 237 // PC relative add (ADR).
 238 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 239                    "add\t$dst, pc, $rhs", []>,
 240                T1Encoding<{1,0,1,0,0,?}> {
 241   // A6.2 & A8.6.10
 242   bits<3> dst;
 243   bits<8> rhs;
 244   let Inst{10-8} = dst;
 245   let Inst{7-0}  = rhs;
 246 }
 247
 248 // ADD <Rd>, sp, #<imm8>
 249 // This is rematerializable, which is particularly useful for taking the
 250 // address of locals.
 251 let isReMaterializable = 1 in
 252 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 253                    "add\t$dst, $sp, $rhs", []>,
 254                T1Encoding<{1,0,1,0,1,?}> {
 255   // A6.2 & A8.6.8
 256   bits<3> dst;
 257   bits<8> rhs;
 258   let Inst{10-8} = dst;
 259   let Inst{7-0}  = rhs;
 260 }
 261
 262 // ADD sp, sp, #<imm7>
 263 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 264                   "add\t$dst, $rhs", []>,
 265               T1Misc<{0,0,0,0,0,?,?}> {
 266   // A6.2.5 & A8.6.8
 267   bits<7> rhs;
 268   let Inst{6-0} = rhs;
 269 }
 270
 271 // SUB sp, sp, #<imm7>
 272 // FIXME: The encoding and the ASM string don't match up.
 273 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 274                   "sub\t$dst, $rhs", []>,
 275               T1Misc<{0,0,0,0,1,?,?}> {
 276   // A6.2.5 & A8.6.214
 277   bits<7> rhs;
 278   let Inst{6-0} = rhs;
 279 }
 280
 281 // ADD <Rm>, sp
 282 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 283                   "add\t$dst, $rhs", []>,
 284               T1Special<{0,0,?,?}> {
 285   // A8.6.9 Encoding T1
 286   bits<4> dst;
 287   let Inst{7}   = dst{3};
 288   let Inst{6-3} = 0b1101;
 289   let Inst{2-0} = dst{2-0};
 290 }
 291
 292 // ADD sp, <Rm>
 293 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 294                   "add\t$dst, $rhs", []>,
 295               T1Special<{0,0,?,?}> {
 296   // A8.6.9 Encoding T2
 297   bits<4> dst;
 298   let Inst{7} = 1;
 299   let Inst{6-3} = dst;
 300   let Inst{2-0} = 0b101;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Control Flow Instructions.
 305 //
 306
 307 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 308   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 309                    [(ARMretflag)]>,
 310                 T1Special<{1,1,0,?}> {
 311     // A6.2.3 & A8.6.25
 312     let Inst{6-3} = 0b1110; // Rm = lr
 313     let Inst{2-0} = 0b000;
 314   }
 315
 316   // Alternative return instruction used by vararg functions.
 317   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 318                           IIC_Br, "bx\t$Rm",
 319                           []>,
 320                        T1Special<{1,1,0,?}> {
 321     // A6.2.3 & A8.6.25
 322     bits<4> Rm;
 323     let Inst{6-3} = Rm;
 324     let Inst{2-0} = 0b000;
 325   }
 326 }
 327
 328 // Indirect branches
 329 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 330   def tBRIND : TI<(outs), (ins GPR:$Rm), IIC_Br, "mov\tpc, $Rm",
 331                   [(brind GPR:$Rm)]>,
 332                T1Special<{1,0,?,?}> {
 333     // A8.6.97
 334     bits<4> Rm;
 335     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 336     let Inst{6-3} = Rm;
 337     let Inst{2-0} = 0b111;
 338   }
 339 }
 340
 341 // FIXME: remove when we have a way to marking a MI with these properties.
 342 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 343     hasExtraDefRegAllocReq = 1 in
 344 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 345                    IIC_iPop_Br,
 346                    "pop${p}\t$regs", []>,
 347                T1Misc<{1,1,0,?,?,?,?}> {
 348   // A8.6.121
 349   bits<16> regs;
 350   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 351   let Inst{7-0} = regs{7-0};
 352 }
 353
 354 // All calls clobber the non-callee saved registers. SP is marked as
 355 // a use to prevent stack-pointer assignments that appear immediately
 356 // before calls from potentially appearing dead.
 357 let isCall = 1,
 358   // On non-Darwin platforms R9 is callee-saved.
 359   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 360           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 361           D16, D17, D18, D19, D20, D21, D22, D23,
 362           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 363   Uses = [SP] in {
 364   // Also used for Thumb2
 365   def tBL  : TIx2<0b11110, 0b11, 1,
 366                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 367                   "bl\t$func",
 368                   [(ARMtcall tglobaladdr:$func)]>,
 369              Requires<[IsThumb, IsNotDarwin]>;
 370
 371   // ARMv5T and above, also used for Thumb2
 372   def tBLXi : TIx2<0b11110, 0b11, 0,
 373                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 374                    "blx\t$func",
 375                    [(ARMcall tglobaladdr:$func)]>,
 376               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 377
 378   // Also used for Thumb2
 379   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 380                   "blx\t$func",
 381                   [(ARMtcall GPR:$func)]>,
 382               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 383               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 384
 385   // ARMv4T
 386   let isCodeGenOnly = 1 in
 387   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 388                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 389                   "mov\tlr, pc\n\tbx\t$func",
 390                   [(ARMcall_nolink tGPR:$func)]>,
 391             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 392 }
 393
 394 let isCall = 1,
 395   // On Darwin R9 is call-clobbered.
 396   // R7 is marked as a use to prevent frame-pointer assignments from being
 397   // moved above / below calls.
 398   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 399           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 400           D16, D17, D18, D19, D20, D21, D22, D23,
 401           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 402   Uses = [R7, SP] in {
 403   // Also used for Thumb2
 404   def tBLr9 : TIx2<0b11110, 0b11, 1,
 405                    (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 406                    "bl${p}\t$func",
 407                    [(ARMtcall tglobaladdr:$func)]>,
 408               Requires<[IsThumb, IsDarwin]>;
 409
 410   // ARMv5T and above, also used for Thumb2
 411   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 412                       (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 413                       "blx${p}\t$func",
 414                       [(ARMcall tglobaladdr:$func)]>,
 415                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 416
 417   // Also used for Thumb2
 418   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 419                     "blx${p}\t$func",
 420                     [(ARMtcall GPR:$func)]>,
 421                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 422                  T1Special<{1,1,1,?}> {
 423     // A6.2.3 & A8.6.24
 424     bits<4> func;
 425     let Inst{6-3} = func;
 426     let Inst{2-0} = 0b000;
 427   }
 428
 429   // ARMv4T
 430   let isCodeGenOnly = 1 in
 431   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 432                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 433                    "mov\tlr, pc\n\tbx\t$func",
 434                    [(ARMcall_nolink tGPR:$func)]>,
 435               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 436 }
 437
 438 let isBranch = 1, isTerminator = 1 in {
 439   let isBarrier = 1 in {
 440     let isPredicable = 1 in
 441     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 442                    "b\t$target", [(br bb:$target)]>,
 443                T1Encoding<{1,1,1,0,0,?}>;
 444
 445   // Far jump
 446   let Defs = [LR] in
 447   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 448                     "bl\t$target",[]>;
 449
 450   def tBR_JTr : tPseudoInst<(outs),
 451                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 452                       Size2Bytes, IIC_Br,
 453                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 454     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 455   }
 456   }
 457 }
 458
 459 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 460 // a two-value operand where a dag node expects two operands. :(
 461 let isBranch = 1, isTerminator = 1 in
 462   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 463                  "b$cc\t$target",
 464                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 465              T1Encoding<{1,1,0,1,?,?}>;
 466
 467 // Compare and branch on zero / non-zero
 468 let isBranch = 1, isTerminator = 1 in {
 469   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 470                   "cbz\t$Rn, $target", []>,
 471               T1Misc<{0,0,?,1,?,?,?}> {
 472     // A8.6.27
 473     bits<6> target;
 474     bits<3> Rn;
 475     let Inst{9}   = target{5};
 476     let Inst{7-3} = target{4-0};
 477     let Inst{2-0} = Rn;
 478   }
 479
 480   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 481                   "cbnz\t$cmp, $target", []>,
 482               T1Misc<{1,0,?,1,?,?,?}> {
 483     // A8.6.27
 484     bits<6> target;
 485     bits<3> Rn;
 486     let Inst{9}   = target{5};
 487     let Inst{7-3} = target{4-0};
 488     let Inst{2-0} = Rn;
 489   }
 490 }
 491
 492 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 493 // A8.6.16 B: Encoding T1
 494 // If Inst{11-8} == 0b1111 then SEE SVC
 495 let isCall = 1, Uses = [SP] in
 496 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 497                 "svc", "\t$imm", []>, Encoding16 {
 498   bits<8> imm;
 499   let Inst{15-12} = 0b1101;
 500   let Inst{11-8}  = 0b1111;
 501   let Inst{7-0}   = imm;
 502 }
 503
 504 // The assembler uses 0xDEFE for a trap instruction.
 505 let isBarrier = 1, isTerminator = 1 in
 506 def tTRAP : TI<(outs), (ins), IIC_Br,
 507                "trap", [(trap)]>, Encoding16 {
 508   let Inst = 0xdefe;
 509 }
 510
 511 //===----------------------------------------------------------------------===//
 512 //  Load Store Instructions.
 513 //
 514
 515 let canFoldAsLoad = 1, isReMaterializable = 1 in
 516 def tLDR :                      // A8.6.60
 517   T1pIEncode<0b100, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 518              AddrModeT1_4, IIC_iLoad_r,
 519              "ldr", "\t$Rt, $addr",
 520              [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>;
 521
 522 def tLDRi:                      // A8.6.57
 523   T1pIEncodeImm<0b0110, 1, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 524                 AddrModeT1_4, IIC_iLoad_r,
 525                 "ldr", "\t$Rt, $addr",
 526                 []>;
 527
 528 def tLDRB :                     // A8.6.64
 529   T1pIEncode<0b110, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 530              AddrModeT1_1, IIC_iLoad_bh_r,
 531              "ldrb", "\t$Rt, $addr",
 532              [(set tGPR:$Rt, (zextloadi8 t_addrmode_s1:$addr))]>;
 533
 534 def tLDRBi :                    // A8.6.61
 535   T1pIEncodeImm<0b0111, 1, (outs tGPR:$dst), (ins t_addrmode_s1:$addr),
 536                 AddrModeT1_1, IIC_iLoad_bh_r,
 537                 "ldrb", "\t$dst, $addr",
 538                 []>;
 539
 540 def tLDRH :                     // A8.6.76
 541   T1pIEncode<0b101, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 542              AddrModeT1_2, IIC_iLoad_bh_r,
 543              "ldrh", "\t$dst, $addr",
 544              [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 545
 546 def tLDRHi:                     // A8.6.73
 547   T1pIEncodeImm<0b1000, 1, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 548                 AddrModeT1_2, IIC_iLoad_bh_r,
 549                 "ldrh", "\t$dst, $addr",
 550                 []>;
 551
 552 let AddedComplexity = 10 in
 553 def tLDRSB :                    // A8.6.80
 554   T1pIEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 555              AddrModeT1_1, IIC_iLoad_bh_r,
 556              "ldrsb", "\t$dst, $addr",
 557              [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 558
 559 let AddedComplexity = 10 in
 560 def tLDRSH :                    // A8.6.84
 561   T1pIEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 562              AddrModeT1_2, IIC_iLoad_bh_r,
 563              "ldrsh", "\t$dst, $addr",
 564              [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 565
 566 let canFoldAsLoad = 1 in
 567 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 568                   "ldr", "\t$dst, $addr",
 569                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 570               T1LdStSP<{1,?,?}>;
 571
 572 // Special instruction for restore. It cannot clobber condition register
 573 // when it's expanded by eliminateCallFramePseudoInstr().
 574 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 575 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 576                     "ldr", "\t$dst, $addr", []>,
 577                T1LdStSP<{1,?,?}>;
 578
 579 // Load tconstpool
 580 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 581 let canFoldAsLoad = 1, isReMaterializable = 1 in
 582 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 583                   "ldr", ".n\t$dst, $addr",
 584                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 585               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 586
 587 // Special LDR for loads from non-pc-relative constpools.
 588 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 589     isReMaterializable = 1 in
 590 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 591                   "ldr", "\t$dst, $addr", []>,
 592               T1LdStSP<{1,?,?}>;
 593
 594 def tSTR :                      // A8.6.194
 595   T1pIEncode<0b000, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 596              AddrModeT1_4, IIC_iStore_r,
 597              "str", "\t$src, $addr",
 598              [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 599
 600 def tSTRi :                     // A8.6.192
 601   T1pIEncodeImm<0b0110, 0, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 602                 AddrModeT1_4, IIC_iStore_r,
 603                 "str", "\t$src, $addr",
 604                 []>;
 605
 606 def tSTRB :                     // A8.6.197
 607   T1pIEncode<0b010, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 608              AddrModeT1_1, IIC_iStore_bh_r,
 609              "strb", "\t$src, $addr",
 610              [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 611
 612 def tSTRBi :                    // A8.6.195
 613   T1pIEncodeImm<0b0111, 0, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 614                 AddrModeT1_1, IIC_iStore_bh_r,
 615                 "strb", "\t$src, $addr",
 616                 []>;
 617
 618 def tSTRH :                     // A8.6.207
 619   T1pIEncode<0b001, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 620              AddrModeT1_2, IIC_iStore_bh_r,
 621              "strh", "\t$src, $addr",
 622              [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 623
 624 def tSTRHi :                    // A8.6.205
 625   T1pIEncodeImm<0b1000, 0, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 626                 AddrModeT1_2, IIC_iStore_bh_r,
 627                 "strh", "\t$src, $addr",
 628                 []>;
 629
 630 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 631                    "str", "\t$src, $addr",
 632                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 633               T1LdStSP<{0,?,?}>;
 634
 635 let mayStore = 1, neverHasSideEffects = 1 in {
 636 // Special instruction for spill. It cannot clobber condition register
 637 // when it's expanded by eliminateCallFramePseudoInstr().
 638 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 639                   "str", "\t$src, $addr", []>,
 640              T1LdStSP<{0,?,?}>;
 641 }
 642
 643 //===----------------------------------------------------------------------===//
 644 //  Load / store multiple Instructions.
 645 //
 646
 647 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 648                            InstrItinClass itin_upd, bits<6> T1Enc,
 649                            bit L_bit> {
 650   def IA :
 651     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 652         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 653        T1Encoding<T1Enc> {
 654     bits<3> Rn;
 655     bits<8> regs;
 656     let Inst{10-8} = Rn;
 657     let Inst{7-0}  = regs;
 658   }
 659   def IA_UPD :
 660     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 661          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 662         T1Encoding<T1Enc> {
 663     bits<3> Rn;
 664     bits<8> regs;
 665     let Inst{10-8} = Rn;
 666     let Inst{7-0}  = regs;
 667   }
 668 }
 669
 670 // These require base address to be written back or one of the loaded regs.
 671 let neverHasSideEffects = 1 in {
 672
 673 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 674 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 675                             {1,1,0,0,1,?}, 1>;
 676
 677 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 678 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 679                             {1,1,0,0,0,?}, 0>;
 680
 681 } // neverHasSideEffects
 682
 683 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 684 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 685                IIC_iPop,
 686                "pop${p}\t$regs", []>,
 687            T1Misc<{1,1,0,?,?,?,?}> {
 688   bits<16> regs;
 689   let Inst{8}   = regs{15};
 690   let Inst{7-0} = regs{7-0};
 691 }
 692
 693 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 694 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 695                 IIC_iStore_m,
 696                 "push${p}\t$regs", []>,
 697             T1Misc<{0,1,0,?,?,?,?}> {
 698   bits<16> regs;
 699   let Inst{8}   = regs{14};
 700   let Inst{7-0} = regs{7-0};
 701 }
 702
 703 //===----------------------------------------------------------------------===//
 704 //  Arithmetic Instructions.
 705 //
 706
 707 // Add with carry register
 708 let isCommutable = 1, Uses = [CPSR] in
 709 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 710                  "adc", "\t$dst, $rhs",
 711                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 712            T1DataProcessing<0b0101> {
 713   // A8.6.2
 714   bits<3> lhs;
 715   bits<3> rhs;
 716   let Inst{5-3} = lhs;
 717   let Inst{2-0} = rhs;
 718 }
 719
 720 // Add immediate
 721 def tADDi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
 722                    "add", "\t$Rd, $Rn, $imm3",
 723                    [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7:$imm3))]>,
 724              T1General<0b01110> {
 725   // A8.6.4 T1
 726   bits<3> Rd;
 727   bits<3> Rn;
 728   bits<3> imm3;
 729   let Inst{8-6} = imm3;
 730   let Inst{5-3} = Rn;
 731   let Inst{2-0} = Rd;
 732 }
 733
 734 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 735                    "add", "\t$dst, $rhs",
 736                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 737              T1General<{1,1,0,?,?}> {
 738   // A8.6.4 T2
 739   bits<3> lhs;
 740   bits<8> rhs;
 741   let Inst{10-8} = lhs;
 742   let Inst{7-0}  = rhs;
 743 }
 744
 745 // Add register
 746 let isCommutable = 1 in
 747 def tADDrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 748                    "add", "\t$Rd, $Rn, $Rm",
 749                    [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>,
 750              T1General<0b01100> {
 751   // A8.6.6 T1
 752   bits<3> Rm;
 753   bits<3> Rn;
 754   bits<3> Rd;
 755   let Inst{8-6} = Rm;
 756   let Inst{5-3} = Rn;
 757   let Inst{2-0} = Rd;
 758 }
 759
 760 let neverHasSideEffects = 1 in
 761 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 762                      "add", "\t$dst, $rhs", []>,
 763                T1Special<{0,0,?,?}> {
 764   // A8.6.6 T2
 765   bits<4> dst;
 766   bits<4> rhs;
 767   let Inst{6-3} = rhs;
 768   let Inst{7}   = dst{3};
 769   let Inst{2-0} = dst{2-0};
 770 }
 771
 772 // AND register
 773 let isCommutable = 1 in
 774 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 775                  "and", "\t$dst, $rhs",
 776                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 777            T1DataProcessing<0b0000> {
 778   // A8.6.12
 779   bits<3> rhs;
 780   bits<3> dst;
 781   let Inst{5-3} = rhs;
 782   let Inst{2-0} = dst;
 783 }
 784
 785 // ASR immediate
 786 def tASRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 787                   "asr", "\t$Rd, $Rm, $imm5",
 788                   [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]>,
 789              T1General<{0,1,0,?,?}> {
 790   // A8.6.14
 791   bits<3> Rd;
 792   bits<3> Rm;
 793   bits<5> imm5;
 794   let Inst{10-6} = imm5;
 795   let Inst{5-3}  = Rm;
 796   let Inst{2-0}  = Rd;
 797 }
 798
 799 // ASR register
 800 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 801                    "asr", "\t$dst, $rhs",
 802                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 803              T1DataProcessing<0b0100> {
 804   // A8.6.15
 805   bits<3> rhs;
 806   bits<3> dst;
 807   let Inst{5-3} = rhs;
 808   let Inst{2-0} = dst;
 809 }
 810
 811 // BIC register
 812 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 813                  "bic", "\t$dst, $rhs",
 814                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 815            T1DataProcessing<0b1110> {
 816   // A8.6.20
 817   bits<3> dst;
 818   bits<3> rhs;
 819   let Inst{5-3} = rhs;
 820   let Inst{2-0} = dst;
 821 }
 822
 823 // CMN register
 824 let isCompare = 1, Defs = [CPSR] in {
 825 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 826 //       Compare-to-zero still works out, just not the relationals
 827 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 828 //                "cmn", "\t$lhs, $rhs",
 829 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 830 //           T1DataProcessing<0b1011>;
 831 def tCMNz : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 832                  "cmn", "\t$Rn, $Rm",
 833                  [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>,
 834             T1DataProcessing<0b1011> {
 835   // A8.6.33
 836   bits<3> Rm;
 837   bits<3> Rn;
 838   let Inst{5-3} = Rm;
 839   let Inst{2-0} = Rn;
 840 }
 841 }
 842
 843 // CMP immediate
 844 let isCompare = 1, Defs = [CPSR] in {
 845 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 846                   "cmp", "\t$Rn, $imm8",
 847                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 848              T1General<{1,0,1,?,?}> {
 849   // A8.6.35
 850   bits<3> Rn;
 851   bits<8> imm8;
 852   let Inst{10-8} = Rn;
 853   let Inst{7-0}  = imm8;
 854 }
 855
 856 def tCMPzi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 857                   "cmp", "\t$Rn, $imm8",
 858                   [(ARMcmpZ tGPR:$Rn, imm0_255:$imm8)]>,
 859               T1General<{1,0,1,?,?}> {
 860   // A8.6.35
 861   bits<3> Rn;
 862   let Inst{10-8} = Rn;
 863   let Inst{7-0}  = 0x00;
 864 }
 865
 866 // CMP register
 867 def tCMPr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 868                  "cmp", "\t$Rn, $Rm",
 869                  [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>,
 870             T1DataProcessing<0b1010> {
 871   // A8.6.36 T1
 872   bits<3> Rm;
 873   bits<3> Rn;
 874   let Inst{5-3} = Rm;
 875   let Inst{2-0} = Rn;
 876 }
 877 def tCMPzr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 878                   "cmp", "\t$Rn, $Rm",
 879                   [(ARMcmpZ tGPR:$Rn, tGPR:$Rm)]>,
 880              T1DataProcessing<0b1010> {
 881   // A8.6.36 T1
 882   bits<3> Rm;
 883   bits<3> Rn;
 884   let Inst{5-3} = Rm;
 885   let Inst{2-0} = Rn;
 886 }
 887
 888 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 889                    "cmp", "\t$Rn, $Rm", []>,
 890               T1Special<{0,1,?,?}> {
 891   // A8.6.36 T2
 892   bits<4> Rm;
 893   bits<4> Rn;
 894   let Inst{7}   = Rn{3};
 895   let Inst{6-3} = Rm;
 896   let Inst{2-0} = Rn{2-0};
 897 }
 898 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 899                     "cmp", "\t$lhs, $rhs", []>,
 900                T1Special<{0,1,?,?}> {
 901   // A8.6.36 T2
 902   bits<4> Rm;
 903   bits<4> Rn;
 904   let Inst{7}   = Rn{3};
 905   let Inst{6-3} = Rm;
 906   let Inst{2-0} = Rn{2-0};
 907 }
 908
 909 } // isCompare = 1, Defs = [CPSR]
 910
 911
 912 // XOR register
 913 let isCommutable = 1 in
 914 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 915                  "eor", "\t$dst, $rhs",
 916                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 917            T1DataProcessing<0b0001> {
 918   // A8.6.45
 919   bits<3> dst;
 920   bits<3> rhs;
 921   let Inst{5-3} = rhs;
 922   let Inst{2-0} = dst;
 923 }
 924
 925 // LSL immediate
 926 def tLSLri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 927                   "lsl", "\t$Rd, $Rm, $imm5",
 928                   [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]>,
 929              T1General<{0,0,0,?,?}> {
 930   // A8.6.88
 931   bits<3> Rd;
 932   bits<3> Rm;
 933   bits<5> imm5;
 934   let Inst{10-6} = imm5;
 935   let Inst{5-3}  = Rm;
 936   let Inst{2-0}  = Rd;
 937 }
 938
 939 // LSL register
 940 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 941                    "lsl", "\t$dst, $rhs",
 942                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 943              T1DataProcessing<0b0010> {
 944   // A8.6.89
 945   bits<3> dst;
 946   bits<3> rhs;
 947   let Inst{5-3} = rhs;
 948   let Inst{2-0} = dst;
 949 }
 950
 951 // LSR immediate
 952 def tLSRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 953                   "lsr", "\t$Rd, $Rm, $imm5",
 954                   [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]>,
 955              T1General<{0,0,1,?,?}> {
 956   // A8.6.90
 957   bits<3> Rd;
 958   bits<3> Rm;
 959   bits<5> imm5;
 960   let Inst{10-6} = imm5;
 961   let Inst{5-3}  = Rm;
 962   let Inst{2-0}  = Rd;
 963 }
 964
 965 // LSR register
 966 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 967                    "lsr", "\t$dst, $rhs",
 968                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 969              T1DataProcessing<0b0011> {
 970   // A8.6.91
 971   bits<3> dst;
 972   bits<3> rhs;
 973   let Inst{5-3} = rhs;
 974   let Inst{2-0} = dst;
 975 }
 976
 977 // Move register
 978 let isMoveImm = 1 in
 979 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 980                   "mov", "\t$Rd, $imm8",
 981                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 982              T1General<{1,0,0,?,?}> {
 983   // A8.6.96
 984   bits<3> Rd;
 985   bits<8> imm8;
 986   let Inst{10-8} = Rd;
 987   let Inst{7-0}  = imm8;
 988 }
 989
 990 // TODO: A7-73: MOV(2) - mov setting flag.
 991
 992 let neverHasSideEffects = 1 in {
 993 // FIXME: Make this predicable.
 994 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 995                       "mov\t$dst, $src", []>,
 996                   T1Special<0b1000>;
 997 let Defs = [CPSR] in
 998 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 999                        "movs\t$dst, $src", []>, Encoding16 {
1000   let Inst{15-6} = 0b0000000000;
1001 }
1002
1003 // FIXME: Make these predicable.
1004 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
1005                        "mov\t$dst, $src", []>,
1006                    T1Special<{1,0,0,?}>;
1007 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
1008                        "mov\t$dst, $src", []>,
1009                    T1Special<{1,0,?,0}>;
1010 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
1011                        "mov\t$dst, $src", []>,
1012                    T1Special<{1,0,?,?}>;
1013 } // neverHasSideEffects
1014
1015 // multiply register
1016 let isCommutable = 1 in
1017 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
1018                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
1019                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
1020            T1DataProcessing<0b1101> {
1021   // A8.6.105
1022   bits<3> dst;
1023   bits<3> rhs;
1024   let Inst{5-3} = rhs;
1025   let Inst{2-0} = dst;
1026 }
1027
1028 // move inverse register
1029 def tMVN : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMVNr,
1030                 "mvn", "\t$Rd, $Rm",
1031                 [(set tGPR:$Rd, (not tGPR:$Rm))]>,
1032            T1DataProcessing<0b1111> {
1033   // A8.6.107
1034   bits<3> Rd;
1035   bits<3> Rm;
1036   let Inst{5-3} = Rm;
1037   let Inst{2-0} = Rd;
1038 }
1039
1040 // Bitwise or register
1041 let isCommutable = 1 in
1042 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iBITr,
1043                  "orr", "\t$dst, $rhs",
1044                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
1045            T1DataProcessing<0b1100> {
1046   // A8.6.114
1047   bits<3> dst;
1048   bits<3> rhs;
1049   let Inst{5-3} = rhs;
1050   let Inst{2-0} = dst;
1051 }
1052
1053 // Swaps
1054 def tREV : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1055                 "rev", "\t$Rd, $Rm",
1056                 [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1057                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1058            T1Misc<{1,0,1,0,0,0,?}> {
1059   // A8.6.134
1060   bits<3> Rm;
1061   bits<3> Rd;
1062   let Inst{5-3} = Rm;
1063   let Inst{2-0} = Rd;
1064 }
1065
1066 def tREV16 : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1067                   "rev16", "\t$Rd, $Rm",
1068              [(set tGPR:$Rd,
1069                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1070                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1071                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1072                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1073                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1074              T1Misc<{1,0,1,0,0,1,?}> {
1075   // A8.6.135
1076   bits<3> Rm;
1077   bits<3> Rd;
1078   let Inst{5-3} = Rm;
1079   let Inst{2-0} = Rd;
1080 }
1081
1082 def tREVSH : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1083                   "revsh", "\t$Rd, $Rm",
1084                   [(set tGPR:$Rd,
1085                         (sext_inreg
1086                           (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1087                               (shl tGPR:$Rm, (i32 8))), i16))]>,
1088                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1089              T1Misc<{1,0,1,0,1,1,?}> {
1090   // A8.6.136
1091   bits<3> Rm;
1092   bits<3> Rd;
1093   let Inst{5-3} = Rm;
1094   let Inst{2-0} = Rd;
1095 }
1096
1097 // rotate right register
1098 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
1099                  "ror", "\t$dst, $rhs",
1100                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
1101            T1DataProcessing<0b0111> {
1102   // A8.6.139
1103   bits<3> rhs;
1104   bits<3> dst;
1105   let Inst{5-3} = rhs;
1106   let Inst{2-0} = dst;
1107 }
1108
1109 // negate register
1110 def tRSB : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iALUi,
1111                 "rsb", "\t$Rd, $Rn, #0",
1112                 [(set tGPR:$Rd, (ineg tGPR:$Rn))]>,
1113            T1DataProcessing<0b1001> {
1114   // A8.6.141
1115   bits<3> Rn;
1116   bits<3> Rd;
1117   let Inst{5-3} = Rn;
1118   let Inst{2-0} = Rd;
1119 }
1120
1121 // Subtract with carry register
1122 let Uses = [CPSR] in
1123 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
1124                  "sbc", "\t$dst, $rhs",
1125                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
1126            T1DataProcessing<0b0110> {
1127   // A8.6.151
1128   bits<3> rhs;
1129   bits<3> dst;
1130   let Inst{5-3} = rhs;
1131   let Inst{2-0} = dst;
1132 }
1133
1134 // Subtract immediate
1135 def tSUBi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
1136                   "sub", "\t$Rd, $Rn, $imm3",
1137                   [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7_neg:$imm3))]>,
1138              T1General<0b01111> {
1139   // A8.6.210 T1
1140   bits<3> imm3;
1141   bits<3> Rn;
1142   bits<3> Rd;
1143   let Inst{8-6} = imm3;
1144   let Inst{5-3} = Rn;
1145   let Inst{2-0} = Rd;
1146 }
1147
1148 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
1149                    "sub", "\t$dst, $rhs",
1150                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
1151              T1General<{1,1,1,?,?}> {
1152   // A8.6.210 T2
1153   bits<8> rhs;
1154   bits<3> dst;
1155   let Inst{10-8} = dst;
1156   let Inst{7-0} = rhs;
1157 }
1158
1159 // subtract register
1160 def tSUBrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
1161                   "sub", "\t$Rd, $Rn, $Rm",
1162                   [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>,
1163              T1General<0b01101> {
1164   // A8.6.212
1165   bits<3> Rm;
1166   bits<3> Rn;
1167   bits<3> Rd;
1168   let Inst{8-6} = Rm;
1169   let Inst{5-3} = Rn;
1170   let Inst{2-0} = Rd;
1171 }
1172
1173 // TODO: A7-96: STMIA - store multiple.
1174
1175 // sign-extend byte
1176 def tSXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1177                   "sxtb", "\t$Rd, $Rm",
1178                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1179                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1180              T1Misc<{0,0,1,0,0,1,?}> {
1181   // A8.6.222
1182   bits<3> Rm;
1183   bits<3> Rd;
1184   let Inst{5-3} = Rm;
1185   let Inst{2-0} = Rd;
1186 }
1187
1188 // sign-extend short
1189 def tSXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1190                   "sxth", "\t$Rd, $Rm",
1191                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1192                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1193              T1Misc<{0,0,1,0,0,0,?}> {
1194   // A8.6.224
1195   bits<3> Rm;
1196   bits<3> Rd;
1197   let Inst{5-3} = Rm;
1198   let Inst{2-0} = Rd;
1199 }
1200
1201 // test
1202 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1203 def tTST  : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1204                  "tst", "\t$Rn, $Rm",
1205                  [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>,
1206             T1DataProcessing<0b1000> {
1207   // A8.6.230
1208   bits<3> Rm;
1209   bits<3> Rn;
1210   let Inst{5-3} = Rm;
1211   let Inst{2-0} = Rn;
1212 }
1213
1214 // zero-extend byte
1215 def tUXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1216                   "uxtb", "\t$Rd, $Rm",
1217                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1218                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1219              T1Misc<{0,0,1,0,1,1,?}> {
1220   // A8.6.262
1221   bits<3> Rm;
1222   bits<3> Rd;
1223   let Inst{5-3} = Rm;
1224   let Inst{2-0} = Rd;
1225 }
1226
1227 // zero-extend short
1228 def tUXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1229                   "uxth", "\t$Rd, $Rm",
1230                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1231                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1232              T1Misc<{0,0,1,0,1,0,?}> {
1233   // A8.6.264
1234   bits<3> Rm;
1235   bits<3> Rd;
1236   let Inst{5-3} = Rm;
1237   let Inst{2-0} = Rd;
1238 }
1239
1240
1241 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1242 // Expanded after instruction selection into a branch sequence.
1243 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1244   def tMOVCCr_pseudo :
1245   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1246               NoItinerary,
1247              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1248
1249
1250 // 16-bit movcc in IT blocks for Thumb2.
1251 let neverHasSideEffects = 1 in {
1252 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
1253                     "mov", "\t$dst, $rhs", []>,
1254               T1Special<{1,0,?,?}> {
1255   bits<4> rhs;
1256   bits<4> dst;
1257   let Inst{7}   = dst{3};
1258   let Inst{6-3} = rhs;
1259   let Inst{2-0} = dst{2-0};
1260 }
1261
1262 let isMoveImm = 1 in
1263 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
1264                     "mov", "\t$dst, $rhs", []>,
1265               T1General<{1,0,0,?,?}> {
1266   bits<8> rhs;
1267   bits<3> dst;
1268   let Inst{10-8} = dst;
1269   let Inst{7-0}  = rhs;
1270 }
1271
1272 } // neverHasSideEffects
1273
1274 // tLEApcrel - Load a pc-relative address into a register without offending the
1275 // assembler.
1276 let neverHasSideEffects = 1, isReMaterializable = 1 in
1277 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1278                     "adr${p}\t$Rd, #$label", []>,
1279                 T1Encoding<{1,0,1,0,0,?}> {
1280   // A6.2 & A8.6.10
1281   bits<3> Rd;
1282   let Inst{10-8} = Rd;
1283   // FIXME: Add label encoding/fixup
1284 }
1285
1286 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1287                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1288                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1289                   T1Encoding<{1,0,1,0,0,?}> {
1290   // A6.2 & A8.6.10
1291   bits<3> Rd;
1292   let Inst{10-8} = Rd;
1293   // FIXME: Add label encoding/fixup
1294 }
1295
1296 //===----------------------------------------------------------------------===//
1297 // TLS Instructions
1298 //
1299
1300 // __aeabi_read_tp preserves the registers r1-r3.
1301 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1302 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1303                    "bl\t__aeabi_read_tp",
1304                    [(set R0, ARMthread_pointer)]> {
1305   // Encoding is 0xf7fffffe.
1306   let Inst = 0xf7fffffe;
1307 }
1308
1309 // SJLJ Exception handling intrinsics
1310 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1311 //   address and save #0 in R0 for the non-longjmp case.
1312 //   Since by its nature we may be coming from some other function to get
1313 //   here, and we're using the stack frame for the containing function to
1314 //   save/restore registers, we can't keep anything live in regs across
1315 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1316 //   when we get here from a longjmp(). We force everthing out of registers
1317 //   except for our own input by listing the relevant registers in Defs. By
1318 //   doing so, we also cause the prologue/epilogue code to actively preserve
1319 //   all of the callee-saved resgisters, which is exactly what we want.
1320 //   $val is a scratch register for our use.
1321 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1322     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1323 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1324                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1325                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1326
1327 // FIXME: Non-Darwin version(s)
1328 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1329     Defs = [ R7, LR, SP ] in
1330 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1331                               AddrModeNone, SizeSpecial, IndexModeNone,
1332                               Pseudo, NoItinerary, "", "",
1333                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1334                              Requires<[IsThumb, IsDarwin]>;
1335
1336 //===----------------------------------------------------------------------===//
1337 // Non-Instruction Patterns
1338 //
1339
1340 // Add with carry
1341 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1342             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1343 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1344             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1345 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1346             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1347
1348 // Subtract with carry
1349 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1350             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1351 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1352             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1353 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1354             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1355
1356 // ConstantPool, GlobalAddress
1357 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1358 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1359
1360 // JumpTable
1361 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1362             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1363
1364 // Direct calls
1365 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1366       Requires<[IsThumb, IsNotDarwin]>;
1367 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1368       Requires<[IsThumb, IsDarwin]>;
1369
1370 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1371       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1372 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1373       Requires<[IsThumb, HasV5T, IsDarwin]>;
1374
1375 // Indirect calls to ARM routines
1376 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1377       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1378 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1379       Requires<[IsThumb, HasV5T, IsDarwin]>;
1380
1381 // zextload i1 -> zextload i8
1382 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1383             (tLDRB t_addrmode_s1:$addr)>;
1384
1385 // extload -> zextload
1386 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1387 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1388 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1389
1390 // If it's impossible to use [r,r] address mode for sextload, select to
1391 // ldr{b|h} + sxt{b|h} instead.
1392 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1393             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1394       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1395 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1396             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1397       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1398
1399 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1400             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1401 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1402             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1403
1404 // Large immediate handling.
1405
1406 // Two piece imms.
1407 def : T1Pat<(i32 thumb_immshifted:$src),
1408             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1409                     (thumb_immshifted_shamt imm:$src))>;
1410
1411 def : T1Pat<(i32 imm0_255_comp:$src),
1412             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1413
1414 // Pseudo instruction that combines ldr from constpool and add pc. This should
1415 // be expanded into two instructions late to allow if-conversion and
1416 // scheduling.
1417 let isReMaterializable = 1 in
1418 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1419                    NoItinerary,
1420                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1421                                            imm:$cp))]>,
1422                Requires<[IsThumb, IsThumb1Only]>;