lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift. This uses
  54 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  55 // to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def MemModeThumbAsmOperand : AsmOperandClass {
  78   let Name = "MemModeThumb";
  79   let SuperClasses = [];
  80 }
  81
  82 // t_addrmode_rr := reg + reg
  83 //
  84 def t_addrmode_rr : Operand<i32>,
  85                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  86   let PrintMethod = "printThumbAddrModeRROperand";
  87   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  88 }
  89
  90 // t_addrmode_s4 := reg + reg
  91 //                  reg + imm5 * 4
  92 //
  93 def t_addrmode_s4 : Operand<i32>,
  94                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  95   string EncoderMethod = "getAddrModeS4OpValue";
  96   let PrintMethod = "printThumbAddrModeS4Operand";
  97   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  98   let ParserMatchClass = MemModeThumbAsmOperand;
  99 }
 100
 101 // t_addrmode_s2 := reg + reg
 102 //                  reg + imm5 * 2
 103 //
 104 def t_addrmode_s2 : Operand<i32>,
 105                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 106   string EncoderMethod = "getAddrModeS2OpValue";
 107   let PrintMethod = "printThumbAddrModeS2Operand";
 108   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 109   let ParserMatchClass = MemModeThumbAsmOperand;
 110 }
 111
 112 // t_addrmode_s1 := reg + reg
 113 //                  reg + imm5
 114 //
 115 def t_addrmode_s1 : Operand<i32>,
 116                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 117   string EncoderMethod = "getAddrModeS1OpValue";
 118   let PrintMethod = "printThumbAddrModeS1Operand";
 119   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 120   let ParserMatchClass = MemModeThumbAsmOperand;
 121 }
 122
 123 // t_addrmode_sp := sp + imm8 * 4
 124 //
 125 def t_addrmode_sp : Operand<i32>,
 126                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 127   let PrintMethod = "printThumbAddrModeSPOperand";
 128   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 129   let ParserMatchClass = MemModeThumbAsmOperand;
 130 }
 131
 132 //===----------------------------------------------------------------------===//
 133 //  Miscellaneous Instructions.
 134 //
 135
 136 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 137 // from removing one half of the matched pairs. That breaks PEI, which assumes
 138 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 139 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 140 def tADJCALLSTACKUP :
 141   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 142              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 143             Requires<[IsThumb, IsThumb1Only]>;
 144
 145 def tADJCALLSTACKDOWN :
 146   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 147              [(ARMcallseq_start imm:$amt)]>,
 148             Requires<[IsThumb, IsThumb1Only]>;
 149 }
 150
 151 // T1Disassembly - A simple class to make encoding some disassembly patterns
 152 // easier and less verbose.
 153 class T1Disassembly<bits<2> op1, bits<8> op2>
 154   : T1Encoding<0b101111> {
 155   let Inst{9-8} = op1;
 156   let Inst{7-0} = op2;
 157 }
 158
 159 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 160                 [/* For disassembly only; pattern left blank */]>,
 161            T1Disassembly<0b11, 0x00>; // A8.6.110
 162
 163 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 164                   [/* For disassembly only; pattern left blank */]>,
 165            T1Disassembly<0b11, 0x10>; // A8.6.410
 166
 167 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 168                 [/* For disassembly only; pattern left blank */]>,
 169            T1Disassembly<0b11, 0x20>; // A8.6.408
 170
 171 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 172                 [/* For disassembly only; pattern left blank */]>,
 173            T1Disassembly<0b11, 0x30>; // A8.6.409
 174
 175 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 176                 [/* For disassembly only; pattern left blank */]>,
 177            T1Disassembly<0b11, 0x40>; // A8.6.157
 178
 179 // The i32imm operand $val can be used by a debugger to store more information
 180 // about the breakpoint.
 181 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 182                 [/* For disassembly only; pattern left blank */]>,
 183            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 184   // A8.6.22
 185   bits<8> val;
 186   let Inst{7-0} = val;
 187 }
 188
 189 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 190                     [/* For disassembly only; pattern left blank */]>,
 191                 T1Encoding<0b101101> {
 192   // A8.6.156
 193   let Inst{9-5} = 0b10010;
 194   let Inst{4}   = 1;
 195   let Inst{3}   = 1;            // Big-Endian
 196   let Inst{2-0} = 0b000;
 197 }
 198
 199 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 200                     [/* For disassembly only; pattern left blank */]>,
 201                 T1Encoding<0b101101> {
 202   // A8.6.156
 203   let Inst{9-5} = 0b10010;
 204   let Inst{4}   = 1;
 205   let Inst{3}   = 0;            // Little-Endian
 206   let Inst{2-0} = 0b000;
 207 }
 208
 209 // Change Processor State is a system instruction -- for disassembly only.
 210 // The singleton $opt operand contains the following information:
 211 //
 212 //   opt{4-0} = mode ==> don't care
 213 //   opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 214 //   opt{8-6} = AIF from Inst{2-0}
 215 //   opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 216 //
 217 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 218 // CPS which has more options.
 219 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 220               [/* For disassembly only; pattern left blank */]>,
 221            T1Misc<0b0110011> {
 222   // A8.6.38 & B6.1.1
 223   let Inst{3} = 0;
 224   // FIXME: Finish encoding.
 225 }
 226
 227 // For both thumb1 and thumb2.
 228 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 229 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 230                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 231               T1Special<{0,0,?,?}> {
 232   // A8.6.6
 233   bits<3> dst;
 234   let Inst{6-3} = 0b1111; // Rm = pc
 235   let Inst{2-0} = dst;
 236 }
 237
 238 // PC relative add (ADR).
 239 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 240                    "add\t$dst, pc, $rhs", []>,
 241                T1Encoding<{1,0,1,0,0,?}> {
 242   // A6.2 & A8.6.10
 243   bits<3> dst;
 244   bits<8> rhs;
 245   let Inst{10-8} = dst;
 246   let Inst{7-0}  = rhs;
 247 }
 248
 249 // ADD <Rd>, sp, #<imm8>
 250 // This is rematerializable, which is particularly useful for taking the
 251 // address of locals.
 252 let isReMaterializable = 1 in
 253 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 254                    "add\t$dst, $sp, $rhs", []>,
 255                T1Encoding<{1,0,1,0,1,?}> {
 256   // A6.2 & A8.6.8
 257   bits<3> dst;
 258   bits<8> rhs;
 259   let Inst{10-8} = dst;
 260   let Inst{7-0}  = rhs;
 261 }
 262
 263 // ADD sp, sp, #<imm7>
 264 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 265                   "add\t$dst, $rhs", []>,
 266               T1Misc<{0,0,0,0,0,?,?}> {
 267   // A6.2.5 & A8.6.8
 268   bits<7> rhs;
 269   let Inst{6-0} = rhs;
 270 }
 271
 272 // SUB sp, sp, #<imm7>
 273 // FIXME: The encoding and the ASM string don't match up.
 274 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 275                   "sub\t$dst, $rhs", []>,
 276               T1Misc<{0,0,0,0,1,?,?}> {
 277   // A6.2.5 & A8.6.214
 278   bits<7> rhs;
 279   let Inst{6-0} = rhs;
 280 }
 281
 282 // ADD <Rm>, sp
 283 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 284                   "add\t$dst, $rhs", []>,
 285               T1Special<{0,0,?,?}> {
 286   // A8.6.9 Encoding T1
 287   bits<4> dst;
 288   let Inst{7}   = dst{3};
 289   let Inst{6-3} = 0b1101;
 290   let Inst{2-0} = dst{2-0};
 291 }
 292
 293 // ADD sp, <Rm>
 294 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 295                   "add\t$dst, $rhs", []>,
 296               T1Special<{0,0,?,?}> {
 297   // A8.6.9 Encoding T2
 298   bits<4> dst;
 299   let Inst{7} = 1;
 300   let Inst{6-3} = dst;
 301   let Inst{2-0} = 0b101;
 302 }
 303
 304 //===----------------------------------------------------------------------===//
 305 //  Control Flow Instructions.
 306 //
 307
 308 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 309   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 310                    [(ARMretflag)]>,
 311                 T1Special<{1,1,0,?}> {
 312     // A6.2.3 & A8.6.25
 313     let Inst{6-3} = 0b1110; // Rm = lr
 314     let Inst{2-0} = 0b000;
 315   }
 316
 317   // Alternative return instruction used by vararg functions.
 318   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 319                           IIC_Br, "bx\t$Rm",
 320                           []>,
 321                        T1Special<{1,1,0,?}> {
 322     // A6.2.3 & A8.6.25
 323     bits<4> Rm;
 324     let Inst{6-3} = Rm;
 325     let Inst{2-0} = 0b000;
 326   }
 327 }
 328
 329 // Indirect branches
 330 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 331   def tBRIND : TI<(outs), (ins GPR:$Rm), IIC_Br, "mov\tpc, $Rm",
 332                   [(brind GPR:$Rm)]>,
 333                T1Special<{1,0,?,?}> {
 334     // A8.6.97
 335     bits<4> Rm;
 336     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 337     let Inst{6-3} = Rm;
 338     let Inst{2-0} = 0b111;
 339   }
 340 }
 341
 342 // FIXME: remove when we have a way to marking a MI with these properties.
 343 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 344     hasExtraDefRegAllocReq = 1 in
 345 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 346                    IIC_iPop_Br,
 347                    "pop${p}\t$regs", []>,
 348                T1Misc<{1,1,0,?,?,?,?}> {
 349   // A8.6.121
 350   bits<16> regs;
 351   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 352   let Inst{7-0} = regs{7-0};
 353 }
 354
 355 // All calls clobber the non-callee saved registers. SP is marked as a use to
 356 // prevent stack-pointer assignments that appear immediately before calls from
 357 // potentially appearing dead.
 358 let isCall = 1,
 359   // On non-Darwin platforms R9 is callee-saved.
 360   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 361           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 362           D16, D17, D18, D19, D20, D21, D22, D23,
 363           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 364   Uses = [SP] in {
 365   // Also used for Thumb2
 366   def tBL  : TIx2<0b11110, 0b11, 1,
 367                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 368                   "bl\t$func",
 369                   [(ARMtcall tglobaladdr:$func)]>,
 370              Requires<[IsThumb, IsNotDarwin]>;
 371
 372   // ARMv5T and above, also used for Thumb2
 373   def tBLXi : TIx2<0b11110, 0b11, 0,
 374                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 375                    "blx\t$func",
 376                    [(ARMcall tglobaladdr:$func)]>,
 377               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 378
 379   // Also used for Thumb2
 380   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 381                   "blx\t$func",
 382                   [(ARMtcall GPR:$func)]>,
 383               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 384               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 385
 386   // ARMv4T
 387   let isCodeGenOnly = 1 in
 388   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 389                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 390                   "mov\tlr, pc\n\tbx\t$func",
 391                   [(ARMcall_nolink tGPR:$func)]>,
 392             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 393 }
 394
 395 let isCall = 1,
 396   // On Darwin R9 is call-clobbered.
 397   // R7 is marked as a use to prevent frame-pointer assignments from being
 398   // moved above / below calls.
 399   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 400           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 401           D16, D17, D18, D19, D20, D21, D22, D23,
 402           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 403   Uses = [R7, SP] in {
 404   // Also used for Thumb2
 405   def tBLr9 : TIx2<0b11110, 0b11, 1,
 406                    (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 407                    "bl${p}\t$func",
 408                    [(ARMtcall tglobaladdr:$func)]>,
 409               Requires<[IsThumb, IsDarwin]>;
 410
 411   // ARMv5T and above, also used for Thumb2
 412   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 413                       (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 414                       "blx${p}\t$func",
 415                       [(ARMcall tglobaladdr:$func)]>,
 416                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 417
 418   // Also used for Thumb2
 419   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 420                     "blx${p}\t$func",
 421                     [(ARMtcall GPR:$func)]>,
 422                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 423                  T1Special<{1,1,1,?}> {
 424     // A6.2.3 & A8.6.24
 425     bits<4> func;
 426     let Inst{6-3} = func;
 427     let Inst{2-0} = 0b000;
 428   }
 429
 430   // ARMv4T
 431   let isCodeGenOnly = 1 in
 432   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 433                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 434                    "mov\tlr, pc\n\tbx\t$func",
 435                    [(ARMcall_nolink tGPR:$func)]>,
 436               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 437 }
 438
 439 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 440   let isPredicable = 1 in
 441   def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 442                  "b\t$target", [(br bb:$target)]>,
 443              T1Encoding<{1,1,1,0,0,?}>;
 444
 445   // Far jump
 446   let Defs = [LR] in
 447   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 448                     "bl\t$target",[]>;
 449
 450   def tBR_JTr : tPseudoInst<(outs),
 451                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 452                       Size2Bytes, IIC_Br,
 453                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 454     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 455   }
 456 }
 457
 458 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 459 // a two-value operand where a dag node expects two operands. :(
 460 let isBranch = 1, isTerminator = 1 in
 461   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 462                  "b$cc\t$target",
 463                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 464              T1Encoding<{1,1,0,1,?,?}>;
 465
 466 // Compare and branch on zero / non-zero
 467 let isBranch = 1, isTerminator = 1 in {
 468   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 469                   "cbz\t$Rn, $target", []>,
 470               T1Misc<{0,0,?,1,?,?,?}> {
 471     // A8.6.27
 472     bits<6> target;
 473     bits<3> Rn;
 474     let Inst{9}   = target{5};
 475     let Inst{7-3} = target{4-0};
 476     let Inst{2-0} = Rn;
 477   }
 478
 479   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 480                   "cbnz\t$cmp, $target", []>,
 481               T1Misc<{1,0,?,1,?,?,?}> {
 482     // A8.6.27
 483     bits<6> target;
 484     bits<3> Rn;
 485     let Inst{9}   = target{5};
 486     let Inst{7-3} = target{4-0};
 487     let Inst{2-0} = Rn;
 488   }
 489 }
 490
 491 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 492 // A8.6.16 B: Encoding T1
 493 // If Inst{11-8} == 0b1111 then SEE SVC
 494 let isCall = 1, Uses = [SP] in
 495 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 496                 "svc", "\t$imm", []>, Encoding16 {
 497   bits<8> imm;
 498   let Inst{15-12} = 0b1101;
 499   let Inst{11-8}  = 0b1111;
 500   let Inst{7-0}   = imm;
 501 }
 502
 503 // The assembler uses 0xDEFE for a trap instruction.
 504 let isBarrier = 1, isTerminator = 1 in
 505 def tTRAP : TI<(outs), (ins), IIC_Br,
 506                "trap", [(trap)]>, Encoding16 {
 507   let Inst = 0xdefe;
 508 }
 509
 510 //===----------------------------------------------------------------------===//
 511 //  Load Store Instructions.
 512 //
 513
 514 let canFoldAsLoad = 1, isReMaterializable = 1 in
 515 def tLDR :                      // A8.6.60
 516   T1pILdStEncode<0b100, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 517                  AddrModeT1_4, IIC_iLoad_r,
 518                  "ldr", "\t$Rt, $addr",
 519                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>;
 520
 521 def tLDRi:                      // A8.6.57
 522   T1pILdStEncodeImm<0b0110, 1, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 523                     AddrModeT1_4, IIC_iLoad_r,
 524                     "ldr", "\t$Rt, $addr",
 525                     []>;
 526
 527 def tLDRB :                     // A8.6.64
 528   T1pILdStEncode<0b110, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 529                  AddrModeT1_1, IIC_iLoad_bh_r,
 530                  "ldrb", "\t$Rt, $addr",
 531                  [(set tGPR:$Rt, (zextloadi8 t_addrmode_s1:$addr))]>;
 532
 533 def tLDRBi :                    // A8.6.61
 534   T1pILdStEncodeImm<0b0111, 1, (outs tGPR:$dst), (ins t_addrmode_s1:$addr),
 535                     AddrModeT1_1, IIC_iLoad_bh_r,
 536                     "ldrb", "\t$dst, $addr",
 537                     []>;
 538
 539 def tLDRH :                     // A8.6.76
 540   T1pILdStEncode<0b101, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 541                  AddrModeT1_2, IIC_iLoad_bh_r,
 542                  "ldrh", "\t$dst, $addr",
 543                  [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 544
 545 def tLDRHi:                     // A8.6.73
 546   T1pILdStEncodeImm<0b1000, 1, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 547                     AddrModeT1_2, IIC_iLoad_bh_r,
 548                     "ldrh", "\t$dst, $addr",
 549                     []>;
 550
 551 let AddedComplexity = 10 in
 552 def tLDRSB :                    // A8.6.80
 553   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 554                  AddrModeT1_1, IIC_iLoad_bh_r,
 555                  "ldrsb", "\t$dst, $addr",
 556                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 557
 558 let AddedComplexity = 10 in
 559 def tLDRSH :                    // A8.6.84
 560   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 561                  AddrModeT1_2, IIC_iLoad_bh_r,
 562                  "ldrsh", "\t$dst, $addr",
 563                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 564
 565 let canFoldAsLoad = 1 in
 566 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 567                   "ldr", "\t$dst, $addr",
 568                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 569               T1LdStSP<{1,?,?}>;
 570
 571 // Special instruction for restore. It cannot clobber condition register
 572 // when it's expanded by eliminateCallFramePseudoInstr().
 573 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 574 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 575                     "ldr", "\t$dst, $addr", []>,
 576                T1LdStSP<{1,?,?}>;
 577
 578 // Load tconstpool
 579 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 580 let canFoldAsLoad = 1, isReMaterializable = 1 in
 581 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins i32imm:$addr), IIC_iLoad_i,
 582                   "ldr", ".n\t$Rt, $addr",
 583                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 584               T1Encoding<{0,1,0,0,1,?}> {
 585   // A6.2 & A8.6.59
 586   bits<3> Rt;
 587   let Inst{10-8} = Rt;
 588   // FIXME: Finish for the addr.
 589 }
 590
 591 // Special LDR for loads from non-pc-relative constpools.
 592 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 593     isReMaterializable = 1 in
 594 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 595                   "ldr", "\t$dst, $addr", []>,
 596               T1LdStSP<{1,?,?}>;
 597
 598 def tSTR :                      // A8.6.194
 599   T1pILdStEncode<0b000, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 600                  AddrModeT1_4, IIC_iStore_r,
 601                  "str", "\t$src, $addr",
 602                  [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 603
 604 def tSTRi :                     // A8.6.192
 605   T1pILdStEncodeImm<0b0110, 0, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 606                     AddrModeT1_4, IIC_iStore_r,
 607                     "str", "\t$src, $addr",
 608                     []>;
 609
 610 def tSTRB :                     // A8.6.197
 611   T1pILdStEncode<0b010, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 612                  AddrModeT1_1, IIC_iStore_bh_r,
 613                  "strb", "\t$src, $addr",
 614                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 615
 616 def tSTRBi :                    // A8.6.195
 617   T1pILdStEncodeImm<0b0111, 0, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 618                     AddrModeT1_1, IIC_iStore_bh_r,
 619                     "strb", "\t$src, $addr",
 620                     []>;
 621
 622 def tSTRH :                     // A8.6.207
 623   T1pILdStEncode<0b001, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 624                  AddrModeT1_2, IIC_iStore_bh_r,
 625                  "strh", "\t$src, $addr",
 626                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 627
 628 def tSTRHi :                    // A8.6.205
 629   T1pILdStEncodeImm<0b1000, 0, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 630                     AddrModeT1_2, IIC_iStore_bh_r,
 631                     "strh", "\t$src, $addr",
 632                     []>;
 633
 634 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 635                    "str", "\t$src, $addr",
 636                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 637               T1LdStSP<{0,?,?}>;
 638
 639 let mayStore = 1, neverHasSideEffects = 1 in
 640 // Special instruction for spill. It cannot clobber condition register when it's
 641 // expanded by eliminateCallFramePseudoInstr().
 642 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 643                   "str", "\t$src, $addr", []>,
 644              T1LdStSP<{0,?,?}>;
 645
 646 //===----------------------------------------------------------------------===//
 647 //  Load / store multiple Instructions.
 648 //
 649
 650 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 651                            InstrItinClass itin_upd, bits<6> T1Enc,
 652                            bit L_bit> {
 653   def IA :
 654     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 655         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 656        T1Encoding<T1Enc> {
 657     bits<3> Rn;
 658     bits<8> regs;
 659     let Inst{10-8} = Rn;
 660     let Inst{7-0}  = regs;
 661   }
 662   def IA_UPD :
 663     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 664          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 665         T1Encoding<T1Enc> {
 666     bits<3> Rn;
 667     bits<8> regs;
 668     let Inst{10-8} = Rn;
 669     let Inst{7-0}  = regs;
 670   }
 671 }
 672
 673 // These require base address to be written back or one of the loaded regs.
 674 let neverHasSideEffects = 1 in {
 675
 676 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 677 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 678                             {1,1,0,0,1,?}, 1>;
 679
 680 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 681 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 682                             {1,1,0,0,0,?}, 0>;
 683
 684 } // neverHasSideEffects
 685
 686 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 687 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 688                IIC_iPop,
 689                "pop${p}\t$regs", []>,
 690            T1Misc<{1,1,0,?,?,?,?}> {
 691   bits<16> regs;
 692   let Inst{8}   = regs{15};
 693   let Inst{7-0} = regs{7-0};
 694 }
 695
 696 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 697 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 698                 IIC_iStore_m,
 699                 "push${p}\t$regs", []>,
 700             T1Misc<{0,1,0,?,?,?,?}> {
 701   bits<16> regs;
 702   let Inst{8}   = regs{14};
 703   let Inst{7-0} = regs{7-0};
 704 }
 705
 706 //===----------------------------------------------------------------------===//
 707 //  Arithmetic Instructions.
 708 //
 709
 710 // Helper classes for encoding T1pI patterns:
 711 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 712                    string opc, string asm, list<dag> pattern>
 713     : T1pI<oops, iops, itin, opc, asm, pattern>,
 714       T1DataProcessing<opA> {
 715   bits<3> Rm;
 716   bits<3> Rn;
 717   let Inst{5-3} = Rm;
 718   let Inst{2-0} = Rn;
 719 }
 720 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 721                      string opc, string asm, list<dag> pattern>
 722     : T1pI<oops, iops, itin, opc, asm, pattern>,
 723       T1Misc<opA> {
 724   bits<3> Rm;
 725   bits<3> Rd;
 726   let Inst{5-3} = Rm;
 727   let Inst{2-0} = Rd;
 728 }
 729
 730 // Helper classes for encoding T1sI patterns:
 731 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 732                    string opc, string asm, list<dag> pattern>
 733     : T1sI<oops, iops, itin, opc, asm, pattern>,
 734       T1DataProcessing<opA> {
 735   bits<3> Rd;
 736   bits<3> Rn;
 737   let Inst{5-3} = Rn;
 738   let Inst{2-0} = Rd;
 739 }
 740 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 741                     string opc, string asm, list<dag> pattern>
 742     : T1sI<oops, iops, itin, opc, asm, pattern>,
 743       T1General<opA> {
 744   bits<3> Rm;
 745   bits<3> Rn;
 746   bits<3> Rd;
 747   let Inst{8-6} = Rm;
 748   let Inst{5-3} = Rn;
 749   let Inst{2-0} = Rd;
 750 }
 751 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 752                        string opc, string asm, list<dag> pattern>
 753     : T1sI<oops, iops, itin, opc, asm, pattern>,
 754       T1General<opA> {
 755   bits<3> Rd;
 756   bits<3> Rm;
 757   let Inst{5-3} = Rm;
 758   let Inst{2-0} = Rd;
 759 }
 760
 761 // Helper classes for encoding T1sIt patterns:
 762 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 763                     string opc, string asm, list<dag> pattern>
 764     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 765       T1DataProcessing<opA> {
 766   bits<3> Rdn;
 767   bits<3> Rm;
 768   let Inst{5-3} = Rm;
 769   let Inst{2-0} = Rdn;
 770 }
 771 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 772                         string opc, string asm, list<dag> pattern>
 773     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 774       T1General<opA> {
 775   bits<3> Rdn;
 776   bits<8> imm8;
 777   let Inst{10-8} = Rdn;
 778   let Inst{7-0}  = imm8;
 779 }
 780
 781 // Add with carry register
 782 let isCommutable = 1, Uses = [CPSR] in
 783 def tADC :                      // A8.6.2
 784   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 785                 "adc", "\t$Rdn, $Rm",
 786                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 787
 788 // Add immediate
 789 def tADDi3 :                    // A8.6.4 T1
 790   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3), IIC_iALUi,
 791                    "add", "\t$Rd, $Rm, $imm3",
 792                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 793   bits<3> imm3;
 794   let Inst{8-6} = imm3;
 795 }
 796
 797 def tADDi8 :                    // A8.6.4 T2
 798   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 799                     IIC_iALUi,
 800                     "add", "\t$Rdn, $imm8",
 801                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 802
 803 // Add register
 804 let isCommutable = 1 in
 805 def tADDrr :                    // A8.6.6 T1
 806   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 807                 IIC_iALUr,
 808                 "add", "\t$Rd, $Rn, $Rm",
 809                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 810
 811 let neverHasSideEffects = 1 in
 812 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 813                      "add", "\t$Rdn, $Rm", []>,
 814                T1Special<{0,0,?,?}> {
 815   // A8.6.6 T2
 816   bits<4> Rdn;
 817   bits<4> Rm;
 818   let Inst{7}   = Rdn{3};
 819   let Inst{6-3} = Rm;
 820   let Inst{2-0} = Rdn{2-0};
 821 }
 822
 823 // AND register
 824 let isCommutable = 1 in
 825 def tAND :                      // A8.6.12
 826   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 827                 IIC_iBITr,
 828                 "and", "\t$Rdn, $Rm",
 829                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 830
 831 // ASR immediate
 832 def tASRri :                    // A8.6.14
 833   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 834                    IIC_iMOVsi,
 835                    "asr", "\t$Rd, $Rm, $imm5",
 836                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 837   bits<5> imm5;
 838   let Inst{10-6} = imm5;
 839 }
 840
 841 // ASR register
 842 def tASRrr :                    // A8.6.15
 843   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 844                 IIC_iMOVsr,
 845                 "asr", "\t$Rdn, $Rm",
 846                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 847
 848 // BIC register
 849 def tBIC :                      // A8.6.20
 850   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 851                 IIC_iBITr,
 852                 "bic", "\t$Rdn, $Rm",
 853                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 854
 855 // CMN register
 856 let isCompare = 1, Defs = [CPSR] in {
 857 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 858 //       Compare-to-zero still works out, just not the relationals
 859 //def tCMN :                     // A8.6.33
 860 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 861 //               IIC_iCMPr,
 862 //               "cmn", "\t$lhs, $rhs",
 863 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 864
 865 def tCMNz :                     // A8.6.33
 866   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 867                IIC_iCMPr,
 868                "cmn", "\t$Rn, $Rm",
 869                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 870
 871 } // isCompare = 1, Defs = [CPSR]
 872
 873 // CMP immediate
 874 let isCompare = 1, Defs = [CPSR] in {
 875 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 876                   "cmp", "\t$Rn, $imm8",
 877                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 878              T1General<{1,0,1,?,?}> {
 879   // A8.6.35
 880   bits<3> Rn;
 881   bits<8> imm8;
 882   let Inst{10-8} = Rn;
 883   let Inst{7-0}  = imm8;
 884 }
 885
 886 def tCMPzi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 887                   "cmp", "\t$Rn, $imm8",
 888                   [(ARMcmpZ tGPR:$Rn, imm0_255:$imm8)]>,
 889               T1General<{1,0,1,?,?}> {
 890   // A8.6.35
 891   bits<3> Rn;
 892   let Inst{10-8} = Rn;
 893   let Inst{7-0}  = 0x00;
 894 }
 895
 896 // CMP register
 897 def tCMPr :                     // A8.6.36 T1
 898   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 899                IIC_iCMPr,
 900                "cmp", "\t$Rn, $Rm",
 901                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 902
 903 def tCMPzr :                    // A8.6.36 T1
 904   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 905                "cmp", "\t$Rn, $Rm",
 906                [(ARMcmpZ tGPR:$Rn, tGPR:$Rm)]>;
 907
 908 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 909                    "cmp", "\t$Rn, $Rm", []>,
 910               T1Special<{0,1,?,?}> {
 911   // A8.6.36 T2
 912   bits<4> Rm;
 913   bits<4> Rn;
 914   let Inst{7}   = Rn{3};
 915   let Inst{6-3} = Rm;
 916   let Inst{2-0} = Rn{2-0};
 917 }
 918 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 919                     "cmp", "\t$lhs, $rhs", []>,
 920                T1Special<{0,1,?,?}> {
 921   // A8.6.36 T2
 922   bits<4> Rm;
 923   bits<4> Rn;
 924   let Inst{7}   = Rn{3};
 925   let Inst{6-3} = Rm;
 926   let Inst{2-0} = Rn{2-0};
 927 }
 928
 929 } // isCompare = 1, Defs = [CPSR]
 930
 931
 932 // XOR register
 933 let isCommutable = 1 in
 934 def tEOR :                      // A8.6.45
 935   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 936                 IIC_iBITr,
 937                 "eor", "\t$Rdn, $Rm",
 938                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 939
 940 // LSL immediate
 941 def tLSLri :                    // A8.6.88
 942   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 943                    IIC_iMOVsi,
 944                    "lsl", "\t$Rd, $Rm, $imm5",
 945                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 946   bits<5> imm5;
 947   let Inst{10-6} = imm5;
 948 }
 949
 950 // LSL register
 951 def tLSLrr :                    // A8.6.89
 952   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 953                 IIC_iMOVsr,
 954                 "lsl", "\t$Rdn, $Rm",
 955                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 956
 957 // LSR immediate
 958 def tLSRri :                    // A8.6.90
 959   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 960                    IIC_iMOVsi,
 961                    "lsr", "\t$Rd, $Rm, $imm5",
 962                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
 963   bits<5> imm5;
 964   let Inst{10-6} = imm5;
 965 }
 966
 967 // LSR register
 968 def tLSRrr :                    // A8.6.91
 969   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 970                 IIC_iMOVsr,
 971                 "lsr", "\t$Rdn, $Rm",
 972                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
 973
 974 // Move register
 975 let isMoveImm = 1 in
 976 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 977                   "mov", "\t$Rd, $imm8",
 978                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 979              T1General<{1,0,0,?,?}> {
 980   // A8.6.96
 981   bits<3> Rd;
 982   bits<8> imm8;
 983   let Inst{10-8} = Rd;
 984   let Inst{7-0}  = imm8;
 985 }
 986
 987 // TODO: A7-73: MOV(2) - mov setting flag.
 988
 989 let neverHasSideEffects = 1 in {
 990 // FIXME: Make this predicable.
 991 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 992                       "mov\t$dst, $src", []>,
 993                   T1Special<0b1000>;
 994 let Defs = [CPSR] in
 995 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 996                        "movs\t$dst, $src", []>, Encoding16 {
 997   let Inst{15-6} = 0b0000000000;
 998 }
 999
1000 // FIXME: Make these predicable.
1001 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
1002                        "mov\t$dst, $src", []>,
1003                    T1Special<{1,0,0,?}>;
1004 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
1005                        "mov\t$dst, $src", []>,
1006                    T1Special<{1,0,?,0}>;
1007 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
1008                        "mov\t$dst, $src", []>,
1009                    T1Special<{1,0,?,?}>;
1010 } // neverHasSideEffects
1011
1012 // Multiply register
1013 let isCommutable = 1 in
1014 def tMUL :                      // A8.6.105 T1
1015   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1016                 IIC_iMUL32,
1017                 "mul", "\t$Rdn, $Rm, $Rdn",
1018                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1019
1020 // Move inverse register
1021 def tMVN :                      // A8.6.107
1022   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1023                "mvn", "\t$Rd, $Rn",
1024                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1025
1026 // Bitwise or register
1027 let isCommutable = 1 in
1028 def tORR :                      // A8.6.114
1029   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1030                 IIC_iBITr,
1031                 "orr", "\t$Rdn, $Rm",
1032                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1033
1034 // Swaps
1035 def tREV :                      // A8.6.134
1036   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1037                  IIC_iUNAr,
1038                  "rev", "\t$Rd, $Rm",
1039                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1040                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1041
1042 def tREV16 :                    // A8.6.135
1043   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1044                  IIC_iUNAr,
1045                  "rev16", "\t$Rd, $Rm",
1046              [(set tGPR:$Rd,
1047                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1048                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1049                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1050                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1051                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1052
1053 def tREVSH :                    // A8.6.136
1054   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1055                  IIC_iUNAr,
1056                  "revsh", "\t$Rd, $Rm",
1057                  [(set tGPR:$Rd,
1058                        (sext_inreg
1059                          (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1060                              (shl tGPR:$Rm, (i32 8))), i16))]>,
1061                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1062
1063 // Rotate right register
1064 def tROR :                      // A8.6.139
1065   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1066                 IIC_iMOVsr,
1067                 "ror", "\t$Rdn, $Rm",
1068                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1069
1070 // Negate register
1071 def tRSB :                      // A8.6.141
1072   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1073                IIC_iALUi,
1074                "rsb", "\t$Rd, $Rn, #0",
1075                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1076
1077 // Subtract with carry register
1078 let Uses = [CPSR] in
1079 def tSBC :                      // A8.6.151
1080   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1081                 IIC_iALUr,
1082                 "sbc", "\t$Rdn, $Rm",
1083                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1084
1085 // Subtract immediate
1086 def tSUBi3 :                    // A8.6.210 T1
1087   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1088                    IIC_iALUi,
1089                    "sub", "\t$Rd, $Rm, $imm3",
1090                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1091   bits<3> imm3;
1092   let Inst{8-6} = imm3;
1093 }
1094
1095 def tSUBi8 :                    // A8.6.210 T2
1096   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1097                     IIC_iALUi,
1098                     "sub", "\t$Rdn, $imm8",
1099                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1100
1101 // Subtract register
1102 def tSUBrr :                    // A8.6.212
1103   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1104                 IIC_iALUr,
1105                 "sub", "\t$Rd, $Rn, $Rm",
1106                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1107
1108 // TODO: A7-96: STMIA - store multiple.
1109
1110 // Sign-extend byte
1111 def tSXTB :                     // A8.6.222
1112   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1113                  IIC_iUNAr,
1114                  "sxtb", "\t$Rd, $Rm",
1115                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1116                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1117
1118 // Sign-extend short
1119 def tSXTH :                     // A8.6.224
1120   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1121                  IIC_iUNAr,
1122                  "sxth", "\t$Rd, $Rm",
1123                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1124                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1125
1126 // Test
1127 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1128 def tTST :                      // A8.6.230
1129   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1130                "tst", "\t$Rn, $Rm",
1131                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1132
1133 // Zero-extend byte
1134 def tUXTB :                     // A8.6.262
1135   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1136                  IIC_iUNAr,
1137                  "uxtb", "\t$Rd, $Rm",
1138                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1139                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1140
1141 // Zero-extend short
1142 def tUXTH :                     // A8.6.264
1143   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1144                  IIC_iUNAr,
1145                  "uxth", "\t$Rd, $Rm",
1146                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1147                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1148
1149 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1150 // Expanded after instruction selection into a branch sequence.
1151 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1152   def tMOVCCr_pseudo :
1153   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1154               NoItinerary,
1155              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1156
1157
1158 // 16-bit movcc in IT blocks for Thumb2.
1159 let neverHasSideEffects = 1 in {
1160 def tMOVCCr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iCMOVr,
1161                     "mov", "\t$Rdn, $Rm", []>,
1162               T1Special<{1,0,?,?}> {
1163   bits<4> Rdn;
1164   bits<4> Rm;
1165   let Inst{7}   = Rdn{3};
1166   let Inst{6-3} = Rm;
1167   let Inst{2-0} = Rdn{2-0};
1168 }
1169
1170 let isMoveImm = 1 in
1171 def tMOVCCi : T1pIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$Rm), IIC_iCMOVi,
1172                     "mov", "\t$Rdn, $Rm", []>,
1173               T1General<{1,0,0,?,?}> {
1174   bits<3> Rdn;
1175   bits<8> Rm;
1176   let Inst{10-8} = Rdn;
1177   let Inst{7-0}  = Rm;
1178 }
1179
1180 } // neverHasSideEffects
1181
1182 // tLEApcrel - Load a pc-relative address into a register without offending the
1183 // assembler.
1184 let neverHasSideEffects = 1, isReMaterializable = 1 in
1185 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1186                     "adr${p}\t$Rd, #$label", []>,
1187                 T1Encoding<{1,0,1,0,0,?}> {
1188   // A6.2 & A8.6.10
1189   bits<3> Rd;
1190   let Inst{10-8} = Rd;
1191   // FIXME: Add label encoding/fixup
1192 }
1193
1194 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1195                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1196                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1197                   T1Encoding<{1,0,1,0,0,?}> {
1198   // A6.2 & A8.6.10
1199   bits<3> Rd;
1200   let Inst{10-8} = Rd;
1201   // FIXME: Add label encoding/fixup
1202 }
1203
1204 //===----------------------------------------------------------------------===//
1205 // TLS Instructions
1206 //
1207
1208 // __aeabi_read_tp preserves the registers r1-r3.
1209 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1210 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1211                    "bl\t__aeabi_read_tp",
1212                    [(set R0, ARMthread_pointer)]> {
1213   // Encoding is 0xf7fffffe.
1214   let Inst = 0xf7fffffe;
1215 }
1216
1217 //===----------------------------------------------------------------------===//
1218 // SJLJ Exception handling intrinsics
1219 //
1220
1221 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1222 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1223 // from some other function to get here, and we're using the stack frame for the
1224 // containing function to save/restore registers, we can't keep anything live in
1225 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1226 // tromped upon when we get here from a longjmp(). We force everthing out of
1227 // registers except for our own input by listing the relevant registers in
1228 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1229 // preserve all of the callee-saved resgisters, which is exactly what we want.
1230 // $val is a scratch register for our use.
1231 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1232     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1233 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1234                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1235                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1236
1237 // FIXME: Non-Darwin version(s)
1238 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1239     Defs = [ R7, LR, SP ] in
1240 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1241                               AddrModeNone, SizeSpecial, IndexModeNone,
1242                               Pseudo, NoItinerary, "", "",
1243                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1244                              Requires<[IsThumb, IsDarwin]>;
1245
1246 //===----------------------------------------------------------------------===//
1247 // Non-Instruction Patterns
1248 //
1249
1250 // Add with carry
1251 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1252             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1253 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1254             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1255 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1256             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1257
1258 // Subtract with carry
1259 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1260             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1261 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1262             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1263 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1264             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1265
1266 // ConstantPool, GlobalAddress
1267 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1268 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1269
1270 // JumpTable
1271 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1272             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1273
1274 // Direct calls
1275 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1276       Requires<[IsThumb, IsNotDarwin]>;
1277 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1278       Requires<[IsThumb, IsDarwin]>;
1279
1280 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1281       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1282 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1283       Requires<[IsThumb, HasV5T, IsDarwin]>;
1284
1285 // Indirect calls to ARM routines
1286 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1287       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1288 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1289       Requires<[IsThumb, HasV5T, IsDarwin]>;
1290
1291 // zextload i1 -> zextload i8
1292 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1293             (tLDRB t_addrmode_s1:$addr)>;
1294
1295 // extload -> zextload
1296 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1297 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1298 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1299
1300 // If it's impossible to use [r,r] address mode for sextload, select to
1301 // ldr{b|h} + sxt{b|h} instead.
1302 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1303             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1304       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1305 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1306             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1307       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1308
1309 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1310             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1311 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1312             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1313
1314 // Large immediate handling.
1315
1316 // Two piece imms.
1317 def : T1Pat<(i32 thumb_immshifted:$src),
1318             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1319                     (thumb_immshifted_shamt imm:$src))>;
1320
1321 def : T1Pat<(i32 imm0_255_comp:$src),
1322             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1323
1324 // Pseudo instruction that combines ldr from constpool and add pc. This should
1325 // be expanded into two instructions late to allow if-conversion and
1326 // scheduling.
1327 let isReMaterializable = 1 in
1328 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1329                              NoItinerary,
1330                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1331                                            imm:$cp))]>,
1332                Requires<[IsThumb, IsThumb1Only]>;