lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift. This uses
  54 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  55 // to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def MemModeThumbAsmOperand : AsmOperandClass {
  78   let Name = "MemModeThumb";
  79   let SuperClasses = [];
  80 }
  81
  82 // t_addrmode_rr := reg + reg
  83 //
  84 def t_addrmode_rr : Operand<i32>,
  85                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  86   let PrintMethod = "printThumbAddrModeRROperand";
  87   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  88 }
  89
  90 // t_addrmode_s4 := reg + reg
  91 //                  reg + imm5 * 4
  92 //
  93 def t_addrmode_s4 : Operand<i32>,
  94                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  95   let EncoderMethod = "getAddrModeS4OpValue";
  96   let PrintMethod = "printThumbAddrModeS4Operand";
  97   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  98   let ParserMatchClass = MemModeThumbAsmOperand;
  99 }
 100
 101 // t_addrmode_s2 := reg + reg
 102 //                  reg + imm5 * 2
 103 //
 104 def t_addrmode_s2 : Operand<i32>,
 105                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 106   let EncoderMethod = "getAddrModeS2OpValue";
 107   let PrintMethod = "printThumbAddrModeS2Operand";
 108   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 109   let ParserMatchClass = MemModeThumbAsmOperand;
 110 }
 111
 112 // t_addrmode_s1 := reg + reg
 113 //                  reg + imm5
 114 //
 115 def t_addrmode_s1 : Operand<i32>,
 116                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 117   let EncoderMethod = "getAddrModeS1OpValue";
 118   let PrintMethod = "printThumbAddrModeS1Operand";
 119   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 120   let ParserMatchClass = MemModeThumbAsmOperand;
 121 }
 122
 123 // t_addrmode_sp := sp + imm8 * 4
 124 //
 125 def t_addrmode_sp : Operand<i32>,
 126                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 127   let PrintMethod = "printThumbAddrModeSPOperand";
 128   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 129   let ParserMatchClass = MemModeThumbAsmOperand;
 130 }
 131
 132 //===----------------------------------------------------------------------===//
 133 //  Miscellaneous Instructions.
 134 //
 135
 136 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 137 // from removing one half of the matched pairs. That breaks PEI, which assumes
 138 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 139 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 140 def tADJCALLSTACKUP :
 141   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 142              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 143             Requires<[IsThumb, IsThumb1Only]>;
 144
 145 def tADJCALLSTACKDOWN :
 146   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 147              [(ARMcallseq_start imm:$amt)]>,
 148             Requires<[IsThumb, IsThumb1Only]>;
 149 }
 150
 151 // T1Disassembly - A simple class to make encoding some disassembly patterns
 152 // easier and less verbose.
 153 class T1Disassembly<bits<2> op1, bits<8> op2>
 154   : T1Encoding<0b101111> {
 155   let Inst{9-8} = op1;
 156   let Inst{7-0} = op2;
 157 }
 158
 159 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 160                 [/* For disassembly only; pattern left blank */]>,
 161            T1Disassembly<0b11, 0x00>; // A8.6.110
 162
 163 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 164                   [/* For disassembly only; pattern left blank */]>,
 165            T1Disassembly<0b11, 0x10>; // A8.6.410
 166
 167 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 168                 [/* For disassembly only; pattern left blank */]>,
 169            T1Disassembly<0b11, 0x20>; // A8.6.408
 170
 171 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 172                 [/* For disassembly only; pattern left blank */]>,
 173            T1Disassembly<0b11, 0x30>; // A8.6.409
 174
 175 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 176                 [/* For disassembly only; pattern left blank */]>,
 177            T1Disassembly<0b11, 0x40>; // A8.6.157
 178
 179 // The i32imm operand $val can be used by a debugger to store more information
 180 // about the breakpoint.
 181 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 182                 [/* For disassembly only; pattern left blank */]>,
 183            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 184   // A8.6.22
 185   bits<8> val;
 186   let Inst{7-0} = val;
 187 }
 188
 189 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 190                     [/* For disassembly only; pattern left blank */]>,
 191                 T1Encoding<0b101101> {
 192   // A8.6.156
 193   let Inst{9-5} = 0b10010;
 194   let Inst{4}   = 1;
 195   let Inst{3}   = 1;            // Big-Endian
 196   let Inst{2-0} = 0b000;
 197 }
 198
 199 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 200                     [/* For disassembly only; pattern left blank */]>,
 201                 T1Encoding<0b101101> {
 202   // A8.6.156
 203   let Inst{9-5} = 0b10010;
 204   let Inst{4}   = 1;
 205   let Inst{3}   = 0;            // Little-Endian
 206   let Inst{2-0} = 0b000;
 207 }
 208
 209 // Change Processor State is a system instruction -- for disassembly only.
 210 // The singleton $opt operand contains the following information:
 211 //
 212 //   opt{4-0} = mode ==> don't care
 213 //   opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 214 //   opt{8-6} = AIF from Inst{2-0}
 215 //   opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 216 //
 217 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 218 // CPS which has more options.
 219 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 220               [/* For disassembly only; pattern left blank */]>,
 221            T1Misc<0b0110011> {
 222   // A8.6.38 & B6.1.1
 223   let Inst{3} = 0;
 224   // FIXME: Finish encoding.
 225 }
 226
 227 // For both thumb1 and thumb2.
 228 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 229 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 230                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 231               T1Special<{0,0,?,?}> {
 232   // A8.6.6
 233   bits<3> dst;
 234   let Inst{6-3} = 0b1111; // Rm = pc
 235   let Inst{2-0} = dst;
 236 }
 237
 238 // PC relative add (ADR).
 239 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 240                    "add\t$dst, pc, $rhs", []>,
 241                T1Encoding<{1,0,1,0,0,?}> {
 242   // A6.2 & A8.6.10
 243   bits<3> dst;
 244   bits<8> rhs;
 245   let Inst{10-8} = dst;
 246   let Inst{7-0}  = rhs;
 247 }
 248
 249 // ADD <Rd>, sp, #<imm8>
 250 // This is rematerializable, which is particularly useful for taking the
 251 // address of locals.
 252 let isReMaterializable = 1 in
 253 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 254                    "add\t$dst, $sp, $rhs", []>,
 255                T1Encoding<{1,0,1,0,1,?}> {
 256   // A6.2 & A8.6.8
 257   bits<3> dst;
 258   bits<8> rhs;
 259   let Inst{10-8} = dst;
 260   let Inst{7-0}  = rhs;
 261 }
 262
 263 // ADD sp, sp, #<imm7>
 264 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 265                   "add\t$dst, $rhs", []>,
 266               T1Misc<{0,0,0,0,0,?,?}> {
 267   // A6.2.5 & A8.6.8
 268   bits<7> rhs;
 269   let Inst{6-0} = rhs;
 270 }
 271
 272 // SUB sp, sp, #<imm7>
 273 // FIXME: The encoding and the ASM string don't match up.
 274 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 275                   "sub\t$dst, $rhs", []>,
 276               T1Misc<{0,0,0,0,1,?,?}> {
 277   // A6.2.5 & A8.6.214
 278   bits<7> rhs;
 279   let Inst{6-0} = rhs;
 280 }
 281
 282 // ADD <Rm>, sp
 283 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 284                   "add\t$dst, $rhs", []>,
 285               T1Special<{0,0,?,?}> {
 286   // A8.6.9 Encoding T1
 287   bits<4> dst;
 288   let Inst{7}   = dst{3};
 289   let Inst{6-3} = 0b1101;
 290   let Inst{2-0} = dst{2-0};
 291 }
 292
 293 // ADD sp, <Rm>
 294 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 295                   "add\t$dst, $rhs", []>,
 296               T1Special<{0,0,?,?}> {
 297   // A8.6.9 Encoding T2
 298   bits<4> dst;
 299   let Inst{7} = 1;
 300   let Inst{6-3} = dst;
 301   let Inst{2-0} = 0b101;
 302 }
 303
 304 //===----------------------------------------------------------------------===//
 305 //  Control Flow Instructions.
 306 //
 307
 308 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 309   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 310                    [(ARMretflag)]>,
 311                 T1Special<{1,1,0,?}> {
 312     // A6.2.3 & A8.6.25
 313     let Inst{6-3} = 0b1110; // Rm = lr
 314     let Inst{2-0} = 0b000;
 315   }
 316
 317   // Alternative return instruction used by vararg functions.
 318   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 319                           IIC_Br, "bx\t$Rm",
 320                           []>,
 321                        T1Special<{1,1,0,?}> {
 322     // A6.2.3 & A8.6.25
 323     bits<4> Rm;
 324     let Inst{6-3} = Rm;
 325     let Inst{2-0} = 0b000;
 326   }
 327 }
 328
 329 // Indirect branches
 330 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 331   def tBRIND : TI<(outs), (ins GPR:$Rm),
 332                   IIC_Br,
 333                   "mov\tpc, $Rm",
 334                   [(brind GPR:$Rm)]>,
 335                T1Special<{1,0,?,?}> {
 336     // A8.6.97
 337     bits<4> Rm;
 338     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 339     let Inst{6-3} = Rm;
 340     let Inst{2-0} = 0b111;
 341   }
 342 }
 343
 344 // FIXME: remove when we have a way to marking a MI with these properties.
 345 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 346     hasExtraDefRegAllocReq = 1 in
 347 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 348                    IIC_iPop_Br,
 349                    "pop${p}\t$regs", []>,
 350                T1Misc<{1,1,0,?,?,?,?}> {
 351   // A8.6.121
 352   bits<16> regs;
 353   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 354   let Inst{7-0} = regs{7-0};
 355 }
 356
 357 // All calls clobber the non-callee saved registers. SP is marked as a use to
 358 // prevent stack-pointer assignments that appear immediately before calls from
 359 // potentially appearing dead.
 360 let isCall = 1,
 361   // On non-Darwin platforms R9 is callee-saved.
 362   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 363           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 364           D16, D17, D18, D19, D20, D21, D22, D23,
 365           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 366   Uses = [SP] in {
 367   // Also used for Thumb2
 368   def tBL  : TIx2<0b11110, 0b11, 1,
 369                   (outs), (ins bltarget:$func, variable_ops), IIC_Br,
 370                   "bl\t$func",
 371                   [(ARMtcall tglobaladdr:$func)]>,
 372              Requires<[IsThumb, IsNotDarwin]> {
 373     bits<24> func;
 374     let Inst{26}    = func{23};
 375     let Inst{25-16} = func{20-11};
 376     let Inst{13}    = func{22};
 377     let Inst{11}    = func{21};
 378     let Inst{10-0}  = func{10-0};
 379   }
 380
 381   // ARMv5T and above, also used for Thumb2
 382   def tBLXi : TIx2<0b11110, 0b11, 0,
 383                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 384                    "blx\t$func",
 385                    [(ARMcall tglobaladdr:$func)]>,
 386               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 387
 388   // Also used for Thumb2
 389   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 390                   "blx\t$func",
 391                   [(ARMtcall GPR:$func)]>,
 392               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 393               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 394
 395   // ARMv4T
 396   // FIXME: Should be a pseudo.
 397   let isCodeGenOnly = 1 in
 398   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 399                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 400                   "mov\tlr, pc\n\tbx\t$func",
 401                   [(ARMcall_nolink tGPR:$func)]>,
 402             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 403 }
 404
 405 let isCall = 1,
 406   // On Darwin R9 is call-clobbered.
 407   // R7 is marked as a use to prevent frame-pointer assignments from being
 408   // moved above / below calls.
 409   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 410           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 411           D16, D17, D18, D19, D20, D21, D22, D23,
 412           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 413   Uses = [R7, SP] in {
 414   // Also used for Thumb2
 415   def tBLr9 : TIx2<0b11110, 0b11, 1,
 416                    (outs), (ins pred:$p, bltarget:$func, variable_ops), IIC_Br,
 417                    "bl${p}\t$func",
 418                    [(ARMtcall tglobaladdr:$func)]>,
 419               Requires<[IsThumb, IsDarwin]> {
 420     bits<24> func;
 421     let Inst{26}    = func{23};
 422     let Inst{25-16} = func{20-11};
 423     let Inst{13}    = func{22};
 424     let Inst{11}    = func{21};
 425     let Inst{10-0}  = func{10-0};
 426   }
 427
 428   // ARMv5T and above, also used for Thumb2
 429   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 430                       (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 431                       "blx${p}\t$func",
 432                       [(ARMcall tglobaladdr:$func)]>,
 433                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 434
 435   // Also used for Thumb2
 436   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 437                     "blx${p}\t$func",
 438                     [(ARMtcall GPR:$func)]>,
 439                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 440                  T1Special<{1,1,1,?}> {
 441     // A6.2.3 & A8.6.24
 442     bits<4> func;
 443     let Inst{6-3} = func;
 444     let Inst{2-0} = 0b000;
 445   }
 446
 447   // ARMv4T
 448   let isCodeGenOnly = 1 in
 449   // FIXME: Should be a pseudo.
 450   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 451                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 452                    "mov\tlr, pc\n\tbx\t$func",
 453                    [(ARMcall_nolink tGPR:$func)]>,
 454               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 455 }
 456
 457 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 458   let isPredicable = 1 in
 459   def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 460                  "b\t$target", [(br bb:$target)]>,
 461              T1Encoding<{1,1,1,0,0,?}>;
 462
 463   // Far jump
 464   let Defs = [LR] in
 465   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 466                     "bl\t$target",[]>;
 467
 468   def tBR_JTr : tPseudoInst<(outs),
 469                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 470                       Size2Bytes, IIC_Br,
 471                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 472     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 473   }
 474 }
 475
 476 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 477 // a two-value operand where a dag node expects two operands. :(
 478 let isBranch = 1, isTerminator = 1 in
 479   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 480                  "b$cc\t$target",
 481                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 482              T1Encoding<{1,1,0,1,?,?}>;
 483
 484 // Compare and branch on zero / non-zero
 485 let isBranch = 1, isTerminator = 1 in {
 486   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 487                   "cbz\t$Rn, $target", []>,
 488               T1Misc<{0,0,?,1,?,?,?}> {
 489     // A8.6.27
 490     bits<6> target;
 491     bits<3> Rn;
 492     let Inst{9}   = target{5};
 493     let Inst{7-3} = target{4-0};
 494     let Inst{2-0} = Rn;
 495   }
 496
 497   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 498                   "cbnz\t$cmp, $target", []>,
 499               T1Misc<{1,0,?,1,?,?,?}> {
 500     // A8.6.27
 501     bits<6> target;
 502     bits<3> Rn;
 503     let Inst{9}   = target{5};
 504     let Inst{7-3} = target{4-0};
 505     let Inst{2-0} = Rn;
 506   }
 507 }
 508
 509 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 510 // A8.6.16 B: Encoding T1
 511 // If Inst{11-8} == 0b1111 then SEE SVC
 512 let isCall = 1, Uses = [SP] in
 513 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 514                 "svc", "\t$imm", []>, Encoding16 {
 515   bits<8> imm;
 516   let Inst{15-12} = 0b1101;
 517   let Inst{11-8}  = 0b1111;
 518   let Inst{7-0}   = imm;
 519 }
 520
 521 // The assembler uses 0xDEFE for a trap instruction.
 522 let isBarrier = 1, isTerminator = 1 in
 523 def tTRAP : TI<(outs), (ins), IIC_Br,
 524                "trap", [(trap)]>, Encoding16 {
 525   let Inst = 0xdefe;
 526 }
 527
 528 //===----------------------------------------------------------------------===//
 529 //  Load Store Instructions.
 530 //
 531
 532 let canFoldAsLoad = 1, isReMaterializable = 1 in
 533 def tLDR :                      // A8.6.60
 534   T1pILdStEncode<0b100, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 535                  AddrModeT1_4, IIC_iLoad_r,
 536                  "ldr", "\t$Rt, $addr",
 537                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>;
 538
 539 def tLDRi:                      // A8.6.57
 540   T1pILdStEncodeImm<0b0110, 1, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 541                     AddrModeT1_4, IIC_iLoad_r,
 542                     "ldr", "\t$Rt, $addr",
 543                     []>;
 544
 545 def tLDRB :                     // A8.6.64
 546   T1pILdStEncode<0b110, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 547                  AddrModeT1_1, IIC_iLoad_bh_r,
 548                  "ldrb", "\t$Rt, $addr",
 549                  [(set tGPR:$Rt, (zextloadi8 t_addrmode_s1:$addr))]>;
 550
 551 def tLDRBi :                    // A8.6.61
 552   T1pILdStEncodeImm<0b0111, 1, (outs tGPR:$dst), (ins t_addrmode_s1:$addr),
 553                     AddrModeT1_1, IIC_iLoad_bh_r,
 554                     "ldrb", "\t$dst, $addr",
 555                     []>;
 556
 557 def tLDRH :                     // A8.6.76
 558   T1pILdStEncode<0b101, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 559                  AddrModeT1_2, IIC_iLoad_bh_r,
 560                  "ldrh", "\t$dst, $addr",
 561                  [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 562
 563 def tLDRHi:                     // A8.6.73
 564   T1pILdStEncodeImm<0b1000, 1, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 565                     AddrModeT1_2, IIC_iLoad_bh_r,
 566                     "ldrh", "\t$dst, $addr",
 567                     []>;
 568
 569 let AddedComplexity = 10 in
 570 def tLDRSB :                    // A8.6.80
 571   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 572                  AddrModeT1_1, IIC_iLoad_bh_r,
 573                  "ldrsb", "\t$dst, $addr",
 574                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 575
 576 let AddedComplexity = 10 in
 577 def tLDRSH :                    // A8.6.84
 578   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 579                  AddrModeT1_2, IIC_iLoad_bh_r,
 580                  "ldrsh", "\t$dst, $addr",
 581                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 582
 583 let canFoldAsLoad = 1 in
 584 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 585                   "ldr", "\t$dst, $addr",
 586                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 587               T1LdStSP<{1,?,?}>;
 588
 589 // Special instruction for restore. It cannot clobber condition register
 590 // when it's expanded by eliminateCallFramePseudoInstr().
 591 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 592 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 593                     "ldr", "\t$dst, $addr", []>,
 594                T1LdStSP<{1,?,?}>;
 595
 596 // Load tconstpool
 597 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 598 let canFoldAsLoad = 1, isReMaterializable = 1 in
 599 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins i32imm:$addr), IIC_iLoad_i,
 600                   "ldr", ".n\t$Rt, $addr",
 601                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 602               T1Encoding<{0,1,0,0,1,?}> {
 603   // A6.2 & A8.6.59
 604   bits<3> Rt;
 605   let Inst{10-8} = Rt;
 606   // FIXME: Finish for the addr.
 607 }
 608
 609 // Special LDR for loads from non-pc-relative constpools.
 610 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 611     isReMaterializable = 1 in
 612 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 613                   "ldr", "\t$dst, $addr", []>,
 614               T1LdStSP<{1,?,?}>;
 615
 616 def tSTR :                      // A8.6.194
 617   T1pILdStEncode<0b000, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 618                  AddrModeT1_4, IIC_iStore_r,
 619                  "str", "\t$src, $addr",
 620                  [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 621
 622 def tSTRi :                     // A8.6.192
 623   T1pILdStEncodeImm<0b0110, 0, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 624                     AddrModeT1_4, IIC_iStore_r,
 625                     "str", "\t$src, $addr",
 626                     []>;
 627
 628 def tSTRB :                     // A8.6.197
 629   T1pILdStEncode<0b010, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 630                  AddrModeT1_1, IIC_iStore_bh_r,
 631                  "strb", "\t$src, $addr",
 632                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 633
 634 def tSTRBi :                    // A8.6.195
 635   T1pILdStEncodeImm<0b0111, 0, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 636                     AddrModeT1_1, IIC_iStore_bh_r,
 637                     "strb", "\t$src, $addr",
 638                     []>;
 639
 640 def tSTRH :                     // A8.6.207
 641   T1pILdStEncode<0b001, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 642                  AddrModeT1_2, IIC_iStore_bh_r,
 643                  "strh", "\t$src, $addr",
 644                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 645
 646 def tSTRHi :                    // A8.6.205
 647   T1pILdStEncodeImm<0b1000, 0, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 648                     AddrModeT1_2, IIC_iStore_bh_r,
 649                     "strh", "\t$src, $addr",
 650                     []>;
 651
 652 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 653                    "str", "\t$src, $addr",
 654                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 655               T1LdStSP<{0,?,?}>;
 656
 657 let mayStore = 1, neverHasSideEffects = 1 in
 658 // Special instruction for spill. It cannot clobber condition register when it's
 659 // expanded by eliminateCallFramePseudoInstr().
 660 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 661                   "str", "\t$src, $addr", []>,
 662              T1LdStSP<{0,?,?}>;
 663
 664 //===----------------------------------------------------------------------===//
 665 //  Load / store multiple Instructions.
 666 //
 667
 668 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 669                            InstrItinClass itin_upd, bits<6> T1Enc,
 670                            bit L_bit> {
 671   def IA :
 672     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 673         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 674        T1Encoding<T1Enc> {
 675     bits<3> Rn;
 676     bits<8> regs;
 677     let Inst{10-8} = Rn;
 678     let Inst{7-0}  = regs;
 679   }
 680   def IA_UPD :
 681     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 682          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 683         T1Encoding<T1Enc> {
 684     bits<3> Rn;
 685     bits<8> regs;
 686     let Inst{10-8} = Rn;
 687     let Inst{7-0}  = regs;
 688   }
 689 }
 690
 691 // These require base address to be written back or one of the loaded regs.
 692 let neverHasSideEffects = 1 in {
 693
 694 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 695 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 696                             {1,1,0,0,1,?}, 1>;
 697
 698 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 699 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 700                             {1,1,0,0,0,?}, 0>;
 701
 702 } // neverHasSideEffects
 703
 704 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 705 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 706                IIC_iPop,
 707                "pop${p}\t$regs", []>,
 708            T1Misc<{1,1,0,?,?,?,?}> {
 709   bits<16> regs;
 710   let Inst{8}   = regs{15};
 711   let Inst{7-0} = regs{7-0};
 712 }
 713
 714 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 715 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 716                 IIC_iStore_m,
 717                 "push${p}\t$regs", []>,
 718             T1Misc<{0,1,0,?,?,?,?}> {
 719   bits<16> regs;
 720   let Inst{8}   = regs{14};
 721   let Inst{7-0} = regs{7-0};
 722 }
 723
 724 //===----------------------------------------------------------------------===//
 725 //  Arithmetic Instructions.
 726 //
 727
 728 // Helper classes for encoding T1pI patterns:
 729 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 730                    string opc, string asm, list<dag> pattern>
 731     : T1pI<oops, iops, itin, opc, asm, pattern>,
 732       T1DataProcessing<opA> {
 733   bits<3> Rm;
 734   bits<3> Rn;
 735   let Inst{5-3} = Rm;
 736   let Inst{2-0} = Rn;
 737 }
 738 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 739                      string opc, string asm, list<dag> pattern>
 740     : T1pI<oops, iops, itin, opc, asm, pattern>,
 741       T1Misc<opA> {
 742   bits<3> Rm;
 743   bits<3> Rd;
 744   let Inst{5-3} = Rm;
 745   let Inst{2-0} = Rd;
 746 }
 747
 748 // Helper classes for encoding T1sI patterns:
 749 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 750                    string opc, string asm, list<dag> pattern>
 751     : T1sI<oops, iops, itin, opc, asm, pattern>,
 752       T1DataProcessing<opA> {
 753   bits<3> Rd;
 754   bits<3> Rn;
 755   let Inst{5-3} = Rn;
 756   let Inst{2-0} = Rd;
 757 }
 758 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 759                     string opc, string asm, list<dag> pattern>
 760     : T1sI<oops, iops, itin, opc, asm, pattern>,
 761       T1General<opA> {
 762   bits<3> Rm;
 763   bits<3> Rn;
 764   bits<3> Rd;
 765   let Inst{8-6} = Rm;
 766   let Inst{5-3} = Rn;
 767   let Inst{2-0} = Rd;
 768 }
 769 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 770                        string opc, string asm, list<dag> pattern>
 771     : T1sI<oops, iops, itin, opc, asm, pattern>,
 772       T1General<opA> {
 773   bits<3> Rd;
 774   bits<3> Rm;
 775   let Inst{5-3} = Rm;
 776   let Inst{2-0} = Rd;
 777 }
 778
 779 // Helper classes for encoding T1sIt patterns:
 780 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 781                     string opc, string asm, list<dag> pattern>
 782     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 783       T1DataProcessing<opA> {
 784   bits<3> Rdn;
 785   bits<3> Rm;
 786   let Inst{5-3} = Rm;
 787   let Inst{2-0} = Rdn;
 788 }
 789 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 790                         string opc, string asm, list<dag> pattern>
 791     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 792       T1General<opA> {
 793   bits<3> Rdn;
 794   bits<8> imm8;
 795   let Inst{10-8} = Rdn;
 796   let Inst{7-0}  = imm8;
 797 }
 798
 799 // Add with carry register
 800 let isCommutable = 1, Uses = [CPSR] in
 801 def tADC :                      // A8.6.2
 802   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 803                 "adc", "\t$Rdn, $Rm",
 804                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 805
 806 // Add immediate
 807 def tADDi3 :                    // A8.6.4 T1
 808   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3), IIC_iALUi,
 809                    "add", "\t$Rd, $Rm, $imm3",
 810                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 811   bits<3> imm3;
 812   let Inst{8-6} = imm3;
 813 }
 814
 815 def tADDi8 :                    // A8.6.4 T2
 816   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 817                     IIC_iALUi,
 818                     "add", "\t$Rdn, $imm8",
 819                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 820
 821 // Add register
 822 let isCommutable = 1 in
 823 def tADDrr :                    // A8.6.6 T1
 824   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 825                 IIC_iALUr,
 826                 "add", "\t$Rd, $Rn, $Rm",
 827                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 828
 829 let neverHasSideEffects = 1 in
 830 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 831                      "add", "\t$Rdn, $Rm", []>,
 832                T1Special<{0,0,?,?}> {
 833   // A8.6.6 T2
 834   bits<4> Rdn;
 835   bits<4> Rm;
 836   let Inst{7}   = Rdn{3};
 837   let Inst{6-3} = Rm;
 838   let Inst{2-0} = Rdn{2-0};
 839 }
 840
 841 // AND register
 842 let isCommutable = 1 in
 843 def tAND :                      // A8.6.12
 844   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 845                 IIC_iBITr,
 846                 "and", "\t$Rdn, $Rm",
 847                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 848
 849 // ASR immediate
 850 def tASRri :                    // A8.6.14
 851   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 852                    IIC_iMOVsi,
 853                    "asr", "\t$Rd, $Rm, $imm5",
 854                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 855   bits<5> imm5;
 856   let Inst{10-6} = imm5;
 857 }
 858
 859 // ASR register
 860 def tASRrr :                    // A8.6.15
 861   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 862                 IIC_iMOVsr,
 863                 "asr", "\t$Rdn, $Rm",
 864                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 865
 866 // BIC register
 867 def tBIC :                      // A8.6.20
 868   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 869                 IIC_iBITr,
 870                 "bic", "\t$Rdn, $Rm",
 871                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 872
 873 // CMN register
 874 let isCompare = 1, Defs = [CPSR] in {
 875 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 876 //       Compare-to-zero still works out, just not the relationals
 877 //def tCMN :                     // A8.6.33
 878 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 879 //               IIC_iCMPr,
 880 //               "cmn", "\t$lhs, $rhs",
 881 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 882
 883 def tCMNz :                     // A8.6.33
 884   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 885                IIC_iCMPr,
 886                "cmn", "\t$Rn, $Rm",
 887                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 888
 889 } // isCompare = 1, Defs = [CPSR]
 890
 891 // CMP immediate
 892 let isCompare = 1, Defs = [CPSR] in {
 893 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 894                   "cmp", "\t$Rn, $imm8",
 895                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 896              T1General<{1,0,1,?,?}> {
 897   // A8.6.35
 898   bits<3> Rn;
 899   bits<8> imm8;
 900   let Inst{10-8} = Rn;
 901   let Inst{7-0}  = imm8;
 902 }
 903
 904 def tCMPzi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 905                   "cmp", "\t$Rn, $imm8",
 906                   [(ARMcmpZ tGPR:$Rn, imm0_255:$imm8)]>,
 907               T1General<{1,0,1,?,?}> {
 908   // A8.6.35
 909   bits<3> Rn;
 910   let Inst{10-8} = Rn;
 911   let Inst{7-0}  = 0x00;
 912 }
 913
 914 // CMP register
 915 def tCMPr :                     // A8.6.36 T1
 916   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 917                IIC_iCMPr,
 918                "cmp", "\t$Rn, $Rm",
 919                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 920
 921 def tCMPzr :                    // A8.6.36 T1
 922   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 923                "cmp", "\t$Rn, $Rm",
 924                [(ARMcmpZ tGPR:$Rn, tGPR:$Rm)]>;
 925
 926 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 927                    "cmp", "\t$Rn, $Rm", []>,
 928               T1Special<{0,1,?,?}> {
 929   // A8.6.36 T2
 930   bits<4> Rm;
 931   bits<4> Rn;
 932   let Inst{7}   = Rn{3};
 933   let Inst{6-3} = Rm;
 934   let Inst{2-0} = Rn{2-0};
 935 }
 936 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 937                     "cmp", "\t$lhs, $rhs", []>,
 938                T1Special<{0,1,?,?}> {
 939   // A8.6.36 T2
 940   bits<4> Rm;
 941   bits<4> Rn;
 942   let Inst{7}   = Rn{3};
 943   let Inst{6-3} = Rm;
 944   let Inst{2-0} = Rn{2-0};
 945 }
 946
 947 } // isCompare = 1, Defs = [CPSR]
 948
 949
 950 // XOR register
 951 let isCommutable = 1 in
 952 def tEOR :                      // A8.6.45
 953   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 954                 IIC_iBITr,
 955                 "eor", "\t$Rdn, $Rm",
 956                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 957
 958 // LSL immediate
 959 def tLSLri :                    // A8.6.88
 960   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 961                    IIC_iMOVsi,
 962                    "lsl", "\t$Rd, $Rm, $imm5",
 963                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 964   bits<5> imm5;
 965   let Inst{10-6} = imm5;
 966 }
 967
 968 // LSL register
 969 def tLSLrr :                    // A8.6.89
 970   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 971                 IIC_iMOVsr,
 972                 "lsl", "\t$Rdn, $Rm",
 973                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 974
 975 // LSR immediate
 976 def tLSRri :                    // A8.6.90
 977   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 978                    IIC_iMOVsi,
 979                    "lsr", "\t$Rd, $Rm, $imm5",
 980                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
 981   bits<5> imm5;
 982   let Inst{10-6} = imm5;
 983 }
 984
 985 // LSR register
 986 def tLSRrr :                    // A8.6.91
 987   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 988                 IIC_iMOVsr,
 989                 "lsr", "\t$Rdn, $Rm",
 990                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
 991
 992 // Move register
 993 let isMoveImm = 1 in
 994 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 995                   "mov", "\t$Rd, $imm8",
 996                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 997              T1General<{1,0,0,?,?}> {
 998   // A8.6.96
 999   bits<3> Rd;
1000   bits<8> imm8;
1001   let Inst{10-8} = Rd;
1002   let Inst{7-0}  = imm8;
1003 }
1004
1005 // TODO: A7-73: MOV(2) - mov setting flag.
1006
1007 let neverHasSideEffects = 1 in {
1008 // FIXME: Make this predicable.
1009 def tMOVr       : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1010                       "mov\t$Rd, $Rm", []>,
1011                   T1Special<0b1000> {
1012   // A8.6.97
1013   bits<4> Rd;
1014   bits<4> Rm;
1015   // Bits {7-6} are encoded by the T1Special value.
1016   let Inst{5-3} = Rm{2-0};
1017   let Inst{2-0} = Rd{2-0};
1018 }
1019 let Defs = [CPSR] in
1020 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1021                       "movs\t$Rd, $Rm", []>, Encoding16 {
1022   // A8.6.97
1023   bits<3> Rd;
1024   bits<3> Rm;
1025   let Inst{15-6} = 0b0000000000;
1026   let Inst{5-3}  = Rm;
1027   let Inst{2-0}  = Rd;
1028 }
1029
1030 // FIXME: Make these predicable.
1031 def tMOVgpr2tgpr : T1I<(outs tGPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1032                        "mov\t$Rd, $Rm", []>,
1033                    T1Special<{1,0,0,?}> {
1034   // A8.6.97
1035   bits<4> Rd;
1036   bits<4> Rm;
1037   // Bit {7} is encoded by the T1Special value.
1038   let Inst{6-3} = Rm;
1039   let Inst{2-0} = Rd{2-0};
1040 }
1041 def tMOVtgpr2gpr : T1I<(outs GPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1042                        "mov\t$Rd, $Rm", []>,
1043                    T1Special<{1,0,?,0}> {
1044   // A8.6.97
1045   bits<4> Rd;
1046   bits<4> Rm;
1047   // Bit {6} is encoded by the T1Special value.
1048   let Inst{7}   = Rd{3};
1049   let Inst{5-3} = Rm{2-0};
1050   let Inst{2-0} = Rd{2-0};
1051 }
1052 def tMOVgpr2gpr  : T1I<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1053                        "mov\t$Rd, $Rm", []>,
1054                    T1Special<{1,0,?,?}> {
1055   // A8.6.97
1056   bits<4> Rd;
1057   bits<4> Rm;
1058   let Inst{7}   = Rd{3};
1059   let Inst{6-3} = Rm;
1060   let Inst{2-0} = Rd{2-0};
1061 }
1062 } // neverHasSideEffects
1063
1064 // Multiply register
1065 let isCommutable = 1 in
1066 def tMUL :                      // A8.6.105 T1
1067   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1068                 IIC_iMUL32,
1069                 "mul", "\t$Rdn, $Rm, $Rdn",
1070                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1071
1072 // Move inverse register
1073 def tMVN :                      // A8.6.107
1074   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1075                "mvn", "\t$Rd, $Rn",
1076                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1077
1078 // Bitwise or register
1079 let isCommutable = 1 in
1080 def tORR :                      // A8.6.114
1081   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1082                 IIC_iBITr,
1083                 "orr", "\t$Rdn, $Rm",
1084                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1085
1086 // Swaps
1087 def tREV :                      // A8.6.134
1088   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1089                  IIC_iUNAr,
1090                  "rev", "\t$Rd, $Rm",
1091                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1092                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1093
1094 def tREV16 :                    // A8.6.135
1095   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1096                  IIC_iUNAr,
1097                  "rev16", "\t$Rd, $Rm",
1098              [(set tGPR:$Rd,
1099                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1100                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1101                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1102                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1103                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1104
1105 def tREVSH :                    // A8.6.136
1106   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1107                  IIC_iUNAr,
1108                  "revsh", "\t$Rd, $Rm",
1109                  [(set tGPR:$Rd,
1110                        (sext_inreg
1111                          (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1112                              (shl tGPR:$Rm, (i32 8))), i16))]>,
1113                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1114
1115 // Rotate right register
1116 def tROR :                      // A8.6.139
1117   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1118                 IIC_iMOVsr,
1119                 "ror", "\t$Rdn, $Rm",
1120                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1121
1122 // Negate register
1123 def tRSB :                      // A8.6.141
1124   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1125                IIC_iALUi,
1126                "rsb", "\t$Rd, $Rn, #0",
1127                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1128
1129 // Subtract with carry register
1130 let Uses = [CPSR] in
1131 def tSBC :                      // A8.6.151
1132   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1133                 IIC_iALUr,
1134                 "sbc", "\t$Rdn, $Rm",
1135                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1136
1137 // Subtract immediate
1138 def tSUBi3 :                    // A8.6.210 T1
1139   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1140                    IIC_iALUi,
1141                    "sub", "\t$Rd, $Rm, $imm3",
1142                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1143   bits<3> imm3;
1144   let Inst{8-6} = imm3;
1145 }
1146
1147 def tSUBi8 :                    // A8.6.210 T2
1148   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1149                     IIC_iALUi,
1150                     "sub", "\t$Rdn, $imm8",
1151                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1152
1153 // Subtract register
1154 def tSUBrr :                    // A8.6.212
1155   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1156                 IIC_iALUr,
1157                 "sub", "\t$Rd, $Rn, $Rm",
1158                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1159
1160 // TODO: A7-96: STMIA - store multiple.
1161
1162 // Sign-extend byte
1163 def tSXTB :                     // A8.6.222
1164   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1165                  IIC_iUNAr,
1166                  "sxtb", "\t$Rd, $Rm",
1167                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1168                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1169
1170 // Sign-extend short
1171 def tSXTH :                     // A8.6.224
1172   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1173                  IIC_iUNAr,
1174                  "sxth", "\t$Rd, $Rm",
1175                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1176                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1177
1178 // Test
1179 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1180 def tTST :                      // A8.6.230
1181   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1182                "tst", "\t$Rn, $Rm",
1183                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1184
1185 // Zero-extend byte
1186 def tUXTB :                     // A8.6.262
1187   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1188                  IIC_iUNAr,
1189                  "uxtb", "\t$Rd, $Rm",
1190                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1191                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1192
1193 // Zero-extend short
1194 def tUXTH :                     // A8.6.264
1195   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1196                  IIC_iUNAr,
1197                  "uxth", "\t$Rd, $Rm",
1198                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1199                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1200
1201 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1202 // Expanded after instruction selection into a branch sequence.
1203 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1204   def tMOVCCr_pseudo :
1205   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1206               NoItinerary,
1207              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1208
1209
1210 // 16-bit movcc in IT blocks for Thumb2.
1211 let neverHasSideEffects = 1 in {
1212 def tMOVCCr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iCMOVr,
1213                     "mov", "\t$Rdn, $Rm", []>,
1214               T1Special<{1,0,?,?}> {
1215   bits<4> Rdn;
1216   bits<4> Rm;
1217   let Inst{7}   = Rdn{3};
1218   let Inst{6-3} = Rm;
1219   let Inst{2-0} = Rdn{2-0};
1220 }
1221
1222 let isMoveImm = 1 in
1223 def tMOVCCi : T1pIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$Rm), IIC_iCMOVi,
1224                     "mov", "\t$Rdn, $Rm", []>,
1225               T1General<{1,0,0,?,?}> {
1226   bits<3> Rdn;
1227   bits<8> Rm;
1228   let Inst{10-8} = Rdn;
1229   let Inst{7-0}  = Rm;
1230 }
1231
1232 } // neverHasSideEffects
1233
1234 // tLEApcrel - Load a pc-relative address into a register without offending the
1235 // assembler.
1236 let neverHasSideEffects = 1, isReMaterializable = 1 in
1237 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1238                     "adr${p}\t$Rd, #$label", []>,
1239                 T1Encoding<{1,0,1,0,0,?}> {
1240   // A6.2 & A8.6.10
1241   bits<3> Rd;
1242   let Inst{10-8} = Rd;
1243   // FIXME: Add label encoding/fixup
1244 }
1245
1246 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1247                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1248                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1249                   T1Encoding<{1,0,1,0,0,?}> {
1250   // A6.2 & A8.6.10
1251   bits<3> Rd;
1252   let Inst{10-8} = Rd;
1253   // FIXME: Add label encoding/fixup
1254 }
1255
1256 //===----------------------------------------------------------------------===//
1257 // TLS Instructions
1258 //
1259
1260 // __aeabi_read_tp preserves the registers r1-r3.
1261 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1262 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1263                    "bl\t__aeabi_read_tp",
1264                    [(set R0, ARMthread_pointer)]> {
1265   // Encoding is 0xf7fffffe.
1266   let Inst = 0xf7fffffe;
1267 }
1268
1269 //===----------------------------------------------------------------------===//
1270 // SJLJ Exception handling intrinsics
1271 //
1272
1273 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1274 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1275 // from some other function to get here, and we're using the stack frame for the
1276 // containing function to save/restore registers, we can't keep anything live in
1277 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1278 // tromped upon when we get here from a longjmp(). We force everthing out of
1279 // registers except for our own input by listing the relevant registers in
1280 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1281 // preserve all of the callee-saved resgisters, which is exactly what we want.
1282 // $val is a scratch register for our use.
1283 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1284     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1285 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1286                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1287                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1288
1289 // FIXME: Non-Darwin version(s)
1290 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1291     Defs = [ R7, LR, SP ] in
1292 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1293                               AddrModeNone, SizeSpecial, IndexModeNone,
1294                               Pseudo, NoItinerary, "", "",
1295                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1296                              Requires<[IsThumb, IsDarwin]>;
1297
1298 //===----------------------------------------------------------------------===//
1299 // Non-Instruction Patterns
1300 //
1301
1302 // Add with carry
1303 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1304             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1305 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1306             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1307 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1308             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1309
1310 // Subtract with carry
1311 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1312             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1313 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1314             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1315 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1316             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1317
1318 // ConstantPool, GlobalAddress
1319 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1320 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1321
1322 // JumpTable
1323 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1324             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1325
1326 // Direct calls
1327 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1328       Requires<[IsThumb, IsNotDarwin]>;
1329 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1330       Requires<[IsThumb, IsDarwin]>;
1331
1332 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1333       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1334 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1335       Requires<[IsThumb, HasV5T, IsDarwin]>;
1336
1337 // Indirect calls to ARM routines
1338 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1339       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1340 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1341       Requires<[IsThumb, HasV5T, IsDarwin]>;
1342
1343 // zextload i1 -> zextload i8
1344 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1345             (tLDRB t_addrmode_s1:$addr)>;
1346
1347 // extload -> zextload
1348 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1349 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1350 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1351
1352 // If it's impossible to use [r,r] address mode for sextload, select to
1353 // ldr{b|h} + sxt{b|h} instead.
1354 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1355             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1356       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1357 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1358             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1359       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1360
1361 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1362             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1363 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1364             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1365
1366 // Large immediate handling.
1367
1368 // Two piece imms.
1369 def : T1Pat<(i32 thumb_immshifted:$src),
1370             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1371                     (thumb_immshifted_shamt imm:$src))>;
1372
1373 def : T1Pat<(i32 imm0_255_comp:$src),
1374             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1375
1376 // Pseudo instruction that combines ldr from constpool and add pc. This should
1377 // be expanded into two instructions late to allow if-conversion and
1378 // scheduling.
1379 let isReMaterializable = 1 in
1380 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1381                              NoItinerary,
1382                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1383                                            imm:$cp))]>,
1384                Requires<[IsThumb, IsThumb1Only]>;