lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def MemModeThumbAsmOperand : AsmOperandClass {
  78   let Name = "MemModeThumb";
  79   let SuperClasses = [];
  80 }
  81
  82 // t_addrmode_rr := reg + reg
  83 //
  84 def t_addrmode_rr : Operand<i32>,
  85                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  86   let PrintMethod = "printThumbAddrModeRROperand";
  87   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  88 }
  89
  90 // t_addrmode_s4 := reg + reg
  91 //                  reg + imm5 * 4
  92 //
  93 def t_addrmode_s4 : Operand<i32>,
  94                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  95   string EncoderMethod = "getAddrModeS4OpValue";
  96   let PrintMethod = "printThumbAddrModeS4Operand";
  97   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  98   let ParserMatchClass = MemModeThumbAsmOperand;
  99 }
 100
 101 // t_addrmode_s2 := reg + reg
 102 //                  reg + imm5 * 2
 103 //
 104 def t_addrmode_s2 : Operand<i32>,
 105                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 106   string EncoderMethod = "getAddrModeS2OpValue";
 107   let PrintMethod = "printThumbAddrModeS2Operand";
 108   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 109   let ParserMatchClass = MemModeThumbAsmOperand;
 110 }
 111
 112 // t_addrmode_s1 := reg + reg
 113 //                  reg + imm5
 114 //
 115 def t_addrmode_s1 : Operand<i32>,
 116                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 117   string EncoderMethod = "getAddrModeS1OpValue";
 118   let PrintMethod = "printThumbAddrModeS1Operand";
 119   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 120   let ParserMatchClass = MemModeThumbAsmOperand;
 121 }
 122
 123 // t_addrmode_sp := sp + imm8 * 4
 124 //
 125 def t_addrmode_sp : Operand<i32>,
 126                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 127   let PrintMethod = "printThumbAddrModeSPOperand";
 128   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 129   let ParserMatchClass = MemModeThumbAsmOperand;
 130 }
 131
 132 //===----------------------------------------------------------------------===//
 133 //  Miscellaneous Instructions.
 134 //
 135
 136 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 137 // from removing one half of the matched pairs. That breaks PEI, which assumes
 138 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 139 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 140 def tADJCALLSTACKUP :
 141   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 142              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 143             Requires<[IsThumb, IsThumb1Only]>;
 144
 145 def tADJCALLSTACKDOWN :
 146   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 147              [(ARMcallseq_start imm:$amt)]>,
 148             Requires<[IsThumb, IsThumb1Only]>;
 149 }
 150
 151 // T1Disassembly - A simple class to make encoding some disassembly patterns
 152 // easier and less verbose.
 153 class T1Disassembly<bits<2> op1, bits<8> op2>
 154   : T1Encoding<0b101111> {
 155   let Inst{9-8} = op1;
 156   let Inst{7-0} = op2;
 157 }
 158
 159 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 160                 [/* For disassembly only; pattern left blank */]>,
 161            T1Disassembly<0b11, 0x00>; // A8.6.110
 162
 163 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 164                   [/* For disassembly only; pattern left blank */]>,
 165            T1Disassembly<0b11, 0x10>; // A8.6.410
 166
 167 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 168                 [/* For disassembly only; pattern left blank */]>,
 169            T1Disassembly<0b11, 0x20>; // A8.6.408
 170
 171 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 172                 [/* For disassembly only; pattern left blank */]>,
 173            T1Disassembly<0b11, 0x30>; // A8.6.409
 174
 175 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 176                 [/* For disassembly only; pattern left blank */]>,
 177            T1Disassembly<0b11, 0x40>; // A8.6.157
 178
 179 // The i32imm operand $val can be used by a debugger to store more information
 180 // about the breakpoint.
 181 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 182                 [/* For disassembly only; pattern left blank */]>,
 183            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 184   // A8.6.22
 185   bits<8> val;
 186   let Inst{7-0} = val;
 187 }
 188
 189 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 190                     [/* For disassembly only; pattern left blank */]>,
 191                 T1Encoding<0b101101> {
 192   // A8.6.156
 193   let Inst{9-5} = 0b10010;
 194   let Inst{4}   = 1;
 195   let Inst{3}   = 1;            // Big-Endian
 196   let Inst{2-0} = 0b000;
 197 }
 198
 199 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 200                     [/* For disassembly only; pattern left blank */]>,
 201                 T1Encoding<0b101101> {
 202   // A8.6.156
 203   let Inst{9-5} = 0b10010;
 204   let Inst{4}   = 1;
 205   let Inst{3}   = 0;            // Little-Endian
 206   let Inst{2-0} = 0b000;
 207 }
 208
 209 // Change Processor State is a system instruction -- for disassembly only.
 210 // The singleton $opt operand contains the following information:
 211 // opt{4-0} = mode ==> don't care
 212 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 213 // opt{8-6} = AIF from Inst{2-0}
 214 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 215 //
 216 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 217 // CPS which has more options.
 218 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 219               [/* For disassembly only; pattern left blank */]>,
 220            T1Misc<0b0110011> {
 221   // A8.6.38 & B6.1.1
 222   let Inst{3} = 0;
 223   // FIXME: Finish encoding.
 224 }
 225
 226 // For both thumb1 and thumb2.
 227 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 228 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 229                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 230               T1Special<{0,0,?,?}> {
 231   // A8.6.6
 232   bits<3> dst;
 233   let Inst{6-3} = 0b1111; // Rm = pc
 234   let Inst{2-0} = dst;
 235 }
 236
 237 // PC relative add (ADR).
 238 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 239                    "add\t$dst, pc, $rhs", []>,
 240                T1Encoding<{1,0,1,0,0,?}> {
 241   // A6.2 & A8.6.10
 242   bits<3> dst;
 243   bits<8> rhs;
 244   let Inst{10-8} = dst;
 245   let Inst{7-0}  = rhs;
 246 }
 247
 248 // ADD <Rd>, sp, #<imm8>
 249 // This is rematerializable, which is particularly useful for taking the
 250 // address of locals.
 251 let isReMaterializable = 1 in
 252 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 253                    "add\t$dst, $sp, $rhs", []>,
 254                T1Encoding<{1,0,1,0,1,?}> {
 255   // A6.2 & A8.6.8
 256   bits<3> dst;
 257   bits<8> rhs;
 258   let Inst{10-8} = dst;
 259   let Inst{7-0}  = rhs;
 260 }
 261
 262 // ADD sp, sp, #<imm7>
 263 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 264                   "add\t$dst, $rhs", []>,
 265               T1Misc<{0,0,0,0,0,?,?}> {
 266   // A6.2.5 & A8.6.8
 267   bits<7> rhs;
 268   let Inst{6-0} = rhs;
 269 }
 270
 271 // SUB sp, sp, #<imm7>
 272 // FIXME: The encoding and the ASM string don't match up.
 273 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 274                   "sub\t$dst, $rhs", []>,
 275               T1Misc<{0,0,0,0,1,?,?}> {
 276   // A6.2.5 & A8.6.214
 277   bits<7> rhs;
 278   let Inst{6-0} = rhs;
 279 }
 280
 281 // ADD <Rm>, sp
 282 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 283                   "add\t$dst, $rhs", []>,
 284               T1Special<{0,0,?,?}> {
 285   // A8.6.9 Encoding T1
 286   bits<4> dst;
 287   let Inst{7}   = dst{3};
 288   let Inst{6-3} = 0b1101;
 289   let Inst{2-0} = dst{2-0};
 290 }
 291
 292 // ADD sp, <Rm>
 293 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 294                   "add\t$dst, $rhs", []>,
 295               T1Special<{0,0,?,?}> {
 296   // A8.6.9 Encoding T2
 297   bits<4> dst;
 298   let Inst{7} = 1;
 299   let Inst{6-3} = dst;
 300   let Inst{2-0} = 0b101;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Control Flow Instructions.
 305 //
 306
 307 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 308   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 309                    [(ARMretflag)]>,
 310                 T1Special<{1,1,0,?}> {
 311     // A6.2.3 & A8.6.25
 312     let Inst{6-3} = 0b1110; // Rm = lr
 313     let Inst{2-0} = 0b000;
 314   }
 315
 316   // Alternative return instruction used by vararg functions.
 317   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 318                           IIC_Br, "bx\t$Rm",
 319                           []>,
 320                        T1Special<{1,1,0,?}> {
 321     // A6.2.3 & A8.6.25
 322     bits<4> Rm;
 323     let Inst{6-3} = Rm;
 324     let Inst{2-0} = 0b000;
 325   }
 326 }
 327
 328 // Indirect branches
 329 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 330   def tBRIND : TI<(outs), (ins GPR:$Rm), IIC_Br, "mov\tpc, $Rm",
 331                   [(brind GPR:$Rm)]>,
 332                T1Special<{1,0,?,?}> {
 333     // A8.6.97
 334     bits<4> Rm;
 335     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 336     let Inst{6-3} = Rm;
 337     let Inst{2-0} = 0b111;
 338   }
 339 }
 340
 341 // FIXME: remove when we have a way to marking a MI with these properties.
 342 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 343     hasExtraDefRegAllocReq = 1 in
 344 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 345                    IIC_iPop_Br,
 346                    "pop${p}\t$regs", []>,
 347                T1Misc<{1,1,0,?,?,?,?}> {
 348   // A8.6.121
 349   bits<16> regs;
 350   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 351   let Inst{7-0} = regs{7-0};
 352 }
 353
 354 // All calls clobber the non-callee saved registers. SP is marked as
 355 // a use to prevent stack-pointer assignments that appear immediately
 356 // before calls from potentially appearing dead.
 357 let isCall = 1,
 358   // On non-Darwin platforms R9 is callee-saved.
 359   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 360           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 361           D16, D17, D18, D19, D20, D21, D22, D23,
 362           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 363   Uses = [SP] in {
 364   // Also used for Thumb2
 365   def tBL  : TIx2<0b11110, 0b11, 1,
 366                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 367                   "bl\t$func",
 368                   [(ARMtcall tglobaladdr:$func)]>,
 369              Requires<[IsThumb, IsNotDarwin]>;
 370
 371   // ARMv5T and above, also used for Thumb2
 372   def tBLXi : TIx2<0b11110, 0b11, 0,
 373                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 374                    "blx\t$func",
 375                    [(ARMcall tglobaladdr:$func)]>,
 376               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 377
 378   // Also used for Thumb2
 379   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 380                   "blx\t$func",
 381                   [(ARMtcall GPR:$func)]>,
 382               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 383               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 384
 385   // ARMv4T
 386   let isCodeGenOnly = 1 in
 387   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 388                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 389                   "mov\tlr, pc\n\tbx\t$func",
 390                   [(ARMcall_nolink tGPR:$func)]>,
 391             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 392 }
 393
 394 let isCall = 1,
 395   // On Darwin R9 is call-clobbered.
 396   // R7 is marked as a use to prevent frame-pointer assignments from being
 397   // moved above / below calls.
 398   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 399           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 400           D16, D17, D18, D19, D20, D21, D22, D23,
 401           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 402   Uses = [R7, SP] in {
 403   // Also used for Thumb2
 404   def tBLr9 : TIx2<0b11110, 0b11, 1,
 405                    (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 406                    "bl${p}\t$func",
 407                    [(ARMtcall tglobaladdr:$func)]>,
 408               Requires<[IsThumb, IsDarwin]>;
 409
 410   // ARMv5T and above, also used for Thumb2
 411   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 412                       (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 413                       "blx${p}\t$func",
 414                       [(ARMcall tglobaladdr:$func)]>,
 415                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 416
 417   // Also used for Thumb2
 418   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 419                     "blx${p}\t$func",
 420                     [(ARMtcall GPR:$func)]>,
 421                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 422                  T1Special<{1,1,1,?}> {
 423     // A6.2.3 & A8.6.24
 424     bits<4> func;
 425     let Inst{6-3} = func;
 426     let Inst{2-0} = 0b000;
 427   }
 428
 429   // ARMv4T
 430   let isCodeGenOnly = 1 in
 431   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 432                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 433                    "mov\tlr, pc\n\tbx\t$func",
 434                    [(ARMcall_nolink tGPR:$func)]>,
 435               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 436 }
 437
 438 let isBranch = 1, isTerminator = 1 in {
 439   let isBarrier = 1 in {
 440     let isPredicable = 1 in
 441     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 442                    "b\t$target", [(br bb:$target)]>,
 443                T1Encoding<{1,1,1,0,0,?}>;
 444
 445   // Far jump
 446   let Defs = [LR] in
 447   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 448                     "bl\t$target",[]>;
 449
 450   def tBR_JTr : tPseudoInst<(outs),
 451                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 452                       Size2Bytes, IIC_Br,
 453                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 454     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 455   }
 456   }
 457 }
 458
 459 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 460 // a two-value operand where a dag node expects two operands. :(
 461 let isBranch = 1, isTerminator = 1 in
 462   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 463                  "b$cc\t$target",
 464                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 465              T1Encoding<{1,1,0,1,?,?}>;
 466
 467 // Compare and branch on zero / non-zero
 468 let isBranch = 1, isTerminator = 1 in {
 469   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 470                   "cbz\t$Rn, $target", []>,
 471               T1Misc<{0,0,?,1,?,?,?}> {
 472     // A8.6.27
 473     bits<6> target;
 474     bits<3> Rn;
 475     let Inst{9}   = target{5};
 476     let Inst{7-3} = target{4-0};
 477     let Inst{2-0} = Rn;
 478   }
 479
 480   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 481                   "cbnz\t$cmp, $target", []>,
 482               T1Misc<{1,0,?,1,?,?,?}> {
 483     // A8.6.27
 484     bits<6> target;
 485     bits<3> Rn;
 486     let Inst{9}   = target{5};
 487     let Inst{7-3} = target{4-0};
 488     let Inst{2-0} = Rn;
 489   }
 490 }
 491
 492 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 493 // A8.6.16 B: Encoding T1
 494 // If Inst{11-8} == 0b1111 then SEE SVC
 495 let isCall = 1, Uses = [SP] in
 496 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 497                 "svc", "\t$imm", []>, Encoding16 {
 498   bits<8> imm;
 499   let Inst{15-12} = 0b1101;
 500   let Inst{11-8}  = 0b1111;
 501   let Inst{7-0}   = imm;
 502 }
 503
 504 // The assembler uses 0xDEFE for a trap instruction.
 505 let isBarrier = 1, isTerminator = 1 in
 506 def tTRAP : TI<(outs), (ins), IIC_Br,
 507                "trap", [(trap)]>, Encoding16 {
 508   let Inst = 0xdefe;
 509 }
 510
 511 //===----------------------------------------------------------------------===//
 512 //  Load Store Instructions.
 513 //
 514
 515 let canFoldAsLoad = 1, isReMaterializable = 1 in
 516 def tLDR :                      // A8.6.60
 517   T1pIEncode<0b100, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 518              AddrModeT1_4, IIC_iLoad_r,
 519              "ldr", "\t$Rt, $addr",
 520              [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>;
 521
 522 def tLDRi:                      // A8.6.57
 523   T1pIEncodeImm<0b0110, 1, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 524                 AddrModeT1_4, IIC_iLoad_r,
 525                 "ldr", "\t$Rt, $addr",
 526                 []>;
 527
 528 def tLDRB :                     // A8.6.64
 529   T1pIEncode<0b110, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 530              AddrModeT1_1, IIC_iLoad_bh_r,
 531              "ldrb", "\t$Rt, $addr",
 532              [(set tGPR:$Rt, (zextloadi8 t_addrmode_s1:$addr))]>;
 533
 534 def tLDRBi :                    // A8.6.61
 535   T1pIEncodeImm<0b0111, 1, (outs tGPR:$dst), (ins t_addrmode_s1:$addr),
 536                 AddrModeT1_1, IIC_iLoad_bh_r,
 537                 "ldrb", "\t$dst, $addr",
 538                 []>;
 539
 540 def tLDRH :                     // A8.6.76
 541   T1pIEncode<0b101, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 542              AddrModeT1_2, IIC_iLoad_bh_r,
 543              "ldrh", "\t$dst, $addr",
 544              [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 545
 546 def tLDRHi:                     // A8.6.73
 547   T1pIEncodeImm<0b1000, 1, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 548                 AddrModeT1_2, IIC_iLoad_bh_r,
 549                 "ldrh", "\t$dst, $addr",
 550                 []>;
 551
 552 let AddedComplexity = 10 in
 553 def tLDRSB :                    // A8.6.80
 554   T1pIEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 555              AddrModeT1_1, IIC_iLoad_bh_r,
 556              "ldrsb", "\t$dst, $addr",
 557              [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 558
 559 let AddedComplexity = 10 in
 560 def tLDRSH :                    // A8.6.84
 561   T1pIEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 562              AddrModeT1_2, IIC_iLoad_bh_r,
 563              "ldrsh", "\t$dst, $addr",
 564              [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 565
 566 let canFoldAsLoad = 1 in
 567 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 568                   "ldr", "\t$dst, $addr",
 569                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 570               T1LdStSP<{1,?,?}>;
 571
 572 // Special instruction for restore. It cannot clobber condition register
 573 // when it's expanded by eliminateCallFramePseudoInstr().
 574 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 575 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 576                     "ldr", "\t$dst, $addr", []>,
 577                T1LdStSP<{1,?,?}>;
 578
 579 // Load tconstpool
 580 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 581 let canFoldAsLoad = 1, isReMaterializable = 1 in
 582 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins i32imm:$addr), IIC_iLoad_i,
 583                   "ldr", ".n\t$Rt, $addr",
 584                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 585               T1Encoding<{0,1,0,0,1,?}> {
 586   // A6.2 & A8.6.59
 587   bits<3> Rt;
 588   let Inst{10-8} = Rt;
 589   // FIXME: Finish for the addr.
 590 }
 591
 592 // Special LDR for loads from non-pc-relative constpools.
 593 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 594     isReMaterializable = 1 in
 595 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 596                   "ldr", "\t$dst, $addr", []>,
 597               T1LdStSP<{1,?,?}>;
 598
 599 def tSTR :                      // A8.6.194
 600   T1pIEncode<0b000, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 601              AddrModeT1_4, IIC_iStore_r,
 602              "str", "\t$src, $addr",
 603              [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 604
 605 def tSTRi :                     // A8.6.192
 606   T1pIEncodeImm<0b0110, 0, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 607                 AddrModeT1_4, IIC_iStore_r,
 608                 "str", "\t$src, $addr",
 609                 []>;
 610
 611 def tSTRB :                     // A8.6.197
 612   T1pIEncode<0b010, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 613              AddrModeT1_1, IIC_iStore_bh_r,
 614              "strb", "\t$src, $addr",
 615              [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 616
 617 def tSTRBi :                    // A8.6.195
 618   T1pIEncodeImm<0b0111, 0, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 619                 AddrModeT1_1, IIC_iStore_bh_r,
 620                 "strb", "\t$src, $addr",
 621                 []>;
 622
 623 def tSTRH :                     // A8.6.207
 624   T1pIEncode<0b001, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 625              AddrModeT1_2, IIC_iStore_bh_r,
 626              "strh", "\t$src, $addr",
 627              [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 628
 629 def tSTRHi :                    // A8.6.205
 630   T1pIEncodeImm<0b1000, 0, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 631                 AddrModeT1_2, IIC_iStore_bh_r,
 632                 "strh", "\t$src, $addr",
 633                 []>;
 634
 635 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 636                    "str", "\t$src, $addr",
 637                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 638               T1LdStSP<{0,?,?}>;
 639
 640 let mayStore = 1, neverHasSideEffects = 1 in
 641 // Special instruction for spill. It cannot clobber condition register when it's
 642 // expanded by eliminateCallFramePseudoInstr().
 643 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 644                   "str", "\t$src, $addr", []>,
 645              T1LdStSP<{0,?,?}>;
 646
 647 //===----------------------------------------------------------------------===//
 648 //  Load / store multiple Instructions.
 649 //
 650
 651 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 652                            InstrItinClass itin_upd, bits<6> T1Enc,
 653                            bit L_bit> {
 654   def IA :
 655     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 656         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 657        T1Encoding<T1Enc> {
 658     bits<3> Rn;
 659     bits<8> regs;
 660     let Inst{10-8} = Rn;
 661     let Inst{7-0}  = regs;
 662   }
 663   def IA_UPD :
 664     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 665          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 666         T1Encoding<T1Enc> {
 667     bits<3> Rn;
 668     bits<8> regs;
 669     let Inst{10-8} = Rn;
 670     let Inst{7-0}  = regs;
 671   }
 672 }
 673
 674 // These require base address to be written back or one of the loaded regs.
 675 let neverHasSideEffects = 1 in {
 676
 677 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 678 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 679                             {1,1,0,0,1,?}, 1>;
 680
 681 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 682 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 683                             {1,1,0,0,0,?}, 0>;
 684
 685 } // neverHasSideEffects
 686
 687 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 688 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 689                IIC_iPop,
 690                "pop${p}\t$regs", []>,
 691            T1Misc<{1,1,0,?,?,?,?}> {
 692   bits<16> regs;
 693   let Inst{8}   = regs{15};
 694   let Inst{7-0} = regs{7-0};
 695 }
 696
 697 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 698 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 699                 IIC_iStore_m,
 700                 "push${p}\t$regs", []>,
 701             T1Misc<{0,1,0,?,?,?,?}> {
 702   bits<16> regs;
 703   let Inst{8}   = regs{14};
 704   let Inst{7-0} = regs{7-0};
 705 }
 706
 707 //===----------------------------------------------------------------------===//
 708 //  Arithmetic Instructions.
 709 //
 710
 711 // Add with carry register
 712 let isCommutable = 1, Uses = [CPSR] in
 713 def tADC : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 714                  "adc", "\t$Rdn, $Rm",
 715                  [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>,
 716            T1DataProcessing<0b0101> {
 717   // A8.6.2
 718   bits<3> Rdn;
 719   bits<3> Rm;
 720   let Inst{5-3} = Rdn;
 721   let Inst{2-0} = Rm;
 722 }
 723
 724 // Add immediate
 725 def tADDi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
 726                    "add", "\t$Rd, $Rn, $imm3",
 727                    [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7:$imm3))]>,
 728              T1General<0b01110> {
 729   // A8.6.4 T1
 730   bits<3> Rd;
 731   bits<3> Rn;
 732   bits<3> imm3;
 733   let Inst{8-6} = imm3;
 734   let Inst{5-3} = Rn;
 735   let Inst{2-0} = Rd;
 736 }
 737
 738 def tADDi8 : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8), IIC_iALUi,
 739                    "add", "\t$Rdn, $imm8",
 740                    [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>,
 741              T1General<{1,1,0,?,?}> {
 742   // A8.6.4 T2
 743   bits<3> Rdn;
 744   bits<8> imm8;
 745   let Inst{10-8} = Rdn;
 746   let Inst{7-0}  = imm8;
 747 }
 748
 749 // Add register
 750 let isCommutable = 1 in
 751 def tADDrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 752                    "add", "\t$Rd, $Rn, $Rm",
 753                    [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>,
 754              T1General<0b01100> {
 755   // A8.6.6 T1
 756   bits<3> Rm;
 757   bits<3> Rn;
 758   bits<3> Rd;
 759   let Inst{8-6} = Rm;
 760   let Inst{5-3} = Rn;
 761   let Inst{2-0} = Rd;
 762 }
 763
 764 let neverHasSideEffects = 1 in
 765 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 766                      "add", "\t$dst, $rhs", []>,
 767                T1Special<{0,0,?,?}> {
 768   // A8.6.6 T2
 769   bits<4> dst;
 770   bits<4> rhs;
 771   let Inst{6-3} = rhs;
 772   let Inst{7}   = dst{3};
 773   let Inst{2-0} = dst{2-0};
 774 }
 775
 776 // AND register
 777 let isCommutable = 1 in
 778 def tAND : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iBITr,
 779                  "and", "\t$Rdn, $Rm",
 780                  [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>,
 781            T1DataProcessing<0b0000> {
 782   // A8.6.12
 783   bits<3> Rdn;
 784   bits<3> Rm;
 785   let Inst{5-3} = Rm;
 786   let Inst{2-0} = Rdn;
 787 }
 788
 789 // ASR immediate
 790 def tASRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 791                   "asr", "\t$Rd, $Rm, $imm5",
 792                   [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]>,
 793              T1General<{0,1,0,?,?}> {
 794   // A8.6.14
 795   bits<3> Rd;
 796   bits<3> Rm;
 797   bits<5> imm5;
 798   let Inst{10-6} = imm5;
 799   let Inst{5-3}  = Rm;
 800   let Inst{2-0}  = Rd;
 801 }
 802
 803 // ASR register
 804 def tASRrr : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iMOVsr,
 805                    "asr", "\t$Rdn, $Rm",
 806                    [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>,
 807              T1DataProcessing<0b0100> {
 808   // A8.6.15
 809   bits<3> Rdn;
 810   bits<3> Rm;
 811   let Inst{5-3} = Rm;
 812   let Inst{2-0} = Rdn;
 813 }
 814
 815 // BIC register
 816 def tBIC : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iBITr,
 817                  "bic", "\t$Rdn, $Rm",
 818                  [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>,
 819            T1DataProcessing<0b1110> {
 820   // A8.6.20
 821   bits<3> Rdn;
 822   bits<3> Rm;
 823   let Inst{5-3} = Rm;
 824   let Inst{2-0} = Rdn;
 825 }
 826
 827 // CMN register
 828 let isCompare = 1, Defs = [CPSR] in {
 829 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 830 //       Compare-to-zero still works out, just not the relationals
 831 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 832 //                "cmn", "\t$lhs, $rhs",
 833 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 834 //           T1DataProcessing<0b1011>;
 835 def tCMNz : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 836                  "cmn", "\t$Rn, $Rm",
 837                  [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>,
 838             T1DataProcessing<0b1011> {
 839   // A8.6.33
 840   bits<3> Rm;
 841   bits<3> Rn;
 842   let Inst{5-3} = Rm;
 843   let Inst{2-0} = Rn;
 844 }
 845 }
 846
 847 // CMP immediate
 848 let isCompare = 1, Defs = [CPSR] in {
 849 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 850                   "cmp", "\t$Rn, $imm8",
 851                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 852              T1General<{1,0,1,?,?}> {
 853   // A8.6.35
 854   bits<3> Rn;
 855   bits<8> imm8;
 856   let Inst{10-8} = Rn;
 857   let Inst{7-0}  = imm8;
 858 }
 859
 860 def tCMPzi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 861                   "cmp", "\t$Rn, $imm8",
 862                   [(ARMcmpZ tGPR:$Rn, imm0_255:$imm8)]>,
 863               T1General<{1,0,1,?,?}> {
 864   // A8.6.35
 865   bits<3> Rn;
 866   let Inst{10-8} = Rn;
 867   let Inst{7-0}  = 0x00;
 868 }
 869
 870 // CMP register
 871 def tCMPr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 872                  "cmp", "\t$Rn, $Rm",
 873                  [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>,
 874             T1DataProcessing<0b1010> {
 875   // A8.6.36 T1
 876   bits<3> Rm;
 877   bits<3> Rn;
 878   let Inst{5-3} = Rm;
 879   let Inst{2-0} = Rn;
 880 }
 881 def tCMPzr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 882                   "cmp", "\t$Rn, $Rm",
 883                   [(ARMcmpZ tGPR:$Rn, tGPR:$Rm)]>,
 884              T1DataProcessing<0b1010> {
 885   // A8.6.36 T1
 886   bits<3> Rm;
 887   bits<3> Rn;
 888   let Inst{5-3} = Rm;
 889   let Inst{2-0} = Rn;
 890 }
 891
 892 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 893                    "cmp", "\t$Rn, $Rm", []>,
 894               T1Special<{0,1,?,?}> {
 895   // A8.6.36 T2
 896   bits<4> Rm;
 897   bits<4> Rn;
 898   let Inst{7}   = Rn{3};
 899   let Inst{6-3} = Rm;
 900   let Inst{2-0} = Rn{2-0};
 901 }
 902 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 903                     "cmp", "\t$lhs, $rhs", []>,
 904                T1Special<{0,1,?,?}> {
 905   // A8.6.36 T2
 906   bits<4> Rm;
 907   bits<4> Rn;
 908   let Inst{7}   = Rn{3};
 909   let Inst{6-3} = Rm;
 910   let Inst{2-0} = Rn{2-0};
 911 }
 912
 913 } // isCompare = 1, Defs = [CPSR]
 914
 915
 916 // XOR register
 917 let isCommutable = 1 in
 918 def tEOR : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iBITr,
 919                  "eor", "\t$Rdn, $Rm",
 920                  [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>,
 921            T1DataProcessing<0b0001> {
 922   // A8.6.45
 923   bits<3> Rdn;
 924   bits<3> Rm;
 925   let Inst{5-3} = Rm;
 926   let Inst{2-0} = Rdn;
 927 }
 928
 929 // LSL immediate
 930 def tLSLri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 931                   "lsl", "\t$Rd, $Rm, $imm5",
 932                   [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]>,
 933              T1General<{0,0,0,?,?}> {
 934   // A8.6.88
 935   bits<3> Rd;
 936   bits<3> Rm;
 937   bits<5> imm5;
 938   let Inst{10-6} = imm5;
 939   let Inst{5-3}  = Rm;
 940   let Inst{2-0}  = Rd;
 941 }
 942
 943 // LSL register
 944 def tLSLrr : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iMOVsr,
 945                    "lsl", "\t$Rdn, $Rm",
 946                    [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>,
 947              T1DataProcessing<0b0010> {
 948   // A8.6.89
 949   bits<3> Rdn;
 950   bits<3> Rm;
 951   let Inst{5-3} = Rm;
 952   let Inst{2-0} = Rdn;
 953 }
 954
 955 // LSR immediate
 956 def tLSRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 957                   "lsr", "\t$Rd, $Rm, $imm5",
 958                   [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]>,
 959              T1General<{0,0,1,?,?}> {
 960   // A8.6.90
 961   bits<3> Rd;
 962   bits<3> Rm;
 963   bits<5> imm5;
 964   let Inst{10-6} = imm5;
 965   let Inst{5-3}  = Rm;
 966   let Inst{2-0}  = Rd;
 967 }
 968
 969 // LSR register
 970 def tLSRrr : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iMOVsr,
 971                    "lsr", "\t$Rdn, $Rm",
 972                    [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>,
 973              T1DataProcessing<0b0011> {
 974   // A8.6.91
 975   bits<3> Rdn;
 976   bits<3> Rm;
 977   let Inst{5-3} = Rm;
 978   let Inst{2-0} = Rdn;
 979 }
 980
 981 // Move register
 982 let isMoveImm = 1 in
 983 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 984                   "mov", "\t$Rd, $imm8",
 985                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 986              T1General<{1,0,0,?,?}> {
 987   // A8.6.96
 988   bits<3> Rd;
 989   bits<8> imm8;
 990   let Inst{10-8} = Rd;
 991   let Inst{7-0}  = imm8;
 992 }
 993
 994 // TODO: A7-73: MOV(2) - mov setting flag.
 995
 996 let neverHasSideEffects = 1 in {
 997 // FIXME: Make this predicable.
 998 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 999                       "mov\t$dst, $src", []>,
1000                   T1Special<0b1000>;
1001 let Defs = [CPSR] in
1002 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
1003                        "movs\t$dst, $src", []>, Encoding16 {
1004   let Inst{15-6} = 0b0000000000;
1005 }
1006
1007 // FIXME: Make these predicable.
1008 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
1009                        "mov\t$dst, $src", []>,
1010                    T1Special<{1,0,0,?}>;
1011 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
1012                        "mov\t$dst, $src", []>,
1013                    T1Special<{1,0,?,0}>;
1014 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
1015                        "mov\t$dst, $src", []>,
1016                    T1Special<{1,0,?,?}>;
1017 } // neverHasSideEffects
1018
1019 // multiply register
1020 let isCommutable = 1 in
1021 def tMUL : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iMUL32,
1022                  "mul", "\t$Rdn, $Rm, $Rdn", /* A8.6.105 MUL Encoding T1 */
1023                  [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>,
1024            T1DataProcessing<0b1101> {
1025   // A8.6.105
1026   bits<3> Rdn;
1027   bits<3> Rm;
1028   let Inst{5-3} = Rm;
1029   let Inst{2-0} = Rdn;
1030 }
1031
1032 // move inverse register
1033 def tMVN : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMVNr,
1034                 "mvn", "\t$Rd, $Rm",
1035                 [(set tGPR:$Rd, (not tGPR:$Rm))]>,
1036            T1DataProcessing<0b1111> {
1037   // A8.6.107
1038   bits<3> Rd;
1039   bits<3> Rm;
1040   let Inst{5-3} = Rm;
1041   let Inst{2-0} = Rd;
1042 }
1043
1044 // Bitwise or register
1045 let isCommutable = 1 in
1046 def tORR : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),  IIC_iBITr,
1047                  "orr", "\t$Rdn, $Rm",
1048                  [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>,
1049            T1DataProcessing<0b1100> {
1050   // A8.6.114
1051   bits<3> Rdn;
1052   bits<3> Rm;
1053   let Inst{5-3} = Rm;
1054   let Inst{2-0} = Rdn;
1055 }
1056
1057 // Swaps
1058 def tREV : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1059                 "rev", "\t$Rd, $Rm",
1060                 [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1061                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1062            T1Misc<{1,0,1,0,0,0,?}> {
1063   // A8.6.134
1064   bits<3> Rm;
1065   bits<3> Rd;
1066   let Inst{5-3} = Rm;
1067   let Inst{2-0} = Rd;
1068 }
1069
1070 def tREV16 : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1071                   "rev16", "\t$Rd, $Rm",
1072              [(set tGPR:$Rd,
1073                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1074                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1075                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1076                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1077                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1078              T1Misc<{1,0,1,0,0,1,?}> {
1079   // A8.6.135
1080   bits<3> Rm;
1081   bits<3> Rd;
1082   let Inst{5-3} = Rm;
1083   let Inst{2-0} = Rd;
1084 }
1085
1086 def tREVSH : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1087                   "revsh", "\t$Rd, $Rm",
1088                   [(set tGPR:$Rd,
1089                         (sext_inreg
1090                           (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1091                               (shl tGPR:$Rm, (i32 8))), i16))]>,
1092                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1093              T1Misc<{1,0,1,0,1,1,?}> {
1094   // A8.6.136
1095   bits<3> Rm;
1096   bits<3> Rd;
1097   let Inst{5-3} = Rm;
1098   let Inst{2-0} = Rd;
1099 }
1100
1101 // rotate right register
1102 def tROR : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iMOVsr,
1103                  "ror", "\t$Rdn, $Rm",
1104                  [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>,
1105            T1DataProcessing<0b0111> {
1106   // A8.6.139
1107   bits<3> Rdn;
1108   bits<3> Rm;
1109   let Inst{5-3} = Rm;
1110   let Inst{2-0} = Rdn;
1111 }
1112
1113 // negate register
1114 def tRSB : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iALUi,
1115                 "rsb", "\t$Rd, $Rn, #0",
1116                 [(set tGPR:$Rd, (ineg tGPR:$Rn))]>,
1117            T1DataProcessing<0b1001> {
1118   // A8.6.141
1119   bits<3> Rn;
1120   bits<3> Rd;
1121   let Inst{5-3} = Rn;
1122   let Inst{2-0} = Rd;
1123 }
1124
1125 // Subtract with carry register
1126 let Uses = [CPSR] in
1127 def tSBC : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
1128                  "sbc", "\t$Rdn, $Rm",
1129                  [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>,
1130            T1DataProcessing<0b0110> {
1131   // A8.6.151
1132   bits<3> Rdn;
1133   bits<3> Rm;
1134   let Inst{5-3} = Rm;
1135   let Inst{2-0} = Rdn;
1136 }
1137
1138 // Subtract immediate
1139 def tSUBi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
1140                   "sub", "\t$Rd, $Rn, $imm3",
1141                   [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7_neg:$imm3))]>,
1142              T1General<0b01111> {
1143   // A8.6.210 T1
1144   bits<3> imm3;
1145   bits<3> Rn;
1146   bits<3> Rd;
1147   let Inst{8-6} = imm3;
1148   let Inst{5-3} = Rn;
1149   let Inst{2-0} = Rd;
1150 }
1151
1152 def tSUBi8 : T1sIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8), IIC_iALUi,
1153                    "sub", "\t$Rdn, $imm8",
1154                    [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>,
1155              T1General<{1,1,1,?,?}> {
1156   // A8.6.210 T2
1157   bits<3> Rdn;
1158   bits<8> imm8;
1159   let Inst{10-8} = Rdn;
1160   let Inst{7-0} = imm8;
1161 }
1162
1163 // subtract register
1164 def tSUBrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
1165                   "sub", "\t$Rd, $Rn, $Rm",
1166                   [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>,
1167              T1General<0b01101> {
1168   // A8.6.212
1169   bits<3> Rm;
1170   bits<3> Rn;
1171   bits<3> Rd;
1172   let Inst{8-6} = Rm;
1173   let Inst{5-3} = Rn;
1174   let Inst{2-0} = Rd;
1175 }
1176
1177 // TODO: A7-96: STMIA - store multiple.
1178
1179 // sign-extend byte
1180 def tSXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1181                   "sxtb", "\t$Rd, $Rm",
1182                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1183                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1184              T1Misc<{0,0,1,0,0,1,?}> {
1185   // A8.6.222
1186   bits<3> Rm;
1187   bits<3> Rd;
1188   let Inst{5-3} = Rm;
1189   let Inst{2-0} = Rd;
1190 }
1191
1192 // sign-extend short
1193 def tSXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1194                   "sxth", "\t$Rd, $Rm",
1195                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1196                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1197              T1Misc<{0,0,1,0,0,0,?}> {
1198   // A8.6.224
1199   bits<3> Rm;
1200   bits<3> Rd;
1201   let Inst{5-3} = Rm;
1202   let Inst{2-0} = Rd;
1203 }
1204
1205 // test
1206 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1207 def tTST  : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1208                  "tst", "\t$Rn, $Rm",
1209                  [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>,
1210             T1DataProcessing<0b1000> {
1211   // A8.6.230
1212   bits<3> Rm;
1213   bits<3> Rn;
1214   let Inst{5-3} = Rm;
1215   let Inst{2-0} = Rn;
1216 }
1217
1218 // zero-extend byte
1219 def tUXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1220                   "uxtb", "\t$Rd, $Rm",
1221                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1222                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1223              T1Misc<{0,0,1,0,1,1,?}> {
1224   // A8.6.262
1225   bits<3> Rm;
1226   bits<3> Rd;
1227   let Inst{5-3} = Rm;
1228   let Inst{2-0} = Rd;
1229 }
1230
1231 // zero-extend short
1232 def tUXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1233                   "uxth", "\t$Rd, $Rm",
1234                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1235                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1236              T1Misc<{0,0,1,0,1,0,?}> {
1237   // A8.6.264
1238   bits<3> Rm;
1239   bits<3> Rd;
1240   let Inst{5-3} = Rm;
1241   let Inst{2-0} = Rd;
1242 }
1243
1244
1245 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1246 // Expanded after instruction selection into a branch sequence.
1247 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1248   def tMOVCCr_pseudo :
1249   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1250               NoItinerary,
1251              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1252
1253
1254 // 16-bit movcc in IT blocks for Thumb2.
1255 let neverHasSideEffects = 1 in {
1256 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
1257                     "mov", "\t$dst, $rhs", []>,
1258               T1Special<{1,0,?,?}> {
1259   bits<4> rhs;
1260   bits<4> dst;
1261   let Inst{7}   = dst{3};
1262   let Inst{6-3} = rhs;
1263   let Inst{2-0} = dst{2-0};
1264 }
1265
1266 let isMoveImm = 1 in
1267 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
1268                     "mov", "\t$dst, $rhs", []>,
1269               T1General<{1,0,0,?,?}> {
1270   bits<8> rhs;
1271   bits<3> dst;
1272   let Inst{10-8} = dst;
1273   let Inst{7-0}  = rhs;
1274 }
1275
1276 } // neverHasSideEffects
1277
1278 // tLEApcrel - Load a pc-relative address into a register without offending the
1279 // assembler.
1280 let neverHasSideEffects = 1, isReMaterializable = 1 in
1281 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1282                     "adr${p}\t$Rd, #$label", []>,
1283                 T1Encoding<{1,0,1,0,0,?}> {
1284   // A6.2 & A8.6.10
1285   bits<3> Rd;
1286   let Inst{10-8} = Rd;
1287   // FIXME: Add label encoding/fixup
1288 }
1289
1290 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1291                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1292                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1293                   T1Encoding<{1,0,1,0,0,?}> {
1294   // A6.2 & A8.6.10
1295   bits<3> Rd;
1296   let Inst{10-8} = Rd;
1297   // FIXME: Add label encoding/fixup
1298 }
1299
1300 //===----------------------------------------------------------------------===//
1301 // TLS Instructions
1302 //
1303
1304 // __aeabi_read_tp preserves the registers r1-r3.
1305 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1306 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1307                    "bl\t__aeabi_read_tp",
1308                    [(set R0, ARMthread_pointer)]> {
1309   // Encoding is 0xf7fffffe.
1310   let Inst = 0xf7fffffe;
1311 }
1312
1313 // SJLJ Exception handling intrinsics
1314 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1315 //   address and save #0 in R0 for the non-longjmp case.
1316 //   Since by its nature we may be coming from some other function to get
1317 //   here, and we're using the stack frame for the containing function to
1318 //   save/restore registers, we can't keep anything live in regs across
1319 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1320 //   when we get here from a longjmp(). We force everthing out of registers
1321 //   except for our own input by listing the relevant registers in Defs. By
1322 //   doing so, we also cause the prologue/epilogue code to actively preserve
1323 //   all of the callee-saved resgisters, which is exactly what we want.
1324 //   $val is a scratch register for our use.
1325 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1326     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1327 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1328                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1329                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1330
1331 // FIXME: Non-Darwin version(s)
1332 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1333     Defs = [ R7, LR, SP ] in
1334 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1335                               AddrModeNone, SizeSpecial, IndexModeNone,
1336                               Pseudo, NoItinerary, "", "",
1337                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1338                              Requires<[IsThumb, IsDarwin]>;
1339
1340 //===----------------------------------------------------------------------===//
1341 // Non-Instruction Patterns
1342 //
1343
1344 // Add with carry
1345 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1346             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1347 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1348             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1349 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1350             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1351
1352 // Subtract with carry
1353 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1354             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1355 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1356             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1357 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1358             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1359
1360 // ConstantPool, GlobalAddress
1361 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1362 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1363
1364 // JumpTable
1365 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1366             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1367
1368 // Direct calls
1369 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1370       Requires<[IsThumb, IsNotDarwin]>;
1371 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1372       Requires<[IsThumb, IsDarwin]>;
1373
1374 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1375       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1376 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1377       Requires<[IsThumb, HasV5T, IsDarwin]>;
1378
1379 // Indirect calls to ARM routines
1380 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1381       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1382 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1383       Requires<[IsThumb, HasV5T, IsDarwin]>;
1384
1385 // zextload i1 -> zextload i8
1386 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1387             (tLDRB t_addrmode_s1:$addr)>;
1388
1389 // extload -> zextload
1390 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1391 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1392 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1393
1394 // If it's impossible to use [r,r] address mode for sextload, select to
1395 // ldr{b|h} + sxt{b|h} instead.
1396 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1397             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1398       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1399 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1400             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1401       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1402
1403 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1404             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1405 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1406             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1407
1408 // Large immediate handling.
1409
1410 // Two piece imms.
1411 def : T1Pat<(i32 thumb_immshifted:$src),
1412             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1413                     (thumb_immshifted_shamt imm:$src))>;
1414
1415 def : T1Pat<(i32 imm0_255_comp:$src),
1416             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1417
1418 // Pseudo instruction that combines ldr from constpool and add pc. This should
1419 // be expanded into two instructions late to allow if-conversion and
1420 // scheduling.
1421 let isReMaterializable = 1 in
1422 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1423                    NoItinerary,
1424                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1425                                            imm:$cp))]>,
1426                Requires<[IsThumb, IsThumb1Only]>;