lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift. This uses
  54 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  55 // to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def t_bltarget : Operand<i32> {
  78   let EncoderMethod = "getThumbBLTargetOpValue";
  79 }
  80
  81 def MemModeThumbAsmOperand : AsmOperandClass {
  82   let Name = "MemModeThumb";
  83   let SuperClasses = [];
  84 }
  85
  86 // t_addrmode_rr := reg + reg
  87 //
  88 def t_addrmode_rr : Operand<i32>,
  89                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  90   let PrintMethod = "printThumbAddrModeRROperand";
  91   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s4 := reg + reg
  95 //                  reg + imm5 * 4
  96 //
  97 def t_addrmode_s4 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  99   let EncoderMethod = "getAddrModeS4OpValue";
 100   let PrintMethod = "printThumbAddrModeS4Operand";
 101   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 102   let ParserMatchClass = MemModeThumbAsmOperand;
 103 }
 104
 105 // t_addrmode_s2 := reg + reg
 106 //                  reg + imm5 * 2
 107 //
 108 def t_addrmode_s2 : Operand<i32>,
 109                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 110   let EncoderMethod = "getAddrModeS2OpValue";
 111   let PrintMethod = "printThumbAddrModeS2Operand";
 112   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 113   let ParserMatchClass = MemModeThumbAsmOperand;
 114 }
 115
 116 // t_addrmode_s1 := reg + reg
 117 //                  reg + imm5
 118 //
 119 def t_addrmode_s1 : Operand<i32>,
 120                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 121   let EncoderMethod = "getAddrModeS1OpValue";
 122   let PrintMethod = "printThumbAddrModeS1Operand";
 123   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 124   let ParserMatchClass = MemModeThumbAsmOperand;
 125 }
 126
 127 // t_addrmode_sp := sp + imm8 * 4
 128 //
 129 def t_addrmode_sp : Operand<i32>,
 130                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 131   let PrintMethod = "printThumbAddrModeSPOperand";
 132   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 133   let ParserMatchClass = MemModeThumbAsmOperand;
 134 }
 135
 136 //===----------------------------------------------------------------------===//
 137 //  Miscellaneous Instructions.
 138 //
 139
 140 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 141 // from removing one half of the matched pairs. That breaks PEI, which assumes
 142 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 143 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 144 def tADJCALLSTACKUP :
 145   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 146              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 147             Requires<[IsThumb, IsThumb1Only]>;
 148
 149 def tADJCALLSTACKDOWN :
 150   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 151              [(ARMcallseq_start imm:$amt)]>,
 152             Requires<[IsThumb, IsThumb1Only]>;
 153 }
 154
 155 // T1Disassembly - A simple class to make encoding some disassembly patterns
 156 // easier and less verbose.
 157 class T1Disassembly<bits<2> op1, bits<8> op2>
 158   : T1Encoding<0b101111> {
 159   let Inst{9-8} = op1;
 160   let Inst{7-0} = op2;
 161 }
 162
 163 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 164                 [/* For disassembly only; pattern left blank */]>,
 165            T1Disassembly<0b11, 0x00>; // A8.6.110
 166
 167 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 168                   [/* For disassembly only; pattern left blank */]>,
 169            T1Disassembly<0b11, 0x10>; // A8.6.410
 170
 171 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 172                 [/* For disassembly only; pattern left blank */]>,
 173            T1Disassembly<0b11, 0x20>; // A8.6.408
 174
 175 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 176                 [/* For disassembly only; pattern left blank */]>,
 177            T1Disassembly<0b11, 0x30>; // A8.6.409
 178
 179 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 180                 [/* For disassembly only; pattern left blank */]>,
 181            T1Disassembly<0b11, 0x40>; // A8.6.157
 182
 183 // The i32imm operand $val can be used by a debugger to store more information
 184 // about the breakpoint.
 185 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 186                 [/* For disassembly only; pattern left blank */]>,
 187            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 188   // A8.6.22
 189   bits<8> val;
 190   let Inst{7-0} = val;
 191 }
 192
 193 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 194                     [/* For disassembly only; pattern left blank */]>,
 195                 T1Encoding<0b101101> {
 196   // A8.6.156
 197   let Inst{9-5} = 0b10010;
 198   let Inst{4}   = 1;
 199   let Inst{3}   = 1;            // Big-Endian
 200   let Inst{2-0} = 0b000;
 201 }
 202
 203 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 204                     [/* For disassembly only; pattern left blank */]>,
 205                 T1Encoding<0b101101> {
 206   // A8.6.156
 207   let Inst{9-5} = 0b10010;
 208   let Inst{4}   = 1;
 209   let Inst{3}   = 0;            // Little-Endian
 210   let Inst{2-0} = 0b000;
 211 }
 212
 213 // Change Processor State is a system instruction -- for disassembly only.
 214 // The singleton $opt operand contains the following information:
 215 //
 216 //   opt{4-0} = mode ==> don't care
 217 //   opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 218 //   opt{8-6} = AIF from Inst{2-0}
 219 //   opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 220 //
 221 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 222 // CPS which has more options.
 223 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 224               [/* For disassembly only; pattern left blank */]>,
 225            T1Misc<0b0110011> {
 226   // A8.6.38 & B6.1.1
 227   let Inst{3} = 0;
 228   // FIXME: Finish encoding.
 229 }
 230
 231 // For both thumb1 and thumb2.
 232 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 233 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 234                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 235               T1Special<{0,0,?,?}> {
 236   // A8.6.6
 237   bits<3> dst;
 238   let Inst{6-3} = 0b1111; // Rm = pc
 239   let Inst{2-0} = dst;
 240 }
 241
 242 // PC relative add (ADR).
 243 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 244                    "add\t$dst, pc, $rhs", []>,
 245                T1Encoding<{1,0,1,0,0,?}> {
 246   // A6.2 & A8.6.10
 247   bits<3> dst;
 248   bits<8> rhs;
 249   let Inst{10-8} = dst;
 250   let Inst{7-0}  = rhs;
 251 }
 252
 253 // ADD <Rd>, sp, #<imm8>
 254 // This is rematerializable, which is particularly useful for taking the
 255 // address of locals.
 256 let isReMaterializable = 1 in
 257 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 258                    "add\t$dst, $sp, $rhs", []>,
 259                T1Encoding<{1,0,1,0,1,?}> {
 260   // A6.2 & A8.6.8
 261   bits<3> dst;
 262   bits<8> rhs;
 263   let Inst{10-8} = dst;
 264   let Inst{7-0}  = rhs;
 265 }
 266
 267 // ADD sp, sp, #<imm7>
 268 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 269                   "add\t$dst, $rhs", []>,
 270               T1Misc<{0,0,0,0,0,?,?}> {
 271   // A6.2.5 & A8.6.8
 272   bits<7> rhs;
 273   let Inst{6-0} = rhs;
 274 }
 275
 276 // SUB sp, sp, #<imm7>
 277 // FIXME: The encoding and the ASM string don't match up.
 278 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 279                   "sub\t$dst, $rhs", []>,
 280               T1Misc<{0,0,0,0,1,?,?}> {
 281   // A6.2.5 & A8.6.214
 282   bits<7> rhs;
 283   let Inst{6-0} = rhs;
 284 }
 285
 286 // ADD <Rm>, sp
 287 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 288                   "add\t$dst, $rhs", []>,
 289               T1Special<{0,0,?,?}> {
 290   // A8.6.9 Encoding T1
 291   bits<4> dst;
 292   let Inst{7}   = dst{3};
 293   let Inst{6-3} = 0b1101;
 294   let Inst{2-0} = dst{2-0};
 295 }
 296
 297 // ADD sp, <Rm>
 298 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 299                   "add\t$dst, $rhs", []>,
 300               T1Special<{0,0,?,?}> {
 301   // A8.6.9 Encoding T2
 302   bits<4> dst;
 303   let Inst{7} = 1;
 304   let Inst{6-3} = dst;
 305   let Inst{2-0} = 0b101;
 306 }
 307
 308 //===----------------------------------------------------------------------===//
 309 //  Control Flow Instructions.
 310 //
 311
 312 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 313   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 314                    [(ARMretflag)]>,
 315                 T1Special<{1,1,0,?}> {
 316     // A6.2.3 & A8.6.25
 317     let Inst{6-3} = 0b1110; // Rm = lr
 318     let Inst{2-0} = 0b000;
 319   }
 320
 321   // Alternative return instruction used by vararg functions.
 322   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 323                           IIC_Br, "bx\t$Rm",
 324                           []>,
 325                        T1Special<{1,1,0,?}> {
 326     // A6.2.3 & A8.6.25
 327     bits<4> Rm;
 328     let Inst{6-3} = Rm;
 329     let Inst{2-0} = 0b000;
 330   }
 331 }
 332
 333 // Indirect branches
 334 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 335   def tBRIND : TI<(outs), (ins GPR:$Rm),
 336                   IIC_Br,
 337                   "mov\tpc, $Rm",
 338                   [(brind GPR:$Rm)]>,
 339                T1Special<{1,0,?,?}> {
 340     // A8.6.97
 341     bits<4> Rm;
 342     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 343     let Inst{6-3} = Rm;
 344     let Inst{2-0} = 0b111;
 345   }
 346 }
 347
 348 // FIXME: remove when we have a way to marking a MI with these properties.
 349 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 350     hasExtraDefRegAllocReq = 1 in
 351 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 352                    IIC_iPop_Br,
 353                    "pop${p}\t$regs", []>,
 354                T1Misc<{1,1,0,?,?,?,?}> {
 355   // A8.6.121
 356   bits<16> regs;
 357   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 358   let Inst{7-0} = regs{7-0};
 359 }
 360
 361 // All calls clobber the non-callee saved registers. SP is marked as a use to
 362 // prevent stack-pointer assignments that appear immediately before calls from
 363 // potentially appearing dead.
 364 let isCall = 1,
 365   // On non-Darwin platforms R9 is callee-saved.
 366   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 367           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 368           D16, D17, D18, D19, D20, D21, D22, D23,
 369           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 370   Uses = [SP] in {
 371   // Also used for Thumb2
 372   def tBL  : TIx2<0b11110, 0b11, 1,
 373                   (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 374                   "bl\t$func",
 375                   [(ARMtcall tglobaladdr:$func)]>,
 376              Requires<[IsThumb, IsNotDarwin]> {
 377     bits<21> func;
 378     let Inst{25-16} = func{20-11};
 379     let Inst{13} = 1;
 380     let Inst{11} = 1;
 381     let Inst{10-0} = func{10-0};
 382   }
 383
 384   // ARMv5T and above, also used for Thumb2
 385   def tBLXi : TIx2<0b11110, 0b11, 0,
 386                    (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 387                    "blx\t$func",
 388                    [(ARMcall tglobaladdr:$func)]>,
 389               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 390     bits<21> func;
 391     let Inst{25-16} = func{20-11};
 392     let Inst{13} = 1;
 393     let Inst{11} = 1;
 394     let Inst{10-1} = func{10-1};
 395     let Inst{0} = 0; // func{0} is assumed zero
 396   }
 397
 398   // Also used for Thumb2
 399   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 400                   "blx\t$func",
 401                   [(ARMtcall GPR:$func)]>,
 402               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 403               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 404
 405   // ARMv4T
 406   // FIXME: Should be a pseudo.
 407   let isCodeGenOnly = 1 in
 408   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 409                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 410                   "mov\tlr, pc\n\tbx\t$func",
 411                   [(ARMcall_nolink tGPR:$func)]>,
 412             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 413 }
 414
 415 let isCall = 1,
 416   // On Darwin R9 is call-clobbered.
 417   // R7 is marked as a use to prevent frame-pointer assignments from being
 418   // moved above / below calls.
 419   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 420           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 421           D16, D17, D18, D19, D20, D21, D22, D23,
 422           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 423   Uses = [R7, SP] in {
 424   // Also used for Thumb2
 425   def tBLr9 : TIx2<0b11110, 0b11, 1,
 426                    (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 427                    IIC_Br, "bl${p}\t$func",
 428                    [(ARMtcall tglobaladdr:$func)]>,
 429               Requires<[IsThumb, IsDarwin]> {
 430     bits<21> func;
 431     let Inst{25-16} = func{20-11};
 432     let Inst{13} = 1;
 433     let Inst{11} = 1;
 434     let Inst{10-0} = func{10-0};
 435   }
 436
 437   // ARMv5T and above, also used for Thumb2
 438   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 439                       (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 440                       IIC_Br, "blx${p}\t$func",
 441                       [(ARMcall tglobaladdr:$func)]>,
 442                  Requires<[IsThumb, HasV5T, IsDarwin]> {
 443     bits<21> func;
 444     let Inst{25-16} = func{20-11};
 445     let Inst{13} = 1;
 446     let Inst{11} = 1;
 447     let Inst{10-1} = func{10-1};
 448     let Inst{0} = 0; // func{0} is assumed zero
 449   }
 450
 451   // Also used for Thumb2
 452   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 453                     "blx${p}\t$func",
 454                     [(ARMtcall GPR:$func)]>,
 455                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 456                  T1Special<{1,1,1,?}> {
 457     // A6.2.3 & A8.6.24
 458     bits<4> func;
 459     let Inst{6-3} = func;
 460     let Inst{2-0} = 0b000;
 461   }
 462
 463   // ARMv4T
 464   let isCodeGenOnly = 1 in
 465   // FIXME: Should be a pseudo.
 466   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 467                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 468                    "mov\tlr, pc\n\tbx\t$func",
 469                    [(ARMcall_nolink tGPR:$func)]>,
 470               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 471 }
 472
 473 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 474   let isPredicable = 1 in
 475   def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 476                  "b\t$target", [(br bb:$target)]>,
 477              T1Encoding<{1,1,1,0,0,?}>;
 478
 479   // Far jump
 480   let Defs = [LR] in
 481   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 482                     "bl\t$target",[]>;
 483
 484   def tBR_JTr : tPseudoInst<(outs),
 485                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 486                       Size2Bytes, IIC_Br,
 487                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 488     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 489   }
 490 }
 491
 492 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 493 // a two-value operand where a dag node expects two operands. :(
 494 let isBranch = 1, isTerminator = 1 in
 495   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$p), IIC_Br,
 496                  "b${p}\t$target",
 497                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 498              T1Encoding<{1,1,0,1,?,?}> {
 499   bits<4> p;
 500   let Inst{11-8} = p;
 501 }
 502
 503 // Compare and branch on zero / non-zero
 504 let isBranch = 1, isTerminator = 1 in {
 505   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 506                   "cbz\t$Rn, $target", []>,
 507               T1Misc<{0,0,?,1,?,?,?}> {
 508     // A8.6.27
 509     bits<6> target;
 510     bits<3> Rn;
 511     let Inst{9}   = target{5};
 512     let Inst{7-3} = target{4-0};
 513     let Inst{2-0} = Rn;
 514   }
 515
 516   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 517                   "cbnz\t$cmp, $target", []>,
 518               T1Misc<{1,0,?,1,?,?,?}> {
 519     // A8.6.27
 520     bits<6> target;
 521     bits<3> Rn;
 522     let Inst{9}   = target{5};
 523     let Inst{7-3} = target{4-0};
 524     let Inst{2-0} = Rn;
 525   }
 526 }
 527
 528 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 529 // A8.6.16 B: Encoding T1
 530 // If Inst{11-8} == 0b1111 then SEE SVC
 531 let isCall = 1, Uses = [SP] in
 532 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 533                 "svc", "\t$imm", []>, Encoding16 {
 534   bits<8> imm;
 535   let Inst{15-12} = 0b1101;
 536   let Inst{11-8}  = 0b1111;
 537   let Inst{7-0}   = imm;
 538 }
 539
 540 // The assembler uses 0xDEFE for a trap instruction.
 541 let isBarrier = 1, isTerminator = 1 in
 542 def tTRAP : TI<(outs), (ins), IIC_Br,
 543                "trap", [(trap)]>, Encoding16 {
 544   let Inst = 0xdefe;
 545 }
 546
 547 //===----------------------------------------------------------------------===//
 548 //  Load Store Instructions.
 549 //
 550
 551 let canFoldAsLoad = 1, isReMaterializable = 1 in
 552 def tLDR :                      // A8.6.60
 553   T1pILdStEncode<0b100, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 554                  AddrModeT1_4, IIC_iLoad_r,
 555                  "ldr", "\t$Rt, $addr",
 556                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>;
 557
 558 def tLDRi:                      // A8.6.57
 559   T1pILdStEncodeImm<0b0110, 1, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 560                     AddrModeT1_4, IIC_iLoad_r,
 561                     "ldr", "\t$Rt, $addr",
 562                     []>;
 563
 564 def tLDRB :                     // A8.6.64
 565   T1pILdStEncode<0b110, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 566                  AddrModeT1_1, IIC_iLoad_bh_r,
 567                  "ldrb", "\t$Rt, $addr",
 568                  [(set tGPR:$Rt, (zextloadi8 t_addrmode_s1:$addr))]>;
 569
 570 def tLDRBi :                    // A8.6.61
 571   T1pILdStEncodeImm<0b0111, 1, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 572                     AddrModeT1_1, IIC_iLoad_bh_r,
 573                     "ldrb", "\t$Rt, $addr",
 574                     []>;
 575
 576 def tLDRH :                     // A8.6.76
 577   T1pILdStEncode<0b101, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 578                  AddrModeT1_2, IIC_iLoad_bh_r,
 579                  "ldrh", "\t$dst, $addr",
 580                  [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 581
 582 def tLDRHi:                     // A8.6.73
 583   T1pILdStEncodeImm<0b1000, 1, (outs tGPR:$Rt), (ins t_addrmode_s2:$addr),
 584                     AddrModeT1_2, IIC_iLoad_bh_r,
 585                     "ldrh", "\t$Rt, $addr",
 586                     []>;
 587
 588 let AddedComplexity = 10 in
 589 def tLDRSB :                    // A8.6.80
 590   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 591                  AddrModeT1_1, IIC_iLoad_bh_r,
 592                  "ldrsb", "\t$dst, $addr",
 593                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 594
 595 let AddedComplexity = 10 in
 596 def tLDRSH :                    // A8.6.84
 597   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 598                  AddrModeT1_2, IIC_iLoad_bh_r,
 599                  "ldrsh", "\t$dst, $addr",
 600                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 601
 602 let canFoldAsLoad = 1 in
 603 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 604                   "ldr", "\t$dst, $addr",
 605                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 606               T1LdStSP<{1,?,?}>;
 607
 608 // Special instruction for restore. It cannot clobber condition register
 609 // when it's expanded by eliminateCallFramePseudoInstr().
 610 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 611 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 612                     "ldr", "\t$dst, $addr", []>,
 613                T1LdStSP<{1,?,?}>;
 614
 615 // Load tconstpool
 616 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 617 let canFoldAsLoad = 1, isReMaterializable = 1 in
 618 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins i32imm:$addr), IIC_iLoad_i,
 619                   "ldr", ".n\t$Rt, $addr",
 620                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 621               T1Encoding<{0,1,0,0,1,?}> {
 622   // A6.2 & A8.6.59
 623   bits<3> Rt;
 624   let Inst{10-8} = Rt;
 625   // FIXME: Finish for the addr.
 626 }
 627
 628 // Special LDR for loads from non-pc-relative constpools.
 629 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 630     isReMaterializable = 1 in
 631 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 632                   "ldr", "\t$dst, $addr", []>,
 633               T1LdStSP<{1,?,?}>;
 634
 635 def tSTR :                      // A8.6.194
 636   T1pILdStEncode<0b000, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 637                  AddrModeT1_4, IIC_iStore_r,
 638                  "str", "\t$src, $addr",
 639                  [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 640
 641 def tSTRi :                     // A8.6.192
 642   T1pILdStEncodeImm<0b0110, 0, (outs), (ins tGPR:$Rt, t_addrmode_s4:$addr),
 643                     AddrModeT1_4, IIC_iStore_r,
 644                     "str", "\t$Rt, $addr",
 645                     []>;
 646
 647 def tSTRB :                     // A8.6.197
 648   T1pILdStEncode<0b010, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 649                  AddrModeT1_1, IIC_iStore_bh_r,
 650                  "strb", "\t$src, $addr",
 651                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 652
 653 def tSTRBi :                    // A8.6.195
 654   T1pILdStEncodeImm<0b0111, 0, (outs), (ins tGPR:$Rt, t_addrmode_s1:$addr),
 655                     AddrModeT1_1, IIC_iStore_bh_r,
 656                     "strb", "\t$Rt, $addr",
 657                     []>;
 658
 659 def tSTRH :                     // A8.6.207
 660   T1pILdStEncode<0b001, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 661                  AddrModeT1_2, IIC_iStore_bh_r,
 662                  "strh", "\t$src, $addr",
 663                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 664
 665 def tSTRHi :                    // A8.6.205
 666   T1pILdStEncodeImm<0b1000, 0, (outs), (ins tGPR:$Rt, t_addrmode_s2:$addr),
 667                     AddrModeT1_2, IIC_iStore_bh_r,
 668                     "strh", "\t$Rt, $addr",
 669                     []>;
 670
 671 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 672                    "str", "\t$src, $addr",
 673                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 674               T1LdStSP<{0,?,?}>;
 675
 676 let mayStore = 1, neverHasSideEffects = 1 in
 677 // Special instruction for spill. It cannot clobber condition register when it's
 678 // expanded by eliminateCallFramePseudoInstr().
 679 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 680                   "str", "\t$src, $addr", []>,
 681              T1LdStSP<{0,?,?}>;
 682
 683 //===----------------------------------------------------------------------===//
 684 //  Load / store multiple Instructions.
 685 //
 686
 687 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 688                            InstrItinClass itin_upd, bits<6> T1Enc,
 689                            bit L_bit> {
 690   def IA :
 691     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 692         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 693        T1Encoding<T1Enc> {
 694     bits<3> Rn;
 695     bits<8> regs;
 696     let Inst{10-8} = Rn;
 697     let Inst{7-0}  = regs;
 698   }
 699   def IA_UPD :
 700     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 701          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 702         T1Encoding<T1Enc> {
 703     bits<3> Rn;
 704     bits<8> regs;
 705     let Inst{10-8} = Rn;
 706     let Inst{7-0}  = regs;
 707   }
 708 }
 709
 710 // These require base address to be written back or one of the loaded regs.
 711 let neverHasSideEffects = 1 in {
 712
 713 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 714 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 715                             {1,1,0,0,1,?}, 1>;
 716
 717 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 718 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 719                             {1,1,0,0,0,?}, 0>;
 720
 721 } // neverHasSideEffects
 722
 723 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 724 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 725                IIC_iPop,
 726                "pop${p}\t$regs", []>,
 727            T1Misc<{1,1,0,?,?,?,?}> {
 728   bits<16> regs;
 729   let Inst{8}   = regs{15};
 730   let Inst{7-0} = regs{7-0};
 731 }
 732
 733 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 734 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 735                 IIC_iStore_m,
 736                 "push${p}\t$regs", []>,
 737             T1Misc<{0,1,0,?,?,?,?}> {
 738   bits<16> regs;
 739   let Inst{8}   = regs{14};
 740   let Inst{7-0} = regs{7-0};
 741 }
 742
 743 //===----------------------------------------------------------------------===//
 744 //  Arithmetic Instructions.
 745 //
 746
 747 // Helper classes for encoding T1pI patterns:
 748 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 749                    string opc, string asm, list<dag> pattern>
 750     : T1pI<oops, iops, itin, opc, asm, pattern>,
 751       T1DataProcessing<opA> {
 752   bits<3> Rm;
 753   bits<3> Rn;
 754   let Inst{5-3} = Rm;
 755   let Inst{2-0} = Rn;
 756 }
 757 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 758                      string opc, string asm, list<dag> pattern>
 759     : T1pI<oops, iops, itin, opc, asm, pattern>,
 760       T1Misc<opA> {
 761   bits<3> Rm;
 762   bits<3> Rd;
 763   let Inst{5-3} = Rm;
 764   let Inst{2-0} = Rd;
 765 }
 766
 767 // Helper classes for encoding T1sI patterns:
 768 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 769                    string opc, string asm, list<dag> pattern>
 770     : T1sI<oops, iops, itin, opc, asm, pattern>,
 771       T1DataProcessing<opA> {
 772   bits<3> Rd;
 773   bits<3> Rn;
 774   let Inst{5-3} = Rn;
 775   let Inst{2-0} = Rd;
 776 }
 777 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 778                     string opc, string asm, list<dag> pattern>
 779     : T1sI<oops, iops, itin, opc, asm, pattern>,
 780       T1General<opA> {
 781   bits<3> Rm;
 782   bits<3> Rn;
 783   bits<3> Rd;
 784   let Inst{8-6} = Rm;
 785   let Inst{5-3} = Rn;
 786   let Inst{2-0} = Rd;
 787 }
 788 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 789                        string opc, string asm, list<dag> pattern>
 790     : T1sI<oops, iops, itin, opc, asm, pattern>,
 791       T1General<opA> {
 792   bits<3> Rd;
 793   bits<3> Rm;
 794   let Inst{5-3} = Rm;
 795   let Inst{2-0} = Rd;
 796 }
 797
 798 // Helper classes for encoding T1sIt patterns:
 799 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 800                     string opc, string asm, list<dag> pattern>
 801     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 802       T1DataProcessing<opA> {
 803   bits<3> Rdn;
 804   bits<3> Rm;
 805   let Inst{5-3} = Rm;
 806   let Inst{2-0} = Rdn;
 807 }
 808 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 809                         string opc, string asm, list<dag> pattern>
 810     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 811       T1General<opA> {
 812   bits<3> Rdn;
 813   bits<8> imm8;
 814   let Inst{10-8} = Rdn;
 815   let Inst{7-0}  = imm8;
 816 }
 817
 818 // Add with carry register
 819 let isCommutable = 1, Uses = [CPSR] in
 820 def tADC :                      // A8.6.2
 821   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 822                 "adc", "\t$Rdn, $Rm",
 823                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 824
 825 // Add immediate
 826 def tADDi3 :                    // A8.6.4 T1
 827   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3), IIC_iALUi,
 828                    "add", "\t$Rd, $Rm, $imm3",
 829                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 830   bits<3> imm3;
 831   let Inst{8-6} = imm3;
 832 }
 833
 834 def tADDi8 :                    // A8.6.4 T2
 835   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 836                     IIC_iALUi,
 837                     "add", "\t$Rdn, $imm8",
 838                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 839
 840 // Add register
 841 let isCommutable = 1 in
 842 def tADDrr :                    // A8.6.6 T1
 843   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 844                 IIC_iALUr,
 845                 "add", "\t$Rd, $Rn, $Rm",
 846                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 847
 848 let neverHasSideEffects = 1 in
 849 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 850                      "add", "\t$Rdn, $Rm", []>,
 851                T1Special<{0,0,?,?}> {
 852   // A8.6.6 T2
 853   bits<4> Rdn;
 854   bits<4> Rm;
 855   let Inst{7}   = Rdn{3};
 856   let Inst{6-3} = Rm;
 857   let Inst{2-0} = Rdn{2-0};
 858 }
 859
 860 // AND register
 861 let isCommutable = 1 in
 862 def tAND :                      // A8.6.12
 863   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 864                 IIC_iBITr,
 865                 "and", "\t$Rdn, $Rm",
 866                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 867
 868 // ASR immediate
 869 def tASRri :                    // A8.6.14
 870   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 871                    IIC_iMOVsi,
 872                    "asr", "\t$Rd, $Rm, $imm5",
 873                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 874   bits<5> imm5;
 875   let Inst{10-6} = imm5;
 876 }
 877
 878 // ASR register
 879 def tASRrr :                    // A8.6.15
 880   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 881                 IIC_iMOVsr,
 882                 "asr", "\t$Rdn, $Rm",
 883                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 884
 885 // BIC register
 886 def tBIC :                      // A8.6.20
 887   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 888                 IIC_iBITr,
 889                 "bic", "\t$Rdn, $Rm",
 890                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 891
 892 // CMN register
 893 let isCompare = 1, Defs = [CPSR] in {
 894 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 895 //       Compare-to-zero still works out, just not the relationals
 896 //def tCMN :                     // A8.6.33
 897 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 898 //               IIC_iCMPr,
 899 //               "cmn", "\t$lhs, $rhs",
 900 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 901
 902 def tCMNz :                     // A8.6.33
 903   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 904                IIC_iCMPr,
 905                "cmn", "\t$Rn, $Rm",
 906                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 907
 908 } // isCompare = 1, Defs = [CPSR]
 909
 910 // CMP immediate
 911 let isCompare = 1, Defs = [CPSR] in {
 912 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 913                   "cmp", "\t$Rn, $imm8",
 914                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 915              T1General<{1,0,1,?,?}> {
 916   // A8.6.35
 917   bits<3> Rn;
 918   bits<8> imm8;
 919   let Inst{10-8} = Rn;
 920   let Inst{7-0}  = imm8;
 921 }
 922
 923 // CMP register
 924 def tCMPr :                     // A8.6.36 T1
 925   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 926                IIC_iCMPr,
 927                "cmp", "\t$Rn, $Rm",
 928                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 929
 930 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 931                    "cmp", "\t$Rn, $Rm", []>,
 932               T1Special<{0,1,?,?}> {
 933   // A8.6.36 T2
 934   bits<4> Rm;
 935   bits<4> Rn;
 936   let Inst{7}   = Rn{3};
 937   let Inst{6-3} = Rm;
 938   let Inst{2-0} = Rn{2-0};
 939 }
 940 } // isCompare = 1, Defs = [CPSR]
 941
 942
 943 // XOR register
 944 let isCommutable = 1 in
 945 def tEOR :                      // A8.6.45
 946   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 947                 IIC_iBITr,
 948                 "eor", "\t$Rdn, $Rm",
 949                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 950
 951 // LSL immediate
 952 def tLSLri :                    // A8.6.88
 953   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 954                    IIC_iMOVsi,
 955                    "lsl", "\t$Rd, $Rm, $imm5",
 956                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 957   bits<5> imm5;
 958   let Inst{10-6} = imm5;
 959 }
 960
 961 // LSL register
 962 def tLSLrr :                    // A8.6.89
 963   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 964                 IIC_iMOVsr,
 965                 "lsl", "\t$Rdn, $Rm",
 966                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 967
 968 // LSR immediate
 969 def tLSRri :                    // A8.6.90
 970   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 971                    IIC_iMOVsi,
 972                    "lsr", "\t$Rd, $Rm, $imm5",
 973                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
 974   bits<5> imm5;
 975   let Inst{10-6} = imm5;
 976 }
 977
 978 // LSR register
 979 def tLSRrr :                    // A8.6.91
 980   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 981                 IIC_iMOVsr,
 982                 "lsr", "\t$Rdn, $Rm",
 983                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
 984
 985 // Move register
 986 let isMoveImm = 1 in
 987 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 988                   "mov", "\t$Rd, $imm8",
 989                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 990              T1General<{1,0,0,?,?}> {
 991   // A8.6.96
 992   bits<3> Rd;
 993   bits<8> imm8;
 994   let Inst{10-8} = Rd;
 995   let Inst{7-0}  = imm8;
 996 }
 997
 998 // TODO: A7-73: MOV(2) - mov setting flag.
 999
1000 let neverHasSideEffects = 1 in {
1001 // FIXME: Make this predicable.
1002 def tMOVr       : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1003                       "mov\t$Rd, $Rm", []>,
1004                   T1Special<0b1000> {
1005   // A8.6.97
1006   bits<4> Rd;
1007   bits<4> Rm;
1008   // Bits {7-6} are encoded by the T1Special value.
1009   let Inst{5-3} = Rm{2-0};
1010   let Inst{2-0} = Rd{2-0};
1011 }
1012 let Defs = [CPSR] in
1013 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1014                       "movs\t$Rd, $Rm", []>, Encoding16 {
1015   // A8.6.97
1016   bits<3> Rd;
1017   bits<3> Rm;
1018   let Inst{15-6} = 0b0000000000;
1019   let Inst{5-3}  = Rm;
1020   let Inst{2-0}  = Rd;
1021 }
1022
1023 // FIXME: Make these predicable.
1024 def tMOVgpr2tgpr : T1I<(outs tGPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1025                        "mov\t$Rd, $Rm", []>,
1026                    T1Special<{1,0,0,?}> {
1027   // A8.6.97
1028   bits<4> Rd;
1029   bits<4> Rm;
1030   // Bit {7} is encoded by the T1Special value.
1031   let Inst{6-3} = Rm;
1032   let Inst{2-0} = Rd{2-0};
1033 }
1034 def tMOVtgpr2gpr : T1I<(outs GPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1035                        "mov\t$Rd, $Rm", []>,
1036                    T1Special<{1,0,?,0}> {
1037   // A8.6.97
1038   bits<4> Rd;
1039   bits<4> Rm;
1040   // Bit {6} is encoded by the T1Special value.
1041   let Inst{7}   = Rd{3};
1042   let Inst{5-3} = Rm{2-0};
1043   let Inst{2-0} = Rd{2-0};
1044 }
1045 def tMOVgpr2gpr  : T1I<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1046                        "mov\t$Rd, $Rm", []>,
1047                    T1Special<{1,0,?,?}> {
1048   // A8.6.97
1049   bits<4> Rd;
1050   bits<4> Rm;
1051   let Inst{7}   = Rd{3};
1052   let Inst{6-3} = Rm;
1053   let Inst{2-0} = Rd{2-0};
1054 }
1055 } // neverHasSideEffects
1056
1057 // Multiply register
1058 let isCommutable = 1 in
1059 def tMUL :                      // A8.6.105 T1
1060   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1061                 IIC_iMUL32,
1062                 "mul", "\t$Rdn, $Rm, $Rdn",
1063                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1064
1065 // Move inverse register
1066 def tMVN :                      // A8.6.107
1067   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1068                "mvn", "\t$Rd, $Rn",
1069                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1070
1071 // Bitwise or register
1072 let isCommutable = 1 in
1073 def tORR :                      // A8.6.114
1074   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1075                 IIC_iBITr,
1076                 "orr", "\t$Rdn, $Rm",
1077                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1078
1079 // Swaps
1080 def tREV :                      // A8.6.134
1081   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1082                  IIC_iUNAr,
1083                  "rev", "\t$Rd, $Rm",
1084                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1085                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1086
1087 def tREV16 :                    // A8.6.135
1088   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1089                  IIC_iUNAr,
1090                  "rev16", "\t$Rd, $Rm",
1091              [(set tGPR:$Rd,
1092                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1093                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1094                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1095                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1096                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1097
1098 def tREVSH :                    // A8.6.136
1099   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1100                  IIC_iUNAr,
1101                  "revsh", "\t$Rd, $Rm",
1102                  [(set tGPR:$Rd,
1103                        (sext_inreg
1104                          (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1105                              (shl tGPR:$Rm, (i32 8))), i16))]>,
1106                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1107
1108 // Rotate right register
1109 def tROR :                      // A8.6.139
1110   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1111                 IIC_iMOVsr,
1112                 "ror", "\t$Rdn, $Rm",
1113                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1114
1115 // Negate register
1116 def tRSB :                      // A8.6.141
1117   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1118                IIC_iALUi,
1119                "rsb", "\t$Rd, $Rn, #0",
1120                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1121
1122 // Subtract with carry register
1123 let Uses = [CPSR] in
1124 def tSBC :                      // A8.6.151
1125   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1126                 IIC_iALUr,
1127                 "sbc", "\t$Rdn, $Rm",
1128                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1129
1130 // Subtract immediate
1131 def tSUBi3 :                    // A8.6.210 T1
1132   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1133                    IIC_iALUi,
1134                    "sub", "\t$Rd, $Rm, $imm3",
1135                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1136   bits<3> imm3;
1137   let Inst{8-6} = imm3;
1138 }
1139
1140 def tSUBi8 :                    // A8.6.210 T2
1141   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1142                     IIC_iALUi,
1143                     "sub", "\t$Rdn, $imm8",
1144                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1145
1146 // Subtract register
1147 def tSUBrr :                    // A8.6.212
1148   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1149                 IIC_iALUr,
1150                 "sub", "\t$Rd, $Rn, $Rm",
1151                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1152
1153 // TODO: A7-96: STMIA - store multiple.
1154
1155 // Sign-extend byte
1156 def tSXTB :                     // A8.6.222
1157   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1158                  IIC_iUNAr,
1159                  "sxtb", "\t$Rd, $Rm",
1160                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1161                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1162
1163 // Sign-extend short
1164 def tSXTH :                     // A8.6.224
1165   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1166                  IIC_iUNAr,
1167                  "sxth", "\t$Rd, $Rm",
1168                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1169                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1170
1171 // Test
1172 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1173 def tTST :                      // A8.6.230
1174   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1175                "tst", "\t$Rn, $Rm",
1176                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1177
1178 // Zero-extend byte
1179 def tUXTB :                     // A8.6.262
1180   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1181                  IIC_iUNAr,
1182                  "uxtb", "\t$Rd, $Rm",
1183                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1184                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1185
1186 // Zero-extend short
1187 def tUXTH :                     // A8.6.264
1188   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1189                  IIC_iUNAr,
1190                  "uxth", "\t$Rd, $Rm",
1191                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1192                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1193
1194 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1195 // Expanded after instruction selection into a branch sequence.
1196 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1197   def tMOVCCr_pseudo :
1198   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1199               NoItinerary,
1200              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1201
1202
1203 // 16-bit movcc in IT blocks for Thumb2.
1204 let neverHasSideEffects = 1 in {
1205 def tMOVCCr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iCMOVr,
1206                     "mov", "\t$Rdn, $Rm", []>,
1207               T1Special<{1,0,?,?}> {
1208   bits<4> Rdn;
1209   bits<4> Rm;
1210   let Inst{7}   = Rdn{3};
1211   let Inst{6-3} = Rm;
1212   let Inst{2-0} = Rdn{2-0};
1213 }
1214
1215 let isMoveImm = 1 in
1216 def tMOVCCi : T1pIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$Rm), IIC_iCMOVi,
1217                     "mov", "\t$Rdn, $Rm", []>,
1218               T1General<{1,0,0,?,?}> {
1219   bits<3> Rdn;
1220   bits<8> Rm;
1221   let Inst{10-8} = Rdn;
1222   let Inst{7-0}  = Rm;
1223 }
1224
1225 } // neverHasSideEffects
1226
1227 // tLEApcrel - Load a pc-relative address into a register without offending the
1228 // assembler.
1229 let neverHasSideEffects = 1, isReMaterializable = 1 in
1230 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1231                     "adr${p}\t$Rd, #$label", []>,
1232                 T1Encoding<{1,0,1,0,0,?}> {
1233   // A6.2 & A8.6.10
1234   bits<3> Rd;
1235   let Inst{10-8} = Rd;
1236   // FIXME: Add label encoding/fixup
1237 }
1238
1239 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1240                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1241                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1242                   T1Encoding<{1,0,1,0,0,?}> {
1243   // A6.2 & A8.6.10
1244   bits<3> Rd;
1245   let Inst{10-8} = Rd;
1246   // FIXME: Add label encoding/fixup
1247 }
1248
1249 //===----------------------------------------------------------------------===//
1250 // TLS Instructions
1251 //
1252
1253 // __aeabi_read_tp preserves the registers r1-r3.
1254 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1255 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1256                    "bl\t__aeabi_read_tp",
1257                    [(set R0, ARMthread_pointer)]> {
1258   // Encoding is 0xf7fffffe.
1259   let Inst = 0xf7fffffe;
1260 }
1261
1262 //===----------------------------------------------------------------------===//
1263 // SJLJ Exception handling intrinsics
1264 //
1265
1266 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1267 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1268 // from some other function to get here, and we're using the stack frame for the
1269 // containing function to save/restore registers, we can't keep anything live in
1270 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1271 // tromped upon when we get here from a longjmp(). We force everthing out of
1272 // registers except for our own input by listing the relevant registers in
1273 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1274 // preserve all of the callee-saved resgisters, which is exactly what we want.
1275 // $val is a scratch register for our use.
1276 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1277     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1278 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1279                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1280                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1281
1282 // FIXME: Non-Darwin version(s)
1283 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1284     Defs = [ R7, LR, SP ] in
1285 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1286                               AddrModeNone, SizeSpecial, IndexModeNone,
1287                               Pseudo, NoItinerary, "", "",
1288                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1289                              Requires<[IsThumb, IsDarwin]>;
1290
1291 //===----------------------------------------------------------------------===//
1292 // Non-Instruction Patterns
1293 //
1294
1295 // Comparisons
1296 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1297             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1298 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1299             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1300
1301 // Add with carry
1302 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1303             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1304 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1305             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1306 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1307             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1308
1309 // Subtract with carry
1310 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1311             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1312 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1313             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1314 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1315             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1316
1317 // ConstantPool, GlobalAddress
1318 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1319 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1320
1321 // JumpTable
1322 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1323             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1324
1325 // Direct calls
1326 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1327       Requires<[IsThumb, IsNotDarwin]>;
1328 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1329       Requires<[IsThumb, IsDarwin]>;
1330
1331 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1332       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1333 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1334       Requires<[IsThumb, HasV5T, IsDarwin]>;
1335
1336 // Indirect calls to ARM routines
1337 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1338       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1339 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1340       Requires<[IsThumb, HasV5T, IsDarwin]>;
1341
1342 // zextload i1 -> zextload i8
1343 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1344             (tLDRB t_addrmode_s1:$addr)>;
1345
1346 // extload -> zextload
1347 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1348 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1349 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1350
1351 // If it's impossible to use [r,r] address mode for sextload, select to
1352 // ldr{b|h} + sxt{b|h} instead.
1353 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1354             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1355       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1356 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1357             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1358       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1359
1360 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1361             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1362 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1363             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1364
1365 // Large immediate handling.
1366
1367 // Two piece imms.
1368 def : T1Pat<(i32 thumb_immshifted:$src),
1369             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1370                     (thumb_immshifted_shamt imm:$src))>;
1371
1372 def : T1Pat<(i32 imm0_255_comp:$src),
1373             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1374
1375 // Pseudo instruction that combines ldr from constpool and add pc. This should
1376 // be expanded into two instructions late to allow if-conversion and
1377 // scheduling.
1378 let isReMaterializable = 1 in
1379 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1380                              NoItinerary,
1381                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1382                                            imm:$cp))]>,
1383                Requires<[IsThumb, IsThumb1Only]>;