lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift. This uses
  54 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  55 // to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def t_bltarget : Operand<i32> {
  78   let EncoderMethod = "getThumbBLTargetOpValue";
  79 }
  80
  81 def MemModeThumbAsmOperand : AsmOperandClass {
  82   let Name = "MemModeThumb";
  83   let SuperClasses = [];
  84 }
  85
  86 // t_addrmode_rr := reg + reg
  87 //
  88 def t_addrmode_rr : Operand<i32>,
  89                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  90   let PrintMethod = "printThumbAddrModeRROperand";
  91   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s4 := reg + reg
  95 //                  reg + imm5 * 4
  96 //
  97 def t_addrmode_s4 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  99   let EncoderMethod = "getAddrModeS4OpValue";
 100   let PrintMethod = "printThumbAddrModeS4Operand";
 101   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 102   let ParserMatchClass = MemModeThumbAsmOperand;
 103 }
 104
 105 // t_addrmode_s2 := reg + reg
 106 //                  reg + imm5 * 2
 107 //
 108 def t_addrmode_s2 : Operand<i32>,
 109                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 110   let EncoderMethod = "getAddrModeS2OpValue";
 111   let PrintMethod = "printThumbAddrModeS2Operand";
 112   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 113   let ParserMatchClass = MemModeThumbAsmOperand;
 114 }
 115
 116 // t_addrmode_s1 := reg + reg
 117 //                  reg + imm5
 118 //
 119 def t_addrmode_s1 : Operand<i32>,
 120                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 121   let EncoderMethod = "getAddrModeS1OpValue";
 122   let PrintMethod = "printThumbAddrModeS1Operand";
 123   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 124   let ParserMatchClass = MemModeThumbAsmOperand;
 125 }
 126
 127 // t_addrmode_sp := sp + imm8 * 4
 128 //
 129 def t_addrmode_sp : Operand<i32>,
 130                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 131   let EncoderMethod = "getAddrModeThumbSPOpValue";
 132   let PrintMethod = "printThumbAddrModeSPOperand";
 133   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 134   let ParserMatchClass = MemModeThumbAsmOperand;
 135 }
 136
 137 //===----------------------------------------------------------------------===//
 138 //  Miscellaneous Instructions.
 139 //
 140
 141 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 142 // from removing one half of the matched pairs. That breaks PEI, which assumes
 143 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 144 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 145 def tADJCALLSTACKUP :
 146   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 147              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 148             Requires<[IsThumb, IsThumb1Only]>;
 149
 150 def tADJCALLSTACKDOWN :
 151   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 152              [(ARMcallseq_start imm:$amt)]>,
 153             Requires<[IsThumb, IsThumb1Only]>;
 154 }
 155
 156 // T1Disassembly - A simple class to make encoding some disassembly patterns
 157 // easier and less verbose.
 158 class T1Disassembly<bits<2> op1, bits<8> op2>
 159   : T1Encoding<0b101111> {
 160   let Inst{9-8} = op1;
 161   let Inst{7-0} = op2;
 162 }
 163
 164 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 165                 [/* For disassembly only; pattern left blank */]>,
 166            T1Disassembly<0b11, 0x00>; // A8.6.110
 167
 168 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 169                   [/* For disassembly only; pattern left blank */]>,
 170            T1Disassembly<0b11, 0x10>; // A8.6.410
 171
 172 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 173                 [/* For disassembly only; pattern left blank */]>,
 174            T1Disassembly<0b11, 0x20>; // A8.6.408
 175
 176 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 177                 [/* For disassembly only; pattern left blank */]>,
 178            T1Disassembly<0b11, 0x30>; // A8.6.409
 179
 180 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 181                 [/* For disassembly only; pattern left blank */]>,
 182            T1Disassembly<0b11, 0x40>; // A8.6.157
 183
 184 // The i32imm operand $val can be used by a debugger to store more information
 185 // about the breakpoint.
 186 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 187                 [/* For disassembly only; pattern left blank */]>,
 188            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 189   // A8.6.22
 190   bits<8> val;
 191   let Inst{7-0} = val;
 192 }
 193
 194 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 195                     [/* For disassembly only; pattern left blank */]>,
 196                 T1Encoding<0b101101> {
 197   // A8.6.156
 198   let Inst{9-5} = 0b10010;
 199   let Inst{4}   = 1;
 200   let Inst{3}   = 1;            // Big-Endian
 201   let Inst{2-0} = 0b000;
 202 }
 203
 204 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 205                     [/* For disassembly only; pattern left blank */]>,
 206                 T1Encoding<0b101101> {
 207   // A8.6.156
 208   let Inst{9-5} = 0b10010;
 209   let Inst{4}   = 1;
 210   let Inst{3}   = 0;            // Little-Endian
 211   let Inst{2-0} = 0b000;
 212 }
 213
 214 // Change Processor State is a system instruction -- for disassembly only.
 215 // The singleton $opt operand contains the following information:
 216 //
 217 //   opt{4-0} = mode ==> don't care
 218 //   opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 219 //   opt{8-6} = AIF from Inst{2-0}
 220 //   opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 221 //
 222 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 223 // CPS which has more options.
 224 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 225               [/* For disassembly only; pattern left blank */]>,
 226            T1Misc<0b0110011> {
 227   // A8.6.38 & B6.1.1
 228   let Inst{3} = 0;
 229   // FIXME: Finish encoding.
 230 }
 231
 232 // For both thumb1 and thumb2.
 233 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 234 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 235                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 236               T1Special<{0,0,?,?}> {
 237   // A8.6.6
 238   bits<3> dst;
 239   let Inst{6-3} = 0b1111; // Rm = pc
 240   let Inst{2-0} = dst;
 241 }
 242
 243 // PC relative add (ADR).
 244 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 245                    "add\t$dst, pc, $rhs", []>,
 246                T1Encoding<{1,0,1,0,0,?}> {
 247   // A6.2 & A8.6.10
 248   bits<3> dst;
 249   bits<8> rhs;
 250   let Inst{10-8} = dst;
 251   let Inst{7-0}  = rhs;
 252 }
 253
 254 // ADD <Rd>, sp, #<imm8>
 255 // This is rematerializable, which is particularly useful for taking the
 256 // address of locals.
 257 let isReMaterializable = 1 in
 258 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 259                    "add\t$dst, $sp, $rhs", []>,
 260                T1Encoding<{1,0,1,0,1,?}> {
 261   // A6.2 & A8.6.8
 262   bits<3> dst;
 263   bits<8> rhs;
 264   let Inst{10-8} = dst;
 265   let Inst{7-0}  = rhs;
 266 }
 267
 268 // ADD sp, sp, #<imm7>
 269 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 270                   "add\t$dst, $rhs", []>,
 271               T1Misc<{0,0,0,0,0,?,?}> {
 272   // A6.2.5 & A8.6.8
 273   bits<7> rhs;
 274   let Inst{6-0} = rhs;
 275 }
 276
 277 // SUB sp, sp, #<imm7>
 278 // FIXME: The encoding and the ASM string don't match up.
 279 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 280                   "sub\t$dst, $rhs", []>,
 281               T1Misc<{0,0,0,0,1,?,?}> {
 282   // A6.2.5 & A8.6.214
 283   bits<7> rhs;
 284   let Inst{6-0} = rhs;
 285 }
 286
 287 // ADD <Rm>, sp
 288 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 289                   "add\t$dst, $rhs", []>,
 290               T1Special<{0,0,?,?}> {
 291   // A8.6.9 Encoding T1
 292   bits<4> dst;
 293   let Inst{7}   = dst{3};
 294   let Inst{6-3} = 0b1101;
 295   let Inst{2-0} = dst{2-0};
 296 }
 297
 298 // ADD sp, <Rm>
 299 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 300                   "add\t$dst, $rhs", []>,
 301               T1Special<{0,0,?,?}> {
 302   // A8.6.9 Encoding T2
 303   bits<4> dst;
 304   let Inst{7} = 1;
 305   let Inst{6-3} = dst;
 306   let Inst{2-0} = 0b101;
 307 }
 308
 309 //===----------------------------------------------------------------------===//
 310 //  Control Flow Instructions.
 311 //
 312
 313 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 314   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 315                    [(ARMretflag)]>,
 316                 T1Special<{1,1,0,?}> {
 317     // A6.2.3 & A8.6.25
 318     let Inst{6-3} = 0b1110; // Rm = lr
 319     let Inst{2-0} = 0b000;
 320   }
 321
 322   // Alternative return instruction used by vararg functions.
 323   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 324                           IIC_Br, "bx\t$Rm",
 325                           []>,
 326                        T1Special<{1,1,0,?}> {
 327     // A6.2.3 & A8.6.25
 328     bits<4> Rm;
 329     let Inst{6-3} = Rm;
 330     let Inst{2-0} = 0b000;
 331   }
 332 }
 333
 334 // Indirect branches
 335 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 336   def tBRIND : TI<(outs), (ins GPR:$Rm),
 337                   IIC_Br,
 338                   "mov\tpc, $Rm",
 339                   [(brind GPR:$Rm)]>,
 340                T1Special<{1,0,?,?}> {
 341     // A8.6.97
 342     bits<4> Rm;
 343     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 344     let Inst{6-3} = Rm;
 345     let Inst{2-0} = 0b111;
 346   }
 347 }
 348
 349 // FIXME: remove when we have a way to marking a MI with these properties.
 350 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 351     hasExtraDefRegAllocReq = 1 in
 352 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 353                    IIC_iPop_Br,
 354                    "pop${p}\t$regs", []>,
 355                T1Misc<{1,1,0,?,?,?,?}> {
 356   // A8.6.121
 357   bits<16> regs;
 358   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 359   let Inst{7-0} = regs{7-0};
 360 }
 361
 362 // All calls clobber the non-callee saved registers. SP is marked as a use to
 363 // prevent stack-pointer assignments that appear immediately before calls from
 364 // potentially appearing dead.
 365 let isCall = 1,
 366   // On non-Darwin platforms R9 is callee-saved.
 367   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 368           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 369           D16, D17, D18, D19, D20, D21, D22, D23,
 370           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 371   Uses = [SP] in {
 372   // Also used for Thumb2
 373   def tBL  : TIx2<0b11110, 0b11, 1,
 374                   (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 375                   "bl\t$func",
 376                   [(ARMtcall tglobaladdr:$func)]>,
 377              Requires<[IsThumb, IsNotDarwin]> {
 378     bits<21> func;
 379     let Inst{25-16} = func{20-11};
 380     let Inst{13} = 1;
 381     let Inst{11} = 1;
 382     let Inst{10-0} = func{10-0};
 383   }
 384
 385   // ARMv5T and above, also used for Thumb2
 386   def tBLXi : TIx2<0b11110, 0b11, 0,
 387                    (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 388                    "blx\t$func",
 389                    [(ARMcall tglobaladdr:$func)]>,
 390               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 391     bits<21> func;
 392     let Inst{25-16} = func{20-11};
 393     let Inst{13} = 1;
 394     let Inst{11} = 1;
 395     let Inst{10-1} = func{10-1};
 396     let Inst{0} = 0; // func{0} is assumed zero
 397   }
 398
 399   // Also used for Thumb2
 400   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 401                   "blx\t$func",
 402                   [(ARMtcall GPR:$func)]>,
 403               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 404               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 405
 406   // ARMv4T
 407   // FIXME: Should be a pseudo.
 408   let isCodeGenOnly = 1 in
 409   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 410                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 411                   "mov\tlr, pc\n\tbx\t$func",
 412                   [(ARMcall_nolink tGPR:$func)]>,
 413             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 414 }
 415
 416 let isCall = 1,
 417   // On Darwin R9 is call-clobbered.
 418   // R7 is marked as a use to prevent frame-pointer assignments from being
 419   // moved above / below calls.
 420   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 421           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 422           D16, D17, D18, D19, D20, D21, D22, D23,
 423           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 424   Uses = [R7, SP] in {
 425   // Also used for Thumb2
 426   def tBLr9 : TIx2<0b11110, 0b11, 1,
 427                    (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 428                    IIC_Br, "bl${p}\t$func",
 429                    [(ARMtcall tglobaladdr:$func)]>,
 430               Requires<[IsThumb, IsDarwin]> {
 431     bits<21> func;
 432     let Inst{25-16} = func{20-11};
 433     let Inst{13} = 1;
 434     let Inst{11} = 1;
 435     let Inst{10-0} = func{10-0};
 436   }
 437
 438   // ARMv5T and above, also used for Thumb2
 439   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 440                       (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 441                       IIC_Br, "blx${p}\t$func",
 442                       [(ARMcall tglobaladdr:$func)]>,
 443                  Requires<[IsThumb, HasV5T, IsDarwin]> {
 444     bits<21> func;
 445     let Inst{25-16} = func{20-11};
 446     let Inst{13} = 1;
 447     let Inst{11} = 1;
 448     let Inst{10-1} = func{10-1};
 449     let Inst{0} = 0; // func{0} is assumed zero
 450   }
 451
 452   // Also used for Thumb2
 453   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 454                     "blx${p}\t$func",
 455                     [(ARMtcall GPR:$func)]>,
 456                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 457                  T1Special<{1,1,1,?}> {
 458     // A6.2.3 & A8.6.24
 459     bits<4> func;
 460     let Inst{6-3} = func;
 461     let Inst{2-0} = 0b000;
 462   }
 463
 464   // ARMv4T
 465   let isCodeGenOnly = 1 in
 466   // FIXME: Should be a pseudo.
 467   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 468                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 469                    "mov\tlr, pc\n\tbx\t$func",
 470                    [(ARMcall_nolink tGPR:$func)]>,
 471               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 472 }
 473
 474 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 475   let isPredicable = 1 in
 476   def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 477                  "b\t$target", [(br bb:$target)]>,
 478              T1Encoding<{1,1,1,0,0,?}>;
 479
 480   // Far jump
 481   let Defs = [LR] in
 482   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 483                     "bl\t$target",[]>;
 484
 485   def tBR_JTr : tPseudoInst<(outs),
 486                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 487                       Size2Bytes, IIC_Br,
 488                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 489     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 490   }
 491 }
 492
 493 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 494 // a two-value operand where a dag node expects two operands. :(
 495 let isBranch = 1, isTerminator = 1 in
 496   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$p), IIC_Br,
 497                  "b${p}\t$target",
 498                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 499              T1Encoding<{1,1,0,1,?,?}> {
 500   bits<4> p;
 501   let Inst{11-8} = p;
 502 }
 503
 504 // Compare and branch on zero / non-zero
 505 let isBranch = 1, isTerminator = 1 in {
 506   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 507                   "cbz\t$Rn, $target", []>,
 508               T1Misc<{0,0,?,1,?,?,?}> {
 509     // A8.6.27
 510     bits<6> target;
 511     bits<3> Rn;
 512     let Inst{9}   = target{5};
 513     let Inst{7-3} = target{4-0};
 514     let Inst{2-0} = Rn;
 515   }
 516
 517   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 518                   "cbnz\t$cmp, $target", []>,
 519               T1Misc<{1,0,?,1,?,?,?}> {
 520     // A8.6.27
 521     bits<6> target;
 522     bits<3> Rn;
 523     let Inst{9}   = target{5};
 524     let Inst{7-3} = target{4-0};
 525     let Inst{2-0} = Rn;
 526   }
 527 }
 528
 529 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 530 // A8.6.16 B: Encoding T1
 531 // If Inst{11-8} == 0b1111 then SEE SVC
 532 let isCall = 1, Uses = [SP] in
 533 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 534                 "svc", "\t$imm", []>, Encoding16 {
 535   bits<8> imm;
 536   let Inst{15-12} = 0b1101;
 537   let Inst{11-8}  = 0b1111;
 538   let Inst{7-0}   = imm;
 539 }
 540
 541 // The assembler uses 0xDEFE for a trap instruction.
 542 let isBarrier = 1, isTerminator = 1 in
 543 def tTRAP : TI<(outs), (ins), IIC_Br,
 544                "trap", [(trap)]>, Encoding16 {
 545   let Inst = 0xdefe;
 546 }
 547
 548 //===----------------------------------------------------------------------===//
 549 //  Load Store Instructions.
 550 //
 551
 552 let canFoldAsLoad = 1, isReMaterializable = 1 in
 553 def tLDR :                      // A8.6.60
 554   T1pILdStEncode<0b100, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 555                  AddrModeT1_4, IIC_iLoad_r,
 556                  "ldr", "\t$Rt, $addr",
 557                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>;
 558
 559 def tLDRi:                      // A8.6.57
 560   T1pILdStEncodeImm<0b0110, 1, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 561                     AddrModeT1_4, IIC_iLoad_r,
 562                     "ldr", "\t$Rt, $addr",
 563                     []>;
 564
 565 def tLDRB :                     // A8.6.64
 566   T1pILdStEncode<0b110, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 567                  AddrModeT1_1, IIC_iLoad_bh_r,
 568                  "ldrb", "\t$Rt, $addr",
 569                  [(set tGPR:$Rt, (zextloadi8 t_addrmode_s1:$addr))]>;
 570
 571 def tLDRBi :                    // A8.6.61
 572   T1pILdStEncodeImm<0b0111, 1, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 573                     AddrModeT1_1, IIC_iLoad_bh_r,
 574                     "ldrb", "\t$Rt, $addr",
 575                     []>;
 576
 577 def tLDRH :                     // A8.6.76
 578   T1pILdStEncode<0b101, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 579                  AddrModeT1_2, IIC_iLoad_bh_r,
 580                  "ldrh", "\t$dst, $addr",
 581                  [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 582
 583 def tLDRHi:                     // A8.6.73
 584   T1pILdStEncodeImm<0b1000, 1, (outs tGPR:$Rt), (ins t_addrmode_s2:$addr),
 585                     AddrModeT1_2, IIC_iLoad_bh_r,
 586                     "ldrh", "\t$Rt, $addr",
 587                     []>;
 588
 589 let AddedComplexity = 10 in
 590 def tLDRSB :                    // A8.6.80
 591   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 592                  AddrModeT1_1, IIC_iLoad_bh_r,
 593                  "ldrsb", "\t$dst, $addr",
 594                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 595
 596 let AddedComplexity = 10 in
 597 def tLDRSH :                    // A8.6.84
 598   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 599                  AddrModeT1_2, IIC_iLoad_bh_r,
 600                  "ldrsh", "\t$dst, $addr",
 601                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 602
 603 let canFoldAsLoad = 1 in
 604 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 605                   "ldr", "\t$Rt, $addr",
 606                   [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 607               T1LdStSP<{1,?,?}> {
 608   bits<3> Rt;
 609   bits<8> addr;
 610   let Inst{10-8} = Rt;
 611   let Inst{7-0} = addr;
 612 }
 613
 614 // Special instruction for restore. It cannot clobber condition register
 615 // when it's expanded by eliminateCallFramePseudoInstr().
 616 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 617 // FIXME: Pseudo for tLDRspi
 618 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 619                     "ldr", "\t$dst, $addr", []>,
 620                T1LdStSP<{1,?,?}>;
 621
 622 // Load tconstpool
 623 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 624 let canFoldAsLoad = 1, isReMaterializable = 1 in
 625 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins i32imm:$addr), IIC_iLoad_i,
 626                   "ldr", ".n\t$Rt, $addr",
 627                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 628               T1Encoding<{0,1,0,0,1,?}> {
 629   // A6.2 & A8.6.59
 630   bits<3> Rt;
 631   let Inst{10-8} = Rt;
 632   // FIXME: Finish for the addr.
 633 }
 634
 635 // Special LDR for loads from non-pc-relative constpools.
 636 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 637     isReMaterializable = 1 in
 638 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 639                   "ldr", "\t$dst, $addr", []>,
 640               T1LdStSP<{1,?,?}>;
 641
 642 def tSTR :                      // A8.6.194
 643   T1pILdStEncode<0b000, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 644                  AddrModeT1_4, IIC_iStore_r,
 645                  "str", "\t$src, $addr",
 646                  [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 647
 648 def tSTRi :                     // A8.6.192
 649   T1pILdStEncodeImm<0b0110, 0, (outs), (ins tGPR:$Rt, t_addrmode_s4:$addr),
 650                     AddrModeT1_4, IIC_iStore_r,
 651                     "str", "\t$Rt, $addr",
 652                     []>;
 653
 654 def tSTRB :                     // A8.6.197
 655   T1pILdStEncode<0b010, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 656                  AddrModeT1_1, IIC_iStore_bh_r,
 657                  "strb", "\t$src, $addr",
 658                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 659
 660 def tSTRBi :                    // A8.6.195
 661   T1pILdStEncodeImm<0b0111, 0, (outs), (ins tGPR:$Rt, t_addrmode_s1:$addr),
 662                     AddrModeT1_1, IIC_iStore_bh_r,
 663                     "strb", "\t$Rt, $addr",
 664                     []>;
 665
 666 def tSTRH :                     // A8.6.207
 667   T1pILdStEncode<0b001, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 668                  AddrModeT1_2, IIC_iStore_bh_r,
 669                  "strh", "\t$src, $addr",
 670                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 671
 672 def tSTRHi :                    // A8.6.205
 673   T1pILdStEncodeImm<0b1000, 0, (outs), (ins tGPR:$Rt, t_addrmode_s2:$addr),
 674                     AddrModeT1_2, IIC_iStore_bh_r,
 675                     "strh", "\t$Rt, $addr",
 676                     []>;
 677
 678 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 679                    "str", "\t$Rt, $addr",
 680                    [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 681               T1LdStSP<{0,?,?}> {
 682   bits<3> Rt;
 683   bits<8> addr;
 684   let Inst{10-8} = Rt;
 685   let Inst{7-0} = addr;
 686 }
 687
 688 let mayStore = 1, neverHasSideEffects = 1 in
 689 // Special instruction for spill. It cannot clobber condition register when it's
 690 // expanded by eliminateCallFramePseudoInstr().
 691 // FIXME: Pseudo for tSTRspi
 692 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 693                   "str", "\t$src, $addr", []>,
 694              T1LdStSP<{0,?,?}>;
 695
 696 //===----------------------------------------------------------------------===//
 697 //  Load / store multiple Instructions.
 698 //
 699
 700 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 701                            InstrItinClass itin_upd, bits<6> T1Enc,
 702                            bit L_bit> {
 703   def IA :
 704     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 705         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 706        T1Encoding<T1Enc> {
 707     bits<3> Rn;
 708     bits<8> regs;
 709     let Inst{10-8} = Rn;
 710     let Inst{7-0}  = regs;
 711   }
 712   def IA_UPD :
 713     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 714          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 715         T1Encoding<T1Enc> {
 716     bits<3> Rn;
 717     bits<8> regs;
 718     let Inst{10-8} = Rn;
 719     let Inst{7-0}  = regs;
 720   }
 721 }
 722
 723 // These require base address to be written back or one of the loaded regs.
 724 let neverHasSideEffects = 1 in {
 725
 726 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 727 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 728                             {1,1,0,0,1,?}, 1>;
 729
 730 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 731 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 732                             {1,1,0,0,0,?}, 0>;
 733
 734 } // neverHasSideEffects
 735
 736 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 737 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 738                IIC_iPop,
 739                "pop${p}\t$regs", []>,
 740            T1Misc<{1,1,0,?,?,?,?}> {
 741   bits<16> regs;
 742   let Inst{8}   = regs{15};
 743   let Inst{7-0} = regs{7-0};
 744 }
 745
 746 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 747 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 748                 IIC_iStore_m,
 749                 "push${p}\t$regs", []>,
 750             T1Misc<{0,1,0,?,?,?,?}> {
 751   bits<16> regs;
 752   let Inst{8}   = regs{14};
 753   let Inst{7-0} = regs{7-0};
 754 }
 755
 756 //===----------------------------------------------------------------------===//
 757 //  Arithmetic Instructions.
 758 //
 759
 760 // Helper classes for encoding T1pI patterns:
 761 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 762                    string opc, string asm, list<dag> pattern>
 763     : T1pI<oops, iops, itin, opc, asm, pattern>,
 764       T1DataProcessing<opA> {
 765   bits<3> Rm;
 766   bits<3> Rn;
 767   let Inst{5-3} = Rm;
 768   let Inst{2-0} = Rn;
 769 }
 770 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 771                      string opc, string asm, list<dag> pattern>
 772     : T1pI<oops, iops, itin, opc, asm, pattern>,
 773       T1Misc<opA> {
 774   bits<3> Rm;
 775   bits<3> Rd;
 776   let Inst{5-3} = Rm;
 777   let Inst{2-0} = Rd;
 778 }
 779
 780 // Helper classes for encoding T1sI patterns:
 781 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 782                    string opc, string asm, list<dag> pattern>
 783     : T1sI<oops, iops, itin, opc, asm, pattern>,
 784       T1DataProcessing<opA> {
 785   bits<3> Rd;
 786   bits<3> Rn;
 787   let Inst{5-3} = Rn;
 788   let Inst{2-0} = Rd;
 789 }
 790 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 791                     string opc, string asm, list<dag> pattern>
 792     : T1sI<oops, iops, itin, opc, asm, pattern>,
 793       T1General<opA> {
 794   bits<3> Rm;
 795   bits<3> Rn;
 796   bits<3> Rd;
 797   let Inst{8-6} = Rm;
 798   let Inst{5-3} = Rn;
 799   let Inst{2-0} = Rd;
 800 }
 801 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 802                        string opc, string asm, list<dag> pattern>
 803     : T1sI<oops, iops, itin, opc, asm, pattern>,
 804       T1General<opA> {
 805   bits<3> Rd;
 806   bits<3> Rm;
 807   let Inst{5-3} = Rm;
 808   let Inst{2-0} = Rd;
 809 }
 810
 811 // Helper classes for encoding T1sIt patterns:
 812 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 813                     string opc, string asm, list<dag> pattern>
 814     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 815       T1DataProcessing<opA> {
 816   bits<3> Rdn;
 817   bits<3> Rm;
 818   let Inst{5-3} = Rm;
 819   let Inst{2-0} = Rdn;
 820 }
 821 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 822                         string opc, string asm, list<dag> pattern>
 823     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 824       T1General<opA> {
 825   bits<3> Rdn;
 826   bits<8> imm8;
 827   let Inst{10-8} = Rdn;
 828   let Inst{7-0}  = imm8;
 829 }
 830
 831 // Add with carry register
 832 let isCommutable = 1, Uses = [CPSR] in
 833 def tADC :                      // A8.6.2
 834   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 835                 "adc", "\t$Rdn, $Rm",
 836                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 837
 838 // Add immediate
 839 def tADDi3 :                    // A8.6.4 T1
 840   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3), IIC_iALUi,
 841                    "add", "\t$Rd, $Rm, $imm3",
 842                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 843   bits<3> imm3;
 844   let Inst{8-6} = imm3;
 845 }
 846
 847 def tADDi8 :                    // A8.6.4 T2
 848   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 849                     IIC_iALUi,
 850                     "add", "\t$Rdn, $imm8",
 851                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 852
 853 // Add register
 854 let isCommutable = 1 in
 855 def tADDrr :                    // A8.6.6 T1
 856   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 857                 IIC_iALUr,
 858                 "add", "\t$Rd, $Rn, $Rm",
 859                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 860
 861 let neverHasSideEffects = 1 in
 862 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 863                      "add", "\t$Rdn, $Rm", []>,
 864                T1Special<{0,0,?,?}> {
 865   // A8.6.6 T2
 866   bits<4> Rdn;
 867   bits<4> Rm;
 868   let Inst{7}   = Rdn{3};
 869   let Inst{6-3} = Rm;
 870   let Inst{2-0} = Rdn{2-0};
 871 }
 872
 873 // AND register
 874 let isCommutable = 1 in
 875 def tAND :                      // A8.6.12
 876   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 877                 IIC_iBITr,
 878                 "and", "\t$Rdn, $Rm",
 879                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 880
 881 // ASR immediate
 882 def tASRri :                    // A8.6.14
 883   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 884                    IIC_iMOVsi,
 885                    "asr", "\t$Rd, $Rm, $imm5",
 886                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 887   bits<5> imm5;
 888   let Inst{10-6} = imm5;
 889 }
 890
 891 // ASR register
 892 def tASRrr :                    // A8.6.15
 893   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 894                 IIC_iMOVsr,
 895                 "asr", "\t$Rdn, $Rm",
 896                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 897
 898 // BIC register
 899 def tBIC :                      // A8.6.20
 900   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 901                 IIC_iBITr,
 902                 "bic", "\t$Rdn, $Rm",
 903                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 904
 905 // CMN register
 906 let isCompare = 1, Defs = [CPSR] in {
 907 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 908 //       Compare-to-zero still works out, just not the relationals
 909 //def tCMN :                     // A8.6.33
 910 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 911 //               IIC_iCMPr,
 912 //               "cmn", "\t$lhs, $rhs",
 913 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 914
 915 def tCMNz :                     // A8.6.33
 916   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 917                IIC_iCMPr,
 918                "cmn", "\t$Rn, $Rm",
 919                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 920
 921 } // isCompare = 1, Defs = [CPSR]
 922
 923 // CMP immediate
 924 let isCompare = 1, Defs = [CPSR] in {
 925 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 926                   "cmp", "\t$Rn, $imm8",
 927                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 928              T1General<{1,0,1,?,?}> {
 929   // A8.6.35
 930   bits<3> Rn;
 931   bits<8> imm8;
 932   let Inst{10-8} = Rn;
 933   let Inst{7-0}  = imm8;
 934 }
 935
 936 // CMP register
 937 def tCMPr :                     // A8.6.36 T1
 938   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 939                IIC_iCMPr,
 940                "cmp", "\t$Rn, $Rm",
 941                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 942
 943 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 944                    "cmp", "\t$Rn, $Rm", []>,
 945               T1Special<{0,1,?,?}> {
 946   // A8.6.36 T2
 947   bits<4> Rm;
 948   bits<4> Rn;
 949   let Inst{7}   = Rn{3};
 950   let Inst{6-3} = Rm;
 951   let Inst{2-0} = Rn{2-0};
 952 }
 953 } // isCompare = 1, Defs = [CPSR]
 954
 955
 956 // XOR register
 957 let isCommutable = 1 in
 958 def tEOR :                      // A8.6.45
 959   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 960                 IIC_iBITr,
 961                 "eor", "\t$Rdn, $Rm",
 962                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 963
 964 // LSL immediate
 965 def tLSLri :                    // A8.6.88
 966   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 967                    IIC_iMOVsi,
 968                    "lsl", "\t$Rd, $Rm, $imm5",
 969                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 970   bits<5> imm5;
 971   let Inst{10-6} = imm5;
 972 }
 973
 974 // LSL register
 975 def tLSLrr :                    // A8.6.89
 976   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 977                 IIC_iMOVsr,
 978                 "lsl", "\t$Rdn, $Rm",
 979                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 980
 981 // LSR immediate
 982 def tLSRri :                    // A8.6.90
 983   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 984                    IIC_iMOVsi,
 985                    "lsr", "\t$Rd, $Rm, $imm5",
 986                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
 987   bits<5> imm5;
 988   let Inst{10-6} = imm5;
 989 }
 990
 991 // LSR register
 992 def tLSRrr :                    // A8.6.91
 993   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 994                 IIC_iMOVsr,
 995                 "lsr", "\t$Rdn, $Rm",
 996                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
 997
 998 // Move register
 999 let isMoveImm = 1 in
1000 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
1001                   "mov", "\t$Rd, $imm8",
1002                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1003              T1General<{1,0,0,?,?}> {
1004   // A8.6.96
1005   bits<3> Rd;
1006   bits<8> imm8;
1007   let Inst{10-8} = Rd;
1008   let Inst{7-0}  = imm8;
1009 }
1010
1011 // TODO: A7-73: MOV(2) - mov setting flag.
1012
1013 let neverHasSideEffects = 1 in {
1014 // FIXME: Make this predicable.
1015 def tMOVr       : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1016                       "mov\t$Rd, $Rm", []>,
1017                   T1Special<0b1000> {
1018   // A8.6.97
1019   bits<4> Rd;
1020   bits<4> Rm;
1021   // Bits {7-6} are encoded by the T1Special value.
1022   let Inst{5-3} = Rm{2-0};
1023   let Inst{2-0} = Rd{2-0};
1024 }
1025 let Defs = [CPSR] in
1026 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1027                       "movs\t$Rd, $Rm", []>, Encoding16 {
1028   // A8.6.97
1029   bits<3> Rd;
1030   bits<3> Rm;
1031   let Inst{15-6} = 0b0000000000;
1032   let Inst{5-3}  = Rm;
1033   let Inst{2-0}  = Rd;
1034 }
1035
1036 // FIXME: Make these predicable.
1037 def tMOVgpr2tgpr : T1I<(outs tGPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1038                        "mov\t$Rd, $Rm", []>,
1039                    T1Special<{1,0,0,?}> {
1040   // A8.6.97
1041   bits<4> Rd;
1042   bits<4> Rm;
1043   // Bit {7} is encoded by the T1Special value.
1044   let Inst{6-3} = Rm;
1045   let Inst{2-0} = Rd{2-0};
1046 }
1047 def tMOVtgpr2gpr : T1I<(outs GPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1048                        "mov\t$Rd, $Rm", []>,
1049                    T1Special<{1,0,?,0}> {
1050   // A8.6.97
1051   bits<4> Rd;
1052   bits<4> Rm;
1053   // Bit {6} is encoded by the T1Special value.
1054   let Inst{7}   = Rd{3};
1055   let Inst{5-3} = Rm{2-0};
1056   let Inst{2-0} = Rd{2-0};
1057 }
1058 def tMOVgpr2gpr  : T1I<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1059                        "mov\t$Rd, $Rm", []>,
1060                    T1Special<{1,0,?,?}> {
1061   // A8.6.97
1062   bits<4> Rd;
1063   bits<4> Rm;
1064   let Inst{7}   = Rd{3};
1065   let Inst{6-3} = Rm;
1066   let Inst{2-0} = Rd{2-0};
1067 }
1068 } // neverHasSideEffects
1069
1070 // Multiply register
1071 let isCommutable = 1 in
1072 def tMUL :                      // A8.6.105 T1
1073   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1074                 IIC_iMUL32,
1075                 "mul", "\t$Rdn, $Rm, $Rdn",
1076                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1077
1078 // Move inverse register
1079 def tMVN :                      // A8.6.107
1080   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1081                "mvn", "\t$Rd, $Rn",
1082                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1083
1084 // Bitwise or register
1085 let isCommutable = 1 in
1086 def tORR :                      // A8.6.114
1087   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1088                 IIC_iBITr,
1089                 "orr", "\t$Rdn, $Rm",
1090                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1091
1092 // Swaps
1093 def tREV :                      // A8.6.134
1094   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1095                  IIC_iUNAr,
1096                  "rev", "\t$Rd, $Rm",
1097                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1098                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1099
1100 def tREV16 :                    // A8.6.135
1101   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1102                  IIC_iUNAr,
1103                  "rev16", "\t$Rd, $Rm",
1104              [(set tGPR:$Rd,
1105                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1106                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1107                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1108                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1109                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1110
1111 def tREVSH :                    // A8.6.136
1112   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1113                  IIC_iUNAr,
1114                  "revsh", "\t$Rd, $Rm",
1115                  [(set tGPR:$Rd,
1116                        (sext_inreg
1117                          (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1118                              (shl tGPR:$Rm, (i32 8))), i16))]>,
1119                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1120
1121 // Rotate right register
1122 def tROR :                      // A8.6.139
1123   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1124                 IIC_iMOVsr,
1125                 "ror", "\t$Rdn, $Rm",
1126                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1127
1128 // Negate register
1129 def tRSB :                      // A8.6.141
1130   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1131                IIC_iALUi,
1132                "rsb", "\t$Rd, $Rn, #0",
1133                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1134
1135 // Subtract with carry register
1136 let Uses = [CPSR] in
1137 def tSBC :                      // A8.6.151
1138   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1139                 IIC_iALUr,
1140                 "sbc", "\t$Rdn, $Rm",
1141                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1142
1143 // Subtract immediate
1144 def tSUBi3 :                    // A8.6.210 T1
1145   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1146                    IIC_iALUi,
1147                    "sub", "\t$Rd, $Rm, $imm3",
1148                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1149   bits<3> imm3;
1150   let Inst{8-6} = imm3;
1151 }
1152
1153 def tSUBi8 :                    // A8.6.210 T2
1154   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1155                     IIC_iALUi,
1156                     "sub", "\t$Rdn, $imm8",
1157                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1158
1159 // Subtract register
1160 def tSUBrr :                    // A8.6.212
1161   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1162                 IIC_iALUr,
1163                 "sub", "\t$Rd, $Rn, $Rm",
1164                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1165
1166 // TODO: A7-96: STMIA - store multiple.
1167
1168 // Sign-extend byte
1169 def tSXTB :                     // A8.6.222
1170   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1171                  IIC_iUNAr,
1172                  "sxtb", "\t$Rd, $Rm",
1173                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1174                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1175
1176 // Sign-extend short
1177 def tSXTH :                     // A8.6.224
1178   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1179                  IIC_iUNAr,
1180                  "sxth", "\t$Rd, $Rm",
1181                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1182                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1183
1184 // Test
1185 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1186 def tTST :                      // A8.6.230
1187   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1188                "tst", "\t$Rn, $Rm",
1189                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1190
1191 // Zero-extend byte
1192 def tUXTB :                     // A8.6.262
1193   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1194                  IIC_iUNAr,
1195                  "uxtb", "\t$Rd, $Rm",
1196                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1197                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1198
1199 // Zero-extend short
1200 def tUXTH :                     // A8.6.264
1201   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1202                  IIC_iUNAr,
1203                  "uxth", "\t$Rd, $Rm",
1204                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1205                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1206
1207 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1208 // Expanded after instruction selection into a branch sequence.
1209 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1210   def tMOVCCr_pseudo :
1211   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1212               NoItinerary,
1213              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1214
1215
1216 // 16-bit movcc in IT blocks for Thumb2.
1217 let neverHasSideEffects = 1 in {
1218 def tMOVCCr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iCMOVr,
1219                     "mov", "\t$Rdn, $Rm", []>,
1220               T1Special<{1,0,?,?}> {
1221   bits<4> Rdn;
1222   bits<4> Rm;
1223   let Inst{7}   = Rdn{3};
1224   let Inst{6-3} = Rm;
1225   let Inst{2-0} = Rdn{2-0};
1226 }
1227
1228 let isMoveImm = 1 in
1229 def tMOVCCi : T1pIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$Rm), IIC_iCMOVi,
1230                     "mov", "\t$Rdn, $Rm", []>,
1231               T1General<{1,0,0,?,?}> {
1232   bits<3> Rdn;
1233   bits<8> Rm;
1234   let Inst{10-8} = Rdn;
1235   let Inst{7-0}  = Rm;
1236 }
1237
1238 } // neverHasSideEffects
1239
1240 // tLEApcrel - Load a pc-relative address into a register without offending the
1241 // assembler.
1242 let neverHasSideEffects = 1, isReMaterializable = 1 in
1243 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1244                     "adr${p}\t$Rd, #$label", []>,
1245                 T1Encoding<{1,0,1,0,0,?}> {
1246   // A6.2 & A8.6.10
1247   bits<3> Rd;
1248   let Inst{10-8} = Rd;
1249   // FIXME: Add label encoding/fixup
1250 }
1251
1252 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1253                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1254                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1255                   T1Encoding<{1,0,1,0,0,?}> {
1256   // A6.2 & A8.6.10
1257   bits<3> Rd;
1258   let Inst{10-8} = Rd;
1259   // FIXME: Add label encoding/fixup
1260 }
1261
1262 //===----------------------------------------------------------------------===//
1263 // TLS Instructions
1264 //
1265
1266 // __aeabi_read_tp preserves the registers r1-r3.
1267 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1268 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1269                    "bl\t__aeabi_read_tp",
1270                    [(set R0, ARMthread_pointer)]> {
1271   // Encoding is 0xf7fffffe.
1272   let Inst = 0xf7fffffe;
1273 }
1274
1275 //===----------------------------------------------------------------------===//
1276 // SJLJ Exception handling intrinsics
1277 //
1278
1279 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1280 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1281 // from some other function to get here, and we're using the stack frame for the
1282 // containing function to save/restore registers, we can't keep anything live in
1283 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1284 // tromped upon when we get here from a longjmp(). We force everthing out of
1285 // registers except for our own input by listing the relevant registers in
1286 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1287 // preserve all of the callee-saved resgisters, which is exactly what we want.
1288 // $val is a scratch register for our use.
1289 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1290     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1291 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1292                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1293                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1294
1295 // FIXME: Non-Darwin version(s)
1296 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1297     Defs = [ R7, LR, SP ] in
1298 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1299                               AddrModeNone, SizeSpecial, IndexModeNone,
1300                               Pseudo, NoItinerary, "", "",
1301                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1302                              Requires<[IsThumb, IsDarwin]>;
1303
1304 //===----------------------------------------------------------------------===//
1305 // Non-Instruction Patterns
1306 //
1307
1308 // Comparisons
1309 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1310             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1311 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1312             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1313
1314 // Add with carry
1315 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1316             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1317 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1318             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1319 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1320             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1321
1322 // Subtract with carry
1323 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1324             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1325 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1326             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1327 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1328             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1329
1330 // ConstantPool, GlobalAddress
1331 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1332 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1333
1334 // JumpTable
1335 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1336             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1337
1338 // Direct calls
1339 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1340       Requires<[IsThumb, IsNotDarwin]>;
1341 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1342       Requires<[IsThumb, IsDarwin]>;
1343
1344 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1345       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1346 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1347       Requires<[IsThumb, HasV5T, IsDarwin]>;
1348
1349 // Indirect calls to ARM routines
1350 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1351       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1352 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1353       Requires<[IsThumb, HasV5T, IsDarwin]>;
1354
1355 // zextload i1 -> zextload i8
1356 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1357             (tLDRB t_addrmode_s1:$addr)>;
1358
1359 // extload -> zextload
1360 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1361 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1362 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1363
1364 // If it's impossible to use [r,r] address mode for sextload, select to
1365 // ldr{b|h} + sxt{b|h} instead.
1366 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1367             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1368       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1369 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1370             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1371       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1372
1373 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1374             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1375 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1376             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1377
1378 // Large immediate handling.
1379
1380 // Two piece imms.
1381 def : T1Pat<(i32 thumb_immshifted:$src),
1382             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1383                     (thumb_immshifted_shamt imm:$src))>;
1384
1385 def : T1Pat<(i32 imm0_255_comp:$src),
1386             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1387
1388 // Pseudo instruction that combines ldr from constpool and add pc. This should
1389 // be expanded into two instructions late to allow if-conversion and
1390 // scheduling.
1391 let isReMaterializable = 1 in
1392 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1393                              NoItinerary,
1394                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1395                                            imm:$cp))]>,
1396                Requires<[IsThumb, IsThumb1Only]>;