lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift. This uses
  54 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  55 // to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def t_brtarget : Operand<i32> {
  78   let EncoderMethod = "getThumbBRTargetOpValue";
  79 }
  80
  81 def t_bltarget : Operand<i32> {
  82   let EncoderMethod = "getThumbBLTargetOpValue";
  83 }
  84
  85 def MemModeThumbAsmOperand : AsmOperandClass {
  86   let Name = "MemModeThumb";
  87   let SuperClasses = [];
  88 }
  89
  90 // t_addrmode_rr := reg + reg
  91 //
  92 def t_addrmode_rr : Operand<i32>,
  93                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  94   let PrintMethod = "printThumbAddrModeRROperand";
  95   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  96 }
  97
  98 // t_addrmode_s4 := reg + reg
  99 //                  reg + imm5 * 4
 100 //
 101 def t_addrmode_s4 : Operand<i32>,
 102                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
 103   let EncoderMethod = "getAddrModeS4OpValue";
 104   let PrintMethod = "printThumbAddrModeS4Operand";
 105   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 106   let ParserMatchClass = MemModeThumbAsmOperand;
 107 }
 108
 109 // t_addrmode_s2 := reg + reg
 110 //                  reg + imm5 * 2
 111 //
 112 def t_addrmode_s2 : Operand<i32>,
 113                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 114   let EncoderMethod = "getAddrModeS2OpValue";
 115   let PrintMethod = "printThumbAddrModeS2Operand";
 116   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 117   let ParserMatchClass = MemModeThumbAsmOperand;
 118 }
 119
 120 // t_addrmode_s1 := reg + reg
 121 //                  reg + imm5
 122 //
 123 def t_addrmode_s1 : Operand<i32>,
 124                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 125   let EncoderMethod = "getAddrModeS1OpValue";
 126   let PrintMethod = "printThumbAddrModeS1Operand";
 127   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 128   let ParserMatchClass = MemModeThumbAsmOperand;
 129 }
 130
 131 // t_addrmode_sp := sp + imm8 * 4
 132 //
 133 def t_addrmode_sp : Operand<i32>,
 134                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 135   let EncoderMethod = "getAddrModeThumbSPOpValue";
 136   let PrintMethod = "printThumbAddrModeSPOperand";
 137   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 138   let ParserMatchClass = MemModeThumbAsmOperand;
 139 }
 140
 141 // t_addrmode_pc := <label> => pc + imm8 * 4
 142 //
 143 def t_addrmode_pc : Operand<i32> {
 144   let EncoderMethod = "getAddrModePCOpValue";
 145   let ParserMatchClass = MemModeThumbAsmOperand;
 146 }
 147
 148 //===----------------------------------------------------------------------===//
 149 //  Miscellaneous Instructions.
 150 //
 151
 152 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 153 // from removing one half of the matched pairs. That breaks PEI, which assumes
 154 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 155 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 156 def tADJCALLSTACKUP :
 157   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 158              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 159             Requires<[IsThumb, IsThumb1Only]>;
 160
 161 def tADJCALLSTACKDOWN :
 162   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 163              [(ARMcallseq_start imm:$amt)]>,
 164             Requires<[IsThumb, IsThumb1Only]>;
 165 }
 166
 167 // T1Disassembly - A simple class to make encoding some disassembly patterns
 168 // easier and less verbose.
 169 class T1Disassembly<bits<2> op1, bits<8> op2>
 170   : T1Encoding<0b101111> {
 171   let Inst{9-8} = op1;
 172   let Inst{7-0} = op2;
 173 }
 174
 175 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 176                 [/* For disassembly only; pattern left blank */]>,
 177            T1Disassembly<0b11, 0x00>; // A8.6.110
 178
 179 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 180                   [/* For disassembly only; pattern left blank */]>,
 181            T1Disassembly<0b11, 0x10>; // A8.6.410
 182
 183 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 184                 [/* For disassembly only; pattern left blank */]>,
 185            T1Disassembly<0b11, 0x20>; // A8.6.408
 186
 187 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 188                 [/* For disassembly only; pattern left blank */]>,
 189            T1Disassembly<0b11, 0x30>; // A8.6.409
 190
 191 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 192                 [/* For disassembly only; pattern left blank */]>,
 193            T1Disassembly<0b11, 0x40>; // A8.6.157
 194
 195 // The i32imm operand $val can be used by a debugger to store more information
 196 // about the breakpoint.
 197 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 198                 [/* For disassembly only; pattern left blank */]>,
 199            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 200   // A8.6.22
 201   bits<8> val;
 202   let Inst{7-0} = val;
 203 }
 204
 205 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 206                     [/* For disassembly only; pattern left blank */]>,
 207                 T1Encoding<0b101101> {
 208   // A8.6.156
 209   let Inst{9-5} = 0b10010;
 210   let Inst{4}   = 1;
 211   let Inst{3}   = 1;            // Big-Endian
 212   let Inst{2-0} = 0b000;
 213 }
 214
 215 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 216                     [/* For disassembly only; pattern left blank */]>,
 217                 T1Encoding<0b101101> {
 218   // A8.6.156
 219   let Inst{9-5} = 0b10010;
 220   let Inst{4}   = 1;
 221   let Inst{3}   = 0;            // Little-Endian
 222   let Inst{2-0} = 0b000;
 223 }
 224
 225 // Change Processor State is a system instruction -- for disassembly only.
 226 // The singleton $opt operand contains the following information:
 227 //
 228 //   opt{4-0} = mode ==> don't care
 229 //   opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 230 //   opt{8-6} = AIF from Inst{2-0}
 231 //   opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 232 //
 233 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 234 // CPS which has more options.
 235 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 236               [/* For disassembly only; pattern left blank */]>,
 237            T1Misc<0b0110011> {
 238   // A8.6.38 & B6.1.1
 239   let Inst{3} = 0;
 240   // FIXME: Finish encoding.
 241 }
 242
 243 // For both thumb1 and thumb2.
 244 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 245 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 246                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 247               T1Special<{0,0,?,?}> {
 248   // A8.6.6
 249   bits<3> dst;
 250   let Inst{6-3} = 0b1111; // Rm = pc
 251   let Inst{2-0} = dst;
 252 }
 253
 254 // PC relative add (ADR).
 255 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 256                    "add\t$dst, pc, $rhs", []>,
 257                T1Encoding<{1,0,1,0,0,?}> {
 258   // A6.2 & A8.6.10
 259   bits<3> dst;
 260   bits<8> rhs;
 261   let Inst{10-8} = dst;
 262   let Inst{7-0}  = rhs;
 263 }
 264
 265 // ADD <Rd>, sp, #<imm8>
 266 // This is rematerializable, which is particularly useful for taking the
 267 // address of locals.
 268 let isReMaterializable = 1 in
 269 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 270                    "add\t$dst, $sp, $rhs", []>,
 271                T1Encoding<{1,0,1,0,1,?}> {
 272   // A6.2 & A8.6.8
 273   bits<3> dst;
 274   bits<8> rhs;
 275   let Inst{10-8} = dst;
 276   let Inst{7-0}  = rhs;
 277 }
 278
 279 // ADD sp, sp, #<imm7>
 280 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 281                   "add\t$dst, $rhs", []>,
 282               T1Misc<{0,0,0,0,0,?,?}> {
 283   // A6.2.5 & A8.6.8
 284   bits<7> rhs;
 285   let Inst{6-0} = rhs;
 286 }
 287
 288 // SUB sp, sp, #<imm7>
 289 // FIXME: The encoding and the ASM string don't match up.
 290 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 291                   "sub\t$dst, $rhs", []>,
 292               T1Misc<{0,0,0,0,1,?,?}> {
 293   // A6.2.5 & A8.6.214
 294   bits<7> rhs;
 295   let Inst{6-0} = rhs;
 296 }
 297
 298 // ADD <Rm>, sp
 299 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 300                   "add\t$dst, $rhs", []>,
 301               T1Special<{0,0,?,?}> {
 302   // A8.6.9 Encoding T1
 303   bits<4> dst;
 304   let Inst{7}   = dst{3};
 305   let Inst{6-3} = 0b1101;
 306   let Inst{2-0} = dst{2-0};
 307 }
 308
 309 // ADD sp, <Rm>
 310 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 311                   "add\t$dst, $rhs", []>,
 312               T1Special<{0,0,?,?}> {
 313   // A8.6.9 Encoding T2
 314   bits<4> dst;
 315   let Inst{7} = 1;
 316   let Inst{6-3} = dst;
 317   let Inst{2-0} = 0b101;
 318 }
 319
 320 //===----------------------------------------------------------------------===//
 321 //  Control Flow Instructions.
 322 //
 323
 324 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 325   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 326                    [(ARMretflag)]>,
 327                 T1Special<{1,1,0,?}> {
 328     // A6.2.3 & A8.6.25
 329     let Inst{6-3} = 0b1110; // Rm = lr
 330     let Inst{2-0} = 0b000;
 331   }
 332
 333   // Alternative return instruction used by vararg functions.
 334   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 335                           IIC_Br, "bx\t$Rm",
 336                           []>,
 337                        T1Special<{1,1,0,?}> {
 338     // A6.2.3 & A8.6.25
 339     bits<4> Rm;
 340     let Inst{6-3} = Rm;
 341     let Inst{2-0} = 0b000;
 342   }
 343 }
 344
 345 // Indirect branches
 346 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 347   def tBRIND : TI<(outs), (ins GPR:$Rm),
 348                   IIC_Br,
 349                   "mov\tpc, $Rm",
 350                   [(brind GPR:$Rm)]>,
 351                T1Special<{1,0,?,?}> {
 352     // A8.6.97
 353     bits<4> Rm;
 354     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 355     let Inst{6-3} = Rm;
 356     let Inst{2-0} = 0b111;
 357   }
 358 }
 359
 360 // FIXME: remove when we have a way to marking a MI with these properties.
 361 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 362     hasExtraDefRegAllocReq = 1 in
 363 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 364                    IIC_iPop_Br,
 365                    "pop${p}\t$regs", []>,
 366                T1Misc<{1,1,0,?,?,?,?}> {
 367   // A8.6.121
 368   bits<16> regs;
 369   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 370   let Inst{7-0} = regs{7-0};
 371 }
 372
 373 // All calls clobber the non-callee saved registers. SP is marked as a use to
 374 // prevent stack-pointer assignments that appear immediately before calls from
 375 // potentially appearing dead.
 376 let isCall = 1,
 377   // On non-Darwin platforms R9 is callee-saved.
 378   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 379           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 380           D16, D17, D18, D19, D20, D21, D22, D23,
 381           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 382   Uses = [SP] in {
 383   // Also used for Thumb2
 384   def tBL  : TIx2<0b11110, 0b11, 1,
 385                   (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 386                   "bl\t$func",
 387                   [(ARMtcall tglobaladdr:$func)]>,
 388              Requires<[IsThumb, IsNotDarwin]> {
 389     bits<21> func;
 390     let Inst{25-16} = func{20-11};
 391     let Inst{13} = 1;
 392     let Inst{11} = 1;
 393     let Inst{10-0} = func{10-0};
 394   }
 395
 396   // ARMv5T and above, also used for Thumb2
 397   def tBLXi : TIx2<0b11110, 0b11, 0,
 398                    (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 399                    "blx\t$func",
 400                    [(ARMcall tglobaladdr:$func)]>,
 401               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 402     bits<21> func;
 403     let Inst{25-16} = func{20-11};
 404     let Inst{13} = 1;
 405     let Inst{11} = 1;
 406     let Inst{10-1} = func{10-1};
 407     let Inst{0} = 0; // func{0} is assumed zero
 408   }
 409
 410   // Also used for Thumb2
 411   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 412                   "blx\t$func",
 413                   [(ARMtcall GPR:$func)]>,
 414               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 415               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 416
 417   // ARMv4T
 418   // FIXME: Should be a pseudo.
 419   let isCodeGenOnly = 1 in
 420   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 421                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 422                   "mov\tlr, pc\n\tbx\t$func",
 423                   [(ARMcall_nolink tGPR:$func)]>,
 424             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 425 }
 426
 427 let isCall = 1,
 428   // On Darwin R9 is call-clobbered.
 429   // R7 is marked as a use to prevent frame-pointer assignments from being
 430   // moved above / below calls.
 431   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 432           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 433           D16, D17, D18, D19, D20, D21, D22, D23,
 434           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 435   Uses = [R7, SP] in {
 436   // Also used for Thumb2
 437   def tBLr9 : TIx2<0b11110, 0b11, 1,
 438                    (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 439                    IIC_Br, "bl${p}\t$func",
 440                    [(ARMtcall tglobaladdr:$func)]>,
 441               Requires<[IsThumb, IsDarwin]> {
 442     bits<21> func;
 443     let Inst{25-16} = func{20-11};
 444     let Inst{13} = 1;
 445     let Inst{11} = 1;
 446     let Inst{10-0} = func{10-0};
 447   }
 448
 449   // ARMv5T and above, also used for Thumb2
 450   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 451                       (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 452                       IIC_Br, "blx${p}\t$func",
 453                       [(ARMcall tglobaladdr:$func)]>,
 454                  Requires<[IsThumb, HasV5T, IsDarwin]> {
 455     bits<21> func;
 456     let Inst{25-16} = func{20-11};
 457     let Inst{13} = 1;
 458     let Inst{11} = 1;
 459     let Inst{10-1} = func{10-1};
 460     let Inst{0} = 0; // func{0} is assumed zero
 461   }
 462
 463   // Also used for Thumb2
 464   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 465                     "blx${p}\t$func",
 466                     [(ARMtcall GPR:$func)]>,
 467                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 468                  T1Special<{1,1,1,?}> {
 469     // A6.2.3 & A8.6.24
 470     bits<4> func;
 471     let Inst{6-3} = func;
 472     let Inst{2-0} = 0b000;
 473   }
 474
 475   // ARMv4T
 476   let isCodeGenOnly = 1 in
 477   // FIXME: Should be a pseudo.
 478   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 479                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 480                    "mov\tlr, pc\n\tbx\t$func",
 481                    [(ARMcall_nolink tGPR:$func)]>,
 482               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 483 }
 484
 485 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 486   let isPredicable = 1 in
 487   def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 488                  "b\t$target", [(br bb:$target)]>,
 489              T1Encoding<{1,1,1,0,0,?}>;
 490
 491   // Far jump
 492   let Defs = [LR] in
 493   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 494                     "bl\t$target",[]>;
 495
 496   def tBR_JTr : tPseudoInst<(outs),
 497                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 498                       Size2Bytes, IIC_Br,
 499                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 500     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 501   }
 502 }
 503
 504 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 505 // a two-value operand where a dag node expects two operands. :(
 506 let isBranch = 1, isTerminator = 1 in
 507   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$p), IIC_Br,
 508                  "b${p}\t$target",
 509                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 510              T1Encoding<{1,1,0,1,?,?}> {
 511   bits<4> p;
 512   let Inst{11-8} = p;
 513 }
 514
 515 // Compare and branch on zero / non-zero
 516 let isBranch = 1, isTerminator = 1 in {
 517   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_brtarget:$target), IIC_Br,
 518                   "cbz\t$Rn, $target", []>,
 519               T1Misc<{0,0,?,1,?,?,?}> {
 520     // A8.6.27
 521     bits<6> target;
 522     bits<3> Rn;
 523     let Inst{9}   = target{5};
 524     let Inst{7-3} = target{4-0};
 525     let Inst{2-0} = Rn;
 526   }
 527
 528   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, t_brtarget:$target), IIC_Br,
 529                   "cbnz\t$cmp, $target", []>,
 530               T1Misc<{1,0,?,1,?,?,?}> {
 531     // A8.6.27
 532     bits<6> target;
 533     bits<3> Rn;
 534     let Inst{9}   = target{5};
 535     let Inst{7-3} = target{4-0};
 536     let Inst{2-0} = Rn;
 537   }
 538 }
 539
 540 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 541 // A8.6.16 B: Encoding T1
 542 // If Inst{11-8} == 0b1111 then SEE SVC
 543 let isCall = 1, Uses = [SP] in
 544 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 545                 "svc", "\t$imm", []>, Encoding16 {
 546   bits<8> imm;
 547   let Inst{15-12} = 0b1101;
 548   let Inst{11-8}  = 0b1111;
 549   let Inst{7-0}   = imm;
 550 }
 551
 552 // The assembler uses 0xDEFE for a trap instruction.
 553 let isBarrier = 1, isTerminator = 1 in
 554 def tTRAP : TI<(outs), (ins), IIC_Br,
 555                "trap", [(trap)]>, Encoding16 {
 556   let Inst = 0xdefe;
 557 }
 558
 559 //===----------------------------------------------------------------------===//
 560 //  Load Store Instructions.
 561 //
 562
 563 let canFoldAsLoad = 1, isReMaterializable = 1 in
 564 def tLDR :                      // A8.6.60
 565   T1pILdStEncode<0b100, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 566                  AddrModeT1_4, IIC_iLoad_r,
 567                  "ldr", "\t$Rt, $addr",
 568                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>;
 569
 570 def tLDRi :                     // A8.6.57
 571   T1pILdStEncodeImm<0b0110, 1, (outs tGPR:$Rt), (ins t_addrmode_s4:$addr),
 572                     AddrModeT1_4, IIC_iLoad_r,
 573                     "ldr", "\t$Rt, $addr",
 574                     []>;
 575
 576 def tLDRB :                     // A8.6.64
 577   T1pILdStEncode<0b110, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 578                  AddrModeT1_1, IIC_iLoad_bh_r,
 579                  "ldrb", "\t$Rt, $addr",
 580                  [(set tGPR:$Rt, (zextloadi8 t_addrmode_s1:$addr))]>;
 581
 582 def tLDRBi :                    // A8.6.61
 583   T1pILdStEncodeImm<0b0111, 1, (outs tGPR:$Rt), (ins t_addrmode_s1:$addr),
 584                     AddrModeT1_1, IIC_iLoad_bh_r,
 585                     "ldrb", "\t$Rt, $addr",
 586                     []>;
 587
 588 def tLDRH :                     // A8.6.76
 589   T1pILdStEncode<0b101, (outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 590                  AddrModeT1_2, IIC_iLoad_bh_r,
 591                  "ldrh", "\t$dst, $addr",
 592                  [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 593
 594 def tLDRHi :                    // A8.6.73
 595   T1pILdStEncodeImm<0b1000, 1, (outs tGPR:$Rt), (ins t_addrmode_s2:$addr),
 596                     AddrModeT1_2, IIC_iLoad_bh_r,
 597                     "ldrh", "\t$Rt, $addr",
 598                     []>;
 599
 600 let AddedComplexity = 10 in
 601 def tLDRSB :                    // A8.6.80
 602   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 603                  AddrModeT1_1, IIC_iLoad_bh_r,
 604                  "ldrsb", "\t$dst, $addr",
 605                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 606
 607 let AddedComplexity = 10 in
 608 def tLDRSH :                    // A8.6.84
 609   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 610                  AddrModeT1_2, IIC_iLoad_bh_r,
 611                  "ldrsh", "\t$dst, $addr",
 612                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 613
 614 let canFoldAsLoad = 1 in
 615 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 616                   "ldr", "\t$Rt, $addr",
 617                   [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 618               T1LdStSP<{1,?,?}> {
 619   bits<3> Rt;
 620   bits<8> addr;
 621   let Inst{10-8} = Rt;
 622   let Inst{7-0} = addr;
 623 }
 624
 625 // Special instruction for restore. It cannot clobber condition register
 626 // when it's expanded by eliminateCallFramePseudoInstr().
 627 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 628 // FIXME: Pseudo for tLDRspi
 629 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 630                     "ldr", "\t$dst, $addr", []>,
 631                T1LdStSP<{1,?,?}>;
 632
 633 // Load tconstpool
 634 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 635 let canFoldAsLoad = 1, isReMaterializable = 1 in
 636 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 637                   "ldr", ".n\t$Rt, $addr",
 638                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 639               T1Encoding<{0,1,0,0,1,?}> {
 640   // A6.2 & A8.6.59
 641   bits<3> Rt;
 642   bits<8> addr;
 643   let Inst{10-8} = Rt;
 644   let Inst{7-0}  = addr;
 645 }
 646
 647 // Special LDR for loads from non-pc-relative constpools.
 648 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 649     isReMaterializable = 1 in
 650 def tLDRcp  : T1pIs<(outs tGPR:$Rt), (ins i32imm:$addr), IIC_iLoad_i,
 651                   "ldr", "\t$Rt, $addr", []>,
 652               T1LdStSP<{1,?,?}> {
 653   // A6.2 & A8.6.57 T2
 654   bits<3> Rt;
 655   bits<8> addr;
 656   let Inst{10-8} = Rt;
 657   let Inst{7-0}  = addr;
 658 }
 659
 660 def tSTR :                      // A8.6.194
 661   T1pILdStEncode<0b000, (outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 662                  AddrModeT1_4, IIC_iStore_r,
 663                  "str", "\t$src, $addr",
 664                  [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 665
 666 def tSTRi :                     // A8.6.192
 667   T1pILdStEncodeImm<0b0110, 0, (outs), (ins tGPR:$Rt, t_addrmode_s4:$addr),
 668                     AddrModeT1_4, IIC_iStore_r,
 669                     "str", "\t$Rt, $addr",
 670                     []>;
 671
 672 def tSTRB :                     // A8.6.197
 673   T1pILdStEncode<0b010, (outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 674                  AddrModeT1_1, IIC_iStore_bh_r,
 675                  "strb", "\t$src, $addr",
 676                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 677
 678 def tSTRBi :                    // A8.6.195
 679   T1pILdStEncodeImm<0b0111, 0, (outs), (ins tGPR:$Rt, t_addrmode_s1:$addr),
 680                     AddrModeT1_1, IIC_iStore_bh_r,
 681                     "strb", "\t$Rt, $addr",
 682                     []>;
 683
 684 def tSTRH :                     // A8.6.207
 685   T1pILdStEncode<0b001, (outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 686                  AddrModeT1_2, IIC_iStore_bh_r,
 687                  "strh", "\t$src, $addr",
 688                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 689
 690 def tSTRHi :                    // A8.6.205
 691   T1pILdStEncodeImm<0b1000, 0, (outs), (ins tGPR:$Rt, t_addrmode_s2:$addr),
 692                     AddrModeT1_2, IIC_iStore_bh_r,
 693                     "strh", "\t$Rt, $addr",
 694                     []>;
 695
 696 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 697                    "str", "\t$Rt, $addr",
 698                    [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 699               T1LdStSP<{0,?,?}> {
 700   bits<3> Rt;
 701   bits<8> addr;
 702   let Inst{10-8} = Rt;
 703   let Inst{7-0} = addr;
 704 }
 705
 706 let mayStore = 1, neverHasSideEffects = 1 in
 707 // Special instruction for spill. It cannot clobber condition register when it's
 708 // expanded by eliminateCallFramePseudoInstr().
 709 // FIXME: Pseudo for tSTRspi
 710 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 711                   "str", "\t$src, $addr", []>,
 712              T1LdStSP<{0,?,?}>;
 713
 714 //===----------------------------------------------------------------------===//
 715 //  Load / store multiple Instructions.
 716 //
 717
 718 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 719                            InstrItinClass itin_upd, bits<6> T1Enc,
 720                            bit L_bit> {
 721   def IA :
 722     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 723         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 724        T1Encoding<T1Enc> {
 725     bits<3> Rn;
 726     bits<8> regs;
 727     let Inst{10-8} = Rn;
 728     let Inst{7-0}  = regs;
 729   }
 730   def IA_UPD :
 731     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 732          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 733         T1Encoding<T1Enc> {
 734     bits<3> Rn;
 735     bits<8> regs;
 736     let Inst{10-8} = Rn;
 737     let Inst{7-0}  = regs;
 738   }
 739 }
 740
 741 // These require base address to be written back or one of the loaded regs.
 742 let neverHasSideEffects = 1 in {
 743
 744 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 745 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 746                             {1,1,0,0,1,?}, 1>;
 747
 748 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 749 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 750                             {1,1,0,0,0,?}, 0>;
 751
 752 } // neverHasSideEffects
 753
 754 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 755 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 756                IIC_iPop,
 757                "pop${p}\t$regs", []>,
 758            T1Misc<{1,1,0,?,?,?,?}> {
 759   bits<16> regs;
 760   let Inst{8}   = regs{15};
 761   let Inst{7-0} = regs{7-0};
 762 }
 763
 764 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 765 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 766                 IIC_iStore_m,
 767                 "push${p}\t$regs", []>,
 768             T1Misc<{0,1,0,?,?,?,?}> {
 769   bits<16> regs;
 770   let Inst{8}   = regs{14};
 771   let Inst{7-0} = regs{7-0};
 772 }
 773
 774 //===----------------------------------------------------------------------===//
 775 //  Arithmetic Instructions.
 776 //
 777
 778 // Helper classes for encoding T1pI patterns:
 779 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 780                    string opc, string asm, list<dag> pattern>
 781     : T1pI<oops, iops, itin, opc, asm, pattern>,
 782       T1DataProcessing<opA> {
 783   bits<3> Rm;
 784   bits<3> Rn;
 785   let Inst{5-3} = Rm;
 786   let Inst{2-0} = Rn;
 787 }
 788 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 789                      string opc, string asm, list<dag> pattern>
 790     : T1pI<oops, iops, itin, opc, asm, pattern>,
 791       T1Misc<opA> {
 792   bits<3> Rm;
 793   bits<3> Rd;
 794   let Inst{5-3} = Rm;
 795   let Inst{2-0} = Rd;
 796 }
 797
 798 // Helper classes for encoding T1sI patterns:
 799 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 800                    string opc, string asm, list<dag> pattern>
 801     : T1sI<oops, iops, itin, opc, asm, pattern>,
 802       T1DataProcessing<opA> {
 803   bits<3> Rd;
 804   bits<3> Rn;
 805   let Inst{5-3} = Rn;
 806   let Inst{2-0} = Rd;
 807 }
 808 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 809                     string opc, string asm, list<dag> pattern>
 810     : T1sI<oops, iops, itin, opc, asm, pattern>,
 811       T1General<opA> {
 812   bits<3> Rm;
 813   bits<3> Rn;
 814   bits<3> Rd;
 815   let Inst{8-6} = Rm;
 816   let Inst{5-3} = Rn;
 817   let Inst{2-0} = Rd;
 818 }
 819 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 820                        string opc, string asm, list<dag> pattern>
 821     : T1sI<oops, iops, itin, opc, asm, pattern>,
 822       T1General<opA> {
 823   bits<3> Rd;
 824   bits<3> Rm;
 825   let Inst{5-3} = Rm;
 826   let Inst{2-0} = Rd;
 827 }
 828
 829 // Helper classes for encoding T1sIt patterns:
 830 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 831                     string opc, string asm, list<dag> pattern>
 832     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 833       T1DataProcessing<opA> {
 834   bits<3> Rdn;
 835   bits<3> Rm;
 836   let Inst{5-3} = Rm;
 837   let Inst{2-0} = Rdn;
 838 }
 839 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 840                         string opc, string asm, list<dag> pattern>
 841     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 842       T1General<opA> {
 843   bits<3> Rdn;
 844   bits<8> imm8;
 845   let Inst{10-8} = Rdn;
 846   let Inst{7-0}  = imm8;
 847 }
 848
 849 // Add with carry register
 850 let isCommutable = 1, Uses = [CPSR] in
 851 def tADC :                      // A8.6.2
 852   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 853                 "adc", "\t$Rdn, $Rm",
 854                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 855
 856 // Add immediate
 857 def tADDi3 :                    // A8.6.4 T1
 858   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3), IIC_iALUi,
 859                    "add", "\t$Rd, $Rm, $imm3",
 860                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 861   bits<3> imm3;
 862   let Inst{8-6} = imm3;
 863 }
 864
 865 def tADDi8 :                    // A8.6.4 T2
 866   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 867                     IIC_iALUi,
 868                     "add", "\t$Rdn, $imm8",
 869                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 870
 871 // Add register
 872 let isCommutable = 1 in
 873 def tADDrr :                    // A8.6.6 T1
 874   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 875                 IIC_iALUr,
 876                 "add", "\t$Rd, $Rn, $Rm",
 877                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 878
 879 let neverHasSideEffects = 1 in
 880 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 881                      "add", "\t$Rdn, $Rm", []>,
 882                T1Special<{0,0,?,?}> {
 883   // A8.6.6 T2
 884   bits<4> Rdn;
 885   bits<4> Rm;
 886   let Inst{7}   = Rdn{3};
 887   let Inst{6-3} = Rm;
 888   let Inst{2-0} = Rdn{2-0};
 889 }
 890
 891 // AND register
 892 let isCommutable = 1 in
 893 def tAND :                      // A8.6.12
 894   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 895                 IIC_iBITr,
 896                 "and", "\t$Rdn, $Rm",
 897                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 898
 899 // ASR immediate
 900 def tASRri :                    // A8.6.14
 901   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 902                    IIC_iMOVsi,
 903                    "asr", "\t$Rd, $Rm, $imm5",
 904                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 905   bits<5> imm5;
 906   let Inst{10-6} = imm5;
 907 }
 908
 909 // ASR register
 910 def tASRrr :                    // A8.6.15
 911   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 912                 IIC_iMOVsr,
 913                 "asr", "\t$Rdn, $Rm",
 914                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 915
 916 // BIC register
 917 def tBIC :                      // A8.6.20
 918   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 919                 IIC_iBITr,
 920                 "bic", "\t$Rdn, $Rm",
 921                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 922
 923 // CMN register
 924 let isCompare = 1, Defs = [CPSR] in {
 925 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 926 //       Compare-to-zero still works out, just not the relationals
 927 //def tCMN :                     // A8.6.33
 928 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 929 //               IIC_iCMPr,
 930 //               "cmn", "\t$lhs, $rhs",
 931 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 932
 933 def tCMNz :                     // A8.6.33
 934   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 935                IIC_iCMPr,
 936                "cmn", "\t$Rn, $Rm",
 937                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 938
 939 } // isCompare = 1, Defs = [CPSR]
 940
 941 // CMP immediate
 942 let isCompare = 1, Defs = [CPSR] in {
 943 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 944                   "cmp", "\t$Rn, $imm8",
 945                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 946              T1General<{1,0,1,?,?}> {
 947   // A8.6.35
 948   bits<3> Rn;
 949   bits<8> imm8;
 950   let Inst{10-8} = Rn;
 951   let Inst{7-0}  = imm8;
 952 }
 953
 954 // CMP register
 955 def tCMPr :                     // A8.6.36 T1
 956   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 957                IIC_iCMPr,
 958                "cmp", "\t$Rn, $Rm",
 959                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 960
 961 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 962                    "cmp", "\t$Rn, $Rm", []>,
 963               T1Special<{0,1,?,?}> {
 964   // A8.6.36 T2
 965   bits<4> Rm;
 966   bits<4> Rn;
 967   let Inst{7}   = Rn{3};
 968   let Inst{6-3} = Rm;
 969   let Inst{2-0} = Rn{2-0};
 970 }
 971 } // isCompare = 1, Defs = [CPSR]
 972
 973
 974 // XOR register
 975 let isCommutable = 1 in
 976 def tEOR :                      // A8.6.45
 977   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 978                 IIC_iBITr,
 979                 "eor", "\t$Rdn, $Rm",
 980                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 981
 982 // LSL immediate
 983 def tLSLri :                    // A8.6.88
 984   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 985                    IIC_iMOVsi,
 986                    "lsl", "\t$Rd, $Rm, $imm5",
 987                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 988   bits<5> imm5;
 989   let Inst{10-6} = imm5;
 990 }
 991
 992 // LSL register
 993 def tLSLrr :                    // A8.6.89
 994   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 995                 IIC_iMOVsr,
 996                 "lsl", "\t$Rdn, $Rm",
 997                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 998
 999 // LSR immediate
1000 def tLSRri :                    // A8.6.90
1001   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
1002                    IIC_iMOVsi,
1003                    "lsr", "\t$Rd, $Rm, $imm5",
1004                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
1005   bits<5> imm5;
1006   let Inst{10-6} = imm5;
1007 }
1008
1009 // LSR register
1010 def tLSRrr :                    // A8.6.91
1011   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1012                 IIC_iMOVsr,
1013                 "lsr", "\t$Rdn, $Rm",
1014                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
1015
1016 // Move register
1017 let isMoveImm = 1 in
1018 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
1019                   "mov", "\t$Rd, $imm8",
1020                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1021              T1General<{1,0,0,?,?}> {
1022   // A8.6.96
1023   bits<3> Rd;
1024   bits<8> imm8;
1025   let Inst{10-8} = Rd;
1026   let Inst{7-0}  = imm8;
1027 }
1028
1029 // TODO: A7-73: MOV(2) - mov setting flag.
1030
1031 let neverHasSideEffects = 1 in {
1032 // FIXME: Make this predicable.
1033 def tMOVr       : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1034                       "mov\t$Rd, $Rm", []>,
1035                   T1Special<0b1000> {
1036   // A8.6.97
1037   bits<4> Rd;
1038   bits<4> Rm;
1039   // Bits {7-6} are encoded by the T1Special value.
1040   let Inst{5-3} = Rm{2-0};
1041   let Inst{2-0} = Rd{2-0};
1042 }
1043 let Defs = [CPSR] in
1044 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1045                       "movs\t$Rd, $Rm", []>, Encoding16 {
1046   // A8.6.97
1047   bits<3> Rd;
1048   bits<3> Rm;
1049   let Inst{15-6} = 0b0000000000;
1050   let Inst{5-3}  = Rm;
1051   let Inst{2-0}  = Rd;
1052 }
1053
1054 // FIXME: Make these predicable.
1055 def tMOVgpr2tgpr : T1I<(outs tGPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1056                        "mov\t$Rd, $Rm", []>,
1057                    T1Special<{1,0,0,?}> {
1058   // A8.6.97
1059   bits<4> Rd;
1060   bits<4> Rm;
1061   // Bit {7} is encoded by the T1Special value.
1062   let Inst{6-3} = Rm;
1063   let Inst{2-0} = Rd{2-0};
1064 }
1065 def tMOVtgpr2gpr : T1I<(outs GPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1066                        "mov\t$Rd, $Rm", []>,
1067                    T1Special<{1,0,?,0}> {
1068   // A8.6.97
1069   bits<4> Rd;
1070   bits<4> Rm;
1071   // Bit {6} is encoded by the T1Special value.
1072   let Inst{7}   = Rd{3};
1073   let Inst{5-3} = Rm{2-0};
1074   let Inst{2-0} = Rd{2-0};
1075 }
1076 def tMOVgpr2gpr  : T1I<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1077                        "mov\t$Rd, $Rm", []>,
1078                    T1Special<{1,0,?,?}> {
1079   // A8.6.97
1080   bits<4> Rd;
1081   bits<4> Rm;
1082   let Inst{7}   = Rd{3};
1083   let Inst{6-3} = Rm;
1084   let Inst{2-0} = Rd{2-0};
1085 }
1086 } // neverHasSideEffects
1087
1088 // Multiply register
1089 let isCommutable = 1 in
1090 def tMUL :                      // A8.6.105 T1
1091   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1092                 IIC_iMUL32,
1093                 "mul", "\t$Rdn, $Rm, $Rdn",
1094                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1095
1096 // Move inverse register
1097 def tMVN :                      // A8.6.107
1098   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1099                "mvn", "\t$Rd, $Rn",
1100                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1101
1102 // Bitwise or register
1103 let isCommutable = 1 in
1104 def tORR :                      // A8.6.114
1105   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1106                 IIC_iBITr,
1107                 "orr", "\t$Rdn, $Rm",
1108                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1109
1110 // Swaps
1111 def tREV :                      // A8.6.134
1112   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1113                  IIC_iUNAr,
1114                  "rev", "\t$Rd, $Rm",
1115                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1116                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1117
1118 def tREV16 :                    // A8.6.135
1119   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1120                  IIC_iUNAr,
1121                  "rev16", "\t$Rd, $Rm",
1122              [(set tGPR:$Rd,
1123                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1124                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1125                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1126                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1127                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1128
1129 def tREVSH :                    // A8.6.136
1130   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1131                  IIC_iUNAr,
1132                  "revsh", "\t$Rd, $Rm",
1133                  [(set tGPR:$Rd,
1134                        (sext_inreg
1135                          (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1136                              (shl tGPR:$Rm, (i32 8))), i16))]>,
1137                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1138
1139 // Rotate right register
1140 def tROR :                      // A8.6.139
1141   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1142                 IIC_iMOVsr,
1143                 "ror", "\t$Rdn, $Rm",
1144                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1145
1146 // Negate register
1147 def tRSB :                      // A8.6.141
1148   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1149                IIC_iALUi,
1150                "rsb", "\t$Rd, $Rn, #0",
1151                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1152
1153 // Subtract with carry register
1154 let Uses = [CPSR] in
1155 def tSBC :                      // A8.6.151
1156   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1157                 IIC_iALUr,
1158                 "sbc", "\t$Rdn, $Rm",
1159                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1160
1161 // Subtract immediate
1162 def tSUBi3 :                    // A8.6.210 T1
1163   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1164                    IIC_iALUi,
1165                    "sub", "\t$Rd, $Rm, $imm3",
1166                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1167   bits<3> imm3;
1168   let Inst{8-6} = imm3;
1169 }
1170
1171 def tSUBi8 :                    // A8.6.210 T2
1172   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1173                     IIC_iALUi,
1174                     "sub", "\t$Rdn, $imm8",
1175                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1176
1177 // Subtract register
1178 def tSUBrr :                    // A8.6.212
1179   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1180                 IIC_iALUr,
1181                 "sub", "\t$Rd, $Rn, $Rm",
1182                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1183
1184 // TODO: A7-96: STMIA - store multiple.
1185
1186 // Sign-extend byte
1187 def tSXTB :                     // A8.6.222
1188   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1189                  IIC_iUNAr,
1190                  "sxtb", "\t$Rd, $Rm",
1191                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1192                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1193
1194 // Sign-extend short
1195 def tSXTH :                     // A8.6.224
1196   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1197                  IIC_iUNAr,
1198                  "sxth", "\t$Rd, $Rm",
1199                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1200                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1201
1202 // Test
1203 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1204 def tTST :                      // A8.6.230
1205   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1206                "tst", "\t$Rn, $Rm",
1207                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1208
1209 // Zero-extend byte
1210 def tUXTB :                     // A8.6.262
1211   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1212                  IIC_iUNAr,
1213                  "uxtb", "\t$Rd, $Rm",
1214                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1215                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1216
1217 // Zero-extend short
1218 def tUXTH :                     // A8.6.264
1219   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1220                  IIC_iUNAr,
1221                  "uxth", "\t$Rd, $Rm",
1222                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1223                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1224
1225 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1226 // Expanded after instruction selection into a branch sequence.
1227 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1228   def tMOVCCr_pseudo :
1229   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1230               NoItinerary,
1231              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1232
1233
1234 // 16-bit movcc in IT blocks for Thumb2.
1235 let neverHasSideEffects = 1 in {
1236 def tMOVCCr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iCMOVr,
1237                     "mov", "\t$Rdn, $Rm", []>,
1238               T1Special<{1,0,?,?}> {
1239   bits<4> Rdn;
1240   bits<4> Rm;
1241   let Inst{7}   = Rdn{3};
1242   let Inst{6-3} = Rm;
1243   let Inst{2-0} = Rdn{2-0};
1244 }
1245
1246 let isMoveImm = 1 in
1247 def tMOVCCi : T1pIt<(outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$Rm), IIC_iCMOVi,
1248                     "mov", "\t$Rdn, $Rm", []>,
1249               T1General<{1,0,0,?,?}> {
1250   bits<3> Rdn;
1251   bits<8> Rm;
1252   let Inst{10-8} = Rdn;
1253   let Inst{7-0}  = Rm;
1254 }
1255
1256 } // neverHasSideEffects
1257
1258 // tLEApcrel - Load a pc-relative address into a register without offending the
1259 // assembler.
1260 let neverHasSideEffects = 1, isReMaterializable = 1 in
1261 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1262                     "adr${p}\t$Rd, #$label", []>,
1263                 T1Encoding<{1,0,1,0,0,?}> {
1264   // A6.2 & A8.6.10
1265   bits<3> Rd;
1266   let Inst{10-8} = Rd;
1267   // FIXME: Add label encoding/fixup
1268 }
1269
1270 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1271                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1272                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1273                   T1Encoding<{1,0,1,0,0,?}> {
1274   // A6.2 & A8.6.10
1275   bits<3> Rd;
1276   let Inst{10-8} = Rd;
1277   // FIXME: Add label encoding/fixup
1278 }
1279
1280 //===----------------------------------------------------------------------===//
1281 // TLS Instructions
1282 //
1283
1284 // __aeabi_read_tp preserves the registers r1-r3.
1285 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1286 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1287                    "bl\t__aeabi_read_tp",
1288                    [(set R0, ARMthread_pointer)]> {
1289   // Encoding is 0xf7fffffe.
1290   let Inst = 0xf7fffffe;
1291 }
1292
1293 //===----------------------------------------------------------------------===//
1294 // SJLJ Exception handling intrinsics
1295 //
1296
1297 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1298 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1299 // from some other function to get here, and we're using the stack frame for the
1300 // containing function to save/restore registers, we can't keep anything live in
1301 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1302 // tromped upon when we get here from a longjmp(). We force everthing out of
1303 // registers except for our own input by listing the relevant registers in
1304 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1305 // preserve all of the callee-saved resgisters, which is exactly what we want.
1306 // $val is a scratch register for our use.
1307 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1308     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1309 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1310                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1311                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1312
1313 // FIXME: Non-Darwin version(s)
1314 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1315     Defs = [ R7, LR, SP ] in
1316 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1317                               AddrModeNone, SizeSpecial, IndexModeNone,
1318                               Pseudo, NoItinerary, "", "",
1319                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1320                              Requires<[IsThumb, IsDarwin]>;
1321
1322 //===----------------------------------------------------------------------===//
1323 // Non-Instruction Patterns
1324 //
1325
1326 // Comparisons
1327 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1328             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1329 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1330             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1331
1332 // Add with carry
1333 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1334             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1335 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1336             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1337 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1338             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1339
1340 // Subtract with carry
1341 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1342             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1343 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1344             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1345 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1346             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1347
1348 // ConstantPool, GlobalAddress
1349 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1350 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1351
1352 // JumpTable
1353 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1354             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1355
1356 // Direct calls
1357 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1358       Requires<[IsThumb, IsNotDarwin]>;
1359 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1360       Requires<[IsThumb, IsDarwin]>;
1361
1362 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1363       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1364 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1365       Requires<[IsThumb, HasV5T, IsDarwin]>;
1366
1367 // Indirect calls to ARM routines
1368 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1369       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1370 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1371       Requires<[IsThumb, HasV5T, IsDarwin]>;
1372
1373 // zextload i1 -> zextload i8
1374 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1375             (tLDRB t_addrmode_s1:$addr)>;
1376
1377 // extload -> zextload
1378 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1379 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1380 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1381
1382 // If it's impossible to use [r,r] address mode for sextload, select to
1383 // ldr{b|h} + sxt{b|h} instead.
1384 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1385             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1386       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1387 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1388             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1389       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1390
1391 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1392             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1393 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1394             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1395
1396 // Large immediate handling.
1397
1398 // Two piece imms.
1399 def : T1Pat<(i32 thumb_immshifted:$src),
1400             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1401                     (thumb_immshifted_shamt imm:$src))>;
1402
1403 def : T1Pat<(i32 imm0_255_comp:$src),
1404             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1405
1406 // Pseudo instruction that combines ldr from constpool and add pc. This should
1407 // be expanded into two instructions late to allow if-conversion and
1408 // scheduling.
1409 let isReMaterializable = 1 in
1410 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1411                              NoItinerary,
1412                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1413                                            imm:$cp))]>,
1414                Requires<[IsThumb, IsThumb1Only]>;