lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // Shifted operands. No register controlled shifts for Thumb2.
  32 // Note: We do not support rrx shifted operands yet.
  33 def t2_so_reg : Operand<i32>,    // reg imm
  34                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  35                                [shl,srl,sra,rotr]> {
  36   let EncoderMethod = "getT2SORegOpValue";
  37   let PrintMethod = "printT2SOOperand";
  38   let DecoderMethod = "DecodeSORegImmOperand";
  39   let ParserMatchClass = ShiftedImmAsmOperand;
  40   let MIOperandInfo = (ops rGPR, i32imm);
  41 }
  42
  43 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  44 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  45   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  46 }]>;
  47
  48 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  49 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  50   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  51 }]>;
  52
  53 // t2_so_imm - Match a 32-bit immediate operand, which is an
  54 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  55 // immediate splatted into multiple bytes of the word.
  56 def t2_so_imm_asmoperand : AsmOperandClass { let Name = "T2SOImm"; }
  57 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  58     return ARM_AM::getT2SOImmVal(Imm) != -1;
  59   }]> {
  60   let ParserMatchClass = t2_so_imm_asmoperand;
  61   let EncoderMethod = "getT2SOImmOpValue";
  62   let DecoderMethod = "DecodeT2SOImm";
  63 }
  64
  65 // t2_so_imm_not - Match an immediate that is a complement
  66 // of a t2_so_imm.
  67 def t2_so_imm_not : Operand<i32>,
  68                     PatLeaf<(imm), [{
  69   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  70 }], t2_so_imm_not_XFORM>;
  71
  72 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  73 def t2_so_imm_neg : Operand<i32>,
  74                     PatLeaf<(imm), [{
  75   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  76 }], t2_so_imm_neg_XFORM>;
  77
  78 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  79 def imm0_4095 : Operand<i32>,
  80                 ImmLeaf<i32, [{
  81   return Imm >= 0 && Imm < 4096;
  82 }]>;
  83
  84 def imm0_4095_neg : PatLeaf<(i32 imm), [{
  85  return (uint32_t)(-N->getZExtValue()) < 4096;
  86 }], imm_neg_XFORM>;
  87
  88 def imm0_255_neg : PatLeaf<(i32 imm), [{
  89   return (uint32_t)(-N->getZExtValue()) < 255;
  90 }], imm_neg_XFORM>;
  91
  92 def imm0_255_not : PatLeaf<(i32 imm), [{
  93   return (uint32_t)(~N->getZExtValue()) < 255;
  94 }], imm_comp_XFORM>;
  95
  96 def lo5AllOne : PatLeaf<(i32 imm), [{
  97   // Returns true if all low 5-bits are 1.
  98   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
  99 }]>;
 100
 101 // Define Thumb2 specific addressing modes.
 102
 103 // t2addrmode_imm12  := reg + imm12
 104 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 105 def t2addrmode_imm12 : Operand<i32>,
 106                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 107   let PrintMethod = "printAddrModeImm12Operand";
 108   let EncoderMethod = "getAddrModeImm12OpValue";
 109   let DecoderMethod = "DecodeT2AddrModeImm12";
 110   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 111   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 112 }
 113
 114 // t2ldrlabel  := imm12
 115 def t2ldrlabel : Operand<i32> {
 116   let EncoderMethod = "getAddrModeImm12OpValue";
 117 }
 118
 119
 120 // ADR instruction labels.
 121 def t2adrlabel : Operand<i32> {
 122   let EncoderMethod = "getT2AdrLabelOpValue";
 123 }
 124
 125
 126 // t2addrmode_posimm8  := reg + imm8
 127 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 128 def t2addrmode_posimm8 : Operand<i32> {
 129   let PrintMethod = "printT2AddrModeImm8Operand";
 130   let EncoderMethod = "getT2AddrModeImm8OpValue";
 131   let DecoderMethod = "DecodeT2AddrModeImm8";
 132   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 133   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 134 }
 135
 136 // t2addrmode_negimm8  := reg - imm8
 137 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 138 def t2addrmode_negimm8 : Operand<i32>,
 139                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 140   let PrintMethod = "printT2AddrModeImm8Operand";
 141   let EncoderMethod = "getT2AddrModeImm8OpValue";
 142   let DecoderMethod = "DecodeT2AddrModeImm8";
 143   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 144   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 145 }
 146
 147 // t2addrmode_imm8  := reg +/- imm8
 148 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 149 def t2addrmode_imm8 : Operand<i32>,
 150                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 151   let PrintMethod = "printT2AddrModeImm8Operand";
 152   let EncoderMethod = "getT2AddrModeImm8OpValue";
 153   let DecoderMethod = "DecodeT2AddrModeImm8";
 154   let ParserMatchClass = MemImm8OffsetAsmOperand;
 155   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 156 }
 157
 158 def t2am_imm8_offset : Operand<i32>,
 159                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 160                                       [], [SDNPWantRoot]> {
 161   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 162   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 163   let DecoderMethod = "DecodeT2Imm8";
 164 }
 165
 166 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 167 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 168 def t2addrmode_imm8s4 : Operand<i32> {
 169   let PrintMethod = "printT2AddrModeImm8s4Operand";
 170   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 171   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 172   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 173   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 174 }
 175
 176 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 177 def t2am_imm8s4_offset : Operand<i32> {
 178   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 179   let EncoderMethod = "getT2Imm8s4OpValue";
 180   let DecoderMethod = "DecodeT2Imm8S4";
 181 }
 182
 183 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 184 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 185   let Name = "MemImm0_1020s4Offset";
 186 }
 187 def t2addrmode_imm0_1020s4 : Operand<i32> {
 188   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 189   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 190   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 191   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 192   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 193 }
 194
 195 // t2addrmode_so_reg  := reg + (reg << imm2)
 196 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 197 def t2addrmode_so_reg : Operand<i32>,
 198                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 199   let PrintMethod = "printT2AddrModeSoRegOperand";
 200   let EncoderMethod = "getT2AddrModeSORegOpValue";
 201   let DecoderMethod = "DecodeT2AddrModeSOReg";
 202   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 203   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 204 }
 205
 206 //===----------------------------------------------------------------------===//
 207 // Multiclass helpers...
 208 //
 209
 210
 211 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 212            string opc, string asm, list<dag> pattern>
 213   : T2I<oops, iops, itin, opc, asm, pattern> {
 214   bits<4> Rd;
 215   bits<12> imm;
 216
 217   let Inst{11-8}  = Rd;
 218   let Inst{26}    = imm{11};
 219   let Inst{14-12} = imm{10-8};
 220   let Inst{7-0}   = imm{7-0};
 221 }
 222
 223
 224 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 225            string opc, string asm, list<dag> pattern>
 226   : T2sI<oops, iops, itin, opc, asm, pattern> {
 227   bits<4> Rd;
 228   bits<4> Rn;
 229   bits<12> imm;
 230
 231   let Inst{11-8}  = Rd;
 232   let Inst{26}    = imm{11};
 233   let Inst{14-12} = imm{10-8};
 234   let Inst{7-0}   = imm{7-0};
 235 }
 236
 237 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 238            string opc, string asm, list<dag> pattern>
 239   : T2I<oops, iops, itin, opc, asm, pattern> {
 240   bits<4> Rn;
 241   bits<12> imm;
 242
 243   let Inst{19-16}  = Rn;
 244   let Inst{26}    = imm{11};
 245   let Inst{14-12} = imm{10-8};
 246   let Inst{7-0}   = imm{7-0};
 247 }
 248
 249
 250 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 251            string opc, string asm, list<dag> pattern>
 252   : T2I<oops, iops, itin, opc, asm, pattern> {
 253   bits<4> Rd;
 254   bits<12> ShiftedRm;
 255
 256   let Inst{11-8}  = Rd;
 257   let Inst{3-0}   = ShiftedRm{3-0};
 258   let Inst{5-4}   = ShiftedRm{6-5};
 259   let Inst{14-12} = ShiftedRm{11-9};
 260   let Inst{7-6}   = ShiftedRm{8-7};
 261 }
 262
 263 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 264            string opc, string asm, list<dag> pattern>
 265   : T2sI<oops, iops, itin, opc, asm, pattern> {
 266   bits<4> Rd;
 267   bits<12> ShiftedRm;
 268
 269   let Inst{11-8}  = Rd;
 270   let Inst{3-0}   = ShiftedRm{3-0};
 271   let Inst{5-4}   = ShiftedRm{6-5};
 272   let Inst{14-12} = ShiftedRm{11-9};
 273   let Inst{7-6}   = ShiftedRm{8-7};
 274 }
 275
 276 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 277            string opc, string asm, list<dag> pattern>
 278   : T2I<oops, iops, itin, opc, asm, pattern> {
 279   bits<4> Rn;
 280   bits<12> ShiftedRm;
 281
 282   let Inst{19-16} = Rn;
 283   let Inst{3-0}   = ShiftedRm{3-0};
 284   let Inst{5-4}   = ShiftedRm{6-5};
 285   let Inst{14-12} = ShiftedRm{11-9};
 286   let Inst{7-6}   = ShiftedRm{8-7};
 287 }
 288
 289 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 290            string opc, string asm, list<dag> pattern>
 291   : T2I<oops, iops, itin, opc, asm, pattern> {
 292   bits<4> Rd;
 293   bits<4> Rm;
 294
 295   let Inst{11-8}  = Rd;
 296   let Inst{3-0}   = Rm;
 297 }
 298
 299 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 300            string opc, string asm, list<dag> pattern>
 301   : T2sI<oops, iops, itin, opc, asm, pattern> {
 302   bits<4> Rd;
 303   bits<4> Rm;
 304
 305   let Inst{11-8}  = Rd;
 306   let Inst{3-0}   = Rm;
 307 }
 308
 309 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 310            string opc, string asm, list<dag> pattern>
 311   : T2I<oops, iops, itin, opc, asm, pattern> {
 312   bits<4> Rn;
 313   bits<4> Rm;
 314
 315   let Inst{19-16} = Rn;
 316   let Inst{3-0}   = Rm;
 317 }
 318
 319
 320 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 321            string opc, string asm, list<dag> pattern>
 322   : T2I<oops, iops, itin, opc, asm, pattern> {
 323   bits<4> Rd;
 324   bits<4> Rn;
 325   bits<12> imm;
 326
 327   let Inst{11-8}  = Rd;
 328   let Inst{19-16} = Rn;
 329   let Inst{26}    = imm{11};
 330   let Inst{14-12} = imm{10-8};
 331   let Inst{7-0}   = imm{7-0};
 332 }
 333
 334 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 335            string opc, string asm, list<dag> pattern>
 336   : T2sI<oops, iops, itin, opc, asm, pattern> {
 337   bits<4> Rd;
 338   bits<4> Rn;
 339   bits<12> imm;
 340
 341   let Inst{11-8}  = Rd;
 342   let Inst{19-16} = Rn;
 343   let Inst{26}    = imm{11};
 344   let Inst{14-12} = imm{10-8};
 345   let Inst{7-0}   = imm{7-0};
 346 }
 347
 348 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 349            string opc, string asm, list<dag> pattern>
 350   : T2I<oops, iops, itin, opc, asm, pattern> {
 351   bits<4> Rd;
 352   bits<4> Rm;
 353   bits<5> imm;
 354
 355   let Inst{11-8}  = Rd;
 356   let Inst{3-0}   = Rm;
 357   let Inst{14-12} = imm{4-2};
 358   let Inst{7-6}   = imm{1-0};
 359 }
 360
 361 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 362            string opc, string asm, list<dag> pattern>
 363   : T2sI<oops, iops, itin, opc, asm, pattern> {
 364   bits<4> Rd;
 365   bits<4> Rm;
 366   bits<5> imm;
 367
 368   let Inst{11-8}  = Rd;
 369   let Inst{3-0}   = Rm;
 370   let Inst{14-12} = imm{4-2};
 371   let Inst{7-6}   = imm{1-0};
 372 }
 373
 374 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 375            string opc, string asm, list<dag> pattern>
 376   : T2I<oops, iops, itin, opc, asm, pattern> {
 377   bits<4> Rd;
 378   bits<4> Rn;
 379   bits<4> Rm;
 380
 381   let Inst{11-8}  = Rd;
 382   let Inst{19-16} = Rn;
 383   let Inst{3-0}   = Rm;
 384 }
 385
 386 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 387            string opc, string asm, list<dag> pattern>
 388   : T2sI<oops, iops, itin, opc, asm, pattern> {
 389   bits<4> Rd;
 390   bits<4> Rn;
 391   bits<4> Rm;
 392
 393   let Inst{11-8}  = Rd;
 394   let Inst{19-16} = Rn;
 395   let Inst{3-0}   = Rm;
 396 }
 397
 398 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 399            string opc, string asm, list<dag> pattern>
 400   : T2I<oops, iops, itin, opc, asm, pattern> {
 401   bits<4> Rd;
 402   bits<4> Rn;
 403   bits<12> ShiftedRm;
 404
 405   let Inst{11-8}  = Rd;
 406   let Inst{19-16} = Rn;
 407   let Inst{3-0}   = ShiftedRm{3-0};
 408   let Inst{5-4}   = ShiftedRm{6-5};
 409   let Inst{14-12} = ShiftedRm{11-9};
 410   let Inst{7-6}   = ShiftedRm{8-7};
 411 }
 412
 413 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 414            string opc, string asm, list<dag> pattern>
 415   : T2sI<oops, iops, itin, opc, asm, pattern> {
 416   bits<4> Rd;
 417   bits<4> Rn;
 418   bits<12> ShiftedRm;
 419
 420   let Inst{11-8}  = Rd;
 421   let Inst{19-16} = Rn;
 422   let Inst{3-0}   = ShiftedRm{3-0};
 423   let Inst{5-4}   = ShiftedRm{6-5};
 424   let Inst{14-12} = ShiftedRm{11-9};
 425   let Inst{7-6}   = ShiftedRm{8-7};
 426 }
 427
 428 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 429            string opc, string asm, list<dag> pattern>
 430   : T2I<oops, iops, itin, opc, asm, pattern> {
 431   bits<4> Rd;
 432   bits<4> Rn;
 433   bits<4> Rm;
 434   bits<4> Ra;
 435
 436   let Inst{19-16} = Rn;
 437   let Inst{15-12} = Ra;
 438   let Inst{11-8}  = Rd;
 439   let Inst{3-0}   = Rm;
 440 }
 441
 442 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 443                 dag oops, dag iops, InstrItinClass itin,
 444                 string opc, string asm, list<dag> pattern>
 445   : T2I<oops, iops, itin, opc, asm, pattern> {
 446   bits<4> RdLo;
 447   bits<4> RdHi;
 448   bits<4> Rn;
 449   bits<4> Rm;
 450
 451   let Inst{31-23} = 0b111110111;
 452   let Inst{22-20} = opc22_20;
 453   let Inst{19-16} = Rn;
 454   let Inst{15-12} = RdLo;
 455   let Inst{11-8}  = RdHi;
 456   let Inst{7-4}   = opc7_4;
 457   let Inst{3-0}   = Rm;
 458 }
 459
 460
 461 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 462 /// unary operation that produces a value. These are predicable and can be
 463 /// changed to modify CPSR.
 464 multiclass T2I_un_irs<bits<4> opcod, string opc,
 465                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 466                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 467    // shifted imm
 468    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
 469                 opc, "\t$Rd, $imm",
 470                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
 471      let isAsCheapAsAMove = Cheap;
 472      let isReMaterializable = ReMat;
 473      let Inst{31-27} = 0b11110;
 474      let Inst{25} = 0;
 475      let Inst{24-21} = opcod;
 476      let Inst{19-16} = 0b1111; // Rn
 477      let Inst{15} = 0;
 478    }
 479    // register
 480    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
 481                 opc, ".w\t$Rd, $Rm",
 482                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 483      let Inst{31-27} = 0b11101;
 484      let Inst{26-25} = 0b01;
 485      let Inst{24-21} = opcod;
 486      let Inst{19-16} = 0b1111; // Rn
 487      let Inst{14-12} = 0b000; // imm3
 488      let Inst{7-6} = 0b00; // imm2
 489      let Inst{5-4} = 0b00; // type
 490    }
 491    // shifted register
 492    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
 493                 opc, ".w\t$Rd, $ShiftedRm",
 494                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
 495      let Inst{31-27} = 0b11101;
 496      let Inst{26-25} = 0b01;
 497      let Inst{24-21} = opcod;
 498      let Inst{19-16} = 0b1111; // Rn
 499    }
 500 }
 501
 502 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 503 /// binary operation that produces a value. These are predicable and can be
 504 /// changed to modify CPSR.
 505 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 506                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 507                        PatFrag opnode, string baseOpc, bit Commutable = 0,
 508                        string wide = ""> {
 509    // shifted imm
 510    def ri : T2sTwoRegImm<
 511                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 512                  opc, "\t$Rd, $Rn, $imm",
 513                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 514      let Inst{31-27} = 0b11110;
 515      let Inst{25} = 0;
 516      let Inst{24-21} = opcod;
 517      let Inst{15} = 0;
 518    }
 519    // register
 520    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 521                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 522                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 523      let isCommutable = Commutable;
 524      let Inst{31-27} = 0b11101;
 525      let Inst{26-25} = 0b01;
 526      let Inst{24-21} = opcod;
 527      let Inst{14-12} = 0b000; // imm3
 528      let Inst{7-6} = 0b00; // imm2
 529      let Inst{5-4} = 0b00; // type
 530    }
 531    // shifted register
 532    def rs : T2sTwoRegShiftedReg<
 533                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 534                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 535                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 536      let Inst{31-27} = 0b11101;
 537      let Inst{26-25} = 0b01;
 538      let Inst{24-21} = opcod;
 539    }
 540   // Assembly aliases for optional destination operand when it's the same
 541   // as the source operand.
 542   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 543      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 544                                                     t2_so_imm:$imm, pred:$p,
 545                                                     cc_out:$s)>;
 546   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 547      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 548                                                     rGPR:$Rm, pred:$p,
 549                                                     cc_out:$s)>;
 550   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 551      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 552                                                     t2_so_reg:$shift, pred:$p,
 553                                                     cc_out:$s)>;
 554 }
 555
 556 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 557 //  the ".w" suffix to indicate that they are wide.
 558 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 559                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 560                          PatFrag opnode, string baseOpc, bit Commutable = 0> :
 561     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, baseOpc, Commutable, ".w"> {
 562   // Assembler aliases w/o the ".w" suffix.
 563   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 564      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 565                                                     rGPR:$Rm, pred:$p,
 566                                                     cc_out:$s)>;
 567   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 568      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rd, rGPR:$Rn,
 569                                                     t2_so_reg:$shift, pred:$p,
 570                                                     cc_out:$s)>;
 571
 572   // and with the optional destination operand, too.
 573   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 574      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 575                                                     rGPR:$Rm, pred:$p,
 576                                                     cc_out:$s)>;
 577   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 578      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 579                                                     t2_so_reg:$shift, pred:$p,
 580                                                     cc_out:$s)>;
 581 }
 582
 583 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 584 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 585 /// it is equivalent to the T2I_bin_irs counterpart.
 586 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 587    // shifted imm
 588    def ri : T2sTwoRegImm<
 589                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 590                  opc, ".w\t$Rd, $Rn, $imm",
 591                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 592      let Inst{31-27} = 0b11110;
 593      let Inst{25} = 0;
 594      let Inst{24-21} = opcod;
 595      let Inst{15} = 0;
 596    }
 597    // register
 598    def rr : T2sThreeReg<
 599                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 600                  opc, "\t$Rd, $Rn, $Rm",
 601                  [/* For disassembly only; pattern left blank */]> {
 602      let Inst{31-27} = 0b11101;
 603      let Inst{26-25} = 0b01;
 604      let Inst{24-21} = opcod;
 605      let Inst{14-12} = 0b000; // imm3
 606      let Inst{7-6} = 0b00; // imm2
 607      let Inst{5-4} = 0b00; // type
 608    }
 609    // shifted register
 610    def rs : T2sTwoRegShiftedReg<
 611                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 612                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 613                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 614      let Inst{31-27} = 0b11101;
 615      let Inst{26-25} = 0b01;
 616      let Inst{24-21} = opcod;
 617    }
 618 }
 619
 620 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 621 /// instruction modifies the CPSR register.
 622 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 623 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 624                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 625                          PatFrag opnode, bit Commutable = 0> {
 626    // shifted imm
 627    def ri : T2sTwoRegImm<
 628                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 629                 opc, ".w\t$Rd, $Rn, $imm",
 630                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 631      let Inst{31-27} = 0b11110;
 632      let Inst{25} = 0;
 633      let Inst{24-21} = opcod;
 634      let Inst{15} = 0;
 635    }
 636    // register
 637    def rr : T2sThreeReg<
 638                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 639                 opc, ".w\t$Rd, $Rn, $Rm",
 640                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, rGPR:$Rm))]> {
 641      let isCommutable = Commutable;
 642      let Inst{31-27} = 0b11101;
 643      let Inst{26-25} = 0b01;
 644      let Inst{24-21} = opcod;
 645      let Inst{14-12} = 0b000; // imm3
 646      let Inst{7-6} = 0b00; // imm2
 647      let Inst{5-4} = 0b00; // type
 648    }
 649    // shifted register
 650    def rs : T2sTwoRegShiftedReg<
 651                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 652                 opc, ".w\t$Rd, $Rn, $ShiftedRm",
 653                [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 654      let Inst{31-27} = 0b11101;
 655      let Inst{26-25} = 0b01;
 656      let Inst{24-21} = opcod;
 657    }
 658 }
 659 }
 660
 661 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 662 /// patterns for a binary operation that produces a value.
 663 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 664                           bit Commutable = 0> {
 665    // shifted imm
 666    // The register-immediate version is re-materializable. This is useful
 667    // in particular for taking the address of a local.
 668    let isReMaterializable = 1 in {
 669    def ri : T2sTwoRegImm<
 670                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 671                  opc, ".w\t$Rd, $Rn, $imm",
 672                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 673      let Inst{31-27} = 0b11110;
 674      let Inst{25} = 0;
 675      let Inst{24} = 1;
 676      let Inst{23-21} = op23_21;
 677      let Inst{15} = 0;
 678    }
 679    }
 680    // 12-bit imm
 681    def ri12 : T2I<
 682                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 683                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 684                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 685      bits<4> Rd;
 686      bits<4> Rn;
 687      bits<12> imm;
 688      let Inst{31-27} = 0b11110;
 689      let Inst{26} = imm{11};
 690      let Inst{25-24} = 0b10;
 691      let Inst{23-21} = op23_21;
 692      let Inst{20} = 0; // The S bit.
 693      let Inst{19-16} = Rn;
 694      let Inst{15} = 0;
 695      let Inst{14-12} = imm{10-8};
 696      let Inst{11-8} = Rd;
 697      let Inst{7-0} = imm{7-0};
 698    }
 699    // register
 700    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iALUr,
 701                  opc, ".w\t$Rd, $Rn, $Rm",
 702                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 703      let isCommutable = Commutable;
 704      let Inst{31-27} = 0b11101;
 705      let Inst{26-25} = 0b01;
 706      let Inst{24} = 1;
 707      let Inst{23-21} = op23_21;
 708      let Inst{14-12} = 0b000; // imm3
 709      let Inst{7-6} = 0b00; // imm2
 710      let Inst{5-4} = 0b00; // type
 711    }
 712    // shifted register
 713    def rs : T2sTwoRegShiftedReg<
 714                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 715                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 716                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 717      let Inst{31-27} = 0b11101;
 718      let Inst{26-25} = 0b01;
 719      let Inst{24} = 1;
 720      let Inst{23-21} = op23_21;
 721    }
 722 }
 723
 724 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 725 /// for a binary operation that produces a value and use the carry
 726 /// bit. It's not predicable.
 727 let Defs = [CPSR], Uses = [CPSR] in {
 728 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 729                              bit Commutable = 0> {
 730    // shifted imm
 731    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 732                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 733                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 734                  Requires<[IsThumb2]> {
 735      let Inst{31-27} = 0b11110;
 736      let Inst{25} = 0;
 737      let Inst{24-21} = opcod;
 738      let Inst{15} = 0;
 739    }
 740    // register
 741    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 742                  opc, ".w\t$Rd, $Rn, $Rm",
 743                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 744                  Requires<[IsThumb2]> {
 745      let isCommutable = Commutable;
 746      let Inst{31-27} = 0b11101;
 747      let Inst{26-25} = 0b01;
 748      let Inst{24-21} = opcod;
 749      let Inst{14-12} = 0b000; // imm3
 750      let Inst{7-6} = 0b00; // imm2
 751      let Inst{5-4} = 0b00; // type
 752    }
 753    // shifted register
 754    def rs : T2sTwoRegShiftedReg<
 755                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 756                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 757          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 758                  Requires<[IsThumb2]> {
 759      let Inst{31-27} = 0b11101;
 760      let Inst{26-25} = 0b01;
 761      let Inst{24-21} = opcod;
 762    }
 763 }
 764 }
 765
 766 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 767 /// version is not needed since this is only for codegen.
 768 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 769 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 770    // shifted imm
 771    def ri : T2sTwoRegImm<
 772                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 773                 opc, ".w\t$Rd, $Rn, $imm",
 774                 [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 775      let Inst{31-27} = 0b11110;
 776      let Inst{25} = 0;
 777      let Inst{24-21} = opcod;
 778      let Inst{15} = 0;
 779    }
 780    // shifted register
 781    def rs : T2sTwoRegShiftedReg<
 782                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 783                 IIC_iALUsi, opc, "\t$Rd, $Rn, $ShiftedRm",
 784               [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 785      let Inst{31-27} = 0b11101;
 786      let Inst{26-25} = 0b01;
 787      let Inst{24-21} = opcod;
 788    }
 789 }
 790 }
 791
 792 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 793 //  rotate operation that produces a value.
 794 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode,
 795                      string baseOpc> {
 796    // 5-bit imm
 797    def ri : T2sTwoRegShiftImm<
 798                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 799                  opc, ".w\t$Rd, $Rm, $imm",
 800                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 801      let Inst{31-27} = 0b11101;
 802      let Inst{26-21} = 0b010010;
 803      let Inst{19-16} = 0b1111; // Rn
 804      let Inst{5-4} = opcod;
 805    }
 806    // register
 807    def rr : T2sThreeReg<
 808                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 809                  opc, ".w\t$Rd, $Rn, $Rm",
 810                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 811      let Inst{31-27} = 0b11111;
 812      let Inst{26-23} = 0b0100;
 813      let Inst{22-21} = opcod;
 814      let Inst{15-12} = 0b1111;
 815      let Inst{7-4} = 0b0000;
 816    }
 817
 818   // Optional destination register
 819   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 820      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 821                                                     ty:$imm, pred:$p,
 822                                                     cc_out:$s)>;
 823   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 824      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 825                                                     rGPR:$Rm, pred:$p,
 826                                                     cc_out:$s)>;
 827
 828   // Assembler aliases w/o the ".w" suffix.
 829   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 830      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rd, rGPR:$Rn,
 831                                                     ty:$imm, pred:$p,
 832                                                    cc_out:$s)>;
 833   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 834      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 835                                                     rGPR:$Rm, pred:$p,
 836                                                     cc_out:$s)>;
 837
 838   // and with the optional destination operand, too.
 839   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 840      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 841                                                     ty:$imm, pred:$p,
 842                                                     cc_out:$s)>;
 843   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 844      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 845                                                     rGPR:$Rm, pred:$p,
 846                                                     cc_out:$s)>;
 847 }
 848
 849 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 850 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 851 /// a explicit result, only implicitly set CPSR.
 852 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 853                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 854                        PatFrag opnode, string baseOpc> {
 855 let isCompare = 1, Defs = [CPSR] in {
 856    // shifted imm
 857    def ri : T2OneRegCmpImm<
 858                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 859                 opc, ".w\t$Rn, $imm",
 860                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 861      let Inst{31-27} = 0b11110;
 862      let Inst{25} = 0;
 863      let Inst{24-21} = opcod;
 864      let Inst{20} = 1; // The S bit.
 865      let Inst{15} = 0;
 866      let Inst{11-8} = 0b1111; // Rd
 867    }
 868    // register
 869    def rr : T2TwoRegCmp<
 870                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 871                 opc, ".w\t$Rn, $Rm",
 872                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 873      let Inst{31-27} = 0b11101;
 874      let Inst{26-25} = 0b01;
 875      let Inst{24-21} = opcod;
 876      let Inst{20} = 1; // The S bit.
 877      let Inst{14-12} = 0b000; // imm3
 878      let Inst{11-8} = 0b1111; // Rd
 879      let Inst{7-6} = 0b00; // imm2
 880      let Inst{5-4} = 0b00; // type
 881    }
 882    // shifted register
 883    def rs : T2OneRegCmpShiftedReg<
 884                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 885                 opc, ".w\t$Rn, $ShiftedRm",
 886                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 887      let Inst{31-27} = 0b11101;
 888      let Inst{26-25} = 0b01;
 889      let Inst{24-21} = opcod;
 890      let Inst{20} = 1; // The S bit.
 891      let Inst{11-8} = 0b1111; // Rd
 892    }
 893 }
 894
 895   // Assembler aliases w/o the ".w" suffix.
 896   // No alias here for 'rr' version as not all instantiations of this
 897   // multiclass want one (CMP in particular, does not).
 898   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 899      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPRnopc:$Rn,
 900                                                     t2_so_imm:$imm, pred:$p)>;
 901   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 902      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPRnopc:$Rn,
 903                                                     t2_so_reg:$shift,
 904                                                     pred:$p)>;
 905 }
 906
 907 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 908 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 909                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 910                   PatFrag opnode> {
 911   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 912                    opc, ".w\t$Rt, $addr",
 913                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 914     bits<4> Rt;
 915     bits<17> addr;
 916     let Inst{31-25} = 0b1111100;
 917     let Inst{24} = signed;
 918     let Inst{23} = 1;
 919     let Inst{22-21} = opcod;
 920     let Inst{20} = 1; // load
 921     let Inst{19-16} = addr{16-13}; // Rn
 922     let Inst{15-12} = Rt;
 923     let Inst{11-0}  = addr{11-0};  // imm
 924   }
 925   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 926                    opc, "\t$Rt, $addr",
 927                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 928     bits<4> Rt;
 929     bits<13> addr;
 930     let Inst{31-27} = 0b11111;
 931     let Inst{26-25} = 0b00;
 932     let Inst{24} = signed;
 933     let Inst{23} = 0;
 934     let Inst{22-21} = opcod;
 935     let Inst{20} = 1; // load
 936     let Inst{19-16} = addr{12-9}; // Rn
 937     let Inst{15-12} = Rt;
 938     let Inst{11} = 1;
 939     // Offset: index==TRUE, wback==FALSE
 940     let Inst{10} = 1; // The P bit.
 941     let Inst{9}     = addr{8};    // U
 942     let Inst{8} = 0; // The W bit.
 943     let Inst{7-0}   = addr{7-0};  // imm
 944   }
 945   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 946                    opc, ".w\t$Rt, $addr",
 947                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 948     let Inst{31-27} = 0b11111;
 949     let Inst{26-25} = 0b00;
 950     let Inst{24} = signed;
 951     let Inst{23} = 0;
 952     let Inst{22-21} = opcod;
 953     let Inst{20} = 1; // load
 954     let Inst{11-6} = 0b000000;
 955
 956     bits<4> Rt;
 957     let Inst{15-12} = Rt;
 958
 959     bits<10> addr;
 960     let Inst{19-16} = addr{9-6}; // Rn
 961     let Inst{3-0}   = addr{5-2}; // Rm
 962     let Inst{5-4}   = addr{1-0}; // imm
 963
 964     let DecoderMethod = "DecodeT2LoadShift";
 965   }
 966
 967   // FIXME: Is the pci variant actually needed?
 968   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 969                    opc, ".w\t$Rt, $addr",
 970                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 971     let isReMaterializable = 1;
 972     let Inst{31-27} = 0b11111;
 973     let Inst{26-25} = 0b00;
 974     let Inst{24} = signed;
 975     let Inst{23} = ?; // add = (U == '1')
 976     let Inst{22-21} = opcod;
 977     let Inst{20} = 1; // load
 978     let Inst{19-16} = 0b1111; // Rn
 979     bits<4> Rt;
 980     bits<12> addr;
 981     let Inst{15-12} = Rt{3-0};
 982     let Inst{11-0}  = addr{11-0};
 983   }
 984 }
 985
 986 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 987 multiclass T2I_st<bits<2> opcod, string opc,
 988                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 989                   PatFrag opnode> {
 990   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
 991                    opc, ".w\t$Rt, $addr",
 992                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
 993     let Inst{31-27} = 0b11111;
 994     let Inst{26-23} = 0b0001;
 995     let Inst{22-21} = opcod;
 996     let Inst{20} = 0; // !load
 997
 998     bits<4> Rt;
 999     let Inst{15-12} = Rt;
1000
1001     bits<17> addr;
1002     let addr{12}    = 1;           // add = TRUE
1003     let Inst{19-16} = addr{16-13}; // Rn
1004     let Inst{23}    = addr{12};    // U
1005     let Inst{11-0}  = addr{11-0};  // imm
1006   }
1007   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1008                    opc, "\t$Rt, $addr",
1009                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1010     let Inst{31-27} = 0b11111;
1011     let Inst{26-23} = 0b0000;
1012     let Inst{22-21} = opcod;
1013     let Inst{20} = 0; // !load
1014     let Inst{11} = 1;
1015     // Offset: index==TRUE, wback==FALSE
1016     let Inst{10} = 1; // The P bit.
1017     let Inst{8} = 0; // The W bit.
1018
1019     bits<4> Rt;
1020     let Inst{15-12} = Rt;
1021
1022     bits<13> addr;
1023     let Inst{19-16} = addr{12-9}; // Rn
1024     let Inst{9}     = addr{8};    // U
1025     let Inst{7-0}   = addr{7-0};  // imm
1026   }
1027   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1028                    opc, ".w\t$Rt, $addr",
1029                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1030     let Inst{31-27} = 0b11111;
1031     let Inst{26-23} = 0b0000;
1032     let Inst{22-21} = opcod;
1033     let Inst{20} = 0; // !load
1034     let Inst{11-6} = 0b000000;
1035
1036     bits<4> Rt;
1037     let Inst{15-12} = Rt;
1038
1039     bits<10> addr;
1040     let Inst{19-16}   = addr{9-6}; // Rn
1041     let Inst{3-0} = addr{5-2}; // Rm
1042     let Inst{5-4}   = addr{1-0}; // imm
1043   }
1044 }
1045
1046 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1047 /// register and one whose operand is a register rotated by 8/16/24.
1048 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1049   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1050              opc, ".w\t$Rd, $Rm$rot",
1051              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1052              Requires<[IsThumb2]> {
1053    let Inst{31-27} = 0b11111;
1054    let Inst{26-23} = 0b0100;
1055    let Inst{22-20} = opcod;
1056    let Inst{19-16} = 0b1111; // Rn
1057    let Inst{15-12} = 0b1111;
1058    let Inst{7} = 1;
1059
1060    bits<2> rot;
1061    let Inst{5-4} = rot{1-0}; // rotate
1062 }
1063
1064 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1065 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1066   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1067              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1068             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1069           Requires<[HasT2ExtractPack, IsThumb2]> {
1070   bits<2> rot;
1071   let Inst{31-27} = 0b11111;
1072   let Inst{26-23} = 0b0100;
1073   let Inst{22-20} = opcod;
1074   let Inst{19-16} = 0b1111; // Rn
1075   let Inst{15-12} = 0b1111;
1076   let Inst{7} = 1;
1077   let Inst{5-4} = rot;
1078 }
1079
1080 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1081 // supported yet.
1082 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1083   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1084              opc, "\t$Rd, $Rm$rot", []>,
1085           Requires<[IsThumb2, HasT2ExtractPack]> {
1086   bits<2> rot;
1087   let Inst{31-27} = 0b11111;
1088   let Inst{26-23} = 0b0100;
1089   let Inst{22-20} = opcod;
1090   let Inst{19-16} = 0b1111; // Rn
1091   let Inst{15-12} = 0b1111;
1092   let Inst{7} = 1;
1093   let Inst{5-4} = rot;
1094 }
1095
1096 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1097 /// register and one whose operand is a register rotated by 8/16/24.
1098 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1099   : T2ThreeReg<(outs rGPR:$Rd),
1100                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1101                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1102              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1103            Requires<[HasT2ExtractPack, IsThumb2]> {
1104   bits<2> rot;
1105   let Inst{31-27} = 0b11111;
1106   let Inst{26-23} = 0b0100;
1107   let Inst{22-20} = opcod;
1108   let Inst{15-12} = 0b1111;
1109   let Inst{7} = 1;
1110   let Inst{5-4} = rot;
1111 }
1112
1113 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1114   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1115                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1116   bits<2> rot;
1117   let Inst{31-27} = 0b11111;
1118   let Inst{26-23} = 0b0100;
1119   let Inst{22-20} = opcod;
1120   let Inst{15-12} = 0b1111;
1121   let Inst{7} = 1;
1122   let Inst{5-4} = rot;
1123 }
1124
1125 //===----------------------------------------------------------------------===//
1126 // Instructions
1127 //===----------------------------------------------------------------------===//
1128
1129 //===----------------------------------------------------------------------===//
1130 //  Miscellaneous Instructions.
1131 //
1132
1133 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1134            string asm, list<dag> pattern>
1135   : T2XI<oops, iops, itin, asm, pattern> {
1136   bits<4> Rd;
1137   bits<12> label;
1138
1139   let Inst{11-8}  = Rd;
1140   let Inst{26}    = label{11};
1141   let Inst{14-12} = label{10-8};
1142   let Inst{7-0}   = label{7-0};
1143 }
1144
1145 // LEApcrel - Load a pc-relative address into a register without offending the
1146 // assembler.
1147 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1148               (ins t2adrlabel:$addr, pred:$p),
1149               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []> {
1150   let Inst{31-27} = 0b11110;
1151   let Inst{25-24} = 0b10;
1152   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1153   let Inst{22} = 0;
1154   let Inst{20} = 0;
1155   let Inst{19-16} = 0b1111; // Rn
1156   let Inst{15} = 0;
1157
1158   bits<4> Rd;
1159   bits<13> addr;
1160   let Inst{11-8} = Rd;
1161   let Inst{23}    = addr{12};
1162   let Inst{21}    = addr{12};
1163   let Inst{26}    = addr{11};
1164   let Inst{14-12} = addr{10-8};
1165   let Inst{7-0}   = addr{7-0};
1166
1167   let DecoderMethod = "DecodeT2Adr";
1168 }
1169
1170 let neverHasSideEffects = 1, isReMaterializable = 1 in
1171 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1172                                 4, IIC_iALUi, []>;
1173 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1174                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1175                                 4, IIC_iALUi,
1176                                 []>;
1177
1178
1179 //===----------------------------------------------------------------------===//
1180 //  Load / store Instructions.
1181 //
1182
1183 // Load
1184 let canFoldAsLoad = 1, isReMaterializable = 1  in
1185 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1186                       UnOpFrag<(load node:$Src)>>;
1187
1188 // Loads with zero extension
1189 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1190                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1191 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1192                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1193
1194 // Loads with sign extension
1195 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1196                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1197 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1198                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1199
1200 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1201 // Load doubleword
1202 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1203                         (ins t2addrmode_imm8s4:$addr),
1204                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1205 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1206
1207 // zextload i1 -> zextload i8
1208 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1209             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1210 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1211             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1212 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1213             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1214 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1215             (t2LDRBpci  tconstpool:$addr)>;
1216
1217 // extload -> zextload
1218 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1219 // earlier?
1220 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1221             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1222 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1223             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1224 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1225             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1226 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1227             (t2LDRBpci  tconstpool:$addr)>;
1228
1229 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1230             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1231 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1232             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1233 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1234             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1235 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1236             (t2LDRBpci  tconstpool:$addr)>;
1237
1238 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1239             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1240 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1241             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1242 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1243             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1244 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1245             (t2LDRHpci  tconstpool:$addr)>;
1246
1247 // FIXME: The destination register of the loads and stores can't be PC, but
1248 //        can be SP. We need another regclass (similar to rGPR) to represent
1249 //        that. Not a pressing issue since these are selected manually,
1250 //        not via pattern.
1251
1252 // Indexed loads
1253
1254 let mayLoad = 1, neverHasSideEffects = 1 in {
1255 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1256                             (ins t2addrmode_imm8:$addr),
1257                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1258                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1259                             []> {
1260   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1261 }
1262
1263 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1264                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1265                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1266                           "ldr", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1267
1268 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1269                             (ins t2addrmode_imm8:$addr),
1270                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1271                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1272                             []> {
1273   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1274 }
1275 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1276                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1277                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1278                           "ldrb", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1279
1280 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1281                             (ins t2addrmode_imm8:$addr),
1282                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1283                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1284                             []> {
1285   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1286 }
1287 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1288                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1289                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1290                           "ldrh", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1291
1292 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1293                             (ins t2addrmode_imm8:$addr),
1294                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1295                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1296                             []> {
1297   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1298 }
1299 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1300                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1301                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1302                           "ldrsb", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1303
1304 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1305                             (ins t2addrmode_imm8:$addr),
1306                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1307                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1308                             []> {
1309   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1310 }
1311 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1312                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1313                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1314                           "ldrsh", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1315 } // mayLoad = 1, neverHasSideEffects = 1
1316
1317 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1318 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1319 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1320   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1321           "\t$Rt, $addr", []> {
1322   bits<4> Rt;
1323   bits<13> addr;
1324   let Inst{31-27} = 0b11111;
1325   let Inst{26-25} = 0b00;
1326   let Inst{24} = signed;
1327   let Inst{23} = 0;
1328   let Inst{22-21} = type;
1329   let Inst{20} = 1; // load
1330   let Inst{19-16} = addr{12-9};
1331   let Inst{15-12} = Rt;
1332   let Inst{11} = 1;
1333   let Inst{10-8} = 0b110; // PUW.
1334   let Inst{7-0} = addr{7-0};
1335 }
1336
1337 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1338 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1339 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1340 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1341 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1342
1343 // Store
1344 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1345                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1346 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1347                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1348 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1349                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1350
1351 // Store doubleword
1352 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1353 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1354                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1355                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1356
1357 // Indexed stores
1358 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1359                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1360                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1361                          "str", "\t$Rt, [$Rn, $addr]!",
1362                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1363              [(set GPRnopc:$Rn_wb,
1364                    (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1365
1366 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1367                             (ins rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1368                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1369                           "str", "\t$Rt, $Rn, $offset",
1370                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1371              [(set GPRnopc:$Rn_wb,
1372                   (post_store rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset))]>;
1373
1374 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1375                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1376                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1377                         "strh", "\t$Rt, [$Rn, $addr]!",
1378                         "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1379         [(set GPRnopc:$Rn_wb,
1380               (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1381
1382 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1383                             (ins rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1384                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1385                          "strh", "\t$Rt, $Rn, $offset",
1386                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1387        [(set GPRnopc:$Rn_wb,
1388              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset))]>;
1389
1390 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1391                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1392                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1393                         "strb", "\t$Rt, [$Rn, $addr]!",
1394                         "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1395          [(set GPRnopc:$Rn_wb,
1396                (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1397
1398 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1399                             (ins rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1400                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1401                          "strb", "\t$Rt, $Rn, $offset",
1402                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1403         [(set GPRnopc:$Rn_wb,
1404               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset))]>;
1405
1406 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1407 // only.
1408 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1409 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1410   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1411           "\t$Rt, $addr", []> {
1412   let Inst{31-27} = 0b11111;
1413   let Inst{26-25} = 0b00;
1414   let Inst{24} = 0; // not signed
1415   let Inst{23} = 0;
1416   let Inst{22-21} = type;
1417   let Inst{20} = 0; // store
1418   let Inst{11} = 1;
1419   let Inst{10-8} = 0b110; // PUW
1420
1421   bits<4> Rt;
1422   bits<13> addr;
1423   let Inst{15-12} = Rt;
1424   let Inst{19-16} = addr{12-9};
1425   let Inst{7-0}   = addr{7-0};
1426 }
1427
1428 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1429 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1430 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1431
1432 // ldrd / strd pre / post variants
1433 // For disassembly only.
1434
1435 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1436                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1437                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1438   let AsmMatchConverter = "cvtT2LdrdPre";
1439   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1440 }
1441
1442 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1443                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1444                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr, $imm",
1445                  "$addr.base = $wb", []>;
1446
1447 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1448                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1449                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1450                  "$addr.base = $wb", []> {
1451   let AsmMatchConverter = "cvtT2StrdPre";
1452   let DecoderMethod = "DecodeT2STRDPreInstruction";
1453 }
1454
1455 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1456                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1457                       t2am_imm8s4_offset:$imm),
1458                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr, $imm",
1459                  "$addr.base = $wb", []>;
1460
1461 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1462 // data/instruction access.  These are for disassembly only.
1463 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1464 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1465 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1466
1467   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1468                 "\t$addr",
1469               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1470     let Inst{31-25} = 0b1111100;
1471     let Inst{24} = instr;
1472     let Inst{22} = 0;
1473     let Inst{21} = write;
1474     let Inst{20} = 1;
1475     let Inst{15-12} = 0b1111;
1476
1477     bits<17> addr;
1478     let addr{12}    = 1;           // add = TRUE
1479     let Inst{19-16} = addr{16-13}; // Rn
1480     let Inst{23}    = addr{12};    // U
1481     let Inst{11-0}  = addr{11-0};  // imm12
1482   }
1483
1484   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1485                 "\t$addr",
1486             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1487     let Inst{31-25} = 0b1111100;
1488     let Inst{24} = instr;
1489     let Inst{23} = 0; // U = 0
1490     let Inst{22} = 0;
1491     let Inst{21} = write;
1492     let Inst{20} = 1;
1493     let Inst{15-12} = 0b1111;
1494     let Inst{11-8} = 0b1100;
1495
1496     bits<13> addr;
1497     let Inst{19-16} = addr{12-9}; // Rn
1498     let Inst{7-0}   = addr{7-0};  // imm8
1499   }
1500
1501   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1502                "\t$addr",
1503              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1504     let Inst{31-25} = 0b1111100;
1505     let Inst{24} = instr;
1506     let Inst{23} = 0; // add = TRUE for T1
1507     let Inst{22} = 0;
1508     let Inst{21} = write;
1509     let Inst{20} = 1;
1510     let Inst{15-12} = 0b1111;
1511     let Inst{11-6} = 0000000;
1512
1513     bits<10> addr;
1514     let Inst{19-16} = addr{9-6}; // Rn
1515     let Inst{3-0}   = addr{5-2}; // Rm
1516     let Inst{5-4}   = addr{1-0}; // imm2
1517
1518     let DecoderMethod = "DecodeT2LoadShift";
1519   }
1520 }
1521
1522 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1523 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1524 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1525
1526 //===----------------------------------------------------------------------===//
1527 //  Load / store multiple Instructions.
1528 //
1529
1530 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1531                             InstrItinClass itin_upd, bit L_bit> {
1532   def IA :
1533     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1534          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1535     bits<4>  Rn;
1536     bits<16> regs;
1537
1538     let Inst{31-27} = 0b11101;
1539     let Inst{26-25} = 0b00;
1540     let Inst{24-23} = 0b01;     // Increment After
1541     let Inst{22}    = 0;
1542     let Inst{21}    = 0;        // No writeback
1543     let Inst{20}    = L_bit;
1544     let Inst{19-16} = Rn;
1545     let Inst{15}    = 0;
1546     let Inst{14-0}  = regs{14-0};
1547   }
1548   def IA_UPD :
1549     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1550           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1551     bits<4>  Rn;
1552     bits<16> regs;
1553
1554     let Inst{31-27} = 0b11101;
1555     let Inst{26-25} = 0b00;
1556     let Inst{24-23} = 0b01;     // Increment After
1557     let Inst{22}    = 0;
1558     let Inst{21}    = 1;        // Writeback
1559     let Inst{20}    = L_bit;
1560     let Inst{19-16} = Rn;
1561     let Inst{15}    = 0;
1562     let Inst{14-0}  = regs{14-0};
1563   }
1564   def DB :
1565     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1566          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1567     bits<4>  Rn;
1568     bits<16> regs;
1569
1570     let Inst{31-27} = 0b11101;
1571     let Inst{26-25} = 0b00;
1572     let Inst{24-23} = 0b10;     // Decrement Before
1573     let Inst{22}    = 0;
1574     let Inst{21}    = 0;        // No writeback
1575     let Inst{20}    = L_bit;
1576     let Inst{19-16} = Rn;
1577     let Inst{15}    = 0;
1578     let Inst{14-0}  = regs{14-0};
1579   }
1580   def DB_UPD :
1581     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1582           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1583     bits<4>  Rn;
1584     bits<16> regs;
1585
1586     let Inst{31-27} = 0b11101;
1587     let Inst{26-25} = 0b00;
1588     let Inst{24-23} = 0b10;     // Decrement Before
1589     let Inst{22}    = 0;
1590     let Inst{21}    = 1;        // Writeback
1591     let Inst{20}    = L_bit;
1592     let Inst{19-16} = Rn;
1593     let Inst{15}    = 0;
1594     let Inst{14-0}  = regs{14-0};
1595   }
1596 }
1597
1598 let neverHasSideEffects = 1 in {
1599
1600 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1601 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1602
1603 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1604                             InstrItinClass itin_upd, bit L_bit> {
1605   def IA :
1606     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1607          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1608     bits<4>  Rn;
1609     bits<16> regs;
1610
1611     let Inst{31-27} = 0b11101;
1612     let Inst{26-25} = 0b00;
1613     let Inst{24-23} = 0b01;     // Increment After
1614     let Inst{22}    = 0;
1615     let Inst{21}    = 0;        // No writeback
1616     let Inst{20}    = L_bit;
1617     let Inst{19-16} = Rn;
1618     let Inst{15}    = 0;
1619     let Inst{14}    = regs{14};
1620     let Inst{13}    = 0;
1621     let Inst{12-0}  = regs{12-0};
1622   }
1623   def IA_UPD :
1624     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1625           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1626     bits<4>  Rn;
1627     bits<16> regs;
1628
1629     let Inst{31-27} = 0b11101;
1630     let Inst{26-25} = 0b00;
1631     let Inst{24-23} = 0b01;     // Increment After
1632     let Inst{22}    = 0;
1633     let Inst{21}    = 1;        // Writeback
1634     let Inst{20}    = L_bit;
1635     let Inst{19-16} = Rn;
1636     let Inst{15}    = 0;
1637     let Inst{14}    = regs{14};
1638     let Inst{13}    = 0;
1639     let Inst{12-0}  = regs{12-0};
1640   }
1641   def DB :
1642     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1643          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1644     bits<4>  Rn;
1645     bits<16> regs;
1646
1647     let Inst{31-27} = 0b11101;
1648     let Inst{26-25} = 0b00;
1649     let Inst{24-23} = 0b10;     // Decrement Before
1650     let Inst{22}    = 0;
1651     let Inst{21}    = 0;        // No writeback
1652     let Inst{20}    = L_bit;
1653     let Inst{19-16} = Rn;
1654     let Inst{15}    = 0;
1655     let Inst{14}    = regs{14};
1656     let Inst{13}    = 0;
1657     let Inst{12-0}  = regs{12-0};
1658   }
1659   def DB_UPD :
1660     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1661           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1662     bits<4>  Rn;
1663     bits<16> regs;
1664
1665     let Inst{31-27} = 0b11101;
1666     let Inst{26-25} = 0b00;
1667     let Inst{24-23} = 0b10;     // Decrement Before
1668     let Inst{22}    = 0;
1669     let Inst{21}    = 1;        // Writeback
1670     let Inst{20}    = L_bit;
1671     let Inst{19-16} = Rn;
1672     let Inst{15}    = 0;
1673     let Inst{14}    = regs{14};
1674     let Inst{13}    = 0;
1675     let Inst{12-0}  = regs{12-0};
1676   }
1677 }
1678
1679
1680 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1681 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1682
1683 } // neverHasSideEffects
1684
1685
1686 //===----------------------------------------------------------------------===//
1687 //  Move Instructions.
1688 //
1689
1690 let neverHasSideEffects = 1 in
1691 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1692                    "mov", ".w\t$Rd, $Rm", []> {
1693   let Inst{31-27} = 0b11101;
1694   let Inst{26-25} = 0b01;
1695   let Inst{24-21} = 0b0010;
1696   let Inst{19-16} = 0b1111; // Rn
1697   let Inst{14-12} = 0b000;
1698   let Inst{7-4} = 0b0000;
1699 }
1700 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1701                                                  pred:$p, CPSR)>;
1702 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1703                                                pred:$p, CPSR)>;
1704
1705 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1706 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1707     AddedComplexity = 1 in
1708 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1709                    "mov", ".w\t$Rd, $imm",
1710                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1711   let Inst{31-27} = 0b11110;
1712   let Inst{25} = 0;
1713   let Inst{24-21} = 0b0010;
1714   let Inst{19-16} = 0b1111; // Rn
1715   let Inst{15} = 0;
1716 }
1717
1718 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1719 // Use aliases to get that to play nice here.
1720 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1721                                                 pred:$p, CPSR)>;
1722 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1723                                                 pred:$p, CPSR)>;
1724
1725 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1726                                                  pred:$p, zero_reg)>;
1727 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1728                                                pred:$p, zero_reg)>;
1729
1730 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1731 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1732                    "movw", "\t$Rd, $imm",
1733                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1734   let Inst{31-27} = 0b11110;
1735   let Inst{25} = 1;
1736   let Inst{24-21} = 0b0010;
1737   let Inst{20} = 0; // The S bit.
1738   let Inst{15} = 0;
1739
1740   bits<4> Rd;
1741   bits<16> imm;
1742
1743   let Inst{11-8}  = Rd;
1744   let Inst{19-16} = imm{15-12};
1745   let Inst{26}    = imm{11};
1746   let Inst{14-12} = imm{10-8};
1747   let Inst{7-0}   = imm{7-0};
1748 }
1749
1750 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1751                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1752
1753 let Constraints = "$src = $Rd" in {
1754 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1755                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1756                     "movt", "\t$Rd, $imm",
1757                     [(set rGPR:$Rd,
1758                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1759   let Inst{31-27} = 0b11110;
1760   let Inst{25} = 1;
1761   let Inst{24-21} = 0b0110;
1762   let Inst{20} = 0; // The S bit.
1763   let Inst{15} = 0;
1764
1765   bits<4> Rd;
1766   bits<16> imm;
1767
1768   let Inst{11-8}  = Rd;
1769   let Inst{19-16} = imm{15-12};
1770   let Inst{26}    = imm{11};
1771   let Inst{14-12} = imm{10-8};
1772   let Inst{7-0}   = imm{7-0};
1773 }
1774
1775 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1776                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1777 } // Constraints
1778
1779 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1780
1781 //===----------------------------------------------------------------------===//
1782 //  Extend Instructions.
1783 //
1784
1785 // Sign extenders
1786
1787 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1788                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1789 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1790                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1791 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1792
1793 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1794                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1795 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1796                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1797 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1798
1799 // TODO: SXT(A){B|H}16
1800
1801 // Zero extenders
1802
1803 let AddedComplexity = 16 in {
1804 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1805                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1806 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1807                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1808 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1809                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1810
1811 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1812 //        The transformation should probably be done as a combiner action
1813 //        instead so we can include a check for masking back in the upper
1814 //        eight bits of the source into the lower eight bits of the result.
1815 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1816 //            (t2UXTB16 rGPR:$Src, 3)>,
1817 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1818 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1819             (t2UXTB16 rGPR:$Src, 1)>,
1820         Requires<[HasT2ExtractPack, IsThumb2]>;
1821
1822 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1823                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1824 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1825                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1826 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1827 }
1828
1829 //===----------------------------------------------------------------------===//
1830 //  Arithmetic Instructions.
1831 //
1832
1833 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1834                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1835 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1836                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1837
1838 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1839 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1840 // CPSR and the implicit def of CPSR is not needed.
1841 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1842                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1843                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1844 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1845                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1846                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1847
1848 let hasPostISelHook = 1 in {
1849 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1850               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1851 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1852               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1853 }
1854
1855 // RSB
1856 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1857                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1858
1859 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1860 // CPSR and the implicit def of CPSR is not needed.
1861 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1862                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1863
1864 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1865 // The assume-no-carry-in form uses the negation of the input since add/sub
1866 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1867 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1868 // details.
1869 // The AddedComplexity preferences the first variant over the others since
1870 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1871 let AddedComplexity = 1 in
1872 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1873             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1874 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1875             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1876 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1877             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1878 let AddedComplexity = 1 in
1879 def : T2Pat<(ARMaddc    rGPR:$src, imm0_255_neg:$imm),
1880             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1881 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1882             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1883 // The with-carry-in form matches bitwise not instead of the negation.
1884 // Effectively, the inverse interpretation of the carry flag already accounts
1885 // for part of the negation.
1886 let AddedComplexity = 1 in
1887 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1888             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1889 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1890             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1891
1892 // Select Bytes -- for disassembly only
1893
1894 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1895                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1896           Requires<[IsThumb2, HasThumb2DSP]> {
1897   let Inst{31-27} = 0b11111;
1898   let Inst{26-24} = 0b010;
1899   let Inst{23} = 0b1;
1900   let Inst{22-20} = 0b010;
1901   let Inst{15-12} = 0b1111;
1902   let Inst{7} = 0b1;
1903   let Inst{6-4} = 0b000;
1904 }
1905
1906 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1907 // And Miscellaneous operations -- for disassembly only
1908 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1909               list<dag> pat = [/* For disassembly only; pattern left blank */],
1910               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1911               string asm = "\t$Rd, $Rn, $Rm">
1912   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1913     Requires<[IsThumb2, HasThumb2DSP]> {
1914   let Inst{31-27} = 0b11111;
1915   let Inst{26-23} = 0b0101;
1916   let Inst{22-20} = op22_20;
1917   let Inst{15-12} = 0b1111;
1918   let Inst{7-4} = op7_4;
1919
1920   bits<4> Rd;
1921   bits<4> Rn;
1922   bits<4> Rm;
1923
1924   let Inst{11-8}  = Rd;
1925   let Inst{19-16} = Rn;
1926   let Inst{3-0}   = Rm;
1927 }
1928
1929 // Saturating add/subtract -- for disassembly only
1930
1931 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1932                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1933                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1934 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1935 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1936 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1937 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1938                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1939 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1940                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1941 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1942 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1943                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1944                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1945 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1946 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1947 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1948 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1949 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1950 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1951 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1952 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1953
1954 // Signed/Unsigned add/subtract -- for disassembly only
1955
1956 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1957 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1958 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1959 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1960 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1961 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1962 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1963 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1964 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1965 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1966 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1967 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1968
1969 // Signed/Unsigned halving add/subtract -- for disassembly only
1970
1971 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1972 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1973 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1974 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1975 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1976 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1977 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1978 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1979 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1980 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1981 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1982 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1983
1984 // Helper class for disassembly only
1985 // A6.3.16 & A6.3.17
1986 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1987 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1988   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1989   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
1990   let Inst{31-27} = 0b11111;
1991   let Inst{26-24} = 0b011;
1992   let Inst{23}    = long;
1993   let Inst{22-20} = op22_20;
1994   let Inst{7-4}   = op7_4;
1995 }
1996
1997 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1998   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1999   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2000   let Inst{31-27} = 0b11111;
2001   let Inst{26-24} = 0b011;
2002   let Inst{23}    = long;
2003   let Inst{22-20} = op22_20;
2004   let Inst{7-4}   = op7_4;
2005 }
2006
2007 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2008
2009 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2010                                            (ins rGPR:$Rn, rGPR:$Rm),
2011                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2012           Requires<[IsThumb2, HasThumb2DSP]> {
2013   let Inst{15-12} = 0b1111;
2014 }
2015 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2016                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2017                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2018           Requires<[IsThumb2, HasThumb2DSP]>;
2019
2020 // Signed/Unsigned saturate -- for disassembly only
2021
2022 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2023            string opc, string asm, list<dag> pattern>
2024   : T2I<oops, iops, itin, opc, asm, pattern> {
2025   bits<4> Rd;
2026   bits<4> Rn;
2027   bits<5> sat_imm;
2028   bits<7> sh;
2029
2030   let Inst{11-8}  = Rd;
2031   let Inst{19-16} = Rn;
2032   let Inst{4-0}   = sat_imm;
2033   let Inst{21}    = sh{5};
2034   let Inst{14-12} = sh{4-2};
2035   let Inst{7-6}   = sh{1-0};
2036 }
2037
2038 def t2SSAT: T2SatI<
2039               (outs rGPR:$Rd), (ins imm1_32:$sat_imm, rGPR:$Rn, shift_imm:$sh),
2040               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh",
2041               [/* For disassembly only; pattern left blank */]> {
2042   let Inst{31-27} = 0b11110;
2043   let Inst{25-22} = 0b1100;
2044   let Inst{20} = 0;
2045   let Inst{15} = 0;
2046 }
2047
2048 def t2SSAT16: T2SatI<
2049                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2050                 "ssat16", "\t$Rd, $sat_imm, $Rn",
2051                 [/* For disassembly only; pattern left blank */]>,
2052           Requires<[IsThumb2, HasThumb2DSP]> {
2053   let Inst{31-27} = 0b11110;
2054   let Inst{25-22} = 0b1100;
2055   let Inst{20} = 0;
2056   let Inst{15} = 0;
2057   let Inst{21} = 1;        // sh = '1'
2058   let Inst{14-12} = 0b000; // imm3 = '000'
2059   let Inst{7-6} = 0b00;    // imm2 = '00'
2060 }
2061
2062 def t2USAT: T2SatI<
2063                 (outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
2064                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh",
2065                 [/* For disassembly only; pattern left blank */]> {
2066   let Inst{31-27} = 0b11110;
2067   let Inst{25-22} = 0b1110;
2068   let Inst{20} = 0;
2069   let Inst{15} = 0;
2070 }
2071
2072 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn),
2073                      NoItinerary,
2074                      "usat16", "\t$Rd, $sat_imm, $Rn",
2075                      [/* For disassembly only; pattern left blank */]>,
2076           Requires<[IsThumb2, HasThumb2DSP]> {
2077   let Inst{31-27} = 0b11110;
2078   let Inst{25-22} = 0b1110;
2079   let Inst{20} = 0;
2080   let Inst{15} = 0;
2081   let Inst{21} = 1;        // sh = '1'
2082   let Inst{14-12} = 0b000; // imm3 = '000'
2083   let Inst{7-6} = 0b00;    // imm2 = '00'
2084 }
2085
2086 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2087 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2088
2089 //===----------------------------------------------------------------------===//
2090 //  Shift and rotate Instructions.
2091 //
2092
2093 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2094                         BinOpFrag<(shl  node:$LHS, node:$RHS)>, "t2LSL">;
2095 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2096                         BinOpFrag<(srl  node:$LHS, node:$RHS)>, "t2LSR">;
2097 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2098                         BinOpFrag<(sra  node:$LHS, node:$RHS)>, "t2ASR">;
2099 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2100                         BinOpFrag<(rotr node:$LHS, node:$RHS)>, "t2ROR">;
2101
2102 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2103 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2104           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2105
2106 let Uses = [CPSR] in {
2107 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2108                    "rrx", "\t$Rd, $Rm",
2109                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
2110   let Inst{31-27} = 0b11101;
2111   let Inst{26-25} = 0b01;
2112   let Inst{24-21} = 0b0010;
2113   let Inst{19-16} = 0b1111; // Rn
2114   let Inst{14-12} = 0b000;
2115   let Inst{7-4} = 0b0011;
2116 }
2117 }
2118
2119 let isCodeGenOnly = 1, Defs = [CPSR] in {
2120 def t2MOVsrl_flag : T2TwoRegShiftImm<
2121                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2122                         "lsrs", ".w\t$Rd, $Rm, #1",
2123                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2124   let Inst{31-27} = 0b11101;
2125   let Inst{26-25} = 0b01;
2126   let Inst{24-21} = 0b0010;
2127   let Inst{20} = 1; // The S bit.
2128   let Inst{19-16} = 0b1111; // Rn
2129   let Inst{5-4} = 0b01; // Shift type.
2130   // Shift amount = Inst{14-12:7-6} = 1.
2131   let Inst{14-12} = 0b000;
2132   let Inst{7-6} = 0b01;
2133 }
2134 def t2MOVsra_flag : T2TwoRegShiftImm<
2135                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2136                         "asrs", ".w\t$Rd, $Rm, #1",
2137                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2138   let Inst{31-27} = 0b11101;
2139   let Inst{26-25} = 0b01;
2140   let Inst{24-21} = 0b0010;
2141   let Inst{20} = 1; // The S bit.
2142   let Inst{19-16} = 0b1111; // Rn
2143   let Inst{5-4} = 0b10; // Shift type.
2144   // Shift amount = Inst{14-12:7-6} = 1.
2145   let Inst{14-12} = 0b000;
2146   let Inst{7-6} = 0b01;
2147 }
2148 }
2149
2150 //===----------------------------------------------------------------------===//
2151 //  Bitwise Instructions.
2152 //
2153
2154 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2155                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2156                             BinOpFrag<(and node:$LHS, node:$RHS)>, "t2AND", 1>;
2157 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2158                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2159                             BinOpFrag<(or  node:$LHS, node:$RHS)>, "t2ORR", 1>;
2160 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2161                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2162                             BinOpFrag<(xor node:$LHS, node:$RHS)>, "t2EOR", 1>;
2163
2164 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2165                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2166                             BinOpFrag<(and node:$LHS, (not node:$RHS))>,
2167                             "t2BIC">;
2168
2169 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2170               string opc, string asm, list<dag> pattern>
2171     : T2I<oops, iops, itin, opc, asm, pattern> {
2172   bits<4> Rd;
2173   bits<5> msb;
2174   bits<5> lsb;
2175
2176   let Inst{11-8}  = Rd;
2177   let Inst{4-0}   = msb{4-0};
2178   let Inst{14-12} = lsb{4-2};
2179   let Inst{7-6}   = lsb{1-0};
2180 }
2181
2182 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2183               string opc, string asm, list<dag> pattern>
2184     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2185   bits<4> Rn;
2186
2187   let Inst{19-16} = Rn;
2188 }
2189
2190 let Constraints = "$src = $Rd" in
2191 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2192                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2193                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2194   let Inst{31-27} = 0b11110;
2195   let Inst{26} = 0; // should be 0.
2196   let Inst{25} = 1;
2197   let Inst{24-20} = 0b10110;
2198   let Inst{19-16} = 0b1111; // Rn
2199   let Inst{15} = 0;
2200   let Inst{5} = 0; // should be 0.
2201
2202   bits<10> imm;
2203   let msb{4-0} = imm{9-5};
2204   let lsb{4-0} = imm{4-0};
2205 }
2206
2207 def t2SBFX: T2TwoRegBitFI<
2208                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2209                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2210   let Inst{31-27} = 0b11110;
2211   let Inst{25} = 1;
2212   let Inst{24-20} = 0b10100;
2213   let Inst{15} = 0;
2214 }
2215
2216 def t2UBFX: T2TwoRegBitFI<
2217                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2218                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2219   let Inst{31-27} = 0b11110;
2220   let Inst{25} = 1;
2221   let Inst{24-20} = 0b11100;
2222   let Inst{15} = 0;
2223 }
2224
2225 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2226 let Constraints = "$src = $Rd" in {
2227   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2228                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2229                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2230                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2231                                    bf_inv_mask_imm:$imm))]> {
2232     let Inst{31-27} = 0b11110;
2233     let Inst{26} = 0; // should be 0.
2234     let Inst{25} = 1;
2235     let Inst{24-20} = 0b10110;
2236     let Inst{15} = 0;
2237     let Inst{5} = 0; // should be 0.
2238
2239     bits<10> imm;
2240     let msb{4-0} = imm{9-5};
2241     let lsb{4-0} = imm{4-0};
2242   }
2243 }
2244
2245 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2246                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2247                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>,
2248                           "t2ORN", 0, "">;
2249
2250 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2251 let AddedComplexity = 1 in
2252 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2253                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2254                           UnOpFrag<(not node:$Src)>, 1, 1>;
2255
2256
2257 let AddedComplexity = 1 in
2258 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2259             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2260
2261 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2262 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2263             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2264             Requires<[IsThumb2]>;
2265
2266 def : T2Pat<(t2_so_imm_not:$src),
2267             (t2MVNi t2_so_imm_not:$src)>;
2268
2269 //===----------------------------------------------------------------------===//
2270 //  Multiply Instructions.
2271 //
2272 let isCommutable = 1 in
2273 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2274                 "mul", "\t$Rd, $Rn, $Rm",
2275                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2276   let Inst{31-27} = 0b11111;
2277   let Inst{26-23} = 0b0110;
2278   let Inst{22-20} = 0b000;
2279   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2280   let Inst{7-4} = 0b0000; // Multiply
2281 }
2282
2283 def t2MLA: T2FourReg<
2284                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2285                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2286                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2287   let Inst{31-27} = 0b11111;
2288   let Inst{26-23} = 0b0110;
2289   let Inst{22-20} = 0b000;
2290   let Inst{7-4} = 0b0000; // Multiply
2291 }
2292
2293 def t2MLS: T2FourReg<
2294                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2295                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2296                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2297   let Inst{31-27} = 0b11111;
2298   let Inst{26-23} = 0b0110;
2299   let Inst{22-20} = 0b000;
2300   let Inst{7-4} = 0b0001; // Multiply and Subtract
2301 }
2302
2303 // Extra precision multiplies with low / high results
2304 let neverHasSideEffects = 1 in {
2305 let isCommutable = 1 in {
2306 def t2SMULL : T2MulLong<0b000, 0b0000,
2307                   (outs rGPR:$RdLo, rGPR:$RdHi),
2308                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2309                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2310
2311 def t2UMULL : T2MulLong<0b010, 0b0000,
2312                   (outs rGPR:$RdLo, rGPR:$RdHi),
2313                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2314                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2315 } // isCommutable
2316
2317 // Multiply + accumulate
2318 def t2SMLAL : T2MulLong<0b100, 0b0000,
2319                   (outs rGPR:$RdLo, rGPR:$RdHi),
2320                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2321                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2322
2323 def t2UMLAL : T2MulLong<0b110, 0b0000,
2324                   (outs rGPR:$RdLo, rGPR:$RdHi),
2325                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2326                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2327
2328 def t2UMAAL : T2MulLong<0b110, 0b0110,
2329                   (outs rGPR:$RdLo, rGPR:$RdHi),
2330                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2331                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2332           Requires<[IsThumb2, HasThumb2DSP]>;
2333 } // neverHasSideEffects
2334
2335 // Rounding variants of the below included for disassembly only
2336
2337 // Most significant word multiply
2338 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2339                   "smmul", "\t$Rd, $Rn, $Rm",
2340                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2341           Requires<[IsThumb2, HasThumb2DSP]> {
2342   let Inst{31-27} = 0b11111;
2343   let Inst{26-23} = 0b0110;
2344   let Inst{22-20} = 0b101;
2345   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2346   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2347 }
2348
2349 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2350                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2351           Requires<[IsThumb2, HasThumb2DSP]> {
2352   let Inst{31-27} = 0b11111;
2353   let Inst{26-23} = 0b0110;
2354   let Inst{22-20} = 0b101;
2355   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2356   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2357 }
2358
2359 def t2SMMLA : T2FourReg<
2360         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2361                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2362                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2363           Requires<[IsThumb2, HasThumb2DSP]> {
2364   let Inst{31-27} = 0b11111;
2365   let Inst{26-23} = 0b0110;
2366   let Inst{22-20} = 0b101;
2367   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2368 }
2369
2370 def t2SMMLAR: T2FourReg<
2371         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2372                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2373           Requires<[IsThumb2, HasThumb2DSP]> {
2374   let Inst{31-27} = 0b11111;
2375   let Inst{26-23} = 0b0110;
2376   let Inst{22-20} = 0b101;
2377   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2378 }
2379
2380 def t2SMMLS: T2FourReg<
2381         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2382                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2383                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2384           Requires<[IsThumb2, HasThumb2DSP]> {
2385   let Inst{31-27} = 0b11111;
2386   let Inst{26-23} = 0b0110;
2387   let Inst{22-20} = 0b110;
2388   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2389 }
2390
2391 def t2SMMLSR:T2FourReg<
2392         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2393                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2394           Requires<[IsThumb2, HasThumb2DSP]> {
2395   let Inst{31-27} = 0b11111;
2396   let Inst{26-23} = 0b0110;
2397   let Inst{22-20} = 0b110;
2398   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2399 }
2400
2401 multiclass T2I_smul<string opc, PatFrag opnode> {
2402   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2403               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2404               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2405                                       (sext_inreg rGPR:$Rm, i16)))]>,
2406           Requires<[IsThumb2, HasThumb2DSP]> {
2407     let Inst{31-27} = 0b11111;
2408     let Inst{26-23} = 0b0110;
2409     let Inst{22-20} = 0b001;
2410     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2411     let Inst{7-6} = 0b00;
2412     let Inst{5-4} = 0b00;
2413   }
2414
2415   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2416               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2417               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2418                                       (sra rGPR:$Rm, (i32 16))))]>,
2419           Requires<[IsThumb2, HasThumb2DSP]> {
2420     let Inst{31-27} = 0b11111;
2421     let Inst{26-23} = 0b0110;
2422     let Inst{22-20} = 0b001;
2423     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2424     let Inst{7-6} = 0b00;
2425     let Inst{5-4} = 0b01;
2426   }
2427
2428   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2429               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2430               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2431                                       (sext_inreg rGPR:$Rm, i16)))]>,
2432           Requires<[IsThumb2, HasThumb2DSP]> {
2433     let Inst{31-27} = 0b11111;
2434     let Inst{26-23} = 0b0110;
2435     let Inst{22-20} = 0b001;
2436     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2437     let Inst{7-6} = 0b00;
2438     let Inst{5-4} = 0b10;
2439   }
2440
2441   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2442               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2443               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2444                                       (sra rGPR:$Rm, (i32 16))))]>,
2445           Requires<[IsThumb2, HasThumb2DSP]> {
2446     let Inst{31-27} = 0b11111;
2447     let Inst{26-23} = 0b0110;
2448     let Inst{22-20} = 0b001;
2449     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2450     let Inst{7-6} = 0b00;
2451     let Inst{5-4} = 0b11;
2452   }
2453
2454   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2455               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2456               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2457                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2458           Requires<[IsThumb2, HasThumb2DSP]> {
2459     let Inst{31-27} = 0b11111;
2460     let Inst{26-23} = 0b0110;
2461     let Inst{22-20} = 0b011;
2462     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2463     let Inst{7-6} = 0b00;
2464     let Inst{5-4} = 0b00;
2465   }
2466
2467   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2468               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2469               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2470                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2471           Requires<[IsThumb2, HasThumb2DSP]> {
2472     let Inst{31-27} = 0b11111;
2473     let Inst{26-23} = 0b0110;
2474     let Inst{22-20} = 0b011;
2475     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2476     let Inst{7-6} = 0b00;
2477     let Inst{5-4} = 0b01;
2478   }
2479 }
2480
2481
2482 multiclass T2I_smla<string opc, PatFrag opnode> {
2483   def BB : T2FourReg<
2484         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2485               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2486               [(set rGPR:$Rd, (add rGPR:$Ra,
2487                                (opnode (sext_inreg rGPR:$Rn, i16),
2488                                        (sext_inreg rGPR:$Rm, i16))))]>,
2489           Requires<[IsThumb2, HasThumb2DSP]> {
2490     let Inst{31-27} = 0b11111;
2491     let Inst{26-23} = 0b0110;
2492     let Inst{22-20} = 0b001;
2493     let Inst{7-6} = 0b00;
2494     let Inst{5-4} = 0b00;
2495   }
2496
2497   def BT : T2FourReg<
2498        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2499              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2500              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2501                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2502           Requires<[IsThumb2, HasThumb2DSP]> {
2503     let Inst{31-27} = 0b11111;
2504     let Inst{26-23} = 0b0110;
2505     let Inst{22-20} = 0b001;
2506     let Inst{7-6} = 0b00;
2507     let Inst{5-4} = 0b01;
2508   }
2509
2510   def TB : T2FourReg<
2511         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2512               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2513               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2514                                                (sext_inreg rGPR:$Rm, i16))))]>,
2515           Requires<[IsThumb2, HasThumb2DSP]> {
2516     let Inst{31-27} = 0b11111;
2517     let Inst{26-23} = 0b0110;
2518     let Inst{22-20} = 0b001;
2519     let Inst{7-6} = 0b00;
2520     let Inst{5-4} = 0b10;
2521   }
2522
2523   def TT : T2FourReg<
2524         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2525               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2526              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2527                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2528           Requires<[IsThumb2, HasThumb2DSP]> {
2529     let Inst{31-27} = 0b11111;
2530     let Inst{26-23} = 0b0110;
2531     let Inst{22-20} = 0b001;
2532     let Inst{7-6} = 0b00;
2533     let Inst{5-4} = 0b11;
2534   }
2535
2536   def WB : T2FourReg<
2537         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2538               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2539               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2540                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2541           Requires<[IsThumb2, HasThumb2DSP]> {
2542     let Inst{31-27} = 0b11111;
2543     let Inst{26-23} = 0b0110;
2544     let Inst{22-20} = 0b011;
2545     let Inst{7-6} = 0b00;
2546     let Inst{5-4} = 0b00;
2547   }
2548
2549   def WT : T2FourReg<
2550         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2551               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2552               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2553                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2554           Requires<[IsThumb2, HasThumb2DSP]> {
2555     let Inst{31-27} = 0b11111;
2556     let Inst{26-23} = 0b0110;
2557     let Inst{22-20} = 0b011;
2558     let Inst{7-6} = 0b00;
2559     let Inst{5-4} = 0b01;
2560   }
2561 }
2562
2563 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2564 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2565
2566 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2567 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2568          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2569            [/* For disassembly only; pattern left blank */]>,
2570           Requires<[IsThumb2, HasThumb2DSP]>;
2571 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2572          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2573            [/* For disassembly only; pattern left blank */]>,
2574           Requires<[IsThumb2, HasThumb2DSP]>;
2575 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2576          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2577            [/* For disassembly only; pattern left blank */]>,
2578           Requires<[IsThumb2, HasThumb2DSP]>;
2579 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2580          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2581            [/* For disassembly only; pattern left blank */]>,
2582           Requires<[IsThumb2, HasThumb2DSP]>;
2583
2584 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2585 // These are for disassembly only.
2586
2587 def t2SMUAD: T2ThreeReg_mac<
2588             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2589             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2590           Requires<[IsThumb2, HasThumb2DSP]> {
2591   let Inst{15-12} = 0b1111;
2592 }
2593 def t2SMUADX:T2ThreeReg_mac<
2594             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2595             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2596           Requires<[IsThumb2, HasThumb2DSP]> {
2597   let Inst{15-12} = 0b1111;
2598 }
2599 def t2SMUSD: T2ThreeReg_mac<
2600             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2601             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2602           Requires<[IsThumb2, HasThumb2DSP]> {
2603   let Inst{15-12} = 0b1111;
2604 }
2605 def t2SMUSDX:T2ThreeReg_mac<
2606             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2607             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2608           Requires<[IsThumb2, HasThumb2DSP]> {
2609   let Inst{15-12} = 0b1111;
2610 }
2611 def t2SMLAD   : T2FourReg_mac<
2612             0, 0b010, 0b0000, (outs rGPR:$Rd),
2613             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2614             "\t$Rd, $Rn, $Rm, $Ra", []>,
2615           Requires<[IsThumb2, HasThumb2DSP]>;
2616 def t2SMLADX  : T2FourReg_mac<
2617             0, 0b010, 0b0001, (outs rGPR:$Rd),
2618             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2619             "\t$Rd, $Rn, $Rm, $Ra", []>,
2620           Requires<[IsThumb2, HasThumb2DSP]>;
2621 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2622             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2623             "\t$Rd, $Rn, $Rm, $Ra", []>,
2624           Requires<[IsThumb2, HasThumb2DSP]>;
2625 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2626             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2627             "\t$Rd, $Rn, $Rm, $Ra", []>,
2628           Requires<[IsThumb2, HasThumb2DSP]>;
2629 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2630                         (ins rGPR:$Rm, rGPR:$Rn), IIC_iMAC64, "smlald",
2631                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2632           Requires<[IsThumb2, HasThumb2DSP]>;
2633 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2634                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlaldx",
2635                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2636           Requires<[IsThumb2, HasThumb2DSP]>;
2637 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2638                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsld",
2639                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2640           Requires<[IsThumb2, HasThumb2DSP]>;
2641 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2642                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2643                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2644           Requires<[IsThumb2, HasThumb2DSP]>;
2645
2646 //===----------------------------------------------------------------------===//
2647 //  Division Instructions.
2648 //  Signed and unsigned division on v7-M
2649 //
2650 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2651                  "sdiv", "\t$Rd, $Rn, $Rm",
2652                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2653                  Requires<[HasDivide, IsThumb2]> {
2654   let Inst{31-27} = 0b11111;
2655   let Inst{26-21} = 0b011100;
2656   let Inst{20} = 0b1;
2657   let Inst{15-12} = 0b1111;
2658   let Inst{7-4} = 0b1111;
2659 }
2660
2661 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2662                  "udiv", "\t$Rd, $Rn, $Rm",
2663                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2664                  Requires<[HasDivide, IsThumb2]> {
2665   let Inst{31-27} = 0b11111;
2666   let Inst{26-21} = 0b011101;
2667   let Inst{20} = 0b1;
2668   let Inst{15-12} = 0b1111;
2669   let Inst{7-4} = 0b1111;
2670 }
2671
2672 //===----------------------------------------------------------------------===//
2673 //  Misc. Arithmetic Instructions.
2674 //
2675
2676 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2677       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2678   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2679   let Inst{31-27} = 0b11111;
2680   let Inst{26-22} = 0b01010;
2681   let Inst{21-20} = op1;
2682   let Inst{15-12} = 0b1111;
2683   let Inst{7-6} = 0b10;
2684   let Inst{5-4} = op2;
2685   let Rn{3-0} = Rm;
2686 }
2687
2688 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2689                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2690
2691 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2692                       "rbit", "\t$Rd, $Rm",
2693                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2694
2695 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2696                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2697
2698 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2699                        "rev16", ".w\t$Rd, $Rm",
2700                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2701
2702 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2703                        "revsh", ".w\t$Rd, $Rm",
2704                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2705
2706 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2707                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2708             (t2REVSH rGPR:$Rm)>;
2709
2710 def t2PKHBT : T2ThreeReg<
2711             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2712                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm, lsl $sh",
2713                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2714                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2715                                            0xFFFF0000)))]>,
2716                   Requires<[HasT2ExtractPack, IsThumb2]> {
2717   let Inst{31-27} = 0b11101;
2718   let Inst{26-25} = 0b01;
2719   let Inst{24-20} = 0b01100;
2720   let Inst{5} = 0; // BT form
2721   let Inst{4} = 0;
2722
2723   bits<5> sh;
2724   let Inst{14-12} = sh{4-2};
2725   let Inst{7-6}   = sh{1-0};
2726 }
2727
2728 // Alternate cases for PKHBT where identities eliminate some nodes.
2729 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2730             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2731             Requires<[HasT2ExtractPack, IsThumb2]>;
2732 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2733             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2734             Requires<[HasT2ExtractPack, IsThumb2]>;
2735
2736 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2737 // will match the pattern below.
2738 def t2PKHTB : T2ThreeReg<
2739                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2740                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm, asr $sh",
2741                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2742                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2743                                             0xFFFF)))]>,
2744                   Requires<[HasT2ExtractPack, IsThumb2]> {
2745   let Inst{31-27} = 0b11101;
2746   let Inst{26-25} = 0b01;
2747   let Inst{24-20} = 0b01100;
2748   let Inst{5} = 1; // TB form
2749   let Inst{4} = 0;
2750
2751   bits<5> sh;
2752   let Inst{14-12} = sh{4-2};
2753   let Inst{7-6}   = sh{1-0};
2754 }
2755
2756 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2757 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2758 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2759             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2760             Requires<[HasT2ExtractPack, IsThumb2]>;
2761 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2762                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2763             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2764             Requires<[HasT2ExtractPack, IsThumb2]>;
2765
2766 //===----------------------------------------------------------------------===//
2767 //  Comparison Instructions...
2768 //
2769 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2770                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2771                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>, "t2CMP">;
2772
2773 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2774             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2775 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2776             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2777 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2778             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2779
2780 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2781 //       Compare-to-zero still works out, just not the relationals
2782 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2783 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2784 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2785                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2786                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>,
2787                           "t2CMNz">;
2788
2789 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2790 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2791
2792 def : T2Pat<(ARMcmpZ  GPRnopc:$src, t2_so_imm_neg:$imm),
2793             (t2CMNzri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2794
2795 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2796                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2797                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>,
2798                           "t2TST">;
2799 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2800                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2801                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>,
2802                           "t2TEQ">;
2803
2804 // Conditional moves
2805 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2806 // a two-value operand where a dag node expects two operands. :(
2807 let neverHasSideEffects = 1 in {
2808 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2809                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2810                             4, IIC_iCMOVr,
2811    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2812                 RegConstraint<"$false = $Rd">;
2813
2814 let isMoveImm = 1 in
2815 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2816                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2817                    4, IIC_iCMOVi,
2818 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2819                    RegConstraint<"$false = $Rd">;
2820
2821 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2822 let isCodeGenOnly = 1 in {
2823 let isMoveImm = 1 in
2824 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2825                       IIC_iCMOVi,
2826                       "movw", "\t$Rd, $imm", []>,
2827                       RegConstraint<"$false = $Rd"> {
2828   let Inst{31-27} = 0b11110;
2829   let Inst{25} = 1;
2830   let Inst{24-21} = 0b0010;
2831   let Inst{20} = 0; // The S bit.
2832   let Inst{15} = 0;
2833
2834   bits<4> Rd;
2835   bits<16> imm;
2836
2837   let Inst{11-8}  = Rd;
2838   let Inst{19-16} = imm{15-12};
2839   let Inst{26}    = imm{11};
2840   let Inst{14-12} = imm{10-8};
2841   let Inst{7-0}   = imm{7-0};
2842 }
2843
2844 let isMoveImm = 1 in
2845 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2846                                (ins rGPR:$false, i32imm:$src, pred:$p),
2847                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2848
2849 let isMoveImm = 1 in
2850 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2851                    IIC_iCMOVi, "mvn", ".w\t$Rd, $imm",
2852 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2853                    imm:$cc, CCR:$ccr))*/]>,
2854                    RegConstraint<"$false = $Rd"> {
2855   let Inst{31-27} = 0b11110;
2856   let Inst{25} = 0;
2857   let Inst{24-21} = 0b0011;
2858   let Inst{20} = 0; // The S bit.
2859   let Inst{19-16} = 0b1111; // Rn
2860   let Inst{15} = 0;
2861 }
2862
2863 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2864                    string opc, string asm, list<dag> pattern>
2865   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2866   let Inst{31-27} = 0b11101;
2867   let Inst{26-25} = 0b01;
2868   let Inst{24-21} = 0b0010;
2869   let Inst{20} = 0; // The S bit.
2870   let Inst{19-16} = 0b1111; // Rn
2871   let Inst{5-4} = opcod; // Shift type.
2872 }
2873 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2874                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2875                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2876                  RegConstraint<"$false = $Rd">;
2877 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2878                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2879                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2880                  RegConstraint<"$false = $Rd">;
2881 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2882                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2883                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2884                  RegConstraint<"$false = $Rd">;
2885 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2886                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2887                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2888                  RegConstraint<"$false = $Rd">;
2889 } // isCodeGenOnly = 1
2890 } // neverHasSideEffects
2891
2892 //===----------------------------------------------------------------------===//
2893 // Atomic operations intrinsics
2894 //
2895
2896 // memory barriers protect the atomic sequences
2897 let hasSideEffects = 1 in {
2898 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2899                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2900                   Requires<[IsThumb, HasDB]> {
2901   bits<4> opt;
2902   let Inst{31-4} = 0xf3bf8f5;
2903   let Inst{3-0} = opt;
2904 }
2905 }
2906
2907 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2908                   "dsb", "\t$opt", []>,
2909                   Requires<[IsThumb, HasDB]> {
2910   bits<4> opt;
2911   let Inst{31-4} = 0xf3bf8f4;
2912   let Inst{3-0} = opt;
2913 }
2914
2915 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2916                   "isb", "\t$opt",
2917                   []>, Requires<[IsThumb2, HasDB]> {
2918   bits<4> opt;
2919   let Inst{31-4} = 0xf3bf8f6;
2920   let Inst{3-0} = opt;
2921 }
2922
2923 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2924                 InstrItinClass itin, string opc, string asm, string cstr,
2925                 list<dag> pattern, bits<4> rt2 = 0b1111>
2926   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2927   let Inst{31-27} = 0b11101;
2928   let Inst{26-20} = 0b0001101;
2929   let Inst{11-8} = rt2;
2930   let Inst{7-6} = 0b01;
2931   let Inst{5-4} = opcod;
2932   let Inst{3-0} = 0b1111;
2933
2934   bits<4> addr;
2935   bits<4> Rt;
2936   let Inst{19-16} = addr;
2937   let Inst{15-12} = Rt;
2938 }
2939 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2940                 InstrItinClass itin, string opc, string asm, string cstr,
2941                 list<dag> pattern, bits<4> rt2 = 0b1111>
2942   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2943   let Inst{31-27} = 0b11101;
2944   let Inst{26-20} = 0b0001100;
2945   let Inst{11-8} = rt2;
2946   let Inst{7-6} = 0b01;
2947   let Inst{5-4} = opcod;
2948
2949   bits<4> Rd;
2950   bits<4> addr;
2951   bits<4> Rt;
2952   let Inst{3-0}  = Rd;
2953   let Inst{19-16} = addr;
2954   let Inst{15-12} = Rt;
2955 }
2956
2957 let mayLoad = 1 in {
2958 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
2959                          AddrModeNone, 4, NoItinerary,
2960                          "ldrexb", "\t$Rt, $addr", "", []>;
2961 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
2962                          AddrModeNone, 4, NoItinerary,
2963                          "ldrexh", "\t$Rt, $addr", "", []>;
2964 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
2965                        AddrModeNone, 4, NoItinerary,
2966                        "ldrex", "\t$Rt, $addr", "", []> {
2967   bits<4> Rt;
2968   bits<12> addr;
2969   let Inst{31-27} = 0b11101;
2970   let Inst{26-20} = 0b0000101;
2971   let Inst{19-16} = addr{11-8};
2972   let Inst{15-12} = Rt;
2973   let Inst{11-8} = 0b1111;
2974   let Inst{7-0} = addr{7-0};
2975 }
2976 let hasExtraDefRegAllocReq = 1 in
2977 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
2978                          (ins addr_offset_none:$addr),
2979                          AddrModeNone, 4, NoItinerary,
2980                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
2981                          [], {?, ?, ?, ?}> {
2982   bits<4> Rt2;
2983   let Inst{11-8} = Rt2;
2984 }
2985 }
2986
2987 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
2988 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
2989                          (ins rGPR:$Rt, addr_offset_none:$addr),
2990                          AddrModeNone, 4, NoItinerary,
2991                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
2992 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
2993                          (ins rGPR:$Rt, addr_offset_none:$addr),
2994                          AddrModeNone, 4, NoItinerary,
2995                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
2996 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
2997                              t2addrmode_imm0_1020s4:$addr),
2998                   AddrModeNone, 4, NoItinerary,
2999                   "strex", "\t$Rd, $Rt, $addr", "",
3000                   []> {
3001   bits<4> Rd;
3002   bits<4> Rt;
3003   bits<12> addr;
3004   let Inst{31-27} = 0b11101;
3005   let Inst{26-20} = 0b0000100;
3006   let Inst{19-16} = addr{11-8};
3007   let Inst{15-12} = Rt;
3008   let Inst{11-8}  = Rd;
3009   let Inst{7-0} = addr{7-0};
3010 }
3011 }
3012
3013 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3014 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3015                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3016                          AddrModeNone, 4, NoItinerary,
3017                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3018                          {?, ?, ?, ?}> {
3019   bits<4> Rt2;
3020   let Inst{11-8} = Rt2;
3021 }
3022
3023 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3024             Requires<[IsThumb2, HasV7]>  {
3025   let Inst{31-16} = 0xf3bf;
3026   let Inst{15-14} = 0b10;
3027   let Inst{13} = 0;
3028   let Inst{12} = 0;
3029   let Inst{11-8} = 0b1111;
3030   let Inst{7-4} = 0b0010;
3031   let Inst{3-0} = 0b1111;
3032 }
3033
3034 //===----------------------------------------------------------------------===//
3035 // SJLJ Exception handling intrinsics
3036 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3037 //   address and save #0 in R0 for the non-longjmp case.
3038 //   Since by its nature we may be coming from some other function to get
3039 //   here, and we're using the stack frame for the containing function to
3040 //   save/restore registers, we can't keep anything live in regs across
3041 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3042 //   when we get here from a longjmp(). We force everything out of registers
3043 //   except for our own input by listing the relevant registers in Defs. By
3044 //   doing so, we also cause the prologue/epilogue code to actively preserve
3045 //   all of the callee-saved resgisters, which is exactly what we want.
3046 //   $val is a scratch register for our use.
3047 let Defs =
3048   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3049     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ],
3050   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
3051   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3052                                AddrModeNone, 0, NoItinerary, "", "",
3053                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3054                              Requires<[IsThumb2, HasVFP2]>;
3055 }
3056
3057 let Defs =
3058   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3059   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
3060   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3061                                AddrModeNone, 0, NoItinerary, "", "",
3062                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3063                                   Requires<[IsThumb2, NoVFP]>;
3064 }
3065
3066
3067 //===----------------------------------------------------------------------===//
3068 // Control-Flow Instructions
3069 //
3070
3071 // FIXME: remove when we have a way to marking a MI with these properties.
3072 // FIXME: Should pc be an implicit operand like PICADD, etc?
3073 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3074     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3075 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3076                                                    reglist:$regs, variable_ops),
3077                               4, IIC_iLoad_mBr, [],
3078             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3079                          RegConstraint<"$Rn = $wb">;
3080
3081 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3082 let isPredicable = 1 in
3083 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3084                  "b", ".w\t$target",
3085                  [(br bb:$target)]> {
3086   let Inst{31-27} = 0b11110;
3087   let Inst{15-14} = 0b10;
3088   let Inst{12} = 1;
3089
3090   bits<20> target;
3091   let Inst{26} = target{19};
3092   let Inst{11} = target{18};
3093   let Inst{13} = target{17};
3094   let Inst{21-16} = target{16-11};
3095   let Inst{10-0} = target{10-0};
3096 }
3097
3098 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3099 def t2BR_JT : t2PseudoInst<(outs),
3100           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3101            0, IIC_Br,
3102           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3103
3104 // FIXME: Add a non-pc based case that can be predicated.
3105 def t2TBB_JT : t2PseudoInst<(outs),
3106         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3107          0, IIC_Br, []>;
3108
3109 def t2TBH_JT : t2PseudoInst<(outs),
3110         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3111          0, IIC_Br, []>;
3112
3113 def t2TBB : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3114                     "tbb", "\t[$Rn, $Rm]", []> {
3115   bits<4> Rn;
3116   bits<4> Rm;
3117   let Inst{31-20} = 0b111010001101;
3118   let Inst{19-16} = Rn;
3119   let Inst{15-5} = 0b11110000000;
3120   let Inst{4} = 0; // B form
3121   let Inst{3-0} = Rm;
3122 }
3123
3124 def t2TBH : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3125                    "tbh", "\t[$Rn, $Rm, lsl #1]", []> {
3126   bits<4> Rn;
3127   bits<4> Rm;
3128   let Inst{31-20} = 0b111010001101;
3129   let Inst{19-16} = Rn;
3130   let Inst{15-5} = 0b11110000000;
3131   let Inst{4} = 1; // H form
3132   let Inst{3-0} = Rm;
3133 }
3134 } // isNotDuplicable, isIndirectBranch
3135
3136 } // isBranch, isTerminator, isBarrier
3137
3138 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3139 // a two-value operand where a dag node expects ", "two operands. :(
3140 let isBranch = 1, isTerminator = 1 in
3141 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3142                 "b", ".w\t$target",
3143                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3144   let Inst{31-27} = 0b11110;
3145   let Inst{15-14} = 0b10;
3146   let Inst{12} = 0;
3147
3148   bits<4> p;
3149   let Inst{25-22} = p;
3150
3151   bits<21> target;
3152   let Inst{26} = target{20};
3153   let Inst{11} = target{19};
3154   let Inst{13} = target{18};
3155   let Inst{21-16} = target{17-12};
3156   let Inst{10-0} = target{11-1};
3157
3158   let DecoderMethod = "DecodeThumb2BCCInstruction";
3159 }
3160
3161 // Tail calls. The Darwin version of thumb tail calls uses a t2 branch, so
3162 // it goes here.
3163 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3164   // Darwin version.
3165   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
3166       Uses = [SP] in
3167   def tTAILJMPd: tPseudoExpand<(outs),
3168                    (ins uncondbrtarget:$dst, pred:$p, variable_ops),
3169                    4, IIC_Br, [],
3170                    (t2B uncondbrtarget:$dst, pred:$p)>,
3171                  Requires<[IsThumb2, IsDarwin]>;
3172 }
3173
3174 // IT block
3175 let Defs = [ITSTATE] in
3176 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3177                     AddrModeNone, 2,  IIC_iALUx,
3178                     "it$mask\t$cc", "", []> {
3179   // 16-bit instruction.
3180   let Inst{31-16} = 0x0000;
3181   let Inst{15-8} = 0b10111111;
3182
3183   bits<4> cc;
3184   bits<4> mask;
3185   let Inst{7-4} = cc;
3186   let Inst{3-0} = mask;
3187
3188   let DecoderMethod = "DecodeIT";
3189 }
3190
3191 // Branch and Exchange Jazelle -- for disassembly only
3192 // Rm = Inst{19-16}
3193 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3194   bits<4> func;
3195   let Inst{31-27} = 0b11110;
3196   let Inst{26} = 0;
3197   let Inst{25-20} = 0b111100;
3198   let Inst{19-16} = func;
3199   let Inst{15-0} = 0b1000111100000000;
3200 }
3201
3202 // Compare and branch on zero / non-zero
3203 let isBranch = 1, isTerminator = 1 in {
3204   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3205                   "cbz\t$Rn, $target", []>,
3206               T1Misc<{0,0,?,1,?,?,?}>,
3207               Requires<[IsThumb2]> {
3208     // A8.6.27
3209     bits<6> target;
3210     bits<3> Rn;
3211     let Inst{9}   = target{5};
3212     let Inst{7-3} = target{4-0};
3213     let Inst{2-0} = Rn;
3214   }
3215
3216   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3217                   "cbnz\t$Rn, $target", []>,
3218               T1Misc<{1,0,?,1,?,?,?}>,
3219               Requires<[IsThumb2]> {
3220     // A8.6.27
3221     bits<6> target;
3222     bits<3> Rn;
3223     let Inst{9}   = target{5};
3224     let Inst{7-3} = target{4-0};
3225     let Inst{2-0} = Rn;
3226   }
3227 }
3228
3229
3230 // Change Processor State is a system instruction -- for disassembly and
3231 // parsing only.
3232 // FIXME: Since the asm parser has currently no clean way to handle optional
3233 // operands, create 3 versions of the same instruction. Once there's a clean
3234 // framework to represent optional operands, change this behavior.
3235 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3236             !strconcat("cps", asm_op),
3237             [/* For disassembly only; pattern left blank */]> {
3238   bits<2> imod;
3239   bits<3> iflags;
3240   bits<5> mode;
3241   bit M;
3242
3243   let Inst{31-27} = 0b11110;
3244   let Inst{26}    = 0;
3245   let Inst{25-20} = 0b111010;
3246   let Inst{19-16} = 0b1111;
3247   let Inst{15-14} = 0b10;
3248   let Inst{12}    = 0;
3249   let Inst{10-9}  = imod;
3250   let Inst{8}     = M;
3251   let Inst{7-5}   = iflags;
3252   let Inst{4-0}   = mode;
3253   let DecoderMethod = "DecodeT2CPSInstruction";
3254 }
3255
3256 let M = 1 in
3257   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3258                       "$imod.w\t$iflags, $mode">;
3259 let mode = 0, M = 0 in
3260   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3261                       "$imod.w\t$iflags">;
3262 let imod = 0, iflags = 0, M = 1 in
3263   def t2CPS1p : t2CPS<(ins i32imm:$mode), "\t$mode">;
3264
3265 // A6.3.4 Branches and miscellaneous control
3266 // Table A6-14 Change Processor State, and hint instructions
3267 // Helper class for disassembly only.
3268 class T2I_hint<bits<8> op7_0, string opc, string asm>
3269   : T2I<(outs), (ins), NoItinerary, opc, asm,
3270         [/* For disassembly only; pattern left blank */]> {
3271   let Inst{31-20} = 0xf3a;
3272   let Inst{19-16} = 0b1111;
3273   let Inst{15-14} = 0b10;
3274   let Inst{12} = 0;
3275   let Inst{10-8} = 0b000;
3276   let Inst{7-0} = op7_0;
3277 }
3278
3279 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3280 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3281 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3282 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3283 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3284
3285 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3286   bits<4> opt;
3287   let Inst{31-20} = 0b111100111010;
3288   let Inst{19-16} = 0b1111;
3289   let Inst{15-8} = 0b10000000;
3290   let Inst{7-4} = 0b1111;
3291   let Inst{3-0} = opt;
3292 }
3293
3294 // Secure Monitor Call is a system instruction -- for disassembly only
3295 // Option = Inst{19-16}
3296 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3297                 [/* For disassembly only; pattern left blank */]> {
3298   let Inst{31-27} = 0b11110;
3299   let Inst{26-20} = 0b1111111;
3300   let Inst{15-12} = 0b1000;
3301
3302   bits<4> opt;
3303   let Inst{19-16} = opt;
3304 }
3305
3306 class T2SRS<bits<12> op31_20,
3307            dag oops, dag iops, InstrItinClass itin,
3308           string opc, string asm, list<dag> pattern>
3309   : T2I<oops, iops, itin, opc, asm, pattern> {
3310   let Inst{31-20} = op31_20{11-0};
3311
3312   bits<5> mode;
3313   let Inst{4-0} = mode{4-0};
3314 }
3315
3316 // Store Return State is a system instruction -- for disassembly only
3317 def t2SRSDBW : T2SRS<0b111010000010,
3318                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
3319                    [/* For disassembly only; pattern left blank */]>;
3320 def t2SRSDB  : T2SRS<0b111010000000,
3321                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
3322                    [/* For disassembly only; pattern left blank */]>;
3323 def t2SRSIAW : T2SRS<0b111010011010,
3324                    (outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
3325                    [/* For disassembly only; pattern left blank */]>;
3326 def t2SRSIA  : T2SRS<0b111010011000,
3327                    (outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
3328                    [/* For disassembly only; pattern left blank */]>;
3329
3330 // Return From Exception is a system instruction -- for disassembly only
3331
3332 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3333           string opc, string asm, list<dag> pattern>
3334   : T2I<oops, iops, itin, opc, asm, pattern> {
3335   let Inst{31-20} = op31_20{11-0};
3336
3337   bits<4> Rn;
3338   let Inst{19-16} = Rn;
3339   let Inst{15-0} = 0xc000;
3340 }
3341
3342 def t2RFEDBW : T2RFE<0b111010000011,
3343                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3344                    [/* For disassembly only; pattern left blank */]>;
3345 def t2RFEDB  : T2RFE<0b111010000001,
3346                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3347                    [/* For disassembly only; pattern left blank */]>;
3348 def t2RFEIAW : T2RFE<0b111010011011,
3349                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3350                    [/* For disassembly only; pattern left blank */]>;
3351 def t2RFEIA  : T2RFE<0b111010011001,
3352                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3353                    [/* For disassembly only; pattern left blank */]>;
3354
3355 //===----------------------------------------------------------------------===//
3356 // Non-Instruction Patterns
3357 //
3358
3359 // 32-bit immediate using movw + movt.
3360 // This is a single pseudo instruction to make it re-materializable.
3361 // FIXME: Remove this when we can do generalized remat.
3362 let isReMaterializable = 1, isMoveImm = 1 in
3363 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3364                             [(set rGPR:$dst, (i32 imm:$src))]>,
3365                             Requires<[IsThumb, HasV6T2]>;
3366
3367 // Pseudo instruction that combines movw + movt + add pc (if pic).
3368 // It also makes it possible to rematerialize the instructions.
3369 // FIXME: Remove this when we can do generalized remat and when machine licm
3370 // can properly the instructions.
3371 let isReMaterializable = 1 in {
3372 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3373                                 IIC_iMOVix2addpc,
3374                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3375                           Requires<[IsThumb2, UseMovt]>;
3376
3377 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3378                               IIC_iMOVix2,
3379                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3380                           Requires<[IsThumb2, UseMovt]>;
3381 }
3382
3383 // ConstantPool, GlobalAddress, and JumpTable
3384 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3385            Requires<[IsThumb2, DontUseMovt]>;
3386 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3387 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3388            Requires<[IsThumb2, UseMovt]>;
3389
3390 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3391             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3392
3393 // Pseudo instruction that combines ldr from constpool and add pc. This should
3394 // be expanded into two instructions late to allow if-conversion and
3395 // scheduling.
3396 let canFoldAsLoad = 1, isReMaterializable = 1 in
3397 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3398                    IIC_iLoadiALU,
3399               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3400                                            imm:$cp))]>,
3401                Requires<[IsThumb2]>;
3402 //===----------------------------------------------------------------------===//
3403 // Coprocessor load/store -- for disassembly only
3404 //
3405 class T2CI<dag oops, dag iops, string opc, string asm>
3406   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3407   let Inst{27-25} = 0b110;
3408 }
3409
3410 multiclass T2LdStCop<bits<4> op31_28, bit load, string opc> {
3411   def _OFFSET : T2CI<(outs),
3412       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3413       opc, "\tp$cop, cr$CRd, $addr"> {
3414     let Inst{31-28} = op31_28;
3415     let Inst{24} = 1; // P = 1
3416     let Inst{21} = 0; // W = 0
3417     let Inst{22} = 0; // D = 0
3418     let Inst{20} = load;
3419     let DecoderMethod = "DecodeCopMemInstruction";
3420   }
3421
3422   def _PRE : T2CI<(outs),
3423       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3424       opc, "\tp$cop, cr$CRd, $addr!"> {
3425     let Inst{31-28} = op31_28;
3426     let Inst{24} = 1; // P = 1
3427     let Inst{21} = 1; // W = 1
3428     let Inst{22} = 0; // D = 0
3429     let Inst{20} = load;
3430     let DecoderMethod = "DecodeCopMemInstruction";
3431   }
3432
3433   def _POST : T2CI<(outs),
3434       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3435       opc, "\tp$cop, cr$CRd, $addr"> {
3436     let Inst{31-28} = op31_28;
3437     let Inst{24} = 0; // P = 0
3438     let Inst{21} = 1; // W = 1
3439     let Inst{22} = 0; // D = 0
3440     let Inst{20} = load;
3441     let DecoderMethod = "DecodeCopMemInstruction";
3442   }
3443
3444   def _OPTION : T2CI<(outs),
3445       (ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3446       opc, "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3447     let Inst{31-28} = op31_28;
3448     let Inst{24} = 0; // P = 0
3449     let Inst{23} = 1; // U = 1
3450     let Inst{21} = 0; // W = 0
3451     let Inst{22} = 0; // D = 0
3452     let Inst{20} = load;
3453     let DecoderMethod = "DecodeCopMemInstruction";
3454   }
3455
3456   def L_OFFSET : T2CI<(outs),
3457       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3458       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3459     let Inst{31-28} = op31_28;
3460     let Inst{24} = 1; // P = 1
3461     let Inst{21} = 0; // W = 0
3462     let Inst{22} = 1; // D = 1
3463     let Inst{20} = load;
3464     let DecoderMethod = "DecodeCopMemInstruction";
3465   }
3466
3467   def L_PRE : T2CI<(outs),
3468       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3469       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3470     let Inst{31-28} = op31_28;
3471     let Inst{24} = 1; // P = 1
3472     let Inst{21} = 1; // W = 1
3473     let Inst{22} = 1; // D = 1
3474     let Inst{20} = load;
3475     let DecoderMethod = "DecodeCopMemInstruction";
3476   }
3477
3478   def L_POST : T2CI<(outs),
3479       (ins nohash_imm:$cop, nohash_imm:$CRd, addr_offset_none:$addr,
3480             postidx_imm8s4:$offset),
3481       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr, $offset"> {
3482     let Inst{31-28} = op31_28;
3483     let Inst{24} = 0; // P = 0
3484     let Inst{21} = 1; // W = 1
3485     let Inst{22} = 1; // D = 1
3486     let Inst{20} = load;
3487     let DecoderMethod = "DecodeCopMemInstruction";
3488   }
3489
3490   def L_OPTION : T2CI<(outs),
3491       (ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3492       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3493     let Inst{31-28} = op31_28;
3494     let Inst{24} = 0; // P = 0
3495     let Inst{23} = 1; // U = 1
3496     let Inst{21} = 0; // W = 0
3497     let Inst{22} = 1; // D = 1
3498     let Inst{20} = load;
3499     let DecoderMethod = "DecodeCopMemInstruction";
3500   }
3501 }
3502
3503 defm t2LDC  : T2LdStCop<0b1111, 1, "ldc">;
3504 defm t2STC  : T2LdStCop<0b1111, 0, "stc">;
3505
3506
3507 //===----------------------------------------------------------------------===//
3508 // Move between special register and ARM core register -- for disassembly only
3509 //
3510
3511 class T2SpecialReg<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3512           dag oops, dag iops, InstrItinClass itin,
3513           string opc, string asm, list<dag> pattern>
3514   : T2I<oops, iops, itin, opc, asm, pattern> {
3515   let Inst{31-20} = op31_20{11-0};
3516   let Inst{15-14} = op15_14{1-0};
3517   let Inst{13}    = 0b0;
3518   let Inst{12} = op12{0};
3519   let Inst{7-0}   = 0;
3520 }
3521
3522 class T2MRS<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3523           dag oops, dag iops, InstrItinClass itin,
3524           string opc, string asm, list<dag> pattern>
3525   : T2SpecialReg<op31_20, op15_14, op12, oops, iops, itin, opc, asm, pattern> {
3526   bits<4> Rd;
3527   let Inst{11-8} = Rd;
3528   let Inst{19-16} = 0b1111;
3529 }
3530
3531 def t2MRS : T2MRS<0b111100111110, 0b10, 0,
3532                 (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3533                 [/* For disassembly only; pattern left blank */]>;
3534 def t2MRSsys : T2MRS<0b111100111111, 0b10, 0,
3535                    (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3536                    [/* For disassembly only; pattern left blank */]>;
3537
3538 // Move from ARM core register to Special Register
3539 //
3540 // No need to have both system and application versions, the encodings are the
3541 // same and the assembly parser has no way to distinguish between them. The mask
3542 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3543 // the mask with the fields to be accessed in the special register.
3544 def t2MSR : T2SpecialReg<0b111100111000 /* op31-20 */, 0b10 /* op15-14 */,
3545                          0 /* op12 */, (outs), (ins msr_mask:$mask, rGPR:$Rn),
3546                          NoItinerary, "msr", "\t$mask, $Rn",
3547                          [/* For disassembly only; pattern left blank */]> {
3548   bits<5> mask;
3549   bits<4> Rn;
3550   let Inst{19-16} = Rn;
3551   let Inst{20}    = mask{4}; // R Bit
3552   let Inst{11-8}  = mask{3-0};
3553 }
3554
3555 //===----------------------------------------------------------------------===//
3556 // Move between coprocessor and ARM core register
3557 //
3558
3559 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3560                   list<dag> pattern>
3561   : T2Cop<Op, oops, iops,
3562           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3563           pattern> {
3564   let Inst{27-24} = 0b1110;
3565   let Inst{20} = direction;
3566   let Inst{4} = 1;
3567
3568   bits<4> Rt;
3569   bits<4> cop;
3570   bits<3> opc1;
3571   bits<3> opc2;
3572   bits<4> CRm;
3573   bits<4> CRn;
3574
3575   let Inst{15-12} = Rt;
3576   let Inst{11-8}  = cop;
3577   let Inst{23-21} = opc1;
3578   let Inst{7-5}   = opc2;
3579   let Inst{3-0}   = CRm;
3580   let Inst{19-16} = CRn;
3581 }
3582
3583 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3584                    list<dag> pattern = []>
3585   : T2Cop<Op, (outs),
3586           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3587           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3588   let Inst{27-24} = 0b1100;
3589   let Inst{23-21} = 0b010;
3590   let Inst{20} = direction;
3591
3592   bits<4> Rt;
3593   bits<4> Rt2;
3594   bits<4> cop;
3595   bits<4> opc1;
3596   bits<4> CRm;
3597
3598   let Inst{15-12} = Rt;
3599   let Inst{19-16} = Rt2;
3600   let Inst{11-8}  = cop;
3601   let Inst{7-4}   = opc1;
3602   let Inst{3-0}   = CRm;
3603 }
3604
3605 /* from ARM core register to coprocessor */
3606 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3607            (outs),
3608            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3609                 c_imm:$CRm, imm0_7:$opc2),
3610            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3611                          imm:$CRm, imm:$opc2)]>;
3612 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3613              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3614                           c_imm:$CRm, imm0_7:$opc2),
3615              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3616                             imm:$CRm, imm:$opc2)]>;
3617
3618 /* from coprocessor to ARM core register */
3619 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3620              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3621                                   c_imm:$CRm, imm0_7:$opc2), []>;
3622
3623 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3624              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3625                                   c_imm:$CRm, imm0_7:$opc2), []>;
3626
3627 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3628               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3629
3630 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3631               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3632
3633
3634 /* from ARM core register to coprocessor */
3635 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3636                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3637                                        imm:$CRm)]>;
3638 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3639                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3640                                            GPR:$Rt2, imm:$CRm)]>;
3641 /* from coprocessor to ARM core register */
3642 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3643
3644 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3645
3646 //===----------------------------------------------------------------------===//
3647 // Other Coprocessor Instructions.
3648 //
3649
3650 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3651                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3652                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3653                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3654                                imm:$CRm, imm:$opc2)]> {
3655   let Inst{27-24} = 0b1110;
3656
3657   bits<4> opc1;
3658   bits<4> CRn;
3659   bits<4> CRd;
3660   bits<4> cop;
3661   bits<3> opc2;
3662   bits<4> CRm;
3663
3664   let Inst{3-0}   = CRm;
3665   let Inst{4}     = 0;
3666   let Inst{7-5}   = opc2;
3667   let Inst{11-8}  = cop;
3668   let Inst{15-12} = CRd;
3669   let Inst{19-16} = CRn;
3670   let Inst{23-20} = opc1;
3671 }
3672
3673 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3674                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3675                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3676                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3677                                   imm:$CRm, imm:$opc2)]> {
3678   let Inst{27-24} = 0b1110;
3679
3680   bits<4> opc1;
3681   bits<4> CRn;
3682   bits<4> CRd;
3683   bits<4> cop;
3684   bits<3> opc2;
3685   bits<4> CRm;
3686
3687   let Inst{3-0}   = CRm;
3688   let Inst{4}     = 0;
3689   let Inst{7-5}   = opc2;
3690   let Inst{11-8}  = cop;
3691   let Inst{15-12} = CRd;
3692   let Inst{19-16} = CRn;
3693   let Inst{23-20} = opc1;
3694 }
3695
3696
3697
3698 //===----------------------------------------------------------------------===//
3699 // Non-Instruction Patterns
3700 //
3701
3702 // SXT/UXT with no rotate
3703 let AddedComplexity = 16 in {
3704 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3705            Requires<[IsThumb2]>;
3706 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3707            Requires<[IsThumb2]>;
3708 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3709            Requires<[HasT2ExtractPack, IsThumb2]>;
3710 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3711             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3712            Requires<[HasT2ExtractPack, IsThumb2]>;
3713 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3714             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3715            Requires<[HasT2ExtractPack, IsThumb2]>;
3716 }
3717
3718 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3719            Requires<[IsThumb2]>;
3720 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3721            Requires<[IsThumb2]>;
3722 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3723             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3724            Requires<[HasT2ExtractPack, IsThumb2]>;
3725 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3726             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3727            Requires<[HasT2ExtractPack, IsThumb2]>;
3728
3729 // Atomic load/store patterns
3730 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3731             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3732 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3733             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3734 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3735             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3736 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3737             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3738 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3739             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3740 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3741             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3742 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3743             (t2LDRi12   t2addrmode_imm12:$addr)>;
3744 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3745             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3746 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3747             (t2LDRs     t2addrmode_so_reg:$addr)>;
3748 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3749             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3750 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3751             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3752 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3753             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3754 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3755             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3756 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3757             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3758 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3759             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3760 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3761             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3762 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3763             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3764 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3765             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3766
3767
3768 //===----------------------------------------------------------------------===//
3769 // Assembler aliases
3770 //
3771
3772 // Aliases for ADC without the ".w" optional width specifier.
3773 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
3774                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3775 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
3776                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3777                            pred:$p, cc_out:$s)>;
3778
3779 // Aliases for SBC without the ".w" optional width specifier.
3780 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
3781                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3782 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
3783                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3784                            pred:$p, cc_out:$s)>;
3785
3786 // Aliases for ADD without the ".w" optional width specifier.
3787 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
3788            (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3789 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
3790            (t2ADDri12 rGPR:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3791 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
3792                  (t2ADDrr rGPR:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3793 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
3794                   (t2ADDrs rGPR:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3795                            pred:$p, cc_out:$s)>;
3796
3797 // Alias for compares without the ".w" optional width specifier.
3798 def : t2InstAlias<"cmn${p} $Rn, $Rm",
3799                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3800 def : t2InstAlias<"teq${p} $Rn, $Rm",
3801                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3802 def : t2InstAlias<"tst${p} $Rn, $Rm",
3803                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3804
3805 // Memory barriers
3806 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb2, HasDB]>;
3807 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb2, HasDB]>;
3808 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb2, HasDB]>;
3809
3810 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
3811 // width specifier.
3812 def : t2InstAlias<"ldr${p} $Rt, $addr",
3813                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3814 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3815                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3816 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3817                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3818 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
3819                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3820 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
3821                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3822
3823 def : t2InstAlias<"ldr${p} $Rt, $addr",
3824                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3825 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3826                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3827 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3828                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3829 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
3830                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3831 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
3832                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;