lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // Shifted operands. No register controlled shifts for Thumb2.
  32 // Note: We do not support rrx shifted operands yet.
  33 def t2_so_reg : Operand<i32>,    // reg imm
  34                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  35                                [shl,srl,sra,rotr]> {
  36   let EncoderMethod = "getT2SORegOpValue";
  37   let PrintMethod = "printT2SOOperand";
  38   let DecoderMethod = "DecodeSORegImmOperand";
  39   let ParserMatchClass = ShiftedImmAsmOperand;
  40   let MIOperandInfo = (ops rGPR, i32imm);
  41 }
  42
  43 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  44 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  45   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  46 }]>;
  47
  48 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  49 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  50   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  51 }]>;
  52
  53 // t2_so_imm - Match a 32-bit immediate operand, which is an
  54 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  55 // immediate splatted into multiple bytes of the word.
  56 def t2_so_imm_asmoperand : AsmOperandClass { let Name = "T2SOImm"; }
  57 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  58     return ARM_AM::getT2SOImmVal(Imm) != -1;
  59   }]> {
  60   let ParserMatchClass = t2_so_imm_asmoperand;
  61   let EncoderMethod = "getT2SOImmOpValue";
  62   let DecoderMethod = "DecodeT2SOImm";
  63 }
  64
  65 // t2_so_imm_not - Match an immediate that is a complement
  66 // of a t2_so_imm.
  67 def t2_so_imm_not : Operand<i32>,
  68                     PatLeaf<(imm), [{
  69   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  70 }], t2_so_imm_not_XFORM>;
  71
  72 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  73 def t2_so_imm_neg : Operand<i32>,
  74                     PatLeaf<(imm), [{
  75   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  76 }], t2_so_imm_neg_XFORM>;
  77
  78 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  79 def imm0_4095 : Operand<i32>,
  80                 ImmLeaf<i32, [{
  81   return Imm >= 0 && Imm < 4096;
  82 }]>;
  83
  84 def imm0_4095_neg : PatLeaf<(i32 imm), [{
  85  return (uint32_t)(-N->getZExtValue()) < 4096;
  86 }], imm_neg_XFORM>;
  87
  88 def imm0_255_neg : PatLeaf<(i32 imm), [{
  89   return (uint32_t)(-N->getZExtValue()) < 255;
  90 }], imm_neg_XFORM>;
  91
  92 def imm0_255_not : PatLeaf<(i32 imm), [{
  93   return (uint32_t)(~N->getZExtValue()) < 255;
  94 }], imm_comp_XFORM>;
  95
  96 def lo5AllOne : PatLeaf<(i32 imm), [{
  97   // Returns true if all low 5-bits are 1.
  98   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
  99 }]>;
 100
 101 // Define Thumb2 specific addressing modes.
 102
 103 // t2addrmode_imm12  := reg + imm12
 104 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 105 def t2addrmode_imm12 : Operand<i32>,
 106                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 107   let PrintMethod = "printAddrModeImm12Operand";
 108   let EncoderMethod = "getAddrModeImm12OpValue";
 109   let DecoderMethod = "DecodeT2AddrModeImm12";
 110   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 111   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 112 }
 113
 114 // t2ldrlabel  := imm12
 115 def t2ldrlabel : Operand<i32> {
 116   let EncoderMethod = "getAddrModeImm12OpValue";
 117 }
 118
 119
 120 // ADR instruction labels.
 121 def t2adrlabel : Operand<i32> {
 122   let EncoderMethod = "getT2AdrLabelOpValue";
 123 }
 124
 125
 126 // t2addrmode_posimm8  := reg + imm8
 127 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 128 def t2addrmode_posimm8 : Operand<i32> {
 129   let PrintMethod = "printT2AddrModeImm8Operand";
 130   let EncoderMethod = "getT2AddrModeImm8OpValue";
 131   let DecoderMethod = "DecodeT2AddrModeImm8";
 132   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 133   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 134 }
 135
 136 // t2addrmode_negimm8  := reg - imm8
 137 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 138 def t2addrmode_negimm8 : Operand<i32>,
 139                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 140   let PrintMethod = "printT2AddrModeImm8Operand";
 141   let EncoderMethod = "getT2AddrModeImm8OpValue";
 142   let DecoderMethod = "DecodeT2AddrModeImm8";
 143   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 144   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 145 }
 146
 147 // t2addrmode_imm8  := reg +/- imm8
 148 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 149 def t2addrmode_imm8 : Operand<i32>,
 150                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 151   let PrintMethod = "printT2AddrModeImm8Operand";
 152   let EncoderMethod = "getT2AddrModeImm8OpValue";
 153   let DecoderMethod = "DecodeT2AddrModeImm8";
 154   let ParserMatchClass = MemImm8OffsetAsmOperand;
 155   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 156 }
 157
 158 def t2am_imm8_offset : Operand<i32>,
 159                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 160                                       [], [SDNPWantRoot]> {
 161   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 162   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 163   let DecoderMethod = "DecodeT2Imm8";
 164 }
 165
 166 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 167 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 168 def t2addrmode_imm8s4 : Operand<i32> {
 169   let PrintMethod = "printT2AddrModeImm8s4Operand";
 170   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 171   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 172   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 173   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 174 }
 175
 176 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 177 def t2am_imm8s4_offset : Operand<i32> {
 178   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 179   let EncoderMethod = "getT2Imm8s4OpValue";
 180   let DecoderMethod = "DecodeT2Imm8S4";
 181 }
 182
 183 // t2addrmode_so_reg  := reg + (reg << imm2)
 184 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 185 def t2addrmode_so_reg : Operand<i32>,
 186                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 187   let PrintMethod = "printT2AddrModeSoRegOperand";
 188   let EncoderMethod = "getT2AddrModeSORegOpValue";
 189   let DecoderMethod = "DecodeT2AddrModeSOReg";
 190   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 191   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 192 }
 193
 194 // t2addrmode_reg := reg
 195 // Used by load/store exclusive instructions. Useful to enable right assembly
 196 // parsing and printing. Not used for any codegen matching.
 197 //
 198 def t2addrmode_reg : Operand<i32> {
 199   let PrintMethod = "printAddrMode7Operand";
 200   let DecoderMethod = "DecodeGPRRegisterClass";
 201   let MIOperandInfo = (ops GPR);
 202 }
 203
 204 //===----------------------------------------------------------------------===//
 205 // Multiclass helpers...
 206 //
 207
 208
 209 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 210            string opc, string asm, list<dag> pattern>
 211   : T2I<oops, iops, itin, opc, asm, pattern> {
 212   bits<4> Rd;
 213   bits<12> imm;
 214
 215   let Inst{11-8}  = Rd;
 216   let Inst{26}    = imm{11};
 217   let Inst{14-12} = imm{10-8};
 218   let Inst{7-0}   = imm{7-0};
 219 }
 220
 221
 222 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 223            string opc, string asm, list<dag> pattern>
 224   : T2sI<oops, iops, itin, opc, asm, pattern> {
 225   bits<4> Rd;
 226   bits<4> Rn;
 227   bits<12> imm;
 228
 229   let Inst{11-8}  = Rd;
 230   let Inst{26}    = imm{11};
 231   let Inst{14-12} = imm{10-8};
 232   let Inst{7-0}   = imm{7-0};
 233 }
 234
 235 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 236            string opc, string asm, list<dag> pattern>
 237   : T2I<oops, iops, itin, opc, asm, pattern> {
 238   bits<4> Rn;
 239   bits<12> imm;
 240
 241   let Inst{19-16}  = Rn;
 242   let Inst{26}    = imm{11};
 243   let Inst{14-12} = imm{10-8};
 244   let Inst{7-0}   = imm{7-0};
 245 }
 246
 247
 248 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 249            string opc, string asm, list<dag> pattern>
 250   : T2I<oops, iops, itin, opc, asm, pattern> {
 251   bits<4> Rd;
 252   bits<12> ShiftedRm;
 253
 254   let Inst{11-8}  = Rd;
 255   let Inst{3-0}   = ShiftedRm{3-0};
 256   let Inst{5-4}   = ShiftedRm{6-5};
 257   let Inst{14-12} = ShiftedRm{11-9};
 258   let Inst{7-6}   = ShiftedRm{8-7};
 259 }
 260
 261 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 262            string opc, string asm, list<dag> pattern>
 263   : T2sI<oops, iops, itin, opc, asm, pattern> {
 264   bits<4> Rd;
 265   bits<12> ShiftedRm;
 266
 267   let Inst{11-8}  = Rd;
 268   let Inst{3-0}   = ShiftedRm{3-0};
 269   let Inst{5-4}   = ShiftedRm{6-5};
 270   let Inst{14-12} = ShiftedRm{11-9};
 271   let Inst{7-6}   = ShiftedRm{8-7};
 272 }
 273
 274 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 275            string opc, string asm, list<dag> pattern>
 276   : T2I<oops, iops, itin, opc, asm, pattern> {
 277   bits<4> Rn;
 278   bits<12> ShiftedRm;
 279
 280   let Inst{19-16} = Rn;
 281   let Inst{3-0}   = ShiftedRm{3-0};
 282   let Inst{5-4}   = ShiftedRm{6-5};
 283   let Inst{14-12} = ShiftedRm{11-9};
 284   let Inst{7-6}   = ShiftedRm{8-7};
 285 }
 286
 287 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 288            string opc, string asm, list<dag> pattern>
 289   : T2I<oops, iops, itin, opc, asm, pattern> {
 290   bits<4> Rd;
 291   bits<4> Rm;
 292
 293   let Inst{11-8}  = Rd;
 294   let Inst{3-0}   = Rm;
 295 }
 296
 297 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 298            string opc, string asm, list<dag> pattern>
 299   : T2sI<oops, iops, itin, opc, asm, pattern> {
 300   bits<4> Rd;
 301   bits<4> Rm;
 302
 303   let Inst{11-8}  = Rd;
 304   let Inst{3-0}   = Rm;
 305 }
 306
 307 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 308            string opc, string asm, list<dag> pattern>
 309   : T2I<oops, iops, itin, opc, asm, pattern> {
 310   bits<4> Rn;
 311   bits<4> Rm;
 312
 313   let Inst{19-16} = Rn;
 314   let Inst{3-0}   = Rm;
 315 }
 316
 317
 318 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 319            string opc, string asm, list<dag> pattern>
 320   : T2I<oops, iops, itin, opc, asm, pattern> {
 321   bits<4> Rd;
 322   bits<4> Rn;
 323   bits<12> imm;
 324
 325   let Inst{11-8}  = Rd;
 326   let Inst{19-16} = Rn;
 327   let Inst{26}    = imm{11};
 328   let Inst{14-12} = imm{10-8};
 329   let Inst{7-0}   = imm{7-0};
 330 }
 331
 332 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 333            string opc, string asm, list<dag> pattern>
 334   : T2sI<oops, iops, itin, opc, asm, pattern> {
 335   bits<4> Rd;
 336   bits<4> Rn;
 337   bits<12> imm;
 338
 339   let Inst{11-8}  = Rd;
 340   let Inst{19-16} = Rn;
 341   let Inst{26}    = imm{11};
 342   let Inst{14-12} = imm{10-8};
 343   let Inst{7-0}   = imm{7-0};
 344 }
 345
 346 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 347            string opc, string asm, list<dag> pattern>
 348   : T2I<oops, iops, itin, opc, asm, pattern> {
 349   bits<4> Rd;
 350   bits<4> Rm;
 351   bits<5> imm;
 352
 353   let Inst{11-8}  = Rd;
 354   let Inst{3-0}   = Rm;
 355   let Inst{14-12} = imm{4-2};
 356   let Inst{7-6}   = imm{1-0};
 357 }
 358
 359 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 360            string opc, string asm, list<dag> pattern>
 361   : T2sI<oops, iops, itin, opc, asm, pattern> {
 362   bits<4> Rd;
 363   bits<4> Rm;
 364   bits<5> imm;
 365
 366   let Inst{11-8}  = Rd;
 367   let Inst{3-0}   = Rm;
 368   let Inst{14-12} = imm{4-2};
 369   let Inst{7-6}   = imm{1-0};
 370 }
 371
 372 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 373            string opc, string asm, list<dag> pattern>
 374   : T2I<oops, iops, itin, opc, asm, pattern> {
 375   bits<4> Rd;
 376   bits<4> Rn;
 377   bits<4> Rm;
 378
 379   let Inst{11-8}  = Rd;
 380   let Inst{19-16} = Rn;
 381   let Inst{3-0}   = Rm;
 382 }
 383
 384 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 385            string opc, string asm, list<dag> pattern>
 386   : T2sI<oops, iops, itin, opc, asm, pattern> {
 387   bits<4> Rd;
 388   bits<4> Rn;
 389   bits<4> Rm;
 390
 391   let Inst{11-8}  = Rd;
 392   let Inst{19-16} = Rn;
 393   let Inst{3-0}   = Rm;
 394 }
 395
 396 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 397            string opc, string asm, list<dag> pattern>
 398   : T2I<oops, iops, itin, opc, asm, pattern> {
 399   bits<4> Rd;
 400   bits<4> Rn;
 401   bits<12> ShiftedRm;
 402
 403   let Inst{11-8}  = Rd;
 404   let Inst{19-16} = Rn;
 405   let Inst{3-0}   = ShiftedRm{3-0};
 406   let Inst{5-4}   = ShiftedRm{6-5};
 407   let Inst{14-12} = ShiftedRm{11-9};
 408   let Inst{7-6}   = ShiftedRm{8-7};
 409 }
 410
 411 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 412            string opc, string asm, list<dag> pattern>
 413   : T2sI<oops, iops, itin, opc, asm, pattern> {
 414   bits<4> Rd;
 415   bits<4> Rn;
 416   bits<12> ShiftedRm;
 417
 418   let Inst{11-8}  = Rd;
 419   let Inst{19-16} = Rn;
 420   let Inst{3-0}   = ShiftedRm{3-0};
 421   let Inst{5-4}   = ShiftedRm{6-5};
 422   let Inst{14-12} = ShiftedRm{11-9};
 423   let Inst{7-6}   = ShiftedRm{8-7};
 424 }
 425
 426 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 427            string opc, string asm, list<dag> pattern>
 428   : T2I<oops, iops, itin, opc, asm, pattern> {
 429   bits<4> Rd;
 430   bits<4> Rn;
 431   bits<4> Rm;
 432   bits<4> Ra;
 433
 434   let Inst{19-16} = Rn;
 435   let Inst{15-12} = Ra;
 436   let Inst{11-8}  = Rd;
 437   let Inst{3-0}   = Rm;
 438 }
 439
 440 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 441                 dag oops, dag iops, InstrItinClass itin,
 442                 string opc, string asm, list<dag> pattern>
 443   : T2I<oops, iops, itin, opc, asm, pattern> {
 444   bits<4> RdLo;
 445   bits<4> RdHi;
 446   bits<4> Rn;
 447   bits<4> Rm;
 448
 449   let Inst{31-23} = 0b111110111;
 450   let Inst{22-20} = opc22_20;
 451   let Inst{19-16} = Rn;
 452   let Inst{15-12} = RdLo;
 453   let Inst{11-8}  = RdHi;
 454   let Inst{7-4}   = opc7_4;
 455   let Inst{3-0}   = Rm;
 456 }
 457
 458
 459 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 460 /// unary operation that produces a value. These are predicable and can be
 461 /// changed to modify CPSR.
 462 multiclass T2I_un_irs<bits<4> opcod, string opc,
 463                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 464                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 465    // shifted imm
 466    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
 467                 opc, "\t$Rd, $imm",
 468                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
 469      let isAsCheapAsAMove = Cheap;
 470      let isReMaterializable = ReMat;
 471      let Inst{31-27} = 0b11110;
 472      let Inst{25} = 0;
 473      let Inst{24-21} = opcod;
 474      let Inst{19-16} = 0b1111; // Rn
 475      let Inst{15} = 0;
 476    }
 477    // register
 478    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
 479                 opc, ".w\t$Rd, $Rm",
 480                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 481      let Inst{31-27} = 0b11101;
 482      let Inst{26-25} = 0b01;
 483      let Inst{24-21} = opcod;
 484      let Inst{19-16} = 0b1111; // Rn
 485      let Inst{14-12} = 0b000; // imm3
 486      let Inst{7-6} = 0b00; // imm2
 487      let Inst{5-4} = 0b00; // type
 488    }
 489    // shifted register
 490    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
 491                 opc, ".w\t$Rd, $ShiftedRm",
 492                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
 493      let Inst{31-27} = 0b11101;
 494      let Inst{26-25} = 0b01;
 495      let Inst{24-21} = opcod;
 496      let Inst{19-16} = 0b1111; // Rn
 497    }
 498 }
 499
 500 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 501 /// binary operation that produces a value. These are predicable and can be
 502 /// changed to modify CPSR.
 503 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 504                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 505                        PatFrag opnode, string baseOpc, bit Commutable = 0,
 506                        string wide = ""> {
 507    // shifted imm
 508    def ri : T2sTwoRegImm<
 509                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 510                  opc, "\t$Rd, $Rn, $imm",
 511                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 512      let Inst{31-27} = 0b11110;
 513      let Inst{25} = 0;
 514      let Inst{24-21} = opcod;
 515      let Inst{15} = 0;
 516    }
 517    // register
 518    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 519                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 520                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 521      let isCommutable = Commutable;
 522      let Inst{31-27} = 0b11101;
 523      let Inst{26-25} = 0b01;
 524      let Inst{24-21} = opcod;
 525      let Inst{14-12} = 0b000; // imm3
 526      let Inst{7-6} = 0b00; // imm2
 527      let Inst{5-4} = 0b00; // type
 528    }
 529    // shifted register
 530    def rs : T2sTwoRegShiftedReg<
 531                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 532                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 533                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 534      let Inst{31-27} = 0b11101;
 535      let Inst{26-25} = 0b01;
 536      let Inst{24-21} = opcod;
 537    }
 538   // Assembly aliases for optional destination operand when it's the same
 539   // as the source operand.
 540   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 541      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 542                                                     t2_so_imm:$imm, pred:$p,
 543                                                     cc_out:$s)>;
 544   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 545      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 546                                                     rGPR:$Rm, pred:$p,
 547                                                     cc_out:$s)>;
 548   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 549      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 550                                                     t2_so_reg:$shift, pred:$p,
 551                                                     cc_out:$s)>;
 552 }
 553
 554 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 555 //  the ".w" suffix to indicate that they are wide.
 556 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 557                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 558                          PatFrag opnode, string baseOpc, bit Commutable = 0> :
 559     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, baseOpc, Commutable, ".w"> {
 560   // Assembler aliases w/o the ".w" suffix.
 561   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 562      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 563                                                     rGPR:$Rm, pred:$p,
 564                                                     cc_out:$s)>;
 565   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 566      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rd, rGPR:$Rn,
 567                                                     t2_so_reg:$shift, pred:$p,
 568                                                     cc_out:$s)>;
 569
 570   // and with the optional destination operand, too.
 571   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 572      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 573                                                     rGPR:$Rm, pred:$p,
 574                                                     cc_out:$s)>;
 575   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 576      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 577                                                     t2_so_reg:$shift, pred:$p,
 578                                                     cc_out:$s)>;
 579 }
 580
 581 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 582 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 583 /// it is equivalent to the T2I_bin_irs counterpart.
 584 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 585    // shifted imm
 586    def ri : T2sTwoRegImm<
 587                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 588                  opc, ".w\t$Rd, $Rn, $imm",
 589                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 590      let Inst{31-27} = 0b11110;
 591      let Inst{25} = 0;
 592      let Inst{24-21} = opcod;
 593      let Inst{15} = 0;
 594    }
 595    // register
 596    def rr : T2sThreeReg<
 597                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 598                  opc, "\t$Rd, $Rn, $Rm",
 599                  [/* For disassembly only; pattern left blank */]> {
 600      let Inst{31-27} = 0b11101;
 601      let Inst{26-25} = 0b01;
 602      let Inst{24-21} = opcod;
 603      let Inst{14-12} = 0b000; // imm3
 604      let Inst{7-6} = 0b00; // imm2
 605      let Inst{5-4} = 0b00; // type
 606    }
 607    // shifted register
 608    def rs : T2sTwoRegShiftedReg<
 609                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 610                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 611                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 612      let Inst{31-27} = 0b11101;
 613      let Inst{26-25} = 0b01;
 614      let Inst{24-21} = opcod;
 615    }
 616 }
 617
 618 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 619 /// instruction modifies the CPSR register.
 620 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 621 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 622                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 623                          PatFrag opnode, bit Commutable = 0> {
 624    // shifted imm
 625    def ri : T2sTwoRegImm<
 626                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 627                 opc, ".w\t$Rd, $Rn, $imm",
 628                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 629      let Inst{31-27} = 0b11110;
 630      let Inst{25} = 0;
 631      let Inst{24-21} = opcod;
 632      let Inst{15} = 0;
 633    }
 634    // register
 635    def rr : T2sThreeReg<
 636                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 637                 opc, ".w\t$Rd, $Rn, $Rm",
 638                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, rGPR:$Rm))]> {
 639      let isCommutable = Commutable;
 640      let Inst{31-27} = 0b11101;
 641      let Inst{26-25} = 0b01;
 642      let Inst{24-21} = opcod;
 643      let Inst{14-12} = 0b000; // imm3
 644      let Inst{7-6} = 0b00; // imm2
 645      let Inst{5-4} = 0b00; // type
 646    }
 647    // shifted register
 648    def rs : T2sTwoRegShiftedReg<
 649                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 650                 opc, ".w\t$Rd, $Rn, $ShiftedRm",
 651                [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 652      let Inst{31-27} = 0b11101;
 653      let Inst{26-25} = 0b01;
 654      let Inst{24-21} = opcod;
 655    }
 656 }
 657 }
 658
 659 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 660 /// patterns for a binary operation that produces a value.
 661 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 662                           bit Commutable = 0> {
 663    // shifted imm
 664    // The register-immediate version is re-materializable. This is useful
 665    // in particular for taking the address of a local.
 666    let isReMaterializable = 1 in {
 667    def ri : T2sTwoRegImm<
 668                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 669                  opc, ".w\t$Rd, $Rn, $imm",
 670                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 671      let Inst{31-27} = 0b11110;
 672      let Inst{25} = 0;
 673      let Inst{24} = 1;
 674      let Inst{23-21} = op23_21;
 675      let Inst{15} = 0;
 676    }
 677    }
 678    // 12-bit imm
 679    def ri12 : T2I<
 680                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 681                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 682                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 683      bits<4> Rd;
 684      bits<4> Rn;
 685      bits<12> imm;
 686      let Inst{31-27} = 0b11110;
 687      let Inst{26} = imm{11};
 688      let Inst{25-24} = 0b10;
 689      let Inst{23-21} = op23_21;
 690      let Inst{20} = 0; // The S bit.
 691      let Inst{19-16} = Rn;
 692      let Inst{15} = 0;
 693      let Inst{14-12} = imm{10-8};
 694      let Inst{11-8} = Rd;
 695      let Inst{7-0} = imm{7-0};
 696    }
 697    // register
 698    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iALUr,
 699                  opc, ".w\t$Rd, $Rn, $Rm",
 700                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 701      let isCommutable = Commutable;
 702      let Inst{31-27} = 0b11101;
 703      let Inst{26-25} = 0b01;
 704      let Inst{24} = 1;
 705      let Inst{23-21} = op23_21;
 706      let Inst{14-12} = 0b000; // imm3
 707      let Inst{7-6} = 0b00; // imm2
 708      let Inst{5-4} = 0b00; // type
 709    }
 710    // shifted register
 711    def rs : T2sTwoRegShiftedReg<
 712                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 713                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 714                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 715      let Inst{31-27} = 0b11101;
 716      let Inst{26-25} = 0b01;
 717      let Inst{24} = 1;
 718      let Inst{23-21} = op23_21;
 719    }
 720 }
 721
 722 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 723 /// for a binary operation that produces a value and use the carry
 724 /// bit. It's not predicable.
 725 let Defs = [CPSR], Uses = [CPSR] in {
 726 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 727                              bit Commutable = 0> {
 728    // shifted imm
 729    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 730                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 731                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 732                  Requires<[IsThumb2]> {
 733      let Inst{31-27} = 0b11110;
 734      let Inst{25} = 0;
 735      let Inst{24-21} = opcod;
 736      let Inst{15} = 0;
 737    }
 738    // register
 739    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 740                  opc, ".w\t$Rd, $Rn, $Rm",
 741                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 742                  Requires<[IsThumb2]> {
 743      let isCommutable = Commutable;
 744      let Inst{31-27} = 0b11101;
 745      let Inst{26-25} = 0b01;
 746      let Inst{24-21} = opcod;
 747      let Inst{14-12} = 0b000; // imm3
 748      let Inst{7-6} = 0b00; // imm2
 749      let Inst{5-4} = 0b00; // type
 750    }
 751    // shifted register
 752    def rs : T2sTwoRegShiftedReg<
 753                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 754                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 755          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 756                  Requires<[IsThumb2]> {
 757      let Inst{31-27} = 0b11101;
 758      let Inst{26-25} = 0b01;
 759      let Inst{24-21} = opcod;
 760    }
 761 }
 762 }
 763
 764 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 765 /// version is not needed since this is only for codegen.
 766 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 767 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 768    // shifted imm
 769    def ri : T2sTwoRegImm<
 770                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 771                 opc, ".w\t$Rd, $Rn, $imm",
 772                 [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 773      let Inst{31-27} = 0b11110;
 774      let Inst{25} = 0;
 775      let Inst{24-21} = opcod;
 776      let Inst{15} = 0;
 777    }
 778    // shifted register
 779    def rs : T2sTwoRegShiftedReg<
 780                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 781                 IIC_iALUsi, opc, "\t$Rd, $Rn, $ShiftedRm",
 782               [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 783      let Inst{31-27} = 0b11101;
 784      let Inst{26-25} = 0b01;
 785      let Inst{24-21} = opcod;
 786    }
 787 }
 788 }
 789
 790 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 791 //  rotate operation that produces a value.
 792 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode,
 793                      string baseOpc> {
 794    // 5-bit imm
 795    def ri : T2sTwoRegShiftImm<
 796                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 797                  opc, ".w\t$Rd, $Rm, $imm",
 798                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 799      let Inst{31-27} = 0b11101;
 800      let Inst{26-21} = 0b010010;
 801      let Inst{19-16} = 0b1111; // Rn
 802      let Inst{5-4} = opcod;
 803    }
 804    // register
 805    def rr : T2sThreeReg<
 806                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 807                  opc, ".w\t$Rd, $Rn, $Rm",
 808                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 809      let Inst{31-27} = 0b11111;
 810      let Inst{26-23} = 0b0100;
 811      let Inst{22-21} = opcod;
 812      let Inst{15-12} = 0b1111;
 813      let Inst{7-4} = 0b0000;
 814    }
 815
 816   // Optional destination register
 817   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 818      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 819                                                     ty:$imm, pred:$p,
 820                                                     cc_out:$s)>;
 821   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 822      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 823                                                     rGPR:$Rm, pred:$p,
 824                                                     cc_out:$s)>;
 825
 826   // Assembler aliases w/o the ".w" suffix.
 827   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 828      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rd, rGPR:$Rn,
 829                                                     ty:$imm, pred:$p,
 830                                                    cc_out:$s)>;
 831   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 832      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 833                                                     rGPR:$Rm, pred:$p,
 834                                                     cc_out:$s)>;
 835
 836   // and with the optional destination operand, too.
 837   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 838      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 839                                                     ty:$imm, pred:$p,
 840                                                     cc_out:$s)>;
 841   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 842      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 843                                                     rGPR:$Rm, pred:$p,
 844                                                     cc_out:$s)>;
 845 }
 846
 847 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 848 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 849 /// a explicit result, only implicitly set CPSR.
 850 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 851                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 852                        PatFrag opnode, string baseOpc> {
 853 let isCompare = 1, Defs = [CPSR] in {
 854    // shifted imm
 855    def ri : T2OneRegCmpImm<
 856                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 857                 opc, ".w\t$Rn, $imm",
 858                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 859      let Inst{31-27} = 0b11110;
 860      let Inst{25} = 0;
 861      let Inst{24-21} = opcod;
 862      let Inst{20} = 1; // The S bit.
 863      let Inst{15} = 0;
 864      let Inst{11-8} = 0b1111; // Rd
 865    }
 866    // register
 867    def rr : T2TwoRegCmp<
 868                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 869                 opc, ".w\t$Rn, $Rm",
 870                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 871      let Inst{31-27} = 0b11101;
 872      let Inst{26-25} = 0b01;
 873      let Inst{24-21} = opcod;
 874      let Inst{20} = 1; // The S bit.
 875      let Inst{14-12} = 0b000; // imm3
 876      let Inst{11-8} = 0b1111; // Rd
 877      let Inst{7-6} = 0b00; // imm2
 878      let Inst{5-4} = 0b00; // type
 879    }
 880    // shifted register
 881    def rs : T2OneRegCmpShiftedReg<
 882                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 883                 opc, ".w\t$Rn, $ShiftedRm",
 884                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 885      let Inst{31-27} = 0b11101;
 886      let Inst{26-25} = 0b01;
 887      let Inst{24-21} = opcod;
 888      let Inst{20} = 1; // The S bit.
 889      let Inst{11-8} = 0b1111; // Rd
 890    }
 891 }
 892
 893   // Assembler aliases w/o the ".w" suffix.
 894   // No alias here for 'rr' version as not all instantiations of this
 895   // multiclass want one (CMP in particular, does not).
 896   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 897      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPRnopc:$Rn,
 898                                                     t2_so_imm:$imm, pred:$p)>;
 899   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 900      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPRnopc:$Rn,
 901                                                     t2_so_reg:$shift,
 902                                                     pred:$p)>;
 903 }
 904
 905 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 906 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 907                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 908                   PatFrag opnode> {
 909   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 910                    opc, ".w\t$Rt, $addr",
 911                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 912     bits<4> Rt;
 913     bits<17> addr;
 914     let Inst{31-25} = 0b1111100;
 915     let Inst{24} = signed;
 916     let Inst{23} = 1;
 917     let Inst{22-21} = opcod;
 918     let Inst{20} = 1; // load
 919     let Inst{19-16} = addr{16-13}; // Rn
 920     let Inst{15-12} = Rt;
 921     let Inst{11-0}  = addr{11-0};  // imm
 922   }
 923   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 924                    opc, "\t$Rt, $addr",
 925                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 926     bits<4> Rt;
 927     bits<13> addr;
 928     let Inst{31-27} = 0b11111;
 929     let Inst{26-25} = 0b00;
 930     let Inst{24} = signed;
 931     let Inst{23} = 0;
 932     let Inst{22-21} = opcod;
 933     let Inst{20} = 1; // load
 934     let Inst{19-16} = addr{12-9}; // Rn
 935     let Inst{15-12} = Rt;
 936     let Inst{11} = 1;
 937     // Offset: index==TRUE, wback==FALSE
 938     let Inst{10} = 1; // The P bit.
 939     let Inst{9}     = addr{8};    // U
 940     let Inst{8} = 0; // The W bit.
 941     let Inst{7-0}   = addr{7-0};  // imm
 942   }
 943   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 944                    opc, ".w\t$Rt, $addr",
 945                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 946     let Inst{31-27} = 0b11111;
 947     let Inst{26-25} = 0b00;
 948     let Inst{24} = signed;
 949     let Inst{23} = 0;
 950     let Inst{22-21} = opcod;
 951     let Inst{20} = 1; // load
 952     let Inst{11-6} = 0b000000;
 953
 954     bits<4> Rt;
 955     let Inst{15-12} = Rt;
 956
 957     bits<10> addr;
 958     let Inst{19-16} = addr{9-6}; // Rn
 959     let Inst{3-0}   = addr{5-2}; // Rm
 960     let Inst{5-4}   = addr{1-0}; // imm
 961
 962     let DecoderMethod = "DecodeT2LoadShift";
 963   }
 964
 965   // FIXME: Is the pci variant actually needed?
 966   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 967                    opc, ".w\t$Rt, $addr",
 968                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 969     let isReMaterializable = 1;
 970     let Inst{31-27} = 0b11111;
 971     let Inst{26-25} = 0b00;
 972     let Inst{24} = signed;
 973     let Inst{23} = ?; // add = (U == '1')
 974     let Inst{22-21} = opcod;
 975     let Inst{20} = 1; // load
 976     let Inst{19-16} = 0b1111; // Rn
 977     bits<4> Rt;
 978     bits<12> addr;
 979     let Inst{15-12} = Rt{3-0};
 980     let Inst{11-0}  = addr{11-0};
 981   }
 982 }
 983
 984 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 985 multiclass T2I_st<bits<2> opcod, string opc,
 986                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 987                   PatFrag opnode> {
 988   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
 989                    opc, ".w\t$Rt, $addr",
 990                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
 991     let Inst{31-27} = 0b11111;
 992     let Inst{26-23} = 0b0001;
 993     let Inst{22-21} = opcod;
 994     let Inst{20} = 0; // !load
 995
 996     bits<4> Rt;
 997     let Inst{15-12} = Rt;
 998
 999     bits<17> addr;
1000     let addr{12}    = 1;           // add = TRUE
1001     let Inst{19-16} = addr{16-13}; // Rn
1002     let Inst{23}    = addr{12};    // U
1003     let Inst{11-0}  = addr{11-0};  // imm
1004   }
1005   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1006                    opc, "\t$Rt, $addr",
1007                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1008     let Inst{31-27} = 0b11111;
1009     let Inst{26-23} = 0b0000;
1010     let Inst{22-21} = opcod;
1011     let Inst{20} = 0; // !load
1012     let Inst{11} = 1;
1013     // Offset: index==TRUE, wback==FALSE
1014     let Inst{10} = 1; // The P bit.
1015     let Inst{8} = 0; // The W bit.
1016
1017     bits<4> Rt;
1018     let Inst{15-12} = Rt;
1019
1020     bits<13> addr;
1021     let Inst{19-16} = addr{12-9}; // Rn
1022     let Inst{9}     = addr{8};    // U
1023     let Inst{7-0}   = addr{7-0};  // imm
1024   }
1025   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1026                    opc, ".w\t$Rt, $addr",
1027                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1028     let Inst{31-27} = 0b11111;
1029     let Inst{26-23} = 0b0000;
1030     let Inst{22-21} = opcod;
1031     let Inst{20} = 0; // !load
1032     let Inst{11-6} = 0b000000;
1033
1034     bits<4> Rt;
1035     let Inst{15-12} = Rt;
1036
1037     bits<10> addr;
1038     let Inst{19-16}   = addr{9-6}; // Rn
1039     let Inst{3-0} = addr{5-2}; // Rm
1040     let Inst{5-4}   = addr{1-0}; // imm
1041   }
1042 }
1043
1044 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1045 /// register and one whose operand is a register rotated by 8/16/24.
1046 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1047   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1048              opc, ".w\t$Rd, $Rm$rot",
1049              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1050              Requires<[IsThumb2]> {
1051    let Inst{31-27} = 0b11111;
1052    let Inst{26-23} = 0b0100;
1053    let Inst{22-20} = opcod;
1054    let Inst{19-16} = 0b1111; // Rn
1055    let Inst{15-12} = 0b1111;
1056    let Inst{7} = 1;
1057
1058    bits<2> rot;
1059    let Inst{5-4} = rot{1-0}; // rotate
1060 }
1061
1062 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1063 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1064   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1065              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1066             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1067           Requires<[HasT2ExtractPack, IsThumb2]> {
1068   bits<2> rot;
1069   let Inst{31-27} = 0b11111;
1070   let Inst{26-23} = 0b0100;
1071   let Inst{22-20} = opcod;
1072   let Inst{19-16} = 0b1111; // Rn
1073   let Inst{15-12} = 0b1111;
1074   let Inst{7} = 1;
1075   let Inst{5-4} = rot;
1076 }
1077
1078 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1079 // supported yet.
1080 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1081   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1082              opc, "\t$Rd, $Rm$rot", []>,
1083           Requires<[IsThumb2, HasT2ExtractPack]> {
1084   bits<2> rot;
1085   let Inst{31-27} = 0b11111;
1086   let Inst{26-23} = 0b0100;
1087   let Inst{22-20} = opcod;
1088   let Inst{19-16} = 0b1111; // Rn
1089   let Inst{15-12} = 0b1111;
1090   let Inst{7} = 1;
1091   let Inst{5-4} = rot;
1092 }
1093
1094 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1095 /// register and one whose operand is a register rotated by 8/16/24.
1096 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1097   : T2ThreeReg<(outs rGPR:$Rd),
1098                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1099                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1100              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1101            Requires<[HasT2ExtractPack, IsThumb2]> {
1102   bits<2> rot;
1103   let Inst{31-27} = 0b11111;
1104   let Inst{26-23} = 0b0100;
1105   let Inst{22-20} = opcod;
1106   let Inst{15-12} = 0b1111;
1107   let Inst{7} = 1;
1108   let Inst{5-4} = rot;
1109 }
1110
1111 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1112   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1113                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1114   bits<2> rot;
1115   let Inst{31-27} = 0b11111;
1116   let Inst{26-23} = 0b0100;
1117   let Inst{22-20} = opcod;
1118   let Inst{15-12} = 0b1111;
1119   let Inst{7} = 1;
1120   let Inst{5-4} = rot;
1121 }
1122
1123 //===----------------------------------------------------------------------===//
1124 // Instructions
1125 //===----------------------------------------------------------------------===//
1126
1127 //===----------------------------------------------------------------------===//
1128 //  Miscellaneous Instructions.
1129 //
1130
1131 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1132            string asm, list<dag> pattern>
1133   : T2XI<oops, iops, itin, asm, pattern> {
1134   bits<4> Rd;
1135   bits<12> label;
1136
1137   let Inst{11-8}  = Rd;
1138   let Inst{26}    = label{11};
1139   let Inst{14-12} = label{10-8};
1140   let Inst{7-0}   = label{7-0};
1141 }
1142
1143 // LEApcrel - Load a pc-relative address into a register without offending the
1144 // assembler.
1145 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1146               (ins t2adrlabel:$addr, pred:$p),
1147               IIC_iALUi, "adr{$p}.w\t$Rd, #$addr", []> {
1148   let Inst{31-27} = 0b11110;
1149   let Inst{25-24} = 0b10;
1150   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1151   let Inst{22} = 0;
1152   let Inst{20} = 0;
1153   let Inst{19-16} = 0b1111; // Rn
1154   let Inst{15} = 0;
1155
1156   bits<4> Rd;
1157   bits<13> addr;
1158   let Inst{11-8} = Rd;
1159   let Inst{23}    = addr{12};
1160   let Inst{21}    = addr{12};
1161   let Inst{26}    = addr{11};
1162   let Inst{14-12} = addr{10-8};
1163   let Inst{7-0}   = addr{7-0};
1164 }
1165
1166 let neverHasSideEffects = 1, isReMaterializable = 1 in
1167 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1168                                 4, IIC_iALUi, []>;
1169 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1170                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1171                                 4, IIC_iALUi,
1172                                 []>;
1173
1174
1175 //===----------------------------------------------------------------------===//
1176 //  Load / store Instructions.
1177 //
1178
1179 // Load
1180 let canFoldAsLoad = 1, isReMaterializable = 1  in
1181 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1182                       UnOpFrag<(load node:$Src)>>;
1183
1184 // Loads with zero extension
1185 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1186                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1187 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1188                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1189
1190 // Loads with sign extension
1191 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1192                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1193 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1194                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1195
1196 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1197 // Load doubleword
1198 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1199                         (ins t2addrmode_imm8s4:$addr),
1200                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1201 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1202
1203 // zextload i1 -> zextload i8
1204 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1205             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1206 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1207             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1208 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1209             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1210 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1211             (t2LDRBpci  tconstpool:$addr)>;
1212
1213 // extload -> zextload
1214 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1215 // earlier?
1216 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1217             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1218 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1219             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1220 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1221             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1222 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1223             (t2LDRBpci  tconstpool:$addr)>;
1224
1225 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1226             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1227 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1228             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1229 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1230             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1231 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1232             (t2LDRBpci  tconstpool:$addr)>;
1233
1234 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1235             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1236 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1237             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1238 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1239             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1240 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1241             (t2LDRHpci  tconstpool:$addr)>;
1242
1243 // FIXME: The destination register of the loads and stores can't be PC, but
1244 //        can be SP. We need another regclass (similar to rGPR) to represent
1245 //        that. Not a pressing issue since these are selected manually,
1246 //        not via pattern.
1247
1248 // Indexed loads
1249
1250 let mayLoad = 1, neverHasSideEffects = 1 in {
1251 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1252                             (ins t2addrmode_imm8:$addr),
1253                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1254                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1255                             []> {
1256   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1257 }
1258
1259 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1260                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1261                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1262                           "ldr", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1263
1264 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1265                             (ins t2addrmode_imm8:$addr),
1266                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1267                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1268                             []> {
1269   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1270 }
1271 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1272                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1273                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1274                           "ldrb", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1275
1276 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1277                             (ins t2addrmode_imm8:$addr),
1278                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1279                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1280                             []> {
1281   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1282 }
1283 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1284                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1285                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1286                           "ldrh", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1287
1288 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1289                             (ins t2addrmode_imm8:$addr),
1290                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1291                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1292                             []> {
1293   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1294 }
1295 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1296                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1297                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1298                           "ldrsb", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1299
1300 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1301                             (ins t2addrmode_imm8:$addr),
1302                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1303                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1304                             []> {
1305   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1306 }
1307 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1308                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1309                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1310                           "ldrsh", "\t$Rt, $Rn, $offset", "$Rn = $Rn_wb", []>;
1311 } // mayLoad = 1, neverHasSideEffects = 1
1312
1313 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1314 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1315 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1316   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1317           "\t$Rt, $addr", []> {
1318   bits<4> Rt;
1319   bits<13> addr;
1320   let Inst{31-27} = 0b11111;
1321   let Inst{26-25} = 0b00;
1322   let Inst{24} = signed;
1323   let Inst{23} = 0;
1324   let Inst{22-21} = type;
1325   let Inst{20} = 1; // load
1326   let Inst{19-16} = addr{12-9};
1327   let Inst{15-12} = Rt;
1328   let Inst{11} = 1;
1329   let Inst{10-8} = 0b110; // PUW.
1330   let Inst{7-0} = addr{7-0};
1331 }
1332
1333 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1334 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1335 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1336 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1337 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1338
1339 // Store
1340 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1341                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1342 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1343                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1344 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1345                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1346
1347 // Store doubleword
1348 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1349 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1350                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1351                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1352
1353 // Indexed stores
1354 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1355                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1356                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1357                          "str", "\t$Rt, [$Rn, $addr]!",
1358                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1359              [(set GPRnopc:$Rn_wb,
1360                    (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1361
1362 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1363                             (ins rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1364                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1365                           "str", "\t$Rt, $Rn, $offset",
1366                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1367              [(set GPRnopc:$Rn_wb,
1368                   (post_store rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset))]>;
1369
1370 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1371                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1372                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1373                         "strh", "\t$Rt, [$Rn, $addr]!",
1374                         "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1375         [(set GPRnopc:$Rn_wb,
1376               (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1377
1378 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1379                             (ins rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1380                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1381                          "strh", "\t$Rt, $Rn, $offset",
1382                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1383        [(set GPRnopc:$Rn_wb,
1384              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset))]>;
1385
1386 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1387                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1388                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1389                         "strb", "\t$Rt, [$Rn, $addr]!",
1390                         "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1391          [(set GPRnopc:$Rn_wb,
1392                (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1393
1394 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1395                             (ins rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1396                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1397                          "strb", "\t$Rt, $Rn, $offset",
1398                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1399         [(set GPRnopc:$Rn_wb,
1400               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn, t2am_imm8_offset:$offset))]>;
1401
1402 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1403 // only.
1404 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1405 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1406   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1407           "\t$Rt, $addr", []> {
1408   let Inst{31-27} = 0b11111;
1409   let Inst{26-25} = 0b00;
1410   let Inst{24} = 0; // not signed
1411   let Inst{23} = 0;
1412   let Inst{22-21} = type;
1413   let Inst{20} = 0; // store
1414   let Inst{11} = 1;
1415   let Inst{10-8} = 0b110; // PUW
1416
1417   bits<4> Rt;
1418   bits<13> addr;
1419   let Inst{15-12} = Rt;
1420   let Inst{19-16} = addr{12-9};
1421   let Inst{7-0}   = addr{7-0};
1422 }
1423
1424 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1425 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1426 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1427
1428 // ldrd / strd pre / post variants
1429 // For disassembly only.
1430
1431 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1432                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1433                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1434   let AsmMatchConverter = "cvtT2LdrdPre";
1435   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1436 }
1437
1438 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1439                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1440                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr, $imm",
1441                  "$addr.base = $wb", []>;
1442
1443 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1444                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1445                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1446                  "$addr.base = $wb", []> {
1447   let AsmMatchConverter = "cvtT2StrdPre";
1448   let DecoderMethod = "DecodeT2STRDPreInstruction";
1449 }
1450
1451 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1452                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1453                       t2am_imm8s4_offset:$imm),
1454                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr, $imm",
1455                  "$addr.base = $wb", []>;
1456
1457 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1458 // data/instruction access.  These are for disassembly only.
1459 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1460 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1461 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1462
1463   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1464                 "\t$addr",
1465               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1466     let Inst{31-25} = 0b1111100;
1467     let Inst{24} = instr;
1468     let Inst{22} = 0;
1469     let Inst{21} = write;
1470     let Inst{20} = 1;
1471     let Inst{15-12} = 0b1111;
1472
1473     bits<17> addr;
1474     let addr{12}    = 1;           // add = TRUE
1475     let Inst{19-16} = addr{16-13}; // Rn
1476     let Inst{23}    = addr{12};    // U
1477     let Inst{11-0}  = addr{11-0};  // imm12
1478   }
1479
1480   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1481                 "\t$addr",
1482             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1483     let Inst{31-25} = 0b1111100;
1484     let Inst{24} = instr;
1485     let Inst{23} = 0; // U = 0
1486     let Inst{22} = 0;
1487     let Inst{21} = write;
1488     let Inst{20} = 1;
1489     let Inst{15-12} = 0b1111;
1490     let Inst{11-8} = 0b1100;
1491
1492     bits<13> addr;
1493     let Inst{19-16} = addr{12-9}; // Rn
1494     let Inst{7-0}   = addr{7-0};  // imm8
1495   }
1496
1497   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1498                "\t$addr",
1499              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1500     let Inst{31-25} = 0b1111100;
1501     let Inst{24} = instr;
1502     let Inst{23} = 0; // add = TRUE for T1
1503     let Inst{22} = 0;
1504     let Inst{21} = write;
1505     let Inst{20} = 1;
1506     let Inst{15-12} = 0b1111;
1507     let Inst{11-6} = 0000000;
1508
1509     bits<10> addr;
1510     let Inst{19-16} = addr{9-6}; // Rn
1511     let Inst{3-0}   = addr{5-2}; // Rm
1512     let Inst{5-4}   = addr{1-0}; // imm2
1513
1514     let DecoderMethod = "DecodeT2LoadShift";
1515   }
1516 }
1517
1518 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1519 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1520 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1521
1522 //===----------------------------------------------------------------------===//
1523 //  Load / store multiple Instructions.
1524 //
1525
1526 multiclass thumb2_ldst_mult<string asm, InstrItinClass itin,
1527                             InstrItinClass itin_upd, bit L_bit> {
1528   def IA :
1529     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1530          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1531     bits<4>  Rn;
1532     bits<16> regs;
1533
1534     let Inst{31-27} = 0b11101;
1535     let Inst{26-25} = 0b00;
1536     let Inst{24-23} = 0b01;     // Increment After
1537     let Inst{22}    = 0;
1538     let Inst{21}    = 0;        // No writeback
1539     let Inst{20}    = L_bit;
1540     let Inst{19-16} = Rn;
1541     let Inst{15-0}  = regs;
1542   }
1543   def IA_UPD :
1544     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1545           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1546     bits<4>  Rn;
1547     bits<16> regs;
1548
1549     let Inst{31-27} = 0b11101;
1550     let Inst{26-25} = 0b00;
1551     let Inst{24-23} = 0b01;     // Increment After
1552     let Inst{22}    = 0;
1553     let Inst{21}    = 1;        // Writeback
1554     let Inst{20}    = L_bit;
1555     let Inst{19-16} = Rn;
1556     let Inst{15-0}  = regs;
1557   }
1558   def DB :
1559     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1560          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1561     bits<4>  Rn;
1562     bits<16> regs;
1563
1564     let Inst{31-27} = 0b11101;
1565     let Inst{26-25} = 0b00;
1566     let Inst{24-23} = 0b10;     // Decrement Before
1567     let Inst{22}    = 0;
1568     let Inst{21}    = 0;        // No writeback
1569     let Inst{20}    = L_bit;
1570     let Inst{19-16} = Rn;
1571     let Inst{15-0}  = regs;
1572   }
1573   def DB_UPD :
1574     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1575           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1576     bits<4>  Rn;
1577     bits<16> regs;
1578
1579     let Inst{31-27} = 0b11101;
1580     let Inst{26-25} = 0b00;
1581     let Inst{24-23} = 0b10;     // Decrement Before
1582     let Inst{22}    = 0;
1583     let Inst{21}    = 1;        // Writeback
1584     let Inst{20}    = L_bit;
1585     let Inst{19-16} = Rn;
1586     let Inst{15-0}  = regs;
1587   }
1588 }
1589
1590 let neverHasSideEffects = 1 in {
1591
1592 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1593 defm t2LDM : thumb2_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1594
1595 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1596 defm t2STM : thumb2_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1597
1598 } // neverHasSideEffects
1599
1600
1601 //===----------------------------------------------------------------------===//
1602 //  Move Instructions.
1603 //
1604
1605 let neverHasSideEffects = 1 in
1606 def t2MOVr : T2sTwoReg<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1607                    "mov", ".w\t$Rd, $Rm", []> {
1608   let Inst{31-27} = 0b11101;
1609   let Inst{26-25} = 0b01;
1610   let Inst{24-21} = 0b0010;
1611   let Inst{19-16} = 0b1111; // Rn
1612   let Inst{14-12} = 0b000;
1613   let Inst{7-4} = 0b0000;
1614 }
1615
1616 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1617 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1618     AddedComplexity = 1 in
1619 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1620                    "mov", ".w\t$Rd, $imm",
1621                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1622   let Inst{31-27} = 0b11110;
1623   let Inst{25} = 0;
1624   let Inst{24-21} = 0b0010;
1625   let Inst{19-16} = 0b1111; // Rn
1626   let Inst{15} = 0;
1627 }
1628
1629 def : t2InstAlias<"mov${s}${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1630                                                    pred:$p, cc_out:$s)>;
1631
1632 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1633 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1634                    "movw", "\t$Rd, $imm",
1635                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1636   let Inst{31-27} = 0b11110;
1637   let Inst{25} = 1;
1638   let Inst{24-21} = 0b0010;
1639   let Inst{20} = 0; // The S bit.
1640   let Inst{15} = 0;
1641
1642   bits<4> Rd;
1643   bits<16> imm;
1644
1645   let Inst{11-8}  = Rd;
1646   let Inst{19-16} = imm{15-12};
1647   let Inst{26}    = imm{11};
1648   let Inst{14-12} = imm{10-8};
1649   let Inst{7-0}   = imm{7-0};
1650 }
1651
1652 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1653                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1654
1655 let Constraints = "$src = $Rd" in {
1656 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1657                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1658                     "movt", "\t$Rd, $imm",
1659                     [(set rGPR:$Rd,
1660                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1661   let Inst{31-27} = 0b11110;
1662   let Inst{25} = 1;
1663   let Inst{24-21} = 0b0110;
1664   let Inst{20} = 0; // The S bit.
1665   let Inst{15} = 0;
1666
1667   bits<4> Rd;
1668   bits<16> imm;
1669
1670   let Inst{11-8}  = Rd;
1671   let Inst{19-16} = imm{15-12};
1672   let Inst{26}    = imm{11};
1673   let Inst{14-12} = imm{10-8};
1674   let Inst{7-0}   = imm{7-0};
1675 }
1676
1677 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1678                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1679 } // Constraints
1680
1681 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1682
1683 //===----------------------------------------------------------------------===//
1684 //  Extend Instructions.
1685 //
1686
1687 // Sign extenders
1688
1689 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1690                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1691 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1692                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1693 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1694
1695 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1696                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1697 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1698                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1699 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1700
1701 // TODO: SXT(A){B|H}16
1702
1703 // Zero extenders
1704
1705 let AddedComplexity = 16 in {
1706 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1707                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1708 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1709                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1710 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1711                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1712
1713 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1714 //        The transformation should probably be done as a combiner action
1715 //        instead so we can include a check for masking back in the upper
1716 //        eight bits of the source into the lower eight bits of the result.
1717 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1718 //            (t2UXTB16 rGPR:$Src, 3)>,
1719 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1720 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1721             (t2UXTB16 rGPR:$Src, 1)>,
1722         Requires<[HasT2ExtractPack, IsThumb2]>;
1723
1724 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1725                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1726 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1727                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1728 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1729 }
1730
1731 //===----------------------------------------------------------------------===//
1732 //  Arithmetic Instructions.
1733 //
1734
1735 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1736                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1737 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1738                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1739
1740 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1741 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1742 // CPSR and the implicit def of CPSR is not needed.
1743 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1744                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1745                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1746 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1747                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1748                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1749
1750 let hasPostISelHook = 1 in {
1751 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1752               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1753 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1754               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1755 }
1756
1757 // RSB
1758 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1759                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1760
1761 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1762 // CPSR and the implicit def of CPSR is not needed.
1763 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1764                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1765
1766 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1767 // The assume-no-carry-in form uses the negation of the input since add/sub
1768 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1769 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1770 // details.
1771 // The AddedComplexity preferences the first variant over the others since
1772 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1773 let AddedComplexity = 1 in
1774 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1775             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1776 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1777             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1778 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1779             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1780 let AddedComplexity = 1 in
1781 def : T2Pat<(ARMaddc    rGPR:$src, imm0_255_neg:$imm),
1782             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1783 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1784             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1785 // The with-carry-in form matches bitwise not instead of the negation.
1786 // Effectively, the inverse interpretation of the carry flag already accounts
1787 // for part of the negation.
1788 let AddedComplexity = 1 in
1789 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1790             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1791 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1792             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1793
1794 // Select Bytes -- for disassembly only
1795
1796 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1797                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1798           Requires<[IsThumb2, HasThumb2DSP]> {
1799   let Inst{31-27} = 0b11111;
1800   let Inst{26-24} = 0b010;
1801   let Inst{23} = 0b1;
1802   let Inst{22-20} = 0b010;
1803   let Inst{15-12} = 0b1111;
1804   let Inst{7} = 0b1;
1805   let Inst{6-4} = 0b000;
1806 }
1807
1808 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1809 // And Miscellaneous operations -- for disassembly only
1810 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1811               list<dag> pat = [/* For disassembly only; pattern left blank */],
1812               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1813               string asm = "\t$Rd, $Rn, $Rm">
1814   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1815     Requires<[IsThumb2, HasThumb2DSP]> {
1816   let Inst{31-27} = 0b11111;
1817   let Inst{26-23} = 0b0101;
1818   let Inst{22-20} = op22_20;
1819   let Inst{15-12} = 0b1111;
1820   let Inst{7-4} = op7_4;
1821
1822   bits<4> Rd;
1823   bits<4> Rn;
1824   bits<4> Rm;
1825
1826   let Inst{11-8}  = Rd;
1827   let Inst{19-16} = Rn;
1828   let Inst{3-0}   = Rm;
1829 }
1830
1831 // Saturating add/subtract -- for disassembly only
1832
1833 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1834                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1835                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1836 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1837 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1838 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1839 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1840                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1841 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1842                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1843 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1844 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1845                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1846                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1847 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1848 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1849 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1850 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1851 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1852 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1853 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1854 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1855
1856 // Signed/Unsigned add/subtract -- for disassembly only
1857
1858 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1859 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1860 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1861 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1862 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1863 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1864 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1865 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1866 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1867 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1868 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1869 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1870
1871 // Signed/Unsigned halving add/subtract -- for disassembly only
1872
1873 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1874 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1875 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1876 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1877 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1878 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1879 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1880 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1881 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1882 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1883 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1884 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1885
1886 // Helper class for disassembly only
1887 // A6.3.16 & A6.3.17
1888 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1889 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1890   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1891   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
1892   let Inst{31-27} = 0b11111;
1893   let Inst{26-24} = 0b011;
1894   let Inst{23}    = long;
1895   let Inst{22-20} = op22_20;
1896   let Inst{7-4}   = op7_4;
1897 }
1898
1899 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1900   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1901   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
1902   let Inst{31-27} = 0b11111;
1903   let Inst{26-24} = 0b011;
1904   let Inst{23}    = long;
1905   let Inst{22-20} = op22_20;
1906   let Inst{7-4}   = op7_4;
1907 }
1908
1909 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1910
1911 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1912                                            (ins rGPR:$Rn, rGPR:$Rm),
1913                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
1914           Requires<[IsThumb2, HasThumb2DSP]> {
1915   let Inst{15-12} = 0b1111;
1916 }
1917 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1918                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
1919                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
1920           Requires<[IsThumb2, HasThumb2DSP]>;
1921
1922 // Signed/Unsigned saturate -- for disassembly only
1923
1924 class T2SatI<dag oops, dag iops, InstrItinClass itin,
1925            string opc, string asm, list<dag> pattern>
1926   : T2I<oops, iops, itin, opc, asm, pattern> {
1927   bits<4> Rd;
1928   bits<4> Rn;
1929   bits<5> sat_imm;
1930   bits<7> sh;
1931
1932   let Inst{11-8}  = Rd;
1933   let Inst{19-16} = Rn;
1934   let Inst{4-0}   = sat_imm;
1935   let Inst{21}    = sh{5};
1936   let Inst{14-12} = sh{4-2};
1937   let Inst{7-6}   = sh{1-0};
1938 }
1939
1940 def t2SSAT: T2SatI<
1941               (outs rGPR:$Rd), (ins imm1_32:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1942               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh",
1943               [/* For disassembly only; pattern left blank */]> {
1944   let Inst{31-27} = 0b11110;
1945   let Inst{25-22} = 0b1100;
1946   let Inst{20} = 0;
1947   let Inst{15} = 0;
1948 }
1949
1950 def t2SSAT16: T2SatI<
1951                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
1952                 "ssat16", "\t$Rd, $sat_imm, $Rn",
1953                 [/* For disassembly only; pattern left blank */]>,
1954           Requires<[IsThumb2, HasThumb2DSP]> {
1955   let Inst{31-27} = 0b11110;
1956   let Inst{25-22} = 0b1100;
1957   let Inst{20} = 0;
1958   let Inst{15} = 0;
1959   let Inst{21} = 1;        // sh = '1'
1960   let Inst{14-12} = 0b000; // imm3 = '000'
1961   let Inst{7-6} = 0b00;    // imm2 = '00'
1962 }
1963
1964 def t2USAT: T2SatI<
1965                 (outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1966                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh",
1967                 [/* For disassembly only; pattern left blank */]> {
1968   let Inst{31-27} = 0b11110;
1969   let Inst{25-22} = 0b1110;
1970   let Inst{20} = 0;
1971   let Inst{15} = 0;
1972 }
1973
1974 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn),
1975                      NoItinerary,
1976                      "usat16", "\t$Rd, $sat_imm, $Rn",
1977                      [/* For disassembly only; pattern left blank */]>,
1978           Requires<[IsThumb2, HasThumb2DSP]> {
1979   let Inst{31-27} = 0b11110;
1980   let Inst{25-22} = 0b1110;
1981   let Inst{20} = 0;
1982   let Inst{15} = 0;
1983   let Inst{21} = 1;        // sh = '1'
1984   let Inst{14-12} = 0b000; // imm3 = '000'
1985   let Inst{7-6} = 0b00;    // imm2 = '00'
1986 }
1987
1988 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
1989 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
1990
1991 //===----------------------------------------------------------------------===//
1992 //  Shift and rotate Instructions.
1993 //
1994
1995 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
1996                         BinOpFrag<(shl  node:$LHS, node:$RHS)>, "t2LSL">;
1997 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
1998                         BinOpFrag<(srl  node:$LHS, node:$RHS)>, "t2LSR">;
1999 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2000                         BinOpFrag<(sra  node:$LHS, node:$RHS)>, "t2ASR">;
2001 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2002                         BinOpFrag<(rotr node:$LHS, node:$RHS)>, "t2ROR">;
2003
2004 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2005 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2006           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2007
2008 let Uses = [CPSR] in {
2009 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2010                    "rrx", "\t$Rd, $Rm",
2011                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
2012   let Inst{31-27} = 0b11101;
2013   let Inst{26-25} = 0b01;
2014   let Inst{24-21} = 0b0010;
2015   let Inst{19-16} = 0b1111; // Rn
2016   let Inst{14-12} = 0b000;
2017   let Inst{7-4} = 0b0011;
2018 }
2019 }
2020
2021 let isCodeGenOnly = 1, Defs = [CPSR] in {
2022 def t2MOVsrl_flag : T2TwoRegShiftImm<
2023                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2024                         "lsrs", ".w\t$Rd, $Rm, #1",
2025                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2026   let Inst{31-27} = 0b11101;
2027   let Inst{26-25} = 0b01;
2028   let Inst{24-21} = 0b0010;
2029   let Inst{20} = 1; // The S bit.
2030   let Inst{19-16} = 0b1111; // Rn
2031   let Inst{5-4} = 0b01; // Shift type.
2032   // Shift amount = Inst{14-12:7-6} = 1.
2033   let Inst{14-12} = 0b000;
2034   let Inst{7-6} = 0b01;
2035 }
2036 def t2MOVsra_flag : T2TwoRegShiftImm<
2037                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2038                         "asrs", ".w\t$Rd, $Rm, #1",
2039                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2040   let Inst{31-27} = 0b11101;
2041   let Inst{26-25} = 0b01;
2042   let Inst{24-21} = 0b0010;
2043   let Inst{20} = 1; // The S bit.
2044   let Inst{19-16} = 0b1111; // Rn
2045   let Inst{5-4} = 0b10; // Shift type.
2046   // Shift amount = Inst{14-12:7-6} = 1.
2047   let Inst{14-12} = 0b000;
2048   let Inst{7-6} = 0b01;
2049 }
2050 }
2051
2052 //===----------------------------------------------------------------------===//
2053 //  Bitwise Instructions.
2054 //
2055
2056 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2057                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2058                             BinOpFrag<(and node:$LHS, node:$RHS)>, "t2AND", 1>;
2059 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2060                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2061                             BinOpFrag<(or  node:$LHS, node:$RHS)>, "t2ORR", 1>;
2062 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2063                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2064                             BinOpFrag<(xor node:$LHS, node:$RHS)>, "t2EOR", 1>;
2065
2066 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2067                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2068                             BinOpFrag<(and node:$LHS, (not node:$RHS))>,
2069                             "t2BIC">;
2070
2071 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2072               string opc, string asm, list<dag> pattern>
2073     : T2I<oops, iops, itin, opc, asm, pattern> {
2074   bits<4> Rd;
2075   bits<5> msb;
2076   bits<5> lsb;
2077
2078   let Inst{11-8}  = Rd;
2079   let Inst{4-0}   = msb{4-0};
2080   let Inst{14-12} = lsb{4-2};
2081   let Inst{7-6}   = lsb{1-0};
2082 }
2083
2084 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2085               string opc, string asm, list<dag> pattern>
2086     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2087   bits<4> Rn;
2088
2089   let Inst{19-16} = Rn;
2090 }
2091
2092 let Constraints = "$src = $Rd" in
2093 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2094                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2095                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2096   let Inst{31-27} = 0b11110;
2097   let Inst{26} = 0; // should be 0.
2098   let Inst{25} = 1;
2099   let Inst{24-20} = 0b10110;
2100   let Inst{19-16} = 0b1111; // Rn
2101   let Inst{15} = 0;
2102   let Inst{5} = 0; // should be 0.
2103
2104   bits<10> imm;
2105   let msb{4-0} = imm{9-5};
2106   let lsb{4-0} = imm{4-0};
2107 }
2108
2109 def t2SBFX: T2TwoRegBitFI<
2110                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2111                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2112   let Inst{31-27} = 0b11110;
2113   let Inst{25} = 1;
2114   let Inst{24-20} = 0b10100;
2115   let Inst{15} = 0;
2116 }
2117
2118 def t2UBFX: T2TwoRegBitFI<
2119                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2120                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2121   let Inst{31-27} = 0b11110;
2122   let Inst{25} = 1;
2123   let Inst{24-20} = 0b11100;
2124   let Inst{15} = 0;
2125 }
2126
2127 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2128 let Constraints = "$src = $Rd" in {
2129   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2130                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2131                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2132                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2133                                    bf_inv_mask_imm:$imm))]> {
2134     let Inst{31-27} = 0b11110;
2135     let Inst{26} = 0; // should be 0.
2136     let Inst{25} = 1;
2137     let Inst{24-20} = 0b10110;
2138     let Inst{15} = 0;
2139     let Inst{5} = 0; // should be 0.
2140
2141     bits<10> imm;
2142     let msb{4-0} = imm{9-5};
2143     let lsb{4-0} = imm{4-0};
2144   }
2145
2146   // GNU as only supports this form of bfi (w/ 4 arguments)
2147   let isAsmParserOnly = 1 in
2148   def t2BFI4p : T2TwoRegBitFI<(outs rGPR:$Rd),
2149                   (ins rGPR:$src, rGPR:$Rn, lsb_pos_imm:$lsbit,
2150                        width_imm:$width),
2151                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $lsbit, $width",
2152                   []> {
2153     let Inst{31-27} = 0b11110;
2154     let Inst{26} = 0; // should be 0.
2155     let Inst{25} = 1;
2156     let Inst{24-20} = 0b10110;
2157     let Inst{15} = 0;
2158     let Inst{5} = 0; // should be 0.
2159
2160     bits<5> lsbit;
2161     bits<5> width;
2162     let msb{4-0} = width; // Custom encoder => lsb+width-1
2163     let lsb{4-0} = lsbit;
2164   }
2165 }
2166
2167 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2168                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2169                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>,
2170                           "t2ORN", 0, "">;
2171
2172 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2173 let AddedComplexity = 1 in
2174 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2175                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2176                           UnOpFrag<(not node:$Src)>, 1, 1>;
2177
2178
2179 let AddedComplexity = 1 in
2180 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2181             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2182
2183 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2184 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2185             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2186             Requires<[IsThumb2]>;
2187
2188 def : T2Pat<(t2_so_imm_not:$src),
2189             (t2MVNi t2_so_imm_not:$src)>;
2190
2191 //===----------------------------------------------------------------------===//
2192 //  Multiply Instructions.
2193 //
2194 let isCommutable = 1 in
2195 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2196                 "mul", "\t$Rd, $Rn, $Rm",
2197                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2198   let Inst{31-27} = 0b11111;
2199   let Inst{26-23} = 0b0110;
2200   let Inst{22-20} = 0b000;
2201   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2202   let Inst{7-4} = 0b0000; // Multiply
2203 }
2204
2205 def t2MLA: T2FourReg<
2206                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2207                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2208                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2209   let Inst{31-27} = 0b11111;
2210   let Inst{26-23} = 0b0110;
2211   let Inst{22-20} = 0b000;
2212   let Inst{7-4} = 0b0000; // Multiply
2213 }
2214
2215 def t2MLS: T2FourReg<
2216                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2217                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2218                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2219   let Inst{31-27} = 0b11111;
2220   let Inst{26-23} = 0b0110;
2221   let Inst{22-20} = 0b000;
2222   let Inst{7-4} = 0b0001; // Multiply and Subtract
2223 }
2224
2225 // Extra precision multiplies with low / high results
2226 let neverHasSideEffects = 1 in {
2227 let isCommutable = 1 in {
2228 def t2SMULL : T2MulLong<0b000, 0b0000,
2229                   (outs rGPR:$RdLo, rGPR:$RdHi),
2230                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2231                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2232
2233 def t2UMULL : T2MulLong<0b010, 0b0000,
2234                   (outs rGPR:$RdLo, rGPR:$RdHi),
2235                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2236                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2237 } // isCommutable
2238
2239 // Multiply + accumulate
2240 def t2SMLAL : T2MulLong<0b100, 0b0000,
2241                   (outs rGPR:$RdLo, rGPR:$RdHi),
2242                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2243                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2244
2245 def t2UMLAL : T2MulLong<0b110, 0b0000,
2246                   (outs rGPR:$RdLo, rGPR:$RdHi),
2247                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2248                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2249
2250 def t2UMAAL : T2MulLong<0b110, 0b0110,
2251                   (outs rGPR:$RdLo, rGPR:$RdHi),
2252                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2253                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2254           Requires<[IsThumb2, HasThumb2DSP]>;
2255 } // neverHasSideEffects
2256
2257 // Rounding variants of the below included for disassembly only
2258
2259 // Most significant word multiply
2260 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2261                   "smmul", "\t$Rd, $Rn, $Rm",
2262                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2263           Requires<[IsThumb2, HasThumb2DSP]> {
2264   let Inst{31-27} = 0b11111;
2265   let Inst{26-23} = 0b0110;
2266   let Inst{22-20} = 0b101;
2267   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2268   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2269 }
2270
2271 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2272                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2273           Requires<[IsThumb2, HasThumb2DSP]> {
2274   let Inst{31-27} = 0b11111;
2275   let Inst{26-23} = 0b0110;
2276   let Inst{22-20} = 0b101;
2277   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2278   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2279 }
2280
2281 def t2SMMLA : T2FourReg<
2282         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2283                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2284                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2285           Requires<[IsThumb2, HasThumb2DSP]> {
2286   let Inst{31-27} = 0b11111;
2287   let Inst{26-23} = 0b0110;
2288   let Inst{22-20} = 0b101;
2289   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2290 }
2291
2292 def t2SMMLAR: T2FourReg<
2293         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2294                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2295           Requires<[IsThumb2, HasThumb2DSP]> {
2296   let Inst{31-27} = 0b11111;
2297   let Inst{26-23} = 0b0110;
2298   let Inst{22-20} = 0b101;
2299   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2300 }
2301
2302 def t2SMMLS: T2FourReg<
2303         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2304                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2305                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2306           Requires<[IsThumb2, HasThumb2DSP]> {
2307   let Inst{31-27} = 0b11111;
2308   let Inst{26-23} = 0b0110;
2309   let Inst{22-20} = 0b110;
2310   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2311 }
2312
2313 def t2SMMLSR:T2FourReg<
2314         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2315                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2316           Requires<[IsThumb2, HasThumb2DSP]> {
2317   let Inst{31-27} = 0b11111;
2318   let Inst{26-23} = 0b0110;
2319   let Inst{22-20} = 0b110;
2320   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2321 }
2322
2323 multiclass T2I_smul<string opc, PatFrag opnode> {
2324   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2325               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2326               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2327                                       (sext_inreg rGPR:$Rm, i16)))]>,
2328           Requires<[IsThumb2, HasThumb2DSP]> {
2329     let Inst{31-27} = 0b11111;
2330     let Inst{26-23} = 0b0110;
2331     let Inst{22-20} = 0b001;
2332     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2333     let Inst{7-6} = 0b00;
2334     let Inst{5-4} = 0b00;
2335   }
2336
2337   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2338               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2339               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2340                                       (sra rGPR:$Rm, (i32 16))))]>,
2341           Requires<[IsThumb2, HasThumb2DSP]> {
2342     let Inst{31-27} = 0b11111;
2343     let Inst{26-23} = 0b0110;
2344     let Inst{22-20} = 0b001;
2345     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2346     let Inst{7-6} = 0b00;
2347     let Inst{5-4} = 0b01;
2348   }
2349
2350   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2351               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2352               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2353                                       (sext_inreg rGPR:$Rm, i16)))]>,
2354           Requires<[IsThumb2, HasThumb2DSP]> {
2355     let Inst{31-27} = 0b11111;
2356     let Inst{26-23} = 0b0110;
2357     let Inst{22-20} = 0b001;
2358     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2359     let Inst{7-6} = 0b00;
2360     let Inst{5-4} = 0b10;
2361   }
2362
2363   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2364               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2365               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2366                                       (sra rGPR:$Rm, (i32 16))))]>,
2367           Requires<[IsThumb2, HasThumb2DSP]> {
2368     let Inst{31-27} = 0b11111;
2369     let Inst{26-23} = 0b0110;
2370     let Inst{22-20} = 0b001;
2371     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2372     let Inst{7-6} = 0b00;
2373     let Inst{5-4} = 0b11;
2374   }
2375
2376   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2377               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2378               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2379                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2380           Requires<[IsThumb2, HasThumb2DSP]> {
2381     let Inst{31-27} = 0b11111;
2382     let Inst{26-23} = 0b0110;
2383     let Inst{22-20} = 0b011;
2384     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2385     let Inst{7-6} = 0b00;
2386     let Inst{5-4} = 0b00;
2387   }
2388
2389   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2390               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2391               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2392                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2393           Requires<[IsThumb2, HasThumb2DSP]> {
2394     let Inst{31-27} = 0b11111;
2395     let Inst{26-23} = 0b0110;
2396     let Inst{22-20} = 0b011;
2397     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2398     let Inst{7-6} = 0b00;
2399     let Inst{5-4} = 0b01;
2400   }
2401 }
2402
2403
2404 multiclass T2I_smla<string opc, PatFrag opnode> {
2405   def BB : T2FourReg<
2406         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2407               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2408               [(set rGPR:$Rd, (add rGPR:$Ra,
2409                                (opnode (sext_inreg rGPR:$Rn, i16),
2410                                        (sext_inreg rGPR:$Rm, i16))))]>,
2411           Requires<[IsThumb2, HasThumb2DSP]> {
2412     let Inst{31-27} = 0b11111;
2413     let Inst{26-23} = 0b0110;
2414     let Inst{22-20} = 0b001;
2415     let Inst{7-6} = 0b00;
2416     let Inst{5-4} = 0b00;
2417   }
2418
2419   def BT : T2FourReg<
2420        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2421              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2422              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2423                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2424           Requires<[IsThumb2, HasThumb2DSP]> {
2425     let Inst{31-27} = 0b11111;
2426     let Inst{26-23} = 0b0110;
2427     let Inst{22-20} = 0b001;
2428     let Inst{7-6} = 0b00;
2429     let Inst{5-4} = 0b01;
2430   }
2431
2432   def TB : T2FourReg<
2433         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2434               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2435               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2436                                                (sext_inreg rGPR:$Rm, i16))))]>,
2437           Requires<[IsThumb2, HasThumb2DSP]> {
2438     let Inst{31-27} = 0b11111;
2439     let Inst{26-23} = 0b0110;
2440     let Inst{22-20} = 0b001;
2441     let Inst{7-6} = 0b00;
2442     let Inst{5-4} = 0b10;
2443   }
2444
2445   def TT : T2FourReg<
2446         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2447               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2448              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2449                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2450           Requires<[IsThumb2, HasThumb2DSP]> {
2451     let Inst{31-27} = 0b11111;
2452     let Inst{26-23} = 0b0110;
2453     let Inst{22-20} = 0b001;
2454     let Inst{7-6} = 0b00;
2455     let Inst{5-4} = 0b11;
2456   }
2457
2458   def WB : T2FourReg<
2459         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2460               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2461               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2462                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2463           Requires<[IsThumb2, HasThumb2DSP]> {
2464     let Inst{31-27} = 0b11111;
2465     let Inst{26-23} = 0b0110;
2466     let Inst{22-20} = 0b011;
2467     let Inst{7-6} = 0b00;
2468     let Inst{5-4} = 0b00;
2469   }
2470
2471   def WT : T2FourReg<
2472         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2473               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2474               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2475                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2476           Requires<[IsThumb2, HasThumb2DSP]> {
2477     let Inst{31-27} = 0b11111;
2478     let Inst{26-23} = 0b0110;
2479     let Inst{22-20} = 0b011;
2480     let Inst{7-6} = 0b00;
2481     let Inst{5-4} = 0b01;
2482   }
2483 }
2484
2485 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2486 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2487
2488 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2489 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2490          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2491            [/* For disassembly only; pattern left blank */]>,
2492           Requires<[IsThumb2, HasThumb2DSP]>;
2493 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2494          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2495            [/* For disassembly only; pattern left blank */]>,
2496           Requires<[IsThumb2, HasThumb2DSP]>;
2497 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2498          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2499            [/* For disassembly only; pattern left blank */]>,
2500           Requires<[IsThumb2, HasThumb2DSP]>;
2501 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2502          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2503            [/* For disassembly only; pattern left blank */]>,
2504           Requires<[IsThumb2, HasThumb2DSP]>;
2505
2506 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2507 // These are for disassembly only.
2508
2509 def t2SMUAD: T2ThreeReg_mac<
2510             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2511             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2512           Requires<[IsThumb2, HasThumb2DSP]> {
2513   let Inst{15-12} = 0b1111;
2514 }
2515 def t2SMUADX:T2ThreeReg_mac<
2516             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2517             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2518           Requires<[IsThumb2, HasThumb2DSP]> {
2519   let Inst{15-12} = 0b1111;
2520 }
2521 def t2SMUSD: T2ThreeReg_mac<
2522             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2523             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2524           Requires<[IsThumb2, HasThumb2DSP]> {
2525   let Inst{15-12} = 0b1111;
2526 }
2527 def t2SMUSDX:T2ThreeReg_mac<
2528             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2529             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2530           Requires<[IsThumb2, HasThumb2DSP]> {
2531   let Inst{15-12} = 0b1111;
2532 }
2533 def t2SMLAD   : T2FourReg_mac<
2534             0, 0b010, 0b0000, (outs rGPR:$Rd),
2535             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2536             "\t$Rd, $Rn, $Rm, $Ra", []>,
2537           Requires<[IsThumb2, HasThumb2DSP]>;
2538 def t2SMLADX  : T2FourReg_mac<
2539             0, 0b010, 0b0001, (outs rGPR:$Rd),
2540             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2541             "\t$Rd, $Rn, $Rm, $Ra", []>,
2542           Requires<[IsThumb2, HasThumb2DSP]>;
2543 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2544             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2545             "\t$Rd, $Rn, $Rm, $Ra", []>,
2546           Requires<[IsThumb2, HasThumb2DSP]>;
2547 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2548             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2549             "\t$Rd, $Rn, $Rm, $Ra", []>,
2550           Requires<[IsThumb2, HasThumb2DSP]>;
2551 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2552                         (ins rGPR:$Rm, rGPR:$Rn), IIC_iMAC64, "smlald",
2553                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2554           Requires<[IsThumb2, HasThumb2DSP]>;
2555 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2556                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlaldx",
2557                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2558           Requires<[IsThumb2, HasThumb2DSP]>;
2559 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2560                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsld",
2561                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2562           Requires<[IsThumb2, HasThumb2DSP]>;
2563 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2564                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2565                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2566           Requires<[IsThumb2, HasThumb2DSP]>;
2567
2568 //===----------------------------------------------------------------------===//
2569 //  Division Instructions.
2570 //  Signed and unsigned division on v7-M
2571 //
2572 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2573                  "sdiv", "\t$Rd, $Rn, $Rm",
2574                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2575                  Requires<[HasDivide, IsThumb2]> {
2576   let Inst{31-27} = 0b11111;
2577   let Inst{26-21} = 0b011100;
2578   let Inst{20} = 0b1;
2579   let Inst{15-12} = 0b1111;
2580   let Inst{7-4} = 0b1111;
2581 }
2582
2583 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2584                  "udiv", "\t$Rd, $Rn, $Rm",
2585                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2586                  Requires<[HasDivide, IsThumb2]> {
2587   let Inst{31-27} = 0b11111;
2588   let Inst{26-21} = 0b011101;
2589   let Inst{20} = 0b1;
2590   let Inst{15-12} = 0b1111;
2591   let Inst{7-4} = 0b1111;
2592 }
2593
2594 //===----------------------------------------------------------------------===//
2595 //  Misc. Arithmetic Instructions.
2596 //
2597
2598 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2599       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2600   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2601   let Inst{31-27} = 0b11111;
2602   let Inst{26-22} = 0b01010;
2603   let Inst{21-20} = op1;
2604   let Inst{15-12} = 0b1111;
2605   let Inst{7-6} = 0b10;
2606   let Inst{5-4} = op2;
2607   let Rn{3-0} = Rm;
2608 }
2609
2610 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2611                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2612
2613 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2614                       "rbit", "\t$Rd, $Rm",
2615                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2616
2617 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2618                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2619
2620 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2621                        "rev16", ".w\t$Rd, $Rm",
2622                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2623
2624 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2625                        "revsh", ".w\t$Rd, $Rm",
2626                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2627
2628 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2629                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2630             (t2REVSH rGPR:$Rm)>;
2631
2632 def t2PKHBT : T2ThreeReg<
2633             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2634                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm, lsl $sh",
2635                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2636                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2637                                            0xFFFF0000)))]>,
2638                   Requires<[HasT2ExtractPack, IsThumb2]> {
2639   let Inst{31-27} = 0b11101;
2640   let Inst{26-25} = 0b01;
2641   let Inst{24-20} = 0b01100;
2642   let Inst{5} = 0; // BT form
2643   let Inst{4} = 0;
2644
2645   bits<5> sh;
2646   let Inst{14-12} = sh{4-2};
2647   let Inst{7-6}   = sh{1-0};
2648 }
2649
2650 // Alternate cases for PKHBT where identities eliminate some nodes.
2651 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2652             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2653             Requires<[HasT2ExtractPack, IsThumb2]>;
2654 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2655             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2656             Requires<[HasT2ExtractPack, IsThumb2]>;
2657
2658 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2659 // will match the pattern below.
2660 def t2PKHTB : T2ThreeReg<
2661                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2662                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm, asr $sh",
2663                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2664                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2665                                             0xFFFF)))]>,
2666                   Requires<[HasT2ExtractPack, IsThumb2]> {
2667   let Inst{31-27} = 0b11101;
2668   let Inst{26-25} = 0b01;
2669   let Inst{24-20} = 0b01100;
2670   let Inst{5} = 1; // TB form
2671   let Inst{4} = 0;
2672
2673   bits<5> sh;
2674   let Inst{14-12} = sh{4-2};
2675   let Inst{7-6}   = sh{1-0};
2676 }
2677
2678 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2679 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2680 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2681             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2682             Requires<[HasT2ExtractPack, IsThumb2]>;
2683 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2684                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2685             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2686             Requires<[HasT2ExtractPack, IsThumb2]>;
2687
2688 //===----------------------------------------------------------------------===//
2689 //  Comparison Instructions...
2690 //
2691 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2692                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2693                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>, "t2CMP">;
2694
2695 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2696             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2697 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2698             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2699 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2700             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2701
2702 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2703 //       Compare-to-zero still works out, just not the relationals
2704 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2705 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2706 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2707                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2708                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>,
2709                           "t2CMNz">;
2710
2711 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2712 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2713
2714 def : T2Pat<(ARMcmpZ  GPRnopc:$src, t2_so_imm_neg:$imm),
2715             (t2CMNzri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2716
2717 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2718                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2719                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>,
2720                           "t2TST">;
2721 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2722                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2723                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>,
2724                           "t2TEQ">;
2725
2726 // Conditional moves
2727 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2728 // a two-value operand where a dag node expects two operands. :(
2729 let neverHasSideEffects = 1 in {
2730 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2731                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2732                             4, IIC_iCMOVr,
2733    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2734                 RegConstraint<"$false = $Rd">;
2735
2736 let isMoveImm = 1 in
2737 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2738                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2739                    4, IIC_iCMOVi,
2740 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2741                    RegConstraint<"$false = $Rd">;
2742
2743 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2744 let isCodeGenOnly = 1 in {
2745 let isMoveImm = 1 in
2746 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2747                       IIC_iCMOVi,
2748                       "movw", "\t$Rd, $imm", []>,
2749                       RegConstraint<"$false = $Rd"> {
2750   let Inst{31-27} = 0b11110;
2751   let Inst{25} = 1;
2752   let Inst{24-21} = 0b0010;
2753   let Inst{20} = 0; // The S bit.
2754   let Inst{15} = 0;
2755
2756   bits<4> Rd;
2757   bits<16> imm;
2758
2759   let Inst{11-8}  = Rd;
2760   let Inst{19-16} = imm{15-12};
2761   let Inst{26}    = imm{11};
2762   let Inst{14-12} = imm{10-8};
2763   let Inst{7-0}   = imm{7-0};
2764 }
2765
2766 let isMoveImm = 1 in
2767 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2768                                (ins rGPR:$false, i32imm:$src, pred:$p),
2769                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2770
2771 let isMoveImm = 1 in
2772 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2773                    IIC_iCMOVi, "mvn", ".w\t$Rd, $imm",
2774 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2775                    imm:$cc, CCR:$ccr))*/]>,
2776                    RegConstraint<"$false = $Rd"> {
2777   let Inst{31-27} = 0b11110;
2778   let Inst{25} = 0;
2779   let Inst{24-21} = 0b0011;
2780   let Inst{20} = 0; // The S bit.
2781   let Inst{19-16} = 0b1111; // Rn
2782   let Inst{15} = 0;
2783 }
2784
2785 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2786                    string opc, string asm, list<dag> pattern>
2787   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2788   let Inst{31-27} = 0b11101;
2789   let Inst{26-25} = 0b01;
2790   let Inst{24-21} = 0b0010;
2791   let Inst{20} = 0; // The S bit.
2792   let Inst{19-16} = 0b1111; // Rn
2793   let Inst{5-4} = opcod; // Shift type.
2794 }
2795 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2796                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2797                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2798                  RegConstraint<"$false = $Rd">;
2799 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2800                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2801                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2802                  RegConstraint<"$false = $Rd">;
2803 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2804                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2805                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2806                  RegConstraint<"$false = $Rd">;
2807 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2808                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2809                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2810                  RegConstraint<"$false = $Rd">;
2811 } // isCodeGenOnly = 1
2812 } // neverHasSideEffects
2813
2814 //===----------------------------------------------------------------------===//
2815 // Atomic operations intrinsics
2816 //
2817
2818 // memory barriers protect the atomic sequences
2819 let hasSideEffects = 1 in {
2820 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2821                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2822                   Requires<[IsThumb, HasDB]> {
2823   bits<4> opt;
2824   let Inst{31-4} = 0xf3bf8f5;
2825   let Inst{3-0} = opt;
2826 }
2827 }
2828
2829 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2830                   "dsb", "\t$opt", []>,
2831                   Requires<[IsThumb, HasDB]> {
2832   bits<4> opt;
2833   let Inst{31-4} = 0xf3bf8f4;
2834   let Inst{3-0} = opt;
2835 }
2836
2837 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2838                   "isb", "\t$opt",
2839                   []>, Requires<[IsThumb2, HasDB]> {
2840   bits<4> opt;
2841   let Inst{31-4} = 0xf3bf8f6;
2842   let Inst{3-0} = opt;
2843 }
2844
2845 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2846                 InstrItinClass itin, string opc, string asm, string cstr,
2847                 list<dag> pattern, bits<4> rt2 = 0b1111>
2848   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2849   let Inst{31-27} = 0b11101;
2850   let Inst{26-20} = 0b0001101;
2851   let Inst{11-8} = rt2;
2852   let Inst{7-6} = 0b01;
2853   let Inst{5-4} = opcod;
2854   let Inst{3-0} = 0b1111;
2855
2856   bits<4> addr;
2857   bits<4> Rt;
2858   let Inst{19-16} = addr;
2859   let Inst{15-12} = Rt;
2860 }
2861 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2862                 InstrItinClass itin, string opc, string asm, string cstr,
2863                 list<dag> pattern, bits<4> rt2 = 0b1111>
2864   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2865   let Inst{31-27} = 0b11101;
2866   let Inst{26-20} = 0b0001100;
2867   let Inst{11-8} = rt2;
2868   let Inst{7-6} = 0b01;
2869   let Inst{5-4} = opcod;
2870
2871   bits<4> Rd;
2872   bits<4> addr;
2873   bits<4> Rt;
2874   let Inst{3-0}  = Rd;
2875   let Inst{19-16} = addr;
2876   let Inst{15-12} = Rt;
2877 }
2878
2879 let mayLoad = 1 in {
2880 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2881                          AddrModeNone, 4, NoItinerary,
2882                          "ldrexb", "\t$Rt, $addr", "", []>;
2883 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2884                          AddrModeNone, 4, NoItinerary,
2885                          "ldrexh", "\t$Rt, $addr", "", []>;
2886 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2887                        AddrModeNone, 4, NoItinerary,
2888                        "ldrex", "\t$Rt, $addr", "", []> {
2889   let Inst{31-27} = 0b11101;
2890   let Inst{26-20} = 0b0000101;
2891   let Inst{11-8} = 0b1111;
2892   let Inst{7-0} = 0b00000000; // imm8 = 0
2893
2894   bits<4> Rt;
2895   bits<4> addr;
2896   let Inst{19-16} = addr;
2897   let Inst{15-12} = Rt;
2898 }
2899 let hasExtraDefRegAllocReq = 1 in
2900 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
2901                          (ins t2addrmode_reg:$addr),
2902                          AddrModeNone, 4, NoItinerary,
2903                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
2904                          [], {?, ?, ?, ?}> {
2905   bits<4> Rt2;
2906   let Inst{11-8} = Rt2;
2907 }
2908 }
2909
2910 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
2911 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
2912                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2913                          AddrModeNone, 4, NoItinerary,
2914                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
2915 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
2916                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2917                          AddrModeNone, 4, NoItinerary,
2918                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
2919 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt, t2addrmode_reg:$addr),
2920                   AddrModeNone, 4, NoItinerary,
2921                   "strex", "\t$Rd, $Rt, $addr", "",
2922                   []> {
2923   let Inst{31-27} = 0b11101;
2924   let Inst{26-20} = 0b0000100;
2925   let Inst{7-0} = 0b00000000; // imm8 = 0
2926
2927   bits<4> Rd;
2928   bits<4> addr;
2929   bits<4> Rt;
2930   let Inst{11-8}  = Rd;
2931   let Inst{19-16} = addr;
2932   let Inst{15-12} = Rt;
2933 }
2934 }
2935
2936 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
2937 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
2938                          (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_reg:$addr),
2939                          AddrModeNone, 4, NoItinerary,
2940                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
2941                          {?, ?, ?, ?}> {
2942   bits<4> Rt2;
2943   let Inst{11-8} = Rt2;
2944 }
2945
2946 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
2947             Requires<[IsThumb2, HasV7]>  {
2948   let Inst{31-16} = 0xf3bf;
2949   let Inst{15-14} = 0b10;
2950   let Inst{13} = 0;
2951   let Inst{12} = 0;
2952   let Inst{11-8} = 0b1111;
2953   let Inst{7-4} = 0b0010;
2954   let Inst{3-0} = 0b1111;
2955 }
2956
2957 //===----------------------------------------------------------------------===//
2958 // SJLJ Exception handling intrinsics
2959 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2960 //   address and save #0 in R0 for the non-longjmp case.
2961 //   Since by its nature we may be coming from some other function to get
2962 //   here, and we're using the stack frame for the containing function to
2963 //   save/restore registers, we can't keep anything live in regs across
2964 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2965 //   when we get here from a longjmp(). We force everything out of registers
2966 //   except for our own input by listing the relevant registers in Defs. By
2967 //   doing so, we also cause the prologue/epilogue code to actively preserve
2968 //   all of the callee-saved resgisters, which is exactly what we want.
2969 //   $val is a scratch register for our use.
2970 let Defs =
2971   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
2972     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ],
2973   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2974   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2975                                AddrModeNone, 0, NoItinerary, "", "",
2976                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2977                              Requires<[IsThumb2, HasVFP2]>;
2978 }
2979
2980 let Defs =
2981   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
2982   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2983   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2984                                AddrModeNone, 0, NoItinerary, "", "",
2985                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2986                                   Requires<[IsThumb2, NoVFP]>;
2987 }
2988
2989
2990 //===----------------------------------------------------------------------===//
2991 // Control-Flow Instructions
2992 //
2993
2994 // FIXME: remove when we have a way to marking a MI with these properties.
2995 // FIXME: Should pc be an implicit operand like PICADD, etc?
2996 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2997     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2998 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2999                                                    reglist:$regs, variable_ops),
3000                               4, IIC_iLoad_mBr, [],
3001             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3002                          RegConstraint<"$Rn = $wb">;
3003
3004 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3005 let isPredicable = 1 in
3006 def t2B   : T2XI<(outs), (ins uncondbrtarget:$target), IIC_Br,
3007                  "b.w\t$target",
3008                  [(br bb:$target)]> {
3009   let Inst{31-27} = 0b11110;
3010   let Inst{15-14} = 0b10;
3011   let Inst{12} = 1;
3012
3013   bits<20> target;
3014   let Inst{26} = target{19};
3015   let Inst{11} = target{18};
3016   let Inst{13} = target{17};
3017   let Inst{21-16} = target{16-11};
3018   let Inst{10-0} = target{10-0};
3019 }
3020
3021 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3022 def t2BR_JT : t2PseudoInst<(outs),
3023           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3024            0, IIC_Br,
3025           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3026
3027 // FIXME: Add a non-pc based case that can be predicated.
3028 def t2TBB_JT : t2PseudoInst<(outs),
3029         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3030          0, IIC_Br, []>;
3031
3032 def t2TBH_JT : t2PseudoInst<(outs),
3033         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3034          0, IIC_Br, []>;
3035
3036 def t2TBB : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3037                     "tbb", "\t[$Rn, $Rm]", []> {
3038   bits<4> Rn;
3039   bits<4> Rm;
3040   let Inst{31-20} = 0b111010001101;
3041   let Inst{19-16} = Rn;
3042   let Inst{15-5} = 0b11110000000;
3043   let Inst{4} = 0; // B form
3044   let Inst{3-0} = Rm;
3045 }
3046
3047 def t2TBH : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3048                    "tbh", "\t[$Rn, $Rm, lsl #1]", []> {
3049   bits<4> Rn;
3050   bits<4> Rm;
3051   let Inst{31-20} = 0b111010001101;
3052   let Inst{19-16} = Rn;
3053   let Inst{15-5} = 0b11110000000;
3054   let Inst{4} = 1; // H form
3055   let Inst{3-0} = Rm;
3056 }
3057 } // isNotDuplicable, isIndirectBranch
3058
3059 } // isBranch, isTerminator, isBarrier
3060
3061 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3062 // a two-value operand where a dag node expects two operands. :(
3063 let isBranch = 1, isTerminator = 1 in
3064 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3065                 "b", ".w\t$target",
3066                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3067   let Inst{31-27} = 0b11110;
3068   let Inst{15-14} = 0b10;
3069   let Inst{12} = 0;
3070
3071   bits<4> p;
3072   let Inst{25-22} = p;
3073
3074   bits<21> target;
3075   let Inst{26} = target{20};
3076   let Inst{11} = target{19};
3077   let Inst{13} = target{18};
3078   let Inst{21-16} = target{17-12};
3079   let Inst{10-0} = target{11-1};
3080
3081   let DecoderMethod = "DecodeThumb2BCCInstruction";
3082 }
3083
3084 // Tail calls. The Darwin version of thumb tail calls uses a t2 branch, so
3085 // it goes here.
3086 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3087   // Darwin version.
3088   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
3089       Uses = [SP] in
3090   def tTAILJMPd: tPseudoExpand<(outs), (ins uncondbrtarget:$dst, variable_ops),
3091                    4, IIC_Br, [],
3092                    (t2B uncondbrtarget:$dst)>,
3093                  Requires<[IsThumb2, IsDarwin]>;
3094 }
3095
3096 // IT block
3097 let Defs = [ITSTATE] in
3098 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3099                     AddrModeNone, 2,  IIC_iALUx,
3100                     "it$mask\t$cc", "", []> {
3101   // 16-bit instruction.
3102   let Inst{31-16} = 0x0000;
3103   let Inst{15-8} = 0b10111111;
3104
3105   bits<4> cc;
3106   bits<4> mask;
3107   let Inst{7-4} = cc;
3108   let Inst{3-0} = mask;
3109
3110   let DecoderMethod = "DecodeIT";
3111 }
3112
3113 // Branch and Exchange Jazelle -- for disassembly only
3114 // Rm = Inst{19-16}
3115 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3116   bits<4> func;
3117   let Inst{31-27} = 0b11110;
3118   let Inst{26} = 0;
3119   let Inst{25-20} = 0b111100;
3120   let Inst{19-16} = func;
3121   let Inst{15-0} = 0b1000111100000000;
3122 }
3123
3124 // Compare and branch on zero / non-zero
3125 let isBranch = 1, isTerminator = 1 in {
3126   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3127                   "cbz\t$Rn, $target", []>,
3128               T1Misc<{0,0,?,1,?,?,?}>,
3129               Requires<[IsThumb2]> {
3130     // A8.6.27
3131     bits<6> target;
3132     bits<3> Rn;
3133     let Inst{9}   = target{5};
3134     let Inst{7-3} = target{4-0};
3135     let Inst{2-0} = Rn;
3136   }
3137
3138   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3139                   "cbnz\t$Rn, $target", []>,
3140               T1Misc<{1,0,?,1,?,?,?}>,
3141               Requires<[IsThumb2]> {
3142     // A8.6.27
3143     bits<6> target;
3144     bits<3> Rn;
3145     let Inst{9}   = target{5};
3146     let Inst{7-3} = target{4-0};
3147     let Inst{2-0} = Rn;
3148   }
3149 }
3150
3151
3152 // Change Processor State is a system instruction -- for disassembly and
3153 // parsing only.
3154 // FIXME: Since the asm parser has currently no clean way to handle optional
3155 // operands, create 3 versions of the same instruction. Once there's a clean
3156 // framework to represent optional operands, change this behavior.
3157 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3158             !strconcat("cps", asm_op),
3159             [/* For disassembly only; pattern left blank */]> {
3160   bits<2> imod;
3161   bits<3> iflags;
3162   bits<5> mode;
3163   bit M;
3164
3165   let Inst{31-27} = 0b11110;
3166   let Inst{26}    = 0;
3167   let Inst{25-20} = 0b111010;
3168   let Inst{19-16} = 0b1111;
3169   let Inst{15-14} = 0b10;
3170   let Inst{12}    = 0;
3171   let Inst{10-9}  = imod;
3172   let Inst{8}     = M;
3173   let Inst{7-5}   = iflags;
3174   let Inst{4-0}   = mode;
3175   let DecoderMethod = "DecodeT2CPSInstruction";
3176 }
3177
3178 let M = 1 in
3179   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3180                       "$imod.w\t$iflags, $mode">;
3181 let mode = 0, M = 0 in
3182   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3183                       "$imod.w\t$iflags">;
3184 let imod = 0, iflags = 0, M = 1 in
3185   def t2CPS1p : t2CPS<(ins i32imm:$mode), "\t$mode">;
3186
3187 // A6.3.4 Branches and miscellaneous control
3188 // Table A6-14 Change Processor State, and hint instructions
3189 // Helper class for disassembly only.
3190 class T2I_hint<bits<8> op7_0, string opc, string asm>
3191   : T2I<(outs), (ins), NoItinerary, opc, asm,
3192         [/* For disassembly only; pattern left blank */]> {
3193   let Inst{31-20} = 0xf3a;
3194   let Inst{19-16} = 0b1111;
3195   let Inst{15-14} = 0b10;
3196   let Inst{12} = 0;
3197   let Inst{10-8} = 0b000;
3198   let Inst{7-0} = op7_0;
3199 }
3200
3201 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3202 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3203 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3204 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3205 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3206
3207 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3208   bits<4> opt;
3209   let Inst{31-20} = 0b111100111010;
3210   let Inst{19-16} = 0b1111;
3211   let Inst{15-8} = 0b10000000;
3212   let Inst{7-4} = 0b1111;
3213   let Inst{3-0} = opt;
3214 }
3215
3216 // Secure Monitor Call is a system instruction -- for disassembly only
3217 // Option = Inst{19-16}
3218 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3219                 [/* For disassembly only; pattern left blank */]> {
3220   let Inst{31-27} = 0b11110;
3221   let Inst{26-20} = 0b1111111;
3222   let Inst{15-12} = 0b1000;
3223
3224   bits<4> opt;
3225   let Inst{19-16} = opt;
3226 }
3227
3228 class T2SRS<bits<12> op31_20,
3229            dag oops, dag iops, InstrItinClass itin,
3230           string opc, string asm, list<dag> pattern>
3231   : T2I<oops, iops, itin, opc, asm, pattern> {
3232   let Inst{31-20} = op31_20{11-0};
3233
3234   bits<5> mode;
3235   let Inst{4-0} = mode{4-0};
3236 }
3237
3238 // Store Return State is a system instruction -- for disassembly only
3239 def t2SRSDBW : T2SRS<0b111010000010,
3240                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
3241                    [/* For disassembly only; pattern left blank */]>;
3242 def t2SRSDB  : T2SRS<0b111010000000,
3243                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
3244                    [/* For disassembly only; pattern left blank */]>;
3245 def t2SRSIAW : T2SRS<0b111010011010,
3246                    (outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
3247                    [/* For disassembly only; pattern left blank */]>;
3248 def t2SRSIA  : T2SRS<0b111010011000,
3249                    (outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
3250                    [/* For disassembly only; pattern left blank */]>;
3251
3252 // Return From Exception is a system instruction -- for disassembly only
3253
3254 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3255           string opc, string asm, list<dag> pattern>
3256   : T2I<oops, iops, itin, opc, asm, pattern> {
3257   let Inst{31-20} = op31_20{11-0};
3258
3259   bits<4> Rn;
3260   let Inst{19-16} = Rn;
3261   let Inst{15-0} = 0xc000;
3262 }
3263
3264 def t2RFEDBW : T2RFE<0b111010000011,
3265                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3266                    [/* For disassembly only; pattern left blank */]>;
3267 def t2RFEDB  : T2RFE<0b111010000001,
3268                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3269                    [/* For disassembly only; pattern left blank */]>;
3270 def t2RFEIAW : T2RFE<0b111010011011,
3271                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3272                    [/* For disassembly only; pattern left blank */]>;
3273 def t2RFEIA  : T2RFE<0b111010011001,
3274                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3275                    [/* For disassembly only; pattern left blank */]>;
3276
3277 //===----------------------------------------------------------------------===//
3278 // Non-Instruction Patterns
3279 //
3280
3281 // 32-bit immediate using movw + movt.
3282 // This is a single pseudo instruction to make it re-materializable.
3283 // FIXME: Remove this when we can do generalized remat.
3284 let isReMaterializable = 1, isMoveImm = 1 in
3285 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3286                             [(set rGPR:$dst, (i32 imm:$src))]>,
3287                             Requires<[IsThumb, HasV6T2]>;
3288
3289 // Pseudo instruction that combines movw + movt + add pc (if pic).
3290 // It also makes it possible to rematerialize the instructions.
3291 // FIXME: Remove this when we can do generalized remat and when machine licm
3292 // can properly the instructions.
3293 let isReMaterializable = 1 in {
3294 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3295                                 IIC_iMOVix2addpc,
3296                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3297                           Requires<[IsThumb2, UseMovt]>;
3298
3299 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3300                               IIC_iMOVix2,
3301                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3302                           Requires<[IsThumb2, UseMovt]>;
3303 }
3304
3305 // ConstantPool, GlobalAddress, and JumpTable
3306 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3307            Requires<[IsThumb2, DontUseMovt]>;
3308 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3309 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3310            Requires<[IsThumb2, UseMovt]>;
3311
3312 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3313             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3314
3315 // Pseudo instruction that combines ldr from constpool and add pc. This should
3316 // be expanded into two instructions late to allow if-conversion and
3317 // scheduling.
3318 let canFoldAsLoad = 1, isReMaterializable = 1 in
3319 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3320                    IIC_iLoadiALU,
3321               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3322                                            imm:$cp))]>,
3323                Requires<[IsThumb2]>;
3324 //===----------------------------------------------------------------------===//
3325 // Coprocessor load/store -- for disassembly only
3326 //
3327 class T2CI<dag oops, dag iops, string opc, string asm>
3328   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3329   let Inst{27-25} = 0b110;
3330 }
3331
3332 multiclass T2LdStCop<bits<4> op31_28, bit load, string opc> {
3333   def _OFFSET : T2CI<(outs),
3334       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3335       opc, "\tp$cop, cr$CRd, $addr"> {
3336     let Inst{31-28} = op31_28;
3337     let Inst{24} = 1; // P = 1
3338     let Inst{21} = 0; // W = 0
3339     let Inst{22} = 0; // D = 0
3340     let Inst{20} = load;
3341     let DecoderMethod = "DecodeCopMemInstruction";
3342   }
3343
3344   def _PRE : T2CI<(outs),
3345       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3346       opc, "\tp$cop, cr$CRd, $addr!"> {
3347     let Inst{31-28} = op31_28;
3348     let Inst{24} = 1; // P = 1
3349     let Inst{21} = 1; // W = 1
3350     let Inst{22} = 0; // D = 0
3351     let Inst{20} = load;
3352     let DecoderMethod = "DecodeCopMemInstruction";
3353   }
3354
3355   def _POST : T2CI<(outs),
3356       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3357       opc, "\tp$cop, cr$CRd, $addr"> {
3358     let Inst{31-28} = op31_28;
3359     let Inst{24} = 0; // P = 0
3360     let Inst{21} = 1; // W = 1
3361     let Inst{22} = 0; // D = 0
3362     let Inst{20} = load;
3363     let DecoderMethod = "DecodeCopMemInstruction";
3364   }
3365
3366   def _OPTION : T2CI<(outs),
3367       (ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3368       opc, "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3369     let Inst{31-28} = op31_28;
3370     let Inst{24} = 0; // P = 0
3371     let Inst{23} = 1; // U = 1
3372     let Inst{21} = 0; // W = 0
3373     let Inst{22} = 0; // D = 0
3374     let Inst{20} = load;
3375     let DecoderMethod = "DecodeCopMemInstruction";
3376   }
3377
3378   def L_OFFSET : T2CI<(outs),
3379       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3380       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3381     let Inst{31-28} = op31_28;
3382     let Inst{24} = 1; // P = 1
3383     let Inst{21} = 0; // W = 0
3384     let Inst{22} = 1; // D = 1
3385     let Inst{20} = load;
3386     let DecoderMethod = "DecodeCopMemInstruction";
3387   }
3388
3389   def L_PRE : T2CI<(outs),
3390       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3391       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3392     let Inst{31-28} = op31_28;
3393     let Inst{24} = 1; // P = 1
3394     let Inst{21} = 1; // W = 1
3395     let Inst{22} = 1; // D = 1
3396     let Inst{20} = load;
3397     let DecoderMethod = "DecodeCopMemInstruction";
3398   }
3399
3400   def L_POST : T2CI<(outs),
3401       (ins nohash_imm:$cop, nohash_imm:$CRd, addr_offset_none:$addr,
3402             postidx_imm8s4:$offset),
3403       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr, $offset"> {
3404     let Inst{31-28} = op31_28;
3405     let Inst{24} = 0; // P = 0
3406     let Inst{21} = 1; // W = 1
3407     let Inst{22} = 1; // D = 1
3408     let Inst{20} = load;
3409     let DecoderMethod = "DecodeCopMemInstruction";
3410   }
3411
3412   def L_OPTION : T2CI<(outs),
3413       (ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3414       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3415     let Inst{31-28} = op31_28;
3416     let Inst{24} = 0; // P = 0
3417     let Inst{23} = 1; // U = 1
3418     let Inst{21} = 0; // W = 0
3419     let Inst{22} = 1; // D = 1
3420     let Inst{20} = load;
3421     let DecoderMethod = "DecodeCopMemInstruction";
3422   }
3423 }
3424
3425 defm t2LDC  : T2LdStCop<0b1111, 1, "ldc">;
3426 defm t2STC  : T2LdStCop<0b1111, 0, "stc">;
3427
3428
3429 //===----------------------------------------------------------------------===//
3430 // Move between special register and ARM core register -- for disassembly only
3431 //
3432
3433 class T2SpecialReg<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3434           dag oops, dag iops, InstrItinClass itin,
3435           string opc, string asm, list<dag> pattern>
3436   : T2I<oops, iops, itin, opc, asm, pattern> {
3437   let Inst{31-20} = op31_20{11-0};
3438   let Inst{15-14} = op15_14{1-0};
3439   let Inst{13}    = 0b0;
3440   let Inst{12} = op12{0};
3441   let Inst{7-0}   = 0;
3442 }
3443
3444 class T2MRS<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3445           dag oops, dag iops, InstrItinClass itin,
3446           string opc, string asm, list<dag> pattern>
3447   : T2SpecialReg<op31_20, op15_14, op12, oops, iops, itin, opc, asm, pattern> {
3448   bits<4> Rd;
3449   let Inst{11-8} = Rd;
3450   let Inst{19-16} = 0b1111;
3451 }
3452
3453 def t2MRS : T2MRS<0b111100111110, 0b10, 0,
3454                 (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3455                 [/* For disassembly only; pattern left blank */]>;
3456 def t2MRSsys : T2MRS<0b111100111111, 0b10, 0,
3457                    (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3458                    [/* For disassembly only; pattern left blank */]>;
3459
3460 // Move from ARM core register to Special Register
3461 //
3462 // No need to have both system and application versions, the encodings are the
3463 // same and the assembly parser has no way to distinguish between them. The mask
3464 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3465 // the mask with the fields to be accessed in the special register.
3466 def t2MSR : T2SpecialReg<0b111100111000 /* op31-20 */, 0b10 /* op15-14 */,
3467                          0 /* op12 */, (outs), (ins msr_mask:$mask, rGPR:$Rn),
3468                          NoItinerary, "msr", "\t$mask, $Rn",
3469                          [/* For disassembly only; pattern left blank */]> {
3470   bits<5> mask;
3471   bits<4> Rn;
3472   let Inst{19-16} = Rn;
3473   let Inst{20}    = mask{4}; // R Bit
3474   let Inst{11-8}  = mask{3-0};
3475 }
3476
3477 //===----------------------------------------------------------------------===//
3478 // Move between coprocessor and ARM core register
3479 //
3480
3481 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3482                   list<dag> pattern>
3483   : T2Cop<Op, oops, iops,
3484           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3485           pattern> {
3486   let Inst{27-24} = 0b1110;
3487   let Inst{20} = direction;
3488   let Inst{4} = 1;
3489
3490   bits<4> Rt;
3491   bits<4> cop;
3492   bits<3> opc1;
3493   bits<3> opc2;
3494   bits<4> CRm;
3495   bits<4> CRn;
3496
3497   let Inst{15-12} = Rt;
3498   let Inst{11-8}  = cop;
3499   let Inst{23-21} = opc1;
3500   let Inst{7-5}   = opc2;
3501   let Inst{3-0}   = CRm;
3502   let Inst{19-16} = CRn;
3503 }
3504
3505 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3506                    list<dag> pattern = []>
3507   : T2Cop<Op, (outs),
3508           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3509           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3510   let Inst{27-24} = 0b1100;
3511   let Inst{23-21} = 0b010;
3512   let Inst{20} = direction;
3513
3514   bits<4> Rt;
3515   bits<4> Rt2;
3516   bits<4> cop;
3517   bits<4> opc1;
3518   bits<4> CRm;
3519
3520   let Inst{15-12} = Rt;
3521   let Inst{19-16} = Rt2;
3522   let Inst{11-8}  = cop;
3523   let Inst{7-4}   = opc1;
3524   let Inst{3-0}   = CRm;
3525 }
3526
3527 /* from ARM core register to coprocessor */
3528 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3529            (outs),
3530            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3531                 c_imm:$CRm, imm0_7:$opc2),
3532            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3533                          imm:$CRm, imm:$opc2)]>;
3534 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3535              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3536                           c_imm:$CRm, imm0_7:$opc2),
3537              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3538                             imm:$CRm, imm:$opc2)]>;
3539
3540 /* from coprocessor to ARM core register */
3541 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3542              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3543                                   c_imm:$CRm, imm0_7:$opc2), []>;
3544
3545 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3546              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3547                                   c_imm:$CRm, imm0_7:$opc2), []>;
3548
3549 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3550               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3551
3552 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3553               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3554
3555
3556 /* from ARM core register to coprocessor */
3557 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3558                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3559                                        imm:$CRm)]>;
3560 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3561                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3562                                            GPR:$Rt2, imm:$CRm)]>;
3563 /* from coprocessor to ARM core register */
3564 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3565
3566 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3567
3568 //===----------------------------------------------------------------------===//
3569 // Other Coprocessor Instructions.
3570 //
3571
3572 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3573                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3574                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3575                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3576                                imm:$CRm, imm:$opc2)]> {
3577   let Inst{27-24} = 0b1110;
3578
3579   bits<4> opc1;
3580   bits<4> CRn;
3581   bits<4> CRd;
3582   bits<4> cop;
3583   bits<3> opc2;
3584   bits<4> CRm;
3585
3586   let Inst{3-0}   = CRm;
3587   let Inst{4}     = 0;
3588   let Inst{7-5}   = opc2;
3589   let Inst{11-8}  = cop;
3590   let Inst{15-12} = CRd;
3591   let Inst{19-16} = CRn;
3592   let Inst{23-20} = opc1;
3593 }
3594
3595 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3596                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3597                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3598                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3599                                   imm:$CRm, imm:$opc2)]> {
3600   let Inst{27-24} = 0b1110;
3601
3602   bits<4> opc1;
3603   bits<4> CRn;
3604   bits<4> CRd;
3605   bits<4> cop;
3606   bits<3> opc2;
3607   bits<4> CRm;
3608
3609   let Inst{3-0}   = CRm;
3610   let Inst{4}     = 0;
3611   let Inst{7-5}   = opc2;
3612   let Inst{11-8}  = cop;
3613   let Inst{15-12} = CRd;
3614   let Inst{19-16} = CRn;
3615   let Inst{23-20} = opc1;
3616 }
3617
3618
3619
3620 //===----------------------------------------------------------------------===//
3621 // Non-Instruction Patterns
3622 //
3623
3624 // SXT/UXT with no rotate
3625 let AddedComplexity = 16 in {
3626 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3627            Requires<[IsThumb2]>;
3628 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3629            Requires<[IsThumb2]>;
3630 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3631            Requires<[HasT2ExtractPack, IsThumb2]>;
3632 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3633             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3634            Requires<[HasT2ExtractPack, IsThumb2]>;
3635 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3636             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3637            Requires<[HasT2ExtractPack, IsThumb2]>;
3638 }
3639
3640 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3641            Requires<[IsThumb2]>;
3642 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3643            Requires<[IsThumb2]>;
3644 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3645             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3646            Requires<[HasT2ExtractPack, IsThumb2]>;
3647 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3648             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3649            Requires<[HasT2ExtractPack, IsThumb2]>;
3650
3651 // Atomic load/store patterns
3652 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3653             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3654 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3655             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3656 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3657             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3658 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3659             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3660 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3661             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3662 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3663             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3664 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3665             (t2LDRi12   t2addrmode_imm12:$addr)>;
3666 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3667             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3668 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3669             (t2LDRs     t2addrmode_so_reg:$addr)>;
3670 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3671             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3672 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3673             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3674 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3675             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3676 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3677             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3678 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3679             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3680 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3681             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3682 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3683             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3684 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3685             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3686 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3687             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3688
3689
3690 //===----------------------------------------------------------------------===//
3691 // Assembler aliases
3692 //
3693
3694 // Aliases for ADC without the ".w" optional width specifier.
3695 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
3696                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3697 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
3698                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3699                            pred:$p, cc_out:$s)>;
3700
3701 // Aliases for SBC without the ".w" optional width specifier.
3702 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
3703                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3704 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
3705                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3706                            pred:$p, cc_out:$s)>;
3707
3708 // Aliases for ADD without the ".w" optional width specifier.
3709 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
3710            (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3711 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
3712            (t2ADDri12 rGPR:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3713 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
3714                  (t2ADDrr rGPR:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3715 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
3716                   (t2ADDrs rGPR:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3717                            pred:$p, cc_out:$s)>;
3718
3719 // Alias for compares without the ".w" optional width specifier.
3720 def : t2InstAlias<"cmn${p} $Rn, $Rm",
3721                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3722 def : t2InstAlias<"teq${p} $Rn, $Rm",
3723                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3724 def : t2InstAlias<"tst${p} $Rn, $Rm",
3725                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3726
3727 // Memory barriers
3728 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb2, HasDB]>;
3729 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb2, HasDB]>;
3730 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb2, HasDB]>;
3731
3732 // Alias for LDR, LDRB, LDRH without the ".w" optional width specifier.
3733 def : t2InstAlias<"ldr${p} $Rt, $addr",
3734                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3735 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3736                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3737 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3738                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3739 def : t2InstAlias<"ldr${p} $Rt, $addr",
3740                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3741 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3742                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3743 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3744                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;