lib/Target/ARM/ARMInstrThumb2.td

   1 //===-- ARMInstrThumb2.td - Thumb2 support for ARM ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 // Shifted operands. No register controlled shifts for Thumb2.
  44 // Note: We do not support rrx shifted operands yet.
  45 def t2_so_reg : Operand<i32>,    // reg imm
  46                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  47                                [shl,srl,sra,rotr]> {
  48   let EncoderMethod = "getT2SORegOpValue";
  49   let PrintMethod = "printT2SOOperand";
  50   let DecoderMethod = "DecodeSORegImmOperand";
  51   let ParserMatchClass = ShiftedImmAsmOperand;
  52   let MIOperandInfo = (ops rGPR, i32imm);
  53 }
  54
  55 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  56 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  57   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  58 }]>;
  59
  60 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  61 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  63 }]>;
  64
  65 // so_imm_notSext_XFORM - Return a so_imm value packed into the format
  66 // described for so_imm_notSext def below, with sign extension from 16
  67 // bits.
  68 def t2_so_imm_notSext16_XFORM : SDNodeXForm<imm, [{
  69   APInt apIntN = N->getAPIntValue();
  70   unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
  71   return CurDAG->getTargetConstant(~N16bitSignExt, MVT::i32);
  72 }]>;
  73
  74 // t2_so_imm - Match a 32-bit immediate operand, which is an
  75 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  76 // immediate splatted into multiple bytes of the word.
  77 def t2_so_imm_asmoperand : ImmAsmOperand { let Name = "T2SOImm"; }
  78 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  79     return ARM_AM::getT2SOImmVal(Imm) != -1;
  80   }]> {
  81   let ParserMatchClass = t2_so_imm_asmoperand;
  82   let EncoderMethod = "getT2SOImmOpValue";
  83   let DecoderMethod = "DecodeT2SOImm";
  84 }
  85
  86 // t2_so_imm_not - Match an immediate that is a complement
  87 // of a t2_so_imm.
  88 // Note: this pattern doesn't require an encoder method and such, as it's
  89 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
  90 // is handled by the destination instructions, which use t2_so_imm.
  91 def t2_so_imm_not_asmoperand : AsmOperandClass { let Name = "T2SOImmNot"; }
  92 def t2_so_imm_not : Operand<i32>, PatLeaf<(imm), [{
  93   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  94 }], t2_so_imm_not_XFORM> {
  95   let ParserMatchClass = t2_so_imm_not_asmoperand;
  96 }
  97
  98 // t2_so_imm_notSext - match an immediate that is a complement of a t2_so_imm
  99 // if the upper 16 bits are zero.
 100 def t2_so_imm_notSext : Operand<i32>, PatLeaf<(imm), [{
 101     APInt apIntN = N->getAPIntValue();
 102     if (!apIntN.isIntN(16)) return false;
 103     unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
 104     return ARM_AM::getT2SOImmVal(~N16bitSignExt) != -1;
 105   }], t2_so_imm_notSext16_XFORM> {
 106   let ParserMatchClass = t2_so_imm_not_asmoperand;
 107 }
 108
 109 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
 110 def t2_so_imm_neg_asmoperand : AsmOperandClass { let Name = "T2SOImmNeg"; }
 111 def t2_so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 112   int64_t Value = -(int)N->getZExtValue();
 113   return Value && ARM_AM::getT2SOImmVal(Value) != -1;
 114 }], t2_so_imm_neg_XFORM> {
 115   let ParserMatchClass = t2_so_imm_neg_asmoperand;
 116 }
 117
 118 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 119 def imm0_4095_asmoperand: ImmAsmOperand { let Name = "Imm0_4095"; }
 120 def imm0_4095 : Operand<i32>, ImmLeaf<i32, [{
 121   return Imm >= 0 && Imm < 4096;
 122 }]> {
 123   let ParserMatchClass = imm0_4095_asmoperand;
 124 }
 125
 126 def imm0_4095_neg_asmoperand: AsmOperandClass { let Name = "Imm0_4095Neg"; }
 127 def imm0_4095_neg : Operand<i32>, PatLeaf<(i32 imm), [{
 128  return (uint32_t)(-N->getZExtValue()) < 4096;
 129 }], imm_neg_XFORM> {
 130   let ParserMatchClass = imm0_4095_neg_asmoperand;
 131 }
 132
 133 def imm1_255_neg : PatLeaf<(i32 imm), [{
 134   uint32_t Val = -N->getZExtValue();
 135   return (Val > 0 && Val < 255);
 136 }], imm_neg_XFORM>;
 137
 138 def imm0_255_not : PatLeaf<(i32 imm), [{
 139   return (uint32_t)(~N->getZExtValue()) < 255;
 140 }], imm_comp_XFORM>;
 141
 142 def lo5AllOne : PatLeaf<(i32 imm), [{
 143   // Returns true if all low 5-bits are 1.
 144   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 145 }]>;
 146
 147 // Define Thumb2 specific addressing modes.
 148
 149 // t2addrmode_imm12  := reg + imm12
 150 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 151 def t2addrmode_imm12 : Operand<i32>,
 152                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 153   let PrintMethod = "printAddrModeImm12Operand";
 154   let EncoderMethod = "getAddrModeImm12OpValue";
 155   let DecoderMethod = "DecodeT2AddrModeImm12";
 156   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 157   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 158 }
 159
 160 // t2ldrlabel  := imm12
 161 def t2ldrlabel : Operand<i32> {
 162   let EncoderMethod = "getAddrModeImm12OpValue";
 163   let PrintMethod = "printThumbLdrLabelOperand";
 164 }
 165
 166 def t2ldr_pcrel_imm12_asmoperand : AsmOperandClass {let Name = "MemPCRelImm12";}
 167 def t2ldr_pcrel_imm12 : Operand<i32> {
 168   let ParserMatchClass = t2ldr_pcrel_imm12_asmoperand;
 169   // used for assembler pseudo instruction and maps to t2ldrlabel, so
 170   // doesn't need encoder or print methods of its own.
 171 }
 172
 173 // ADR instruction labels.
 174 def t2adrlabel : Operand<i32> {
 175   let EncoderMethod = "getT2AdrLabelOpValue";
 176   let PrintMethod = "printAdrLabelOperand";
 177 }
 178
 179
 180 // t2addrmode_posimm8  := reg + imm8
 181 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 182 def t2addrmode_posimm8 : Operand<i32> {
 183   let PrintMethod = "printT2AddrModeImm8Operand";
 184   let EncoderMethod = "getT2AddrModeImm8OpValue";
 185   let DecoderMethod = "DecodeT2AddrModeImm8";
 186   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 187   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 188 }
 189
 190 // t2addrmode_negimm8  := reg - imm8
 191 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 192 def t2addrmode_negimm8 : Operand<i32>,
 193                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 194   let PrintMethod = "printT2AddrModeImm8Operand";
 195   let EncoderMethod = "getT2AddrModeImm8OpValue";
 196   let DecoderMethod = "DecodeT2AddrModeImm8";
 197   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 198   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 199 }
 200
 201 // t2addrmode_imm8  := reg +/- imm8
 202 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 203 def t2addrmode_imm8 : Operand<i32>,
 204                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 205   let PrintMethod = "printT2AddrModeImm8Operand";
 206   let EncoderMethod = "getT2AddrModeImm8OpValue";
 207   let DecoderMethod = "DecodeT2AddrModeImm8";
 208   let ParserMatchClass = MemImm8OffsetAsmOperand;
 209   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 210 }
 211
 212 def t2am_imm8_offset : Operand<i32>,
 213                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 214                                       [], [SDNPWantRoot]> {
 215   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 216   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 217   let DecoderMethod = "DecodeT2Imm8";
 218 }
 219
 220 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 221 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 222 def t2addrmode_imm8s4 : Operand<i32> {
 223   let PrintMethod = "printT2AddrModeImm8s4Operand";
 224   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 225   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 226   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 227   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 228 }
 229
 230 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 231 def t2am_imm8s4_offset : Operand<i32> {
 232   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 233   let EncoderMethod = "getT2Imm8s4OpValue";
 234   let DecoderMethod = "DecodeT2Imm8S4";
 235 }
 236
 237 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 238 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 239   let Name = "MemImm0_1020s4Offset";
 240 }
 241 def t2addrmode_imm0_1020s4 : Operand<i32> {
 242   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 243   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 244   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 245   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 246   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 247 }
 248
 249 // t2addrmode_so_reg  := reg + (reg << imm2)
 250 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 251 def t2addrmode_so_reg : Operand<i32>,
 252                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 253   let PrintMethod = "printT2AddrModeSoRegOperand";
 254   let EncoderMethod = "getT2AddrModeSORegOpValue";
 255   let DecoderMethod = "DecodeT2AddrModeSOReg";
 256   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 257   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 258 }
 259
 260 // Addresses for the TBB/TBH instructions.
 261 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 262 def addrmode_tbb : Operand<i32> {
 263   let PrintMethod = "printAddrModeTBB";
 264   let ParserMatchClass = addrmode_tbb_asmoperand;
 265   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 266 }
 267 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 268 def addrmode_tbh : Operand<i32> {
 269   let PrintMethod = "printAddrModeTBH";
 270   let ParserMatchClass = addrmode_tbh_asmoperand;
 271   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 272 }
 273
 274 //===----------------------------------------------------------------------===//
 275 // Multiclass helpers...
 276 //
 277
 278
 279 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 280            string opc, string asm, list<dag> pattern>
 281   : T2I<oops, iops, itin, opc, asm, pattern> {
 282   bits<4> Rd;
 283   bits<12> imm;
 284
 285   let Inst{11-8}  = Rd;
 286   let Inst{26}    = imm{11};
 287   let Inst{14-12} = imm{10-8};
 288   let Inst{7-0}   = imm{7-0};
 289 }
 290
 291
 292 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 293            string opc, string asm, list<dag> pattern>
 294   : T2sI<oops, iops, itin, opc, asm, pattern> {
 295   bits<4> Rd;
 296   bits<4> Rn;
 297   bits<12> imm;
 298
 299   let Inst{11-8}  = Rd;
 300   let Inst{26}    = imm{11};
 301   let Inst{14-12} = imm{10-8};
 302   let Inst{7-0}   = imm{7-0};
 303 }
 304
 305 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 306            string opc, string asm, list<dag> pattern>
 307   : T2I<oops, iops, itin, opc, asm, pattern> {
 308   bits<4> Rn;
 309   bits<12> imm;
 310
 311   let Inst{19-16}  = Rn;
 312   let Inst{26}    = imm{11};
 313   let Inst{14-12} = imm{10-8};
 314   let Inst{7-0}   = imm{7-0};
 315 }
 316
 317
 318 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 319            string opc, string asm, list<dag> pattern>
 320   : T2I<oops, iops, itin, opc, asm, pattern> {
 321   bits<4> Rd;
 322   bits<12> ShiftedRm;
 323
 324   let Inst{11-8}  = Rd;
 325   let Inst{3-0}   = ShiftedRm{3-0};
 326   let Inst{5-4}   = ShiftedRm{6-5};
 327   let Inst{14-12} = ShiftedRm{11-9};
 328   let Inst{7-6}   = ShiftedRm{8-7};
 329 }
 330
 331 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 332            string opc, string asm, list<dag> pattern>
 333   : T2sI<oops, iops, itin, opc, asm, pattern> {
 334   bits<4> Rd;
 335   bits<12> ShiftedRm;
 336
 337   let Inst{11-8}  = Rd;
 338   let Inst{3-0}   = ShiftedRm{3-0};
 339   let Inst{5-4}   = ShiftedRm{6-5};
 340   let Inst{14-12} = ShiftedRm{11-9};
 341   let Inst{7-6}   = ShiftedRm{8-7};
 342 }
 343
 344 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 345            string opc, string asm, list<dag> pattern>
 346   : T2I<oops, iops, itin, opc, asm, pattern> {
 347   bits<4> Rn;
 348   bits<12> ShiftedRm;
 349
 350   let Inst{19-16} = Rn;
 351   let Inst{3-0}   = ShiftedRm{3-0};
 352   let Inst{5-4}   = ShiftedRm{6-5};
 353   let Inst{14-12} = ShiftedRm{11-9};
 354   let Inst{7-6}   = ShiftedRm{8-7};
 355 }
 356
 357 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 358            string opc, string asm, list<dag> pattern>
 359   : T2I<oops, iops, itin, opc, asm, pattern> {
 360   bits<4> Rd;
 361   bits<4> Rm;
 362
 363   let Inst{11-8}  = Rd;
 364   let Inst{3-0}   = Rm;
 365 }
 366
 367 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 368            string opc, string asm, list<dag> pattern>
 369   : T2sI<oops, iops, itin, opc, asm, pattern> {
 370   bits<4> Rd;
 371   bits<4> Rm;
 372
 373   let Inst{11-8}  = Rd;
 374   let Inst{3-0}   = Rm;
 375 }
 376
 377 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 378            string opc, string asm, list<dag> pattern>
 379   : T2I<oops, iops, itin, opc, asm, pattern> {
 380   bits<4> Rn;
 381   bits<4> Rm;
 382
 383   let Inst{19-16} = Rn;
 384   let Inst{3-0}   = Rm;
 385 }
 386
 387
 388 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 389            string opc, string asm, list<dag> pattern>
 390   : T2I<oops, iops, itin, opc, asm, pattern> {
 391   bits<4> Rd;
 392   bits<4> Rn;
 393   bits<12> imm;
 394
 395   let Inst{11-8}  = Rd;
 396   let Inst{19-16} = Rn;
 397   let Inst{26}    = imm{11};
 398   let Inst{14-12} = imm{10-8};
 399   let Inst{7-0}   = imm{7-0};
 400 }
 401
 402 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 403            string opc, string asm, list<dag> pattern>
 404   : T2sI<oops, iops, itin, opc, asm, pattern> {
 405   bits<4> Rd;
 406   bits<4> Rn;
 407   bits<12> imm;
 408
 409   let Inst{11-8}  = Rd;
 410   let Inst{19-16} = Rn;
 411   let Inst{26}    = imm{11};
 412   let Inst{14-12} = imm{10-8};
 413   let Inst{7-0}   = imm{7-0};
 414 }
 415
 416 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 417            string opc, string asm, list<dag> pattern>
 418   : T2I<oops, iops, itin, opc, asm, pattern> {
 419   bits<4> Rd;
 420   bits<4> Rm;
 421   bits<5> imm;
 422
 423   let Inst{11-8}  = Rd;
 424   let Inst{3-0}   = Rm;
 425   let Inst{14-12} = imm{4-2};
 426   let Inst{7-6}   = imm{1-0};
 427 }
 428
 429 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 430            string opc, string asm, list<dag> pattern>
 431   : T2sI<oops, iops, itin, opc, asm, pattern> {
 432   bits<4> Rd;
 433   bits<4> Rm;
 434   bits<5> imm;
 435
 436   let Inst{11-8}  = Rd;
 437   let Inst{3-0}   = Rm;
 438   let Inst{14-12} = imm{4-2};
 439   let Inst{7-6}   = imm{1-0};
 440 }
 441
 442 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 443            string opc, string asm, list<dag> pattern>
 444   : T2I<oops, iops, itin, opc, asm, pattern> {
 445   bits<4> Rd;
 446   bits<4> Rn;
 447   bits<4> Rm;
 448
 449   let Inst{11-8}  = Rd;
 450   let Inst{19-16} = Rn;
 451   let Inst{3-0}   = Rm;
 452 }
 453
 454 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 455            string opc, string asm, list<dag> pattern>
 456   : T2sI<oops, iops, itin, opc, asm, pattern> {
 457   bits<4> Rd;
 458   bits<4> Rn;
 459   bits<4> Rm;
 460
 461   let Inst{11-8}  = Rd;
 462   let Inst{19-16} = Rn;
 463   let Inst{3-0}   = Rm;
 464 }
 465
 466 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 467            string opc, string asm, list<dag> pattern>
 468   : T2I<oops, iops, itin, opc, asm, pattern> {
 469   bits<4> Rd;
 470   bits<4> Rn;
 471   bits<12> ShiftedRm;
 472
 473   let Inst{11-8}  = Rd;
 474   let Inst{19-16} = Rn;
 475   let Inst{3-0}   = ShiftedRm{3-0};
 476   let Inst{5-4}   = ShiftedRm{6-5};
 477   let Inst{14-12} = ShiftedRm{11-9};
 478   let Inst{7-6}   = ShiftedRm{8-7};
 479 }
 480
 481 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 482            string opc, string asm, list<dag> pattern>
 483   : T2sI<oops, iops, itin, opc, asm, pattern> {
 484   bits<4> Rd;
 485   bits<4> Rn;
 486   bits<12> ShiftedRm;
 487
 488   let Inst{11-8}  = Rd;
 489   let Inst{19-16} = Rn;
 490   let Inst{3-0}   = ShiftedRm{3-0};
 491   let Inst{5-4}   = ShiftedRm{6-5};
 492   let Inst{14-12} = ShiftedRm{11-9};
 493   let Inst{7-6}   = ShiftedRm{8-7};
 494 }
 495
 496 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 497            string opc, string asm, list<dag> pattern>
 498   : T2I<oops, iops, itin, opc, asm, pattern> {
 499   bits<4> Rd;
 500   bits<4> Rn;
 501   bits<4> Rm;
 502   bits<4> Ra;
 503
 504   let Inst{19-16} = Rn;
 505   let Inst{15-12} = Ra;
 506   let Inst{11-8}  = Rd;
 507   let Inst{3-0}   = Rm;
 508 }
 509
 510 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 511                 dag oops, dag iops, InstrItinClass itin,
 512                 string opc, string asm, list<dag> pattern>
 513   : T2I<oops, iops, itin, opc, asm, pattern> {
 514   bits<4> RdLo;
 515   bits<4> RdHi;
 516   bits<4> Rn;
 517   bits<4> Rm;
 518
 519   let Inst{31-23} = 0b111110111;
 520   let Inst{22-20} = opc22_20;
 521   let Inst{19-16} = Rn;
 522   let Inst{15-12} = RdLo;
 523   let Inst{11-8}  = RdHi;
 524   let Inst{7-4}   = opc7_4;
 525   let Inst{3-0}   = Rm;
 526 }
 527 class T2MlaLong<bits<3> opc22_20, bits<4> opc7_4,
 528                 dag oops, dag iops, InstrItinClass itin,
 529                 string opc, string asm, list<dag> pattern>
 530   : T2I<oops, iops, itin, opc, asm, pattern> {
 531   bits<4> RdLo;
 532   bits<4> RdHi;
 533   bits<4> Rn;
 534   bits<4> Rm;
 535
 536   let Inst{31-23} = 0b111110111;
 537   let Inst{22-20} = opc22_20;
 538   let Inst{19-16} = Rn;
 539   let Inst{15-12} = RdLo;
 540   let Inst{11-8}  = RdHi;
 541   let Inst{7-4}   = opc7_4;
 542   let Inst{3-0}   = Rm;
 543 }
 544
 545
 546 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 547 /// binary operation that produces a value. These are predicable and can be
 548 /// changed to modify CPSR.
 549 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 550                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 551                        PatFrag opnode, bit Commutable = 0,
 552                        string wide = ""> {
 553    // shifted imm
 554    def ri : T2sTwoRegImm<
 555                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 556                  opc, "\t$Rd, $Rn, $imm",
 557                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 558      let Inst{31-27} = 0b11110;
 559      let Inst{25} = 0;
 560      let Inst{24-21} = opcod;
 561      let Inst{15} = 0;
 562    }
 563    // register
 564    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 565                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 566                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 567      let isCommutable = Commutable;
 568      let Inst{31-27} = 0b11101;
 569      let Inst{26-25} = 0b01;
 570      let Inst{24-21} = opcod;
 571      let Inst{14-12} = 0b000; // imm3
 572      let Inst{7-6} = 0b00; // imm2
 573      let Inst{5-4} = 0b00; // type
 574    }
 575    // shifted register
 576    def rs : T2sTwoRegShiftedReg<
 577                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 578                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 579                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 580      let Inst{31-27} = 0b11101;
 581      let Inst{26-25} = 0b01;
 582      let Inst{24-21} = opcod;
 583    }
 584   // Assembly aliases for optional destination operand when it's the same
 585   // as the source operand.
 586   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 587      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn,
 588                                                     t2_so_imm:$imm, pred:$p,
 589                                                     cc_out:$s)>;
 590   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 591      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn,
 592                                                     rGPR:$Rm, pred:$p,
 593                                                     cc_out:$s)>;
 594   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 595      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn,
 596                                                     t2_so_reg:$shift, pred:$p,
 597                                                     cc_out:$s)>;
 598 }
 599
 600 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 601 //  the ".w" suffix to indicate that they are wide.
 602 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 603                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 604                          PatFrag opnode, bit Commutable = 0> :
 605     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w"> {
 606   // Assembler aliases w/ the ".w" suffix.
 607   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rd, $Rn, $imm"),
 608      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p,
 609                                     cc_out:$s)>;
 610   // Assembler aliases w/o the ".w" suffix.
 611   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 612      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 613                                     cc_out:$s)>;
 614   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 615      (!cast<Instruction>(NAME#"rs") rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift,
 616                                     pred:$p, cc_out:$s)>;
 617
 618   // and with the optional destination operand, too.
 619   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rdn, $imm"),
 620      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm,
 621                                     pred:$p, cc_out:$s)>;
 622   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 623      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 624                                     cc_out:$s)>;
 625   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 626      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$shift,
 627                                     pred:$p, cc_out:$s)>;
 628 }
 629
 630 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 631 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 632 /// it is equivalent to the T2I_bin_irs counterpart.
 633 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 634    // shifted imm
 635    def ri : T2sTwoRegImm<
 636                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 637                  opc, ".w\t$Rd, $Rn, $imm",
 638                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 639      let Inst{31-27} = 0b11110;
 640      let Inst{25} = 0;
 641      let Inst{24-21} = opcod;
 642      let Inst{15} = 0;
 643    }
 644    // register
 645    def rr : T2sThreeReg<
 646                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 647                  opc, "\t$Rd, $Rn, $Rm",
 648                  [/* For disassembly only; pattern left blank */]> {
 649      let Inst{31-27} = 0b11101;
 650      let Inst{26-25} = 0b01;
 651      let Inst{24-21} = opcod;
 652      let Inst{14-12} = 0b000; // imm3
 653      let Inst{7-6} = 0b00; // imm2
 654      let Inst{5-4} = 0b00; // type
 655    }
 656    // shifted register
 657    def rs : T2sTwoRegShiftedReg<
 658                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 659                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 660                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 661      let Inst{31-27} = 0b11101;
 662      let Inst{26-25} = 0b01;
 663      let Inst{24-21} = opcod;
 664    }
 665 }
 666
 667 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 668 /// instruction modifies the CPSR register.
 669 ///
 670 /// These opcodes will be converted to the real non-S opcodes by
 671 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 672 let hasPostISelHook = 1, Defs = [CPSR] in {
 673 multiclass T2I_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
 674                          InstrItinClass iis, PatFrag opnode,
 675                          bit Commutable = 0> {
 676    // shifted imm
 677    def ri : t2PseudoInst<(outs rGPR:$Rd),
 678                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 679                          4, iii,
 680                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 681                                                 t2_so_imm:$imm))]>;
 682    // register
 683    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm, pred:$p),
 684                          4, iir,
 685                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 686                                                 rGPR:$Rm))]> {
 687      let isCommutable = Commutable;
 688    }
 689    // shifted register
 690    def rs : t2PseudoInst<(outs rGPR:$Rd),
 691                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 692                          4, iis,
 693                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 694                                                 t2_so_reg:$ShiftedRm))]>;
 695 }
 696 }
 697
 698 /// T2I_rbin_s_is -  Same as T2I_bin_s_irs, except selection DAG
 699 /// operands are reversed.
 700 let hasPostISelHook = 1, Defs = [CPSR] in {
 701 multiclass T2I_rbin_s_is<PatFrag opnode> {
 702    // shifted imm
 703    def ri : t2PseudoInst<(outs rGPR:$Rd),
 704                          (ins rGPR:$Rn, t2_so_imm:$imm, pred:$p),
 705                          4, IIC_iALUi,
 706                          [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm,
 707                                                 rGPR:$Rn))]>;
 708    // shifted register
 709    def rs : t2PseudoInst<(outs rGPR:$Rd),
 710                          (ins rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 711                          4, IIC_iALUsi,
 712                          [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm,
 713                                                 rGPR:$Rn))]>;
 714 }
 715 }
 716
 717 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 718 /// patterns for a binary operation that produces a value.
 719 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 720                           bit Commutable = 0> {
 721    // shifted imm
 722    // The register-immediate version is re-materializable. This is useful
 723    // in particular for taking the address of a local.
 724    let isReMaterializable = 1 in {
 725    def ri : T2sTwoRegImm<
 726                (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 727                opc, ".w\t$Rd, $Rn, $imm",
 728                [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 729      let Inst{31-27} = 0b11110;
 730      let Inst{25} = 0;
 731      let Inst{24} = 1;
 732      let Inst{23-21} = op23_21;
 733      let Inst{15} = 0;
 734    }
 735    }
 736    // 12-bit imm
 737    def ri12 : T2I<
 738                   (outs GPRnopc:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 739                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 740                   [(set GPRnopc:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 741      bits<4> Rd;
 742      bits<4> Rn;
 743      bits<12> imm;
 744      let Inst{31-27} = 0b11110;
 745      let Inst{26} = imm{11};
 746      let Inst{25-24} = 0b10;
 747      let Inst{23-21} = op23_21;
 748      let Inst{20} = 0; // The S bit.
 749      let Inst{19-16} = Rn;
 750      let Inst{15} = 0;
 751      let Inst{14-12} = imm{10-8};
 752      let Inst{11-8} = Rd;
 753      let Inst{7-0} = imm{7-0};
 754    }
 755    // register
 756    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 757                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 758                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 759      let isCommutable = Commutable;
 760      let Inst{31-27} = 0b11101;
 761      let Inst{26-25} = 0b01;
 762      let Inst{24} = 1;
 763      let Inst{23-21} = op23_21;
 764      let Inst{14-12} = 0b000; // imm3
 765      let Inst{7-6} = 0b00; // imm2
 766      let Inst{5-4} = 0b00; // type
 767    }
 768    // shifted register
 769    def rs : T2sTwoRegShiftedReg<
 770                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 771                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 772               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 773      let Inst{31-27} = 0b11101;
 774      let Inst{26-25} = 0b01;
 775      let Inst{24} = 1;
 776      let Inst{23-21} = op23_21;
 777    }
 778 }
 779
 780 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 781 /// for a binary operation that produces a value and use the carry
 782 /// bit. It's not predicable.
 783 let Defs = [CPSR], Uses = [CPSR] in {
 784 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 785                              bit Commutable = 0> {
 786    // shifted imm
 787    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 788                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 789                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 790                  Requires<[IsThumb2]> {
 791      let Inst{31-27} = 0b11110;
 792      let Inst{25} = 0;
 793      let Inst{24-21} = opcod;
 794      let Inst{15} = 0;
 795    }
 796    // register
 797    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 798                  opc, ".w\t$Rd, $Rn, $Rm",
 799                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 800                  Requires<[IsThumb2]> {
 801      let isCommutable = Commutable;
 802      let Inst{31-27} = 0b11101;
 803      let Inst{26-25} = 0b01;
 804      let Inst{24-21} = opcod;
 805      let Inst{14-12} = 0b000; // imm3
 806      let Inst{7-6} = 0b00; // imm2
 807      let Inst{5-4} = 0b00; // type
 808    }
 809    // shifted register
 810    def rs : T2sTwoRegShiftedReg<
 811                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 812                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 813          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 814                  Requires<[IsThumb2]> {
 815      let Inst{31-27} = 0b11101;
 816      let Inst{26-25} = 0b01;
 817      let Inst{24-21} = opcod;
 818    }
 819 }
 820 }
 821
 822 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 823 //  rotate operation that produces a value.
 824 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode> {
 825    // 5-bit imm
 826    def ri : T2sTwoRegShiftImm<
 827                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 828                  opc, ".w\t$Rd, $Rm, $imm",
 829                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 830      let Inst{31-27} = 0b11101;
 831      let Inst{26-21} = 0b010010;
 832      let Inst{19-16} = 0b1111; // Rn
 833      let Inst{5-4} = opcod;
 834    }
 835    // register
 836    def rr : T2sThreeReg<
 837                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 838                  opc, ".w\t$Rd, $Rn, $Rm",
 839                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 840      let Inst{31-27} = 0b11111;
 841      let Inst{26-23} = 0b0100;
 842      let Inst{22-21} = opcod;
 843      let Inst{15-12} = 0b1111;
 844      let Inst{7-4} = 0b0000;
 845    }
 846
 847   // Optional destination register
 848   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 849      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 850                                     cc_out:$s)>;
 851   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 852      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 853                                     cc_out:$s)>;
 854
 855   // Assembler aliases w/o the ".w" suffix.
 856   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 857      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, ty:$imm, pred:$p,
 858                                     cc_out:$s)>;
 859   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 860      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 861                                     cc_out:$s)>;
 862
 863   // and with the optional destination operand, too.
 864   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 865      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 866                                     cc_out:$s)>;
 867   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 868      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 869                                     cc_out:$s)>;
 870 }
 871
 872 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 873 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 874 /// a explicit result, only implicitly set CPSR.
 875 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 876                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 877                        PatFrag opnode> {
 878 let isCompare = 1, Defs = [CPSR] in {
 879    // shifted imm
 880    def ri : T2OneRegCmpImm<
 881                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 882                 opc, ".w\t$Rn, $imm",
 883                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 884      let Inst{31-27} = 0b11110;
 885      let Inst{25} = 0;
 886      let Inst{24-21} = opcod;
 887      let Inst{20} = 1; // The S bit.
 888      let Inst{15} = 0;
 889      let Inst{11-8} = 0b1111; // Rd
 890    }
 891    // register
 892    def rr : T2TwoRegCmp<
 893                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 894                 opc, ".w\t$Rn, $Rm",
 895                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 896      let Inst{31-27} = 0b11101;
 897      let Inst{26-25} = 0b01;
 898      let Inst{24-21} = opcod;
 899      let Inst{20} = 1; // The S bit.
 900      let Inst{14-12} = 0b000; // imm3
 901      let Inst{11-8} = 0b1111; // Rd
 902      let Inst{7-6} = 0b00; // imm2
 903      let Inst{5-4} = 0b00; // type
 904    }
 905    // shifted register
 906    def rs : T2OneRegCmpShiftedReg<
 907                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 908                 opc, ".w\t$Rn, $ShiftedRm",
 909                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 910      let Inst{31-27} = 0b11101;
 911      let Inst{26-25} = 0b01;
 912      let Inst{24-21} = opcod;
 913      let Inst{20} = 1; // The S bit.
 914      let Inst{11-8} = 0b1111; // Rd
 915    }
 916 }
 917
 918   // Assembler aliases w/o the ".w" suffix.
 919   // No alias here for 'rr' version as not all instantiations of this
 920   // multiclass want one (CMP in particular, does not).
 921   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 922      (!cast<Instruction>(NAME#"ri") GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
 923   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 924      (!cast<Instruction>(NAME#"rs") GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
 925 }
 926
 927 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 928 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 929                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 930                   PatFrag opnode> {
 931   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 932                    opc, ".w\t$Rt, $addr",
 933                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 934     bits<4> Rt;
 935     bits<17> addr;
 936     let Inst{31-25} = 0b1111100;
 937     let Inst{24} = signed;
 938     let Inst{23} = 1;
 939     let Inst{22-21} = opcod;
 940     let Inst{20} = 1; // load
 941     let Inst{19-16} = addr{16-13}; // Rn
 942     let Inst{15-12} = Rt;
 943     let Inst{11-0}  = addr{11-0};  // imm
 944   }
 945   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 946                    opc, "\t$Rt, $addr",
 947                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 948     bits<4> Rt;
 949     bits<13> addr;
 950     let Inst{31-27} = 0b11111;
 951     let Inst{26-25} = 0b00;
 952     let Inst{24} = signed;
 953     let Inst{23} = 0;
 954     let Inst{22-21} = opcod;
 955     let Inst{20} = 1; // load
 956     let Inst{19-16} = addr{12-9}; // Rn
 957     let Inst{15-12} = Rt;
 958     let Inst{11} = 1;
 959     // Offset: index==TRUE, wback==FALSE
 960     let Inst{10} = 1; // The P bit.
 961     let Inst{9}     = addr{8};    // U
 962     let Inst{8} = 0; // The W bit.
 963     let Inst{7-0}   = addr{7-0};  // imm
 964   }
 965   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 966                    opc, ".w\t$Rt, $addr",
 967                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 968     let Inst{31-27} = 0b11111;
 969     let Inst{26-25} = 0b00;
 970     let Inst{24} = signed;
 971     let Inst{23} = 0;
 972     let Inst{22-21} = opcod;
 973     let Inst{20} = 1; // load
 974     let Inst{11-6} = 0b000000;
 975
 976     bits<4> Rt;
 977     let Inst{15-12} = Rt;
 978
 979     bits<10> addr;
 980     let Inst{19-16} = addr{9-6}; // Rn
 981     let Inst{3-0}   = addr{5-2}; // Rm
 982     let Inst{5-4}   = addr{1-0}; // imm
 983
 984     let DecoderMethod = "DecodeT2LoadShift";
 985   }
 986
 987   // pci variant is very similar to i12, but supports negative offsets
 988   // from the PC.
 989   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 990                    opc, ".w\t$Rt, $addr",
 991                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 992     let isReMaterializable = 1;
 993     let Inst{31-27} = 0b11111;
 994     let Inst{26-25} = 0b00;
 995     let Inst{24} = signed;
 996     let Inst{23} = ?; // add = (U == '1')
 997     let Inst{22-21} = opcod;
 998     let Inst{20} = 1; // load
 999     let Inst{19-16} = 0b1111; // Rn
1000     bits<4> Rt;
1001     bits<12> addr;
1002     let Inst{15-12} = Rt{3-0};
1003     let Inst{11-0}  = addr{11-0};
1004   }
1005 }
1006
1007 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
1008 multiclass T2I_st<bits<2> opcod, string opc,
1009                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
1010                   PatFrag opnode> {
1011   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
1012                    opc, ".w\t$Rt, $addr",
1013                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
1014     let Inst{31-27} = 0b11111;
1015     let Inst{26-23} = 0b0001;
1016     let Inst{22-21} = opcod;
1017     let Inst{20} = 0; // !load
1018
1019     bits<4> Rt;
1020     let Inst{15-12} = Rt;
1021
1022     bits<17> addr;
1023     let addr{12}    = 1;           // add = TRUE
1024     let Inst{19-16} = addr{16-13}; // Rn
1025     let Inst{23}    = addr{12};    // U
1026     let Inst{11-0}  = addr{11-0};  // imm
1027   }
1028   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1029                    opc, "\t$Rt, $addr",
1030                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1031     let Inst{31-27} = 0b11111;
1032     let Inst{26-23} = 0b0000;
1033     let Inst{22-21} = opcod;
1034     let Inst{20} = 0; // !load
1035     let Inst{11} = 1;
1036     // Offset: index==TRUE, wback==FALSE
1037     let Inst{10} = 1; // The P bit.
1038     let Inst{8} = 0; // The W bit.
1039
1040     bits<4> Rt;
1041     let Inst{15-12} = Rt;
1042
1043     bits<13> addr;
1044     let Inst{19-16} = addr{12-9}; // Rn
1045     let Inst{9}     = addr{8};    // U
1046     let Inst{7-0}   = addr{7-0};  // imm
1047   }
1048   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1049                    opc, ".w\t$Rt, $addr",
1050                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1051     let Inst{31-27} = 0b11111;
1052     let Inst{26-23} = 0b0000;
1053     let Inst{22-21} = opcod;
1054     let Inst{20} = 0; // !load
1055     let Inst{11-6} = 0b000000;
1056
1057     bits<4> Rt;
1058     let Inst{15-12} = Rt;
1059
1060     bits<10> addr;
1061     let Inst{19-16}   = addr{9-6}; // Rn
1062     let Inst{3-0} = addr{5-2}; // Rm
1063     let Inst{5-4}   = addr{1-0}; // imm
1064   }
1065 }
1066
1067 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1068 /// register and one whose operand is a register rotated by 8/16/24.
1069 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1070   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1071              opc, ".w\t$Rd, $Rm$rot",
1072              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1073              Requires<[IsThumb2]> {
1074    let Inst{31-27} = 0b11111;
1075    let Inst{26-23} = 0b0100;
1076    let Inst{22-20} = opcod;
1077    let Inst{19-16} = 0b1111; // Rn
1078    let Inst{15-12} = 0b1111;
1079    let Inst{7} = 1;
1080
1081    bits<2> rot;
1082    let Inst{5-4} = rot{1-0}; // rotate
1083 }
1084
1085 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1086 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1087   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1088              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1089             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1090           Requires<[HasT2ExtractPack, IsThumb2]> {
1091   bits<2> rot;
1092   let Inst{31-27} = 0b11111;
1093   let Inst{26-23} = 0b0100;
1094   let Inst{22-20} = opcod;
1095   let Inst{19-16} = 0b1111; // Rn
1096   let Inst{15-12} = 0b1111;
1097   let Inst{7} = 1;
1098   let Inst{5-4} = rot;
1099 }
1100
1101 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1102 // supported yet.
1103 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1104   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1105              opc, "\t$Rd, $Rm$rot", []>,
1106           Requires<[IsThumb2, HasT2ExtractPack]> {
1107   bits<2> rot;
1108   let Inst{31-27} = 0b11111;
1109   let Inst{26-23} = 0b0100;
1110   let Inst{22-20} = opcod;
1111   let Inst{19-16} = 0b1111; // Rn
1112   let Inst{15-12} = 0b1111;
1113   let Inst{7} = 1;
1114   let Inst{5-4} = rot;
1115 }
1116
1117 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1118 /// register and one whose operand is a register rotated by 8/16/24.
1119 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1120   : T2ThreeReg<(outs rGPR:$Rd),
1121                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1122                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1123              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1124            Requires<[HasT2ExtractPack, IsThumb2]> {
1125   bits<2> rot;
1126   let Inst{31-27} = 0b11111;
1127   let Inst{26-23} = 0b0100;
1128   let Inst{22-20} = opcod;
1129   let Inst{15-12} = 0b1111;
1130   let Inst{7} = 1;
1131   let Inst{5-4} = rot;
1132 }
1133
1134 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1135   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1136                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1137   bits<2> rot;
1138   let Inst{31-27} = 0b11111;
1139   let Inst{26-23} = 0b0100;
1140   let Inst{22-20} = opcod;
1141   let Inst{15-12} = 0b1111;
1142   let Inst{7} = 1;
1143   let Inst{5-4} = rot;
1144 }
1145
1146 //===----------------------------------------------------------------------===//
1147 // Instructions
1148 //===----------------------------------------------------------------------===//
1149
1150 //===----------------------------------------------------------------------===//
1151 //  Miscellaneous Instructions.
1152 //
1153
1154 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1155            string asm, list<dag> pattern>
1156   : T2XI<oops, iops, itin, asm, pattern> {
1157   bits<4> Rd;
1158   bits<12> label;
1159
1160   let Inst{11-8}  = Rd;
1161   let Inst{26}    = label{11};
1162   let Inst{14-12} = label{10-8};
1163   let Inst{7-0}   = label{7-0};
1164 }
1165
1166 // LEApcrel - Load a pc-relative address into a register without offending the
1167 // assembler.
1168 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1169               (ins t2adrlabel:$addr, pred:$p),
1170               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []> {
1171   let Inst{31-27} = 0b11110;
1172   let Inst{25-24} = 0b10;
1173   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1174   let Inst{22} = 0;
1175   let Inst{20} = 0;
1176   let Inst{19-16} = 0b1111; // Rn
1177   let Inst{15} = 0;
1178
1179   bits<4> Rd;
1180   bits<13> addr;
1181   let Inst{11-8} = Rd;
1182   let Inst{23}    = addr{12};
1183   let Inst{21}    = addr{12};
1184   let Inst{26}    = addr{11};
1185   let Inst{14-12} = addr{10-8};
1186   let Inst{7-0}   = addr{7-0};
1187
1188   let DecoderMethod = "DecodeT2Adr";
1189 }
1190
1191 let neverHasSideEffects = 1, isReMaterializable = 1 in
1192 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1193                                 4, IIC_iALUi, []>;
1194 let hasSideEffects = 1 in
1195 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1196                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1197                                 4, IIC_iALUi,
1198                                 []>;
1199
1200
1201 //===----------------------------------------------------------------------===//
1202 //  Load / store Instructions.
1203 //
1204
1205 // Load
1206 let canFoldAsLoad = 1, isReMaterializable = 1  in
1207 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1208                       UnOpFrag<(load node:$Src)>>;
1209
1210 // Loads with zero extension
1211 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1212                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1213 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1214                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1215
1216 // Loads with sign extension
1217 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1218                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1219 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1220                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1221
1222 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1223 // Load doubleword
1224 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1225                         (ins t2addrmode_imm8s4:$addr),
1226                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1227 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1228
1229 // zextload i1 -> zextload i8
1230 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1231             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1232 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1233             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1234 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1235             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1236 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1237             (t2LDRBpci  tconstpool:$addr)>;
1238
1239 // extload -> zextload
1240 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1241 // earlier?
1242 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1243             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1244 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1245             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1246 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1247             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1248 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1249             (t2LDRBpci  tconstpool:$addr)>;
1250
1251 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1252             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1253 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1254             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1255 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1256             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1257 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1258             (t2LDRBpci  tconstpool:$addr)>;
1259
1260 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1261             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1262 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1263             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1264 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1265             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1266 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1267             (t2LDRHpci  tconstpool:$addr)>;
1268
1269 // FIXME: The destination register of the loads and stores can't be PC, but
1270 //        can be SP. We need another regclass (similar to rGPR) to represent
1271 //        that. Not a pressing issue since these are selected manually,
1272 //        not via pattern.
1273
1274 // Indexed loads
1275
1276 let mayLoad = 1, neverHasSideEffects = 1 in {
1277 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1278                             (ins t2addrmode_imm8:$addr),
1279                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1280                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1281                             []> {
1282   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1283 }
1284
1285 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1286                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1287                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1288                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1289
1290 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1291                             (ins t2addrmode_imm8:$addr),
1292                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1293                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1294                             []> {
1295   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1296 }
1297 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1298                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1299                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1300                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1301
1302 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1303                             (ins t2addrmode_imm8:$addr),
1304                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1305                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1306                             []> {
1307   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1308 }
1309 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1310                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1311                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1312                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1313
1314 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1315                             (ins t2addrmode_imm8:$addr),
1316                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1317                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1318                             []> {
1319   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1320 }
1321 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1322                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1323                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1324                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1325
1326 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1327                             (ins t2addrmode_imm8:$addr),
1328                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1329                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1330                             []> {
1331   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1332 }
1333 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1334                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1335                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1336                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1337 } // mayLoad = 1, neverHasSideEffects = 1
1338
1339 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1340 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1341 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1342   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1343           "\t$Rt, $addr", []> {
1344   bits<4> Rt;
1345   bits<13> addr;
1346   let Inst{31-27} = 0b11111;
1347   let Inst{26-25} = 0b00;
1348   let Inst{24} = signed;
1349   let Inst{23} = 0;
1350   let Inst{22-21} = type;
1351   let Inst{20} = 1; // load
1352   let Inst{19-16} = addr{12-9};
1353   let Inst{15-12} = Rt;
1354   let Inst{11} = 1;
1355   let Inst{10-8} = 0b110; // PUW.
1356   let Inst{7-0} = addr{7-0};
1357 }
1358
1359 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1360 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1361 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1362 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1363 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1364
1365 // Store
1366 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1367                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1368 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1369                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1370 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1371                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1372
1373 // Store doubleword
1374 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1375 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1376                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1377                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1378
1379 // Indexed stores
1380
1381 let mayStore = 1, neverHasSideEffects = 1 in {
1382 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1383                             (ins GPRnopc:$Rt, t2addrmode_imm8:$addr),
1384                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1385                             "str", "\t$Rt, $addr!",
1386                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1387   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1388 }
1389 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1390                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1391                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1392                         "strh", "\t$Rt, $addr!",
1393                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1394   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1395 }
1396
1397 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1398                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1399                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1400                         "strb", "\t$Rt, $addr!",
1401                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1402   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1403 }
1404 } // mayStore = 1, neverHasSideEffects = 1
1405
1406 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1407                             (ins GPRnopc:$Rt, addr_offset_none:$Rn,
1408                                  t2am_imm8_offset:$offset),
1409                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1410                           "str", "\t$Rt, $Rn$offset",
1411                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1412              [(set GPRnopc:$Rn_wb,
1413                   (post_store GPRnopc:$Rt, addr_offset_none:$Rn,
1414                               t2am_imm8_offset:$offset))]>;
1415
1416 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1417                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1418                                  t2am_imm8_offset:$offset),
1419                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1420                          "strh", "\t$Rt, $Rn$offset",
1421                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1422        [(set GPRnopc:$Rn_wb,
1423              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1424                               t2am_imm8_offset:$offset))]>;
1425
1426 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1427                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1428                                  t2am_imm8_offset:$offset),
1429                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1430                          "strb", "\t$Rt, $Rn$offset",
1431                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1432         [(set GPRnopc:$Rn_wb,
1433               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1434                               t2am_imm8_offset:$offset))]>;
1435
1436 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1437 // put the patterns on the instruction definitions directly as ISel wants
1438 // the address base and offset to be separate operands, not a single
1439 // complex operand like we represent the instructions themselves. The
1440 // pseudos map between the two.
1441 let usesCustomInserter = 1,
1442     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1443 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1444                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1445                4, IIC_iStore_ru,
1446       [(set GPRnopc:$Rn_wb,
1447             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1448 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1449                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1450                4, IIC_iStore_ru,
1451       [(set GPRnopc:$Rn_wb,
1452             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1453 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1454                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1455                4, IIC_iStore_ru,
1456       [(set GPRnopc:$Rn_wb,
1457             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1458 }
1459
1460 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1461 // only.
1462 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1463 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1464   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1465           "\t$Rt, $addr", []> {
1466   let Inst{31-27} = 0b11111;
1467   let Inst{26-25} = 0b00;
1468   let Inst{24} = 0; // not signed
1469   let Inst{23} = 0;
1470   let Inst{22-21} = type;
1471   let Inst{20} = 0; // store
1472   let Inst{11} = 1;
1473   let Inst{10-8} = 0b110; // PUW
1474
1475   bits<4> Rt;
1476   bits<13> addr;
1477   let Inst{15-12} = Rt;
1478   let Inst{19-16} = addr{12-9};
1479   let Inst{7-0}   = addr{7-0};
1480 }
1481
1482 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1483 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1484 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1485
1486 // ldrd / strd pre / post variants
1487 // For disassembly only.
1488
1489 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1490                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1491                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1492   let AsmMatchConverter = "cvtT2LdrdPre";
1493   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1494 }
1495
1496 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1497                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1498                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1499                  "$addr.base = $wb", []>;
1500
1501 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1502                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1503                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1504                  "$addr.base = $wb", []> {
1505   let AsmMatchConverter = "cvtT2StrdPre";
1506   let DecoderMethod = "DecodeT2STRDPreInstruction";
1507 }
1508
1509 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1510                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1511                       t2am_imm8s4_offset:$imm),
1512                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1513                  "$addr.base = $wb", []>;
1514
1515 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1516 // data/instruction access.
1517 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1518 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1519 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1520
1521   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1522                 "\t$addr",
1523               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1524     let Inst{31-25} = 0b1111100;
1525     let Inst{24} = instr;
1526     let Inst{22} = 0;
1527     let Inst{21} = write;
1528     let Inst{20} = 1;
1529     let Inst{15-12} = 0b1111;
1530
1531     bits<17> addr;
1532     let addr{12}    = 1;           // add = TRUE
1533     let Inst{19-16} = addr{16-13}; // Rn
1534     let Inst{23}    = addr{12};    // U
1535     let Inst{11-0}  = addr{11-0};  // imm12
1536   }
1537
1538   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1539                 "\t$addr",
1540             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1541     let Inst{31-25} = 0b1111100;
1542     let Inst{24} = instr;
1543     let Inst{23} = 0; // U = 0
1544     let Inst{22} = 0;
1545     let Inst{21} = write;
1546     let Inst{20} = 1;
1547     let Inst{15-12} = 0b1111;
1548     let Inst{11-8} = 0b1100;
1549
1550     bits<13> addr;
1551     let Inst{19-16} = addr{12-9}; // Rn
1552     let Inst{7-0}   = addr{7-0};  // imm8
1553   }
1554
1555   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1556                "\t$addr",
1557              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1558     let Inst{31-25} = 0b1111100;
1559     let Inst{24} = instr;
1560     let Inst{23} = 0; // add = TRUE for T1
1561     let Inst{22} = 0;
1562     let Inst{21} = write;
1563     let Inst{20} = 1;
1564     let Inst{15-12} = 0b1111;
1565     let Inst{11-6} = 0000000;
1566
1567     bits<10> addr;
1568     let Inst{19-16} = addr{9-6}; // Rn
1569     let Inst{3-0}   = addr{5-2}; // Rm
1570     let Inst{5-4}   = addr{1-0}; // imm2
1571
1572     let DecoderMethod = "DecodeT2LoadShift";
1573   }
1574   // FIXME: We should have a separate 'pci' variant here. As-is we represent
1575   // it via the i12 variant, which it's related to, but that means we can
1576   // represent negative immediates, which aren't legal for anything except
1577   // the 'pci' case (Rn == 15).
1578 }
1579
1580 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1581 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1582 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1583
1584 //===----------------------------------------------------------------------===//
1585 //  Load / store multiple Instructions.
1586 //
1587
1588 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1589                             InstrItinClass itin_upd, bit L_bit> {
1590   def IA :
1591     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1592          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1593     bits<4>  Rn;
1594     bits<16> regs;
1595
1596     let Inst{31-27} = 0b11101;
1597     let Inst{26-25} = 0b00;
1598     let Inst{24-23} = 0b01;     // Increment After
1599     let Inst{22}    = 0;
1600     let Inst{21}    = 0;        // No writeback
1601     let Inst{20}    = L_bit;
1602     let Inst{19-16} = Rn;
1603     let Inst{15-0}  = regs;
1604   }
1605   def IA_UPD :
1606     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1607           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1608     bits<4>  Rn;
1609     bits<16> regs;
1610
1611     let Inst{31-27} = 0b11101;
1612     let Inst{26-25} = 0b00;
1613     let Inst{24-23} = 0b01;     // Increment After
1614     let Inst{22}    = 0;
1615     let Inst{21}    = 1;        // Writeback
1616     let Inst{20}    = L_bit;
1617     let Inst{19-16} = Rn;
1618     let Inst{15-0}  = regs;
1619   }
1620   def DB :
1621     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1622          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1623     bits<4>  Rn;
1624     bits<16> regs;
1625
1626     let Inst{31-27} = 0b11101;
1627     let Inst{26-25} = 0b00;
1628     let Inst{24-23} = 0b10;     // Decrement Before
1629     let Inst{22}    = 0;
1630     let Inst{21}    = 0;        // No writeback
1631     let Inst{20}    = L_bit;
1632     let Inst{19-16} = Rn;
1633     let Inst{15-0}  = regs;
1634   }
1635   def DB_UPD :
1636     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1637           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1638     bits<4>  Rn;
1639     bits<16> regs;
1640
1641     let Inst{31-27} = 0b11101;
1642     let Inst{26-25} = 0b00;
1643     let Inst{24-23} = 0b10;     // Decrement Before
1644     let Inst{22}    = 0;
1645     let Inst{21}    = 1;        // Writeback
1646     let Inst{20}    = L_bit;
1647     let Inst{19-16} = Rn;
1648     let Inst{15-0}  = regs;
1649   }
1650 }
1651
1652 let neverHasSideEffects = 1 in {
1653
1654 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1655 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1656
1657 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1658                             InstrItinClass itin_upd, bit L_bit> {
1659   def IA :
1660     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1661          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1662     bits<4>  Rn;
1663     bits<16> regs;
1664
1665     let Inst{31-27} = 0b11101;
1666     let Inst{26-25} = 0b00;
1667     let Inst{24-23} = 0b01;     // Increment After
1668     let Inst{22}    = 0;
1669     let Inst{21}    = 0;        // No writeback
1670     let Inst{20}    = L_bit;
1671     let Inst{19-16} = Rn;
1672     let Inst{15}    = 0;
1673     let Inst{14}    = regs{14};
1674     let Inst{13}    = 0;
1675     let Inst{12-0}  = regs{12-0};
1676   }
1677   def IA_UPD :
1678     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1679           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1680     bits<4>  Rn;
1681     bits<16> regs;
1682
1683     let Inst{31-27} = 0b11101;
1684     let Inst{26-25} = 0b00;
1685     let Inst{24-23} = 0b01;     // Increment After
1686     let Inst{22}    = 0;
1687     let Inst{21}    = 1;        // Writeback
1688     let Inst{20}    = L_bit;
1689     let Inst{19-16} = Rn;
1690     let Inst{15}    = 0;
1691     let Inst{14}    = regs{14};
1692     let Inst{13}    = 0;
1693     let Inst{12-0}  = regs{12-0};
1694   }
1695   def DB :
1696     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1697          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1698     bits<4>  Rn;
1699     bits<16> regs;
1700
1701     let Inst{31-27} = 0b11101;
1702     let Inst{26-25} = 0b00;
1703     let Inst{24-23} = 0b10;     // Decrement Before
1704     let Inst{22}    = 0;
1705     let Inst{21}    = 0;        // No writeback
1706     let Inst{20}    = L_bit;
1707     let Inst{19-16} = Rn;
1708     let Inst{15}    = 0;
1709     let Inst{14}    = regs{14};
1710     let Inst{13}    = 0;
1711     let Inst{12-0}  = regs{12-0};
1712   }
1713   def DB_UPD :
1714     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1715           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1716     bits<4>  Rn;
1717     bits<16> regs;
1718
1719     let Inst{31-27} = 0b11101;
1720     let Inst{26-25} = 0b00;
1721     let Inst{24-23} = 0b10;     // Decrement Before
1722     let Inst{22}    = 0;
1723     let Inst{21}    = 1;        // Writeback
1724     let Inst{20}    = L_bit;
1725     let Inst{19-16} = Rn;
1726     let Inst{15}    = 0;
1727     let Inst{14}    = regs{14};
1728     let Inst{13}    = 0;
1729     let Inst{12-0}  = regs{12-0};
1730   }
1731 }
1732
1733
1734 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1735 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1736
1737 } // neverHasSideEffects
1738
1739
1740 //===----------------------------------------------------------------------===//
1741 //  Move Instructions.
1742 //
1743
1744 let neverHasSideEffects = 1 in
1745 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1746                    "mov", ".w\t$Rd, $Rm", []> {
1747   let Inst{31-27} = 0b11101;
1748   let Inst{26-25} = 0b01;
1749   let Inst{24-21} = 0b0010;
1750   let Inst{19-16} = 0b1111; // Rn
1751   let Inst{14-12} = 0b000;
1752   let Inst{7-4} = 0b0000;
1753 }
1754 def : t2InstAlias<"mov${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1755                                                 pred:$p, zero_reg)>;
1756 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1757                                                  pred:$p, CPSR)>;
1758 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1759                                                pred:$p, CPSR)>;
1760
1761 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1762 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1763     AddedComplexity = 1 in
1764 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1765                    "mov", ".w\t$Rd, $imm",
1766                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1767   let Inst{31-27} = 0b11110;
1768   let Inst{25} = 0;
1769   let Inst{24-21} = 0b0010;
1770   let Inst{19-16} = 0b1111; // Rn
1771   let Inst{15} = 0;
1772 }
1773
1774 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1775 // Use aliases to get that to play nice here.
1776 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1777                                                 pred:$p, CPSR)>;
1778 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1779                                                 pred:$p, CPSR)>;
1780
1781 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1782                                                  pred:$p, zero_reg)>;
1783 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1784                                                pred:$p, zero_reg)>;
1785
1786 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1787 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1788                    "movw", "\t$Rd, $imm",
1789                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1790   let Inst{31-27} = 0b11110;
1791   let Inst{25} = 1;
1792   let Inst{24-21} = 0b0010;
1793   let Inst{20} = 0; // The S bit.
1794   let Inst{15} = 0;
1795
1796   bits<4> Rd;
1797   bits<16> imm;
1798
1799   let Inst{11-8}  = Rd;
1800   let Inst{19-16} = imm{15-12};
1801   let Inst{26}    = imm{11};
1802   let Inst{14-12} = imm{10-8};
1803   let Inst{7-0}   = imm{7-0};
1804   let DecoderMethod = "DecodeT2MOVTWInstruction";
1805 }
1806
1807 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1808                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1809
1810 let Constraints = "$src = $Rd" in {
1811 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1812                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1813                     "movt", "\t$Rd, $imm",
1814                     [(set rGPR:$Rd,
1815                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1816   let Inst{31-27} = 0b11110;
1817   let Inst{25} = 1;
1818   let Inst{24-21} = 0b0110;
1819   let Inst{20} = 0; // The S bit.
1820   let Inst{15} = 0;
1821
1822   bits<4> Rd;
1823   bits<16> imm;
1824
1825   let Inst{11-8}  = Rd;
1826   let Inst{19-16} = imm{15-12};
1827   let Inst{26}    = imm{11};
1828   let Inst{14-12} = imm{10-8};
1829   let Inst{7-0}   = imm{7-0};
1830   let DecoderMethod = "DecodeT2MOVTWInstruction";
1831 }
1832
1833 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1834                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1835 } // Constraints
1836
1837 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1838
1839 //===----------------------------------------------------------------------===//
1840 //  Extend Instructions.
1841 //
1842
1843 // Sign extenders
1844
1845 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1846                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1847 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1848                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1849 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1850
1851 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1852                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1853 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1854                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1855 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1856
1857 // Zero extenders
1858
1859 let AddedComplexity = 16 in {
1860 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1861                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1862 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1863                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1864 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1865                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1866
1867 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1868 //        The transformation should probably be done as a combiner action
1869 //        instead so we can include a check for masking back in the upper
1870 //        eight bits of the source into the lower eight bits of the result.
1871 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1872 //            (t2UXTB16 rGPR:$Src, 3)>,
1873 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1874 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1875             (t2UXTB16 rGPR:$Src, 1)>,
1876         Requires<[HasT2ExtractPack, IsThumb2]>;
1877
1878 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1879                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1880 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1881                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1882 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1883 }
1884
1885 //===----------------------------------------------------------------------===//
1886 //  Arithmetic Instructions.
1887 //
1888
1889 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1890                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1891 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1892                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1893
1894 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1895 //
1896 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
1897 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
1898 // AdjustInstrPostInstrSelection where we determine whether or not to
1899 // set the "s" bit based on CPSR liveness.
1900 //
1901 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
1902 // support for an optional CPSR definition that corresponds to the DAG
1903 // node's second value. We can then eliminate the implicit def of CPSR.
1904 defm t2ADDS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1905                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1906 defm t2SUBS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1907                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1908
1909 let hasPostISelHook = 1 in {
1910 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1911               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1912 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1913               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1914 }
1915
1916 // RSB
1917 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1918                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1919
1920 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1921 // CPSR and the implicit def of CPSR is not needed.
1922 defm t2RSBS : T2I_rbin_s_is <BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1923
1924 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1925 // The assume-no-carry-in form uses the negation of the input since add/sub
1926 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1927 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1928 // details.
1929 // The AddedComplexity preferences the first variant over the others since
1930 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1931 let AddedComplexity = 1 in
1932 def : T2Pat<(add        GPR:$src, imm1_255_neg:$imm),
1933             (t2SUBri    GPR:$src, imm1_255_neg:$imm)>;
1934 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1935             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1936 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1937             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1938 def : T2Pat<(add        GPR:$src, imm0_65535_neg:$imm),
1939             (t2SUBrr    GPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1940
1941 let AddedComplexity = 1 in
1942 def : T2Pat<(ARMaddc    rGPR:$src, imm1_255_neg:$imm),
1943             (t2SUBSri   rGPR:$src, imm1_255_neg:$imm)>;
1944 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1945             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1946 def : T2Pat<(ARMaddc    rGPR:$src, imm0_65535_neg:$imm),
1947             (t2SUBSrr   rGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1948 // The with-carry-in form matches bitwise not instead of the negation.
1949 // Effectively, the inverse interpretation of the carry flag already accounts
1950 // for part of the negation.
1951 let AddedComplexity = 1 in
1952 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1953             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1954 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1955             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1956 def : T2Pat<(ARMadde    rGPR:$src, imm0_65535_neg:$imm, CPSR),
1957             (t2SBCrr    rGPR:$src, (t2MOVi16 (imm_not_XFORM imm:$imm)))>;
1958
1959 // Select Bytes -- for disassembly only
1960
1961 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1962                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1963           Requires<[IsThumb2, HasThumb2DSP]> {
1964   let Inst{31-27} = 0b11111;
1965   let Inst{26-24} = 0b010;
1966   let Inst{23} = 0b1;
1967   let Inst{22-20} = 0b010;
1968   let Inst{15-12} = 0b1111;
1969   let Inst{7} = 0b1;
1970   let Inst{6-4} = 0b000;
1971 }
1972
1973 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1974 // And Miscellaneous operations -- for disassembly only
1975 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1976               list<dag> pat = [/* For disassembly only; pattern left blank */],
1977               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1978               string asm = "\t$Rd, $Rn, $Rm">
1979   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1980     Requires<[IsThumb2, HasThumb2DSP]> {
1981   let Inst{31-27} = 0b11111;
1982   let Inst{26-23} = 0b0101;
1983   let Inst{22-20} = op22_20;
1984   let Inst{15-12} = 0b1111;
1985   let Inst{7-4} = op7_4;
1986
1987   bits<4> Rd;
1988   bits<4> Rn;
1989   bits<4> Rm;
1990
1991   let Inst{11-8}  = Rd;
1992   let Inst{19-16} = Rn;
1993   let Inst{3-0}   = Rm;
1994 }
1995
1996 // Saturating add/subtract -- for disassembly only
1997
1998 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1999                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
2000                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2001 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
2002 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
2003 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
2004 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
2005                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2006 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
2007                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2008 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
2009 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
2010                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
2011                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2012 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
2013 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
2014 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
2015 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
2016 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
2017 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
2018 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
2019 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
2020
2021 // Signed/Unsigned add/subtract -- for disassembly only
2022
2023 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
2024 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
2025 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
2026 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
2027 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
2028 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
2029 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
2030 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
2031 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
2032 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
2033 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
2034 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
2035
2036 // Signed/Unsigned halving add/subtract -- for disassembly only
2037
2038 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
2039 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
2040 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
2041 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
2042 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
2043 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
2044 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
2045 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
2046 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
2047 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
2048 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
2049 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
2050
2051 // Helper class for disassembly only
2052 // A6.3.16 & A6.3.17
2053 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
2054 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2055   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2056   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2057   let Inst{31-27} = 0b11111;
2058   let Inst{26-24} = 0b011;
2059   let Inst{23}    = long;
2060   let Inst{22-20} = op22_20;
2061   let Inst{7-4}   = op7_4;
2062 }
2063
2064 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2065   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2066   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2067   let Inst{31-27} = 0b11111;
2068   let Inst{26-24} = 0b011;
2069   let Inst{23}    = long;
2070   let Inst{22-20} = op22_20;
2071   let Inst{7-4}   = op7_4;
2072 }
2073
2074 // Unsigned Sum of Absolute Differences [and Accumulate].
2075 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2076                                            (ins rGPR:$Rn, rGPR:$Rm),
2077                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2078           Requires<[IsThumb2, HasThumb2DSP]> {
2079   let Inst{15-12} = 0b1111;
2080 }
2081 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2082                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2083                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2084           Requires<[IsThumb2, HasThumb2DSP]>;
2085
2086 // Signed/Unsigned saturate.
2087 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2088            string opc, string asm, list<dag> pattern>
2089   : T2I<oops, iops, itin, opc, asm, pattern> {
2090   bits<4> Rd;
2091   bits<4> Rn;
2092   bits<5> sat_imm;
2093   bits<7> sh;
2094
2095   let Inst{11-8}  = Rd;
2096   let Inst{19-16} = Rn;
2097   let Inst{4-0}   = sat_imm;
2098   let Inst{21}    = sh{5};
2099   let Inst{14-12} = sh{4-2};
2100   let Inst{7-6}   = sh{1-0};
2101 }
2102
2103 def t2SSAT: T2SatI<
2104               (outs rGPR:$Rd),
2105               (ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2106               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2107   let Inst{31-27} = 0b11110;
2108   let Inst{25-22} = 0b1100;
2109   let Inst{20} = 0;
2110   let Inst{15} = 0;
2111   let Inst{5}  = 0;
2112 }
2113
2114 def t2SSAT16: T2SatI<
2115                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2116                 "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
2117           Requires<[IsThumb2, HasThumb2DSP]> {
2118   let Inst{31-27} = 0b11110;
2119   let Inst{25-22} = 0b1100;
2120   let Inst{20} = 0;
2121   let Inst{15} = 0;
2122   let Inst{21} = 1;        // sh = '1'
2123   let Inst{14-12} = 0b000; // imm3 = '000'
2124   let Inst{7-6} = 0b00;    // imm2 = '00'
2125   let Inst{5-4} = 0b00;
2126 }
2127
2128 def t2USAT: T2SatI<
2129                (outs rGPR:$Rd),
2130                (ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2131                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2132   let Inst{31-27} = 0b11110;
2133   let Inst{25-22} = 0b1110;
2134   let Inst{20} = 0;
2135   let Inst{15} = 0;
2136 }
2137
2138 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins imm0_15:$sat_imm, rGPR:$Rn),
2139                      NoItinerary,
2140                      "usat16", "\t$Rd, $sat_imm, $Rn", []>,
2141           Requires<[IsThumb2, HasThumb2DSP]> {
2142   let Inst{31-22} = 0b1111001110;
2143   let Inst{20} = 0;
2144   let Inst{15} = 0;
2145   let Inst{21} = 1;        // sh = '1'
2146   let Inst{14-12} = 0b000; // imm3 = '000'
2147   let Inst{7-6} = 0b00;    // imm2 = '00'
2148   let Inst{5-4} = 0b00;
2149 }
2150
2151 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2152 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2153
2154 //===----------------------------------------------------------------------===//
2155 //  Shift and rotate Instructions.
2156 //
2157
2158 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2159                         BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
2160 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2161                         BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
2162 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2163                         BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
2164 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2165                         BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
2166
2167 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2168 def : T2Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2169             (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2170
2171 let Uses = [CPSR] in {
2172 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2173                    "rrx", "\t$Rd, $Rm",
2174                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
2175   let Inst{31-27} = 0b11101;
2176   let Inst{26-25} = 0b01;
2177   let Inst{24-21} = 0b0010;
2178   let Inst{19-16} = 0b1111; // Rn
2179   let Inst{14-12} = 0b000;
2180   let Inst{7-4} = 0b0011;
2181 }
2182 }
2183
2184 let isCodeGenOnly = 1, Defs = [CPSR] in {
2185 def t2MOVsrl_flag : T2TwoRegShiftImm<
2186                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2187                         "lsrs", ".w\t$Rd, $Rm, #1",
2188                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2189   let Inst{31-27} = 0b11101;
2190   let Inst{26-25} = 0b01;
2191   let Inst{24-21} = 0b0010;
2192   let Inst{20} = 1; // The S bit.
2193   let Inst{19-16} = 0b1111; // Rn
2194   let Inst{5-4} = 0b01; // Shift type.
2195   // Shift amount = Inst{14-12:7-6} = 1.
2196   let Inst{14-12} = 0b000;
2197   let Inst{7-6} = 0b01;
2198 }
2199 def t2MOVsra_flag : T2TwoRegShiftImm<
2200                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2201                         "asrs", ".w\t$Rd, $Rm, #1",
2202                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2203   let Inst{31-27} = 0b11101;
2204   let Inst{26-25} = 0b01;
2205   let Inst{24-21} = 0b0010;
2206   let Inst{20} = 1; // The S bit.
2207   let Inst{19-16} = 0b1111; // Rn
2208   let Inst{5-4} = 0b10; // Shift type.
2209   // Shift amount = Inst{14-12:7-6} = 1.
2210   let Inst{14-12} = 0b000;
2211   let Inst{7-6} = 0b01;
2212 }
2213 }
2214
2215 //===----------------------------------------------------------------------===//
2216 //  Bitwise Instructions.
2217 //
2218
2219 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2220                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2221                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2222 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2223                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2224                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2225 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2226                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2227                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2228
2229 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2230                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2231                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2232
2233 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2234               string opc, string asm, list<dag> pattern>
2235     : T2I<oops, iops, itin, opc, asm, pattern> {
2236   bits<4> Rd;
2237   bits<5> msb;
2238   bits<5> lsb;
2239
2240   let Inst{11-8}  = Rd;
2241   let Inst{4-0}   = msb{4-0};
2242   let Inst{14-12} = lsb{4-2};
2243   let Inst{7-6}   = lsb{1-0};
2244 }
2245
2246 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2247               string opc, string asm, list<dag> pattern>
2248     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2249   bits<4> Rn;
2250
2251   let Inst{19-16} = Rn;
2252 }
2253
2254 let Constraints = "$src = $Rd" in
2255 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2256                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2257                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2258   let Inst{31-27} = 0b11110;
2259   let Inst{26} = 0; // should be 0.
2260   let Inst{25} = 1;
2261   let Inst{24-20} = 0b10110;
2262   let Inst{19-16} = 0b1111; // Rn
2263   let Inst{15} = 0;
2264   let Inst{5} = 0; // should be 0.
2265
2266   bits<10> imm;
2267   let msb{4-0} = imm{9-5};
2268   let lsb{4-0} = imm{4-0};
2269 }
2270
2271 def t2SBFX: T2TwoRegBitFI<
2272                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2273                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2274   let Inst{31-27} = 0b11110;
2275   let Inst{25} = 1;
2276   let Inst{24-20} = 0b10100;
2277   let Inst{15} = 0;
2278 }
2279
2280 def t2UBFX: T2TwoRegBitFI<
2281                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2282                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2283   let Inst{31-27} = 0b11110;
2284   let Inst{25} = 1;
2285   let Inst{24-20} = 0b11100;
2286   let Inst{15} = 0;
2287 }
2288
2289 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2290 let Constraints = "$src = $Rd" in {
2291   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2292                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2293                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2294                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2295                                    bf_inv_mask_imm:$imm))]> {
2296     let Inst{31-27} = 0b11110;
2297     let Inst{26} = 0; // should be 0.
2298     let Inst{25} = 1;
2299     let Inst{24-20} = 0b10110;
2300     let Inst{15} = 0;
2301     let Inst{5} = 0; // should be 0.
2302
2303     bits<10> imm;
2304     let msb{4-0} = imm{9-5};
2305     let lsb{4-0} = imm{4-0};
2306   }
2307 }
2308
2309 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2310                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2311                           BinOpFrag<(or node:$LHS, (not node:$RHS))>, 0, "">;
2312
2313 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2314 /// unary operation that produces a value. These are predicable and can be
2315 /// changed to modify CPSR.
2316 multiclass T2I_un_irs<bits<4> opcod, string opc,
2317                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2318                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
2319    // shifted imm
2320    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2321                 opc, "\t$Rd, $imm",
2322                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
2323      let isAsCheapAsAMove = Cheap;
2324      let isReMaterializable = ReMat;
2325      let Inst{31-27} = 0b11110;
2326      let Inst{25} = 0;
2327      let Inst{24-21} = opcod;
2328      let Inst{19-16} = 0b1111; // Rn
2329      let Inst{15} = 0;
2330    }
2331    // register
2332    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2333                 opc, ".w\t$Rd, $Rm",
2334                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
2335      let Inst{31-27} = 0b11101;
2336      let Inst{26-25} = 0b01;
2337      let Inst{24-21} = opcod;
2338      let Inst{19-16} = 0b1111; // Rn
2339      let Inst{14-12} = 0b000; // imm3
2340      let Inst{7-6} = 0b00; // imm2
2341      let Inst{5-4} = 0b00; // type
2342    }
2343    // shifted register
2344    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2345                 opc, ".w\t$Rd, $ShiftedRm",
2346                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
2347      let Inst{31-27} = 0b11101;
2348      let Inst{26-25} = 0b01;
2349      let Inst{24-21} = opcod;
2350      let Inst{19-16} = 0b1111; // Rn
2351    }
2352 }
2353
2354 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2355 let AddedComplexity = 1 in
2356 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2357                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2358                           UnOpFrag<(not node:$Src)>, 1, 1>;
2359
2360 let AddedComplexity = 1 in
2361 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2362             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2363
2364 // top16Zero - answer true if the upper 16 bits of $src are 0, false otherwise
2365 def top16Zero: PatLeaf<(i32 rGPR:$src), [{
2366   return CurDAG->MaskedValueIsZero(SDValue(N,0), APInt::getHighBitsSet(32, 16));
2367   }]>;
2368
2369 // so_imm_notSext is needed instead of so_imm_not, as the value of imm
2370 // will match the extended, not the original bitWidth for $src.
2371 def : T2Pat<(and top16Zero:$src, t2_so_imm_notSext:$imm),
2372             (t2BICri rGPR:$src, t2_so_imm_notSext:$imm)>;
2373
2374
2375 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2376 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2377             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2378             Requires<[IsThumb2]>;
2379
2380 def : T2Pat<(t2_so_imm_not:$src),
2381             (t2MVNi t2_so_imm_not:$src)>;
2382
2383 //===----------------------------------------------------------------------===//
2384 //  Multiply Instructions.
2385 //
2386 let isCommutable = 1 in
2387 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2388                 "mul", "\t$Rd, $Rn, $Rm",
2389                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2390   let Inst{31-27} = 0b11111;
2391   let Inst{26-23} = 0b0110;
2392   let Inst{22-20} = 0b000;
2393   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2394   let Inst{7-4} = 0b0000; // Multiply
2395 }
2396
2397 def t2MLA: T2FourReg<
2398                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2399                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2400                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]>,
2401            Requires<[IsThumb2, UseMulOps]> {
2402   let Inst{31-27} = 0b11111;
2403   let Inst{26-23} = 0b0110;
2404   let Inst{22-20} = 0b000;
2405   let Inst{7-4} = 0b0000; // Multiply
2406 }
2407
2408 def t2MLS: T2FourReg<
2409                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2410                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2411                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]>,
2412            Requires<[IsThumb2, UseMulOps]> {
2413   let Inst{31-27} = 0b11111;
2414   let Inst{26-23} = 0b0110;
2415   let Inst{22-20} = 0b000;
2416   let Inst{7-4} = 0b0001; // Multiply and Subtract
2417 }
2418
2419 // Extra precision multiplies with low / high results
2420 let neverHasSideEffects = 1 in {
2421 let isCommutable = 1 in {
2422 def t2SMULL : T2MulLong<0b000, 0b0000,
2423                   (outs rGPR:$RdLo, rGPR:$RdHi),
2424                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2425                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2426
2427 def t2UMULL : T2MulLong<0b010, 0b0000,
2428                   (outs rGPR:$RdLo, rGPR:$RdHi),
2429                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2430                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2431 } // isCommutable
2432
2433 // Multiply + accumulate
2434 def t2SMLAL : T2MlaLong<0b100, 0b0000,
2435                   (outs rGPR:$RdLo, rGPR:$RdHi),
2436                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2437                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2438                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2439
2440 def t2UMLAL : T2MlaLong<0b110, 0b0000,
2441                   (outs rGPR:$RdLo, rGPR:$RdHi),
2442                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2443                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2444                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2445
2446 def t2UMAAL : T2MulLong<0b110, 0b0110,
2447                   (outs rGPR:$RdLo, rGPR:$RdHi),
2448                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2449                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2450           Requires<[IsThumb2, HasThumb2DSP]>;
2451 } // neverHasSideEffects
2452
2453 // Rounding variants of the below included for disassembly only
2454
2455 // Most significant word multiply
2456 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2457                   "smmul", "\t$Rd, $Rn, $Rm",
2458                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2459           Requires<[IsThumb2, HasThumb2DSP]> {
2460   let Inst{31-27} = 0b11111;
2461   let Inst{26-23} = 0b0110;
2462   let Inst{22-20} = 0b101;
2463   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2464   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2465 }
2466
2467 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2468                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2469           Requires<[IsThumb2, HasThumb2DSP]> {
2470   let Inst{31-27} = 0b11111;
2471   let Inst{26-23} = 0b0110;
2472   let Inst{22-20} = 0b101;
2473   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2474   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2475 }
2476
2477 def t2SMMLA : T2FourReg<
2478         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2479                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2480                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2481               Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2482   let Inst{31-27} = 0b11111;
2483   let Inst{26-23} = 0b0110;
2484   let Inst{22-20} = 0b101;
2485   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2486 }
2487
2488 def t2SMMLAR: T2FourReg<
2489         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2490                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2491           Requires<[IsThumb2, HasThumb2DSP]> {
2492   let Inst{31-27} = 0b11111;
2493   let Inst{26-23} = 0b0110;
2494   let Inst{22-20} = 0b101;
2495   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2496 }
2497
2498 def t2SMMLS: T2FourReg<
2499         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2500                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2501                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2502              Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2503   let Inst{31-27} = 0b11111;
2504   let Inst{26-23} = 0b0110;
2505   let Inst{22-20} = 0b110;
2506   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2507 }
2508
2509 def t2SMMLSR:T2FourReg<
2510         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2511                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2512           Requires<[IsThumb2, HasThumb2DSP]> {
2513   let Inst{31-27} = 0b11111;
2514   let Inst{26-23} = 0b0110;
2515   let Inst{22-20} = 0b110;
2516   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2517 }
2518
2519 multiclass T2I_smul<string opc, PatFrag opnode> {
2520   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2521               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2522               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2523                                       (sext_inreg rGPR:$Rm, i16)))]>,
2524           Requires<[IsThumb2, HasThumb2DSP]> {
2525     let Inst{31-27} = 0b11111;
2526     let Inst{26-23} = 0b0110;
2527     let Inst{22-20} = 0b001;
2528     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2529     let Inst{7-6} = 0b00;
2530     let Inst{5-4} = 0b00;
2531   }
2532
2533   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2534               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2535               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2536                                       (sra rGPR:$Rm, (i32 16))))]>,
2537           Requires<[IsThumb2, HasThumb2DSP]> {
2538     let Inst{31-27} = 0b11111;
2539     let Inst{26-23} = 0b0110;
2540     let Inst{22-20} = 0b001;
2541     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2542     let Inst{7-6} = 0b00;
2543     let Inst{5-4} = 0b01;
2544   }
2545
2546   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2547               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2548               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2549                                       (sext_inreg rGPR:$Rm, i16)))]>,
2550           Requires<[IsThumb2, HasThumb2DSP]> {
2551     let Inst{31-27} = 0b11111;
2552     let Inst{26-23} = 0b0110;
2553     let Inst{22-20} = 0b001;
2554     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2555     let Inst{7-6} = 0b00;
2556     let Inst{5-4} = 0b10;
2557   }
2558
2559   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2560               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2561               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2562                                       (sra rGPR:$Rm, (i32 16))))]>,
2563           Requires<[IsThumb2, HasThumb2DSP]> {
2564     let Inst{31-27} = 0b11111;
2565     let Inst{26-23} = 0b0110;
2566     let Inst{22-20} = 0b001;
2567     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2568     let Inst{7-6} = 0b00;
2569     let Inst{5-4} = 0b11;
2570   }
2571
2572   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2573               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2574               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2575                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2576           Requires<[IsThumb2, HasThumb2DSP]> {
2577     let Inst{31-27} = 0b11111;
2578     let Inst{26-23} = 0b0110;
2579     let Inst{22-20} = 0b011;
2580     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2581     let Inst{7-6} = 0b00;
2582     let Inst{5-4} = 0b00;
2583   }
2584
2585   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2586               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2587               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2588                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2589           Requires<[IsThumb2, HasThumb2DSP]> {
2590     let Inst{31-27} = 0b11111;
2591     let Inst{26-23} = 0b0110;
2592     let Inst{22-20} = 0b011;
2593     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2594     let Inst{7-6} = 0b00;
2595     let Inst{5-4} = 0b01;
2596   }
2597 }
2598
2599
2600 multiclass T2I_smla<string opc, PatFrag opnode> {
2601   def BB : T2FourReg<
2602         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2603               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2604               [(set rGPR:$Rd, (add rGPR:$Ra,
2605                                (opnode (sext_inreg rGPR:$Rn, i16),
2606                                        (sext_inreg rGPR:$Rm, i16))))]>,
2607            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2608     let Inst{31-27} = 0b11111;
2609     let Inst{26-23} = 0b0110;
2610     let Inst{22-20} = 0b001;
2611     let Inst{7-6} = 0b00;
2612     let Inst{5-4} = 0b00;
2613   }
2614
2615   def BT : T2FourReg<
2616        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2617              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2618              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2619                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2620            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2621     let Inst{31-27} = 0b11111;
2622     let Inst{26-23} = 0b0110;
2623     let Inst{22-20} = 0b001;
2624     let Inst{7-6} = 0b00;
2625     let Inst{5-4} = 0b01;
2626   }
2627
2628   def TB : T2FourReg<
2629         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2630               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2631               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2632                                                (sext_inreg rGPR:$Rm, i16))))]>,
2633            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2634     let Inst{31-27} = 0b11111;
2635     let Inst{26-23} = 0b0110;
2636     let Inst{22-20} = 0b001;
2637     let Inst{7-6} = 0b00;
2638     let Inst{5-4} = 0b10;
2639   }
2640
2641   def TT : T2FourReg<
2642         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2643               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2644              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2645                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2646            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2647     let Inst{31-27} = 0b11111;
2648     let Inst{26-23} = 0b0110;
2649     let Inst{22-20} = 0b001;
2650     let Inst{7-6} = 0b00;
2651     let Inst{5-4} = 0b11;
2652   }
2653
2654   def WB : T2FourReg<
2655         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2656               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2657               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2658                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2659            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2660     let Inst{31-27} = 0b11111;
2661     let Inst{26-23} = 0b0110;
2662     let Inst{22-20} = 0b011;
2663     let Inst{7-6} = 0b00;
2664     let Inst{5-4} = 0b00;
2665   }
2666
2667   def WT : T2FourReg<
2668         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2669               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2670               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2671                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2672            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2673     let Inst{31-27} = 0b11111;
2674     let Inst{26-23} = 0b0110;
2675     let Inst{22-20} = 0b011;
2676     let Inst{7-6} = 0b00;
2677     let Inst{5-4} = 0b01;
2678   }
2679 }
2680
2681 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2682 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2683
2684 // Halfword multiple accumulate long: SMLAL<x><y>
2685 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2686          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2687            [/* For disassembly only; pattern left blank */]>,
2688           Requires<[IsThumb2, HasThumb2DSP]>;
2689 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2690          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2691            [/* For disassembly only; pattern left blank */]>,
2692           Requires<[IsThumb2, HasThumb2DSP]>;
2693 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2694          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2695            [/* For disassembly only; pattern left blank */]>,
2696           Requires<[IsThumb2, HasThumb2DSP]>;
2697 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2698          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2699            [/* For disassembly only; pattern left blank */]>,
2700           Requires<[IsThumb2, HasThumb2DSP]>;
2701
2702 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2703 def t2SMUAD: T2ThreeReg_mac<
2704             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2705             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2706           Requires<[IsThumb2, HasThumb2DSP]> {
2707   let Inst{15-12} = 0b1111;
2708 }
2709 def t2SMUADX:T2ThreeReg_mac<
2710             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2711             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2712           Requires<[IsThumb2, HasThumb2DSP]> {
2713   let Inst{15-12} = 0b1111;
2714 }
2715 def t2SMUSD: T2ThreeReg_mac<
2716             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2717             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2718           Requires<[IsThumb2, HasThumb2DSP]> {
2719   let Inst{15-12} = 0b1111;
2720 }
2721 def t2SMUSDX:T2ThreeReg_mac<
2722             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2723             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2724           Requires<[IsThumb2, HasThumb2DSP]> {
2725   let Inst{15-12} = 0b1111;
2726 }
2727 def t2SMLAD   : T2FourReg_mac<
2728             0, 0b010, 0b0000, (outs rGPR:$Rd),
2729             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2730             "\t$Rd, $Rn, $Rm, $Ra", []>,
2731           Requires<[IsThumb2, HasThumb2DSP]>;
2732 def t2SMLADX  : T2FourReg_mac<
2733             0, 0b010, 0b0001, (outs rGPR:$Rd),
2734             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2735             "\t$Rd, $Rn, $Rm, $Ra", []>,
2736           Requires<[IsThumb2, HasThumb2DSP]>;
2737 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2738             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2739             "\t$Rd, $Rn, $Rm, $Ra", []>,
2740           Requires<[IsThumb2, HasThumb2DSP]>;
2741 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2742             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2743             "\t$Rd, $Rn, $Rm, $Ra", []>,
2744           Requires<[IsThumb2, HasThumb2DSP]>;
2745 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2746                         (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64, "smlald",
2747                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2748           Requires<[IsThumb2, HasThumb2DSP]>;
2749 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2750                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaldx",
2751                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2752           Requires<[IsThumb2, HasThumb2DSP]>;
2753 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2754                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlsld",
2755                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2756           Requires<[IsThumb2, HasThumb2DSP]>;
2757 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2758                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2759                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2760           Requires<[IsThumb2, HasThumb2DSP]>;
2761
2762 //===----------------------------------------------------------------------===//
2763 //  Division Instructions.
2764 //  Signed and unsigned division on v7-M
2765 //
2766 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2767                  "sdiv", "\t$Rd, $Rn, $Rm",
2768                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2769                  Requires<[HasDivide, IsThumb2]> {
2770   let Inst{31-27} = 0b11111;
2771   let Inst{26-21} = 0b011100;
2772   let Inst{20} = 0b1;
2773   let Inst{15-12} = 0b1111;
2774   let Inst{7-4} = 0b1111;
2775 }
2776
2777 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2778                  "udiv", "\t$Rd, $Rn, $Rm",
2779                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2780                  Requires<[HasDivide, IsThumb2]> {
2781   let Inst{31-27} = 0b11111;
2782   let Inst{26-21} = 0b011101;
2783   let Inst{20} = 0b1;
2784   let Inst{15-12} = 0b1111;
2785   let Inst{7-4} = 0b1111;
2786 }
2787
2788 //===----------------------------------------------------------------------===//
2789 //  Misc. Arithmetic Instructions.
2790 //
2791
2792 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2793       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2794   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2795   let Inst{31-27} = 0b11111;
2796   let Inst{26-22} = 0b01010;
2797   let Inst{21-20} = op1;
2798   let Inst{15-12} = 0b1111;
2799   let Inst{7-6} = 0b10;
2800   let Inst{5-4} = op2;
2801   let Rn{3-0} = Rm;
2802 }
2803
2804 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2805                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2806
2807 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2808                       "rbit", "\t$Rd, $Rm",
2809                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2810
2811 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2812                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2813
2814 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2815                        "rev16", ".w\t$Rd, $Rm",
2816                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2817
2818 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2819                        "revsh", ".w\t$Rd, $Rm",
2820                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2821
2822 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2823                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2824             (t2REVSH rGPR:$Rm)>;
2825
2826 def t2PKHBT : T2ThreeReg<
2827             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
2828                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2829                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2830                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2831                                            0xFFFF0000)))]>,
2832                   Requires<[HasT2ExtractPack, IsThumb2]> {
2833   let Inst{31-27} = 0b11101;
2834   let Inst{26-25} = 0b01;
2835   let Inst{24-20} = 0b01100;
2836   let Inst{5} = 0; // BT form
2837   let Inst{4} = 0;
2838
2839   bits<5> sh;
2840   let Inst{14-12} = sh{4-2};
2841   let Inst{7-6}   = sh{1-0};
2842 }
2843
2844 // Alternate cases for PKHBT where identities eliminate some nodes.
2845 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2846             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2847             Requires<[HasT2ExtractPack, IsThumb2]>;
2848 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2849             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2850             Requires<[HasT2ExtractPack, IsThumb2]>;
2851
2852 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2853 // will match the pattern below.
2854 def t2PKHTB : T2ThreeReg<
2855                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
2856                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2857                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2858                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2859                                             0xFFFF)))]>,
2860                   Requires<[HasT2ExtractPack, IsThumb2]> {
2861   let Inst{31-27} = 0b11101;
2862   let Inst{26-25} = 0b01;
2863   let Inst{24-20} = 0b01100;
2864   let Inst{5} = 1; // TB form
2865   let Inst{4} = 0;
2866
2867   bits<5> sh;
2868   let Inst{14-12} = sh{4-2};
2869   let Inst{7-6}   = sh{1-0};
2870 }
2871
2872 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2873 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2874 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2875             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2876             Requires<[HasT2ExtractPack, IsThumb2]>;
2877 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2878                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2879             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2880             Requires<[HasT2ExtractPack, IsThumb2]>;
2881
2882 //===----------------------------------------------------------------------===//
2883 //  Comparison Instructions...
2884 //
2885 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2886                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2887                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2888
2889 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2890             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2891 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2892             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2893 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2894             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2895
2896 let isCompare = 1, Defs = [CPSR] in {
2897    // shifted imm
2898    def t2CMNri : T2OneRegCmpImm<
2899                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iCMPi,
2900                 "cmn", ".w\t$Rn, $imm",
2901                 [(ARMcmn GPRnopc:$Rn, (ineg t2_so_imm:$imm))]> {
2902      let Inst{31-27} = 0b11110;
2903      let Inst{25} = 0;
2904      let Inst{24-21} = 0b1000;
2905      let Inst{20} = 1; // The S bit.
2906      let Inst{15} = 0;
2907      let Inst{11-8} = 0b1111; // Rd
2908    }
2909    // register
2910    def t2CMNzrr : T2TwoRegCmp<
2911                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iCMPr,
2912                 "cmn", ".w\t$Rn, $Rm",
2913                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2914                   GPRnopc:$Rn, rGPR:$Rm)]> {
2915      let Inst{31-27} = 0b11101;
2916      let Inst{26-25} = 0b01;
2917      let Inst{24-21} = 0b1000;
2918      let Inst{20} = 1; // The S bit.
2919      let Inst{14-12} = 0b000; // imm3
2920      let Inst{11-8} = 0b1111; // Rd
2921      let Inst{7-6} = 0b00; // imm2
2922      let Inst{5-4} = 0b00; // type
2923    }
2924    // shifted register
2925    def t2CMNzrs : T2OneRegCmpShiftedReg<
2926                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), IIC_iCMPsi,
2927                 "cmn", ".w\t$Rn, $ShiftedRm",
2928                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2929                   GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
2930      let Inst{31-27} = 0b11101;
2931      let Inst{26-25} = 0b01;
2932      let Inst{24-21} = 0b1000;
2933      let Inst{20} = 1; // The S bit.
2934      let Inst{11-8} = 0b1111; // Rd
2935    }
2936 }
2937
2938 // Assembler aliases w/o the ".w" suffix.
2939 // No alias here for 'rr' version as not all instantiations of this multiclass
2940 // want one (CMP in particular, does not).
2941 def : t2InstAlias<"cmn${p} $Rn, $imm",
2942    (t2CMNri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
2943 def : t2InstAlias<"cmn${p} $Rn, $shift",
2944    (t2CMNzrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
2945
2946 def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2947             (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2948
2949 def : T2Pat<(ARMcmpZ GPRnopc:$src, t2_so_imm_neg:$imm),
2950             (t2CMNri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2951
2952 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2953                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2954                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
2955 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2956                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2957                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
2958
2959 // Conditional moves
2960 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2961 // a two-value operand where a dag node expects two operands. :(
2962 let neverHasSideEffects = 1 in {
2963
2964 let isCommutable = 1, isSelect = 1 in
2965 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2966                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2967                             4, IIC_iCMOVr,
2968    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2969                 RegConstraint<"$false = $Rd">;
2970
2971 let isMoveImm = 1 in
2972 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2973                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2974                    4, IIC_iCMOVi,
2975 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2976                    RegConstraint<"$false = $Rd">;
2977
2978 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2979 let isCodeGenOnly = 1 in {
2980 let isMoveImm = 1 in
2981 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2982                       IIC_iCMOVi,
2983                       "movw", "\t$Rd, $imm", []>,
2984                       RegConstraint<"$false = $Rd"> {
2985   let Inst{31-27} = 0b11110;
2986   let Inst{25} = 1;
2987   let Inst{24-21} = 0b0010;
2988   let Inst{20} = 0; // The S bit.
2989   let Inst{15} = 0;
2990
2991   bits<4> Rd;
2992   bits<16> imm;
2993
2994   let Inst{11-8}  = Rd;
2995   let Inst{19-16} = imm{15-12};
2996   let Inst{26}    = imm{11};
2997   let Inst{14-12} = imm{10-8};
2998   let Inst{7-0}   = imm{7-0};
2999 }
3000
3001 let isMoveImm = 1 in
3002 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
3003                                (ins rGPR:$false, i32imm:$src, pred:$p),
3004                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
3005
3006 let isMoveImm = 1 in
3007 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
3008                    IIC_iCMOVi, "mvn", "\t$Rd, $imm",
3009 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
3010                    imm:$cc, CCR:$ccr))*/]>,
3011                    RegConstraint<"$false = $Rd"> {
3012   let Inst{31-27} = 0b11110;
3013   let Inst{25} = 0;
3014   let Inst{24-21} = 0b0011;
3015   let Inst{20} = 0; // The S bit.
3016   let Inst{19-16} = 0b1111; // Rn
3017   let Inst{15} = 0;
3018 }
3019
3020 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
3021                    string opc, string asm, list<dag> pattern>
3022   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
3023   let Inst{31-27} = 0b11101;
3024   let Inst{26-25} = 0b01;
3025   let Inst{24-21} = 0b0010;
3026   let Inst{20} = 0; // The S bit.
3027   let Inst{19-16} = 0b1111; // Rn
3028   let Inst{5-4} = opcod; // Shift type.
3029 }
3030 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
3031                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3032                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
3033                  RegConstraint<"$false = $Rd">;
3034 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
3035                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3036                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
3037                  RegConstraint<"$false = $Rd">;
3038 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
3039                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3040                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
3041                  RegConstraint<"$false = $Rd">;
3042 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
3043                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3044                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
3045                  RegConstraint<"$false = $Rd">;
3046 } // isCodeGenOnly = 1
3047
3048 } // neverHasSideEffects
3049
3050 //===----------------------------------------------------------------------===//
3051 // Atomic operations intrinsics
3052 //
3053
3054 // memory barriers protect the atomic sequences
3055 let hasSideEffects = 1 in {
3056 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3057                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3058                   Requires<[IsThumb, HasDB]> {
3059   bits<4> opt;
3060   let Inst{31-4} = 0xf3bf8f5;
3061   let Inst{3-0} = opt;
3062 }
3063 }
3064
3065 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3066                   "dsb", "\t$opt", []>,
3067                   Requires<[IsThumb, HasDB]> {
3068   bits<4> opt;
3069   let Inst{31-4} = 0xf3bf8f4;
3070   let Inst{3-0} = opt;
3071 }
3072
3073 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3074                   "isb", "\t$opt",
3075                   []>, Requires<[IsThumb, HasDB]> {
3076   bits<4> opt;
3077   let Inst{31-4} = 0xf3bf8f6;
3078   let Inst{3-0} = opt;
3079 }
3080
3081 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3082                 InstrItinClass itin, string opc, string asm, string cstr,
3083                 list<dag> pattern, bits<4> rt2 = 0b1111>
3084   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3085   let Inst{31-27} = 0b11101;
3086   let Inst{26-20} = 0b0001101;
3087   let Inst{11-8} = rt2;
3088   let Inst{7-6} = 0b01;
3089   let Inst{5-4} = opcod;
3090   let Inst{3-0} = 0b1111;
3091
3092   bits<4> addr;
3093   bits<4> Rt;
3094   let Inst{19-16} = addr;
3095   let Inst{15-12} = Rt;
3096 }
3097 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3098                 InstrItinClass itin, string opc, string asm, string cstr,
3099                 list<dag> pattern, bits<4> rt2 = 0b1111>
3100   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3101   let Inst{31-27} = 0b11101;
3102   let Inst{26-20} = 0b0001100;
3103   let Inst{11-8} = rt2;
3104   let Inst{7-6} = 0b01;
3105   let Inst{5-4} = opcod;
3106
3107   bits<4> Rd;
3108   bits<4> addr;
3109   bits<4> Rt;
3110   let Inst{3-0}  = Rd;
3111   let Inst{19-16} = addr;
3112   let Inst{15-12} = Rt;
3113 }
3114
3115 let mayLoad = 1 in {
3116 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3117                          AddrModeNone, 4, NoItinerary,
3118                          "ldrexb", "\t$Rt, $addr", "", []>;
3119 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3120                          AddrModeNone, 4, NoItinerary,
3121                          "ldrexh", "\t$Rt, $addr", "", []>;
3122 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3123                        AddrModeNone, 4, NoItinerary,
3124                        "ldrex", "\t$Rt, $addr", "", []> {
3125   bits<4> Rt;
3126   bits<12> addr;
3127   let Inst{31-27} = 0b11101;
3128   let Inst{26-20} = 0b0000101;
3129   let Inst{19-16} = addr{11-8};
3130   let Inst{15-12} = Rt;
3131   let Inst{11-8} = 0b1111;
3132   let Inst{7-0} = addr{7-0};
3133 }
3134 let hasExtraDefRegAllocReq = 1 in
3135 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
3136                          (ins addr_offset_none:$addr),
3137                          AddrModeNone, 4, NoItinerary,
3138                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3139                          [], {?, ?, ?, ?}> {
3140   bits<4> Rt2;
3141   let Inst{11-8} = Rt2;
3142 }
3143 }
3144
3145 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3146 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
3147                          (ins rGPR:$Rt, addr_offset_none:$addr),
3148                          AddrModeNone, 4, NoItinerary,
3149                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
3150 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
3151                          (ins rGPR:$Rt, addr_offset_none:$addr),
3152                          AddrModeNone, 4, NoItinerary,
3153                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
3154 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3155                              t2addrmode_imm0_1020s4:$addr),
3156                   AddrModeNone, 4, NoItinerary,
3157                   "strex", "\t$Rd, $Rt, $addr", "",
3158                   []> {
3159   bits<4> Rd;
3160   bits<4> Rt;
3161   bits<12> addr;
3162   let Inst{31-27} = 0b11101;
3163   let Inst{26-20} = 0b0000100;
3164   let Inst{19-16} = addr{11-8};
3165   let Inst{15-12} = Rt;
3166   let Inst{11-8}  = Rd;
3167   let Inst{7-0} = addr{7-0};
3168 }
3169 let hasExtraSrcRegAllocReq = 1 in
3170 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3171                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3172                          AddrModeNone, 4, NoItinerary,
3173                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3174                          {?, ?, ?, ?}> {
3175   bits<4> Rt2;
3176   let Inst{11-8} = Rt2;
3177 }
3178 }
3179
3180 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3181             Requires<[IsThumb2, HasV7]>  {
3182   let Inst{31-16} = 0xf3bf;
3183   let Inst{15-14} = 0b10;
3184   let Inst{13} = 0;
3185   let Inst{12} = 0;
3186   let Inst{11-8} = 0b1111;
3187   let Inst{7-4} = 0b0010;
3188   let Inst{3-0} = 0b1111;
3189 }
3190
3191 //===----------------------------------------------------------------------===//
3192 // SJLJ Exception handling intrinsics
3193 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3194 //   address and save #0 in R0 for the non-longjmp case.
3195 //   Since by its nature we may be coming from some other function to get
3196 //   here, and we're using the stack frame for the containing function to
3197 //   save/restore registers, we can't keep anything live in regs across
3198 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3199 //   when we get here from a longjmp(). We force everything out of registers
3200 //   except for our own input by listing the relevant registers in Defs. By
3201 //   doing so, we also cause the prologue/epilogue code to actively preserve
3202 //   all of the callee-saved resgisters, which is exactly what we want.
3203 //   $val is a scratch register for our use.
3204 let Defs =
3205   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3206     Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15],
3207   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3208   usesCustomInserter = 1 in {
3209   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3210                                AddrModeNone, 0, NoItinerary, "", "",
3211                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3212                              Requires<[IsThumb2, HasVFP2]>;
3213 }
3214
3215 let Defs =
3216   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3217   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3218   usesCustomInserter = 1 in {
3219   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3220                                AddrModeNone, 0, NoItinerary, "", "",
3221                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3222                                   Requires<[IsThumb2, NoVFP]>;
3223 }
3224
3225
3226 //===----------------------------------------------------------------------===//
3227 // Control-Flow Instructions
3228 //
3229
3230 // FIXME: remove when we have a way to marking a MI with these properties.
3231 // FIXME: Should pc be an implicit operand like PICADD, etc?
3232 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3233     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3234 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3235                                                    reglist:$regs, variable_ops),
3236                               4, IIC_iLoad_mBr, [],
3237             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3238                          RegConstraint<"$Rn = $wb">;
3239
3240 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3241 let isPredicable = 1 in
3242 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3243                  "b", ".w\t$target",
3244                  [(br bb:$target)]> {
3245   let Inst{31-27} = 0b11110;
3246   let Inst{15-14} = 0b10;
3247   let Inst{12} = 1;
3248
3249   bits<24> target;
3250   let Inst{26} = target{19};
3251   let Inst{11} = target{18};
3252   let Inst{13} = target{17};
3253   let Inst{25-16} = target{20-11};
3254   let Inst{10-0} = target{10-0};
3255   let DecoderMethod = "DecodeT2BInstruction";
3256 }
3257
3258 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3259 def t2BR_JT : t2PseudoInst<(outs),
3260           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3261            0, IIC_Br,
3262           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3263
3264 // FIXME: Add a non-pc based case that can be predicated.
3265 def t2TBB_JT : t2PseudoInst<(outs),
3266         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3267
3268 def t2TBH_JT : t2PseudoInst<(outs),
3269         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3270
3271 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3272                     "tbb", "\t$addr", []> {
3273   bits<4> Rn;
3274   bits<4> Rm;
3275   let Inst{31-20} = 0b111010001101;
3276   let Inst{19-16} = Rn;
3277   let Inst{15-5} = 0b11110000000;
3278   let Inst{4} = 0; // B form
3279   let Inst{3-0} = Rm;
3280
3281   let DecoderMethod = "DecodeThumbTableBranch";
3282 }
3283
3284 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3285                    "tbh", "\t$addr", []> {
3286   bits<4> Rn;
3287   bits<4> Rm;
3288   let Inst{31-20} = 0b111010001101;
3289   let Inst{19-16} = Rn;
3290   let Inst{15-5} = 0b11110000000;
3291   let Inst{4} = 1; // H form
3292   let Inst{3-0} = Rm;
3293
3294   let DecoderMethod = "DecodeThumbTableBranch";
3295 }
3296 } // isNotDuplicable, isIndirectBranch
3297
3298 } // isBranch, isTerminator, isBarrier
3299
3300 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3301 // a two-value operand where a dag node expects ", "two operands. :(
3302 let isBranch = 1, isTerminator = 1 in
3303 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3304                 "b", ".w\t$target",
3305                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3306   let Inst{31-27} = 0b11110;
3307   let Inst{15-14} = 0b10;
3308   let Inst{12} = 0;
3309
3310   bits<4> p;
3311   let Inst{25-22} = p;
3312
3313   bits<21> target;
3314   let Inst{26} = target{20};
3315   let Inst{11} = target{19};
3316   let Inst{13} = target{18};
3317   let Inst{21-16} = target{17-12};
3318   let Inst{10-0} = target{11-1};
3319
3320   let DecoderMethod = "DecodeThumb2BCCInstruction";
3321 }
3322
3323 // Tail calls. The IOS version of thumb tail calls uses a t2 branch, so
3324 // it goes here.
3325 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3326   // IOS version.
3327   let Uses = [SP] in
3328   def tTAILJMPd: tPseudoExpand<(outs),
3329                    (ins uncondbrtarget:$dst, pred:$p),
3330                    4, IIC_Br, [],
3331                    (t2B uncondbrtarget:$dst, pred:$p)>,
3332                  Requires<[IsThumb2, IsIOS]>;
3333 }
3334
3335 // IT block
3336 let Defs = [ITSTATE] in
3337 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3338                     AddrModeNone, 2,  IIC_iALUx,
3339                     "it$mask\t$cc", "", []> {
3340   // 16-bit instruction.
3341   let Inst{31-16} = 0x0000;
3342   let Inst{15-8} = 0b10111111;
3343
3344   bits<4> cc;
3345   bits<4> mask;
3346   let Inst{7-4} = cc;
3347   let Inst{3-0} = mask;
3348
3349   let DecoderMethod = "DecodeIT";
3350 }
3351
3352 // Branch and Exchange Jazelle -- for disassembly only
3353 // Rm = Inst{19-16}
3354 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3355   bits<4> func;
3356   let Inst{31-27} = 0b11110;
3357   let Inst{26} = 0;
3358   let Inst{25-20} = 0b111100;
3359   let Inst{19-16} = func;
3360   let Inst{15-0} = 0b1000111100000000;
3361 }
3362
3363 // Compare and branch on zero / non-zero
3364 let isBranch = 1, isTerminator = 1 in {
3365   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3366                   "cbz\t$Rn, $target", []>,
3367               T1Misc<{0,0,?,1,?,?,?}>,
3368               Requires<[IsThumb2]> {
3369     // A8.6.27
3370     bits<6> target;
3371     bits<3> Rn;
3372     let Inst{9}   = target{5};
3373     let Inst{7-3} = target{4-0};
3374     let Inst{2-0} = Rn;
3375   }
3376
3377   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3378                   "cbnz\t$Rn, $target", []>,
3379               T1Misc<{1,0,?,1,?,?,?}>,
3380               Requires<[IsThumb2]> {
3381     // A8.6.27
3382     bits<6> target;
3383     bits<3> Rn;
3384     let Inst{9}   = target{5};
3385     let Inst{7-3} = target{4-0};
3386     let Inst{2-0} = Rn;
3387   }
3388 }
3389
3390
3391 // Change Processor State is a system instruction.
3392 // FIXME: Since the asm parser has currently no clean way to handle optional
3393 // operands, create 3 versions of the same instruction. Once there's a clean
3394 // framework to represent optional operands, change this behavior.
3395 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3396             !strconcat("cps", asm_op), []> {
3397   bits<2> imod;
3398   bits<3> iflags;
3399   bits<5> mode;
3400   bit M;
3401
3402   let Inst{31-27} = 0b11110;
3403   let Inst{26}    = 0;
3404   let Inst{25-20} = 0b111010;
3405   let Inst{19-16} = 0b1111;
3406   let Inst{15-14} = 0b10;
3407   let Inst{12}    = 0;
3408   let Inst{10-9}  = imod;
3409   let Inst{8}     = M;
3410   let Inst{7-5}   = iflags;
3411   let Inst{4-0}   = mode;
3412   let DecoderMethod = "DecodeT2CPSInstruction";
3413 }
3414
3415 let M = 1 in
3416   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3417                       "$imod.w\t$iflags, $mode">;
3418 let mode = 0, M = 0 in
3419   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3420                       "$imod.w\t$iflags">;
3421 let imod = 0, iflags = 0, M = 1 in
3422   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
3423
3424 // A6.3.4 Branches and miscellaneous control
3425 // Table A6-14 Change Processor State, and hint instructions
3426 def t2HINT : T2I<(outs), (ins imm0_255:$imm), NoItinerary, "hint", "\t$imm",[]>{
3427   bits<8> imm;
3428   let Inst{31-8} = 0b111100111010111110000000;
3429   let Inst{7-0} = imm;
3430 }
3431
3432 def : t2InstAlias<"hint$p.w $imm", (t2HINT imm0_255:$imm, pred:$p)>;
3433 def : t2InstAlias<"nop$p.w", (t2HINT 0, pred:$p)>;
3434 def : t2InstAlias<"yield$p.w", (t2HINT 1, pred:$p)>;
3435 def : t2InstAlias<"wfe$p.w", (t2HINT 2, pred:$p)>;
3436 def : t2InstAlias<"wfi$p.w", (t2HINT 3, pred:$p)>;
3437 def : t2InstAlias<"sev$p.w", (t2HINT 4, pred:$p)>;
3438
3439 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3440   bits<4> opt;
3441   let Inst{31-20} = 0b111100111010;
3442   let Inst{19-16} = 0b1111;
3443   let Inst{15-8} = 0b10000000;
3444   let Inst{7-4} = 0b1111;
3445   let Inst{3-0} = opt;
3446 }
3447
3448 // Secure Monitor Call is a system instruction.
3449 // Option = Inst{19-16}
3450 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt", []> {
3451   let Inst{31-27} = 0b11110;
3452   let Inst{26-20} = 0b1111111;
3453   let Inst{15-12} = 0b1000;
3454
3455   bits<4> opt;
3456   let Inst{19-16} = opt;
3457 }
3458
3459 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
3460             string opc, string asm, list<dag> pattern>
3461   : T2I<oops, iops, itin, opc, asm, pattern> {
3462   bits<5> mode;
3463   let Inst{31-25} = 0b1110100;
3464   let Inst{24-23} = Op;
3465   let Inst{22} = 0;
3466   let Inst{21} = W;
3467   let Inst{20-16} = 0b01101;
3468   let Inst{15-5} = 0b11000000000;
3469   let Inst{4-0} = mode{4-0};
3470 }
3471
3472 // Store Return State is a system instruction.
3473 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3474                         "srsdb", "\tsp!, $mode", []>;
3475 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3476                      "srsdb","\tsp, $mode", []>;
3477 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3478                         "srsia","\tsp!, $mode", []>;
3479 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3480                      "srsia","\tsp, $mode", []>;
3481
3482 // Return From Exception is a system instruction.
3483 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3484           string opc, string asm, list<dag> pattern>
3485   : T2I<oops, iops, itin, opc, asm, pattern> {
3486   let Inst{31-20} = op31_20{11-0};
3487
3488   bits<4> Rn;
3489   let Inst{19-16} = Rn;
3490   let Inst{15-0} = 0xc000;
3491 }
3492
3493 def t2RFEDBW : T2RFE<0b111010000011,
3494                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3495                    [/* For disassembly only; pattern left blank */]>;
3496 def t2RFEDB  : T2RFE<0b111010000001,
3497                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3498                    [/* For disassembly only; pattern left blank */]>;
3499 def t2RFEIAW : T2RFE<0b111010011011,
3500                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3501                    [/* For disassembly only; pattern left blank */]>;
3502 def t2RFEIA  : T2RFE<0b111010011001,
3503                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3504                    [/* For disassembly only; pattern left blank */]>;
3505
3506 //===----------------------------------------------------------------------===//
3507 // Non-Instruction Patterns
3508 //
3509
3510 // 32-bit immediate using movw + movt.
3511 // This is a single pseudo instruction to make it re-materializable.
3512 // FIXME: Remove this when we can do generalized remat.
3513 let isReMaterializable = 1, isMoveImm = 1 in
3514 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3515                             [(set rGPR:$dst, (i32 imm:$src))]>,
3516                             Requires<[IsThumb, HasV6T2]>;
3517
3518 // Pseudo instruction that combines movw + movt + add pc (if pic).
3519 // It also makes it possible to rematerialize the instructions.
3520 // FIXME: Remove this when we can do generalized remat and when machine licm
3521 // can properly the instructions.
3522 let isReMaterializable = 1 in {
3523 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3524                                 IIC_iMOVix2addpc,
3525                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3526                           Requires<[IsThumb2, UseMovt]>;
3527
3528 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3529                               IIC_iMOVix2,
3530                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3531                           Requires<[IsThumb2, UseMovt]>;
3532 }
3533
3534 // ConstantPool, GlobalAddress, and JumpTable
3535 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3536            Requires<[IsThumb2, DontUseMovt]>;
3537 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3538 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3539            Requires<[IsThumb2, UseMovt]>;
3540
3541 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3542             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3543
3544 // Pseudo instruction that combines ldr from constpool and add pc. This should
3545 // be expanded into two instructions late to allow if-conversion and
3546 // scheduling.
3547 let canFoldAsLoad = 1, isReMaterializable = 1 in
3548 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3549                    IIC_iLoadiALU,
3550               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3551                                            imm:$cp))]>,
3552                Requires<[IsThumb2]>;
3553
3554 // Pseudo isntruction that combines movs + predicated rsbmi
3555 // to implement integer ABS
3556 let usesCustomInserter = 1, Defs = [CPSR] in {
3557 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
3558                        NoItinerary, []>, Requires<[IsThumb2]>;
3559 }
3560
3561 //===----------------------------------------------------------------------===//
3562 // Coprocessor load/store -- for disassembly only
3563 //
3564 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm>
3565   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3566   let Inst{31-28} = op31_28;
3567   let Inst{27-25} = 0b110;
3568 }
3569
3570 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm> {
3571   def _OFFSET : T2CI<op31_28,
3572                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3573                      asm, "\t$cop, $CRd, $addr"> {
3574     bits<13> addr;
3575     bits<4> cop;
3576     bits<4> CRd;
3577     let Inst{24} = 1; // P = 1
3578     let Inst{23} = addr{8};
3579     let Inst{22} = Dbit;
3580     let Inst{21} = 0; // W = 0
3581     let Inst{20} = load;
3582     let Inst{19-16} = addr{12-9};
3583     let Inst{15-12} = CRd;
3584     let Inst{11-8} = cop;
3585     let Inst{7-0} = addr{7-0};
3586     let DecoderMethod = "DecodeCopMemInstruction";
3587   }
3588   def _PRE : T2CI<op31_28,
3589                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3590                   asm, "\t$cop, $CRd, $addr!"> {
3591     bits<13> addr;
3592     bits<4> cop;
3593     bits<4> CRd;
3594     let Inst{24} = 1; // P = 1
3595     let Inst{23} = addr{8};
3596     let Inst{22} = Dbit;
3597     let Inst{21} = 1; // W = 1
3598     let Inst{20} = load;
3599     let Inst{19-16} = addr{12-9};
3600     let Inst{15-12} = CRd;
3601     let Inst{11-8} = cop;
3602     let Inst{7-0} = addr{7-0};
3603     let DecoderMethod = "DecodeCopMemInstruction";
3604   }
3605   def _POST: T2CI<op31_28,
3606                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3607                                postidx_imm8s4:$offset),
3608                  asm, "\t$cop, $CRd, $addr, $offset"> {
3609     bits<9> offset;
3610     bits<4> addr;
3611     bits<4> cop;
3612     bits<4> CRd;
3613     let Inst{24} = 0; // P = 0
3614     let Inst{23} = offset{8};
3615     let Inst{22} = Dbit;
3616     let Inst{21} = 1; // W = 1
3617     let Inst{20} = load;
3618     let Inst{19-16} = addr;
3619     let Inst{15-12} = CRd;
3620     let Inst{11-8} = cop;
3621     let Inst{7-0} = offset{7-0};
3622     let DecoderMethod = "DecodeCopMemInstruction";
3623   }
3624   def _OPTION : T2CI<op31_28, (outs),
3625                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3626                           coproc_option_imm:$option),
3627       asm, "\t$cop, $CRd, $addr, $option"> {
3628     bits<8> option;
3629     bits<4> addr;
3630     bits<4> cop;
3631     bits<4> CRd;
3632     let Inst{24} = 0; // P = 0
3633     let Inst{23} = 1; // U = 1
3634     let Inst{22} = Dbit;
3635     let Inst{21} = 0; // W = 0
3636     let Inst{20} = load;
3637     let Inst{19-16} = addr;
3638     let Inst{15-12} = CRd;
3639     let Inst{11-8} = cop;
3640     let Inst{7-0} = option;
3641     let DecoderMethod = "DecodeCopMemInstruction";
3642   }
3643 }
3644
3645 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc">;
3646 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl">;
3647 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc">;
3648 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl">;
3649 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2">;
3650 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l">;
3651 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2">;
3652 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l">;
3653
3654
3655 //===----------------------------------------------------------------------===//
3656 // Move between special register and ARM core register -- for disassembly only
3657 //
3658 // Move to ARM core register from Special Register
3659
3660 // A/R class MRS.
3661 //
3662 // A/R class can only move from CPSR or SPSR.
3663 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr",
3664                   []>, Requires<[IsThumb2,IsARClass]> {
3665   bits<4> Rd;
3666   let Inst{31-12} = 0b11110011111011111000;
3667   let Inst{11-8} = Rd;
3668   let Inst{7-0} = 0b0000;
3669 }
3670
3671 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
3672
3673 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3674                    []>, Requires<[IsThumb2,IsARClass]> {
3675   bits<4> Rd;
3676   let Inst{31-12} = 0b11110011111111111000;
3677   let Inst{11-8} = Rd;
3678   let Inst{7-0} = 0b0000;
3679 }
3680
3681 // M class MRS.
3682 //
3683 // This MRS has a mask field in bits 7-0 and can take more values than
3684 // the A/R class (a full msr_mask).
3685 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$mask), NoItinerary,
3686                   "mrs", "\t$Rd, $mask", []>,
3687               Requires<[IsThumb,IsMClass]> {
3688   bits<4> Rd;
3689   bits<8> mask;
3690   let Inst{31-12} = 0b11110011111011111000;
3691   let Inst{11-8} = Rd;
3692   let Inst{19-16} = 0b1111;
3693   let Inst{7-0} = mask;
3694 }
3695
3696
3697 // Move from ARM core register to Special Register
3698 //
3699 // A/R class MSR.
3700 //
3701 // No need to have both system and application versions, the encodings are the
3702 // same and the assembly parser has no way to distinguish between them. The mask
3703 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3704 // the mask with the fields to be accessed in the special register.
3705 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
3706                    NoItinerary, "msr", "\t$mask, $Rn", []>,
3707                Requires<[IsThumb2,IsARClass]> {
3708   bits<5> mask;
3709   bits<4> Rn;
3710   let Inst{31-21} = 0b11110011100;
3711   let Inst{20}    = mask{4}; // R Bit
3712   let Inst{19-16} = Rn;
3713   let Inst{15-12} = 0b1000;
3714   let Inst{11-8}  = mask{3-0};
3715   let Inst{7-0}   = 0;
3716 }
3717
3718 // M class MSR.
3719 //
3720 // Move from ARM core register to Special Register
3721 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
3722                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
3723               Requires<[IsThumb,IsMClass]> {
3724   bits<12> SYSm;
3725   bits<4> Rn;
3726   let Inst{31-21} = 0b11110011100;
3727   let Inst{20}    = 0b0;
3728   let Inst{19-16} = Rn;
3729   let Inst{15-12} = 0b1000;
3730   let Inst{11-0}  = SYSm;
3731 }
3732
3733
3734 //===----------------------------------------------------------------------===//
3735 // Move between coprocessor and ARM core register
3736 //
3737
3738 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3739                   list<dag> pattern>
3740   : T2Cop<Op, oops, iops,
3741           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3742           pattern> {
3743   let Inst{27-24} = 0b1110;
3744   let Inst{20} = direction;
3745   let Inst{4} = 1;
3746
3747   bits<4> Rt;
3748   bits<4> cop;
3749   bits<3> opc1;
3750   bits<3> opc2;
3751   bits<4> CRm;
3752   bits<4> CRn;
3753
3754   let Inst{15-12} = Rt;
3755   let Inst{11-8}  = cop;
3756   let Inst{23-21} = opc1;
3757   let Inst{7-5}   = opc2;
3758   let Inst{3-0}   = CRm;
3759   let Inst{19-16} = CRn;
3760 }
3761
3762 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3763                    list<dag> pattern = []>
3764   : T2Cop<Op, (outs),
3765           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3766           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3767   let Inst{27-24} = 0b1100;
3768   let Inst{23-21} = 0b010;
3769   let Inst{20} = direction;
3770
3771   bits<4> Rt;
3772   bits<4> Rt2;
3773   bits<4> cop;
3774   bits<4> opc1;
3775   bits<4> CRm;
3776
3777   let Inst{15-12} = Rt;
3778   let Inst{19-16} = Rt2;
3779   let Inst{11-8}  = cop;
3780   let Inst{7-4}   = opc1;
3781   let Inst{3-0}   = CRm;
3782 }
3783
3784 /* from ARM core register to coprocessor */
3785 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3786            (outs),
3787            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3788                 c_imm:$CRm, imm0_7:$opc2),
3789            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3790                          imm:$CRm, imm:$opc2)]>;
3791 def : t2InstAlias<"mcr $cop, $opc1, $Rt, $CRn, $CRm",
3792                   (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3793                          c_imm:$CRm, 0)>;
3794 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3795              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3796                           c_imm:$CRm, imm0_7:$opc2),
3797              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3798                             imm:$CRm, imm:$opc2)]>;
3799 def : t2InstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
3800                   (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3801                           c_imm:$CRm, 0)>;
3802
3803 /* from coprocessor to ARM core register */
3804 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3805              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3806                                   c_imm:$CRm, imm0_7:$opc2), []>;
3807 def : t2InstAlias<"mrc $cop, $opc1, $Rt, $CRn, $CRm",
3808                   (t2MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3809                          c_imm:$CRm, 0)>;
3810
3811 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3812              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3813                                   c_imm:$CRm, imm0_7:$opc2), []>;
3814 def : t2InstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
3815                   (t2MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3816                           c_imm:$CRm, 0)>;
3817
3818 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3819               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3820
3821 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3822               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3823
3824
3825 /* from ARM core register to coprocessor */
3826 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3827                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3828                                        imm:$CRm)]>;
3829 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3830                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3831                                            GPR:$Rt2, imm:$CRm)]>;
3832 /* from coprocessor to ARM core register */
3833 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3834
3835 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3836
3837 //===----------------------------------------------------------------------===//
3838 // Other Coprocessor Instructions.
3839 //
3840
3841 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3842                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3843                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3844                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3845                                imm:$CRm, imm:$opc2)]> {
3846   let Inst{27-24} = 0b1110;
3847
3848   bits<4> opc1;
3849   bits<4> CRn;
3850   bits<4> CRd;
3851   bits<4> cop;
3852   bits<3> opc2;
3853   bits<4> CRm;
3854
3855   let Inst{3-0}   = CRm;
3856   let Inst{4}     = 0;
3857   let Inst{7-5}   = opc2;
3858   let Inst{11-8}  = cop;
3859   let Inst{15-12} = CRd;
3860   let Inst{19-16} = CRn;
3861   let Inst{23-20} = opc1;
3862 }
3863
3864 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3865                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3866                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3867                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3868                                   imm:$CRm, imm:$opc2)]> {
3869   let Inst{27-24} = 0b1110;
3870
3871   bits<4> opc1;
3872   bits<4> CRn;
3873   bits<4> CRd;
3874   bits<4> cop;
3875   bits<3> opc2;
3876   bits<4> CRm;
3877
3878   let Inst{3-0}   = CRm;
3879   let Inst{4}     = 0;
3880   let Inst{7-5}   = opc2;
3881   let Inst{11-8}  = cop;
3882   let Inst{15-12} = CRd;
3883   let Inst{19-16} = CRn;
3884   let Inst{23-20} = opc1;
3885 }
3886
3887
3888
3889 //===----------------------------------------------------------------------===//
3890 // Non-Instruction Patterns
3891 //
3892
3893 // SXT/UXT with no rotate
3894 let AddedComplexity = 16 in {
3895 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3896            Requires<[IsThumb2]>;
3897 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3898            Requires<[IsThumb2]>;
3899 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3900            Requires<[HasT2ExtractPack, IsThumb2]>;
3901 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3902             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3903            Requires<[HasT2ExtractPack, IsThumb2]>;
3904 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3905             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3906            Requires<[HasT2ExtractPack, IsThumb2]>;
3907 }
3908
3909 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3910            Requires<[IsThumb2]>;
3911 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3912            Requires<[IsThumb2]>;
3913 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3914             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3915            Requires<[HasT2ExtractPack, IsThumb2]>;
3916 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3917             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3918            Requires<[HasT2ExtractPack, IsThumb2]>;
3919
3920 // Atomic load/store patterns
3921 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3922             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3923 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3924             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3925 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3926             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3927 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3928             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3929 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3930             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3931 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3932             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3933 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3934             (t2LDRi12   t2addrmode_imm12:$addr)>;
3935 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3936             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3937 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3938             (t2LDRs     t2addrmode_so_reg:$addr)>;
3939 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3940             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3941 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3942             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3943 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3944             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3945 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3946             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3947 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3948             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3949 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3950             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3951 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3952             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3953 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3954             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3955 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3956             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3957
3958
3959 //===----------------------------------------------------------------------===//
3960 // Assembler aliases
3961 //
3962
3963 // Aliases for ADC without the ".w" optional width specifier.
3964 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
3965                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3966 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
3967                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3968                            pred:$p, cc_out:$s)>;
3969
3970 // Aliases for SBC without the ".w" optional width specifier.
3971 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
3972                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3973 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
3974                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3975                            pred:$p, cc_out:$s)>;
3976
3977 // Aliases for ADD without the ".w" optional width specifier.
3978 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
3979         (t2ADDri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3980 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
3981            (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3982 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
3983               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3984 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
3985                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3986                            pred:$p, cc_out:$s)>;
3987 // ... and with the destination and source register combined.
3988 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
3989       (t2ADDri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3990 def : t2InstAlias<"add${p} $Rdn, $imm",
3991            (t2ADDri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
3992 def : t2InstAlias<"add${s}${p} $Rdn, $Rm",
3993             (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3994 def : t2InstAlias<"add${s}${p} $Rdn, $ShiftedRm",
3995                   (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
3996                            pred:$p, cc_out:$s)>;
3997
3998 // add w/ negative immediates is just a sub.
3999 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4000         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4001                  cc_out:$s)>;
4002 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4003            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4004 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4005       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4006                cc_out:$s)>;
4007 def : t2InstAlias<"add${p} $Rdn, $imm",
4008            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4009
4010 def : t2InstAlias<"add${s}${p}.w $Rd, $Rn, $imm",
4011         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4012                  cc_out:$s)>;
4013 def : t2InstAlias<"addw${p} $Rd, $Rn, $imm",
4014            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4015 def : t2InstAlias<"add${s}${p}.w $Rdn, $imm",
4016       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4017                cc_out:$s)>;
4018 def : t2InstAlias<"addw${p} $Rdn, $imm",
4019            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4020
4021
4022 // Aliases for SUB without the ".w" optional width specifier.
4023 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
4024         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4025 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
4026            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4027 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
4028               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4029 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
4030                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4031                            pred:$p, cc_out:$s)>;
4032 // ... and with the destination and source register combined.
4033 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
4034       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4035 def : t2InstAlias<"sub${p} $Rdn, $imm",
4036            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4037 def : t2InstAlias<"sub${s}${p}.w $Rdn, $Rm",
4038             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4039 def : t2InstAlias<"sub${s}${p} $Rdn, $Rm",
4040             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4041 def : t2InstAlias<"sub${s}${p} $Rdn, $ShiftedRm",
4042                   (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4043                            pred:$p, cc_out:$s)>;
4044
4045 // Alias for compares without the ".w" optional width specifier.
4046 def : t2InstAlias<"cmn${p} $Rn, $Rm",
4047                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4048 def : t2InstAlias<"teq${p} $Rn, $Rm",
4049                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4050 def : t2InstAlias<"tst${p} $Rn, $Rm",
4051                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4052
4053 // Memory barriers
4054 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb, HasDB]>;
4055 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb, HasDB]>;
4056 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb, HasDB]>;
4057
4058 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
4059 // width specifier.
4060 def : t2InstAlias<"ldr${p} $Rt, $addr",
4061                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4062 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4063                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4064 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4065                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4066 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4067                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4068 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4069                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4070
4071 def : t2InstAlias<"ldr${p} $Rt, $addr",
4072                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4073 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4074                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4075 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4076                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4077 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4078                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4079 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4080                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4081
4082 def : t2InstAlias<"ldr${p} $Rt, $addr",
4083                   (t2LDRpci GPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4084 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4085                   (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4086 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4087                   (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4088 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4089                   (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4090 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4091                   (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4092
4093 // Alias for MVN with(out) the ".w" optional width specifier.
4094 def : t2InstAlias<"mvn${s}${p}.w $Rd, $imm",
4095            (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4096 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
4097            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
4098 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
4099            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
4100
4101 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4102 // shift amount is zero (i.e., unspecified).
4103 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4104                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4105             Requires<[HasT2ExtractPack, IsThumb2]>;
4106 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4107                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4108             Requires<[HasT2ExtractPack, IsThumb2]>;
4109
4110 // PUSH/POP aliases for STM/LDM
4111 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4112 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4113 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4114 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4115
4116 // STMIA/STMIA_UPD aliases w/o the optional .w suffix
4117 def : t2InstAlias<"stm${p} $Rn, $regs",
4118                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4119 def : t2InstAlias<"stm${p} $Rn!, $regs",
4120                   (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4121
4122 // LDMIA/LDMIA_UPD aliases w/o the optional .w suffix
4123 def : t2InstAlias<"ldm${p} $Rn, $regs",
4124                   (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4125 def : t2InstAlias<"ldm${p} $Rn!, $regs",
4126                   (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4127
4128 // STMDB/STMDB_UPD aliases w/ the optional .w suffix
4129 def : t2InstAlias<"stmdb${p}.w $Rn, $regs",
4130                   (t2STMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4131 def : t2InstAlias<"stmdb${p}.w $Rn!, $regs",
4132                   (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4133
4134 // LDMDB/LDMDB_UPD aliases w/ the optional .w suffix
4135 def : t2InstAlias<"ldmdb${p}.w $Rn, $regs",
4136                   (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4137 def : t2InstAlias<"ldmdb${p}.w $Rn!, $regs",
4138                   (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4139
4140 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
4141 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4142 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4143 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4144
4145
4146 // Alias for RSB without the ".w" optional width specifier, and with optional
4147 // implied destination register.
4148 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
4149            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4150 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
4151            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4152 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
4153            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4154 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
4155            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
4156                     cc_out:$s)>;
4157
4158 // SSAT/USAT optional shift operand.
4159 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4160                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4161 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4162                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4163
4164 // STM w/o the .w suffix.
4165 def : t2InstAlias<"stm${p} $Rn, $regs",
4166                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4167
4168 // Alias for STR, STRB, and STRH without the ".w" optional
4169 // width specifier.
4170 def : t2InstAlias<"str${p} $Rt, $addr",
4171                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4172 def : t2InstAlias<"strb${p} $Rt, $addr",
4173                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4174 def : t2InstAlias<"strh${p} $Rt, $addr",
4175                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4176
4177 def : t2InstAlias<"str${p} $Rt, $addr",
4178                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4179 def : t2InstAlias<"strb${p} $Rt, $addr",
4180                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4181 def : t2InstAlias<"strh${p} $Rt, $addr",
4182                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4183
4184 // Extend instruction optional rotate operand.
4185 def : t2InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4186                 (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4187 def : t2InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4188                 (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4189 def : t2InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4190                 (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4191
4192 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
4193                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4194 def : t2InstAlias<"sxtb16${p} $Rd, $Rm",
4195                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4196 def : t2InstAlias<"sxth${p} $Rd, $Rm",
4197                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4198 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
4199                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4200 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
4201                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4202
4203 def : t2InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4204                 (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4205 def : t2InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4206                 (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4207 def : t2InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4208                 (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4209 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
4210                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4211 def : t2InstAlias<"uxtb16${p} $Rd, $Rm",
4212                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4213 def : t2InstAlias<"uxth${p} $Rd, $Rm",
4214                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4215
4216 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
4217                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4218 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
4219                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4220
4221 // Extend instruction w/o the ".w" optional width specifier.
4222 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
4223                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4224 def : t2InstAlias<"uxtb16${p} $Rd, $Rm$rot",
4225                   (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4226 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
4227                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4228
4229 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
4230                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4231 def : t2InstAlias<"sxtb16${p} $Rd, $Rm$rot",
4232                   (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4233 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
4234                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4235
4236
4237 // "mov Rd, t2_so_imm_not" can be handled via "mvn" in assembly, just like
4238 // for isel.
4239 def : t2InstAlias<"mov${p} $Rd, $imm",
4240                   (t2MVNi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4241 def : t2InstAlias<"mvn${p} $Rd, $imm",
4242                   (t2MOVi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4243 // Same for AND <--> BIC
4244 def : t2InstAlias<"bic${s}${p} $Rd, $Rn, $imm",
4245                   (t2ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4246                            pred:$p, cc_out:$s)>;
4247 def : t2InstAlias<"bic${s}${p} $Rdn, $imm",
4248                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4249                            pred:$p, cc_out:$s)>;
4250 def : t2InstAlias<"and${s}${p} $Rd, $Rn, $imm",
4251                   (t2BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4252                            pred:$p, cc_out:$s)>;
4253 def : t2InstAlias<"and${s}${p} $Rdn, $imm",
4254                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4255                            pred:$p, cc_out:$s)>;
4256 // Likewise, "add Rd, t2_so_imm_neg" -> sub
4257 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4258                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm,
4259                            pred:$p, cc_out:$s)>;
4260 def : t2InstAlias<"add${s}${p} $Rd, $imm",
4261                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rd, t2_so_imm_neg:$imm,
4262                            pred:$p, cc_out:$s)>;
4263 // Same for CMP <--> CMN via t2_so_imm_neg
4264 def : t2InstAlias<"cmp${p} $Rd, $imm",
4265                   (t2CMNri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4266 def : t2InstAlias<"cmn${p} $Rd, $imm",
4267                   (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4268
4269
4270 // Wide 'mul' encoding can be specified with only two operands.
4271 def : t2InstAlias<"mul${p} $Rn, $Rm",
4272                   (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p)>;
4273
4274 // "neg" is and alias for "rsb rd, rn, #0"
4275 def : t2InstAlias<"neg${s}${p} $Rd, $Rm",
4276                   (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s)>;
4277
4278 // MOV so_reg assembler pseudos. InstAlias isn't expressive enough for
4279 // these, unfortunately.
4280 def t2MOVsi: t2AsmPseudo<"mov${p} $Rd, $shift",
4281                          (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4282 def t2MOVSsi: t2AsmPseudo<"movs${p} $Rd, $shift",
4283                           (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4284
4285 def t2MOVsr: t2AsmPseudo<"mov${p} $Rd, $shift",
4286                          (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4287 def t2MOVSsr: t2AsmPseudo<"movs${p} $Rd, $shift",
4288                           (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4289
4290 // ADR w/o the .w suffix
4291 def : t2InstAlias<"adr${p} $Rd, $addr",
4292                   (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p)>;
4293
4294 // LDR(literal) w/ alternate [pc, #imm] syntax.
4295 def t2LDRpcrel   : t2AsmPseudo<"ldr${p} $Rt, $addr",
4296                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4297 def t2LDRBpcrel  : t2AsmPseudo<"ldrb${p} $Rt, $addr",
4298                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4299 def t2LDRHpcrel  : t2AsmPseudo<"ldrh${p} $Rt, $addr",
4300                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4301 def t2LDRSBpcrel  : t2AsmPseudo<"ldrsb${p} $Rt, $addr",
4302                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4303 def t2LDRSHpcrel  : t2AsmPseudo<"ldrsh${p} $Rt, $addr",
4304                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4305     // Version w/ the .w suffix.
4306 def : t2InstAlias<"ldr${p}.w $Rt, $addr",
4307                   (t2LDRpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4308 def : t2InstAlias<"ldrb${p}.w $Rt, $addr",
4309                   (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4310 def : t2InstAlias<"ldrh${p}.w $Rt, $addr",
4311                   (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4312 def : t2InstAlias<"ldrsb${p}.w $Rt, $addr",
4313                   (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4314 def : t2InstAlias<"ldrsh${p}.w $Rt, $addr",
4315                   (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4316
4317 def : t2InstAlias<"add${p} $Rd, pc, $imm",
4318                   (t2ADR rGPR:$Rd, imm0_4095:$imm, pred:$p)>;