lib/Target/ARM/ARMInstrVFP.td

   1 //===- ARMInstrVFP.td - VFP support for ARM ----------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI    : SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  15 def SDT_ITOF    : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  16 def SDT_CMPFP0  : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  17 def SDT_VMOVDRR : SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  18                                        SDTCisSameAs<1, 2>]>;
  19
  20 def arm_ftoui  : SDNode<"ARMISD::FTOUI",   SDT_FTOI>;
  21 def arm_ftosi  : SDNode<"ARMISD::FTOSI",   SDT_FTOI>;
  22 def arm_sitof  : SDNode<"ARMISD::SITOF",   SDT_ITOF>;
  23 def arm_uitof  : SDNode<"ARMISD::UITOF",   SDT_ITOF>;
  24 def arm_fmstat : SDNode<"ARMISD::FMSTAT",  SDTNone, [SDNPInFlag, SDNPOutFlag]>;
  25 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",   SDT_ARMCmp, [SDNPOutFlag]>;
  26 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0", SDT_CMPFP0, [SDNPOutFlag]>;
  27 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR", SDT_VMOVDRR>;
  28
  29
  30 //===----------------------------------------------------------------------===//
  31 // Operand Definitions.
  32 //
  33
  34 def vfp_f32imm : Operand<f32>,
  35                  PatLeaf<(f32 fpimm), [{
  36       return ARM::getVFPf32Imm(N->getValueAPF()) != -1;
  37     }]> {
  38   let PrintMethod = "printVFPf32ImmOperand";
  39 }
  40
  41 def vfp_f64imm : Operand<f64>,
  42                  PatLeaf<(f64 fpimm), [{
  43       return ARM::getVFPf64Imm(N->getValueAPF()) != -1;
  44     }]> {
  45   let PrintMethod = "printVFPf64ImmOperand";
  46 }
  47
  48
  49 //===----------------------------------------------------------------------===//
  50 //  Load / store Instructions.
  51 //
  52
  53 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  54 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$Dd), (ins addrmode5:$addr),
  55                  IIC_fpLoad64, "vldr", ".64\t$Dd, $addr",
  56                  [(set DPR:$Dd, (f64 (load addrmode5:$addr)))]>;
  57
  58 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$dst), (ins addrmode5:$addr),
  59                  IIC_fpLoad32, "vldr", ".32\t$dst, $addr",
  60                  [(set SPR:$dst, (load addrmode5:$addr))]>;
  61 } // canFoldAsLoad
  62
  63 def VSTRD  : ADI5<0b1101, 0b00, (outs), (ins DPR:$src, addrmode5:$addr),
  64                  IIC_fpStore64, "vstr", ".64\t$src, $addr",
  65                  [(store (f64 DPR:$src), addrmode5:$addr)]>;
  66
  67 def VSTRS  : ASI5<0b1101, 0b00, (outs), (ins SPR:$src, addrmode5:$addr),
  68                  IIC_fpStore32, "vstr", ".32\t$src, $addr",
  69                  [(store SPR:$src, addrmode5:$addr)]>;
  70
  71 //===----------------------------------------------------------------------===//
  72 //  Load / store multiple Instructions.
  73 //
  74
  75 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
  76     isCodeGenOnly = 1 in {
  77 def VLDMD : AXDI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$dsts,
  78                            variable_ops), IndexModeNone, IIC_fpLoad_m,
  79                   "vldm${addr:submode}${p}\t$addr, $dsts", "", []> {
  80   let Inst{20} = 1;
  81 }
  82
  83 def VLDMS : AXSI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$dsts,
  84                            variable_ops), IndexModeNone, IIC_fpLoad_m,
  85                   "vldm${addr:submode}${p}\t$addr, $dsts", "", []> {
  86   let Inst{20} = 1;
  87 }
  88
  89 def VLDMD_UPD : AXDI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
  90                                        reglist:$dsts, variable_ops),
  91                       IndexModeUpd, IIC_fpLoad_mu,
  92                       "vldm${addr:submode}${p}\t$addr!, $dsts",
  93                       "$addr.addr = $wb", []> {
  94   let Inst{20} = 1;
  95 }
  96
  97 def VLDMS_UPD : AXSI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
  98                                        reglist:$dsts, variable_ops),
  99                       IndexModeUpd, IIC_fpLoad_mu,
 100                       "vldm${addr:submode}${p}\t$addr!, $dsts",
 101                       "$addr.addr = $wb", []> {
 102   let Inst{20} = 1;
 103 }
 104 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
 105
 106 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
 107     isCodeGenOnly = 1 in {
 108 def VSTMD : AXDI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$srcs,
 109                            variable_ops), IndexModeNone, IIC_fpStore_m,
 110                   "vstm${addr:submode}${p}\t$addr, $srcs", "", []> {
 111   let Inst{20} = 0;
 112 }
 113
 114 def VSTMS : AXSI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$srcs,
 115                            variable_ops), IndexModeNone, IIC_fpStore_m,
 116                   "vstm${addr:submode}${p}\t$addr, $srcs", "", []> {
 117   let Inst{20} = 0;
 118 }
 119
 120 def VSTMD_UPD : AXDI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
 121                                        reglist:$srcs, variable_ops),
 122                       IndexModeUpd, IIC_fpStore_mu,
 123                       "vstm${addr:submode}${p}\t$addr!, $srcs",
 124                       "$addr.addr = $wb", []> {
 125   let Inst{20} = 0;
 126 }
 127
 128 def VSTMS_UPD : AXSI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
 129                                        reglist:$srcs, variable_ops),
 130                       IndexModeUpd, IIC_fpStore_mu,
 131                       "vstm${addr:submode}${p}\t$addr!, $srcs",
 132                       "$addr.addr = $wb", []> {
 133   let Inst{20} = 0;
 134 }
 135 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
 136
 137 // FLDMX, FSTMX - mixing S/D registers for pre-armv6 cores
 138
 139 //===----------------------------------------------------------------------===//
 140 // FP Binary Operations.
 141 //
 142
 143 def VADDD  : ADbI<0b11100, 0b11, 0, 0,
 144                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 145                   IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 146                   [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 147
 148 def VADDS  : ASbIn<0b11100, 0b11, 0, 0,
 149                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 150                    IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 151                    [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]>;
 152
 153 def VSUBD  : ADbI<0b11100, 0b11, 1, 0,
 154                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 155                   IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 156                   [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 157
 158 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0,
 159                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 160                    IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 161                    [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]>;
 162
 163 def VDIVD  : ADbI<0b11101, 0b00, 0, 0,
 164                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 165                   IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 166                   [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 167
 168 def VDIVS  : ASbI<0b11101, 0b00, 0, 0,
 169                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 170                   IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 171                   [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 172
 173 def VMULD  : ADbI<0b11100, 0b10, 0, 0,
 174                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 175                   IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 176                   [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 177
 178 def VMULS  : ASbIn<0b11100, 0b10, 0, 0,
 179                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 180                    IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 181                    [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]>;
 182
 183 def VNMULD : ADbI<0b11100, 0b10, 1, 0,
 184                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 185                   IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 186                   [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 187
 188 def VNMULS : ASbI<0b11100, 0b10, 1, 0,
 189                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 190                   IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 191                   [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]>;
 192
 193 // Match reassociated forms only if not sign dependent rounding.
 194 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 195           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 196 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 197           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 198
 199 // These are encoded as unary instructions.
 200 let Defs = [FPSCR] in {
 201 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0,
 202                   (outs), (ins DPR:$Dd, DPR:$Dm),
 203                   IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 204                   [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]>;
 205
 206 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0,
 207                   (outs), (ins SPR:$Sd, SPR:$Sm),
 208                   IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 209                   [(arm_cmpfp SPR:$Sd, SPR:$Sm)]>;
 210
 211 // FIXME: Verify encoding after integrated assembler is working.
 212 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0,
 213                   (outs), (ins DPR:$Dd, DPR:$Dm),
 214                   IIC_fpCMP64, "vcmp", ".f64\t$Dd, $Dm",
 215                   [/* For disassembly only; pattern left blank */]>;
 216
 217 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0,
 218                   (outs), (ins SPR:$Sd, SPR:$Sm),
 219                   IIC_fpCMP32, "vcmp", ".f32\t$Sd, $Sm",
 220                   [/* For disassembly only; pattern left blank */]>;
 221 }
 222
 223 //===----------------------------------------------------------------------===//
 224 // FP Unary Operations.
 225 //
 226
 227 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0,
 228                   (outs DPR:$Dd), (ins DPR:$Dm),
 229                   IIC_fpUNA64, "vabs", ".f64\t$Dd, $Dm",
 230                   [(set DPR:$Dd, (fabs (f64 DPR:$Dm)))]>;
 231
 232 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,
 233                    (outs SPR:$Sd), (ins SPR:$Sm),
 234                    IIC_fpUNA32, "vabs", ".f32\t$Sd, $Sm",
 235                    [(set SPR:$Sd, (fabs SPR:$Sm))]>;
 236
 237 let Defs = [FPSCR] in {
 238 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0,
 239                    (outs), (ins DPR:$Dd),
 240                    IIC_fpCMP64, "vcmpe", ".f64\t$Dd, #0",
 241                    [(arm_cmpfp0 (f64 DPR:$Dd))]> {
 242   let Inst{3-0} = 0b0000;
 243   let Inst{5}   = 0;
 244 }
 245
 246 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0,
 247                    (outs), (ins SPR:$Sd),
 248                    IIC_fpCMP32, "vcmpe", ".f32\t$Sd, #0",
 249                    [(arm_cmpfp0 SPR:$Sd)]> {
 250   let Inst{3-0} = 0b0000;
 251   let Inst{5}   = 0;
 252 }
 253
 254 // FIXME: Verify encoding after integrated assembler is working.
 255 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0,
 256                    (outs), (ins DPR:$Dd),
 257                    IIC_fpCMP64, "vcmp", ".f64\t$Dd, #0",
 258                    [/* For disassembly only; pattern left blank */]> {
 259   let Inst{3-0} = 0b0000;
 260   let Inst{5}   = 0;
 261 }
 262
 263 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0,
 264                    (outs), (ins SPR:$Sd),
 265                    IIC_fpCMP32, "vcmp", ".f32\t$Sd, #0",
 266                    [/* For disassembly only; pattern left blank */]> {
 267   let Inst{3-0} = 0b0000;
 268   let Inst{5}   = 0;
 269 }
 270 }
 271
 272 def VCVTDS  : ASuI<0b11101, 0b11, 0b0111, 0b11, 0,
 273                    (outs DPR:$Dd), (ins SPR:$Sm),
 274                    IIC_fpCVTDS, "vcvt", ".f64.f32\t$Dd, $Sm",
 275                    [(set DPR:$Dd, (fextend SPR:$Sm))]> {
 276   // Instruction operands.
 277   bits<5> Dd;
 278   bits<5> Sm;
 279
 280   // Encode instruction operands.
 281   let Inst{3-0}   = Sm{4-1};
 282   let Inst{5}     = Sm{0};
 283   let Inst{15-12} = Dd{3-0};
 284   let Inst{22}    = Dd{4};
 285 }
 286
 287 // Special case encoding: bits 11-8 is 0b1011.
 288 def VCVTSD  : VFPAI<(outs SPR:$Sd), (ins DPR:$Dm), VFPUnaryFrm,
 289                     IIC_fpCVTSD, "vcvt", ".f32.f64\t$Sd, $Dm",
 290                     [(set SPR:$Sd, (fround DPR:$Dm))]> {
 291   // Instruction operands.
 292   bits<5> Sd;
 293   bits<5> Dm;
 294
 295   // Encode instruction operands.
 296   let Inst{3-0}   = Dm{3-0};
 297   let Inst{5}     = Dm{4};
 298   let Inst{15-12} = Sd{4-1};
 299   let Inst{22}    = Sd{0};
 300
 301   let Inst{27-23} = 0b11101;
 302   let Inst{21-16} = 0b110111;
 303   let Inst{11-8}  = 0b1011;
 304   let Inst{7-6}   = 0b11;
 305   let Inst{4}     = 0;
 306 }
 307
 308 // Between half-precision and single-precision.  For disassembly only.
 309
 310 // FIXME: Verify encoding after integrated assembler is working.
 311 def VCVTBSH: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 312                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$dst, $a",
 313                  [/* For disassembly only; pattern left blank */]>;
 314
 315 def : ARMPat<(f32_to_f16 SPR:$a),
 316              (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 317
 318 def VCVTBHS: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 319                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$dst, $a",
 320                  [/* For disassembly only; pattern left blank */]>;
 321
 322 def : ARMPat<(f16_to_f32 GPR:$a),
 323              (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 324
 325 def VCVTTSH: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 326                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$dst, $a",
 327                  [/* For disassembly only; pattern left blank */]>;
 328
 329 def VCVTTHS: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 330                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$dst, $a",
 331                  [/* For disassembly only; pattern left blank */]>;
 332
 333 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 334                   (outs DPR:$Dd), (ins DPR:$Dm),
 335                   IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 336                   [(set DPR:$Dd, (fneg (f64 DPR:$Dm)))]>;
 337
 338 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,
 339                    (outs SPR:$Sd), (ins SPR:$Sm),
 340                    IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 341                    [(set SPR:$Sd, (fneg SPR:$Sm))]>;
 342
 343 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0,
 344                   (outs DPR:$Dd), (ins DPR:$Dm),
 345                   IIC_fpSQRT64, "vsqrt", ".f64\t$Dd, $Dm",
 346                   [(set DPR:$Dd, (fsqrt (f64 DPR:$Dm)))]>;
 347
 348 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0,
 349                   (outs SPR:$Sd), (ins SPR:$Sm),
 350                   IIC_fpSQRT32, "vsqrt", ".f32\t$Sd, $Sm",
 351                   [(set SPR:$Sd, (fsqrt SPR:$Sm))]>;
 352
 353 let neverHasSideEffects = 1 in {
 354 def VMOVD  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 355                   (outs DPR:$Dd), (ins DPR:$Dm),
 356                   IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm", []>;
 357
 358 def VMOVS  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 359                   (outs SPR:$Sd), (ins SPR:$Sm),
 360                   IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm", []>;
 361 } // neverHasSideEffects
 362
 363 //===----------------------------------------------------------------------===//
 364 // FP <-> GPR Copies.  Int <-> FP Conversions.
 365 //
 366
 367 def VMOVRS : AVConv2I<0b11100001, 0b1010,
 368                       (outs GPR:$Rt), (ins SPR:$Sn),
 369                       IIC_fpMOVSI, "vmov", "\t$Rt, $Sn",
 370                       [(set GPR:$Rt, (bitconvert SPR:$Sn))]> {
 371   // Instruction operands.
 372   bits<4> Rt;
 373   bits<5> Sn;
 374
 375   // Encode instruction operands.
 376   let Inst{19-16} = Sn{4-1};
 377   let Inst{7}     = Sn{0};
 378   let Inst{15-12} = Rt;
 379
 380   let Inst{6-5}   = 0b00;
 381   let Inst{3-0}   = 0b0000;
 382 }
 383
 384 def VMOVSR : AVConv4I<0b11100000, 0b1010,
 385                       (outs SPR:$Sn), (ins GPR:$Rt),
 386                       IIC_fpMOVIS, "vmov", "\t$Sn, $Rt",
 387                       [(set SPR:$Sn, (bitconvert GPR:$Rt))]> {
 388   // Instruction operands.
 389   bits<5> Sn;
 390   bits<4> Rt;
 391
 392   // Encode instruction operands.
 393   let Inst{19-16} = Sn{4-1};
 394   let Inst{7}     = Sn{0};
 395   let Inst{15-12} = Rt;
 396
 397   let Inst{6-5}   = 0b00;
 398   let Inst{3-0}   = 0b0000;
 399 }
 400
 401 let neverHasSideEffects = 1 in {
 402 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 403                         (outs GPR:$Rt, GPR:$Rt2), (ins DPR:$Dm),
 404                         IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $Dm",
 405                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 406   // Instruction operands.
 407   bits<5> Dm;
 408   bits<4> Rt;
 409   bits<4> Rt2;
 410
 411   // Encode instruction operands.
 412   let Inst{3-0}   = Dm{3-0};
 413   let Inst{5}     = Dm{4};
 414   let Inst{15-12} = Rt;
 415   let Inst{19-16} = Rt2;
 416
 417   let Inst{7-6} = 0b00;
 418 }
 419
 420 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 421                       (outs GPR:$wb, GPR:$dst2), (ins SPR:$src1, SPR:$src2),
 422                  IIC_fpMOVDI, "vmov", "\t$wb, $dst2, $src1, $src2",
 423                  [/* For disassembly only; pattern left blank */]> {
 424   let Inst{7-6} = 0b00;
 425 }
 426 } // neverHasSideEffects
 427
 428 // FMDHR: GPR -> SPR
 429 // FMDLR: GPR -> SPR
 430
 431 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 432                       (outs DPR:$Dm), (ins GPR:$Rt, GPR:$Rt2),
 433                       IIC_fpMOVID, "vmov", "\t$Dm, $Rt, $Rt2",
 434                       [(set DPR:$Dm, (arm_fmdrr GPR:$Rt, GPR:$Rt2))]> {
 435   // Instruction operands.
 436   bits<5> Dm;
 437   bits<4> Rt;
 438   bits<4> Rt2;
 439
 440   // Encode instruction operands.
 441   let Inst{3-0}   = Dm{3-0};
 442   let Inst{5}     = Dm{4};
 443   let Inst{15-12} = Rt;
 444   let Inst{19-16} = Rt2;
 445
 446   let Inst{7-6}   = 0b00;
 447 }
 448
 449 let neverHasSideEffects = 1 in
 450 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 451                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 452                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 453                 [/* For disassembly only; pattern left blank */]> {
 454   let Inst{7-6} = 0b00;
 455 }
 456
 457 // FMRDH: SPR -> GPR
 458 // FMRDL: SPR -> GPR
 459 // FMRRS: SPR -> GPR
 460 // FMRX:  SPR system reg -> GPR
 461 // FMSRR: GPR -> SPR
 462 // FMXR:  GPR -> VFP system reg
 463
 464
 465 // Int -> FP:
 466
 467 class AVConv1IDs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 468                         bits<4> opcod4, dag oops, dag iops,
 469                         InstrItinClass itin, string opc, string asm,
 470                         list<dag> pattern>
 471   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 472              pattern> {
 473   // Instruction operands.
 474   bits<5> Dd;
 475   bits<5> Sm;
 476
 477   // Encode instruction operands.
 478   let Inst{3-0}   = Sm{4-1};
 479   let Inst{5}     = Sm{0};
 480   let Inst{15-12} = Dd{3-0};
 481   let Inst{22}    = Dd{4};
 482 }
 483
 484 class AVConv1InSs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 485                          bits<4> opcod4, dag oops, dag iops,InstrItinClass itin,
 486                          string opc, string asm, list<dag> pattern>
 487   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 488               pattern> {
 489   // Instruction operands.
 490   bits<5> Sd;
 491   bits<5> Sm;
 492
 493   // Encode instruction operands.
 494   let Inst{3-0}   = Sm{4-1};
 495   let Inst{5}     = Sm{0};
 496   let Inst{15-12} = Sd{4-1};
 497   let Inst{22}    = Sd{0};
 498 }
 499
 500 def VSITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 501                                (outs DPR:$Dd), (ins SPR:$Sm),
 502                                IIC_fpCVTID, "vcvt", ".f64.s32\t$Dd, $Sm",
 503                                [(set DPR:$Dd, (f64 (arm_sitof SPR:$Sm)))]> {
 504   let Inst{7} = 1; // s32
 505 }
 506
 507 def VSITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 508                                 (outs SPR:$Sd),(ins SPR:$Sm),
 509                                 IIC_fpCVTIS, "vcvt", ".f32.s32\t$Sd, $Sm",
 510                                 [(set SPR:$Sd, (arm_sitof SPR:$Sm))]> {
 511   let Inst{7} = 1; // s32
 512 }
 513
 514 def VUITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 515                                (outs DPR:$Dd), (ins SPR:$Sm),
 516                                IIC_fpCVTID, "vcvt", ".f64.u32\t$Dd, $Sm",
 517                                [(set DPR:$Dd, (f64 (arm_uitof SPR:$Sm)))]> {
 518   let Inst{7} = 0; // u32
 519 }
 520
 521 def VUITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 522                                 (outs SPR:$Sd), (ins SPR:$Sm),
 523                                 IIC_fpCVTIS, "vcvt", ".f32.u32\t$Sd, $Sm",
 524                                 [(set SPR:$Sd, (arm_uitof SPR:$Sm))]> {
 525   let Inst{7} = 0; // u32
 526 }
 527
 528 // FP -> Int:
 529
 530 class AVConv1IsD_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 531                         bits<4> opcod4, dag oops, dag iops,
 532                         InstrItinClass itin, string opc, string asm,
 533                         list<dag> pattern>
 534   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 535              pattern> {
 536   // Instruction operands.
 537   bits<5> Sd;
 538   bits<5> Dm;
 539
 540   // Encode instruction operands.
 541   let Inst{3-0}   = Dm{3-0};
 542   let Inst{5}     = Dm{4};
 543   let Inst{15-12} = Sd{4-1};
 544   let Inst{22}    = Sd{0};
 545 }
 546
 547 class AVConv1InsS_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 548                          bits<4> opcod4, dag oops, dag iops,
 549                          InstrItinClass itin, string opc, string asm,
 550                          list<dag> pattern>
 551   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 552               pattern> {
 553   // Instruction operands.
 554   bits<5> Sd;
 555   bits<5> Sm;
 556
 557   // Encode instruction operands.
 558   let Inst{3-0}   = Sm{4-1};
 559   let Inst{5}     = Sm{0};
 560   let Inst{15-12} = Sd{4-1};
 561   let Inst{22}    = Sd{0};
 562 }
 563
 564 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 565 def VTOSIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 566                                 (outs SPR:$Sd), (ins DPR:$Dm),
 567                                 IIC_fpCVTDI, "vcvt", ".s32.f64\t$Sd, $Dm",
 568                                 [(set SPR:$Sd, (arm_ftosi (f64 DPR:$Dm)))]> {
 569   let Inst{7} = 1; // Z bit
 570 }
 571
 572 def VTOSIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 573                                  (outs SPR:$Sd), (ins SPR:$Sm),
 574                                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$Sd, $Sm",
 575                                  [(set SPR:$Sd, (arm_ftosi SPR:$Sm))]> {
 576   let Inst{7} = 1; // Z bit
 577 }
 578
 579 def VTOUIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 580                                (outs SPR:$Sd), (ins DPR:$Dm),
 581                                IIC_fpCVTDI, "vcvt", ".u32.f64\t$Sd, $Dm",
 582                                [(set SPR:$Sd, (arm_ftoui (f64 DPR:$Dm)))]> {
 583   let Inst{7} = 1; // Z bit
 584 }
 585
 586 def VTOUIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 587                                  (outs SPR:$Sd), (ins SPR:$Sm),
 588                                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$Sd, $Sm",
 589                                  [(set SPR:$Sd, (arm_ftoui SPR:$Sm))]> {
 590   let Inst{7} = 1; // Z bit
 591 }
 592
 593 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
 594 // For disassembly only.
 595 let Uses = [FPSCR] in {
 596 // FIXME: Verify encoding after integrated assembler is working.
 597 def VTOSIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 598                                 (outs SPR:$Sd), (ins DPR:$Dm),
 599                                 IIC_fpCVTDI, "vcvtr", ".s32.f64\t$Sd, $Dm",
 600                                 [(set SPR:$Sd, (int_arm_vcvtr (f64 DPR:$Dm)))]>{
 601   let Inst{7} = 0; // Z bit
 602 }
 603
 604 def VTOSIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 605                                  (outs SPR:$Sd), (ins SPR:$Sm),
 606                                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$Sd, $Sm",
 607                                  [(set SPR:$Sd, (int_arm_vcvtr SPR:$Sm))]> {
 608   let Inst{7} = 0; // Z bit
 609 }
 610
 611 def VTOUIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 612                                 (outs SPR:$Sd), (ins DPR:$Dm),
 613                                 IIC_fpCVTDI, "vcvtr", ".u32.f64\t$Sd, $Dm",
 614                                 [(set SPR:$Sd, (int_arm_vcvtru(f64 DPR:$Dm)))]>{
 615   let Inst{7} = 0; // Z bit
 616 }
 617
 618 def VTOUIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 619                                  (outs SPR:$Sd), (ins SPR:$Sm),
 620                                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$Sd, $Sm",
 621                                  [(set SPR:$Sd, (int_arm_vcvtru SPR:$Sm))]> {
 622   let Inst{7} = 0; // Z bit
 623 }
 624 }
 625
 626 // Convert between floating-point and fixed-point
 627 // Data type for fixed-point naming convention:
 628 //   S16 (U=0, sx=0) -> SH
 629 //   U16 (U=1, sx=0) -> UH
 630 //   S32 (U=0, sx=1) -> SL
 631 //   U32 (U=1, sx=1) -> UL
 632
 633 let Constraints = "$a = $dst" in {
 634
 635 // FP to Fixed-Point:
 636
 637 // FIXME: Marking these as codegen only seems wrong. They are real
 638 //        instructions(?)
 639 let isCodeGenOnly = 1 in {
 640 def VTOSHS : AVConv1XI<0b11101, 0b11, 0b1110, 0b1010, 0,
 641                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 642                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits",
 643                  [/* For disassembly only; pattern left blank */]>;
 644
 645 def VTOUHS : AVConv1XI<0b11101, 0b11, 0b1111, 0b1010, 0,
 646                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 647                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits",
 648                  [/* For disassembly only; pattern left blank */]>;
 649
 650 def VTOSLS : AVConv1XI<0b11101, 0b11, 0b1110, 0b1010, 1,
 651                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 652                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits",
 653                  [/* For disassembly only; pattern left blank */]>;
 654
 655 def VTOULS : AVConv1XI<0b11101, 0b11, 0b1111, 0b1010, 1,
 656                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 657                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits",
 658                  [/* For disassembly only; pattern left blank */]>;
 659
 660 def VTOSHD : AVConv1XI<0b11101, 0b11, 0b1110, 0b1011, 0,
 661                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 662                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits",
 663                  [/* For disassembly only; pattern left blank */]>;
 664
 665 def VTOUHD : AVConv1XI<0b11101, 0b11, 0b1111, 0b1011, 0,
 666                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 667                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits",
 668                  [/* For disassembly only; pattern left blank */]>;
 669
 670 def VTOSLD : AVConv1XI<0b11101, 0b11, 0b1110, 0b1011, 1,
 671                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 672                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits",
 673                  [/* For disassembly only; pattern left blank */]>;
 674
 675 def VTOULD : AVConv1XI<0b11101, 0b11, 0b1111, 0b1011, 1,
 676                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 677                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits",
 678                  [/* For disassembly only; pattern left blank */]>;
 679 } // End of 'let isCodeGenOnly = 1 in'
 680
 681 // Fixed-Point to FP:
 682
 683 let isCodeGenOnly = 1 in {
 684 def VSHTOS : AVConv1XI<0b11101, 0b11, 0b1010, 0b1010, 0,
 685                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 686                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits",
 687                  [/* For disassembly only; pattern left blank */]>;
 688
 689 def VUHTOS : AVConv1XI<0b11101, 0b11, 0b1011, 0b1010, 0,
 690                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 691                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits",
 692                  [/* For disassembly only; pattern left blank */]>;
 693
 694 def VSLTOS : AVConv1XI<0b11101, 0b11, 0b1010, 0b1010, 1,
 695                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 696                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits",
 697                  [/* For disassembly only; pattern left blank */]>;
 698
 699 def VULTOS : AVConv1XI<0b11101, 0b11, 0b1011, 0b1010, 1,
 700                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 701                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits",
 702                  [/* For disassembly only; pattern left blank */]>;
 703
 704 def VSHTOD : AVConv1XI<0b11101, 0b11, 0b1010, 0b1011, 0,
 705                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 706                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits",
 707                  [/* For disassembly only; pattern left blank */]>;
 708
 709 def VUHTOD : AVConv1XI<0b11101, 0b11, 0b1011, 0b1011, 0,
 710                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 711                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits",
 712                  [/* For disassembly only; pattern left blank */]>;
 713
 714 def VSLTOD : AVConv1XI<0b11101, 0b11, 0b1010, 0b1011, 1,
 715                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 716                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits",
 717                  [/* For disassembly only; pattern left blank */]>;
 718
 719 def VULTOD : AVConv1XI<0b11101, 0b11, 0b1011, 0b1011, 1,
 720                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 721                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits",
 722                  [/* For disassembly only; pattern left blank */]>;
 723 } // End of 'let isCodeGenOnly = 1 in'
 724
 725 } // End of 'let Constraints = "$src = $dst" in'
 726
 727 //===----------------------------------------------------------------------===//
 728 // FP FMA Operations.
 729 //
 730
 731 class ADbI_vmlX_Encode<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4,
 732                        dag oops, dag iops, InstrItinClass itin, string opc,
 733                        string asm, list<dag> pattern>
 734   : ADbI_vmlX<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
 735   // Instruction operands.
 736   bits<5> Dd;
 737   bits<5> Dn;
 738   bits<5> Dm;
 739
 740   // Encode instruction operands.
 741   let Inst{19-16} = Dn{3-0};
 742   let Inst{7}     = Dn{4};
 743   let Inst{15-12} = Dd{3-0};
 744   let Inst{22}    = Dd{4};
 745   let Inst{3-0}   = Dm{3-0};
 746   let Inst{5}     = Dm{4};
 747 }
 748
 749 def VMLAD : ADbI_vmlX_Encode<0b11100, 0b00, 0, 0,
 750                              (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
 751                              IIC_fpMAC64, "vmla", ".f64\t$Dd, $Dn, $Dm",
 752                              [(set DPR:$Dd, (fadd (fmul DPR:$Dn, DPR:$Dm),
 753                                                   (f64 DPR:$Ddin)))]>,
 754                              RegConstraint<"$Ddin = $Dd">;
 755
 756 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
 757                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
 758                   IIC_fpMAC32, "vmla", ".f32\t$Sd, $Sn, $Sm",
 759                   [(set SPR:$Sd, (fadd (fmul SPR:$Sn, SPR:$Sm),
 760                                        SPR:$Sdin))]>,
 761               RegConstraint<"$Sdin = $Sd">;
 762
 763 def : Pat<(fadd DPR:$dstin, (fmul DPR:$a, (f64 DPR:$b))),
 764           (VMLAD DPR:$dstin, DPR:$a, DPR:$b)>, Requires<[DontUseNEONForFP]>;
 765 def : Pat<(fadd SPR:$dstin, (fmul SPR:$a, SPR:$b)),
 766           (VMLAS SPR:$dstin, SPR:$a, SPR:$b)>, Requires<[DontUseNEONForFP]>;
 767
 768 def VMLSD : ADbI_vmlX_Encode<0b11100, 0b00, 1, 0,
 769                              (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
 770                              IIC_fpMAC64, "vmls", ".f64\t$Dd, $Dn, $Dm",
 771                              [(set DPR:$Dd, (fadd (fneg (fmul DPR:$Dn,DPR:$Dm)),
 772                                                         (f64 DPR:$Ddin)))]>,
 773                              RegConstraint<"$Ddin = $Dd">;
 774
 775 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
 776                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
 777                   IIC_fpMAC32, "vmls", ".f32\t$Sd, $Sn, $Sm",
 778                   [(set SPR:$Sd, (fadd (fneg (fmul SPR:$Sn, SPR:$Sm)),
 779                                        SPR:$Sdin))]>,
 780               RegConstraint<"$Sdin = $Sd">;
 781
 782 def : Pat<(fsub DPR:$dstin, (fmul DPR:$a, (f64 DPR:$b))),
 783           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>, Requires<[DontUseNEONForFP]>;
 784 def : Pat<(fsub SPR:$dstin, (fmul SPR:$a, SPR:$b)),
 785           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>, Requires<[DontUseNEONForFP]>;
 786
 787 def VNMLAD : ADbI_vmlX_Encode<0b11100, 0b01, 1, 0,
 788                               (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
 789                               IIC_fpMAC64, "vnmla", ".f64\t$Dd, $Dn, $Dm",
 790                               [(set DPR:$Dd,(fsub (fneg (fmul DPR:$Dn,DPR:$Dm)),
 791                                                   (f64 DPR:$Ddin)))]>,
 792                 RegConstraint<"$Ddin = $Dd">;
 793
 794 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
 795                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
 796                   IIC_fpMAC32, "vnmla", ".f32\t$Sd, $Sn, $Sm",
 797                   [(set SPR:$Sd, (fsub (fneg (fmul SPR:$Sn, SPR:$Sm)),
 798                                        SPR:$Sdin))]>,
 799                 RegConstraint<"$Sdin = $Sd">;
 800
 801 def : Pat<(fsub (fneg (fmul DPR:$a, (f64 DPR:$b))), DPR:$dstin),
 802           (VNMLAD DPR:$dstin, DPR:$a, DPR:$b)>, Requires<[DontUseNEONForFP]>;
 803 def : Pat<(fsub (fneg (fmul SPR:$a, SPR:$b)), SPR:$dstin),
 804           (VNMLAS SPR:$dstin, SPR:$a, SPR:$b)>, Requires<[DontUseNEONForFP]>;
 805
 806 def VNMLSD : ADbI_vmlX_Encode<0b11100, 0b01, 0, 0,
 807                               (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
 808                               IIC_fpMAC64, "vnmls", ".f64\t$Dd, $Dn, $Dm",
 809                               [(set DPR:$Dd, (fsub (fmul DPR:$Dn, DPR:$Dm),
 810                                                    (f64 DPR:$Ddin)))]>,
 811                               RegConstraint<"$Ddin = $Dd">;
 812
 813 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
 814                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
 815                   IIC_fpMAC32, "vnmls", ".f32\t$Sd, $Sn, $Sm",
 816                   [(set SPR:$Sd, (fsub (fmul SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
 817                          RegConstraint<"$Sdin = $Sd">;
 818
 819 def : Pat<(fsub (fmul DPR:$a, (f64 DPR:$b)), DPR:$dstin),
 820           (VNMLSD DPR:$dstin, DPR:$a, DPR:$b)>, Requires<[DontUseNEONForFP]>;
 821 def : Pat<(fsub (fmul SPR:$a, SPR:$b), SPR:$dstin),
 822           (VNMLSS SPR:$dstin, SPR:$a, SPR:$b)>, Requires<[DontUseNEONForFP]>;
 823
 824
 825 //===----------------------------------------------------------------------===//
 826 // FP Conditional moves.
 827 //
 828
 829 let neverHasSideEffects = 1 in {
 830 def VMOVDcc  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 831                     (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 832                     IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm",
 833                     [/*(set DPR:$Dd, (ARMcmov DPR:$Dn, DPR:$Dm, imm:$cc))*/]>,
 834                  RegConstraint<"$Dn = $Dd">;
 835
 836 def VMOVScc  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 837                     (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 838                     IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm",
 839                     [/*(set SPR:$Sd, (ARMcmov SPR:$Sn, SPR:$Sm, imm:$cc))*/]>,
 840                  RegConstraint<"$Sn = $Sd">;
 841
 842 def VNEGDcc  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 843                     (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 844                     IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 845                     [/*(set DPR:$Dd, (ARMcneg DPR:$Dn, DPR:$Dm, imm:$cc))*/]>,
 846                  RegConstraint<"$Dn = $Dd">;
 847
 848 def VNEGScc  : ASuI<0b11101, 0b11, 0b0001, 0b01, 0,
 849                     (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 850                     IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 851                     [/*(set SPR:$Sd, (ARMcneg SPR:$Sn, SPR:$Sm, imm:$cc))*/]>,
 852                  RegConstraint<"$Sn = $Sd">;
 853 } // neverHasSideEffects
 854
 855 //===----------------------------------------------------------------------===//
 856 // Misc.
 857 //
 858
 859 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
 860 // to APSR.
 861 let Defs = [CPSR], Uses = [FPSCR] in
 862 def FMSTAT : VFPAI<(outs), (ins), VFPMiscFrm, IIC_fpSTAT, "vmrs",
 863                    "\tapsr_nzcv, fpscr",
 864                    [(arm_fmstat)]> {
 865   let Inst{27-20} = 0b11101111;
 866   let Inst{19-16} = 0b0001;
 867   let Inst{15-12} = 0b1111;
 868   let Inst{11-8}  = 0b1010;
 869   let Inst{7}     = 0;
 870   let Inst{6-5}   = 0b00;
 871   let Inst{4}     = 1;
 872   let Inst{3-0}   = 0b0000;
 873 }
 874
 875 // FPSCR <-> GPR
 876 let hasSideEffects = 1, Uses = [FPSCR] in
 877 def VMRS : VFPAI<(outs GPR:$Rt), (ins), VFPMiscFrm, IIC_fpSTAT,
 878                  "vmrs", "\t$Rt, fpscr",
 879                  [(set GPR:$Rt, (int_arm_get_fpscr))]> {
 880   // Instruction operand.
 881   bits<4> Rt;
 882
 883   // Encode instruction operand.
 884   let Inst{15-12} = Rt;
 885
 886   let Inst{27-20} = 0b11101111;
 887   let Inst{19-16} = 0b0001;
 888   let Inst{11-8}  = 0b1010;
 889   let Inst{7}     = 0;
 890   let Inst{6-5}   = 0b00;
 891   let Inst{4}     = 1;
 892   let Inst{3-0}   = 0b0000;
 893 }
 894
 895 let Defs = [FPSCR] in
 896 def VMSR : VFPAI<(outs), (ins GPR:$src), VFPMiscFrm, IIC_fpSTAT,
 897                  "vmsr", "\tfpscr, $src",
 898                  [(int_arm_set_fpscr GPR:$src)]> {
 899   // Instruction operand.
 900   bits<4> src;
 901
 902   // Encode instruction operand.
 903   let Inst{15-12} = src;
 904
 905   let Inst{27-20} = 0b11101110;
 906   let Inst{19-16} = 0b0001;
 907   let Inst{11-8}  = 0b1010;
 908   let Inst{7}     = 0;
 909   let Inst{4}     = 1;
 910 }
 911
 912 // Materialize FP immediates. VFP3 only.
 913 let isReMaterializable = 1 in {
 914 def FCONSTD : VFPAI<(outs DPR:$Dd), (ins vfp_f64imm:$imm),
 915                     VFPMiscFrm, IIC_fpUNA64,
 916                     "vmov", ".f64\t$Dd, $imm",
 917                     [(set DPR:$Dd, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
 918   // Instruction operands.
 919   bits<5>  Dd;
 920   bits<32> imm;
 921
 922   // Encode instruction operands.
 923   let Inst{15-12} = Dd{3-0};
 924   let Inst{22}    = Dd{4};
 925   let Inst{19}    = imm{31};
 926   let Inst{18-16} = imm{22-20};
 927   let Inst{3-0}   = imm{19-16};
 928
 929   // Encode remaining instruction bits.
 930   let Inst{27-23} = 0b11101;
 931   let Inst{21-20} = 0b11;
 932   let Inst{11-9}  = 0b101;
 933   let Inst{8}     = 1;          // Double precision.
 934   let Inst{7-4}   = 0b0000;
 935 }
 936
 937 def FCONSTS : VFPAI<(outs SPR:$Sd), (ins vfp_f32imm:$imm),
 938                      VFPMiscFrm, IIC_fpUNA32,
 939                      "vmov", ".f32\t$Sd, $imm",
 940                      [(set SPR:$Sd, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
 941   // Instruction operands.
 942   bits<5>  Sd;
 943   bits<32> imm;
 944
 945   // Encode instruction operands.
 946   let Inst{15-12} = Sd{4-1};
 947   let Inst{22}    = Sd{0};
 948   let Inst{19}    = imm{31};    // The immediate is handled as a double.
 949   let Inst{18-16} = imm{22-20};
 950   let Inst{3-0}   = imm{19-16};
 951
 952   // Encode remaining instruction bits.
 953   let Inst{27-23} = 0b11101;
 954   let Inst{21-20} = 0b11;
 955   let Inst{11-9}  = 0b101;
 956   let Inst{8}     = 0;          // Single precision.
 957   let Inst{7-4}   = 0b0000;
 958 }
 959 }