lib/Target/ARM/ARMInstrVFP.td

   1 //===- ARMInstrVFP.td - VFP support for ARM -------------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI :
  15 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  16 def SDT_ITOF :
  17 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  18 def SDT_CMPFP0 :
  19 SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  20 def SDT_VMOVDRR :
  21 SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  22                      SDTCisSameAs<1, 2>]>;
  23
  24 def arm_ftoui  : SDNode<"ARMISD::FTOUI",  SDT_FTOI>;
  25 def arm_ftosi  : SDNode<"ARMISD::FTOSI",  SDT_FTOI>;
  26 def arm_sitof  : SDNode<"ARMISD::SITOF",  SDT_ITOF>;
  27 def arm_uitof  : SDNode<"ARMISD::UITOF",  SDT_ITOF>;
  28 def arm_fmstat : SDNode<"ARMISD::FMSTAT", SDTNone, [SDNPInFlag,SDNPOutFlag]>;
  29 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",  SDT_ARMCmp, [SDNPOutFlag]>;
  30 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0",SDT_CMPFP0, [SDNPOutFlag]>;
  31 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR",  SDT_VMOVDRR>;
  32
  33 //===----------------------------------------------------------------------===//
  34 // Operand Definitions.
  35 //
  36
  37
  38 def vfp_f32imm : Operand<f32>,
  39                  PatLeaf<(f32 fpimm), [{
  40       return ARM::getVFPf32Imm(N->getValueAPF()) != -1;
  41     }]> {
  42   let PrintMethod = "printVFPf32ImmOperand";
  43 }
  44
  45 def vfp_f64imm : Operand<f64>,
  46                  PatLeaf<(f64 fpimm), [{
  47       return ARM::getVFPf64Imm(N->getValueAPF()) != -1;
  48     }]> {
  49   let PrintMethod = "printVFPf64ImmOperand";
  50 }
  51
  52
  53 //===----------------------------------------------------------------------===//
  54 //  Load / store Instructions.
  55 //
  56
  57 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  58 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$dst), (ins addrmode5:$addr),
  59                  IIC_fpLoad64, "vldr", ".64\t$dst, $addr",
  60                  [(set DPR:$dst, (f64 (load addrmode5:$addr)))]>;
  61
  62 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$dst), (ins addrmode5:$addr),
  63                  IIC_fpLoad32, "vldr", ".32\t$dst, $addr",
  64                  [(set SPR:$dst, (load addrmode5:$addr))]>;
  65 } // canFoldAsLoad
  66
  67 def VSTRD  : ADI5<0b1101, 0b00, (outs), (ins DPR:$src, addrmode5:$addr),
  68                  IIC_fpStore64, "vstr", ".64\t$src, $addr",
  69                  [(store (f64 DPR:$src), addrmode5:$addr)]>;
  70
  71 def VSTRS  : ASI5<0b1101, 0b00, (outs), (ins SPR:$src, addrmode5:$addr),
  72                  IIC_fpStore32, "vstr", ".32\t$src, $addr",
  73                  [(store SPR:$src, addrmode5:$addr)]>;
  74
  75 //===----------------------------------------------------------------------===//
  76 //  Load / store multiple Instructions.
  77 //
  78
  79 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
  80 def VLDMD : AXDI5<(outs), (ins addrmode5:$addr, pred:$p, reglist:$dsts,
  81                            variable_ops), IndexModeNone, IIC_fpLoadm,
  82                   "vldm${addr:submode}${p}\t${addr:base}, $dsts", "", []> {
  83   let Inst{20} = 1;
  84 }
  85
  86 def VLDMS : AXSI5<(outs), (ins addrmode5:$addr, pred:$p, reglist:$dsts,
  87                            variable_ops), IndexModeNone, IIC_fpLoadm,
  88                   "vldm${addr:submode}${p}\t${addr:base}, $dsts", "", []> {
  89   let Inst{20} = 1;
  90 }
  91
  92 def VLDMD_UPD : AXDI5<(outs GPR:$wb), (ins addrmode5:$addr, pred:$p,
  93                                        reglist:$dsts, variable_ops),
  94                       IndexModeUpd, IIC_fpLoadm,
  95                       "vldm${addr:submode}${p}\t${addr:base}!, $dsts",
  96                       "$addr.base = $wb", []> {
  97   let Inst{21} = 1; // wback
  98   let Inst{20} = 1;
  99 }
 100
 101 def VLDMS_UPD : AXSI5<(outs GPR:$wb), (ins addrmode5:$addr, pred:$p,
 102                                        reglist:$dsts, variable_ops),
 103                       IndexModeUpd, IIC_fpLoadm,
 104                       "vldm${addr:submode}${p}\t${addr:base}!, $dsts",
 105                       "$addr.base = $wb", []> {
 106   let Inst{21} = 1; // wback
 107   let Inst{20} = 1;
 108 }
 109 } // mayLoad, hasExtraDefRegAllocReq
 110
 111 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 112 def VSTMD : AXDI5<(outs), (ins addrmode5:$addr, pred:$p, reglist:$srcs,
 113                            variable_ops), IndexModeNone, IIC_fpStorem,
 114                   "vstm${addr:submode}${p}\t${addr:base}, $srcs", "", []> {
 115   let Inst{20} = 0;
 116 }
 117
 118 def VSTMS : AXSI5<(outs), (ins addrmode5:$addr, pred:$p, reglist:$srcs,
 119                            variable_ops), IndexModeNone, IIC_fpStorem,
 120                   "vstm${addr:submode}${p}\t${addr:base}, $srcs", "", []> {
 121   let Inst{20} = 0;
 122 }
 123
 124 def VSTMD_UPD : AXDI5<(outs GPR:$wb), (ins addrmode5:$addr, pred:$p,
 125                                        reglist:$srcs, variable_ops),
 126                       IndexModeUpd, IIC_fpStorem,
 127                       "vstm${addr:submode}${p}\t${addr:base}!, $srcs",
 128                       "$addr.base = $wb", []> {
 129   let Inst{21} = 1; // wback
 130   let Inst{20} = 0;
 131 }
 132
 133 def VSTMS_UPD : AXSI5<(outs GPR:$wb), (ins addrmode5:$addr, pred:$p,
 134                                        reglist:$srcs, variable_ops),
 135                       IndexModeUpd, IIC_fpStorem,
 136                       "vstm${addr:submode}${p}\t${addr:base}!, $srcs",
 137                       "$addr.base = $wb", []> {
 138   let Inst{21} = 1; // wback
 139   let Inst{20} = 0;
 140 }
 141 } // mayStore, hasExtraSrcRegAllocReq
 142
 143 // FLDMX, FSTMX - mixing S/D registers for pre-armv6 cores
 144
 145 //===----------------------------------------------------------------------===//
 146 // FP Binary Operations.
 147 //
 148
 149 def VADDD  : ADbI<0b11100, 0b11, 0, 0, (outs DPR:$dst), (ins DPR:$a, DPR:$b),
 150                  IIC_fpALU64, "vadd", ".f64\t$dst, $a, $b",
 151                  [(set DPR:$dst, (fadd DPR:$a, (f64 DPR:$b)))]>;
 152
 153 def VADDS  : ASbIn<0b11100, 0b11, 0, 0, (outs SPR:$dst), (ins SPR:$a, SPR:$b),
 154                   IIC_fpALU32, "vadd", ".f32\t$dst, $a, $b",
 155                   [(set SPR:$dst, (fadd SPR:$a, SPR:$b))]>;
 156
 157 // These are encoded as unary instructions.
 158 let Defs = [FPSCR] in {
 159 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0, (outs), (ins DPR:$a, DPR:$b),
 160                  IIC_fpCMP64, "vcmpe", ".f64\t$a, $b",
 161                  [(arm_cmpfp DPR:$a, (f64 DPR:$b))]>;
 162
 163 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0, (outs), (ins DPR:$a, DPR:$b),
 164                  IIC_fpCMP64, "vcmp", ".f64\t$a, $b",
 165                  [/* For disassembly only; pattern left blank */]>;
 166
 167 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0, (outs), (ins SPR:$a, SPR:$b),
 168                  IIC_fpCMP32, "vcmpe", ".f32\t$a, $b",
 169                  [(arm_cmpfp SPR:$a, SPR:$b)]>;
 170
 171 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0, (outs), (ins SPR:$a, SPR:$b),
 172                  IIC_fpCMP32, "vcmp", ".f32\t$a, $b",
 173                  [/* For disassembly only; pattern left blank */]>;
 174 }
 175
 176 def VDIVD  : ADbI<0b11101, 0b00, 0, 0, (outs DPR:$dst), (ins DPR:$a, DPR:$b),
 177                  IIC_fpDIV64, "vdiv", ".f64\t$dst, $a, $b",
 178                  [(set DPR:$dst, (fdiv DPR:$a, (f64 DPR:$b)))]>;
 179
 180 def VDIVS  : ASbI<0b11101, 0b00, 0, 0, (outs SPR:$dst), (ins SPR:$a, SPR:$b),
 181                  IIC_fpDIV32, "vdiv", ".f32\t$dst, $a, $b",
 182                  [(set SPR:$dst, (fdiv SPR:$a, SPR:$b))]>;
 183
 184 def VMULD  : ADbI<0b11100, 0b10, 0, 0, (outs DPR:$dst), (ins DPR:$a, DPR:$b),
 185                  IIC_fpMUL64, "vmul", ".f64\t$dst, $a, $b",
 186                  [(set DPR:$dst, (fmul DPR:$a, (f64 DPR:$b)))]>;
 187
 188 def VMULS  : ASbIn<0b11100, 0b10, 0, 0, (outs SPR:$dst), (ins SPR:$a, SPR:$b),
 189                   IIC_fpMUL32, "vmul", ".f32\t$dst, $a, $b",
 190                   [(set SPR:$dst, (fmul SPR:$a, SPR:$b))]>;
 191
 192 def VNMULD  : ADbI<0b11100, 0b10, 1, 0, (outs DPR:$dst), (ins DPR:$a, DPR:$b),
 193                   IIC_fpMUL64, "vnmul", ".f64\t$dst, $a, $b",
 194                   [(set DPR:$dst, (fneg (fmul DPR:$a, (f64 DPR:$b))))]>;
 195
 196 def VNMULS  : ASbI<0b11100, 0b10, 1, 0, (outs SPR:$dst), (ins SPR:$a, SPR:$b),
 197                   IIC_fpMUL32, "vnmul", ".f32\t$dst, $a, $b",
 198                   [(set SPR:$dst, (fneg (fmul SPR:$a, SPR:$b)))]>;
 199
 200 // Match reassociated forms only if not sign dependent rounding.
 201 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 202           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 203 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 204           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 205
 206
 207 def VSUBD  : ADbI<0b11100, 0b11, 1, 0, (outs DPR:$dst), (ins DPR:$a, DPR:$b),
 208                  IIC_fpALU64, "vsub", ".f64\t$dst, $a, $b",
 209                  [(set DPR:$dst, (fsub DPR:$a, (f64 DPR:$b)))]>;
 210
 211 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0, (outs SPR:$dst), (ins SPR:$a, SPR:$b),
 212                   IIC_fpALU32, "vsub", ".f32\t$dst, $a, $b",
 213                   [(set SPR:$dst, (fsub SPR:$a, SPR:$b))]>;
 214
 215 //===----------------------------------------------------------------------===//
 216 // FP Unary Operations.
 217 //
 218
 219 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0, (outs DPR:$dst), (ins DPR:$a),
 220                  IIC_fpUNA64, "vabs", ".f64\t$dst, $a",
 221                  [(set DPR:$dst, (fabs (f64 DPR:$a)))]>;
 222
 223 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,(outs SPR:$dst), (ins SPR:$a),
 224                   IIC_fpUNA32, "vabs", ".f32\t$dst, $a",
 225                   [(set SPR:$dst, (fabs SPR:$a))]>;
 226
 227 let Defs = [FPSCR] in {
 228 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0, (outs), (ins DPR:$a),
 229                   IIC_fpCMP64, "vcmpe", ".f64\t$a, #0",
 230                   [(arm_cmpfp0 (f64 DPR:$a))]>;
 231
 232 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0, (outs), (ins DPR:$a),
 233                   IIC_fpCMP64, "vcmp", ".f64\t$a, #0",
 234                   [/* For disassembly only; pattern left blank */]>;
 235
 236 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0, (outs), (ins SPR:$a),
 237                   IIC_fpCMP32, "vcmpe", ".f32\t$a, #0",
 238                   [(arm_cmpfp0 SPR:$a)]>;
 239
 240 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0, (outs), (ins SPR:$a),
 241                   IIC_fpCMP32, "vcmp", ".f32\t$a, #0",
 242                   [/* For disassembly only; pattern left blank */]>;
 243 }
 244
 245 def VCVTDS : ASuI<0b11101, 0b11, 0b0111, 0b11, 0, (outs DPR:$dst), (ins SPR:$a),
 246                  IIC_fpCVTDS, "vcvt", ".f64.f32\t$dst, $a",
 247                  [(set DPR:$dst, (fextend SPR:$a))]>;
 248
 249 // Special case encoding: bits 11-8 is 0b1011.
 250 def VCVTSD : VFPAI<(outs SPR:$dst), (ins DPR:$a), VFPUnaryFrm,
 251                    IIC_fpCVTSD, "vcvt", ".f32.f64\t$dst, $a",
 252                    [(set SPR:$dst, (fround DPR:$a))]> {
 253   let Inst{27-23} = 0b11101;
 254   let Inst{21-16} = 0b110111;
 255   let Inst{11-8}  = 0b1011;
 256   let Inst{7-6}   = 0b11;
 257   let Inst{4}     = 0;
 258 }
 259
 260 // Between half-precision and single-precision.  For disassembly only.
 261
 262 def VCVTBSH : ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 263                  /* FIXME */ IIC_fpCVTDS, "vcvtb", ".f32.f16\t$dst, $a",
 264                  [/* For disassembly only; pattern left blank */]>;
 265
 266 def : ARMPat<(f32_to_f16 SPR:$a),
 267              (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 268
 269 def VCVTBHS : ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 270                  /* FIXME */ IIC_fpCVTDS, "vcvtb", ".f16.f32\t$dst, $a",
 271                  [/* For disassembly only; pattern left blank */]>;
 272
 273 def : ARMPat<(f16_to_f32 GPR:$a),
 274              (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 275
 276 def VCVTTSH : ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 277                  /* FIXME */ IIC_fpCVTDS, "vcvtt", ".f32.f16\t$dst, $a",
 278                  [/* For disassembly only; pattern left blank */]>;
 279
 280 def VCVTTHS : ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 281                  /* FIXME */ IIC_fpCVTDS, "vcvtt", ".f16.f32\t$dst, $a",
 282                  [/* For disassembly only; pattern left blank */]>;
 283
 284 let neverHasSideEffects = 1 in {
 285 def VMOVD: ADuI<0b11101, 0b11, 0b0000, 0b01, 0, (outs DPR:$dst), (ins DPR:$a),
 286                  IIC_fpUNA64, "vmov", ".f64\t$dst, $a", []>;
 287
 288 def VMOVS: ASuI<0b11101, 0b11, 0b0000, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 289                  IIC_fpUNA32, "vmov", ".f32\t$dst, $a", []>;
 290 } // neverHasSideEffects
 291
 292 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0, (outs DPR:$dst), (ins DPR:$a),
 293                  IIC_fpUNA64, "vneg", ".f64\t$dst, $a",
 294                  [(set DPR:$dst, (fneg (f64 DPR:$a)))]>;
 295
 296 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,(outs SPR:$dst), (ins SPR:$a),
 297                   IIC_fpUNA32, "vneg", ".f32\t$dst, $a",
 298                   [(set SPR:$dst, (fneg SPR:$a))]>;
 299
 300 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0, (outs DPR:$dst), (ins DPR:$a),
 301                  IIC_fpSQRT64, "vsqrt", ".f64\t$dst, $a",
 302                  [(set DPR:$dst, (fsqrt (f64 DPR:$a)))]>;
 303
 304 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 305                  IIC_fpSQRT32, "vsqrt", ".f32\t$dst, $a",
 306                  [(set SPR:$dst, (fsqrt SPR:$a))]>;
 307
 308 //===----------------------------------------------------------------------===//
 309 // FP <-> GPR Copies.  Int <-> FP Conversions.
 310 //
 311
 312 def VMOVRS : AVConv2I<0b11100001, 0b1010, (outs GPR:$dst), (ins SPR:$src),
 313                  IIC_VMOVSI, "vmov", "\t$dst, $src",
 314                  [(set GPR:$dst, (bitconvert SPR:$src))]>;
 315
 316 def VMOVSR : AVConv4I<0b11100000, 0b1010, (outs SPR:$dst), (ins GPR:$src),
 317                  IIC_VMOVIS, "vmov", "\t$dst, $src",
 318                  [(set SPR:$dst, (bitconvert GPR:$src))]>;
 319
 320 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 321                       (outs GPR:$wb, GPR:$dst2), (ins DPR:$src),
 322                  IIC_VMOVDI, "vmov", "\t$wb, $dst2, $src",
 323                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 324   let Inst{7-6} = 0b00;
 325 }
 326
 327 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 328                       (outs GPR:$wb, GPR:$dst2), (ins SPR:$src1, SPR:$src2),
 329                  IIC_VMOVDI, "vmov", "\t$wb, $dst2, $src1, $src2",
 330                  [/* For disassembly only; pattern left blank */]> {
 331   let Inst{7-6} = 0b00;
 332 }
 333
 334 // FMDHR: GPR -> SPR
 335 // FMDLR: GPR -> SPR
 336
 337 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 338                      (outs DPR:$dst), (ins GPR:$src1, GPR:$src2),
 339                 IIC_VMOVID, "vmov", "\t$dst, $src1, $src2",
 340                 [(set DPR:$dst, (arm_fmdrr GPR:$src1, GPR:$src2))]> {
 341   let Inst{7-6} = 0b00;
 342 }
 343
 344 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 345                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 346                 IIC_VMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 347                 [/* For disassembly only; pattern left blank */]> {
 348   let Inst{7-6} = 0b00;
 349 }
 350
 351 // FMRDH: SPR -> GPR
 352 // FMRDL: SPR -> GPR
 353 // FMRRS: SPR -> GPR
 354 // FMRX : SPR system reg -> GPR
 355
 356 // FMSRR: GPR -> SPR
 357
 358 // FMXR: GPR -> VFP Sstem reg
 359
 360
 361 // Int to FP:
 362
 363 def VSITOD : AVConv1I<0b11101, 0b11, 0b1000, 0b1011,
 364                  (outs DPR:$dst), (ins SPR:$a),
 365                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a",
 366                  [(set DPR:$dst, (f64 (arm_sitof SPR:$a)))]> {
 367   let Inst{7} = 1; // s32
 368 }
 369
 370 def VSITOS : AVConv1In<0b11101, 0b11, 0b1000, 0b1010,
 371                  (outs SPR:$dst),(ins SPR:$a),
 372                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a",
 373                  [(set SPR:$dst, (arm_sitof SPR:$a))]> {
 374   let Inst{7} = 1; // s32
 375 }
 376
 377 def VUITOD : AVConv1I<0b11101, 0b11, 0b1000, 0b1011,
 378                  (outs DPR:$dst), (ins SPR:$a),
 379                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a",
 380                  [(set DPR:$dst, (f64 (arm_uitof SPR:$a)))]> {
 381   let Inst{7} = 0; // u32
 382 }
 383
 384 def VUITOS : AVConv1In<0b11101, 0b11, 0b1000, 0b1010,
 385                  (outs SPR:$dst), (ins SPR:$a),
 386                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a",
 387                  [(set SPR:$dst, (arm_uitof SPR:$a))]> {
 388   let Inst{7} = 0; // u32
 389 }
 390
 391 // FP to Int:
 392 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 393
 394 def VTOSIZD : AVConv1I<0b11101, 0b11, 0b1101, 0b1011,
 395                        (outs SPR:$dst), (ins DPR:$a),
 396                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a",
 397                  [(set SPR:$dst, (arm_ftosi (f64 DPR:$a)))]> {
 398   let Inst{7} = 1; // Z bit
 399 }
 400
 401 def VTOSIZS : AVConv1In<0b11101, 0b11, 0b1101, 0b1010,
 402                         (outs SPR:$dst), (ins SPR:$a),
 403                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a",
 404                  [(set SPR:$dst, (arm_ftosi SPR:$a))]> {
 405   let Inst{7} = 1; // Z bit
 406 }
 407
 408 def VTOUIZD : AVConv1I<0b11101, 0b11, 0b1100, 0b1011,
 409                        (outs SPR:$dst), (ins DPR:$a),
 410                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a",
 411                  [(set SPR:$dst, (arm_ftoui (f64 DPR:$a)))]> {
 412   let Inst{7} = 1; // Z bit
 413 }
 414
 415 def VTOUIZS : AVConv1In<0b11101, 0b11, 0b1100, 0b1010,
 416                         (outs SPR:$dst), (ins SPR:$a),
 417                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a",
 418                  [(set SPR:$dst, (arm_ftoui SPR:$a))]> {
 419   let Inst{7} = 1; // Z bit
 420 }
 421
 422 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
 423 // For disassembly only.
 424
 425 def VTOSIRD : AVConv1I<0b11101, 0b11, 0b1101, 0b1011,
 426                        (outs SPR:$dst), (ins DPR:$a),
 427                  IIC_fpCVTDI, "vcvtr", ".s32.f64\t$dst, $a",
 428                  [/* For disassembly only; pattern left blank */]> {
 429   let Inst{7} = 0; // Z bit
 430 }
 431
 432 def VTOSIRS : AVConv1In<0b11101, 0b11, 0b1101, 0b1010,
 433                         (outs SPR:$dst), (ins SPR:$a),
 434                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$dst, $a",
 435                  [/* For disassembly only; pattern left blank */]> {
 436   let Inst{7} = 0; // Z bit
 437 }
 438
 439 def VTOUIRD : AVConv1I<0b11101, 0b11, 0b1100, 0b1011,
 440                        (outs SPR:$dst), (ins DPR:$a),
 441                  IIC_fpCVTDI, "vcvtr", ".u32.f64\t$dst, $a",
 442                  [/* For disassembly only; pattern left blank */]> {
 443   let Inst{7} = 0; // Z bit
 444 }
 445
 446 def VTOUIRS : AVConv1In<0b11101, 0b11, 0b1100, 0b1010,
 447                         (outs SPR:$dst), (ins SPR:$a),
 448                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$dst, $a",
 449                  [/* For disassembly only; pattern left blank */]> {
 450   let Inst{7} = 0; // Z bit
 451 }
 452
 453 // Convert between floating-point and fixed-point
 454 // Data type for fixed-point naming convention:
 455 //   S16 (U=0, sx=0) -> SH
 456 //   U16 (U=1, sx=0) -> UH
 457 //   S32 (U=0, sx=1) -> SL
 458 //   U32 (U=1, sx=1) -> UL
 459
 460 let Constraints = "$a = $dst" in {
 461
 462 // FP to Fixed-Point:
 463
 464 def VTOSHS : AVConv1XI<0b11101, 0b11, 0b1110, 0b1010, 0,
 465                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 466                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits",
 467                  [/* For disassembly only; pattern left blank */]>;
 468
 469 def VTOUHS : AVConv1XI<0b11101, 0b11, 0b1111, 0b1010, 0,
 470                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 471                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits",
 472                  [/* For disassembly only; pattern left blank */]>;
 473
 474 def VTOSLS : AVConv1XI<0b11101, 0b11, 0b1110, 0b1010, 1,
 475                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 476                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits",
 477                  [/* For disassembly only; pattern left blank */]>;
 478
 479 def VTOULS : AVConv1XI<0b11101, 0b11, 0b1111, 0b1010, 1,
 480                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 481                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits",
 482                  [/* For disassembly only; pattern left blank */]>;
 483
 484 def VTOSHD : AVConv1XI<0b11101, 0b11, 0b1110, 0b1011, 0,
 485                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 486                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits",
 487                  [/* For disassembly only; pattern left blank */]>;
 488
 489 def VTOUHD : AVConv1XI<0b11101, 0b11, 0b1111, 0b1011, 0,
 490                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 491                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits",
 492                  [/* For disassembly only; pattern left blank */]>;
 493
 494 def VTOSLD : AVConv1XI<0b11101, 0b11, 0b1110, 0b1011, 1,
 495                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 496                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits",
 497                  [/* For disassembly only; pattern left blank */]>;
 498
 499 def VTOULD : AVConv1XI<0b11101, 0b11, 0b1111, 0b1011, 1,
 500                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 501                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits",
 502                  [/* For disassembly only; pattern left blank */]>;
 503
 504 // Fixed-Point to FP:
 505
 506 def VSHTOS : AVConv1XI<0b11101, 0b11, 0b1010, 0b1010, 0,
 507                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 508                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits",
 509                  [/* For disassembly only; pattern left blank */]>;
 510
 511 def VUHTOS : AVConv1XI<0b11101, 0b11, 0b1011, 0b1010, 0,
 512                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 513                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits",
 514                  [/* For disassembly only; pattern left blank */]>;
 515
 516 def VSLTOS : AVConv1XI<0b11101, 0b11, 0b1010, 0b1010, 1,
 517                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 518                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits",
 519                  [/* For disassembly only; pattern left blank */]>;
 520
 521 def VULTOS : AVConv1XI<0b11101, 0b11, 0b1011, 0b1010, 1,
 522                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 523                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits",
 524                  [/* For disassembly only; pattern left blank */]>;
 525
 526 def VSHTOD : AVConv1XI<0b11101, 0b11, 0b1010, 0b1011, 0,
 527                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 528                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits",
 529                  [/* For disassembly only; pattern left blank */]>;
 530
 531 def VUHTOD : AVConv1XI<0b11101, 0b11, 0b1011, 0b1011, 0,
 532                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 533                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits",
 534                  [/* For disassembly only; pattern left blank */]>;
 535
 536 def VSLTOD : AVConv1XI<0b11101, 0b11, 0b1010, 0b1011, 1,
 537                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 538                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits",
 539                  [/* For disassembly only; pattern left blank */]>;
 540
 541 def VULTOD : AVConv1XI<0b11101, 0b11, 0b1011, 0b1011, 1,
 542                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 543                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits",
 544                  [/* For disassembly only; pattern left blank */]>;
 545
 546 } // End of 'let Constraints = "$src = $dst" in'
 547
 548 //===----------------------------------------------------------------------===//
 549 // FP FMA Operations.
 550 //
 551
 552 def VMLAD : ADbI<0b11100, 0b00, 0, 0,
 553                 (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 554                 IIC_fpMAC64, "vmla", ".f64\t$dst, $a, $b",
 555                 [(set DPR:$dst, (fadd (fmul DPR:$a, DPR:$b),
 556                                       (f64 DPR:$dstin)))]>,
 557                 RegConstraint<"$dstin = $dst">;
 558
 559 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
 560                  (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 561                  IIC_fpMAC32, "vmla", ".f32\t$dst, $a, $b",
 562                  [(set SPR:$dst, (fadd (fmul SPR:$a, SPR:$b), SPR:$dstin))]>,
 563                  RegConstraint<"$dstin = $dst">;
 564
 565 def VNMLSD : ADbI<0b11100, 0b01, 0, 0,
 566                 (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 567                 IIC_fpMAC64, "vnmls", ".f64\t$dst, $a, $b",
 568                 [(set DPR:$dst, (fsub (fmul DPR:$a, DPR:$b),
 569                                 (f64 DPR:$dstin)))]>,
 570                 RegConstraint<"$dstin = $dst">;
 571
 572 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
 573                 (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 574                 IIC_fpMAC32, "vnmls", ".f32\t$dst, $a, $b",
 575                 [(set SPR:$dst, (fsub (fmul SPR:$a, SPR:$b), SPR:$dstin))]>,
 576                 RegConstraint<"$dstin = $dst">;
 577
 578 def VMLSD : ADbI<0b11100, 0b00, 1, 0,
 579                  (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 580                  IIC_fpMAC64, "vmls", ".f64\t$dst, $a, $b",
 581              [(set DPR:$dst, (fadd (fneg (fmul DPR:$a, DPR:$b)),
 582                              (f64 DPR:$dstin)))]>,
 583                 RegConstraint<"$dstin = $dst">;
 584
 585 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
 586                   (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 587                   IIC_fpMAC32, "vmls", ".f32\t$dst, $a, $b",
 588              [(set SPR:$dst, (fadd (fneg (fmul SPR:$a, SPR:$b)), SPR:$dstin))]>,
 589                 RegConstraint<"$dstin = $dst">;
 590
 591 def : Pat<(fsub DPR:$dstin, (fmul DPR:$a, (f64 DPR:$b))),
 592           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>, Requires<[DontUseNEONForFP]>;
 593 def : Pat<(fsub SPR:$dstin, (fmul SPR:$a, SPR:$b)),
 594           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>, Requires<[DontUseNEONForFP]>;
 595
 596 def VNMLAD : ADbI<0b11100, 0b01, 1, 0,
 597                  (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 598                  IIC_fpMAC64, "vnmla", ".f64\t$dst, $a, $b",
 599              [(set DPR:$dst, (fsub (fneg (fmul DPR:$a, DPR:$b)),
 600                              (f64 DPR:$dstin)))]>,
 601                 RegConstraint<"$dstin = $dst">;
 602
 603 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
 604                 (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 605                 IIC_fpMAC32, "vnmla", ".f32\t$dst, $a, $b",
 606              [(set SPR:$dst, (fsub (fneg (fmul SPR:$a, SPR:$b)), SPR:$dstin))]>,
 607                 RegConstraint<"$dstin = $dst">;
 608
 609 //===----------------------------------------------------------------------===//
 610 // FP Conditional moves.
 611 //
 612
 613 def VMOVDcc  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 614                     (outs DPR:$dst), (ins DPR:$false, DPR:$true),
 615                     IIC_fpUNA64, "vmov", ".f64\t$dst, $true",
 616                 [/*(set DPR:$dst, (ARMcmov DPR:$false, DPR:$true, imm:$cc))*/]>,
 617                     RegConstraint<"$false = $dst">;
 618
 619 def VMOVScc  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 620                     (outs SPR:$dst), (ins SPR:$false, SPR:$true),
 621                     IIC_fpUNA32, "vmov", ".f32\t$dst, $true",
 622                 [/*(set SPR:$dst, (ARMcmov SPR:$false, SPR:$true, imm:$cc))*/]>,
 623                     RegConstraint<"$false = $dst">;
 624
 625 def VNEGDcc  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 626                     (outs DPR:$dst), (ins DPR:$false, DPR:$true),
 627                     IIC_fpUNA64, "vneg", ".f64\t$dst, $true",
 628                 [/*(set DPR:$dst, (ARMcneg DPR:$false, DPR:$true, imm:$cc))*/]>,
 629                     RegConstraint<"$false = $dst">;
 630
 631 def VNEGScc  : ASuI<0b11101, 0b11, 0b0001, 0b01, 0,
 632                     (outs SPR:$dst), (ins SPR:$false, SPR:$true),
 633                     IIC_fpUNA32, "vneg", ".f32\t$dst, $true",
 634                 [/*(set SPR:$dst, (ARMcneg SPR:$false, SPR:$true, imm:$cc))*/]>,
 635                     RegConstraint<"$false = $dst">;
 636
 637
 638 //===----------------------------------------------------------------------===//
 639 // Misc.
 640 //
 641
 642 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
 643 // to APSR.
 644 let Defs = [CPSR], Uses = [FPSCR] in
 645 def FMSTAT : VFPAI<(outs), (ins), VFPMiscFrm, IIC_fpSTAT, "vmrs",
 646                    "\tapsr_nzcv, fpscr",
 647              [(arm_fmstat)]> {
 648   let Inst{27-20} = 0b11101111;
 649   let Inst{19-16} = 0b0001;
 650   let Inst{15-12} = 0b1111;
 651   let Inst{11-8}  = 0b1010;
 652   let Inst{7}     = 0;
 653   let Inst{4}     = 1;
 654 }
 655
 656 // FPSCR <-> GPR (for disassembly only)
 657
 658 let Uses = [FPSCR] in {
 659 def VMRS : VFPAI<(outs GPR:$dst), (ins), VFPMiscFrm, IIC_fpSTAT, "vmrs",
 660                  "\t$dst, fpscr",
 661              [/* For disassembly only; pattern left blank */]> {
 662   let Inst{27-20} = 0b11101111;
 663   let Inst{19-16} = 0b0001;
 664   let Inst{11-8}  = 0b1010;
 665   let Inst{7}     = 0;
 666   let Inst{4}     = 1;
 667 }
 668 }
 669
 670 let Defs = [FPSCR] in {
 671 def VMSR : VFPAI<(outs), (ins GPR:$src), VFPMiscFrm, IIC_fpSTAT, "vmsr",
 672                  "\tfpscr, $src",
 673              [/* For disassembly only; pattern left blank */]> {
 674   let Inst{27-20} = 0b11101110;
 675   let Inst{19-16} = 0b0001;
 676   let Inst{11-8}  = 0b1010;
 677   let Inst{7}     = 0;
 678   let Inst{4}     = 1;
 679 }
 680 }
 681
 682 // Materialize FP immediates. VFP3 only.
 683 let isReMaterializable = 1 in {
 684 def FCONSTD : VFPAI<(outs DPR:$dst), (ins vfp_f64imm:$imm),
 685                     VFPMiscFrm, IIC_VMOVImm,
 686                     "vmov", ".f64\t$dst, $imm",
 687                     [(set DPR:$dst, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
 688   let Inst{27-23} = 0b11101;
 689   let Inst{21-20} = 0b11;
 690   let Inst{11-9}  = 0b101;
 691   let Inst{8}     = 1;
 692   let Inst{7-4}   = 0b0000;
 693 }
 694
 695 def FCONSTS : VFPAI<(outs SPR:$dst), (ins vfp_f32imm:$imm),
 696                     VFPMiscFrm, IIC_VMOVImm,
 697                     "vmov", ".f32\t$dst, $imm",
 698                     [(set SPR:$dst, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
 699   let Inst{27-23} = 0b11101;
 700   let Inst{21-20} = 0b11;
 701   let Inst{11-9}  = 0b101;
 702   let Inst{8}     = 0;
 703   let Inst{7-4}   = 0b0000;
 704 }
 705 }