lib/Target/ARM/ARMInstrVFP.td

   1 //===- ARMInstrVFP.td - VFP support for ARM -------------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI :
  15 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  16 def SDT_ITOF :
  17 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  18 def SDT_CMPFP0 :
  19 SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  20 def SDT_VMOVDRR :
  21 SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  22                      SDTCisSameAs<1, 2>]>;
  23
  24 def arm_ftoui  : SDNode<"ARMISD::FTOUI",  SDT_FTOI>;
  25 def arm_ftosi  : SDNode<"ARMISD::FTOSI",  SDT_FTOI>;
  26 def arm_sitof  : SDNode<"ARMISD::SITOF",  SDT_ITOF>;
  27 def arm_uitof  : SDNode<"ARMISD::UITOF",  SDT_ITOF>;
  28 def arm_fmstat : SDNode<"ARMISD::FMSTAT", SDTNone, [SDNPInFlag,SDNPOutFlag]>;
  29 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",  SDT_ARMCmp, [SDNPOutFlag]>;
  30 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0",SDT_CMPFP0, [SDNPOutFlag]>;
  31 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR",  SDT_VMOVDRR>;
  32
  33 //===----------------------------------------------------------------------===//
  34 // Operand Definitions.
  35 //
  36
  37
  38 def vfp_f32imm : Operand<f32>,
  39                  PatLeaf<(f32 fpimm), [{
  40       return ARM::getVFPf32Imm(N->getValueAPF()) != -1;
  41     }]> {
  42   let PrintMethod = "printVFPf32ImmOperand";
  43 }
  44
  45 def vfp_f64imm : Operand<f64>,
  46                  PatLeaf<(f64 fpimm), [{
  47       return ARM::getVFPf64Imm(N->getValueAPF()) != -1;
  48     }]> {
  49   let PrintMethod = "printVFPf64ImmOperand";
  50 }
  51
  52
  53 //===----------------------------------------------------------------------===//
  54 //  Load / store Instructions.
  55 //
  56
  57 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  58 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$dst), (ins addrmode5:$addr),
  59                  IIC_fpLoad64, "vldr", ".64\t$dst, $addr",
  60                  [(set DPR:$dst, (f64 (load addrmode5:$addr)))]>;
  61
  62 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$dst), (ins addrmode5:$addr),
  63                  IIC_fpLoad32, "vldr", ".32\t$dst, $addr",
  64                  [(set SPR:$dst, (load addrmode5:$addr))]>;
  65 } // canFoldAsLoad
  66
  67 def VSTRD  : ADI5<0b1101, 0b00, (outs), (ins DPR:$src, addrmode5:$addr),
  68                  IIC_fpStore64, "vstr", ".64\t$src, $addr",
  69                  [(store (f64 DPR:$src), addrmode5:$addr)]>;
  70
  71 def VSTRS  : ASI5<0b1101, 0b00, (outs), (ins SPR:$src, addrmode5:$addr),
  72                  IIC_fpStore32, "vstr", ".32\t$src, $addr",
  73                  [(store SPR:$src, addrmode5:$addr)]>;
  74
  75 //===----------------------------------------------------------------------===//
  76 //  Load / store multiple Instructions.
  77 //
  78
  79 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
  80 def VLDMD : AXDI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$dsts,
  81                            variable_ops), IndexModeNone, IIC_fpLoad_m,
  82                   "vldm${addr:submode}${p}\t$addr, $dsts", "", []> {
  83   let Inst{20} = 1;
  84 }
  85
  86 def VLDMS : AXSI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$dsts,
  87                            variable_ops), IndexModeNone, IIC_fpLoad_m,
  88                   "vldm${addr:submode}${p}\t$addr, $dsts", "", []> {
  89   let Inst{20} = 1;
  90 }
  91
  92 def VLDMD_UPD : AXDI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
  93                                        reglist:$dsts, variable_ops),
  94                       IndexModeUpd, IIC_fpLoad_mu,
  95                       "vldm${addr:submode}${p}\t$addr!, $dsts",
  96                       "$addr.addr = $wb", []> {
  97   let Inst{20} = 1;
  98 }
  99
 100 def VLDMS_UPD : AXSI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
 101                                        reglist:$dsts, variable_ops),
 102                       IndexModeUpd, IIC_fpLoad_mu,
 103                       "vldm${addr:submode}${p}\t$addr!, $dsts",
 104                       "$addr.addr = $wb", []> {
 105   let Inst{20} = 1;
 106 }
 107 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
 108
 109 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 110 def VSTMD : AXDI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$srcs,
 111                            variable_ops), IndexModeNone, IIC_fpStore_m,
 112                   "vstm${addr:submode}${p}\t$addr, $srcs", "", []> {
 113   let Inst{20} = 0;
 114 }
 115
 116 def VSTMS : AXSI4<(outs), (ins addrmode4:$addr, pred:$p, reglist:$srcs,
 117                            variable_ops), IndexModeNone, IIC_fpStore_m,
 118                   "vstm${addr:submode}${p}\t$addr, $srcs", "", []> {
 119   let Inst{20} = 0;
 120 }
 121
 122 def VSTMD_UPD : AXDI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
 123                                        reglist:$srcs, variable_ops),
 124                       IndexModeUpd, IIC_fpStore_mu,
 125                       "vstm${addr:submode}${p}\t$addr!, $srcs",
 126                       "$addr.addr = $wb", []> {
 127   let Inst{20} = 0;
 128 }
 129
 130 def VSTMS_UPD : AXSI4<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
 131                                        reglist:$srcs, variable_ops),
 132                       IndexModeUpd, IIC_fpStore_mu,
 133                       "vstm${addr:submode}${p}\t$addr!, $srcs",
 134                       "$addr.addr = $wb", []> {
 135   let Inst{20} = 0;
 136 }
 137 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
 138
 139 // FLDMX, FSTMX - mixing S/D registers for pre-armv6 cores
 140
 141
 142 // FIXME: Can these be placed into the base class?
 143 class ADbI_Encode<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
 144                   dag iops, InstrItinClass itin, string opc, string asm,
 145                   list<dag> pattern>
 146   : ADbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
 147   // Instruction operands.
 148   bits<5> Dd;
 149   bits<5> Dn;
 150   bits<5> Dm;
 151
 152   // Encode instruction operands.
 153   let Inst{3-0}   = Dm{3-0};
 154   let Inst{5}     = Dm{4};
 155   let Inst{19-16} = Dn{3-0};
 156   let Inst{7}     = Dn{4};
 157   let Inst{15-12} = Dd{3-0};
 158   let Inst{22}    = Dd{4};
 159 }
 160
 161 class ASbI_Encode<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
 162                   dag iops, InstrItinClass itin, string opc, string asm,
 163                   list<dag> pattern>
 164   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
 165   // Instruction operands.
 166   bits<5> Sd;
 167   bits<5> Sn;
 168   bits<5> Sm;
 169
 170   // Encode instruction operands.
 171   let Inst{3-0}   = Sm{4-1};
 172   let Inst{5}     = Sm{0};
 173   let Inst{19-16} = Sn{4-1};
 174   let Inst{7}     = Sn{0};
 175   let Inst{15-12} = Sd{4-1};
 176   let Inst{22}    = Sd{0};
 177 }
 178
 179 class ASbIn_Encode<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
 180                    dag iops, InstrItinClass itin, string opc, string asm,
 181                    list<dag> pattern>
 182   : ASbIn<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
 183   // Instruction operands.
 184   bits<5> Sd;
 185   bits<5> Sn;
 186   bits<5> Sm;
 187
 188   // Encode instruction operands.
 189   let Inst{3-0}   = Sm{4-1};
 190   let Inst{5}     = Sm{0};
 191   let Inst{19-16} = Sn{4-1};
 192   let Inst{7}     = Sn{0};
 193   let Inst{15-12} = Sd{4-1};
 194   let Inst{22}    = Sd{0};
 195 }
 196
 197
 198 //===----------------------------------------------------------------------===//
 199 // FP Binary Operations.
 200 //
 201
 202 def VADDD  : ADbI_Encode<0b11100, 0b11, 0, 0,
 203                         (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 204                         IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 205                         [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 206
 207 def VADDS  : ASbIn_Encode<0b11100, 0b11, 0, 0,
 208                           (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 209                           IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 210                           [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]>;
 211
 212 def VSUBD  : ADbI_Encode<0b11100, 0b11, 1, 0,
 213                          (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 214                          IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 215                          [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 216
 217 def VSUBS  : ASbIn_Encode<0b11100, 0b11, 1, 0,
 218                           (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 219                           IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 220                           [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]>;
 221
 222 def VDIVD  : ADbI_Encode<0b11101, 0b00, 0, 0,
 223                          (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 224                          IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 225                          [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 226
 227 def VDIVS  : ASbI_Encode<0b11101, 0b00, 0, 0,
 228                          (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 229                          IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 230                          [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 231
 232 def VMULD  : ADbI_Encode<0b11100, 0b10, 0, 0,
 233                          (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 234                          IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 235                          [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 236
 237 def VMULS  : ASbIn_Encode<0b11100, 0b10, 0, 0,
 238                           (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 239                           IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 240                           [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]>;
 241
 242 def VNMULD : ADbI_Encode<0b11100, 0b10, 1, 0,
 243                          (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 244                          IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 245                          [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 246
 247 def VNMULS : ASbI_Encode<0b11100, 0b10, 1, 0,
 248                          (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 249                          IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 250                          [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]>;
 251
 252 // Match reassociated forms only if not sign dependent rounding.
 253 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 254           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 255 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 256           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 257
 258
 259 // These are encoded as unary instructions.
 260 let Defs = [FPSCR] in {
 261 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0, (outs),(ins DPR:$Dd, DPR:$Dm),
 262                  IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 263                  [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]> {
 264   // Instruction operands.
 265   bits<5> Dd;
 266   bits<5> Dm;
 267
 268   // Encode instruction operands.
 269   let Inst{3-0}   = Dm{3-0};
 270   let Inst{5}     = Dm{4};
 271   let Inst{15-12} = Dd{3-0};
 272   let Inst{22}    = Dd{4};
 273 }
 274
 275 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0, (outs),(ins SPR:$Sd, SPR:$Sm),
 276                  IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 277                  [(arm_cmpfp SPR:$Sd, SPR:$Sm)]> {
 278   // Instruction operands.
 279   bits<5> Sd;
 280   bits<5> Sm;
 281
 282   // Encode instruction operands.
 283   let Inst{3-0}   = Sm{4-1};
 284   let Inst{5}     = Sm{0};
 285   let Inst{15-12} = Sd{4-1};
 286   let Inst{22}    = Sd{0};
 287 }
 288
 289 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0, (outs), (ins DPR:$a, DPR:$b),
 290                  IIC_fpCMP64, "vcmp", ".f64\t$a, $b",
 291                  [/* For disassembly only; pattern left blank */]>;
 292
 293 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0, (outs), (ins SPR:$a, SPR:$b),
 294                  IIC_fpCMP32, "vcmp", ".f32\t$a, $b",
 295                  [/* For disassembly only; pattern left blank */]>;
 296 }
 297
 298 //===----------------------------------------------------------------------===//
 299 // FP Unary Operations.
 300 //
 301
 302 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0, (outs DPR:$dst), (ins DPR:$a),
 303                  IIC_fpUNA64, "vabs", ".f64\t$dst, $a",
 304                  [(set DPR:$dst, (fabs (f64 DPR:$a)))]>;
 305
 306 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,(outs SPR:$dst), (ins SPR:$a),
 307                   IIC_fpUNA32, "vabs", ".f32\t$dst, $a",
 308                   [(set SPR:$dst, (fabs SPR:$a))]>;
 309
 310 let Defs = [FPSCR] in {
 311 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0, (outs), (ins DPR:$a),
 312                   IIC_fpCMP64, "vcmpe", ".f64\t$a, #0",
 313                   [(arm_cmpfp0 (f64 DPR:$a))]>;
 314
 315 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0, (outs), (ins DPR:$a),
 316                   IIC_fpCMP64, "vcmp", ".f64\t$a, #0",
 317                   [/* For disassembly only; pattern left blank */]>;
 318
 319 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0, (outs), (ins SPR:$a),
 320                   IIC_fpCMP32, "vcmpe", ".f32\t$a, #0",
 321                   [(arm_cmpfp0 SPR:$a)]>;
 322
 323 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0, (outs), (ins SPR:$a),
 324                   IIC_fpCMP32, "vcmp", ".f32\t$a, #0",
 325                   [/* For disassembly only; pattern left blank */]>;
 326 }
 327
 328 def VCVTDS : ASuI<0b11101, 0b11, 0b0111, 0b11, 0, (outs DPR:$dst), (ins SPR:$a),
 329                  IIC_fpCVTDS, "vcvt", ".f64.f32\t$dst, $a",
 330                  [(set DPR:$dst, (fextend SPR:$a))]>;
 331
 332 // Special case encoding: bits 11-8 is 0b1011.
 333 def VCVTSD : VFPAI<(outs SPR:$dst), (ins DPR:$a), VFPUnaryFrm,
 334                    IIC_fpCVTSD, "vcvt", ".f32.f64\t$dst, $a",
 335                    [(set SPR:$dst, (fround DPR:$a))]> {
 336   let Inst{27-23} = 0b11101;
 337   let Inst{21-16} = 0b110111;
 338   let Inst{11-8}  = 0b1011;
 339   let Inst{7-6}   = 0b11;
 340   let Inst{4}     = 0;
 341 }
 342
 343 // Between half-precision and single-precision.  For disassembly only.
 344
 345 def VCVTBSH: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 346                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$dst, $a",
 347                  [/* For disassembly only; pattern left blank */]>;
 348
 349 def : ARMPat<(f32_to_f16 SPR:$a),
 350              (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 351
 352 def VCVTBHS: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 353                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$dst, $a",
 354                  [/* For disassembly only; pattern left blank */]>;
 355
 356 def : ARMPat<(f16_to_f32 GPR:$a),
 357              (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 358
 359 def VCVTTSH: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 360                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$dst, $a",
 361                  [/* For disassembly only; pattern left blank */]>;
 362
 363 def VCVTTHS: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 364                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$dst, $a",
 365                  [/* For disassembly only; pattern left blank */]>;
 366
 367 let neverHasSideEffects = 1 in {
 368 def VMOVD: ADuI<0b11101, 0b11, 0b0000, 0b01, 0, (outs DPR:$dst), (ins DPR:$a),
 369                  IIC_fpUNA64, "vmov", ".f64\t$dst, $a", []>;
 370
 371 def VMOVS: ASuI<0b11101, 0b11, 0b0000, 0b01, 0, (outs SPR:$dst), (ins SPR:$a),
 372                  IIC_fpUNA32, "vmov", ".f32\t$dst, $a", []>;
 373 } // neverHasSideEffects
 374
 375 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0, (outs DPR:$dst), (ins DPR:$a),
 376                  IIC_fpUNA64, "vneg", ".f64\t$dst, $a",
 377                  [(set DPR:$dst, (fneg (f64 DPR:$a)))]>;
 378
 379 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,(outs SPR:$dst), (ins SPR:$a),
 380                   IIC_fpUNA32, "vneg", ".f32\t$dst, $a",
 381                   [(set SPR:$dst, (fneg SPR:$a))]>;
 382
 383 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0, (outs DPR:$dst), (ins DPR:$a),
 384                  IIC_fpSQRT64, "vsqrt", ".f64\t$dst, $a",
 385                  [(set DPR:$dst, (fsqrt (f64 DPR:$a)))]>;
 386
 387 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0, (outs SPR:$dst), (ins SPR:$a),
 388                  IIC_fpSQRT32, "vsqrt", ".f32\t$dst, $a",
 389                  [(set SPR:$dst, (fsqrt SPR:$a))]>;
 390
 391 //===----------------------------------------------------------------------===//
 392 // FP <-> GPR Copies.  Int <-> FP Conversions.
 393 //
 394
 395 def VMOVRS : AVConv2I<0b11100001, 0b1010, (outs GPR:$dst), (ins SPR:$src),
 396                  IIC_fpMOVSI, "vmov", "\t$dst, $src",
 397                  [(set GPR:$dst, (bitconvert SPR:$src))]>;
 398
 399 def VMOVSR : AVConv4I<0b11100000, 0b1010, (outs SPR:$dst), (ins GPR:$src),
 400                  IIC_fpMOVIS, "vmov", "\t$dst, $src",
 401                  [(set SPR:$dst, (bitconvert GPR:$src))]>;
 402
 403 let neverHasSideEffects = 1 in {
 404 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 405                       (outs GPR:$wb, GPR:$dst2), (ins DPR:$src),
 406                  IIC_fpMOVDI, "vmov", "\t$wb, $dst2, $src",
 407                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 408   let Inst{7-6} = 0b00;
 409 }
 410
 411 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 412                       (outs GPR:$wb, GPR:$dst2), (ins SPR:$src1, SPR:$src2),
 413                  IIC_fpMOVDI, "vmov", "\t$wb, $dst2, $src1, $src2",
 414                  [/* For disassembly only; pattern left blank */]> {
 415   let Inst{7-6} = 0b00;
 416 }
 417 } // neverHasSideEffects
 418
 419 // FMDHR: GPR -> SPR
 420 // FMDLR: GPR -> SPR
 421
 422 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 423                      (outs DPR:$dst), (ins GPR:$src1, GPR:$src2),
 424                 IIC_fpMOVID, "vmov", "\t$dst, $src1, $src2",
 425                 [(set DPR:$dst, (arm_fmdrr GPR:$src1, GPR:$src2))]> {
 426   let Inst{7-6} = 0b00;
 427 }
 428
 429 let neverHasSideEffects = 1 in
 430 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 431                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 432                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 433                 [/* For disassembly only; pattern left blank */]> {
 434   let Inst{7-6} = 0b00;
 435 }
 436
 437 // FMRDH: SPR -> GPR
 438 // FMRDL: SPR -> GPR
 439 // FMRRS: SPR -> GPR
 440 // FMRX : SPR system reg -> GPR
 441
 442 // FMSRR: GPR -> SPR
 443
 444 // FMXR: GPR -> VFP system reg
 445
 446
 447 // Int to FP:
 448
 449 def VSITOD : AVConv1I<0b11101, 0b11, 0b1000, 0b1011,
 450                  (outs DPR:$dst), (ins SPR:$a),
 451                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a",
 452                  [(set DPR:$dst, (f64 (arm_sitof SPR:$a)))]> {
 453   let Inst{7} = 1; // s32
 454 }
 455
 456 def VSITOS : AVConv1In<0b11101, 0b11, 0b1000, 0b1010,
 457                  (outs SPR:$dst),(ins SPR:$a),
 458                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a",
 459                  [(set SPR:$dst, (arm_sitof SPR:$a))]> {
 460   let Inst{7} = 1; // s32
 461 }
 462
 463 def VUITOD : AVConv1I<0b11101, 0b11, 0b1000, 0b1011,
 464                  (outs DPR:$dst), (ins SPR:$a),
 465                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a",
 466                  [(set DPR:$dst, (f64 (arm_uitof SPR:$a)))]> {
 467   let Inst{7} = 0; // u32
 468 }
 469
 470 def VUITOS : AVConv1In<0b11101, 0b11, 0b1000, 0b1010,
 471                  (outs SPR:$dst), (ins SPR:$a),
 472                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a",
 473                  [(set SPR:$dst, (arm_uitof SPR:$a))]> {
 474   let Inst{7} = 0; // u32
 475 }
 476
 477 // FP to Int:
 478 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 479
 480 def VTOSIZD : AVConv1I<0b11101, 0b11, 0b1101, 0b1011,
 481                        (outs SPR:$dst), (ins DPR:$a),
 482                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a",
 483                  [(set SPR:$dst, (arm_ftosi (f64 DPR:$a)))]> {
 484   let Inst{7} = 1; // Z bit
 485 }
 486
 487 def VTOSIZS : AVConv1In<0b11101, 0b11, 0b1101, 0b1010,
 488                         (outs SPR:$dst), (ins SPR:$a),
 489                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a",
 490                  [(set SPR:$dst, (arm_ftosi SPR:$a))]> {
 491   let Inst{7} = 1; // Z bit
 492 }
 493
 494 def VTOUIZD : AVConv1I<0b11101, 0b11, 0b1100, 0b1011,
 495                        (outs SPR:$dst), (ins DPR:$a),
 496                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a",
 497                  [(set SPR:$dst, (arm_ftoui (f64 DPR:$a)))]> {
 498   let Inst{7} = 1; // Z bit
 499 }
 500
 501 def VTOUIZS : AVConv1In<0b11101, 0b11, 0b1100, 0b1010,
 502                         (outs SPR:$dst), (ins SPR:$a),
 503                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a",
 504                  [(set SPR:$dst, (arm_ftoui SPR:$a))]> {
 505   let Inst{7} = 1; // Z bit
 506 }
 507
 508 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
 509 // For disassembly only.
 510 let Uses = [FPSCR] in {
 511 def VTOSIRD : AVConv1I<0b11101, 0b11, 0b1101, 0b1011,
 512                        (outs SPR:$dst), (ins DPR:$a),
 513                  IIC_fpCVTDI, "vcvtr", ".s32.f64\t$dst, $a",
 514                  [(set SPR:$dst, (int_arm_vcvtr (f64 DPR:$a)))]> {
 515   let Inst{7} = 0; // Z bit
 516 }
 517
 518 def VTOSIRS : AVConv1In<0b11101, 0b11, 0b1101, 0b1010,
 519                         (outs SPR:$dst), (ins SPR:$a),
 520                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$dst, $a",
 521                  [(set SPR:$dst, (int_arm_vcvtr SPR:$a))]> {
 522   let Inst{7} = 0; // Z bit
 523 }
 524
 525 def VTOUIRD : AVConv1I<0b11101, 0b11, 0b1100, 0b1011,
 526                        (outs SPR:$dst), (ins DPR:$a),
 527                  IIC_fpCVTDI, "vcvtr", ".u32.f64\t$dst, $a",
 528                  [(set SPR:$dst, (int_arm_vcvtru (f64 DPR:$a)))]> {
 529   let Inst{7} = 0; // Z bit
 530 }
 531
 532 def VTOUIRS : AVConv1In<0b11101, 0b11, 0b1100, 0b1010,
 533                         (outs SPR:$dst), (ins SPR:$a),
 534                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$dst, $a",
 535                  [(set SPR:$dst, (int_arm_vcvtru SPR:$a))]> {
 536   let Inst{7} = 0; // Z bit
 537 }
 538 }
 539
 540 // Convert between floating-point and fixed-point
 541 // Data type for fixed-point naming convention:
 542 //   S16 (U=0, sx=0) -> SH
 543 //   U16 (U=1, sx=0) -> UH
 544 //   S32 (U=0, sx=1) -> SL
 545 //   U32 (U=1, sx=1) -> UL
 546
 547 let Constraints = "$a = $dst" in {
 548
 549 // FP to Fixed-Point:
 550
 551 let isCodeGenOnly = 1 in {
 552 def VTOSHS : AVConv1XI<0b11101, 0b11, 0b1110, 0b1010, 0,
 553                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 554                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits",
 555                  [/* For disassembly only; pattern left blank */]>;
 556
 557 def VTOUHS : AVConv1XI<0b11101, 0b11, 0b1111, 0b1010, 0,
 558                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 559                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits",
 560                  [/* For disassembly only; pattern left blank */]>;
 561
 562 def VTOSLS : AVConv1XI<0b11101, 0b11, 0b1110, 0b1010, 1,
 563                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 564                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits",
 565                  [/* For disassembly only; pattern left blank */]>;
 566
 567 def VTOULS : AVConv1XI<0b11101, 0b11, 0b1111, 0b1010, 1,
 568                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 569                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits",
 570                  [/* For disassembly only; pattern left blank */]>;
 571
 572 def VTOSHD : AVConv1XI<0b11101, 0b11, 0b1110, 0b1011, 0,
 573                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 574                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits",
 575                  [/* For disassembly only; pattern left blank */]>;
 576
 577 def VTOUHD : AVConv1XI<0b11101, 0b11, 0b1111, 0b1011, 0,
 578                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 579                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits",
 580                  [/* For disassembly only; pattern left blank */]>;
 581
 582 def VTOSLD : AVConv1XI<0b11101, 0b11, 0b1110, 0b1011, 1,
 583                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 584                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits",
 585                  [/* For disassembly only; pattern left blank */]>;
 586
 587 def VTOULD : AVConv1XI<0b11101, 0b11, 0b1111, 0b1011, 1,
 588                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 589                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits",
 590                  [/* For disassembly only; pattern left blank */]>;
 591 }
 592
 593 // Fixed-Point to FP:
 594
 595 let isCodeGenOnly = 1 in {
 596 def VSHTOS : AVConv1XI<0b11101, 0b11, 0b1010, 0b1010, 0,
 597                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 598                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits",
 599                  [/* For disassembly only; pattern left blank */]>;
 600
 601 def VUHTOS : AVConv1XI<0b11101, 0b11, 0b1011, 0b1010, 0,
 602                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 603                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits",
 604                  [/* For disassembly only; pattern left blank */]>;
 605
 606 def VSLTOS : AVConv1XI<0b11101, 0b11, 0b1010, 0b1010, 1,
 607                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 608                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits",
 609                  [/* For disassembly only; pattern left blank */]>;
 610
 611 def VULTOS : AVConv1XI<0b11101, 0b11, 0b1011, 0b1010, 1,
 612                        (outs SPR:$dst), (ins SPR:$a, i32imm:$fbits),
 613                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits",
 614                  [/* For disassembly only; pattern left blank */]>;
 615
 616 def VSHTOD : AVConv1XI<0b11101, 0b11, 0b1010, 0b1011, 0,
 617                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 618                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits",
 619                  [/* For disassembly only; pattern left blank */]>;
 620
 621 def VUHTOD : AVConv1XI<0b11101, 0b11, 0b1011, 0b1011, 0,
 622                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 623                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits",
 624                  [/* For disassembly only; pattern left blank */]>;
 625
 626 def VSLTOD : AVConv1XI<0b11101, 0b11, 0b1010, 0b1011, 1,
 627                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 628                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits",
 629                  [/* For disassembly only; pattern left blank */]>;
 630
 631 def VULTOD : AVConv1XI<0b11101, 0b11, 0b1011, 0b1011, 1,
 632                        (outs DPR:$dst), (ins DPR:$a, i32imm:$fbits),
 633                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits",
 634                  [/* For disassembly only; pattern left blank */]>;
 635 }
 636
 637 } // End of 'let Constraints = "$src = $dst" in'
 638
 639 //===----------------------------------------------------------------------===//
 640 // FP FMA Operations.
 641 //
 642
 643 def VMLAD : ADbI_vmlX<0b11100, 0b00, 0, 0,
 644                 (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 645                 IIC_fpMAC64, "vmla", ".f64\t$dst, $a, $b",
 646                 [(set DPR:$dst, (fadd (fmul DPR:$a, DPR:$b),
 647                                       (f64 DPR:$dstin)))]>,
 648                 RegConstraint<"$dstin = $dst">;
 649
 650 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
 651                  (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 652                  IIC_fpMAC32, "vmla", ".f32\t$dst, $a, $b",
 653                  [(set SPR:$dst, (fadd (fmul SPR:$a, SPR:$b), SPR:$dstin))]>,
 654                  RegConstraint<"$dstin = $dst">;
 655
 656 def VNMLSD : ADbI_vmlX<0b11100, 0b01, 0, 0,
 657                 (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 658                 IIC_fpMAC64, "vnmls", ".f64\t$dst, $a, $b",
 659                 [(set DPR:$dst, (fsub (fmul DPR:$a, DPR:$b),
 660                                 (f64 DPR:$dstin)))]>,
 661                 RegConstraint<"$dstin = $dst">;
 662
 663 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
 664                 (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 665                 IIC_fpMAC32, "vnmls", ".f32\t$dst, $a, $b",
 666                 [(set SPR:$dst, (fsub (fmul SPR:$a, SPR:$b), SPR:$dstin))]>,
 667                 RegConstraint<"$dstin = $dst">;
 668
 669 def VMLSD : ADbI_vmlX<0b11100, 0b00, 1, 0,
 670                  (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 671                  IIC_fpMAC64, "vmls", ".f64\t$dst, $a, $b",
 672              [(set DPR:$dst, (fadd (fneg (fmul DPR:$a, DPR:$b)),
 673                              (f64 DPR:$dstin)))]>,
 674                 RegConstraint<"$dstin = $dst">;
 675
 676 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
 677                   (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 678                   IIC_fpMAC32, "vmls", ".f32\t$dst, $a, $b",
 679              [(set SPR:$dst, (fadd (fneg (fmul SPR:$a, SPR:$b)), SPR:$dstin))]>,
 680                 RegConstraint<"$dstin = $dst">;
 681
 682 def : Pat<(fsub DPR:$dstin, (fmul DPR:$a, (f64 DPR:$b))),
 683           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>, Requires<[DontUseNEONForFP]>;
 684 def : Pat<(fsub SPR:$dstin, (fmul SPR:$a, SPR:$b)),
 685           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>, Requires<[DontUseNEONForFP]>;
 686
 687 def VNMLAD : ADbI_vmlX<0b11100, 0b01, 1, 0,
 688                  (outs DPR:$dst), (ins DPR:$dstin, DPR:$a, DPR:$b),
 689                  IIC_fpMAC64, "vnmla", ".f64\t$dst, $a, $b",
 690              [(set DPR:$dst, (fsub (fneg (fmul DPR:$a, DPR:$b)),
 691                              (f64 DPR:$dstin)))]>,
 692                 RegConstraint<"$dstin = $dst">;
 693
 694 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
 695                 (outs SPR:$dst), (ins SPR:$dstin, SPR:$a, SPR:$b),
 696                 IIC_fpMAC32, "vnmla", ".f32\t$dst, $a, $b",
 697              [(set SPR:$dst, (fsub (fneg (fmul SPR:$a, SPR:$b)), SPR:$dstin))]>,
 698                 RegConstraint<"$dstin = $dst">;
 699
 700 //===----------------------------------------------------------------------===//
 701 // FP Conditional moves.
 702 //
 703
 704 let neverHasSideEffects = 1 in {
 705 def VMOVDcc  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 706                     (outs DPR:$dst), (ins DPR:$false, DPR:$true),
 707                     IIC_fpUNA64, "vmov", ".f64\t$dst, $true",
 708                 [/*(set DPR:$dst, (ARMcmov DPR:$false, DPR:$true, imm:$cc))*/]>,
 709                     RegConstraint<"$false = $dst">;
 710
 711 def VMOVScc  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 712                     (outs SPR:$dst), (ins SPR:$false, SPR:$true),
 713                     IIC_fpUNA32, "vmov", ".f32\t$dst, $true",
 714                 [/*(set SPR:$dst, (ARMcmov SPR:$false, SPR:$true, imm:$cc))*/]>,
 715                     RegConstraint<"$false = $dst">;
 716
 717 def VNEGDcc  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 718                     (outs DPR:$dst), (ins DPR:$false, DPR:$true),
 719                     IIC_fpUNA64, "vneg", ".f64\t$dst, $true",
 720                 [/*(set DPR:$dst, (ARMcneg DPR:$false, DPR:$true, imm:$cc))*/]>,
 721                     RegConstraint<"$false = $dst">;
 722
 723 def VNEGScc  : ASuI<0b11101, 0b11, 0b0001, 0b01, 0,
 724                     (outs SPR:$dst), (ins SPR:$false, SPR:$true),
 725                     IIC_fpUNA32, "vneg", ".f32\t$dst, $true",
 726                 [/*(set SPR:$dst, (ARMcneg SPR:$false, SPR:$true, imm:$cc))*/]>,
 727                     RegConstraint<"$false = $dst">;
 728 } // neverHasSideEffects
 729
 730 //===----------------------------------------------------------------------===//
 731 // Misc.
 732 //
 733
 734 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
 735 // to APSR.
 736 let Defs = [CPSR], Uses = [FPSCR] in
 737 def FMSTAT : VFPAI<(outs), (ins), VFPMiscFrm, IIC_fpSTAT, "vmrs",
 738                    "\tapsr_nzcv, fpscr",
 739              [(arm_fmstat)]> {
 740   let Inst{27-20} = 0b11101111;
 741   let Inst{19-16} = 0b0001;
 742   let Inst{15-12} = 0b1111;
 743   let Inst{11-8}  = 0b1010;
 744   let Inst{7}     = 0;
 745   let Inst{4}     = 1;
 746 }
 747
 748 // FPSCR <-> GPR (for disassembly only)
 749 let hasSideEffects = 1, Uses = [FPSCR] in
 750 def VMRS : VFPAI<(outs GPR:$dst), (ins), VFPMiscFrm, IIC_fpSTAT,
 751                  "vmrs", "\t$dst, fpscr",
 752              [(set GPR:$dst, (int_arm_get_fpscr))]> {
 753   let Inst{27-20} = 0b11101111;
 754   let Inst{19-16} = 0b0001;
 755   let Inst{11-8}  = 0b1010;
 756   let Inst{7}     = 0;
 757   let Inst{4}     = 1;
 758 }
 759
 760 let Defs = [FPSCR] in
 761 def VMSR : VFPAI<(outs), (ins GPR:$src), VFPMiscFrm, IIC_fpSTAT,
 762                  "vmsr", "\tfpscr, $src",
 763              [(int_arm_set_fpscr GPR:$src)]> {
 764   let Inst{27-20} = 0b11101110;
 765   let Inst{19-16} = 0b0001;
 766   let Inst{11-8}  = 0b1010;
 767   let Inst{7}     = 0;
 768   let Inst{4}     = 1;
 769 }
 770
 771 // Materialize FP immediates. VFP3 only.
 772 let isReMaterializable = 1 in {
 773 def FCONSTD : VFPAI<(outs DPR:$dst), (ins vfp_f64imm:$imm),
 774                     VFPMiscFrm, IIC_fpUNA64,
 775                     "vmov", ".f64\t$dst, $imm",
 776                     [(set DPR:$dst, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
 777   let Inst{27-23} = 0b11101;
 778   let Inst{21-20} = 0b11;
 779   let Inst{11-9}  = 0b101;
 780   let Inst{8}     = 1;
 781   let Inst{7-4}   = 0b0000;
 782 }
 783
 784 def FCONSTS : VFPAI<(outs SPR:$dst), (ins vfp_f32imm:$imm),
 785                     VFPMiscFrm, IIC_fpUNA32,
 786                     "vmov", ".f32\t$dst, $imm",
 787                     [(set SPR:$dst, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
 788   let Inst{27-23} = 0b11101;
 789   let Inst{21-20} = 0b11;
 790   let Inst{11-9}  = 0b101;
 791   let Inst{8}     = 0;
 792   let Inst{7-4}   = 0b0000;
 793 }
 794 }