lib/Target/ARM/ARMInstrVFP.td

   1 //===-- ARMInstrVFP.td - VFP support for ARM ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI    : SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  15 def SDT_ITOF    : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  16 def SDT_CMPFP0  : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  17 def SDT_VMOVDRR : SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  18                                        SDTCisSameAs<1, 2>]>;
  19
  20 def arm_ftoui  : SDNode<"ARMISD::FTOUI",   SDT_FTOI>;
  21 def arm_ftosi  : SDNode<"ARMISD::FTOSI",   SDT_FTOI>;
  22 def arm_sitof  : SDNode<"ARMISD::SITOF",   SDT_ITOF>;
  23 def arm_uitof  : SDNode<"ARMISD::UITOF",   SDT_ITOF>;
  24 def arm_fmstat : SDNode<"ARMISD::FMSTAT",  SDTNone, [SDNPInGlue, SDNPOutGlue]>;
  25 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",   SDT_ARMCmp, [SDNPOutGlue]>;
  26 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0", SDT_CMPFP0, [SDNPOutGlue]>;
  27 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR", SDT_VMOVDRR>;
  28
  29
  30 //===----------------------------------------------------------------------===//
  31 // Operand Definitions.
  32 //
  33
  34 // 8-bit floating-point immediate encodings.
  35 def FPImmOperand : AsmOperandClass {
  36   let Name = "FPImm";
  37   let ParserMethod = "parseFPImm";
  38 }
  39
  40 def vfp_f32imm : Operand<f32>,
  41                  PatLeaf<(f32 fpimm), [{
  42       return ARM_AM::getFP32Imm(N->getValueAPF()) != -1;
  43     }], SDNodeXForm<fpimm, [{
  44       APFloat InVal = N->getValueAPF();
  45       uint32_t enc = ARM_AM::getFP32Imm(InVal);
  46       return CurDAG->getTargetConstant(enc, MVT::i32);
  47     }]>> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51
  52 def vfp_f64imm : Operand<f64>,
  53                  PatLeaf<(f64 fpimm), [{
  54       return ARM_AM::getFP64Imm(N->getValueAPF()) != -1;
  55     }], SDNodeXForm<fpimm, [{
  56       APFloat InVal = N->getValueAPF();
  57       uint32_t enc = ARM_AM::getFP64Imm(InVal);
  58       return CurDAG->getTargetConstant(enc, MVT::i32);
  59     }]>> {
  60   let PrintMethod = "printFPImmOperand";
  61   let ParserMatchClass = FPImmOperand;
  62 }
  63
  64 def alignedload32 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
  65   return cast<LoadSDNode>(N)->getAlignment() >= 4;
  66 }]>;
  67
  68 def alignedstore32 : PatFrag<(ops node:$val, node:$ptr),
  69                              (store node:$val, node:$ptr), [{
  70   return cast<StoreSDNode>(N)->getAlignment() >= 4;
  71 }]>;
  72
  73 // The VCVT to/from fixed-point instructions encode the 'fbits' operand
  74 // (the number of fixed bits) differently than it appears in the assembly
  75 // source. It's encoded as "Size - fbits" where Size is the size of the
  76 // fixed-point representation (32 or 16) and fbits is the value appearing
  77 // in the assembly source, an integer in [0,16] or (0,32], depending on size.
  78 def fbits32_asm_operand : AsmOperandClass { let Name = "FBits32"; }
  79 def fbits32 : Operand<i32> {
  80   let PrintMethod = "printFBits32";
  81   let ParserMatchClass = fbits32_asm_operand;
  82 }
  83
  84 def fbits16_asm_operand : AsmOperandClass { let Name = "FBits16"; }
  85 def fbits16 : Operand<i32> {
  86   let PrintMethod = "printFBits16";
  87   let ParserMatchClass = fbits16_asm_operand;
  88 }
  89
  90 //===----------------------------------------------------------------------===//
  91 //  Load / store Instructions.
  92 //
  93
  94 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  95
  96 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$Dd), (ins addrmode5:$addr),
  97                  IIC_fpLoad64, "vldr", "\t$Dd, $addr",
  98                  [(set DPR:$Dd, (f64 (alignedload32 addrmode5:$addr)))]>;
  99
 100 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$Sd), (ins addrmode5:$addr),
 101                  IIC_fpLoad32, "vldr", "\t$Sd, $addr",
 102                  [(set SPR:$Sd, (load addrmode5:$addr))]> {
 103   // Some single precision VFP instructions may be executed on both NEON and VFP
 104   // pipelines.
 105   let D = VFPNeonDomain;
 106 }
 107
 108 } // End of 'let canFoldAsLoad = 1, isReMaterializable = 1 in'
 109
 110 def VSTRD : ADI5<0b1101, 0b00, (outs), (ins DPR:$Dd, addrmode5:$addr),
 111                  IIC_fpStore64, "vstr", "\t$Dd, $addr",
 112                  [(alignedstore32 (f64 DPR:$Dd), addrmode5:$addr)]>;
 113
 114 def VSTRS : ASI5<0b1101, 0b00, (outs), (ins SPR:$Sd, addrmode5:$addr),
 115                  IIC_fpStore32, "vstr", "\t$Sd, $addr",
 116                  [(store SPR:$Sd, addrmode5:$addr)]> {
 117   // Some single precision VFP instructions may be executed on both NEON and VFP
 118   // pipelines.
 119   let D = VFPNeonDomain;
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 //  Load / store multiple Instructions.
 124 //
 125
 126 multiclass vfp_ldst_mult<string asm, bit L_bit,
 127                          InstrItinClass itin, InstrItinClass itin_upd> {
 128   // Double Precision
 129   def DIA :
 130     AXDI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 131           IndexModeNone, itin,
 132           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 133     let Inst{24-23} = 0b01;       // Increment After
 134     let Inst{21}    = 0;          // No writeback
 135     let Inst{20}    = L_bit;
 136   }
 137   def DIA_UPD :
 138     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 139                                variable_ops),
 140           IndexModeUpd, itin_upd,
 141           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 142     let Inst{24-23} = 0b01;       // Increment After
 143     let Inst{21}    = 1;          // Writeback
 144     let Inst{20}    = L_bit;
 145   }
 146   def DDB_UPD :
 147     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 148                                variable_ops),
 149           IndexModeUpd, itin_upd,
 150           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 151     let Inst{24-23} = 0b10;       // Decrement Before
 152     let Inst{21}    = 1;          // Writeback
 153     let Inst{20}    = L_bit;
 154   }
 155
 156   // Single Precision
 157   def SIA :
 158     AXSI4<(outs), (ins GPR:$Rn, pred:$p, spr_reglist:$regs, variable_ops),
 159           IndexModeNone, itin,
 160           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 161     let Inst{24-23} = 0b01;       // Increment After
 162     let Inst{21}    = 0;          // No writeback
 163     let Inst{20}    = L_bit;
 164
 165     // Some single precision VFP instructions may be executed on both NEON and
 166     // VFP pipelines.
 167     let D = VFPNeonDomain;
 168   }
 169   def SIA_UPD :
 170     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 171                                variable_ops),
 172           IndexModeUpd, itin_upd,
 173           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 174     let Inst{24-23} = 0b01;       // Increment After
 175     let Inst{21}    = 1;          // Writeback
 176     let Inst{20}    = L_bit;
 177
 178     // Some single precision VFP instructions may be executed on both NEON and
 179     // VFP pipelines.
 180     let D = VFPNeonDomain;
 181   }
 182   def SDB_UPD :
 183     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 184                                variable_ops),
 185           IndexModeUpd, itin_upd,
 186           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 187     let Inst{24-23} = 0b10;       // Decrement Before
 188     let Inst{21}    = 1;          // Writeback
 189     let Inst{20}    = L_bit;
 190
 191     // Some single precision VFP instructions may be executed on both NEON and
 192     // VFP pipelines.
 193     let D = VFPNeonDomain;
 194   }
 195 }
 196
 197 let neverHasSideEffects = 1 in {
 198
 199 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 200 defm VLDM : vfp_ldst_mult<"vldm", 1, IIC_fpLoad_m, IIC_fpLoad_mu>;
 201
 202 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 203 defm VSTM : vfp_ldst_mult<"vstm", 0, IIC_fpLoad_m, IIC_fpLoad_mu>;
 204
 205 } // neverHasSideEffects
 206
 207 def : MnemonicAlias<"vldm", "vldmia">;
 208 def : MnemonicAlias<"vstm", "vstmia">;
 209
 210 def : InstAlias<"vpush${p} $r", (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>,
 211                 Requires<[HasVFP2]>;
 212 def : InstAlias<"vpush${p} $r", (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>,
 213                 Requires<[HasVFP2]>;
 214 def : InstAlias<"vpop${p} $r",  (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>,
 215                 Requires<[HasVFP2]>;
 216 def : InstAlias<"vpop${p} $r",  (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>,
 217                 Requires<[HasVFP2]>;
 218 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 219                          (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>;
 220 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 221                          (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>;
 222 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 223                          (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>;
 224 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 225                          (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>;
 226
 227 // FLDMX, FSTMX - Load and store multiple unknown precision registers for
 228 // pre-armv6 cores.
 229 // These instruction are deprecated so we don't want them to get selected.
 230 multiclass vfp_ldstx_mult<string asm, bit L_bit> {
 231   // Unknown precision
 232   def XIA :
 233     AXXI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 234           IndexModeNone, !strconcat(asm, "iax${p}\t$Rn, $regs"), "", []> {
 235     let Inst{24-23} = 0b01;       // Increment After
 236     let Inst{21}    = 0;          // No writeback
 237     let Inst{20}    = L_bit;
 238   }
 239   def XIA_UPD :
 240     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 241           IndexModeUpd, !strconcat(asm, "iax${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 242     let Inst{24-23} = 0b01;         // Increment After
 243     let Inst{21}    = 1;            // Writeback
 244     let Inst{20}    = L_bit;
 245   }
 246   def XDB_UPD :
 247     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 248           IndexModeUpd, !strconcat(asm, "dbx${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 249     let Inst{24-23} = 0b10;         // Decrement Before
 250     let Inst{21}    = 1;
 251     let Inst{20}    = L_bit;
 252   }
 253 }
 254
 255 defm FLDM : vfp_ldstx_mult<"fldm", 1>;
 256 defm FSTM : vfp_ldstx_mult<"fstm", 0>;
 257
 258 //===----------------------------------------------------------------------===//
 259 // FP Binary Operations.
 260 //
 261
 262 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 263 def VADDD  : ADbI<0b11100, 0b11, 0, 0,
 264                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 265                   IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 266                   [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 267
 268 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 269 def VADDS  : ASbIn<0b11100, 0b11, 0, 0,
 270                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 271                    IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 272                    [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]> {
 273   // Some single precision VFP instructions may be executed on both NEON and
 274   // VFP pipelines on A8.
 275   let D = VFPNeonA8Domain;
 276 }
 277
 278 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 279 def VSUBD  : ADbI<0b11100, 0b11, 1, 0,
 280                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 281                   IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 282                   [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 283
 284 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 285 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0,
 286                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 287                    IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 288                    [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]> {
 289   // Some single precision VFP instructions may be executed on both NEON and
 290   // VFP pipelines on A8.
 291   let D = VFPNeonA8Domain;
 292 }
 293
 294 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 295 def VDIVD  : ADbI<0b11101, 0b00, 0, 0,
 296                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 297                   IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 298                   [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 299
 300 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 301 def VDIVS  : ASbI<0b11101, 0b00, 0, 0,
 302                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 303                   IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 304                   [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 305
 306 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 307 def VMULD  : ADbI<0b11100, 0b10, 0, 0,
 308                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 309                   IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 310                   [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 311
 312 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 313 def VMULS  : ASbIn<0b11100, 0b10, 0, 0,
 314                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 315                    IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 316                    [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]> {
 317   // Some single precision VFP instructions may be executed on both NEON and
 318   // VFP pipelines on A8.
 319   let D = VFPNeonA8Domain;
 320 }
 321
 322 def VNMULD : ADbI<0b11100, 0b10, 1, 0,
 323                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 324                   IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 325                   [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 326
 327 def VNMULS : ASbI<0b11100, 0b10, 1, 0,
 328                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 329                   IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 330                   [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]> {
 331   // Some single precision VFP instructions may be executed on both NEON and
 332   // VFP pipelines on A8.
 333   let D = VFPNeonA8Domain;
 334 }
 335
 336 multiclass vsel_inst<string op, bits<2> opc, int CC> {
 337   let DecoderNamespace = "VFPV8", PostEncoderMethod = "",
 338       Uses = [CPSR], AddedComplexity = 4 in {
 339     def S : ASbInp<0b11100, opc, 0,
 340                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 341                    NoItinerary, !strconcat("vsel", op, ".f32\t$Sd, $Sn, $Sm"),
 342                    [(set SPR:$Sd, (ARMcmov SPR:$Sm, SPR:$Sn, CC))]>,
 343                    Requires<[HasV8FP]>;
 344
 345     def D : ADbInp<0b11100, opc, 0,
 346                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 347                    NoItinerary, !strconcat("vsel", op, ".f64\t$Dd, $Dn, $Dm"),
 348                    [(set DPR:$Dd, (ARMcmov (f64 DPR:$Dm), (f64 DPR:$Dn), CC))]>,
 349                    Requires<[HasV8FP]>;
 350   }
 351 }
 352
 353 // The CC constants here match ARMCC::CondCodes.
 354 defm VSELGT : vsel_inst<"gt", 0b11, 12>;
 355 defm VSELGE : vsel_inst<"ge", 0b10, 10>;
 356 defm VSELEQ : vsel_inst<"eq", 0b00, 0>;
 357 defm VSELVS : vsel_inst<"vs", 0b01, 6>;
 358
 359 multiclass vmaxmin_inst<string op, bit opc, SDNode SD> {
 360   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 361     def S : ASbInp<0b11101, 0b00, opc,
 362                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 363                    NoItinerary, !strconcat(op, ".f32\t$Sd, $Sn, $Sm"),
 364                    [(set SPR:$Sd, (SD SPR:$Sn, SPR:$Sm))]>,
 365                    Requires<[HasV8FP]>;
 366
 367     def D : ADbInp<0b11101, 0b00, opc,
 368                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 369                    NoItinerary, !strconcat(op, ".f64\t$Dd, $Dn, $Dm"),
 370                    [(set DPR:$Dd, (f64 (SD (f64 DPR:$Dn), (f64 DPR:$Dm))))]>,
 371                    Requires<[HasV8FP]>;
 372   }
 373 }
 374
 375 defm VMAXNM : vmaxmin_inst<"vmaxnm", 0, ARMvmaxnm>;
 376 defm VMINNM : vmaxmin_inst<"vminnm", 1, ARMvminnm>;
 377
 378 // Match reassociated forms only if not sign dependent rounding.
 379 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 380           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 381 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 382           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 383
 384 // These are encoded as unary instructions.
 385 let Defs = [FPSCR_NZCV] in {
 386 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0,
 387                   (outs), (ins DPR:$Dd, DPR:$Dm),
 388                   IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 389                   [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]>;
 390
 391 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0,
 392                   (outs), (ins SPR:$Sd, SPR:$Sm),
 393                   IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 394                   [(arm_cmpfp SPR:$Sd, SPR:$Sm)]> {
 395   // Some single precision VFP instructions may be executed on both NEON and
 396   // VFP pipelines on A8.
 397   let D = VFPNeonA8Domain;
 398 }
 399
 400 // FIXME: Verify encoding after integrated assembler is working.
 401 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0,
 402                   (outs), (ins DPR:$Dd, DPR:$Dm),
 403                   IIC_fpCMP64, "vcmp", ".f64\t$Dd, $Dm",
 404                   [/* For disassembly only; pattern left blank */]>;
 405
 406 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0,
 407                   (outs), (ins SPR:$Sd, SPR:$Sm),
 408                   IIC_fpCMP32, "vcmp", ".f32\t$Sd, $Sm",
 409                   [/* For disassembly only; pattern left blank */]> {
 410   // Some single precision VFP instructions may be executed on both NEON and
 411   // VFP pipelines on A8.
 412   let D = VFPNeonA8Domain;
 413 }
 414 } // Defs = [FPSCR_NZCV]
 415
 416 //===----------------------------------------------------------------------===//
 417 // FP Unary Operations.
 418 //
 419
 420 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0,
 421                   (outs DPR:$Dd), (ins DPR:$Dm),
 422                   IIC_fpUNA64, "vabs", ".f64\t$Dd, $Dm",
 423                   [(set DPR:$Dd, (fabs (f64 DPR:$Dm)))]>;
 424
 425 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,
 426                    (outs SPR:$Sd), (ins SPR:$Sm),
 427                    IIC_fpUNA32, "vabs", ".f32\t$Sd, $Sm",
 428                    [(set SPR:$Sd, (fabs SPR:$Sm))]> {
 429   // Some single precision VFP instructions may be executed on both NEON and
 430   // VFP pipelines on A8.
 431   let D = VFPNeonA8Domain;
 432 }
 433
 434 let Defs = [FPSCR_NZCV] in {
 435 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0,
 436                    (outs), (ins DPR:$Dd),
 437                    IIC_fpCMP64, "vcmpe", ".f64\t$Dd, #0",
 438                    [(arm_cmpfp0 (f64 DPR:$Dd))]> {
 439   let Inst{3-0} = 0b0000;
 440   let Inst{5}   = 0;
 441 }
 442
 443 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0,
 444                    (outs), (ins SPR:$Sd),
 445                    IIC_fpCMP32, "vcmpe", ".f32\t$Sd, #0",
 446                    [(arm_cmpfp0 SPR:$Sd)]> {
 447   let Inst{3-0} = 0b0000;
 448   let Inst{5}   = 0;
 449
 450   // Some single precision VFP instructions may be executed on both NEON and
 451   // VFP pipelines on A8.
 452   let D = VFPNeonA8Domain;
 453 }
 454
 455 // FIXME: Verify encoding after integrated assembler is working.
 456 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0,
 457                    (outs), (ins DPR:$Dd),
 458                    IIC_fpCMP64, "vcmp", ".f64\t$Dd, #0",
 459                    [/* For disassembly only; pattern left blank */]> {
 460   let Inst{3-0} = 0b0000;
 461   let Inst{5}   = 0;
 462 }
 463
 464 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0,
 465                    (outs), (ins SPR:$Sd),
 466                    IIC_fpCMP32, "vcmp", ".f32\t$Sd, #0",
 467                    [/* For disassembly only; pattern left blank */]> {
 468   let Inst{3-0} = 0b0000;
 469   let Inst{5}   = 0;
 470
 471   // Some single precision VFP instructions may be executed on both NEON and
 472   // VFP pipelines on A8.
 473   let D = VFPNeonA8Domain;
 474 }
 475 } // Defs = [FPSCR_NZCV]
 476
 477 def VCVTDS  : ASuI<0b11101, 0b11, 0b0111, 0b11, 0,
 478                    (outs DPR:$Dd), (ins SPR:$Sm),
 479                    IIC_fpCVTDS, "vcvt", ".f64.f32\t$Dd, $Sm",
 480                    [(set DPR:$Dd, (fextend SPR:$Sm))]> {
 481   // Instruction operands.
 482   bits<5> Dd;
 483   bits<5> Sm;
 484
 485   // Encode instruction operands.
 486   let Inst{3-0}   = Sm{4-1};
 487   let Inst{5}     = Sm{0};
 488   let Inst{15-12} = Dd{3-0};
 489   let Inst{22}    = Dd{4};
 490 }
 491
 492 // Special case encoding: bits 11-8 is 0b1011.
 493 def VCVTSD  : VFPAI<(outs SPR:$Sd), (ins DPR:$Dm), VFPUnaryFrm,
 494                     IIC_fpCVTSD, "vcvt", ".f32.f64\t$Sd, $Dm",
 495                     [(set SPR:$Sd, (fround DPR:$Dm))]> {
 496   // Instruction operands.
 497   bits<5> Sd;
 498   bits<5> Dm;
 499
 500   // Encode instruction operands.
 501   let Inst{3-0}   = Dm{3-0};
 502   let Inst{5}     = Dm{4};
 503   let Inst{15-12} = Sd{4-1};
 504   let Inst{22}    = Sd{0};
 505
 506   let Inst{27-23} = 0b11101;
 507   let Inst{21-16} = 0b110111;
 508   let Inst{11-8}  = 0b1011;
 509   let Inst{7-6}   = 0b11;
 510   let Inst{4}     = 0;
 511 }
 512
 513 // Between half, single and double-precision.  For disassembly only.
 514
 515 // FIXME: Verify encoding after integrated assembler is working.
 516 def VCVTBHS: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 517                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$Sd, $Sm",
 518                  [/* For disassembly only; pattern left blank */]>;
 519
 520 def VCVTBSH: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 521                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$Sd, $Sm",
 522                  [/* For disassembly only; pattern left blank */]>;
 523
 524 def : Pat<(f32_to_f16 SPR:$a),
 525           (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 526
 527 def : Pat<(f16_to_f32 GPR:$a),
 528           (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 529
 530 def VCVTTHS: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 531                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$Sd, $Sm",
 532                  [/* For disassembly only; pattern left blank */]>;
 533
 534 def VCVTTSH: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 535                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$Sd, $Sm",
 536                  [/* For disassembly only; pattern left blank */]>;
 537
 538 def VCVTBHD : ADuI<0b11101, 0b11, 0b0010, 0b01, 0,
 539                    (outs DPR:$Dd), (ins SPR:$Sm),
 540                    NoItinerary, "vcvtb", ".f64.f16\t$Dd, $Sm",
 541                    []>, Requires<[HasV8FP]> {
 542   // Instruction operands.
 543   bits<5> Sm;
 544
 545   // Encode instruction operands.
 546   let Inst{3-0} = Sm{4-1};
 547   let Inst{5}   = Sm{0};
 548 }
 549
 550 def VCVTBDH : ADuI<0b11101, 0b11, 0b0011, 0b01, 0,
 551                    (outs SPR:$Sd), (ins DPR:$Dm),
 552                    NoItinerary, "vcvtb", ".f16.f64\t$Sd, $Dm",
 553                    []>, Requires<[HasV8FP]> {
 554   // Instruction operands.
 555   bits<5> Sd;
 556   bits<5> Dm;
 557
 558   // Encode instruction operands.
 559   let Inst{3-0}     = Dm{3-0};
 560   let Inst{5}       = Dm{4};
 561   let Inst{15-12}   = Sd{4-1};
 562   let Inst{22}      = Sd{0};
 563 }
 564
 565 def VCVTTHD : ADuI<0b11101, 0b11, 0b0010, 0b11, 0,
 566                    (outs DPR:$Dd), (ins SPR:$Sm),
 567                    NoItinerary, "vcvtt", ".f64.f16\t$Dd, $Sm",
 568                    []>, Requires<[HasV8FP]> {
 569   // Instruction operands.
 570   bits<5> Sm;
 571
 572   // Encode instruction operands.
 573   let Inst{3-0} = Sm{4-1};
 574   let Inst{5}   = Sm{0};
 575 }
 576
 577 def VCVTTDH : ADuI<0b11101, 0b11, 0b0011, 0b11, 0,
 578                    (outs SPR:$Sd), (ins DPR:$Dm),
 579                    NoItinerary, "vcvtt", ".f16.f64\t$Sd, $Dm",
 580                    []>, Requires<[HasV8FP]> {
 581   // Instruction operands.
 582   bits<5> Sd;
 583   bits<5> Dm;
 584
 585   // Encode instruction operands.
 586   let Inst{15-12} = Sd{4-1};
 587   let Inst{22}    = Sd{0};
 588   let Inst{3-0}   = Dm{3-0};
 589   let Inst{5}     = Dm{4};
 590 }
 591
 592 multiclass vcvt_inst<string opc, bits<2> rm> {
 593   let PostEncoderMethod = "", DecoderNamespace = "VFPV8" in {
 594     def SS : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 595                     (outs SPR:$Sd), (ins SPR:$Sm),
 596                     NoItinerary, !strconcat("vcvt", opc, ".s32.f32\t$Sd, $Sm"),
 597                     []>, Requires<[HasV8FP]> {
 598       let Inst{17-16} = rm;
 599     }
 600
 601     def US : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 602                     (outs SPR:$Sd), (ins SPR:$Sm),
 603                     NoItinerary, !strconcat("vcvt", opc, ".u32.f32\t$Sd, $Sm"),
 604                     []>, Requires<[HasV8FP]> {
 605       let Inst{17-16} = rm;
 606     }
 607
 608     def SD : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 609                     (outs SPR:$Sd), (ins DPR:$Dm),
 610                     NoItinerary, !strconcat("vcvt", opc, ".s32.f64\t$Sd, $Dm"),
 611                     []>, Requires<[HasV8FP]> {
 612       bits<5> Dm;
 613
 614       let Inst{17-16} = rm;
 615
 616       // Encode instruction operands
 617       let Inst{3-0} = Dm{3-0};
 618       let Inst{5}   = Dm{4};
 619       let Inst{8} = 1;
 620     }
 621
 622     def UD : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 623                     (outs SPR:$Sd), (ins DPR:$Dm),
 624                     NoItinerary, !strconcat("vcvt", opc, ".u32.f64\t$Sd, $Dm"),
 625                     []>, Requires<[HasV8FP]> {
 626       bits<5> Dm;
 627
 628       let Inst{17-16} = rm;
 629
 630       // Encode instruction operands
 631       let Inst{3-0}  = Dm{3-0};
 632       let Inst{5}    = Dm{4};
 633       let Inst{8} = 1;
 634     }
 635   }
 636 }
 637
 638 defm VCVTA : vcvt_inst<"a", 0b00>;
 639 defm VCVTN : vcvt_inst<"n", 0b01>;
 640 defm VCVTP : vcvt_inst<"p", 0b10>;
 641 defm VCVTM : vcvt_inst<"m", 0b11>;
 642
 643 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 644                   (outs DPR:$Dd), (ins DPR:$Dm),
 645                   IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 646                   [(set DPR:$Dd, (fneg (f64 DPR:$Dm)))]>;
 647
 648 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,
 649                    (outs SPR:$Sd), (ins SPR:$Sm),
 650                    IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 651                    [(set SPR:$Sd, (fneg SPR:$Sm))]> {
 652   // Some single precision VFP instructions may be executed on both NEON and
 653   // VFP pipelines on A8.
 654   let D = VFPNeonA8Domain;
 655 }
 656
 657 multiclass vrint_inst_zrx<string opc, bit op, bit op2> {
 658   def S : ASuI<0b11101, 0b11, 0b0110, 0b11, 0,
 659                (outs SPR:$Sd), (ins SPR:$Sm),
 660                NoItinerary, !strconcat("vrint", opc), ".f32\t$Sd, $Sm",
 661                []>, Requires<[HasV8FP]> {
 662     let Inst{7} = op2;
 663     let Inst{16} = op;
 664   }
 665   def D : ADuI<0b11101, 0b11, 0b0110, 0b11, 0,
 666                 (outs DPR:$Dd), (ins DPR:$Dm),
 667                 NoItinerary, !strconcat("vrint", opc), ".f64\t$Dd, $Dm",
 668                 []>, Requires<[HasV8FP]> {
 669     let Inst{7} = op2;
 670     let Inst{16} = op;
 671   }
 672 }
 673
 674 defm VRINTZ : vrint_inst_zrx<"z", 0, 1>;
 675 defm VRINTR : vrint_inst_zrx<"r", 0, 0>;
 676 defm VRINTX : vrint_inst_zrx<"x", 1, 0>;
 677
 678 multiclass vrint_inst_anpm<string opc, bits<2> rm> {
 679   let PostEncoderMethod = "", DecoderNamespace = "VFPV8" in {
 680     def S : ASuInp<0b11101, 0b11, 0b1000, 0b01, 0,
 681                    (outs SPR:$Sd), (ins SPR:$Sm),
 682                    NoItinerary, !strconcat("vrint", opc, ".f32\t$Sd, $Sm"),
 683                    []>, Requires<[HasV8FP]> {
 684       let Inst{17-16} = rm;
 685     }
 686     def D : ADuInp<0b11101, 0b11, 0b1000, 0b01, 0,
 687                    (outs DPR:$Dd), (ins DPR:$Dm),
 688                    NoItinerary, !strconcat("vrint", opc, ".f64\t$Dd, $Dm"),
 689                    []>, Requires<[HasV8FP]> {
 690       let Inst{17-16} = rm;
 691     }
 692   }
 693
 694   def : InstAlias<!strconcat("vrint", opc, ".f32.f32\t$Sd, $Sm"),
 695                   (!cast<Instruction>(NAME#"S") SPR:$Sd, SPR:$Sm)>;
 696   def : InstAlias<!strconcat("vrint", opc, ".f64.f64\t$Dd, $Dm"),
 697                   (!cast<Instruction>(NAME#"D") DPR:$Dd, DPR:$Dm)>;
 698 }
 699
 700 defm VRINTA : vrint_inst_anpm<"a", 0b00>;
 701 defm VRINTN : vrint_inst_anpm<"n", 0b01>;
 702 defm VRINTP : vrint_inst_anpm<"p", 0b10>;
 703 defm VRINTM : vrint_inst_anpm<"m", 0b11>;
 704
 705 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0,
 706                   (outs DPR:$Dd), (ins DPR:$Dm),
 707                   IIC_fpSQRT64, "vsqrt", ".f64\t$Dd, $Dm",
 708                   [(set DPR:$Dd, (fsqrt (f64 DPR:$Dm)))]>;
 709
 710 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0,
 711                   (outs SPR:$Sd), (ins SPR:$Sm),
 712                   IIC_fpSQRT32, "vsqrt", ".f32\t$Sd, $Sm",
 713                   [(set SPR:$Sd, (fsqrt SPR:$Sm))]>;
 714
 715 let neverHasSideEffects = 1 in {
 716 def VMOVD  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 717                   (outs DPR:$Dd), (ins DPR:$Dm),
 718                   IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm", []>;
 719
 720 def VMOVS  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 721                   (outs SPR:$Sd), (ins SPR:$Sm),
 722                   IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm", []>;
 723 } // neverHasSideEffects
 724
 725 //===----------------------------------------------------------------------===//
 726 // FP <-> GPR Copies.  Int <-> FP Conversions.
 727 //
 728
 729 def VMOVRS : AVConv2I<0b11100001, 0b1010,
 730                       (outs GPR:$Rt), (ins SPR:$Sn),
 731                       IIC_fpMOVSI, "vmov", "\t$Rt, $Sn",
 732                       [(set GPR:$Rt, (bitconvert SPR:$Sn))]> {
 733   // Instruction operands.
 734   bits<4> Rt;
 735   bits<5> Sn;
 736
 737   // Encode instruction operands.
 738   let Inst{19-16} = Sn{4-1};
 739   let Inst{7}     = Sn{0};
 740   let Inst{15-12} = Rt;
 741
 742   let Inst{6-5}   = 0b00;
 743   let Inst{3-0}   = 0b0000;
 744
 745   // Some single precision VFP instructions may be executed on both NEON and VFP
 746   // pipelines.
 747   let D = VFPNeonDomain;
 748 }
 749
 750 // Bitcast i32 -> f32.  NEON prefers to use VMOVDRR.
 751 def VMOVSR : AVConv4I<0b11100000, 0b1010,
 752                       (outs SPR:$Sn), (ins GPR:$Rt),
 753                       IIC_fpMOVIS, "vmov", "\t$Sn, $Rt",
 754                       [(set SPR:$Sn, (bitconvert GPR:$Rt))]>,
 755              Requires<[HasVFP2, UseVMOVSR]> {
 756   // Instruction operands.
 757   bits<5> Sn;
 758   bits<4> Rt;
 759
 760   // Encode instruction operands.
 761   let Inst{19-16} = Sn{4-1};
 762   let Inst{7}     = Sn{0};
 763   let Inst{15-12} = Rt;
 764
 765   let Inst{6-5}   = 0b00;
 766   let Inst{3-0}   = 0b0000;
 767
 768   // Some single precision VFP instructions may be executed on both NEON and VFP
 769   // pipelines.
 770   let D = VFPNeonDomain;
 771 }
 772
 773 let neverHasSideEffects = 1 in {
 774 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 775                         (outs GPR:$Rt, GPR:$Rt2), (ins DPR:$Dm),
 776                         IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $Dm",
 777                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 778   // Instruction operands.
 779   bits<5> Dm;
 780   bits<4> Rt;
 781   bits<4> Rt2;
 782
 783   // Encode instruction operands.
 784   let Inst{3-0}   = Dm{3-0};
 785   let Inst{5}     = Dm{4};
 786   let Inst{15-12} = Rt;
 787   let Inst{19-16} = Rt2;
 788
 789   let Inst{7-6} = 0b00;
 790
 791   // Some single precision VFP instructions may be executed on both NEON and VFP
 792   // pipelines.
 793   let D = VFPNeonDomain;
 794 }
 795
 796 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 797                       (outs GPR:$Rt, GPR:$Rt2), (ins SPR:$src1, SPR:$src2),
 798                  IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $src1, $src2",
 799                  [/* For disassembly only; pattern left blank */]> {
 800   bits<5> src1;
 801   bits<4> Rt;
 802   bits<4> Rt2;
 803
 804   // Encode instruction operands.
 805   let Inst{3-0}   = src1{4-1};
 806   let Inst{5}     = src1{0};
 807   let Inst{15-12} = Rt;
 808   let Inst{19-16} = Rt2;
 809
 810   let Inst{7-6} = 0b00;
 811
 812   // Some single precision VFP instructions may be executed on both NEON and VFP
 813   // pipelines.
 814   let D = VFPNeonDomain;
 815   let DecoderMethod = "DecodeVMOVRRS";
 816 }
 817 } // neverHasSideEffects
 818
 819 // FMDHR: GPR -> SPR
 820 // FMDLR: GPR -> SPR
 821
 822 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 823                       (outs DPR:$Dm), (ins GPR:$Rt, GPR:$Rt2),
 824                       IIC_fpMOVID, "vmov", "\t$Dm, $Rt, $Rt2",
 825                       [(set DPR:$Dm, (arm_fmdrr GPR:$Rt, GPR:$Rt2))]> {
 826   // Instruction operands.
 827   bits<5> Dm;
 828   bits<4> Rt;
 829   bits<4> Rt2;
 830
 831   // Encode instruction operands.
 832   let Inst{3-0}   = Dm{3-0};
 833   let Inst{5}     = Dm{4};
 834   let Inst{15-12} = Rt;
 835   let Inst{19-16} = Rt2;
 836
 837   let Inst{7-6}   = 0b00;
 838
 839   // Some single precision VFP instructions may be executed on both NEON and VFP
 840   // pipelines.
 841   let D = VFPNeonDomain;
 842 }
 843
 844 let neverHasSideEffects = 1 in
 845 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 846                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 847                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 848                 [/* For disassembly only; pattern left blank */]> {
 849   // Instruction operands.
 850   bits<5> dst1;
 851   bits<4> src1;
 852   bits<4> src2;
 853
 854   // Encode instruction operands.
 855   let Inst{3-0}   = dst1{4-1};
 856   let Inst{5}     = dst1{0};
 857   let Inst{15-12} = src1;
 858   let Inst{19-16} = src2;
 859
 860   let Inst{7-6} = 0b00;
 861
 862   // Some single precision VFP instructions may be executed on both NEON and VFP
 863   // pipelines.
 864   let D = VFPNeonDomain;
 865
 866   let DecoderMethod = "DecodeVMOVSRR";
 867 }
 868
 869 // FMRDH: SPR -> GPR
 870 // FMRDL: SPR -> GPR
 871 // FMRRS: SPR -> GPR
 872 // FMRX:  SPR system reg -> GPR
 873 // FMSRR: GPR -> SPR
 874 // FMXR:  GPR -> VFP system reg
 875
 876
 877 // Int -> FP:
 878
 879 class AVConv1IDs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 880                         bits<4> opcod4, dag oops, dag iops,
 881                         InstrItinClass itin, string opc, string asm,
 882                         list<dag> pattern>
 883   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 884              pattern> {
 885   // Instruction operands.
 886   bits<5> Dd;
 887   bits<5> Sm;
 888
 889   // Encode instruction operands.
 890   let Inst{3-0}   = Sm{4-1};
 891   let Inst{5}     = Sm{0};
 892   let Inst{15-12} = Dd{3-0};
 893   let Inst{22}    = Dd{4};
 894 }
 895
 896 class AVConv1InSs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 897                          bits<4> opcod4, dag oops, dag iops,InstrItinClass itin,
 898                          string opc, string asm, list<dag> pattern>
 899   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 900               pattern> {
 901   // Instruction operands.
 902   bits<5> Sd;
 903   bits<5> Sm;
 904
 905   // Encode instruction operands.
 906   let Inst{3-0}   = Sm{4-1};
 907   let Inst{5}     = Sm{0};
 908   let Inst{15-12} = Sd{4-1};
 909   let Inst{22}    = Sd{0};
 910 }
 911
 912 def VSITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 913                                (outs DPR:$Dd), (ins SPR:$Sm),
 914                                IIC_fpCVTID, "vcvt", ".f64.s32\t$Dd, $Sm",
 915                                [(set DPR:$Dd, (f64 (arm_sitof SPR:$Sm)))]> {
 916   let Inst{7} = 1; // s32
 917 }
 918
 919 def VSITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 920                                 (outs SPR:$Sd),(ins SPR:$Sm),
 921                                 IIC_fpCVTIS, "vcvt", ".f32.s32\t$Sd, $Sm",
 922                                 [(set SPR:$Sd, (arm_sitof SPR:$Sm))]> {
 923   let Inst{7} = 1; // s32
 924
 925   // Some single precision VFP instructions may be executed on both NEON and
 926   // VFP pipelines on A8.
 927   let D = VFPNeonA8Domain;
 928 }
 929
 930 def VUITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 931                                (outs DPR:$Dd), (ins SPR:$Sm),
 932                                IIC_fpCVTID, "vcvt", ".f64.u32\t$Dd, $Sm",
 933                                [(set DPR:$Dd, (f64 (arm_uitof SPR:$Sm)))]> {
 934   let Inst{7} = 0; // u32
 935 }
 936
 937 def VUITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 938                                 (outs SPR:$Sd), (ins SPR:$Sm),
 939                                 IIC_fpCVTIS, "vcvt", ".f32.u32\t$Sd, $Sm",
 940                                 [(set SPR:$Sd, (arm_uitof SPR:$Sm))]> {
 941   let Inst{7} = 0; // u32
 942
 943   // Some single precision VFP instructions may be executed on both NEON and
 944   // VFP pipelines on A8.
 945   let D = VFPNeonA8Domain;
 946 }
 947
 948 // FP -> Int:
 949
 950 class AVConv1IsD_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 951                         bits<4> opcod4, dag oops, dag iops,
 952                         InstrItinClass itin, string opc, string asm,
 953                         list<dag> pattern>
 954   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 955              pattern> {
 956   // Instruction operands.
 957   bits<5> Sd;
 958   bits<5> Dm;
 959
 960   // Encode instruction operands.
 961   let Inst{3-0}   = Dm{3-0};
 962   let Inst{5}     = Dm{4};
 963   let Inst{15-12} = Sd{4-1};
 964   let Inst{22}    = Sd{0};
 965 }
 966
 967 class AVConv1InsS_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 968                          bits<4> opcod4, dag oops, dag iops,
 969                          InstrItinClass itin, string opc, string asm,
 970                          list<dag> pattern>
 971   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 972               pattern> {
 973   // Instruction operands.
 974   bits<5> Sd;
 975   bits<5> Sm;
 976
 977   // Encode instruction operands.
 978   let Inst{3-0}   = Sm{4-1};
 979   let Inst{5}     = Sm{0};
 980   let Inst{15-12} = Sd{4-1};
 981   let Inst{22}    = Sd{0};
 982 }
 983
 984 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 985 def VTOSIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 986                                 (outs SPR:$Sd), (ins DPR:$Dm),
 987                                 IIC_fpCVTDI, "vcvt", ".s32.f64\t$Sd, $Dm",
 988                                 [(set SPR:$Sd, (arm_ftosi (f64 DPR:$Dm)))]> {
 989   let Inst{7} = 1; // Z bit
 990 }
 991
 992 def VTOSIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 993                                  (outs SPR:$Sd), (ins SPR:$Sm),
 994                                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$Sd, $Sm",
 995                                  [(set SPR:$Sd, (arm_ftosi SPR:$Sm))]> {
 996   let Inst{7} = 1; // Z bit
 997
 998   // Some single precision VFP instructions may be executed on both NEON and
 999   // VFP pipelines on A8.
1000   let D = VFPNeonA8Domain;
1001 }
1002
1003 def VTOUIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
1004                                (outs SPR:$Sd), (ins DPR:$Dm),
1005                                IIC_fpCVTDI, "vcvt", ".u32.f64\t$Sd, $Dm",
1006                                [(set SPR:$Sd, (arm_ftoui (f64 DPR:$Dm)))]> {
1007   let Inst{7} = 1; // Z bit
1008 }
1009
1010 def VTOUIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
1011                                  (outs SPR:$Sd), (ins SPR:$Sm),
1012                                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$Sd, $Sm",
1013                                  [(set SPR:$Sd, (arm_ftoui SPR:$Sm))]> {
1014   let Inst{7} = 1; // Z bit
1015
1016   // Some single precision VFP instructions may be executed on both NEON and
1017   // VFP pipelines on A8.
1018   let D = VFPNeonA8Domain;
1019 }
1020
1021 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
1022 let Uses = [FPSCR] in {
1023 // FIXME: Verify encoding after integrated assembler is working.
1024 def VTOSIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
1025                                 (outs SPR:$Sd), (ins DPR:$Dm),
1026                                 IIC_fpCVTDI, "vcvtr", ".s32.f64\t$Sd, $Dm",
1027                                 [(set SPR:$Sd, (int_arm_vcvtr (f64 DPR:$Dm)))]>{
1028   let Inst{7} = 0; // Z bit
1029 }
1030
1031 def VTOSIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
1032                                  (outs SPR:$Sd), (ins SPR:$Sm),
1033                                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$Sd, $Sm",
1034                                  [(set SPR:$Sd, (int_arm_vcvtr SPR:$Sm))]> {
1035   let Inst{7} = 0; // Z bit
1036 }
1037
1038 def VTOUIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
1039                                 (outs SPR:$Sd), (ins DPR:$Dm),
1040                                 IIC_fpCVTDI, "vcvtr", ".u32.f64\t$Sd, $Dm",
1041                                 [(set SPR:$Sd, (int_arm_vcvtru(f64 DPR:$Dm)))]>{
1042   let Inst{7} = 0; // Z bit
1043 }
1044
1045 def VTOUIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
1046                                  (outs SPR:$Sd), (ins SPR:$Sm),
1047                                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$Sd, $Sm",
1048                                  [(set SPR:$Sd, (int_arm_vcvtru SPR:$Sm))]> {
1049   let Inst{7} = 0; // Z bit
1050 }
1051 }
1052
1053 // Convert between floating-point and fixed-point
1054 // Data type for fixed-point naming convention:
1055 //   S16 (U=0, sx=0) -> SH
1056 //   U16 (U=1, sx=0) -> UH
1057 //   S32 (U=0, sx=1) -> SL
1058 //   U32 (U=1, sx=1) -> UL
1059
1060 let Constraints = "$a = $dst" in {
1061
1062 // FP to Fixed-Point:
1063
1064 // Single Precision register
1065 class AVConv1XInsS_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1066                           bit op5, dag oops, dag iops, InstrItinClass itin,
1067                           string opc, string asm, list<dag> pattern>
1068   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1069   Sched<[WriteCvtFP]> {
1070   bits<5> dst;
1071   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1072   let Inst{22} = dst{0};
1073   let Inst{15-12} = dst{4-1};
1074 }
1075
1076 // Double Precision register
1077 class AVConv1XInsD_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1078                           bit op5, dag oops, dag iops, InstrItinClass itin,
1079                           string opc, string asm, list<dag> pattern>
1080   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1081     Sched<[WriteCvtFP]> {
1082   bits<5> dst;
1083   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1084   let Inst{22} = dst{4};
1085   let Inst{15-12} = dst{3-0};
1086 }
1087
1088 def VTOSHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 0,
1089                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1090                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits", []> {
1091   // Some single precision VFP instructions may be executed on both NEON and
1092   // VFP pipelines on A8.
1093   let D = VFPNeonA8Domain;
1094 }
1095
1096 def VTOUHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 0,
1097                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1098                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits", []> {
1099   // Some single precision VFP instructions may be executed on both NEON and
1100   // VFP pipelines on A8.
1101   let D = VFPNeonA8Domain;
1102 }
1103
1104 def VTOSLS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 1,
1105                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1106                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits", []> {
1107   // Some single precision VFP instructions may be executed on both NEON and
1108   // VFP pipelines on A8.
1109   let D = VFPNeonA8Domain;
1110 }
1111
1112 def VTOULS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 1,
1113                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1114                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits", []> {
1115   // Some single precision VFP instructions may be executed on both NEON and
1116   // VFP pipelines on A8.
1117   let D = VFPNeonA8Domain;
1118 }
1119
1120 def VTOSHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 0,
1121                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1122                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits", []>;
1123
1124 def VTOUHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 0,
1125                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1126                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits", []>;
1127
1128 def VTOSLD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 1,
1129                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1130                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits", []>;
1131
1132 def VTOULD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 1,
1133                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1134                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits", []>;
1135
1136 // Fixed-Point to FP:
1137
1138 def VSHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 0,
1139                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1140                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits", []> {
1141   // Some single precision VFP instructions may be executed on both NEON and
1142   // VFP pipelines on A8.
1143   let D = VFPNeonA8Domain;
1144 }
1145
1146 def VUHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 0,
1147                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1148                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits", []> {
1149   // Some single precision VFP instructions may be executed on both NEON and
1150   // VFP pipelines on A8.
1151   let D = VFPNeonA8Domain;
1152 }
1153
1154 def VSLTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 1,
1155                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1156                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits", []> {
1157   // Some single precision VFP instructions may be executed on both NEON and
1158   // VFP pipelines on A8.
1159   let D = VFPNeonA8Domain;
1160 }
1161
1162 def VULTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 1,
1163                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1164                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits", []> {
1165   // Some single precision VFP instructions may be executed on both NEON and
1166   // VFP pipelines on A8.
1167   let D = VFPNeonA8Domain;
1168 }
1169
1170 def VSHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 0,
1171                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1172                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits", []>;
1173
1174 def VUHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 0,
1175                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1176                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits", []>;
1177
1178 def VSLTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 1,
1179                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1180                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits", []>;
1181
1182 def VULTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 1,
1183                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1184                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits", []>;
1185
1186 } // End of 'let Constraints = "$a = $dst" in'
1187
1188 //===----------------------------------------------------------------------===//
1189 // FP Multiply-Accumulate Operations.
1190 //
1191
1192 def VMLAD : ADbI<0b11100, 0b00, 0, 0,
1193                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1194                  IIC_fpMAC64, "vmla", ".f64\t$Dd, $Dn, $Dm",
1195                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1196                                           (f64 DPR:$Ddin)))]>,
1197               RegConstraint<"$Ddin = $Dd">,
1198               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1199
1200 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
1201                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1202                   IIC_fpMAC32, "vmla", ".f32\t$Sd, $Sn, $Sm",
1203                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1204                                            SPR:$Sdin))]>,
1205               RegConstraint<"$Sdin = $Sd">,
1206               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1207   // Some single precision VFP instructions may be executed on both NEON and
1208   // VFP pipelines on A8.
1209   let D = VFPNeonA8Domain;
1210 }
1211
1212 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1213           (VMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1214           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1215 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1216           (VMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1217           Requires<[HasVFP2,DontUseNEONForFP, UseFPVMLx,DontUseFusedMAC]>;
1218
1219 def VMLSD : ADbI<0b11100, 0b00, 1, 0,
1220                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1221                  IIC_fpMAC64, "vmls", ".f64\t$Dd, $Dn, $Dm",
1222                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1223                                           (f64 DPR:$Ddin)))]>,
1224               RegConstraint<"$Ddin = $Dd">,
1225               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1226
1227 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
1228                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1229                   IIC_fpMAC32, "vmls", ".f32\t$Sd, $Sn, $Sm",
1230                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1231                                            SPR:$Sdin))]>,
1232               RegConstraint<"$Sdin = $Sd">,
1233               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1234   // Some single precision VFP instructions may be executed on both NEON and
1235   // VFP pipelines on A8.
1236   let D = VFPNeonA8Domain;
1237 }
1238
1239 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1240           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1241           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1242 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1243           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1244           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1245
1246 def VNMLAD : ADbI<0b11100, 0b01, 1, 0,
1247                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1248                   IIC_fpMAC64, "vnmla", ".f64\t$Dd, $Dn, $Dm",
1249                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1250                                           (f64 DPR:$Ddin)))]>,
1251                 RegConstraint<"$Ddin = $Dd">,
1252                 Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1253
1254 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
1255                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1256                   IIC_fpMAC32, "vnmla", ".f32\t$Sd, $Sn, $Sm",
1257                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1258                                            SPR:$Sdin))]>,
1259                 RegConstraint<"$Sdin = $Sd">,
1260                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1261   // Some single precision VFP instructions may be executed on both NEON and
1262   // VFP pipelines on A8.
1263   let D = VFPNeonA8Domain;
1264 }
1265
1266 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1267           (VNMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1268           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1269 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1270           (VNMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1271           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1272
1273 def VNMLSD : ADbI<0b11100, 0b01, 0, 0,
1274                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1275                   IIC_fpMAC64, "vnmls", ".f64\t$Dd, $Dn, $Dm",
1276                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1277                                            (f64 DPR:$Ddin)))]>,
1278                RegConstraint<"$Ddin = $Dd">,
1279                Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1280
1281 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
1282                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1283                   IIC_fpMAC32, "vnmls", ".f32\t$Sd, $Sn, $Sm",
1284              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1285                          RegConstraint<"$Sdin = $Sd">,
1286                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1287   // Some single precision VFP instructions may be executed on both NEON and
1288   // VFP pipelines on A8.
1289   let D = VFPNeonA8Domain;
1290 }
1291
1292 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1293           (VNMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1294           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1295 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1296           (VNMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1297           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1298
1299 //===----------------------------------------------------------------------===//
1300 // Fused FP Multiply-Accumulate Operations.
1301 //
1302 def VFMAD : ADbI<0b11101, 0b10, 0, 0,
1303                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1304                  IIC_fpFMAC64, "vfma", ".f64\t$Dd, $Dn, $Dm",
1305                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1306                                           (f64 DPR:$Ddin)))]>,
1307               RegConstraint<"$Ddin = $Dd">,
1308               Requires<[HasVFP4,UseFusedMAC]>;
1309
1310 def VFMAS : ASbIn<0b11101, 0b10, 0, 0,
1311                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1312                   IIC_fpFMAC32, "vfma", ".f32\t$Sd, $Sn, $Sm",
1313                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1314                                            SPR:$Sdin))]>,
1315               RegConstraint<"$Sdin = $Sd">,
1316               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1317   // Some single precision VFP instructions may be executed on both NEON and
1318   // VFP pipelines.
1319 }
1320
1321 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1322           (VFMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1323           Requires<[HasVFP4,UseFusedMAC]>;
1324 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1325           (VFMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1326           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1327
1328 // Match @llvm.fma.* intrinsics
1329 // (fma x, y, z) -> (vfms z, x, y)
1330 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, DPR:$Ddin)),
1331           (VFMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1332       Requires<[HasVFP4]>;
1333 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, SPR:$Sdin)),
1334           (VFMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1335       Requires<[HasVFP4]>;
1336
1337 def VFMSD : ADbI<0b11101, 0b10, 1, 0,
1338                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1339                  IIC_fpFMAC64, "vfms", ".f64\t$Dd, $Dn, $Dm",
1340                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1341                                           (f64 DPR:$Ddin)))]>,
1342               RegConstraint<"$Ddin = $Dd">,
1343               Requires<[HasVFP4,UseFusedMAC]>;
1344
1345 def VFMSS : ASbIn<0b11101, 0b10, 1, 0,
1346                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1347                   IIC_fpFMAC32, "vfms", ".f32\t$Sd, $Sn, $Sm",
1348                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1349                                            SPR:$Sdin))]>,
1350               RegConstraint<"$Sdin = $Sd">,
1351               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1352   // Some single precision VFP instructions may be executed on both NEON and
1353   // VFP pipelines.
1354 }
1355
1356 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1357           (VFMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1358           Requires<[HasVFP4,UseFusedMAC]>;
1359 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1360           (VFMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1361           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1362
1363 // Match @llvm.fma.* intrinsics
1364 // (fma (fneg x), y, z) -> (vfms z, x, y)
1365 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin)),
1366           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1367       Requires<[HasVFP4]>;
1368 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin)),
1369           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1370       Requires<[HasVFP4]>;
1371 // (fma x, (fneg y), z) -> (vfms z, x, y)
1372 def : Pat<(f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin)),
1373           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1374       Requires<[HasVFP4]>;
1375 def : Pat<(f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin)),
1376           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1377       Requires<[HasVFP4]>;
1378
1379 def VFNMAD : ADbI<0b11101, 0b01, 1, 0,
1380                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1381                   IIC_fpFMAC64, "vfnma", ".f64\t$Dd, $Dn, $Dm",
1382                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1383                                           (f64 DPR:$Ddin)))]>,
1384                 RegConstraint<"$Ddin = $Dd">,
1385                 Requires<[HasVFP4,UseFusedMAC]>;
1386
1387 def VFNMAS : ASbI<0b11101, 0b01, 1, 0,
1388                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1389                   IIC_fpFMAC32, "vfnma", ".f32\t$Sd, $Sn, $Sm",
1390                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1391                                            SPR:$Sdin))]>,
1392                 RegConstraint<"$Sdin = $Sd">,
1393                 Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1394   // Some single precision VFP instructions may be executed on both NEON and
1395   // VFP pipelines.
1396 }
1397
1398 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1399           (VFNMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1400           Requires<[HasVFP4,UseFusedMAC]>;
1401 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1402           (VFNMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1403           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1404
1405 // Match @llvm.fma.* intrinsics
1406 // (fneg (fma x, y, z)) -> (vfnma z, x, y)
1407 def : Pat<(fneg (fma (f64 DPR:$Dn), (f64 DPR:$Dm), (f64 DPR:$Ddin))),
1408           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1409       Requires<[HasVFP4]>;
1410 def : Pat<(fneg (fma (f32 SPR:$Sn), (f32 SPR:$Sm), (f32 SPR:$Sdin))),
1411           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1412       Requires<[HasVFP4]>;
1413 // (fma (fneg x), y, (fneg z)) -> (vfnma z, x, y)
1414 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, (fneg DPR:$Ddin))),
1415           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1416       Requires<[HasVFP4]>;
1417 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, (fneg SPR:$Sdin))),
1418           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1419       Requires<[HasVFP4]>;
1420
1421 def VFNMSD : ADbI<0b11101, 0b01, 0, 0,
1422                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1423                   IIC_fpFMAC64, "vfnms", ".f64\t$Dd, $Dn, $Dm",
1424                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1425                                            (f64 DPR:$Ddin)))]>,
1426                RegConstraint<"$Ddin = $Dd">,
1427                Requires<[HasVFP4,UseFusedMAC]>;
1428
1429 def VFNMSS : ASbI<0b11101, 0b01, 0, 0,
1430                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1431                   IIC_fpFMAC32, "vfnms", ".f32\t$Sd, $Sn, $Sm",
1432              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1433                          RegConstraint<"$Sdin = $Sd">,
1434                   Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1435   // Some single precision VFP instructions may be executed on both NEON and
1436   // VFP pipelines.
1437 }
1438
1439 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1440           (VFNMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1441           Requires<[HasVFP4,UseFusedMAC]>;
1442 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1443           (VFNMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1444           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1445
1446 // Match @llvm.fma.* intrinsics
1447
1448 // (fma x, y, (fneg z)) -> (vfnms z, x, y))
1449 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, (fneg DPR:$Ddin))),
1450           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1451       Requires<[HasVFP4]>;
1452 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, (fneg SPR:$Sdin))),
1453           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1454       Requires<[HasVFP4]>;
1455 // (fneg (fma (fneg x), y, z)) -> (vfnms z, x, y)
1456 def : Pat<(fneg (f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin))),
1457           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1458       Requires<[HasVFP4]>;
1459 def : Pat<(fneg (f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin))),
1460           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1461       Requires<[HasVFP4]>;
1462 // (fneg (fma x, (fneg y), z) -> (vfnms z, x, y)
1463 def : Pat<(fneg (f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin))),
1464           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1465       Requires<[HasVFP4]>;
1466 def : Pat<(fneg (f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin))),
1467           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1468       Requires<[HasVFP4]>;
1469
1470 //===----------------------------------------------------------------------===//
1471 // FP Conditional moves.
1472 //
1473
1474 let neverHasSideEffects = 1 in {
1475 def VMOVDcc  : PseudoInst<(outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm, cmovpred:$p),
1476                     IIC_fpUNA64,
1477                     [(set (f64 DPR:$Dd),
1478                           (ARMcmov DPR:$Dn, DPR:$Dm, cmovpred:$p))]>,
1479                RegConstraint<"$Dn = $Dd">, Requires<[HasVFP2]>;
1480
1481 def VMOVScc  : PseudoInst<(outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm, cmovpred:$p),
1482                     IIC_fpUNA32,
1483                     [(set (f32 SPR:$Sd),
1484                           (ARMcmov SPR:$Sn, SPR:$Sm, cmovpred:$p))]>,
1485                RegConstraint<"$Sn = $Sd">, Requires<[HasVFP2]>;
1486 } // neverHasSideEffects
1487
1488 //===----------------------------------------------------------------------===//
1489 // Move from VFP System Register to ARM core register.
1490 //
1491
1492 class MovFromVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1493                  list<dag> pattern>:
1494   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1495
1496   // Instruction operand.
1497   bits<4> Rt;
1498
1499   let Inst{27-20} = 0b11101111;
1500   let Inst{19-16} = opc19_16;
1501   let Inst{15-12} = Rt;
1502   let Inst{11-8}  = 0b1010;
1503   let Inst{7}     = 0;
1504   let Inst{6-5}   = 0b00;
1505   let Inst{4}     = 1;
1506   let Inst{3-0}   = 0b0000;
1507 }
1508
1509 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
1510 // to APSR.
1511 let Defs = [CPSR], Uses = [FPSCR_NZCV], Rt = 0b1111 /* apsr_nzcv */ in
1512 def FMSTAT : MovFromVFP<0b0001 /* fpscr */, (outs), (ins),
1513                         "vmrs", "\tAPSR_nzcv, fpscr", [(arm_fmstat)]>;
1514
1515 // Application level FPSCR -> GPR
1516 let hasSideEffects = 1, Uses = [FPSCR] in
1517 def VMRS : MovFromVFP<0b0001 /* fpscr */, (outs GPR:$Rt), (ins),
1518                       "vmrs", "\t$Rt, fpscr",
1519                       [(set GPR:$Rt, (int_arm_get_fpscr))]>;
1520
1521 // System level FPEXC, FPSID -> GPR
1522 let Uses = [FPSCR] in {
1523   def VMRS_FPEXC : MovFromVFP<0b1000 /* fpexc */, (outs GPR:$Rt), (ins),
1524                               "vmrs", "\t$Rt, fpexc", []>;
1525   def VMRS_FPSID : MovFromVFP<0b0000 /* fpsid */, (outs GPR:$Rt), (ins),
1526                               "vmrs", "\t$Rt, fpsid", []>;
1527   def VMRS_MVFR0 : MovFromVFP<0b0111 /* mvfr0 */, (outs GPR:$Rt), (ins),
1528                               "vmrs", "\t$Rt, mvfr0", []>;
1529   def VMRS_MVFR1 : MovFromVFP<0b0110 /* mvfr1 */, (outs GPR:$Rt), (ins),
1530                               "vmrs", "\t$Rt, mvfr1", []>;
1531   def VMRS_FPINST : MovFromVFP<0b1001 /* fpinst */, (outs GPR:$Rt), (ins),
1532                               "vmrs", "\t$Rt, fpinst", []>;
1533   def VMRS_FPINST2 : MovFromVFP<0b1010 /* fpinst2 */, (outs GPR:$Rt), (ins),
1534                                 "vmrs", "\t$Rt, fpinst2", []>;
1535 }
1536
1537 //===----------------------------------------------------------------------===//
1538 // Move from ARM core register to VFP System Register.
1539 //
1540
1541 class MovToVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1542                list<dag> pattern>:
1543   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1544
1545   // Instruction operand.
1546   bits<4> src;
1547
1548   // Encode instruction operand.
1549   let Inst{15-12} = src;
1550
1551   let Inst{27-20} = 0b11101110;
1552   let Inst{19-16} = opc19_16;
1553   let Inst{11-8}  = 0b1010;
1554   let Inst{7}     = 0;
1555   let Inst{4}     = 1;
1556 }
1557
1558 let Defs = [FPSCR] in {
1559   // Application level GPR -> FPSCR
1560   def VMSR : MovToVFP<0b0001 /* fpscr */, (outs), (ins GPR:$src),
1561                       "vmsr", "\tfpscr, $src", [(int_arm_set_fpscr GPR:$src)]>;
1562   // System level GPR -> FPEXC
1563   def VMSR_FPEXC : MovToVFP<0b1000 /* fpexc */, (outs), (ins GPR:$src),
1564                       "vmsr", "\tfpexc, $src", []>;
1565   // System level GPR -> FPSID
1566   def VMSR_FPSID : MovToVFP<0b0000 /* fpsid */, (outs), (ins GPR:$src),
1567                       "vmsr", "\tfpsid, $src", []>;
1568
1569   def VMSR_FPINST : MovToVFP<0b1001 /* fpinst */, (outs), (ins GPR:$src),
1570                               "vmsr", "\tfpinst, $src", []>;
1571   def VMSR_FPINST2 : MovToVFP<0b1010 /* fpinst2 */, (outs), (ins GPR:$src),
1572                                 "vmsr", "\tfpinst2, $src", []>;
1573 }
1574
1575 //===----------------------------------------------------------------------===//
1576 // Misc.
1577 //
1578
1579 // Materialize FP immediates. VFP3 only.
1580 let isReMaterializable = 1 in {
1581 def FCONSTD : VFPAI<(outs DPR:$Dd), (ins vfp_f64imm:$imm),
1582                     VFPMiscFrm, IIC_fpUNA64,
1583                     "vmov", ".f64\t$Dd, $imm",
1584                     [(set DPR:$Dd, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
1585   bits<5> Dd;
1586   bits<8> imm;
1587
1588   let Inst{27-23} = 0b11101;
1589   let Inst{22}    = Dd{4};
1590   let Inst{21-20} = 0b11;
1591   let Inst{19-16} = imm{7-4};
1592   let Inst{15-12} = Dd{3-0};
1593   let Inst{11-9}  = 0b101;
1594   let Inst{8}     = 1;          // Double precision.
1595   let Inst{7-4}   = 0b0000;
1596   let Inst{3-0}   = imm{3-0};
1597 }
1598
1599 def FCONSTS : VFPAI<(outs SPR:$Sd), (ins vfp_f32imm:$imm),
1600                      VFPMiscFrm, IIC_fpUNA32,
1601                      "vmov", ".f32\t$Sd, $imm",
1602                      [(set SPR:$Sd, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
1603   bits<5> Sd;
1604   bits<8> imm;
1605
1606   let Inst{27-23} = 0b11101;
1607   let Inst{22}    = Sd{0};
1608   let Inst{21-20} = 0b11;
1609   let Inst{19-16} = imm{7-4};
1610   let Inst{15-12} = Sd{4-1};
1611   let Inst{11-9}  = 0b101;
1612   let Inst{8}     = 0;          // Single precision.
1613   let Inst{7-4}   = 0b0000;
1614   let Inst{3-0}   = imm{3-0};
1615 }
1616 }
1617
1618 //===----------------------------------------------------------------------===//
1619 // Assembler aliases.
1620 //
1621 // A few mnemnoic aliases for pre-unifixed syntax. We don't guarantee to
1622 // support them all, but supporting at least some of the basics is
1623 // good to be friendly.
1624 def : VFP2MnemonicAlias<"flds", "vldr">;
1625 def : VFP2MnemonicAlias<"fldd", "vldr">;
1626 def : VFP2MnemonicAlias<"fmrs", "vmov">;
1627 def : VFP2MnemonicAlias<"fmsr", "vmov">;
1628 def : VFP2MnemonicAlias<"fsqrts", "vsqrt">;
1629 def : VFP2MnemonicAlias<"fsqrtd", "vsqrt">;
1630 def : VFP2MnemonicAlias<"fadds", "vadd.f32">;
1631 def : VFP2MnemonicAlias<"faddd", "vadd.f64">;
1632 def : VFP2MnemonicAlias<"fmrdd", "vmov">;
1633 def : VFP2MnemonicAlias<"fmrds", "vmov">;
1634 def : VFP2MnemonicAlias<"fmrrd", "vmov">;
1635 def : VFP2MnemonicAlias<"fmdrr", "vmov">;
1636 def : VFP2MnemonicAlias<"fmuls", "vmul.f32">;
1637 def : VFP2MnemonicAlias<"fmuld", "vmul.f64">;
1638 def : VFP2MnemonicAlias<"fnegs", "vneg.f32">;
1639 def : VFP2MnemonicAlias<"fnegd", "vneg.f64">;
1640 def : VFP2MnemonicAlias<"ftosizd", "vcvt.s32.f64">;
1641 def : VFP2MnemonicAlias<"ftosid", "vcvtr.s32.f64">;
1642 def : VFP2MnemonicAlias<"ftosizs", "vcvt.s32.f32">;
1643 def : VFP2MnemonicAlias<"ftosis", "vcvtr.s32.f32">;
1644 def : VFP2MnemonicAlias<"ftouizd", "vcvt.u32.f64">;
1645 def : VFP2MnemonicAlias<"ftouid", "vcvtr.u32.f64">;
1646 def : VFP2MnemonicAlias<"ftouizs", "vcvt.u32.f32">;
1647 def : VFP2MnemonicAlias<"ftouis", "vcvtr.u32.f32">;
1648 def : VFP2MnemonicAlias<"fsitod", "vcvt.f64.s32">;
1649 def : VFP2MnemonicAlias<"fsitos", "vcvt.f32.s32">;
1650 def : VFP2MnemonicAlias<"fuitod", "vcvt.f64.u32">;
1651 def : VFP2MnemonicAlias<"fuitos", "vcvt.f32.u32">;
1652 def : VFP2MnemonicAlias<"fsts", "vstr">;
1653 def : VFP2MnemonicAlias<"fstd", "vstr">;
1654 def : VFP2MnemonicAlias<"fmacd", "vmla.f64">;
1655 def : VFP2MnemonicAlias<"fmacs", "vmla.f32">;
1656 def : VFP2MnemonicAlias<"fcpys", "vmov.f32">;
1657 def : VFP2MnemonicAlias<"fcpyd", "vmov.f64">;
1658 def : VFP2MnemonicAlias<"fcmps", "vcmp.f32">;
1659 def : VFP2MnemonicAlias<"fcmpd", "vcmp.f64">;
1660 def : VFP2MnemonicAlias<"fdivs", "vdiv.f32">;
1661 def : VFP2MnemonicAlias<"fdivd", "vdiv.f64">;
1662 def : VFP2MnemonicAlias<"fmrx", "vmrs">;
1663 def : VFP2MnemonicAlias<"fmxr", "vmsr">;
1664
1665 // Be friendly and accept the old form of zero-compare
1666 def : VFP2InstAlias<"fcmpzd${p} $val", (VCMPZD DPR:$val, pred:$p)>;
1667 def : VFP2InstAlias<"fcmpzs${p} $val", (VCMPZS SPR:$val, pred:$p)>;
1668
1669
1670 def : VFP2InstAlias<"fmstat${p}", (FMSTAT pred:$p)>;
1671 def : VFP2InstAlias<"fadds${p} $Sd, $Sn, $Sm",
1672                     (VADDS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1673 def : VFP2InstAlias<"faddd${p} $Dd, $Dn, $Dm",
1674                     (VADDD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1675 def : VFP2InstAlias<"fsubs${p} $Sd, $Sn, $Sm",
1676                     (VSUBS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1677 def : VFP2InstAlias<"fsubd${p} $Dd, $Dn, $Dm",
1678                     (VSUBD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1679
1680 // No need for the size suffix on VSQRT. It's implied by the register classes.
1681 def : VFP2InstAlias<"vsqrt${p} $Sd, $Sm", (VSQRTS SPR:$Sd, SPR:$Sm, pred:$p)>;
1682 def : VFP2InstAlias<"vsqrt${p} $Dd, $Dm", (VSQRTD DPR:$Dd, DPR:$Dm, pred:$p)>;
1683
1684 // VLDR/VSTR accept an optional type suffix.
1685 def : VFP2InstAlias<"vldr${p}.32 $Sd, $addr",
1686                     (VLDRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1687 def : VFP2InstAlias<"vstr${p}.32 $Sd, $addr",
1688                     (VSTRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1689 def : VFP2InstAlias<"vldr${p}.64 $Dd, $addr",
1690                     (VLDRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1691 def : VFP2InstAlias<"vstr${p}.64 $Dd, $addr",
1692                     (VSTRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1693
1694 // VMOV can accept optional 32-bit or less data type suffix suffix.
1695 def : VFP2InstAlias<"vmov${p}.8 $Rt, $Sn",
1696                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1697 def : VFP2InstAlias<"vmov${p}.16 $Rt, $Sn",
1698                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1699 def : VFP2InstAlias<"vmov${p}.32 $Rt, $Sn",
1700                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1701 def : VFP2InstAlias<"vmov${p}.8 $Sn, $Rt",
1702                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1703 def : VFP2InstAlias<"vmov${p}.16 $Sn, $Rt",
1704                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1705 def : VFP2InstAlias<"vmov${p}.32 $Sn, $Rt",
1706                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1707
1708 def : VFP2InstAlias<"vmov${p}.f64 $Rt, $Rt2, $Dn",
1709                     (VMOVRRD GPR:$Rt, GPR:$Rt2, DPR:$Dn, pred:$p)>;
1710 def : VFP2InstAlias<"vmov${p}.f64 $Dn, $Rt, $Rt2",
1711                     (VMOVDRR DPR:$Dn, GPR:$Rt, GPR:$Rt2, pred:$p)>;
1712
1713 // VMOVS doesn't need the .f32 to disambiguate from the NEON encoding the way
1714 // VMOVD does.
1715 def : VFP2InstAlias<"vmov${p} $Sd, $Sm",
1716                     (VMOVS SPR:$Sd, SPR:$Sm, pred:$p)>;