lib/Target/ARM/ARMInstrVFP.td

   1 //===-- ARMInstrVFP.td - VFP support for ARM ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI    : SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  15 def SDT_ITOF    : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  16 def SDT_CMPFP0  : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  17 def SDT_VMOVDRR : SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  18                                        SDTCisSameAs<1, 2>]>;
  19
  20 def arm_ftoui  : SDNode<"ARMISD::FTOUI",   SDT_FTOI>;
  21 def arm_ftosi  : SDNode<"ARMISD::FTOSI",   SDT_FTOI>;
  22 def arm_sitof  : SDNode<"ARMISD::SITOF",   SDT_ITOF>;
  23 def arm_uitof  : SDNode<"ARMISD::UITOF",   SDT_ITOF>;
  24 def arm_fmstat : SDNode<"ARMISD::FMSTAT",  SDTNone, [SDNPInGlue, SDNPOutGlue]>;
  25 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",   SDT_ARMCmp, [SDNPOutGlue]>;
  26 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0", SDT_CMPFP0, [SDNPOutGlue]>;
  27 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR", SDT_VMOVDRR>;
  28
  29
  30 //===----------------------------------------------------------------------===//
  31 // Operand Definitions.
  32 //
  33
  34 // 8-bit floating-point immediate encodings.
  35 def FPImmOperand : AsmOperandClass {
  36   let Name = "FPImm";
  37   let ParserMethod = "parseFPImm";
  38 }
  39
  40 def vfp_f32imm : Operand<f32>,
  41                  PatLeaf<(f32 fpimm), [{
  42       return ARM_AM::getFP32Imm(N->getValueAPF()) != -1;
  43     }], SDNodeXForm<fpimm, [{
  44       APFloat InVal = N->getValueAPF();
  45       uint32_t enc = ARM_AM::getFP32Imm(InVal);
  46       return CurDAG->getTargetConstant(enc, MVT::i32);
  47     }]>> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51
  52 def vfp_f64imm : Operand<f64>,
  53                  PatLeaf<(f64 fpimm), [{
  54       return ARM_AM::getFP64Imm(N->getValueAPF()) != -1;
  55     }], SDNodeXForm<fpimm, [{
  56       APFloat InVal = N->getValueAPF();
  57       uint32_t enc = ARM_AM::getFP64Imm(InVal);
  58       return CurDAG->getTargetConstant(enc, MVT::i32);
  59     }]>> {
  60   let PrintMethod = "printFPImmOperand";
  61   let ParserMatchClass = FPImmOperand;
  62 }
  63
  64 def alignedload32 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
  65   return cast<LoadSDNode>(N)->getAlignment() >= 4;
  66 }]>;
  67
  68 def alignedstore32 : PatFrag<(ops node:$val, node:$ptr),
  69                              (store node:$val, node:$ptr), [{
  70   return cast<StoreSDNode>(N)->getAlignment() >= 4;
  71 }]>;
  72
  73 // The VCVT to/from fixed-point instructions encode the 'fbits' operand
  74 // (the number of fixed bits) differently than it appears in the assembly
  75 // source. It's encoded as "Size - fbits" where Size is the size of the
  76 // fixed-point representation (32 or 16) and fbits is the value appearing
  77 // in the assembly source, an integer in [0,16] or (0,32], depending on size.
  78 def fbits32_asm_operand : AsmOperandClass { let Name = "FBits32"; }
  79 def fbits32 : Operand<i32> {
  80   let PrintMethod = "printFBits32";
  81   let ParserMatchClass = fbits32_asm_operand;
  82 }
  83
  84 def fbits16_asm_operand : AsmOperandClass { let Name = "FBits16"; }
  85 def fbits16 : Operand<i32> {
  86   let PrintMethod = "printFBits16";
  87   let ParserMatchClass = fbits16_asm_operand;
  88 }
  89
  90 //===----------------------------------------------------------------------===//
  91 //  Load / store Instructions.
  92 //
  93
  94 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  95
  96 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$Dd), (ins addrmode5:$addr),
  97                  IIC_fpLoad64, "vldr", "\t$Dd, $addr",
  98                  [(set DPR:$Dd, (f64 (alignedload32 addrmode5:$addr)))]>;
  99
 100 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$Sd), (ins addrmode5:$addr),
 101                  IIC_fpLoad32, "vldr", "\t$Sd, $addr",
 102                  [(set SPR:$Sd, (load addrmode5:$addr))]> {
 103   // Some single precision VFP instructions may be executed on both NEON and VFP
 104   // pipelines.
 105   let D = VFPNeonDomain;
 106 }
 107
 108 } // End of 'let canFoldAsLoad = 1, isReMaterializable = 1 in'
 109
 110 def VSTRD : ADI5<0b1101, 0b00, (outs), (ins DPR:$Dd, addrmode5:$addr),
 111                  IIC_fpStore64, "vstr", "\t$Dd, $addr",
 112                  [(alignedstore32 (f64 DPR:$Dd), addrmode5:$addr)]>;
 113
 114 def VSTRS : ASI5<0b1101, 0b00, (outs), (ins SPR:$Sd, addrmode5:$addr),
 115                  IIC_fpStore32, "vstr", "\t$Sd, $addr",
 116                  [(store SPR:$Sd, addrmode5:$addr)]> {
 117   // Some single precision VFP instructions may be executed on both NEON and VFP
 118   // pipelines.
 119   let D = VFPNeonDomain;
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 //  Load / store multiple Instructions.
 124 //
 125
 126 multiclass vfp_ldst_mult<string asm, bit L_bit,
 127                          InstrItinClass itin, InstrItinClass itin_upd> {
 128   // Double Precision
 129   def DIA :
 130     AXDI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 131           IndexModeNone, itin,
 132           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 133     let Inst{24-23} = 0b01;       // Increment After
 134     let Inst{21}    = 0;          // No writeback
 135     let Inst{20}    = L_bit;
 136   }
 137   def DIA_UPD :
 138     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 139                                variable_ops),
 140           IndexModeUpd, itin_upd,
 141           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 142     let Inst{24-23} = 0b01;       // Increment After
 143     let Inst{21}    = 1;          // Writeback
 144     let Inst{20}    = L_bit;
 145   }
 146   def DDB_UPD :
 147     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 148                                variable_ops),
 149           IndexModeUpd, itin_upd,
 150           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 151     let Inst{24-23} = 0b10;       // Decrement Before
 152     let Inst{21}    = 1;          // Writeback
 153     let Inst{20}    = L_bit;
 154   }
 155
 156   // Single Precision
 157   def SIA :
 158     AXSI4<(outs), (ins GPR:$Rn, pred:$p, spr_reglist:$regs, variable_ops),
 159           IndexModeNone, itin,
 160           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 161     let Inst{24-23} = 0b01;       // Increment After
 162     let Inst{21}    = 0;          // No writeback
 163     let Inst{20}    = L_bit;
 164
 165     // Some single precision VFP instructions may be executed on both NEON and
 166     // VFP pipelines.
 167     let D = VFPNeonDomain;
 168   }
 169   def SIA_UPD :
 170     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 171                                variable_ops),
 172           IndexModeUpd, itin_upd,
 173           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 174     let Inst{24-23} = 0b01;       // Increment After
 175     let Inst{21}    = 1;          // Writeback
 176     let Inst{20}    = L_bit;
 177
 178     // Some single precision VFP instructions may be executed on both NEON and
 179     // VFP pipelines.
 180     let D = VFPNeonDomain;
 181   }
 182   def SDB_UPD :
 183     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 184                                variable_ops),
 185           IndexModeUpd, itin_upd,
 186           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 187     let Inst{24-23} = 0b10;       // Decrement Before
 188     let Inst{21}    = 1;          // Writeback
 189     let Inst{20}    = L_bit;
 190
 191     // Some single precision VFP instructions may be executed on both NEON and
 192     // VFP pipelines.
 193     let D = VFPNeonDomain;
 194   }
 195 }
 196
 197 let neverHasSideEffects = 1 in {
 198
 199 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 200 defm VLDM : vfp_ldst_mult<"vldm", 1, IIC_fpLoad_m, IIC_fpLoad_mu>;
 201
 202 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 203 defm VSTM : vfp_ldst_mult<"vstm", 0, IIC_fpStore_m, IIC_fpStore_mu>;
 204
 205 } // neverHasSideEffects
 206
 207 def : MnemonicAlias<"vldm", "vldmia">;
 208 def : MnemonicAlias<"vstm", "vstmia">;
 209
 210 // FLDM/FSTM - Load / Store multiple single / double precision registers for
 211 // pre-ARMv6 cores.
 212 // These instructions are deprecated!
 213 def : VFP2MnemonicAlias<"fldmias", "vldmia">;
 214 def : VFP2MnemonicAlias<"fldmdbs", "vldmdb">;
 215 def : VFP2MnemonicAlias<"fldmeas", "vldmdb">;
 216 def : VFP2MnemonicAlias<"fldmfds", "vldmia">;
 217 def : VFP2MnemonicAlias<"fldmiad", "vldmia">;
 218 def : VFP2MnemonicAlias<"fldmdbd", "vldmdb">;
 219 def : VFP2MnemonicAlias<"fldmead", "vldmdb">;
 220 def : VFP2MnemonicAlias<"fldmfdd", "vldmia">;
 221
 222 def : VFP2MnemonicAlias<"fstmias", "vstmia">;
 223 def : VFP2MnemonicAlias<"fstmdbs", "vstmdb">;
 224 def : VFP2MnemonicAlias<"fstmeas", "vstmia">;
 225 def : VFP2MnemonicAlias<"fstmfds", "vstmdb">;
 226 def : VFP2MnemonicAlias<"fstmiad", "vstmia">;
 227 def : VFP2MnemonicAlias<"fstmdbd", "vstmdb">;
 228 def : VFP2MnemonicAlias<"fstmead", "vstmia">;
 229 def : VFP2MnemonicAlias<"fstmfdd", "vstmdb">;
 230
 231 def : InstAlias<"vpush${p} $r", (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>,
 232                 Requires<[HasVFP2]>;
 233 def : InstAlias<"vpush${p} $r", (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>,
 234                 Requires<[HasVFP2]>;
 235 def : InstAlias<"vpop${p} $r",  (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>,
 236                 Requires<[HasVFP2]>;
 237 def : InstAlias<"vpop${p} $r",  (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>,
 238                 Requires<[HasVFP2]>;
 239 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 240                          (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>;
 241 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 242                          (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>;
 243 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 244                          (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>;
 245 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 246                          (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>;
 247
 248 // FLDMX, FSTMX - Load and store multiple unknown precision registers for
 249 // pre-armv6 cores.
 250 // These instruction are deprecated so we don't want them to get selected.
 251 multiclass vfp_ldstx_mult<string asm, bit L_bit> {
 252   // Unknown precision
 253   def XIA :
 254     AXXI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 255           IndexModeNone, !strconcat(asm, "iax${p}\t$Rn, $regs"), "", []> {
 256     let Inst{24-23} = 0b01;       // Increment After
 257     let Inst{21}    = 0;          // No writeback
 258     let Inst{20}    = L_bit;
 259   }
 260   def XIA_UPD :
 261     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 262           IndexModeUpd, !strconcat(asm, "iax${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 263     let Inst{24-23} = 0b01;         // Increment After
 264     let Inst{21}    = 1;            // Writeback
 265     let Inst{20}    = L_bit;
 266   }
 267   def XDB_UPD :
 268     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 269           IndexModeUpd, !strconcat(asm, "dbx${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 270     let Inst{24-23} = 0b10;         // Decrement Before
 271     let Inst{21}    = 1;            // Writeback
 272     let Inst{20}    = L_bit;
 273   }
 274 }
 275
 276 defm FLDM : vfp_ldstx_mult<"fldm", 1>;
 277 defm FSTM : vfp_ldstx_mult<"fstm", 0>;
 278
 279 def : VFP2MnemonicAlias<"fldmeax", "fldmdbx">;
 280 def : VFP2MnemonicAlias<"fldmfdx", "fldmiax">;
 281
 282 def : VFP2MnemonicAlias<"fstmeax", "fstmiax">;
 283 def : VFP2MnemonicAlias<"fstmfdx", "fstmdbx">;
 284
 285 //===----------------------------------------------------------------------===//
 286 // FP Binary Operations.
 287 //
 288
 289 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 290 def VADDD  : ADbI<0b11100, 0b11, 0, 0,
 291                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 292                   IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 293                   [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 294
 295 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 296 def VADDS  : ASbIn<0b11100, 0b11, 0, 0,
 297                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 298                    IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 299                    [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]> {
 300   // Some single precision VFP instructions may be executed on both NEON and
 301   // VFP pipelines on A8.
 302   let D = VFPNeonA8Domain;
 303 }
 304
 305 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 306 def VSUBD  : ADbI<0b11100, 0b11, 1, 0,
 307                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 308                   IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 309                   [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 310
 311 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 312 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0,
 313                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 314                    IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 315                    [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]> {
 316   // Some single precision VFP instructions may be executed on both NEON and
 317   // VFP pipelines on A8.
 318   let D = VFPNeonA8Domain;
 319 }
 320
 321 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 322 def VDIVD  : ADbI<0b11101, 0b00, 0, 0,
 323                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 324                   IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 325                   [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 326
 327 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 328 def VDIVS  : ASbI<0b11101, 0b00, 0, 0,
 329                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 330                   IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 331                   [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 332
 333 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 334 def VMULD  : ADbI<0b11100, 0b10, 0, 0,
 335                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 336                   IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 337                   [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 338
 339 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 340 def VMULS  : ASbIn<0b11100, 0b10, 0, 0,
 341                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 342                    IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 343                    [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]> {
 344   // Some single precision VFP instructions may be executed on both NEON and
 345   // VFP pipelines on A8.
 346   let D = VFPNeonA8Domain;
 347 }
 348
 349 def VNMULD : ADbI<0b11100, 0b10, 1, 0,
 350                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 351                   IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 352                   [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 353
 354 def VNMULS : ASbI<0b11100, 0b10, 1, 0,
 355                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 356                   IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 357                   [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]> {
 358   // Some single precision VFP instructions may be executed on both NEON and
 359   // VFP pipelines on A8.
 360   let D = VFPNeonA8Domain;
 361 }
 362
 363 multiclass vsel_inst<string op, bits<2> opc, int CC> {
 364   let DecoderNamespace = "VFPV8", PostEncoderMethod = "",
 365       Uses = [CPSR], AddedComplexity = 4 in {
 366     def S : ASbInp<0b11100, opc, 0,
 367                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 368                    NoItinerary, !strconcat("vsel", op, ".f32\t$Sd, $Sn, $Sm"),
 369                    [(set SPR:$Sd, (ARMcmov SPR:$Sm, SPR:$Sn, CC))]>,
 370                    Requires<[HasFPARMv8]>;
 371
 372     def D : ADbInp<0b11100, opc, 0,
 373                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 374                    NoItinerary, !strconcat("vsel", op, ".f64\t$Dd, $Dn, $Dm"),
 375                    [(set DPR:$Dd, (ARMcmov (f64 DPR:$Dm), (f64 DPR:$Dn), CC))]>,
 376                    Requires<[HasFPARMv8, HasDPVFP]>;
 377   }
 378 }
 379
 380 // The CC constants here match ARMCC::CondCodes.
 381 defm VSELGT : vsel_inst<"gt", 0b11, 12>;
 382 defm VSELGE : vsel_inst<"ge", 0b10, 10>;
 383 defm VSELEQ : vsel_inst<"eq", 0b00, 0>;
 384 defm VSELVS : vsel_inst<"vs", 0b01, 6>;
 385
 386 multiclass vmaxmin_inst<string op, bit opc, SDNode SD> {
 387   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 388     def S : ASbInp<0b11101, 0b00, opc,
 389                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 390                    NoItinerary, !strconcat(op, ".f32\t$Sd, $Sn, $Sm"),
 391                    [(set SPR:$Sd, (SD SPR:$Sn, SPR:$Sm))]>,
 392                    Requires<[HasFPARMv8]>;
 393
 394     def D : ADbInp<0b11101, 0b00, opc,
 395                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 396                    NoItinerary, !strconcat(op, ".f64\t$Dd, $Dn, $Dm"),
 397                    [(set DPR:$Dd, (f64 (SD (f64 DPR:$Dn), (f64 DPR:$Dm))))]>,
 398                    Requires<[HasFPARMv8, HasDPVFP]>;
 399   }
 400 }
 401
 402 defm VMAXNM : vmaxmin_inst<"vmaxnm", 0, ARMvmaxnm>;
 403 defm VMINNM : vmaxmin_inst<"vminnm", 1, ARMvminnm>;
 404
 405 // Match reassociated forms only if not sign dependent rounding.
 406 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 407           (VNMULD DPR:$a, DPR:$b)>,
 408           Requires<[NoHonorSignDependentRounding,HasDPVFP]>;
 409 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 410           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 411
 412 // These are encoded as unary instructions.
 413 let Defs = [FPSCR_NZCV] in {
 414 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0,
 415                   (outs), (ins DPR:$Dd, DPR:$Dm),
 416                   IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 417                   [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]>;
 418
 419 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0,
 420                   (outs), (ins SPR:$Sd, SPR:$Sm),
 421                   IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 422                   [(arm_cmpfp SPR:$Sd, SPR:$Sm)]> {
 423   // Some single precision VFP instructions may be executed on both NEON and
 424   // VFP pipelines on A8.
 425   let D = VFPNeonA8Domain;
 426 }
 427
 428 // FIXME: Verify encoding after integrated assembler is working.
 429 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0,
 430                   (outs), (ins DPR:$Dd, DPR:$Dm),
 431                   IIC_fpCMP64, "vcmp", ".f64\t$Dd, $Dm",
 432                   [/* For disassembly only; pattern left blank */]>;
 433
 434 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0,
 435                   (outs), (ins SPR:$Sd, SPR:$Sm),
 436                   IIC_fpCMP32, "vcmp", ".f32\t$Sd, $Sm",
 437                   [/* For disassembly only; pattern left blank */]> {
 438   // Some single precision VFP instructions may be executed on both NEON and
 439   // VFP pipelines on A8.
 440   let D = VFPNeonA8Domain;
 441 }
 442 } // Defs = [FPSCR_NZCV]
 443
 444 //===----------------------------------------------------------------------===//
 445 // FP Unary Operations.
 446 //
 447
 448 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0,
 449                   (outs DPR:$Dd), (ins DPR:$Dm),
 450                   IIC_fpUNA64, "vabs", ".f64\t$Dd, $Dm",
 451                   [(set DPR:$Dd, (fabs (f64 DPR:$Dm)))]>;
 452
 453 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,
 454                    (outs SPR:$Sd), (ins SPR:$Sm),
 455                    IIC_fpUNA32, "vabs", ".f32\t$Sd, $Sm",
 456                    [(set SPR:$Sd, (fabs SPR:$Sm))]> {
 457   // Some single precision VFP instructions may be executed on both NEON and
 458   // VFP pipelines on A8.
 459   let D = VFPNeonA8Domain;
 460 }
 461
 462 let Defs = [FPSCR_NZCV] in {
 463 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0,
 464                    (outs), (ins DPR:$Dd),
 465                    IIC_fpCMP64, "vcmpe", ".f64\t$Dd, #0",
 466                    [(arm_cmpfp0 (f64 DPR:$Dd))]> {
 467   let Inst{3-0} = 0b0000;
 468   let Inst{5}   = 0;
 469 }
 470
 471 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0,
 472                    (outs), (ins SPR:$Sd),
 473                    IIC_fpCMP32, "vcmpe", ".f32\t$Sd, #0",
 474                    [(arm_cmpfp0 SPR:$Sd)]> {
 475   let Inst{3-0} = 0b0000;
 476   let Inst{5}   = 0;
 477
 478   // Some single precision VFP instructions may be executed on both NEON and
 479   // VFP pipelines on A8.
 480   let D = VFPNeonA8Domain;
 481 }
 482
 483 // FIXME: Verify encoding after integrated assembler is working.
 484 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0,
 485                    (outs), (ins DPR:$Dd),
 486                    IIC_fpCMP64, "vcmp", ".f64\t$Dd, #0",
 487                    [/* For disassembly only; pattern left blank */]> {
 488   let Inst{3-0} = 0b0000;
 489   let Inst{5}   = 0;
 490 }
 491
 492 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0,
 493                    (outs), (ins SPR:$Sd),
 494                    IIC_fpCMP32, "vcmp", ".f32\t$Sd, #0",
 495                    [/* For disassembly only; pattern left blank */]> {
 496   let Inst{3-0} = 0b0000;
 497   let Inst{5}   = 0;
 498
 499   // Some single precision VFP instructions may be executed on both NEON and
 500   // VFP pipelines on A8.
 501   let D = VFPNeonA8Domain;
 502 }
 503 } // Defs = [FPSCR_NZCV]
 504
 505 def VCVTDS  : ASuI<0b11101, 0b11, 0b0111, 0b11, 0,
 506                    (outs DPR:$Dd), (ins SPR:$Sm),
 507                    IIC_fpCVTDS, "vcvt", ".f64.f32\t$Dd, $Sm",
 508                    [(set DPR:$Dd, (fextend SPR:$Sm))]> {
 509   // Instruction operands.
 510   bits<5> Dd;
 511   bits<5> Sm;
 512
 513   // Encode instruction operands.
 514   let Inst{3-0}   = Sm{4-1};
 515   let Inst{5}     = Sm{0};
 516   let Inst{15-12} = Dd{3-0};
 517   let Inst{22}    = Dd{4};
 518 }
 519
 520 // Special case encoding: bits 11-8 is 0b1011.
 521 def VCVTSD  : VFPAI<(outs SPR:$Sd), (ins DPR:$Dm), VFPUnaryFrm,
 522                     IIC_fpCVTSD, "vcvt", ".f32.f64\t$Sd, $Dm",
 523                     [(set SPR:$Sd, (fround DPR:$Dm))]> {
 524   // Instruction operands.
 525   bits<5> Sd;
 526   bits<5> Dm;
 527
 528   // Encode instruction operands.
 529   let Inst{3-0}   = Dm{3-0};
 530   let Inst{5}     = Dm{4};
 531   let Inst{15-12} = Sd{4-1};
 532   let Inst{22}    = Sd{0};
 533
 534   let Inst{27-23} = 0b11101;
 535   let Inst{21-16} = 0b110111;
 536   let Inst{11-8}  = 0b1011;
 537   let Inst{7-6}   = 0b11;
 538   let Inst{4}     = 0;
 539
 540   let Predicates = [HasVFP2, HasDPVFP];
 541 }
 542
 543 // Between half, single and double-precision.  For disassembly only.
 544
 545 // FIXME: Verify encoding after integrated assembler is working.
 546 def VCVTBHS: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 547                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$Sd, $Sm",
 548                  [/* For disassembly only; pattern left blank */]>;
 549
 550 def VCVTBSH: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 551                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$Sd, $Sm",
 552                  [/* For disassembly only; pattern left blank */]>;
 553
 554 def VCVTTHS: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 555                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$Sd, $Sm",
 556                  [/* For disassembly only; pattern left blank */]>;
 557
 558 def VCVTTSH: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 559                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$Sd, $Sm",
 560                  [/* For disassembly only; pattern left blank */]>;
 561
 562 def VCVTBHD : ADuI<0b11101, 0b11, 0b0010, 0b01, 0,
 563                    (outs DPR:$Dd), (ins SPR:$Sm),
 564                    NoItinerary, "vcvtb", ".f64.f16\t$Dd, $Sm",
 565                    []>, Requires<[HasFPARMv8, HasDPVFP]> {
 566   // Instruction operands.
 567   bits<5> Sm;
 568
 569   // Encode instruction operands.
 570   let Inst{3-0} = Sm{4-1};
 571   let Inst{5}   = Sm{0};
 572 }
 573
 574 def VCVTBDH : ADuI<0b11101, 0b11, 0b0011, 0b01, 0,
 575                    (outs SPR:$Sd), (ins DPR:$Dm),
 576                    NoItinerary, "vcvtb", ".f16.f64\t$Sd, $Dm",
 577                    []>, Requires<[HasFPARMv8, HasDPVFP]> {
 578   // Instruction operands.
 579   bits<5> Sd;
 580   bits<5> Dm;
 581
 582   // Encode instruction operands.
 583   let Inst{3-0}     = Dm{3-0};
 584   let Inst{5}       = Dm{4};
 585   let Inst{15-12}   = Sd{4-1};
 586   let Inst{22}      = Sd{0};
 587 }
 588
 589 def VCVTTHD : ADuI<0b11101, 0b11, 0b0010, 0b11, 0,
 590                    (outs DPR:$Dd), (ins SPR:$Sm),
 591                    NoItinerary, "vcvtt", ".f64.f16\t$Dd, $Sm",
 592                    []>, Requires<[HasFPARMv8, HasDPVFP]> {
 593   // Instruction operands.
 594   bits<5> Sm;
 595
 596   // Encode instruction operands.
 597   let Inst{3-0} = Sm{4-1};
 598   let Inst{5}   = Sm{0};
 599 }
 600
 601 def VCVTTDH : ADuI<0b11101, 0b11, 0b0011, 0b11, 0,
 602                    (outs SPR:$Sd), (ins DPR:$Dm),
 603                    NoItinerary, "vcvtt", ".f16.f64\t$Sd, $Dm",
 604                    []>, Requires<[HasFPARMv8, HasDPVFP]> {
 605   // Instruction operands.
 606   bits<5> Sd;
 607   bits<5> Dm;
 608
 609   // Encode instruction operands.
 610   let Inst{15-12} = Sd{4-1};
 611   let Inst{22}    = Sd{0};
 612   let Inst{3-0}   = Dm{3-0};
 613   let Inst{5}     = Dm{4};
 614 }
 615
 616 def : Pat<(fp_to_f16 SPR:$a),
 617           (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 618
 619 def : Pat<(fp_to_f16 (f64 DPR:$a)),
 620           (i32 (COPY_TO_REGCLASS (VCVTBDH DPR:$a), GPR))>;
 621
 622 def : Pat<(f16_to_fp GPR:$a),
 623           (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 624
 625 def : Pat<(f64 (f16_to_fp GPR:$a)),
 626           (VCVTBHD (COPY_TO_REGCLASS GPR:$a, SPR))>;
 627
 628
 629 multiclass vcvt_inst<string opc, bits<2> rm> {
 630   let PostEncoderMethod = "", DecoderNamespace = "VFPV8" in {
 631     def SS : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 632                     (outs SPR:$Sd), (ins SPR:$Sm),
 633                     NoItinerary, !strconcat("vcvt", opc, ".s32.f32\t$Sd, $Sm"),
 634                     []>, Requires<[HasFPARMv8]> {
 635       let Inst{17-16} = rm;
 636     }
 637
 638     def US : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 639                     (outs SPR:$Sd), (ins SPR:$Sm),
 640                     NoItinerary, !strconcat("vcvt", opc, ".u32.f32\t$Sd, $Sm"),
 641                     []>, Requires<[HasFPARMv8]> {
 642       let Inst{17-16} = rm;
 643     }
 644
 645     def SD : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 646                     (outs SPR:$Sd), (ins DPR:$Dm),
 647                     NoItinerary, !strconcat("vcvt", opc, ".s32.f64\t$Sd, $Dm"),
 648                     []>, Requires<[HasFPARMv8, HasDPVFP]> {
 649       bits<5> Dm;
 650
 651       let Inst{17-16} = rm;
 652
 653       // Encode instruction operands
 654       let Inst{3-0} = Dm{3-0};
 655       let Inst{5}   = Dm{4};
 656       let Inst{8} = 1;
 657     }
 658
 659     def UD : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 660                     (outs SPR:$Sd), (ins DPR:$Dm),
 661                     NoItinerary, !strconcat("vcvt", opc, ".u32.f64\t$Sd, $Dm"),
 662                     []>, Requires<[HasFPARMv8, HasDPVFP]> {
 663       bits<5> Dm;
 664
 665       let Inst{17-16} = rm;
 666
 667       // Encode instruction operands
 668       let Inst{3-0}  = Dm{3-0};
 669       let Inst{5}    = Dm{4};
 670       let Inst{8} = 1;
 671     }
 672   }
 673 }
 674
 675 defm VCVTA : vcvt_inst<"a", 0b00>;
 676 defm VCVTN : vcvt_inst<"n", 0b01>;
 677 defm VCVTP : vcvt_inst<"p", 0b10>;
 678 defm VCVTM : vcvt_inst<"m", 0b11>;
 679
 680 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 681                   (outs DPR:$Dd), (ins DPR:$Dm),
 682                   IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 683                   [(set DPR:$Dd, (fneg (f64 DPR:$Dm)))]>;
 684
 685 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,
 686                    (outs SPR:$Sd), (ins SPR:$Sm),
 687                    IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 688                    [(set SPR:$Sd, (fneg SPR:$Sm))]> {
 689   // Some single precision VFP instructions may be executed on both NEON and
 690   // VFP pipelines on A8.
 691   let D = VFPNeonA8Domain;
 692 }
 693
 694 multiclass vrint_inst_zrx<string opc, bit op, bit op2, SDPatternOperator node> {
 695   def S : ASuI<0b11101, 0b11, 0b0110, 0b11, 0,
 696                (outs SPR:$Sd), (ins SPR:$Sm),
 697                NoItinerary, !strconcat("vrint", opc), ".f32\t$Sd, $Sm",
 698                [(set (f32 SPR:$Sd), (node (f32 SPR:$Sm)))]>,
 699                Requires<[HasFPARMv8]> {
 700     let Inst{7} = op2;
 701     let Inst{16} = op;
 702   }
 703   def D : ADuI<0b11101, 0b11, 0b0110, 0b11, 0,
 704                 (outs DPR:$Dd), (ins DPR:$Dm),
 705                 NoItinerary, !strconcat("vrint", opc), ".f64\t$Dd, $Dm",
 706                 [(set (f64 DPR:$Dd), (node (f64 DPR:$Dm)))]>,
 707                 Requires<[HasFPARMv8, HasDPVFP]> {
 708     let Inst{7} = op2;
 709     let Inst{16} = op;
 710   }
 711
 712   def : InstAlias<!strconcat("vrint", opc, "$p.f32.f32\t$Sd, $Sm"),
 713                   (!cast<Instruction>(NAME#"S") SPR:$Sd, SPR:$Sm, pred:$p)>,
 714         Requires<[HasFPARMv8]>;
 715   def : InstAlias<!strconcat("vrint", opc, "$p.f64.f64\t$Dd, $Dm"),
 716                   (!cast<Instruction>(NAME#"D") DPR:$Dd, DPR:$Dm, pred:$p)>,
 717         Requires<[HasFPARMv8,HasDPVFP]>;
 718 }
 719
 720 defm VRINTZ : vrint_inst_zrx<"z", 0, 1, ftrunc>;
 721 defm VRINTR : vrint_inst_zrx<"r", 0, 0, fnearbyint>;
 722 defm VRINTX : vrint_inst_zrx<"x", 1, 0, frint>;
 723
 724 multiclass vrint_inst_anpm<string opc, bits<2> rm,
 725                            SDPatternOperator node = null_frag> {
 726   let PostEncoderMethod = "", DecoderNamespace = "VFPV8" in {
 727     def S : ASuInp<0b11101, 0b11, 0b1000, 0b01, 0,
 728                    (outs SPR:$Sd), (ins SPR:$Sm),
 729                    NoItinerary, !strconcat("vrint", opc, ".f32\t$Sd, $Sm"),
 730                    [(set (f32 SPR:$Sd), (node (f32 SPR:$Sm)))]>,
 731                    Requires<[HasFPARMv8]> {
 732       let Inst{17-16} = rm;
 733     }
 734     def D : ADuInp<0b11101, 0b11, 0b1000, 0b01, 0,
 735                    (outs DPR:$Dd), (ins DPR:$Dm),
 736                    NoItinerary, !strconcat("vrint", opc, ".f64\t$Dd, $Dm"),
 737                    [(set (f64 DPR:$Dd), (node (f64 DPR:$Dm)))]>,
 738                    Requires<[HasFPARMv8, HasDPVFP]> {
 739       let Inst{17-16} = rm;
 740     }
 741   }
 742
 743   def : InstAlias<!strconcat("vrint", opc, ".f32.f32\t$Sd, $Sm"),
 744                   (!cast<Instruction>(NAME#"S") SPR:$Sd, SPR:$Sm)>,
 745         Requires<[HasFPARMv8]>;
 746   def : InstAlias<!strconcat("vrint", opc, ".f64.f64\t$Dd, $Dm"),
 747                   (!cast<Instruction>(NAME#"D") DPR:$Dd, DPR:$Dm)>,
 748         Requires<[HasFPARMv8,HasDPVFP]>;
 749 }
 750
 751 defm VRINTA : vrint_inst_anpm<"a", 0b00, frnd>;
 752 defm VRINTN : vrint_inst_anpm<"n", 0b01>;
 753 defm VRINTP : vrint_inst_anpm<"p", 0b10, fceil>;
 754 defm VRINTM : vrint_inst_anpm<"m", 0b11, ffloor>;
 755
 756 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0,
 757                   (outs DPR:$Dd), (ins DPR:$Dm),
 758                   IIC_fpSQRT64, "vsqrt", ".f64\t$Dd, $Dm",
 759                   [(set DPR:$Dd, (fsqrt (f64 DPR:$Dm)))]>;
 760
 761 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0,
 762                   (outs SPR:$Sd), (ins SPR:$Sm),
 763                   IIC_fpSQRT32, "vsqrt", ".f32\t$Sd, $Sm",
 764                   [(set SPR:$Sd, (fsqrt SPR:$Sm))]>;
 765
 766 let neverHasSideEffects = 1 in {
 767 def VMOVD  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 768                   (outs DPR:$Dd), (ins DPR:$Dm),
 769                   IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm", []>;
 770
 771 def VMOVS  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 772                   (outs SPR:$Sd), (ins SPR:$Sm),
 773                   IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm", []>;
 774 } // neverHasSideEffects
 775
 776 //===----------------------------------------------------------------------===//
 777 // FP <-> GPR Copies.  Int <-> FP Conversions.
 778 //
 779
 780 def VMOVRS : AVConv2I<0b11100001, 0b1010,
 781                       (outs GPR:$Rt), (ins SPR:$Sn),
 782                       IIC_fpMOVSI, "vmov", "\t$Rt, $Sn",
 783                       [(set GPR:$Rt, (bitconvert SPR:$Sn))]> {
 784   // Instruction operands.
 785   bits<4> Rt;
 786   bits<5> Sn;
 787
 788   // Encode instruction operands.
 789   let Inst{19-16} = Sn{4-1};
 790   let Inst{7}     = Sn{0};
 791   let Inst{15-12} = Rt;
 792
 793   let Inst{6-5}   = 0b00;
 794   let Inst{3-0}   = 0b0000;
 795
 796   // Some single precision VFP instructions may be executed on both NEON and VFP
 797   // pipelines.
 798   let D = VFPNeonDomain;
 799 }
 800
 801 // Bitcast i32 -> f32.  NEON prefers to use VMOVDRR.
 802 def VMOVSR : AVConv4I<0b11100000, 0b1010,
 803                       (outs SPR:$Sn), (ins GPR:$Rt),
 804                       IIC_fpMOVIS, "vmov", "\t$Sn, $Rt",
 805                       [(set SPR:$Sn, (bitconvert GPR:$Rt))]>,
 806              Requires<[HasVFP2, UseVMOVSR]> {
 807   // Instruction operands.
 808   bits<5> Sn;
 809   bits<4> Rt;
 810
 811   // Encode instruction operands.
 812   let Inst{19-16} = Sn{4-1};
 813   let Inst{7}     = Sn{0};
 814   let Inst{15-12} = Rt;
 815
 816   let Inst{6-5}   = 0b00;
 817   let Inst{3-0}   = 0b0000;
 818
 819   // Some single precision VFP instructions may be executed on both NEON and VFP
 820   // pipelines.
 821   let D = VFPNeonDomain;
 822 }
 823
 824 let neverHasSideEffects = 1 in {
 825 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 826                         (outs GPR:$Rt, GPR:$Rt2), (ins DPR:$Dm),
 827                         IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $Dm",
 828                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 829   // Instruction operands.
 830   bits<5> Dm;
 831   bits<4> Rt;
 832   bits<4> Rt2;
 833
 834   // Encode instruction operands.
 835   let Inst{3-0}   = Dm{3-0};
 836   let Inst{5}     = Dm{4};
 837   let Inst{15-12} = Rt;
 838   let Inst{19-16} = Rt2;
 839
 840   let Inst{7-6} = 0b00;
 841
 842   // Some single precision VFP instructions may be executed on both NEON and VFP
 843   // pipelines.
 844   let D = VFPNeonDomain;
 845 }
 846
 847 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 848                       (outs GPR:$Rt, GPR:$Rt2), (ins SPR:$src1, SPR:$src2),
 849                  IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $src1, $src2",
 850                  [/* For disassembly only; pattern left blank */]> {
 851   bits<5> src1;
 852   bits<4> Rt;
 853   bits<4> Rt2;
 854
 855   // Encode instruction operands.
 856   let Inst{3-0}   = src1{4-1};
 857   let Inst{5}     = src1{0};
 858   let Inst{15-12} = Rt;
 859   let Inst{19-16} = Rt2;
 860
 861   let Inst{7-6} = 0b00;
 862
 863   // Some single precision VFP instructions may be executed on both NEON and VFP
 864   // pipelines.
 865   let D = VFPNeonDomain;
 866   let DecoderMethod = "DecodeVMOVRRS";
 867 }
 868 } // neverHasSideEffects
 869
 870 // FMDHR: GPR -> SPR
 871 // FMDLR: GPR -> SPR
 872
 873 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 874                       (outs DPR:$Dm), (ins GPR:$Rt, GPR:$Rt2),
 875                       IIC_fpMOVID, "vmov", "\t$Dm, $Rt, $Rt2",
 876                       [(set DPR:$Dm, (arm_fmdrr GPR:$Rt, GPR:$Rt2))]> {
 877   // Instruction operands.
 878   bits<5> Dm;
 879   bits<4> Rt;
 880   bits<4> Rt2;
 881
 882   // Encode instruction operands.
 883   let Inst{3-0}   = Dm{3-0};
 884   let Inst{5}     = Dm{4};
 885   let Inst{15-12} = Rt;
 886   let Inst{19-16} = Rt2;
 887
 888   let Inst{7-6}   = 0b00;
 889
 890   // Some single precision VFP instructions may be executed on both NEON and VFP
 891   // pipelines.
 892   let D = VFPNeonDomain;
 893
 894   // This instruction is equivalent to
 895   // $Dm = REG_SEQUENCE $Rt, ssub_0, $Rt2, ssub_1
 896   let isRegSequence = 1;
 897 }
 898
 899 let neverHasSideEffects = 1 in
 900 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 901                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 902                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 903                 [/* For disassembly only; pattern left blank */]> {
 904   // Instruction operands.
 905   bits<5> dst1;
 906   bits<4> src1;
 907   bits<4> src2;
 908
 909   // Encode instruction operands.
 910   let Inst{3-0}   = dst1{4-1};
 911   let Inst{5}     = dst1{0};
 912   let Inst{15-12} = src1;
 913   let Inst{19-16} = src2;
 914
 915   let Inst{7-6} = 0b00;
 916
 917   // Some single precision VFP instructions may be executed on both NEON and VFP
 918   // pipelines.
 919   let D = VFPNeonDomain;
 920
 921   let DecoderMethod = "DecodeVMOVSRR";
 922 }
 923
 924 // FMRDH: SPR -> GPR
 925 // FMRDL: SPR -> GPR
 926 // FMRRS: SPR -> GPR
 927 // FMRX:  SPR system reg -> GPR
 928 // FMSRR: GPR -> SPR
 929 // FMXR:  GPR -> VFP system reg
 930
 931
 932 // Int -> FP:
 933
 934 class AVConv1IDs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 935                         bits<4> opcod4, dag oops, dag iops,
 936                         InstrItinClass itin, string opc, string asm,
 937                         list<dag> pattern>
 938   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 939              pattern> {
 940   // Instruction operands.
 941   bits<5> Dd;
 942   bits<5> Sm;
 943
 944   // Encode instruction operands.
 945   let Inst{3-0}   = Sm{4-1};
 946   let Inst{5}     = Sm{0};
 947   let Inst{15-12} = Dd{3-0};
 948   let Inst{22}    = Dd{4};
 949
 950   let Predicates = [HasVFP2, HasDPVFP];
 951 }
 952
 953 class AVConv1InSs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 954                          bits<4> opcod4, dag oops, dag iops,InstrItinClass itin,
 955                          string opc, string asm, list<dag> pattern>
 956   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 957               pattern> {
 958   // Instruction operands.
 959   bits<5> Sd;
 960   bits<5> Sm;
 961
 962   // Encode instruction operands.
 963   let Inst{3-0}   = Sm{4-1};
 964   let Inst{5}     = Sm{0};
 965   let Inst{15-12} = Sd{4-1};
 966   let Inst{22}    = Sd{0};
 967 }
 968
 969 def VSITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 970                                (outs DPR:$Dd), (ins SPR:$Sm),
 971                                IIC_fpCVTID, "vcvt", ".f64.s32\t$Dd, $Sm",
 972                                [(set DPR:$Dd, (f64 (arm_sitof SPR:$Sm)))]> {
 973   let Inst{7} = 1; // s32
 974 }
 975
 976 def VSITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 977                                 (outs SPR:$Sd),(ins SPR:$Sm),
 978                                 IIC_fpCVTIS, "vcvt", ".f32.s32\t$Sd, $Sm",
 979                                 [(set SPR:$Sd, (arm_sitof SPR:$Sm))]> {
 980   let Inst{7} = 1; // s32
 981
 982   // Some single precision VFP instructions may be executed on both NEON and
 983   // VFP pipelines on A8.
 984   let D = VFPNeonA8Domain;
 985 }
 986
 987 def VUITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 988                                (outs DPR:$Dd), (ins SPR:$Sm),
 989                                IIC_fpCVTID, "vcvt", ".f64.u32\t$Dd, $Sm",
 990                                [(set DPR:$Dd, (f64 (arm_uitof SPR:$Sm)))]> {
 991   let Inst{7} = 0; // u32
 992 }
 993
 994 def VUITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 995                                 (outs SPR:$Sd), (ins SPR:$Sm),
 996                                 IIC_fpCVTIS, "vcvt", ".f32.u32\t$Sd, $Sm",
 997                                 [(set SPR:$Sd, (arm_uitof SPR:$Sm))]> {
 998   let Inst{7} = 0; // u32
 999
1000   // Some single precision VFP instructions may be executed on both NEON and
1001   // VFP pipelines on A8.
1002   let D = VFPNeonA8Domain;
1003 }
1004
1005 // FP -> Int:
1006
1007 class AVConv1IsD_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
1008                         bits<4> opcod4, dag oops, dag iops,
1009                         InstrItinClass itin, string opc, string asm,
1010                         list<dag> pattern>
1011   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1012              pattern> {
1013   // Instruction operands.
1014   bits<5> Sd;
1015   bits<5> Dm;
1016
1017   // Encode instruction operands.
1018   let Inst{3-0}   = Dm{3-0};
1019   let Inst{5}     = Dm{4};
1020   let Inst{15-12} = Sd{4-1};
1021   let Inst{22}    = Sd{0};
1022
1023   let Predicates = [HasVFP2, HasDPVFP];
1024 }
1025
1026 class AVConv1InsS_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
1027                          bits<4> opcod4, dag oops, dag iops,
1028                          InstrItinClass itin, string opc, string asm,
1029                          list<dag> pattern>
1030   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1031               pattern> {
1032   // Instruction operands.
1033   bits<5> Sd;
1034   bits<5> Sm;
1035
1036   // Encode instruction operands.
1037   let Inst{3-0}   = Sm{4-1};
1038   let Inst{5}     = Sm{0};
1039   let Inst{15-12} = Sd{4-1};
1040   let Inst{22}    = Sd{0};
1041 }
1042
1043 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
1044 def VTOSIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
1045                                 (outs SPR:$Sd), (ins DPR:$Dm),
1046                                 IIC_fpCVTDI, "vcvt", ".s32.f64\t$Sd, $Dm",
1047                                 [(set SPR:$Sd, (arm_ftosi (f64 DPR:$Dm)))]> {
1048   let Inst{7} = 1; // Z bit
1049 }
1050
1051 def VTOSIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
1052                                  (outs SPR:$Sd), (ins SPR:$Sm),
1053                                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$Sd, $Sm",
1054                                  [(set SPR:$Sd, (arm_ftosi SPR:$Sm))]> {
1055   let Inst{7} = 1; // Z bit
1056
1057   // Some single precision VFP instructions may be executed on both NEON and
1058   // VFP pipelines on A8.
1059   let D = VFPNeonA8Domain;
1060 }
1061
1062 def VTOUIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
1063                                (outs SPR:$Sd), (ins DPR:$Dm),
1064                                IIC_fpCVTDI, "vcvt", ".u32.f64\t$Sd, $Dm",
1065                                [(set SPR:$Sd, (arm_ftoui (f64 DPR:$Dm)))]> {
1066   let Inst{7} = 1; // Z bit
1067 }
1068
1069 def VTOUIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
1070                                  (outs SPR:$Sd), (ins SPR:$Sm),
1071                                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$Sd, $Sm",
1072                                  [(set SPR:$Sd, (arm_ftoui SPR:$Sm))]> {
1073   let Inst{7} = 1; // Z bit
1074
1075   // Some single precision VFP instructions may be executed on both NEON and
1076   // VFP pipelines on A8.
1077   let D = VFPNeonA8Domain;
1078 }
1079
1080 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
1081 let Uses = [FPSCR] in {
1082 // FIXME: Verify encoding after integrated assembler is working.
1083 def VTOSIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
1084                                 (outs SPR:$Sd), (ins DPR:$Dm),
1085                                 IIC_fpCVTDI, "vcvtr", ".s32.f64\t$Sd, $Dm",
1086                                 [(set SPR:$Sd, (int_arm_vcvtr (f64 DPR:$Dm)))]>{
1087   let Inst{7} = 0; // Z bit
1088 }
1089
1090 def VTOSIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
1091                                  (outs SPR:$Sd), (ins SPR:$Sm),
1092                                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$Sd, $Sm",
1093                                  [(set SPR:$Sd, (int_arm_vcvtr SPR:$Sm))]> {
1094   let Inst{7} = 0; // Z bit
1095 }
1096
1097 def VTOUIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
1098                                 (outs SPR:$Sd), (ins DPR:$Dm),
1099                                 IIC_fpCVTDI, "vcvtr", ".u32.f64\t$Sd, $Dm",
1100                                 [(set SPR:$Sd, (int_arm_vcvtru(f64 DPR:$Dm)))]>{
1101   let Inst{7} = 0; // Z bit
1102 }
1103
1104 def VTOUIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
1105                                  (outs SPR:$Sd), (ins SPR:$Sm),
1106                                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$Sd, $Sm",
1107                                  [(set SPR:$Sd, (int_arm_vcvtru SPR:$Sm))]> {
1108   let Inst{7} = 0; // Z bit
1109 }
1110 }
1111
1112 // Convert between floating-point and fixed-point
1113 // Data type for fixed-point naming convention:
1114 //   S16 (U=0, sx=0) -> SH
1115 //   U16 (U=1, sx=0) -> UH
1116 //   S32 (U=0, sx=1) -> SL
1117 //   U32 (U=1, sx=1) -> UL
1118
1119 let Constraints = "$a = $dst" in {
1120
1121 // FP to Fixed-Point:
1122
1123 // Single Precision register
1124 class AVConv1XInsS_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1125                           bit op5, dag oops, dag iops, InstrItinClass itin,
1126                           string opc, string asm, list<dag> pattern>
1127   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1128   Sched<[WriteCvtFP]> {
1129   bits<5> dst;
1130   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1131   let Inst{22} = dst{0};
1132   let Inst{15-12} = dst{4-1};
1133 }
1134
1135 // Double Precision register
1136 class AVConv1XInsD_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1137                           bit op5, dag oops, dag iops, InstrItinClass itin,
1138                           string opc, string asm, list<dag> pattern>
1139   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1140     Sched<[WriteCvtFP]> {
1141   bits<5> dst;
1142   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1143   let Inst{22} = dst{4};
1144   let Inst{15-12} = dst{3-0};
1145
1146   let Predicates = [HasVFP2, HasDPVFP];
1147 }
1148
1149 def VTOSHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 0,
1150                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1151                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits", []> {
1152   // Some single precision VFP instructions may be executed on both NEON and
1153   // VFP pipelines on A8.
1154   let D = VFPNeonA8Domain;
1155 }
1156
1157 def VTOUHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 0,
1158                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1159                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits", []> {
1160   // Some single precision VFP instructions may be executed on both NEON and
1161   // VFP pipelines on A8.
1162   let D = VFPNeonA8Domain;
1163 }
1164
1165 def VTOSLS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 1,
1166                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1167                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits", []> {
1168   // Some single precision VFP instructions may be executed on both NEON and
1169   // VFP pipelines on A8.
1170   let D = VFPNeonA8Domain;
1171 }
1172
1173 def VTOULS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 1,
1174                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1175                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits", []> {
1176   // Some single precision VFP instructions may be executed on both NEON and
1177   // VFP pipelines on A8.
1178   let D = VFPNeonA8Domain;
1179 }
1180
1181 def VTOSHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 0,
1182                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1183                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits", []>;
1184
1185 def VTOUHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 0,
1186                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1187                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits", []>;
1188
1189 def VTOSLD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 1,
1190                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1191                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits", []>;
1192
1193 def VTOULD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 1,
1194                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1195                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits", []>;
1196
1197 // Fixed-Point to FP:
1198
1199 def VSHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 0,
1200                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1201                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits", []> {
1202   // Some single precision VFP instructions may be executed on both NEON and
1203   // VFP pipelines on A8.
1204   let D = VFPNeonA8Domain;
1205 }
1206
1207 def VUHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 0,
1208                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1209                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits", []> {
1210   // Some single precision VFP instructions may be executed on both NEON and
1211   // VFP pipelines on A8.
1212   let D = VFPNeonA8Domain;
1213 }
1214
1215 def VSLTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 1,
1216                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1217                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits", []> {
1218   // Some single precision VFP instructions may be executed on both NEON and
1219   // VFP pipelines on A8.
1220   let D = VFPNeonA8Domain;
1221 }
1222
1223 def VULTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 1,
1224                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1225                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits", []> {
1226   // Some single precision VFP instructions may be executed on both NEON and
1227   // VFP pipelines on A8.
1228   let D = VFPNeonA8Domain;
1229 }
1230
1231 def VSHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 0,
1232                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1233                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits", []>;
1234
1235 def VUHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 0,
1236                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1237                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits", []>;
1238
1239 def VSLTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 1,
1240                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1241                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits", []>;
1242
1243 def VULTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 1,
1244                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1245                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits", []>;
1246
1247 } // End of 'let Constraints = "$a = $dst" in'
1248
1249 //===----------------------------------------------------------------------===//
1250 // FP Multiply-Accumulate Operations.
1251 //
1252
1253 def VMLAD : ADbI<0b11100, 0b00, 0, 0,
1254                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1255                  IIC_fpMAC64, "vmla", ".f64\t$Dd, $Dn, $Dm",
1256                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1257                                           (f64 DPR:$Ddin)))]>,
1258               RegConstraint<"$Ddin = $Dd">,
1259               Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1260
1261 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
1262                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1263                   IIC_fpMAC32, "vmla", ".f32\t$Sd, $Sn, $Sm",
1264                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1265                                            SPR:$Sdin))]>,
1266               RegConstraint<"$Sdin = $Sd">,
1267               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1268   // Some single precision VFP instructions may be executed on both NEON and
1269   // VFP pipelines on A8.
1270   let D = VFPNeonA8Domain;
1271 }
1272
1273 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1274           (VMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1275           Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1276 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1277           (VMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1278           Requires<[HasVFP2,DontUseNEONForFP, UseFPVMLx,DontUseFusedMAC]>;
1279
1280 def VMLSD : ADbI<0b11100, 0b00, 1, 0,
1281                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1282                  IIC_fpMAC64, "vmls", ".f64\t$Dd, $Dn, $Dm",
1283                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1284                                           (f64 DPR:$Ddin)))]>,
1285               RegConstraint<"$Ddin = $Dd">,
1286               Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1287
1288 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
1289                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1290                   IIC_fpMAC32, "vmls", ".f32\t$Sd, $Sn, $Sm",
1291                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1292                                            SPR:$Sdin))]>,
1293               RegConstraint<"$Sdin = $Sd">,
1294               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1295   // Some single precision VFP instructions may be executed on both NEON and
1296   // VFP pipelines on A8.
1297   let D = VFPNeonA8Domain;
1298 }
1299
1300 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1301           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1302           Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1303 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1304           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1305           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1306
1307 def VNMLAD : ADbI<0b11100, 0b01, 1, 0,
1308                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1309                   IIC_fpMAC64, "vnmla", ".f64\t$Dd, $Dn, $Dm",
1310                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1311                                           (f64 DPR:$Ddin)))]>,
1312                 RegConstraint<"$Ddin = $Dd">,
1313                 Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1314
1315 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
1316                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1317                   IIC_fpMAC32, "vnmla", ".f32\t$Sd, $Sn, $Sm",
1318                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1319                                            SPR:$Sdin))]>,
1320                 RegConstraint<"$Sdin = $Sd">,
1321                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1322   // Some single precision VFP instructions may be executed on both NEON and
1323   // VFP pipelines on A8.
1324   let D = VFPNeonA8Domain;
1325 }
1326
1327 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1328           (VNMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1329           Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1330 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1331           (VNMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1332           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1333
1334 def VNMLSD : ADbI<0b11100, 0b01, 0, 0,
1335                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1336                   IIC_fpMAC64, "vnmls", ".f64\t$Dd, $Dn, $Dm",
1337                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1338                                            (f64 DPR:$Ddin)))]>,
1339                RegConstraint<"$Ddin = $Dd">,
1340                Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1341
1342 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
1343                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1344                   IIC_fpMAC32, "vnmls", ".f32\t$Sd, $Sn, $Sm",
1345              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1346                          RegConstraint<"$Sdin = $Sd">,
1347                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1348   // Some single precision VFP instructions may be executed on both NEON and
1349   // VFP pipelines on A8.
1350   let D = VFPNeonA8Domain;
1351 }
1352
1353 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1354           (VNMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1355           Requires<[HasVFP2,HasDPVFP,UseFPVMLx,DontUseFusedMAC]>;
1356 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1357           (VNMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1358           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1359
1360 //===----------------------------------------------------------------------===//
1361 // Fused FP Multiply-Accumulate Operations.
1362 //
1363 def VFMAD : ADbI<0b11101, 0b10, 0, 0,
1364                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1365                  IIC_fpFMAC64, "vfma", ".f64\t$Dd, $Dn, $Dm",
1366                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1367                                           (f64 DPR:$Ddin)))]>,
1368               RegConstraint<"$Ddin = $Dd">,
1369               Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1370
1371 def VFMAS : ASbIn<0b11101, 0b10, 0, 0,
1372                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1373                   IIC_fpFMAC32, "vfma", ".f32\t$Sd, $Sn, $Sm",
1374                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1375                                            SPR:$Sdin))]>,
1376               RegConstraint<"$Sdin = $Sd">,
1377               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1378   // Some single precision VFP instructions may be executed on both NEON and
1379   // VFP pipelines.
1380 }
1381
1382 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1383           (VFMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1384           Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1385 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1386           (VFMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1387           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1388
1389 // Match @llvm.fma.* intrinsics
1390 // (fma x, y, z) -> (vfms z, x, y)
1391 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, DPR:$Ddin)),
1392           (VFMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1393       Requires<[HasVFP4,HasDPVFP]>;
1394 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, SPR:$Sdin)),
1395           (VFMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1396       Requires<[HasVFP4]>;
1397
1398 def VFMSD : ADbI<0b11101, 0b10, 1, 0,
1399                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1400                  IIC_fpFMAC64, "vfms", ".f64\t$Dd, $Dn, $Dm",
1401                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1402                                           (f64 DPR:$Ddin)))]>,
1403               RegConstraint<"$Ddin = $Dd">,
1404               Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1405
1406 def VFMSS : ASbIn<0b11101, 0b10, 1, 0,
1407                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1408                   IIC_fpFMAC32, "vfms", ".f32\t$Sd, $Sn, $Sm",
1409                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1410                                            SPR:$Sdin))]>,
1411               RegConstraint<"$Sdin = $Sd">,
1412               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1413   // Some single precision VFP instructions may be executed on both NEON and
1414   // VFP pipelines.
1415 }
1416
1417 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1418           (VFMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1419           Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1420 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1421           (VFMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1422           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1423
1424 // Match @llvm.fma.* intrinsics
1425 // (fma (fneg x), y, z) -> (vfms z, x, y)
1426 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin)),
1427           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1428       Requires<[HasVFP4,HasDPVFP]>;
1429 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin)),
1430           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1431       Requires<[HasVFP4]>;
1432 // (fma x, (fneg y), z) -> (vfms z, x, y)
1433 def : Pat<(f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin)),
1434           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1435       Requires<[HasVFP4,HasDPVFP]>;
1436 def : Pat<(f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin)),
1437           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1438       Requires<[HasVFP4]>;
1439
1440 def VFNMAD : ADbI<0b11101, 0b01, 1, 0,
1441                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1442                   IIC_fpFMAC64, "vfnma", ".f64\t$Dd, $Dn, $Dm",
1443                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1444                                           (f64 DPR:$Ddin)))]>,
1445                 RegConstraint<"$Ddin = $Dd">,
1446                 Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1447
1448 def VFNMAS : ASbI<0b11101, 0b01, 1, 0,
1449                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1450                   IIC_fpFMAC32, "vfnma", ".f32\t$Sd, $Sn, $Sm",
1451                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1452                                            SPR:$Sdin))]>,
1453                 RegConstraint<"$Sdin = $Sd">,
1454                 Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1455   // Some single precision VFP instructions may be executed on both NEON and
1456   // VFP pipelines.
1457 }
1458
1459 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1460           (VFNMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1461           Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1462 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1463           (VFNMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1464           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1465
1466 // Match @llvm.fma.* intrinsics
1467 // (fneg (fma x, y, z)) -> (vfnma z, x, y)
1468 def : Pat<(fneg (fma (f64 DPR:$Dn), (f64 DPR:$Dm), (f64 DPR:$Ddin))),
1469           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1470       Requires<[HasVFP4,HasDPVFP]>;
1471 def : Pat<(fneg (fma (f32 SPR:$Sn), (f32 SPR:$Sm), (f32 SPR:$Sdin))),
1472           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1473       Requires<[HasVFP4]>;
1474 // (fma (fneg x), y, (fneg z)) -> (vfnma z, x, y)
1475 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, (fneg DPR:$Ddin))),
1476           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1477       Requires<[HasVFP4,HasDPVFP]>;
1478 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, (fneg SPR:$Sdin))),
1479           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1480       Requires<[HasVFP4]>;
1481
1482 def VFNMSD : ADbI<0b11101, 0b01, 0, 0,
1483                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1484                   IIC_fpFMAC64, "vfnms", ".f64\t$Dd, $Dn, $Dm",
1485                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1486                                            (f64 DPR:$Ddin)))]>,
1487                RegConstraint<"$Ddin = $Dd">,
1488                Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1489
1490 def VFNMSS : ASbI<0b11101, 0b01, 0, 0,
1491                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1492                   IIC_fpFMAC32, "vfnms", ".f32\t$Sd, $Sn, $Sm",
1493              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1494                          RegConstraint<"$Sdin = $Sd">,
1495                   Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1496   // Some single precision VFP instructions may be executed on both NEON and
1497   // VFP pipelines.
1498 }
1499
1500 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1501           (VFNMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1502           Requires<[HasVFP4,HasDPVFP,UseFusedMAC]>;
1503 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1504           (VFNMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1505           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1506
1507 // Match @llvm.fma.* intrinsics
1508
1509 // (fma x, y, (fneg z)) -> (vfnms z, x, y))
1510 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, (fneg DPR:$Ddin))),
1511           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1512       Requires<[HasVFP4,HasDPVFP]>;
1513 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, (fneg SPR:$Sdin))),
1514           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1515       Requires<[HasVFP4]>;
1516 // (fneg (fma (fneg x), y, z)) -> (vfnms z, x, y)
1517 def : Pat<(fneg (f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin))),
1518           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1519       Requires<[HasVFP4,HasDPVFP]>;
1520 def : Pat<(fneg (f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin))),
1521           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1522       Requires<[HasVFP4]>;
1523 // (fneg (fma x, (fneg y), z) -> (vfnms z, x, y)
1524 def : Pat<(fneg (f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin))),
1525           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1526       Requires<[HasVFP4,HasDPVFP]>;
1527 def : Pat<(fneg (f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin))),
1528           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1529       Requires<[HasVFP4]>;
1530
1531 //===----------------------------------------------------------------------===//
1532 // FP Conditional moves.
1533 //
1534
1535 let neverHasSideEffects = 1 in {
1536 def VMOVDcc  : PseudoInst<(outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm, cmovpred:$p),
1537                     IIC_fpUNA64,
1538                     [(set (f64 DPR:$Dd),
1539                           (ARMcmov DPR:$Dn, DPR:$Dm, cmovpred:$p))]>,
1540                RegConstraint<"$Dn = $Dd">, Requires<[HasVFP2,HasDPVFP]>;
1541
1542 def VMOVScc  : PseudoInst<(outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm, cmovpred:$p),
1543                     IIC_fpUNA32,
1544                     [(set (f32 SPR:$Sd),
1545                           (ARMcmov SPR:$Sn, SPR:$Sm, cmovpred:$p))]>,
1546                RegConstraint<"$Sn = $Sd">, Requires<[HasVFP2]>;
1547 } // neverHasSideEffects
1548
1549 //===----------------------------------------------------------------------===//
1550 // Move from VFP System Register to ARM core register.
1551 //
1552
1553 class MovFromVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1554                  list<dag> pattern>:
1555   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1556
1557   // Instruction operand.
1558   bits<4> Rt;
1559
1560   let Inst{27-20} = 0b11101111;
1561   let Inst{19-16} = opc19_16;
1562   let Inst{15-12} = Rt;
1563   let Inst{11-8}  = 0b1010;
1564   let Inst{7}     = 0;
1565   let Inst{6-5}   = 0b00;
1566   let Inst{4}     = 1;
1567   let Inst{3-0}   = 0b0000;
1568 }
1569
1570 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
1571 // to APSR.
1572 let Defs = [CPSR], Uses = [FPSCR_NZCV], Rt = 0b1111 /* apsr_nzcv */ in
1573 def FMSTAT : MovFromVFP<0b0001 /* fpscr */, (outs), (ins),
1574                         "vmrs", "\tAPSR_nzcv, fpscr", [(arm_fmstat)]>;
1575
1576 // Application level FPSCR -> GPR
1577 let hasSideEffects = 1, Uses = [FPSCR] in
1578 def VMRS : MovFromVFP<0b0001 /* fpscr */, (outs GPR:$Rt), (ins),
1579                       "vmrs", "\t$Rt, fpscr",
1580                       [(set GPR:$Rt, (int_arm_get_fpscr))]>;
1581
1582 // System level FPEXC, FPSID -> GPR
1583 let Uses = [FPSCR] in {
1584   def VMRS_FPEXC : MovFromVFP<0b1000 /* fpexc */, (outs GPR:$Rt), (ins),
1585                               "vmrs", "\t$Rt, fpexc", []>;
1586   def VMRS_FPSID : MovFromVFP<0b0000 /* fpsid */, (outs GPR:$Rt), (ins),
1587                               "vmrs", "\t$Rt, fpsid", []>;
1588   def VMRS_MVFR0 : MovFromVFP<0b0111 /* mvfr0 */, (outs GPR:$Rt), (ins),
1589                               "vmrs", "\t$Rt, mvfr0", []>;
1590   def VMRS_MVFR1 : MovFromVFP<0b0110 /* mvfr1 */, (outs GPR:$Rt), (ins),
1591                               "vmrs", "\t$Rt, mvfr1", []>;
1592   def VMRS_MVFR2 : MovFromVFP<0b0101 /* mvfr2 */, (outs GPR:$Rt), (ins),
1593                               "vmrs", "\t$Rt, mvfr2", []>, Requires<[HasFPARMv8]>;
1594   def VMRS_FPINST : MovFromVFP<0b1001 /* fpinst */, (outs GPR:$Rt), (ins),
1595                               "vmrs", "\t$Rt, fpinst", []>;
1596   def VMRS_FPINST2 : MovFromVFP<0b1010 /* fpinst2 */, (outs GPR:$Rt), (ins),
1597                                 "vmrs", "\t$Rt, fpinst2", []>;
1598 }
1599
1600 //===----------------------------------------------------------------------===//
1601 // Move from ARM core register to VFP System Register.
1602 //
1603
1604 class MovToVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1605                list<dag> pattern>:
1606   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1607
1608   // Instruction operand.
1609   bits<4> src;
1610
1611   // Encode instruction operand.
1612   let Inst{15-12} = src;
1613
1614   let Inst{27-20} = 0b11101110;
1615   let Inst{19-16} = opc19_16;
1616   let Inst{11-8}  = 0b1010;
1617   let Inst{7}     = 0;
1618   let Inst{4}     = 1;
1619 }
1620
1621 let Defs = [FPSCR] in {
1622   // Application level GPR -> FPSCR
1623   def VMSR : MovToVFP<0b0001 /* fpscr */, (outs), (ins GPR:$src),
1624                       "vmsr", "\tfpscr, $src", [(int_arm_set_fpscr GPR:$src)]>;
1625   // System level GPR -> FPEXC
1626   def VMSR_FPEXC : MovToVFP<0b1000 /* fpexc */, (outs), (ins GPR:$src),
1627                       "vmsr", "\tfpexc, $src", []>;
1628   // System level GPR -> FPSID
1629   def VMSR_FPSID : MovToVFP<0b0000 /* fpsid */, (outs), (ins GPR:$src),
1630                       "vmsr", "\tfpsid, $src", []>;
1631
1632   def VMSR_FPINST : MovToVFP<0b1001 /* fpinst */, (outs), (ins GPR:$src),
1633                               "vmsr", "\tfpinst, $src", []>;
1634   def VMSR_FPINST2 : MovToVFP<0b1010 /* fpinst2 */, (outs), (ins GPR:$src),
1635                                 "vmsr", "\tfpinst2, $src", []>;
1636 }
1637
1638 //===----------------------------------------------------------------------===//
1639 // Misc.
1640 //
1641
1642 // Materialize FP immediates. VFP3 only.
1643 let isReMaterializable = 1 in {
1644 def FCONSTD : VFPAI<(outs DPR:$Dd), (ins vfp_f64imm:$imm),
1645                     VFPMiscFrm, IIC_fpUNA64,
1646                     "vmov", ".f64\t$Dd, $imm",
1647                     [(set DPR:$Dd, vfp_f64imm:$imm)]>,
1648               Requires<[HasVFP3,HasDPVFP]> {
1649   bits<5> Dd;
1650   bits<8> imm;
1651
1652   let Inst{27-23} = 0b11101;
1653   let Inst{22}    = Dd{4};
1654   let Inst{21-20} = 0b11;
1655   let Inst{19-16} = imm{7-4};
1656   let Inst{15-12} = Dd{3-0};
1657   let Inst{11-9}  = 0b101;
1658   let Inst{8}     = 1;          // Double precision.
1659   let Inst{7-4}   = 0b0000;
1660   let Inst{3-0}   = imm{3-0};
1661 }
1662
1663 def FCONSTS : VFPAI<(outs SPR:$Sd), (ins vfp_f32imm:$imm),
1664                      VFPMiscFrm, IIC_fpUNA32,
1665                      "vmov", ".f32\t$Sd, $imm",
1666                      [(set SPR:$Sd, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
1667   bits<5> Sd;
1668   bits<8> imm;
1669
1670   let Inst{27-23} = 0b11101;
1671   let Inst{22}    = Sd{0};
1672   let Inst{21-20} = 0b11;
1673   let Inst{19-16} = imm{7-4};
1674   let Inst{15-12} = Sd{4-1};
1675   let Inst{11-9}  = 0b101;
1676   let Inst{8}     = 0;          // Single precision.
1677   let Inst{7-4}   = 0b0000;
1678   let Inst{3-0}   = imm{3-0};
1679 }
1680 }
1681
1682 //===----------------------------------------------------------------------===//
1683 // Assembler aliases.
1684 //
1685 // A few mnemonic aliases for pre-unifixed syntax. We don't guarantee to
1686 // support them all, but supporting at least some of the basics is
1687 // good to be friendly.
1688 def : VFP2MnemonicAlias<"flds", "vldr">;
1689 def : VFP2MnemonicAlias<"fldd", "vldr">;
1690 def : VFP2MnemonicAlias<"fmrs", "vmov">;
1691 def : VFP2MnemonicAlias<"fmsr", "vmov">;
1692 def : VFP2MnemonicAlias<"fsqrts", "vsqrt">;
1693 def : VFP2MnemonicAlias<"fsqrtd", "vsqrt">;
1694 def : VFP2MnemonicAlias<"fadds", "vadd.f32">;
1695 def : VFP2MnemonicAlias<"faddd", "vadd.f64">;
1696 def : VFP2MnemonicAlias<"fmrdd", "vmov">;
1697 def : VFP2MnemonicAlias<"fmrds", "vmov">;
1698 def : VFP2MnemonicAlias<"fmrrd", "vmov">;
1699 def : VFP2MnemonicAlias<"fmdrr", "vmov">;
1700 def : VFP2MnemonicAlias<"fmuls", "vmul.f32">;
1701 def : VFP2MnemonicAlias<"fmuld", "vmul.f64">;
1702 def : VFP2MnemonicAlias<"fnegs", "vneg.f32">;
1703 def : VFP2MnemonicAlias<"fnegd", "vneg.f64">;
1704 def : VFP2MnemonicAlias<"ftosizd", "vcvt.s32.f64">;
1705 def : VFP2MnemonicAlias<"ftosid", "vcvtr.s32.f64">;
1706 def : VFP2MnemonicAlias<"ftosizs", "vcvt.s32.f32">;
1707 def : VFP2MnemonicAlias<"ftosis", "vcvtr.s32.f32">;
1708 def : VFP2MnemonicAlias<"ftouizd", "vcvt.u32.f64">;
1709 def : VFP2MnemonicAlias<"ftouid", "vcvtr.u32.f64">;
1710 def : VFP2MnemonicAlias<"ftouizs", "vcvt.u32.f32">;
1711 def : VFP2MnemonicAlias<"ftouis", "vcvtr.u32.f32">;
1712 def : VFP2MnemonicAlias<"fsitod", "vcvt.f64.s32">;
1713 def : VFP2MnemonicAlias<"fsitos", "vcvt.f32.s32">;
1714 def : VFP2MnemonicAlias<"fuitod", "vcvt.f64.u32">;
1715 def : VFP2MnemonicAlias<"fuitos", "vcvt.f32.u32">;
1716 def : VFP2MnemonicAlias<"fsts", "vstr">;
1717 def : VFP2MnemonicAlias<"fstd", "vstr">;
1718 def : VFP2MnemonicAlias<"fmacd", "vmla.f64">;
1719 def : VFP2MnemonicAlias<"fmacs", "vmla.f32">;
1720 def : VFP2MnemonicAlias<"fcpys", "vmov.f32">;
1721 def : VFP2MnemonicAlias<"fcpyd", "vmov.f64">;
1722 def : VFP2MnemonicAlias<"fcmps", "vcmp.f32">;
1723 def : VFP2MnemonicAlias<"fcmpd", "vcmp.f64">;
1724 def : VFP2MnemonicAlias<"fdivs", "vdiv.f32">;
1725 def : VFP2MnemonicAlias<"fdivd", "vdiv.f64">;
1726 def : VFP2MnemonicAlias<"fmrx", "vmrs">;
1727 def : VFP2MnemonicAlias<"fmxr", "vmsr">;
1728
1729 // Be friendly and accept the old form of zero-compare
1730 def : VFP2DPInstAlias<"fcmpzd${p} $val", (VCMPZD DPR:$val, pred:$p)>;
1731 def : VFP2InstAlias<"fcmpzs${p} $val", (VCMPZS SPR:$val, pred:$p)>;
1732
1733
1734 def : VFP2InstAlias<"fmstat${p}", (FMSTAT pred:$p)>;
1735 def : VFP2InstAlias<"fadds${p} $Sd, $Sn, $Sm",
1736                     (VADDS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1737 def : VFP2DPInstAlias<"faddd${p} $Dd, $Dn, $Dm",
1738                       (VADDD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1739 def : VFP2InstAlias<"fsubs${p} $Sd, $Sn, $Sm",
1740                     (VSUBS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1741 def : VFP2DPInstAlias<"fsubd${p} $Dd, $Dn, $Dm",
1742                       (VSUBD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1743
1744 // No need for the size suffix on VSQRT. It's implied by the register classes.
1745 def : VFP2InstAlias<"vsqrt${p} $Sd, $Sm", (VSQRTS SPR:$Sd, SPR:$Sm, pred:$p)>;
1746 def : VFP2DPInstAlias<"vsqrt${p} $Dd, $Dm", (VSQRTD DPR:$Dd, DPR:$Dm, pred:$p)>;
1747
1748 // VLDR/VSTR accept an optional type suffix.
1749 def : VFP2InstAlias<"vldr${p}.32 $Sd, $addr",
1750                     (VLDRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1751 def : VFP2InstAlias<"vstr${p}.32 $Sd, $addr",
1752                     (VSTRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1753 def : VFP2InstAlias<"vldr${p}.64 $Dd, $addr",
1754                     (VLDRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1755 def : VFP2InstAlias<"vstr${p}.64 $Dd, $addr",
1756                     (VSTRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1757
1758 // VMOV can accept optional 32-bit or less data type suffix suffix.
1759 def : VFP2InstAlias<"vmov${p}.8 $Rt, $Sn",
1760                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1761 def : VFP2InstAlias<"vmov${p}.16 $Rt, $Sn",
1762                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1763 def : VFP2InstAlias<"vmov${p}.32 $Rt, $Sn",
1764                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1765 def : VFP2InstAlias<"vmov${p}.8 $Sn, $Rt",
1766                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1767 def : VFP2InstAlias<"vmov${p}.16 $Sn, $Rt",
1768                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1769 def : VFP2InstAlias<"vmov${p}.32 $Sn, $Rt",
1770                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1771
1772 def : VFP2InstAlias<"vmov${p}.f64 $Rt, $Rt2, $Dn",
1773                     (VMOVRRD GPR:$Rt, GPR:$Rt2, DPR:$Dn, pred:$p)>;
1774 def : VFP2InstAlias<"vmov${p}.f64 $Dn, $Rt, $Rt2",
1775                     (VMOVDRR DPR:$Dn, GPR:$Rt, GPR:$Rt2, pred:$p)>;
1776
1777 // VMOVS doesn't need the .f32 to disambiguate from the NEON encoding the way
1778 // VMOVD does.
1779 def : VFP2InstAlias<"vmov${p} $Sd, $Sm",
1780                     (VMOVS SPR:$Sd, SPR:$Sm, pred:$p)>;
1781
1782 // FCONSTD/FCONSTS alias for vmov.f64/vmov.f32
1783 // These aliases provide added functionality over vmov.f instructions by
1784 // allowing users to write assembly containing encoded floating point constants
1785 // (e.g. #0x70 vs #1.0).  Without these alises there is no way for the
1786 // assembler to accept encoded fp constants (but the equivalent fp-literal is
1787 // accepted directly by vmovf).
1788 def : VFP3InstAlias<"fconstd${p} $Dd, $val",
1789                     (FCONSTD DPR:$Dd, vfp_f64imm:$val, pred:$p)>;
1790 def : VFP3InstAlias<"fconsts${p} $Sd, $val",
1791                     (FCONSTS SPR:$Sd, vfp_f32imm:$val, pred:$p)>;