lib/Target/ARM/ARMLoadStoreOptimizer.cpp

   1 //===-- ARMLoadStoreOptimizer.cpp - ARM load / store opt. pass ----*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that performs load / store related peephole
  11 // optimizations. This pass should be run after register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-ldst-opt"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/CodeGen/MachineBasicBlock.h"
  22 #include "llvm/CodeGen/MachineFunctionPass.h"
  23 #include "llvm/CodeGen/MachineInstr.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/RegisterScavenging.h"
  27 #include "llvm/Target/TargetData.h"
  28 #include "llvm/Target/TargetInstrInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetRegisterInfo.h"
  31 #include "llvm/Support/Compiler.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/ADT/DenseMap.h"
  34 #include "llvm/ADT/STLExtras.h"
  35 #include "llvm/ADT/SmallPtrSet.h"
  36 #include "llvm/ADT/SmallSet.h"
  37 #include "llvm/ADT/SmallVector.h"
  38 #include "llvm/ADT/Statistic.h"
  39 using namespace llvm;
  40
  41 STATISTIC(NumLDMGened , "Number of ldm instructions generated");
  42 STATISTIC(NumSTMGened , "Number of stm instructions generated");
  43 STATISTIC(NumFLDMGened, "Number of fldm instructions generated");
  44 STATISTIC(NumFSTMGened, "Number of fstm instructions generated");
  45 STATISTIC(NumLdStMoved, "Number of load / store instructions moved");
  46 STATISTIC(NumLDRDFormed,"Number of ldrd created before allocation");
  47 STATISTIC(NumSTRDFormed,"Number of strd created before allocation");
  48 STATISTIC(NumLDRD2LDM,  "Number of ldrd instructions turned back into ldm");
  49 STATISTIC(NumSTRD2STM,  "Number of strd instructions turned back into stm");
  50 STATISTIC(NumLDRD2LDR,  "Number of ldrd instructions turned back into ldr's");
  51 STATISTIC(NumSTRD2STR,  "Number of strd instructions turned back into str's");
  52
  53 /// ARMAllocLoadStoreOpt - Post- register allocation pass the combine
  54 /// load / store instructions to form ldm / stm instructions.
  55
  56 namespace {
  57   struct VISIBILITY_HIDDEN ARMLoadStoreOpt : public MachineFunctionPass {
  58     static char ID;
  59     ARMLoadStoreOpt() : MachineFunctionPass(&ID) {}
  60
  61     const TargetInstrInfo *TII;
  62     const TargetRegisterInfo *TRI;
  63     ARMFunctionInfo *AFI;
  64     RegScavenger *RS;
  65     bool isThumb2;
  66
  67     virtual bool runOnMachineFunction(MachineFunction &Fn);
  68
  69     virtual const char *getPassName() const {
  70       return "ARM load / store optimization pass";
  71     }
  72
  73   private:
  74     struct MemOpQueueEntry {
  75       int Offset;
  76       unsigned Position;
  77       MachineBasicBlock::iterator MBBI;
  78       bool Merged;
  79       MemOpQueueEntry(int o, int p, MachineBasicBlock::iterator i)
  80         : Offset(o), Position(p), MBBI(i), Merged(false) {};
  81     };
  82     typedef SmallVector<MemOpQueueEntry,8> MemOpQueue;
  83     typedef MemOpQueue::iterator MemOpQueueIter;
  84
  85     bool MergeOps(MachineBasicBlock &MBB, MachineBasicBlock::iterator MBBI,
  86                   int Offset, unsigned Base, bool BaseKill, int Opcode,
  87                   ARMCC::CondCodes Pred, unsigned PredReg, unsigned Scratch,
  88                   DebugLoc dl, SmallVector<std::pair<unsigned, bool>, 8> &Regs);
  89     void MergeLDR_STR(MachineBasicBlock &MBB, unsigned SIndex, unsigned Base,
  90                       int Opcode, unsigned Size,
  91                       ARMCC::CondCodes Pred, unsigned PredReg,
  92                       unsigned Scratch, MemOpQueue &MemOps,
  93                       SmallVector<MachineBasicBlock::iterator, 4> &Merges);
  94
  95     void AdvanceRS(MachineBasicBlock &MBB, MemOpQueue &MemOps);
  96     bool FixInvalidRegPairOp(MachineBasicBlock &MBB,
  97                              MachineBasicBlock::iterator &MBBI);
  98     bool MergeBaseUpdateLoadStore(MachineBasicBlock &MBB,
  99                                   MachineBasicBlock::iterator MBBI,
 100                                   const TargetInstrInfo *TII,
 101                                   bool &Advance,
 102                                   MachineBasicBlock::iterator &I);
 103     bool MergeBaseUpdateLSMultiple(MachineBasicBlock &MBB,
 104                                    MachineBasicBlock::iterator MBBI,
 105                                    bool &Advance,
 106                                    MachineBasicBlock::iterator &I);
 107     bool LoadStoreMultipleOpti(MachineBasicBlock &MBB);
 108     bool MergeReturnIntoLDM(MachineBasicBlock &MBB);
 109   };
 110   char ARMLoadStoreOpt::ID = 0;
 111 }
 112
 113 static int getLoadStoreMultipleOpcode(int Opcode) {
 114   switch (Opcode) {
 115   case ARM::LDR:
 116     NumLDMGened++;
 117     return ARM::LDM;
 118   case ARM::STR:
 119     NumSTMGened++;
 120     return ARM::STM;
 121   case ARM::t2LDRi8:
 122   case ARM::t2LDRi12:
 123     NumLDMGened++;
 124     return ARM::t2LDM;
 125   case ARM::t2STRi8:
 126   case ARM::t2STRi12:
 127     NumSTMGened++;
 128     return ARM::t2STM;
 129   case ARM::FLDS:
 130     NumFLDMGened++;
 131     return ARM::FLDMS;
 132   case ARM::FSTS:
 133     NumFSTMGened++;
 134     return ARM::FSTMS;
 135   case ARM::FLDD:
 136     NumFLDMGened++;
 137     return ARM::FLDMD;
 138   case ARM::FSTD:
 139     NumFSTMGened++;
 140     return ARM::FSTMD;
 141   default: llvm_unreachable("Unhandled opcode!");
 142   }
 143   return 0;
 144 }
 145
 146 static bool isT2i32Load(unsigned Opc) {
 147   return Opc == ARM::t2LDRi12 || Opc == ARM::t2LDRi8;
 148 }
 149
 150 static bool isi32Load(unsigned Opc) {
 151   return Opc == ARM::LDR || isT2i32Load(Opc);
 152 }
 153
 154 static bool isT2i32Store(unsigned Opc) {
 155   return Opc == ARM::t2STRi12 || Opc == ARM::t2STRi8;
 156 }
 157
 158 static bool isi32Store(unsigned Opc) {
 159   return Opc == ARM::STR || isT2i32Store(Opc);
 160 }
 161
 162 /// MergeOps - Create and insert a LDM or STM with Base as base register and
 163 /// registers in Regs as the register operands that would be loaded / stored.
 164 /// It returns true if the transformation is done.
 165 bool
 166 ARMLoadStoreOpt::MergeOps(MachineBasicBlock &MBB,
 167                           MachineBasicBlock::iterator MBBI,
 168                           int Offset, unsigned Base, bool BaseKill,
 169                           int Opcode, ARMCC::CondCodes Pred,
 170                           unsigned PredReg, unsigned Scratch, DebugLoc dl,
 171                           SmallVector<std::pair<unsigned, bool>, 8> &Regs) {
 172   // Only a single register to load / store. Don't bother.
 173   unsigned NumRegs = Regs.size();
 174   if (NumRegs <= 1)
 175     return false;
 176
 177   ARM_AM::AMSubMode Mode = ARM_AM::ia;
 178   bool isAM4 = isi32Load(Opcode) || isi32Store(Opcode);
 179   if (isAM4 && Offset == 4) {
 180     if (isThumb2)
 181       // Thumb2 does not support ldmib / stmib.
 182       return false;
 183     Mode = ARM_AM::ib;
 184   } else if (isAM4 && Offset == -4 * (int)NumRegs + 4) {
 185     if (isThumb2)
 186       // Thumb2 does not support ldmda / stmda.
 187       return false;
 188     Mode = ARM_AM::da;
 189   } else if (isAM4 && Offset == -4 * (int)NumRegs) {
 190     Mode = ARM_AM::db;
 191   } else if (Offset != 0) {
 192     // If starting offset isn't zero, insert a MI to materialize a new base.
 193     // But only do so if it is cost effective, i.e. merging more than two
 194     // loads / stores.
 195     if (NumRegs <= 2)
 196       return false;
 197
 198     unsigned NewBase;
 199     if (isi32Load(Opcode))
 200       // If it is a load, then just use one of the destination register to
 201       // use as the new base.
 202       NewBase = Regs[NumRegs-1].first;
 203     else {
 204       // Use the scratch register to use as a new base.
 205       NewBase = Scratch;
 206       if (NewBase == 0)
 207         return false;
 208     }
 209     int BaseOpc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 210     if (Offset < 0) {
 211       BaseOpc = isThumb2 ? ARM::t2SUBri : ARM::SUBri;
 212       Offset = - Offset;
 213     }
 214     int ImmedOffset = isThumb2
 215       ? ARM_AM::getT2SOImmVal(Offset) : ARM_AM::getSOImmVal(Offset);
 216     if (ImmedOffset == -1)
 217       // FIXME: Try t2ADDri12 or t2SUBri12?
 218       return false;  // Probably not worth it then.
 219
 220     BuildMI(MBB, MBBI, dl, TII->get(BaseOpc), NewBase)
 221       .addReg(Base, getKillRegState(BaseKill)).addImm(Offset)
 222       .addImm(Pred).addReg(PredReg).addReg(0);
 223     Base = NewBase;
 224     BaseKill = true;  // New base is always killed right its use.
 225   }
 226
 227   bool isDPR = Opcode == ARM::FLDD || Opcode == ARM::FSTD;
 228   bool isDef = isi32Load(Opcode) || Opcode == ARM::FLDS || Opcode == ARM::FLDD;
 229   Opcode = getLoadStoreMultipleOpcode(Opcode);
 230   MachineInstrBuilder MIB = (isAM4)
 231     ? BuildMI(MBB, MBBI, dl, TII->get(Opcode))
 232         .addReg(Base, getKillRegState(BaseKill))
 233         .addImm(ARM_AM::getAM4ModeImm(Mode)).addImm(Pred).addReg(PredReg)
 234     : BuildMI(MBB, MBBI, dl, TII->get(Opcode))
 235         .addReg(Base, getKillRegState(BaseKill))
 236         .addImm(ARM_AM::getAM5Opc(Mode, false, isDPR ? NumRegs<<1 : NumRegs))
 237         .addImm(Pred).addReg(PredReg);
 238   for (unsigned i = 0; i != NumRegs; ++i)
 239     MIB = MIB.addReg(Regs[i].first, getDefRegState(isDef)
 240                      | getKillRegState(Regs[i].second));
 241
 242   return true;
 243 }
 244
 245 /// MergeLDR_STR - Merge a number of load / store instructions into one or more
 246 /// load / store multiple instructions.
 247 void
 248 ARMLoadStoreOpt::MergeLDR_STR(MachineBasicBlock &MBB, unsigned SIndex,
 249                           unsigned Base, int Opcode, unsigned Size,
 250                           ARMCC::CondCodes Pred, unsigned PredReg,
 251                           unsigned Scratch, MemOpQueue &MemOps,
 252                           SmallVector<MachineBasicBlock::iterator, 4> &Merges) {
 253   bool isAM4 = isi32Load(Opcode) || isi32Store(Opcode);
 254   int Offset = MemOps[SIndex].Offset;
 255   int SOffset = Offset;
 256   unsigned Pos = MemOps[SIndex].Position;
 257   MachineBasicBlock::iterator Loc = MemOps[SIndex].MBBI;
 258   DebugLoc dl = Loc->getDebugLoc();
 259   unsigned PReg = Loc->getOperand(0).getReg();
 260   unsigned PRegNum = ARMRegisterInfo::getRegisterNumbering(PReg);
 261   bool isKill = Loc->getOperand(0).isKill();
 262
 263   SmallVector<std::pair<unsigned,bool>, 8> Regs;
 264   Regs.push_back(std::make_pair(PReg, isKill));
 265   for (unsigned i = SIndex+1, e = MemOps.size(); i != e; ++i) {
 266     int NewOffset = MemOps[i].Offset;
 267     unsigned Reg = MemOps[i].MBBI->getOperand(0).getReg();
 268     unsigned RegNum = ARMRegisterInfo::getRegisterNumbering(Reg);
 269     isKill = MemOps[i].MBBI->getOperand(0).isKill();
 270     // AM4 - register numbers in ascending order.
 271     // AM5 - consecutive register numbers in ascending order.
 272     if (NewOffset == Offset + (int)Size &&
 273         ((isAM4 && RegNum > PRegNum) || RegNum == PRegNum+1)) {
 274       Offset += Size;
 275       Regs.push_back(std::make_pair(Reg, isKill));
 276       PRegNum = RegNum;
 277     } else {
 278       // Can't merge this in. Try merge the earlier ones first.
 279       if (MergeOps(MBB, ++Loc, SOffset, Base, false, Opcode, Pred, PredReg,
 280                    Scratch, dl, Regs)) {
 281         Merges.push_back(prior(Loc));
 282         for (unsigned j = SIndex; j < i; ++j) {
 283           MBB.erase(MemOps[j].MBBI);
 284           MemOps[j].Merged = true;
 285         }
 286       }
 287       MergeLDR_STR(MBB, i, Base, Opcode, Size, Pred, PredReg, Scratch,
 288                    MemOps, Merges);
 289       return;
 290     }
 291
 292     if (MemOps[i].Position > Pos) {
 293       Pos = MemOps[i].Position;
 294       Loc = MemOps[i].MBBI;
 295     }
 296   }
 297
 298   bool BaseKill = Loc->findRegisterUseOperandIdx(Base, true) != -1;
 299   if (MergeOps(MBB, ++Loc, SOffset, Base, BaseKill, Opcode, Pred, PredReg,
 300                Scratch, dl, Regs)) {
 301     Merges.push_back(prior(Loc));
 302     for (unsigned i = SIndex, e = MemOps.size(); i != e; ++i) {
 303       MBB.erase(MemOps[i].MBBI);
 304       MemOps[i].Merged = true;
 305     }
 306   }
 307
 308   return;
 309 }
 310
 311 /// getInstrPredicate - If instruction is predicated, returns its predicate
 312 /// condition, otherwise returns AL. It also returns the condition code
 313 /// register by reference.
 314 static ARMCC::CondCodes getInstrPredicate(MachineInstr *MI, unsigned &PredReg) {
 315   int PIdx = MI->findFirstPredOperandIdx();
 316   if (PIdx == -1) {
 317     PredReg = 0;
 318     return ARMCC::AL;
 319   }
 320
 321   PredReg = MI->getOperand(PIdx+1).getReg();
 322   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
 323 }
 324
 325 static inline bool isMatchingDecrement(MachineInstr *MI, unsigned Base,
 326                                        unsigned Bytes, unsigned Limit,
 327                                        ARMCC::CondCodes Pred, unsigned PredReg){
 328   unsigned MyPredReg = 0;
 329   if (!MI)
 330     return false;
 331   if (MI->getOpcode() != ARM::t2SUBri &&
 332       MI->getOpcode() != ARM::SUBri)
 333     return false;
 334
 335   // Make sure the offset fits in 8 bits.
 336   if (Bytes <= 0 || (Limit && Bytes >= Limit))
 337     return false;
 338
 339   return (MI->getOperand(0).getReg() == Base &&
 340           MI->getOperand(1).getReg() == Base &&
 341           MI->getOperand(2).getImm() == Bytes &&
 342           getInstrPredicate(MI, MyPredReg) == Pred &&
 343           MyPredReg == PredReg);
 344 }
 345
 346 static inline bool isMatchingIncrement(MachineInstr *MI, unsigned Base,
 347                                        unsigned Bytes, unsigned Limit,
 348                                        ARMCC::CondCodes Pred, unsigned PredReg){
 349   unsigned MyPredReg = 0;
 350   if (!MI)
 351     return false;
 352   if (MI->getOpcode() != ARM::t2ADDri &&
 353       MI->getOpcode() != ARM::ADDri)
 354     return false;
 355
 356   if (Bytes <= 0 || (Limit && Bytes >= Limit))
 357     // Make sure the offset fits in 8 bits.
 358     return false;
 359
 360   return (MI->getOperand(0).getReg() == Base &&
 361           MI->getOperand(1).getReg() == Base &&
 362           MI->getOperand(2).getImm() == Bytes &&
 363           getInstrPredicate(MI, MyPredReg) == Pred &&
 364           MyPredReg == PredReg);
 365 }
 366
 367 static inline unsigned getLSMultipleTransferSize(MachineInstr *MI) {
 368   switch (MI->getOpcode()) {
 369   default: return 0;
 370   case ARM::LDR:
 371   case ARM::STR:
 372   case ARM::t2LDRi8:
 373   case ARM::t2LDRi12:
 374   case ARM::t2STRi8:
 375   case ARM::t2STRi12:
 376   case ARM::FLDS:
 377   case ARM::FSTS:
 378     return 4;
 379   case ARM::FLDD:
 380   case ARM::FSTD:
 381     return 8;
 382   case ARM::LDM:
 383   case ARM::STM:
 384   case ARM::t2LDM:
 385   case ARM::t2STM:
 386     return (MI->getNumOperands() - 4) * 4;
 387   case ARM::FLDMS:
 388   case ARM::FSTMS:
 389   case ARM::FLDMD:
 390   case ARM::FSTMD:
 391     return ARM_AM::getAM5Offset(MI->getOperand(1).getImm()) * 4;
 392   }
 393 }
 394
 395 /// MergeBaseUpdateLSMultiple - Fold proceeding/trailing inc/dec of base
 396 /// register into the LDM/STM/FLDM{D|S}/FSTM{D|S} op when possible:
 397 ///
 398 /// stmia rn, <ra, rb, rc>
 399 /// rn := rn + 4 * 3;
 400 /// =>
 401 /// stmia rn!, <ra, rb, rc>
 402 ///
 403 /// rn := rn - 4 * 3;
 404 /// ldmia rn, <ra, rb, rc>
 405 /// =>
 406 /// ldmdb rn!, <ra, rb, rc>
 407 bool ARMLoadStoreOpt::MergeBaseUpdateLSMultiple(MachineBasicBlock &MBB,
 408                                                MachineBasicBlock::iterator MBBI,
 409                                                bool &Advance,
 410                                                MachineBasicBlock::iterator &I) {
 411   MachineInstr *MI = MBBI;
 412   unsigned Base = MI->getOperand(0).getReg();
 413   unsigned Bytes = getLSMultipleTransferSize(MI);
 414   unsigned PredReg = 0;
 415   ARMCC::CondCodes Pred = getInstrPredicate(MI, PredReg);
 416   int Opcode = MI->getOpcode();
 417   bool isAM4 = Opcode == ARM::LDM || Opcode == ARM::t2LDM ||
 418     Opcode == ARM::STM || Opcode == ARM::t2STM;
 419
 420   if (isAM4) {
 421     if (ARM_AM::getAM4WBFlag(MI->getOperand(1).getImm()))
 422       return false;
 423
 424     // Can't use the updating AM4 sub-mode if the base register is also a dest
 425     // register. e.g. ldmdb r0!, {r0, r1, r2}. The behavior is undefined.
 426     for (unsigned i = 3, e = MI->getNumOperands(); i != e; ++i) {
 427       if (MI->getOperand(i).getReg() == Base)
 428         return false;
 429     }
 430
 431     ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(1).getImm());
 432     if (MBBI != MBB.begin()) {
 433       MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 434       if (Mode == ARM_AM::ia &&
 435           isMatchingDecrement(PrevMBBI, Base, Bytes, 0, Pred, PredReg)) {
 436         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(ARM_AM::db, true));
 437         MBB.erase(PrevMBBI);
 438         return true;
 439       } else if (Mode == ARM_AM::ib &&
 440                  isMatchingDecrement(PrevMBBI, Base, Bytes, 0, Pred, PredReg)) {
 441         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(ARM_AM::da, true));
 442         MBB.erase(PrevMBBI);
 443         return true;
 444       }
 445     }
 446
 447     if (MBBI != MBB.end()) {
 448       MachineBasicBlock::iterator NextMBBI = next(MBBI);
 449       if ((Mode == ARM_AM::ia || Mode == ARM_AM::ib) &&
 450           isMatchingIncrement(NextMBBI, Base, Bytes, 0, Pred, PredReg)) {
 451         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(Mode, true));
 452         if (NextMBBI == I) {
 453           Advance = true;
 454           ++I;
 455         }
 456         MBB.erase(NextMBBI);
 457         return true;
 458       } else if ((Mode == ARM_AM::da || Mode == ARM_AM::db) &&
 459                  isMatchingDecrement(NextMBBI, Base, Bytes, 0, Pred, PredReg)) {
 460         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(Mode, true));
 461         if (NextMBBI == I) {
 462           Advance = true;
 463           ++I;
 464         }
 465         MBB.erase(NextMBBI);
 466         return true;
 467       }
 468     }
 469   } else {
 470     // FLDM{D|S}, FSTM{D|S} addressing mode 5 ops.
 471     if (ARM_AM::getAM5WBFlag(MI->getOperand(1).getImm()))
 472       return false;
 473
 474     ARM_AM::AMSubMode Mode = ARM_AM::getAM5SubMode(MI->getOperand(1).getImm());
 475     unsigned Offset = ARM_AM::getAM5Offset(MI->getOperand(1).getImm());
 476     if (MBBI != MBB.begin()) {
 477       MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 478       if (Mode == ARM_AM::ia &&
 479           isMatchingDecrement(PrevMBBI, Base, Bytes, 0, Pred, PredReg)) {
 480         MI->getOperand(1).setImm(ARM_AM::getAM5Opc(ARM_AM::db, true, Offset));
 481         MBB.erase(PrevMBBI);
 482         return true;
 483       }
 484     }
 485
 486     if (MBBI != MBB.end()) {
 487       MachineBasicBlock::iterator NextMBBI = next(MBBI);
 488       if (Mode == ARM_AM::ia &&
 489           isMatchingIncrement(NextMBBI, Base, Bytes, 0, Pred, PredReg)) {
 490         MI->getOperand(1).setImm(ARM_AM::getAM5Opc(ARM_AM::ia, true, Offset));
 491         if (NextMBBI == I) {
 492           Advance = true;
 493           ++I;
 494         }
 495         MBB.erase(NextMBBI);
 496       }
 497       return true;
 498     }
 499   }
 500
 501   return false;
 502 }
 503
 504 static unsigned getPreIndexedLoadStoreOpcode(unsigned Opc) {
 505   switch (Opc) {
 506   case ARM::LDR: return ARM::LDR_PRE;
 507   case ARM::STR: return ARM::STR_PRE;
 508   case ARM::FLDS: return ARM::FLDMS;
 509   case ARM::FLDD: return ARM::FLDMD;
 510   case ARM::FSTS: return ARM::FSTMS;
 511   case ARM::FSTD: return ARM::FSTMD;
 512   case ARM::t2LDRi8:
 513   case ARM::t2LDRi12:
 514     return ARM::t2LDR_PRE;
 515   case ARM::t2STRi8:
 516   case ARM::t2STRi12:
 517     return ARM::t2STR_PRE;
 518   default: llvm_unreachable("Unhandled opcode!");
 519   }
 520   return 0;
 521 }
 522
 523 static unsigned getPostIndexedLoadStoreOpcode(unsigned Opc) {
 524   switch (Opc) {
 525   case ARM::LDR: return ARM::LDR_POST;
 526   case ARM::STR: return ARM::STR_POST;
 527   case ARM::FLDS: return ARM::FLDMS;
 528   case ARM::FLDD: return ARM::FLDMD;
 529   case ARM::FSTS: return ARM::FSTMS;
 530   case ARM::FSTD: return ARM::FSTMD;
 531   case ARM::t2LDRi8:
 532   case ARM::t2LDRi12:
 533     return ARM::t2LDR_POST;
 534   case ARM::t2STRi8:
 535   case ARM::t2STRi12:
 536     return ARM::t2STR_POST;
 537   default: llvm_unreachable("Unhandled opcode!");
 538   }
 539   return 0;
 540 }
 541
 542 /// MergeBaseUpdateLoadStore - Fold proceeding/trailing inc/dec of base
 543 /// register into the LDR/STR/FLD{D|S}/FST{D|S} op when possible:
 544 bool ARMLoadStoreOpt::MergeBaseUpdateLoadStore(MachineBasicBlock &MBB,
 545                                                MachineBasicBlock::iterator MBBI,
 546                                                const TargetInstrInfo *TII,
 547                                                bool &Advance,
 548                                                MachineBasicBlock::iterator &I) {
 549   MachineInstr *MI = MBBI;
 550   unsigned Base = MI->getOperand(1).getReg();
 551   bool BaseKill = MI->getOperand(1).isKill();
 552   unsigned Bytes = getLSMultipleTransferSize(MI);
 553   int Opcode = MI->getOpcode();
 554   DebugLoc dl = MI->getDebugLoc();
 555   bool isAM5 = Opcode == ARM::FLDD || Opcode == ARM::FLDS ||
 556     Opcode == ARM::FSTD || Opcode == ARM::FSTS;
 557   bool isAM2 = Opcode == ARM::LDR || Opcode == ARM::STR;
 558   if (isAM2 && ARM_AM::getAM2Offset(MI->getOperand(3).getImm()) != 0)
 559     return false;
 560   else if (isAM5 && ARM_AM::getAM5Offset(MI->getOperand(2).getImm()) != 0)
 561     return false;
 562   else if (isT2i32Load(Opcode) || isT2i32Store(Opcode))
 563     if (MI->getOperand(2).getImm() != 0)
 564       return false;
 565
 566   bool isLd = isi32Load(Opcode) || Opcode == ARM::FLDS || Opcode == ARM::FLDD;
 567   // Can't do the merge if the destination register is the same as the would-be
 568   // writeback register.
 569   if (isLd && MI->getOperand(0).getReg() == Base)
 570     return false;
 571
 572   unsigned PredReg = 0;
 573   ARMCC::CondCodes Pred = getInstrPredicate(MI, PredReg);
 574   bool DoMerge = false;
 575   ARM_AM::AddrOpc AddSub = ARM_AM::add;
 576   unsigned NewOpc = 0;
 577   // AM2 - 12 bits, thumb2 - 8 bits.
 578   unsigned Limit = isAM5 ? 0 : (isAM2 ? 0x1000 : 0x100);
 579   if (MBBI != MBB.begin()) {
 580     MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 581     if (isMatchingDecrement(PrevMBBI, Base, Bytes, Limit, Pred, PredReg)) {
 582       DoMerge = true;
 583       AddSub = ARM_AM::sub;
 584       NewOpc = getPreIndexedLoadStoreOpcode(Opcode);
 585     } else if (!isAM5 &&
 586                isMatchingIncrement(PrevMBBI, Base, Bytes, Limit,Pred,PredReg)) {
 587       DoMerge = true;
 588       NewOpc = getPreIndexedLoadStoreOpcode(Opcode);
 589     }
 590     if (DoMerge)
 591       MBB.erase(PrevMBBI);
 592   }
 593
 594   if (!DoMerge && MBBI != MBB.end()) {
 595     MachineBasicBlock::iterator NextMBBI = next(MBBI);
 596     if (!isAM5 &&
 597         isMatchingDecrement(NextMBBI, Base, Bytes, Limit, Pred, PredReg)) {
 598       DoMerge = true;
 599       AddSub = ARM_AM::sub;
 600       NewOpc = getPostIndexedLoadStoreOpcode(Opcode);
 601     } else if (isMatchingIncrement(NextMBBI, Base, Bytes, Limit,Pred,PredReg)) {
 602       DoMerge = true;
 603       NewOpc = getPostIndexedLoadStoreOpcode(Opcode);
 604     }
 605     if (DoMerge) {
 606       if (NextMBBI == I) {
 607         Advance = true;
 608         ++I;
 609       }
 610       MBB.erase(NextMBBI);
 611     }
 612   }
 613
 614   if (!DoMerge)
 615     return false;
 616
 617   bool isDPR = NewOpc == ARM::FLDMD || NewOpc == ARM::FSTMD;
 618   unsigned Offset = isAM5
 619     ? ARM_AM::getAM5Opc((AddSub == ARM_AM::sub) ? ARM_AM::db : ARM_AM::ia,
 620                         true, isDPR ? 2 : 1)
 621     : (isAM2
 622        ? ARM_AM::getAM2Opc(AddSub, Bytes, ARM_AM::no_shift)
 623        : Bytes);
 624   if (isLd) {
 625     if (isAM5)
 626       // FLDMS, FLDMD
 627       BuildMI(MBB, MBBI, dl, TII->get(NewOpc))
 628         .addReg(Base, getKillRegState(BaseKill))
 629         .addImm(Offset).addImm(Pred).addReg(PredReg)
 630         .addReg(MI->getOperand(0).getReg(), RegState::Define);
 631     else if (isAM2)
 632       // LDR_PRE, LDR_POST,
 633       BuildMI(MBB, MBBI, dl, TII->get(NewOpc), MI->getOperand(0).getReg())
 634         .addReg(Base, RegState::Define)
 635         .addReg(Base).addReg(0).addImm(Offset).addImm(Pred).addReg(PredReg);
 636     else
 637       // t2LDR_PRE, t2LDR_POST
 638       BuildMI(MBB, MBBI, dl, TII->get(NewOpc), MI->getOperand(0).getReg())
 639         .addReg(Base, RegState::Define)
 640         .addReg(Base).addImm(Offset).addImm(Pred).addReg(PredReg);
 641   } else {
 642     MachineOperand &MO = MI->getOperand(0);
 643     if (isAM5)
 644       // FSTMS, FSTMD
 645       BuildMI(MBB, MBBI, dl, TII->get(NewOpc)).addReg(Base).addImm(Offset)
 646         .addImm(Pred).addReg(PredReg)
 647         .addReg(MO.getReg(), getKillRegState(MO.isKill()));
 648     else if (isAM2)
 649       // STR_PRE, STR_POST
 650       BuildMI(MBB, MBBI, dl, TII->get(NewOpc), Base)
 651         .addReg(MO.getReg(), getKillRegState(MO.isKill()))
 652         .addReg(Base).addReg(0).addImm(Offset).addImm(Pred).addReg(PredReg);
 653     else
 654       // t2STR_PRE, t2STR_POST
 655       BuildMI(MBB, MBBI, dl, TII->get(NewOpc), Base)
 656         .addReg(MO.getReg(), getKillRegState(MO.isKill()))
 657         .addReg(Base).addImm(Offset).addImm(Pred).addReg(PredReg);
 658   }
 659   MBB.erase(MBBI);
 660
 661   return true;
 662 }
 663
 664 /// isMemoryOp - Returns true if instruction is a memory operations (that this
 665 /// pass is capable of operating on).
 666 static bool isMemoryOp(const MachineInstr *MI) {
 667   int Opcode = MI->getOpcode();
 668   switch (Opcode) {
 669   default: break;
 670   case ARM::LDR:
 671   case ARM::STR:
 672     return MI->getOperand(1).isReg() && MI->getOperand(2).getReg() == 0;
 673   case ARM::FLDS:
 674   case ARM::FSTS:
 675     return MI->getOperand(1).isReg();
 676   case ARM::FLDD:
 677   case ARM::FSTD:
 678     return MI->getOperand(1).isReg();
 679   case ARM::t2LDRi8:
 680   case ARM::t2LDRi12:
 681   case ARM::t2STRi8:
 682   case ARM::t2STRi12:
 683     return true;
 684   }
 685   return false;
 686 }
 687
 688 /// AdvanceRS - Advance register scavenger to just before the earliest memory
 689 /// op that is being merged.
 690 void ARMLoadStoreOpt::AdvanceRS(MachineBasicBlock &MBB, MemOpQueue &MemOps) {
 691   MachineBasicBlock::iterator Loc = MemOps[0].MBBI;
 692   unsigned Position = MemOps[0].Position;
 693   for (unsigned i = 1, e = MemOps.size(); i != e; ++i) {
 694     if (MemOps[i].Position < Position) {
 695       Position = MemOps[i].Position;
 696       Loc = MemOps[i].MBBI;
 697     }
 698   }
 699
 700   if (Loc != MBB.begin())
 701     RS->forward(prior(Loc));
 702 }
 703
 704 static int getMemoryOpOffset(const MachineInstr *MI) {
 705   int Opcode = MI->getOpcode();
 706   bool isAM2 = Opcode == ARM::LDR || Opcode == ARM::STR;
 707   bool isAM3 = Opcode == ARM::LDRD || Opcode == ARM::STRD;
 708   unsigned NumOperands = MI->getDesc().getNumOperands();
 709   unsigned OffField = MI->getOperand(NumOperands-3).getImm();
 710
 711   if (Opcode == ARM::t2LDRi12 || Opcode == ARM::t2LDRi8 ||
 712       Opcode == ARM::t2STRi12 || Opcode == ARM::t2STRi8 ||
 713       Opcode == ARM::t2LDRDi8 || Opcode == ARM::t2STRDi8)
 714     return OffField;
 715
 716   int Offset = isAM2
 717     ? ARM_AM::getAM2Offset(OffField)
 718     : (isAM3 ? ARM_AM::getAM3Offset(OffField)
 719              : ARM_AM::getAM5Offset(OffField) * 4);
 720   if (isAM2) {
 721     if (ARM_AM::getAM2Op(OffField) == ARM_AM::sub)
 722       Offset = -Offset;
 723   } else if (isAM3) {
 724     if (ARM_AM::getAM3Op(OffField) == ARM_AM::sub)
 725       Offset = -Offset;
 726   } else {
 727     if (ARM_AM::getAM5Op(OffField) == ARM_AM::sub)
 728       Offset = -Offset;
 729   }
 730   return Offset;
 731 }
 732
 733 static void InsertLDR_STR(MachineBasicBlock &MBB,
 734                           MachineBasicBlock::iterator &MBBI,
 735                           int OffImm, bool isDef,
 736                           DebugLoc dl, unsigned NewOpc,
 737                           unsigned Reg, bool RegDeadKill,
 738                           unsigned BaseReg, bool BaseKill,
 739                           unsigned OffReg, bool OffKill,
 740                           ARMCC::CondCodes Pred, unsigned PredReg,
 741                           const TargetInstrInfo *TII) {
 742   unsigned Offset;
 743   if (OffImm < 0)
 744     Offset = ARM_AM::getAM2Opc(ARM_AM::sub, -OffImm, ARM_AM::no_shift);
 745   else
 746     Offset = ARM_AM::getAM2Opc(ARM_AM::add, OffImm, ARM_AM::no_shift);
 747   if (isDef)
 748     BuildMI(MBB, MBBI, MBBI->getDebugLoc(), TII->get(NewOpc))
 749       .addReg(Reg, getDefRegState(true) | getDeadRegState(RegDeadKill))
 750       .addReg(BaseReg, getKillRegState(BaseKill))
 751       .addReg(OffReg,  getKillRegState(OffKill))
 752       .addImm(Offset)
 753       .addImm(Pred).addReg(PredReg);
 754   else
 755     BuildMI(MBB, MBBI, MBBI->getDebugLoc(), TII->get(NewOpc))
 756       .addReg(Reg, getKillRegState(RegDeadKill))
 757       .addReg(BaseReg, getKillRegState(BaseKill))
 758       .addReg(OffReg,  getKillRegState(OffKill))
 759       .addImm(Offset)
 760       .addImm(Pred).addReg(PredReg);
 761 }
 762
 763 bool ARMLoadStoreOpt::FixInvalidRegPairOp(MachineBasicBlock &MBB,
 764                                           MachineBasicBlock::iterator &MBBI) {
 765   MachineInstr *MI = &*MBBI;
 766   unsigned Opcode = MI->getOpcode();
 767   if (Opcode == ARM::LDRD || Opcode == ARM::STRD) {
 768     unsigned EvenReg = MI->getOperand(0).getReg();
 769     unsigned OddReg  = MI->getOperand(1).getReg();
 770     unsigned EvenRegNum = TRI->getDwarfRegNum(EvenReg, false);
 771     unsigned OddRegNum  = TRI->getDwarfRegNum(OddReg, false);
 772     if ((EvenRegNum & 1) == 0 && (EvenRegNum + 1) == OddRegNum)
 773       return false;
 774
 775     bool isLd = Opcode == ARM::LDRD;
 776     bool EvenDeadKill = isLd ?
 777       MI->getOperand(0).isDead() : MI->getOperand(0).isKill();
 778     bool OddDeadKill  = isLd ?
 779       MI->getOperand(1).isDead() : MI->getOperand(1).isKill();
 780     const MachineOperand &BaseOp = MI->getOperand(2);
 781     unsigned BaseReg = BaseOp.getReg();
 782     bool BaseKill = BaseOp.isKill();
 783     const MachineOperand &OffOp = MI->getOperand(3);
 784     unsigned OffReg = OffOp.getReg();
 785     bool OffKill = OffOp.isKill();
 786     int OffImm = getMemoryOpOffset(MI);
 787     unsigned PredReg = 0;
 788     ARMCC::CondCodes Pred = getInstrPredicate(MI, PredReg);
 789
 790     if (OddRegNum > EvenRegNum && OffReg == 0 && OffImm == 0) {
 791       // Ascending register numbers and no offset. It's safe to change it to a
 792       // ldm or stm.
 793       unsigned NewOpc = (Opcode == ARM::LDRD) ? ARM::LDM : ARM::STM;
 794       if (isLd) {
 795         BuildMI(MBB, MBBI, MBBI->getDebugLoc(), TII->get(NewOpc))
 796           .addReg(BaseReg, getKillRegState(BaseKill))
 797           .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia))
 798           .addImm(Pred).addReg(PredReg)
 799           .addReg(EvenReg, getDefRegState(isLd) | getDeadRegState(EvenDeadKill))
 800           .addReg(OddReg, getDefRegState(isLd) | getDeadRegState(OddDeadKill));
 801         ++NumLDRD2LDM;
 802       } else {
 803         BuildMI(MBB, MBBI, MBBI->getDebugLoc(), TII->get(NewOpc))
 804           .addReg(BaseReg, getKillRegState(BaseKill))
 805           .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia))
 806           .addImm(Pred).addReg(PredReg)
 807           .addReg(EvenReg, getKillRegState(EvenDeadKill))
 808           .addReg(OddReg, getKillRegState(OddDeadKill));
 809         ++NumSTRD2STM;
 810       }
 811     } else {
 812       // Split into two instructions.
 813       unsigned NewOpc = (Opcode == ARM::LDRD) ? ARM::LDR : ARM::STR;
 814       DebugLoc dl = MBBI->getDebugLoc();
 815       // If this is a load and base register is killed, it may have been
 816       // re-defed by the load, make sure the first load does not clobber it.
 817       if (isLd &&
 818           (BaseKill || OffKill) &&
 819           (TRI->regsOverlap(EvenReg, BaseReg) ||
 820            (OffReg && TRI->regsOverlap(EvenReg, OffReg)))) {
 821         assert(!TRI->regsOverlap(OddReg, BaseReg) &&
 822                (!OffReg || !TRI->regsOverlap(OddReg, OffReg)));
 823         InsertLDR_STR(MBB, MBBI, OffImm+4, isLd, dl, NewOpc, OddReg, OddDeadKill,
 824                       BaseReg, false, OffReg, false, Pred, PredReg, TII);
 825         InsertLDR_STR(MBB, MBBI, OffImm, isLd, dl, NewOpc, EvenReg, EvenDeadKill,
 826                       BaseReg, BaseKill, OffReg, OffKill, Pred, PredReg, TII);
 827       } else {
 828         InsertLDR_STR(MBB, MBBI, OffImm, isLd, dl, NewOpc,
 829                       EvenReg, EvenDeadKill, BaseReg, false, OffReg, false,
 830                       Pred, PredReg, TII);
 831         InsertLDR_STR(MBB, MBBI, OffImm+4, isLd, dl, NewOpc,
 832                       OddReg, OddDeadKill, BaseReg, BaseKill, OffReg, OffKill,
 833                       Pred, PredReg, TII);
 834       }
 835       if (isLd)
 836         ++NumLDRD2LDR;
 837       else
 838         ++NumSTRD2STR;
 839     }
 840
 841     MBBI = prior(MBBI);
 842     MBB.erase(MI);
 843   }
 844   return false;
 845 }
 846
 847 /// LoadStoreMultipleOpti - An optimization pass to turn multiple LDR / STR
 848 /// ops of the same base and incrementing offset into LDM / STM ops.
 849 bool ARMLoadStoreOpt::LoadStoreMultipleOpti(MachineBasicBlock &MBB) {
 850   unsigned NumMerges = 0;
 851   unsigned NumMemOps = 0;
 852   MemOpQueue MemOps;
 853   unsigned CurrBase = 0;
 854   int CurrOpc = -1;
 855   unsigned CurrSize = 0;
 856   ARMCC::CondCodes CurrPred = ARMCC::AL;
 857   unsigned CurrPredReg = 0;
 858   unsigned Position = 0;
 859   SmallVector<MachineBasicBlock::iterator,4> Merges;
 860
 861   RS->enterBasicBlock(&MBB);
 862   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
 863   while (MBBI != E) {
 864     if (FixInvalidRegPairOp(MBB, MBBI))
 865       continue;
 866
 867     bool Advance  = false;
 868     bool TryMerge = false;
 869     bool Clobber  = false;
 870
 871     bool isMemOp = isMemoryOp(MBBI);
 872     if (isMemOp) {
 873       int Opcode = MBBI->getOpcode();
 874       unsigned Size = getLSMultipleTransferSize(MBBI);
 875       unsigned Base = MBBI->getOperand(1).getReg();
 876       unsigned PredReg = 0;
 877       ARMCC::CondCodes Pred = getInstrPredicate(MBBI, PredReg);
 878       int Offset = getMemoryOpOffset(MBBI);
 879       // Watch out for:
 880       // r4 := ldr [r5]
 881       // r5 := ldr [r5, #4]
 882       // r6 := ldr [r5, #8]
 883       //
 884       // The second ldr has effectively broken the chain even though it
 885       // looks like the later ldr(s) use the same base register. Try to
 886       // merge the ldr's so far, including this one. But don't try to
 887       // combine the following ldr(s).
 888       Clobber = (isi32Load(Opcode) && Base == MBBI->getOperand(0).getReg());
 889       if (CurrBase == 0 && !Clobber) {
 890         // Start of a new chain.
 891         CurrBase = Base;
 892         CurrOpc  = Opcode;
 893         CurrSize = Size;
 894         CurrPred = Pred;
 895         CurrPredReg = PredReg;
 896         MemOps.push_back(MemOpQueueEntry(Offset, Position, MBBI));
 897         NumMemOps++;
 898         Advance = true;
 899       } else {
 900         if (Clobber) {
 901           TryMerge = true;
 902           Advance = true;
 903         }
 904
 905         if (CurrOpc == Opcode && CurrBase == Base && CurrPred == Pred) {
 906           // No need to match PredReg.
 907           // Continue adding to the queue.
 908           if (Offset > MemOps.back().Offset) {
 909             MemOps.push_back(MemOpQueueEntry(Offset, Position, MBBI));
 910             NumMemOps++;
 911             Advance = true;
 912           } else {
 913             for (MemOpQueueIter I = MemOps.begin(), E = MemOps.end();
 914                  I != E; ++I) {
 915               if (Offset < I->Offset) {
 916                 MemOps.insert(I, MemOpQueueEntry(Offset, Position, MBBI));
 917                 NumMemOps++;
 918                 Advance = true;
 919                 break;
 920               } else if (Offset == I->Offset) {
 921                 // Collision! This can't be merged!
 922                 break;
 923               }
 924             }
 925           }
 926         }
 927       }
 928     }
 929
 930     if (Advance) {
 931       ++Position;
 932       ++MBBI;
 933     } else
 934       TryMerge = true;
 935
 936     if (TryMerge) {
 937       if (NumMemOps > 1) {
 938         // Try to find a free register to use as a new base in case it's needed.
 939         // First advance to the instruction just before the start of the chain.
 940         AdvanceRS(MBB, MemOps);
 941         // Find a scratch register. Make sure it's a call clobbered register or
 942         // a spilled callee-saved register.
 943         unsigned Scratch = RS->FindUnusedReg(&ARM::GPRRegClass, true);
 944         if (!Scratch)
 945           Scratch = RS->FindUnusedReg(&ARM::GPRRegClass,
 946                                       AFI->getSpilledCSRegisters());
 947         // Process the load / store instructions.
 948         RS->forward(prior(MBBI));
 949
 950         // Merge ops.
 951         Merges.clear();
 952         MergeLDR_STR(MBB, 0, CurrBase, CurrOpc, CurrSize,
 953                      CurrPred, CurrPredReg, Scratch, MemOps, Merges);
 954
 955         // Try folding preceeding/trailing base inc/dec into the generated
 956         // LDM/STM ops.
 957         for (unsigned i = 0, e = Merges.size(); i < e; ++i)
 958           if (MergeBaseUpdateLSMultiple(MBB, Merges[i], Advance, MBBI))
 959             ++NumMerges;
 960         NumMerges += Merges.size();
 961
 962         // Try folding preceeding/trailing base inc/dec into those load/store
 963         // that were not merged to form LDM/STM ops.
 964         for (unsigned i = 0; i != NumMemOps; ++i)
 965           if (!MemOps[i].Merged)
 966             if (MergeBaseUpdateLoadStore(MBB, MemOps[i].MBBI, TII,Advance,MBBI))
 967               ++NumMerges;
 968
 969         // RS may be pointing to an instruction that's deleted.
 970         RS->skipTo(prior(MBBI));
 971       } else if (NumMemOps == 1) {
 972         // Try folding preceeding/trailing base inc/dec into the single
 973         // load/store.
 974         if (MergeBaseUpdateLoadStore(MBB, MemOps[0].MBBI, TII, Advance, MBBI)) {
 975           ++NumMerges;
 976           RS->forward(prior(MBBI));
 977         }
 978       }
 979
 980       CurrBase = 0;
 981       CurrOpc = -1;
 982       CurrSize = 0;
 983       CurrPred = ARMCC::AL;
 984       CurrPredReg = 0;
 985       if (NumMemOps) {
 986         MemOps.clear();
 987         NumMemOps = 0;
 988       }
 989
 990       // If iterator hasn't been advanced and this is not a memory op, skip it.
 991       // It can't start a new chain anyway.
 992       if (!Advance && !isMemOp && MBBI != E) {
 993         ++Position;
 994         ++MBBI;
 995       }
 996     }
 997   }
 998   return NumMerges > 0;
 999 }
1000
1001 namespace {
1002   struct OffsetCompare {
1003     bool operator()(const MachineInstr *LHS, const MachineInstr *RHS) const {
1004       int LOffset = getMemoryOpOffset(LHS);
1005       int ROffset = getMemoryOpOffset(RHS);
1006       assert(LHS == RHS || LOffset != ROffset);
1007       return LOffset > ROffset;
1008     }
1009   };
1010 }
1011
1012 /// MergeReturnIntoLDM - If this is a exit BB, try merging the return op
1013 /// (bx lr) into the preceeding stack restore so it directly restore the value
1014 /// of LR into pc.
1015 ///   ldmfd sp!, {r7, lr}
1016 ///   bx lr
1017 /// =>
1018 ///   ldmfd sp!, {r7, pc}
1019 bool ARMLoadStoreOpt::MergeReturnIntoLDM(MachineBasicBlock &MBB) {
1020   if (MBB.empty()) return false;
1021
1022   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1023   if (MBBI != MBB.begin() &&
1024       (MBBI->getOpcode() == ARM::BX_RET || MBBI->getOpcode() == ARM::tBX_RET)) {
1025     MachineInstr *PrevMI = prior(MBBI);
1026     if (PrevMI->getOpcode() == ARM::LDM || PrevMI->getOpcode() == ARM::t2LDM) {
1027       MachineOperand &MO = PrevMI->getOperand(PrevMI->getNumOperands()-1);
1028       if (MO.getReg() != ARM::LR)
1029         return false;
1030       unsigned NewOpc = isThumb2 ? ARM::t2LDM_RET : ARM::LDM_RET;
1031       PrevMI->setDesc(TII->get(NewOpc));
1032       MO.setReg(ARM::PC);
1033       MBB.erase(MBBI);
1034       return true;
1035     }
1036   }
1037   return false;
1038 }
1039
1040 bool ARMLoadStoreOpt::runOnMachineFunction(MachineFunction &Fn) {
1041   const TargetMachine &TM = Fn.getTarget();
1042   AFI = Fn.getInfo<ARMFunctionInfo>();
1043   TII = TM.getInstrInfo();
1044   TRI = TM.getRegisterInfo();
1045   RS = new RegScavenger();
1046   isThumb2 = AFI->isThumb2Function();
1047
1048   bool Modified = false;
1049   for (MachineFunction::iterator MFI = Fn.begin(), E = Fn.end(); MFI != E;
1050        ++MFI) {
1051     MachineBasicBlock &MBB = *MFI;
1052     Modified |= LoadStoreMultipleOpti(MBB);
1053     Modified |= MergeReturnIntoLDM(MBB);
1054   }
1055
1056   delete RS;
1057   return Modified;
1058 }
1059
1060
1061 /// ARMPreAllocLoadStoreOpt - Pre- register allocation pass that move
1062 /// load / stores from consecutive locations close to make it more
1063 /// likely they will be combined later.
1064
1065 namespace {
1066   struct VISIBILITY_HIDDEN ARMPreAllocLoadStoreOpt : public MachineFunctionPass{
1067     static char ID;
1068     ARMPreAllocLoadStoreOpt() : MachineFunctionPass(&ID) {}
1069
1070     const TargetData *TD;
1071     const TargetInstrInfo *TII;
1072     const TargetRegisterInfo *TRI;
1073     const ARMSubtarget *STI;
1074     MachineRegisterInfo *MRI;
1075
1076     virtual bool runOnMachineFunction(MachineFunction &Fn);
1077
1078     virtual const char *getPassName() const {
1079       return "ARM pre- register allocation load / store optimization pass";
1080     }
1081
1082   private:
1083     bool CanFormLdStDWord(MachineInstr *Op0, MachineInstr *Op1, DebugLoc &dl,
1084                           unsigned &NewOpc, unsigned &EvenReg,
1085                           unsigned &OddReg, unsigned &BaseReg,
1086                           unsigned &OffReg, unsigned &Offset,
1087                           unsigned &PredReg, ARMCC::CondCodes &Pred);
1088     bool RescheduleOps(MachineBasicBlock *MBB,
1089                        SmallVector<MachineInstr*, 4> &Ops,
1090                        unsigned Base, bool isLd,
1091                        DenseMap<MachineInstr*, unsigned> &MI2LocMap);
1092     bool RescheduleLoadStoreInstrs(MachineBasicBlock *MBB);
1093   };
1094   char ARMPreAllocLoadStoreOpt::ID = 0;
1095 }
1096
1097 bool ARMPreAllocLoadStoreOpt::runOnMachineFunction(MachineFunction &Fn) {
1098   TD  = Fn.getTarget().getTargetData();
1099   TII = Fn.getTarget().getInstrInfo();
1100   TRI = Fn.getTarget().getRegisterInfo();
1101   STI = &Fn.getTarget().getSubtarget<ARMSubtarget>();
1102   MRI = &Fn.getRegInfo();
1103
1104   bool Modified = false;
1105   for (MachineFunction::iterator MFI = Fn.begin(), E = Fn.end(); MFI != E;
1106        ++MFI)
1107     Modified |= RescheduleLoadStoreInstrs(MFI);
1108
1109   return Modified;
1110 }
1111
1112 static bool IsSafeAndProfitableToMove(bool isLd, unsigned Base,
1113                                       MachineBasicBlock::iterator I,
1114                                       MachineBasicBlock::iterator E,
1115                                       SmallPtrSet<MachineInstr*, 4> &MemOps,
1116                                       SmallSet<unsigned, 4> &MemRegs,
1117                                       const TargetRegisterInfo *TRI) {
1118   // Are there stores / loads / calls between them?
1119   // FIXME: This is overly conservative. We should make use of alias information
1120   // some day.
1121   SmallSet<unsigned, 4> AddedRegPressure;
1122   while (++I != E) {
1123     if (MemOps.count(&*I))
1124       continue;
1125     const TargetInstrDesc &TID = I->getDesc();
1126     if (TID.isCall() || TID.isTerminator() || TID.hasUnmodeledSideEffects())
1127       return false;
1128     if (isLd && TID.mayStore())
1129       return false;
1130     if (!isLd) {
1131       if (TID.mayLoad())
1132         return false;
1133       // It's not safe to move the first 'str' down.
1134       // str r1, [r0]
1135       // strh r5, [r0]
1136       // str r4, [r0, #+4]
1137       if (TID.mayStore())
1138         return false;
1139     }
1140     for (unsigned j = 0, NumOps = I->getNumOperands(); j != NumOps; ++j) {
1141       MachineOperand &MO = I->getOperand(j);
1142       if (!MO.isReg())
1143         continue;
1144       unsigned Reg = MO.getReg();
1145       if (MO.isDef() && TRI->regsOverlap(Reg, Base))
1146         return false;
1147       if (Reg != Base && !MemRegs.count(Reg))
1148         AddedRegPressure.insert(Reg);
1149     }
1150   }
1151
1152   // Estimate register pressure increase due to the transformation.
1153   if (MemRegs.size() <= 4)
1154     // Ok if we are moving small number of instructions.
1155     return true;
1156   return AddedRegPressure.size() <= MemRegs.size() * 2;
1157 }
1158
1159 bool
1160 ARMPreAllocLoadStoreOpt::CanFormLdStDWord(MachineInstr *Op0, MachineInstr *Op1,
1161                                           DebugLoc &dl,
1162                                           unsigned &NewOpc, unsigned &EvenReg,
1163                                           unsigned &OddReg, unsigned &BaseReg,
1164                                           unsigned &OffReg, unsigned &Offset,
1165                                           unsigned &PredReg,
1166                                           ARMCC::CondCodes &Pred) {
1167   // FIXME: FLDS / FSTS -> FLDD / FSTD
1168   unsigned Opcode = Op0->getOpcode();
1169   if (Opcode == ARM::LDR)
1170     NewOpc = ARM::LDRD;
1171   else if (Opcode == ARM::STR)
1172     NewOpc = ARM::STRD;
1173   else
1174     return 0;
1175
1176   // Must sure the base address satisfies i64 ld / st alignment requirement.
1177   if (!Op0->hasOneMemOperand() ||
1178       !Op0->memoperands_begin()->getValue() ||
1179       Op0->memoperands_begin()->isVolatile())
1180     return false;
1181
1182   unsigned Align = Op0->memoperands_begin()->getAlignment();
1183   unsigned ReqAlign = STI->hasV6Ops()
1184     ? TD->getPrefTypeAlignment(Type::Int64Ty) : 8; // Pre-v6 need 8-byte align
1185   if (Align < ReqAlign)
1186     return false;
1187
1188   // Then make sure the immediate offset fits.
1189   int OffImm = getMemoryOpOffset(Op0);
1190   ARM_AM::AddrOpc AddSub = ARM_AM::add;
1191   if (OffImm < 0) {
1192     AddSub = ARM_AM::sub;
1193     OffImm = - OffImm;
1194   }
1195   if (OffImm >= 256) // 8 bits
1196     return false;
1197   Offset = ARM_AM::getAM3Opc(AddSub, OffImm);
1198
1199   EvenReg = Op0->getOperand(0).getReg();
1200   OddReg  = Op1->getOperand(0).getReg();
1201   if (EvenReg == OddReg)
1202     return false;
1203   BaseReg = Op0->getOperand(1).getReg();
1204   OffReg = Op0->getOperand(2).getReg();
1205   Pred = getInstrPredicate(Op0, PredReg);
1206   dl = Op0->getDebugLoc();
1207   return true;
1208 }
1209
1210 bool ARMPreAllocLoadStoreOpt::RescheduleOps(MachineBasicBlock *MBB,
1211                                  SmallVector<MachineInstr*, 4> &Ops,
1212                                  unsigned Base, bool isLd,
1213                                  DenseMap<MachineInstr*, unsigned> &MI2LocMap) {
1214   bool RetVal = false;
1215
1216   // Sort by offset (in reverse order).
1217   std::sort(Ops.begin(), Ops.end(), OffsetCompare());
1218
1219   // The loads / stores of the same base are in order. Scan them from first to
1220   // last and check for the followins:
1221   // 1. Any def of base.
1222   // 2. Any gaps.
1223   while (Ops.size() > 1) {
1224     unsigned FirstLoc = ~0U;
1225     unsigned LastLoc = 0;
1226     MachineInstr *FirstOp = 0;
1227     MachineInstr *LastOp = 0;
1228     int LastOffset = 0;
1229     unsigned LastOpcode = 0;
1230     unsigned LastBytes = 0;
1231     unsigned NumMove = 0;
1232     for (int i = Ops.size() - 1; i >= 0; --i) {
1233       MachineInstr *Op = Ops[i];
1234       unsigned Loc = MI2LocMap[Op];
1235       if (Loc <= FirstLoc) {
1236         FirstLoc = Loc;
1237         FirstOp = Op;
1238       }
1239       if (Loc >= LastLoc) {
1240         LastLoc = Loc;
1241         LastOp = Op;
1242       }
1243
1244       unsigned Opcode = Op->getOpcode();
1245       if (LastOpcode && Opcode != LastOpcode)
1246         break;
1247
1248       int Offset = getMemoryOpOffset(Op);
1249       unsigned Bytes = getLSMultipleTransferSize(Op);
1250       if (LastBytes) {
1251         if (Bytes != LastBytes || Offset != (LastOffset + (int)Bytes))
1252           break;
1253       }
1254       LastOffset = Offset;
1255       LastBytes = Bytes;
1256       LastOpcode = Opcode;
1257       if (++NumMove == 8) // FIXME: Tune
1258         break;
1259     }
1260
1261     if (NumMove <= 1)
1262       Ops.pop_back();
1263     else {
1264       SmallPtrSet<MachineInstr*, 4> MemOps;
1265       SmallSet<unsigned, 4> MemRegs;
1266       for (int i = NumMove-1; i >= 0; --i) {
1267         MemOps.insert(Ops[i]);
1268         MemRegs.insert(Ops[i]->getOperand(0).getReg());
1269       }
1270
1271       // Be conservative, if the instructions are too far apart, don't
1272       // move them. We want to limit the increase of register pressure.
1273       bool DoMove = (LastLoc - FirstLoc) <= NumMove*4; // FIXME: Tune this.
1274       if (DoMove)
1275         DoMove = IsSafeAndProfitableToMove(isLd, Base, FirstOp, LastOp,
1276                                            MemOps, MemRegs, TRI);
1277       if (!DoMove) {
1278         for (unsigned i = 0; i != NumMove; ++i)
1279           Ops.pop_back();
1280       } else {
1281         // This is the new location for the loads / stores.
1282         MachineBasicBlock::iterator InsertPos = isLd ? FirstOp : LastOp;
1283         while (InsertPos != MBB->end() && MemOps.count(InsertPos))
1284           ++InsertPos;
1285
1286         // If we are moving a pair of loads / stores, see if it makes sense
1287         // to try to allocate a pair of registers that can form register pairs.
1288         MachineInstr *Op0 = Ops.back();
1289         MachineInstr *Op1 = Ops[Ops.size()-2];
1290         unsigned EvenReg = 0, OddReg = 0;
1291         unsigned BaseReg = 0, OffReg = 0, PredReg = 0;
1292         ARMCC::CondCodes Pred = ARMCC::AL;
1293         unsigned NewOpc = 0;
1294         unsigned Offset = 0;
1295         DebugLoc dl;
1296         if (NumMove == 2 && CanFormLdStDWord(Op0, Op1, dl, NewOpc,
1297                                              EvenReg, OddReg, BaseReg, OffReg,
1298                                              Offset, PredReg, Pred)) {
1299           Ops.pop_back();
1300           Ops.pop_back();
1301
1302           // Form the pair instruction.
1303           if (isLd) {
1304             BuildMI(*MBB, InsertPos, dl, TII->get(NewOpc))
1305               .addReg(EvenReg, RegState::Define)
1306               .addReg(OddReg, RegState::Define)
1307               .addReg(BaseReg).addReg(0).addImm(Offset)
1308               .addImm(Pred).addReg(PredReg);
1309             ++NumLDRDFormed;
1310           } else {
1311             BuildMI(*MBB, InsertPos, dl, TII->get(NewOpc))
1312               .addReg(EvenReg)
1313               .addReg(OddReg)
1314               .addReg(BaseReg).addReg(0).addImm(Offset)
1315               .addImm(Pred).addReg(PredReg);
1316             ++NumSTRDFormed;
1317           }
1318           MBB->erase(Op0);
1319           MBB->erase(Op1);
1320
1321           // Add register allocation hints to form register pairs.
1322           MRI->setRegAllocationHint(EvenReg, ARMRI::RegPairEven, OddReg);
1323           MRI->setRegAllocationHint(OddReg,  ARMRI::RegPairOdd, EvenReg);
1324         } else {
1325           for (unsigned i = 0; i != NumMove; ++i) {
1326             MachineInstr *Op = Ops.back();
1327             Ops.pop_back();
1328             MBB->splice(InsertPos, MBB, Op);
1329           }
1330         }
1331
1332         NumLdStMoved += NumMove;
1333         RetVal = true;
1334       }
1335     }
1336   }
1337
1338   return RetVal;
1339 }
1340
1341 bool
1342 ARMPreAllocLoadStoreOpt::RescheduleLoadStoreInstrs(MachineBasicBlock *MBB) {
1343   bool RetVal = false;
1344
1345   DenseMap<MachineInstr*, unsigned> MI2LocMap;
1346   DenseMap<unsigned, SmallVector<MachineInstr*, 4> > Base2LdsMap;
1347   DenseMap<unsigned, SmallVector<MachineInstr*, 4> > Base2StsMap;
1348   SmallVector<unsigned, 4> LdBases;
1349   SmallVector<unsigned, 4> StBases;
1350
1351   unsigned Loc = 0;
1352   MachineBasicBlock::iterator MBBI = MBB->begin();
1353   MachineBasicBlock::iterator E = MBB->end();
1354   while (MBBI != E) {
1355     for (; MBBI != E; ++MBBI) {
1356       MachineInstr *MI = MBBI;
1357       const TargetInstrDesc &TID = MI->getDesc();
1358       if (TID.isCall() || TID.isTerminator()) {
1359         // Stop at barriers.
1360         ++MBBI;
1361         break;
1362       }
1363
1364       MI2LocMap[MI] = Loc++;
1365       if (!isMemoryOp(MI))
1366         continue;
1367       unsigned PredReg = 0;
1368       if (getInstrPredicate(MI, PredReg) != ARMCC::AL)
1369         continue;
1370
1371       int Opcode = MI->getOpcode();
1372       bool isLd = Opcode == ARM::LDR ||
1373         Opcode == ARM::FLDS || Opcode == ARM::FLDD;
1374       unsigned Base = MI->getOperand(1).getReg();
1375       int Offset = getMemoryOpOffset(MI);
1376
1377       bool StopHere = false;
1378       if (isLd) {
1379         DenseMap<unsigned, SmallVector<MachineInstr*, 4> >::iterator BI =
1380           Base2LdsMap.find(Base);
1381         if (BI != Base2LdsMap.end()) {
1382           for (unsigned i = 0, e = BI->second.size(); i != e; ++i) {
1383             if (Offset == getMemoryOpOffset(BI->second[i])) {
1384               StopHere = true;
1385               break;
1386             }
1387           }
1388           if (!StopHere)
1389             BI->second.push_back(MI);
1390         } else {
1391           SmallVector<MachineInstr*, 4> MIs;
1392           MIs.push_back(MI);
1393           Base2LdsMap[Base] = MIs;
1394           LdBases.push_back(Base);
1395         }
1396       } else {
1397         DenseMap<unsigned, SmallVector<MachineInstr*, 4> >::iterator BI =
1398           Base2StsMap.find(Base);
1399         if (BI != Base2StsMap.end()) {
1400           for (unsigned i = 0, e = BI->second.size(); i != e; ++i) {
1401             if (Offset == getMemoryOpOffset(BI->second[i])) {
1402               StopHere = true;
1403               break;
1404             }
1405           }
1406           if (!StopHere)
1407             BI->second.push_back(MI);
1408         } else {
1409           SmallVector<MachineInstr*, 4> MIs;
1410           MIs.push_back(MI);
1411           Base2StsMap[Base] = MIs;
1412           StBases.push_back(Base);
1413         }
1414       }
1415
1416       if (StopHere) {
1417         // Found a duplicate (a base+offset combination that's seen earlier).
1418         // Backtrack.
1419         --Loc;
1420         break;
1421       }
1422     }
1423
1424     // Re-schedule loads.
1425     for (unsigned i = 0, e = LdBases.size(); i != e; ++i) {
1426       unsigned Base = LdBases[i];
1427       SmallVector<MachineInstr*, 4> &Lds = Base2LdsMap[Base];
1428       if (Lds.size() > 1)
1429         RetVal |= RescheduleOps(MBB, Lds, Base, true, MI2LocMap);
1430     }
1431
1432     // Re-schedule stores.
1433     for (unsigned i = 0, e = StBases.size(); i != e; ++i) {
1434       unsigned Base = StBases[i];
1435       SmallVector<MachineInstr*, 4> &Sts = Base2StsMap[Base];
1436       if (Sts.size() > 1)
1437         RetVal |= RescheduleOps(MBB, Sts, Base, false, MI2LocMap);
1438     }
1439
1440     if (MBBI != E) {
1441       Base2LdsMap.clear();
1442       Base2StsMap.clear();
1443       LdBases.clear();
1444       StBases.clear();
1445     }
1446   }
1447
1448   return RetVal;
1449 }
1450
1451
1452 /// createARMLoadStoreOptimizationPass - returns an instance of the load / store
1453 /// optimization pass.
1454 FunctionPass *llvm::createARMLoadStoreOptimizationPass(bool PreAlloc) {
1455   if (PreAlloc)
1456     return new ARMPreAllocLoadStoreOpt();
1457   return new ARMLoadStoreOpt();
1458 }