lib/Target/ARM/ARMLoadStoreOptimizer.cpp

   1 //===-- ARMLoadStoreOptimizer.cpp - ARM load / store opt. pass ----*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Evan Cheng and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that performs load / store related peephole
  11 // optimizations. This pass should be run after register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-ldst-opt"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/SmallVector.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/MachineBasicBlock.h"
  24 #include "llvm/CodeGen/MachineFunctionPass.h"
  25 #include "llvm/CodeGen/MachineInstr.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/RegisterScavenging.h"
  28 #include "llvm/Support/Compiler.h"
  29 #include "llvm/Target/MRegisterInfo.h"
  30 #include "llvm/Target/TargetInstrInfo.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 using namespace llvm;
  33
  34 STATISTIC(NumLDMGened , "Number of ldm instructions generated");
  35 STATISTIC(NumSTMGened , "Number of stm instructions generated");
  36 STATISTIC(NumFLDMGened, "Number of fldm instructions generated");
  37 STATISTIC(NumFSTMGened, "Number of fstm instructions generated");
  38
  39 namespace {
  40   struct VISIBILITY_HIDDEN ARMLoadStoreOpt : public MachineFunctionPass {
  41     static char ID;
  42     ARMLoadStoreOpt() : MachineFunctionPass((intptr_t)&ID) {}
  43
  44     const TargetInstrInfo *TII;
  45     const MRegisterInfo *MRI;
  46     ARMFunctionInfo *AFI;
  47     RegScavenger *RS;
  48
  49     virtual bool runOnMachineFunction(MachineFunction &Fn);
  50
  51     virtual const char *getPassName() const {
  52       return "ARM load / store optimization pass";
  53     }
  54
  55   private:
  56     struct MemOpQueueEntry {
  57       int Offset;
  58       unsigned Position;
  59       MachineBasicBlock::iterator MBBI;
  60       bool Merged;
  61       MemOpQueueEntry(int o, int p, MachineBasicBlock::iterator i)
  62         : Offset(o), Position(p), MBBI(i), Merged(false) {};
  63     };
  64     typedef SmallVector<MemOpQueueEntry,8> MemOpQueue;
  65     typedef MemOpQueue::iterator MemOpQueueIter;
  66
  67     SmallVector<MachineBasicBlock::iterator, 4>
  68     MergeLDR_STR(MachineBasicBlock &MBB, unsigned SIndex, unsigned Base,
  69                  int Opcode, unsigned Size, ARMCC::CondCodes Pred,
  70                  unsigned Scratch, MemOpQueue &MemOps);
  71
  72     void AdvanceRS(MachineBasicBlock &MBB, MemOpQueue &MemOps);
  73     bool LoadStoreMultipleOpti(MachineBasicBlock &MBB);
  74     bool MergeReturnIntoLDM(MachineBasicBlock &MBB);
  75   };
  76   char ARMLoadStoreOpt::ID = 0;
  77 }
  78
  79 /// createARMLoadStoreOptimizationPass - returns an instance of the load / store
  80 /// optimization pass.
  81 FunctionPass *llvm::createARMLoadStoreOptimizationPass() {
  82   return new ARMLoadStoreOpt();
  83 }
  84
  85 static int getLoadStoreMultipleOpcode(int Opcode) {
  86   switch (Opcode) {
  87   case ARM::LDR:
  88     NumLDMGened++;
  89     return ARM::LDM;
  90   case ARM::STR:
  91     NumSTMGened++;
  92     return ARM::STM;
  93   case ARM::FLDS:
  94     NumFLDMGened++;
  95     return ARM::FLDMS;
  96   case ARM::FSTS:
  97     NumFSTMGened++;
  98     return ARM::FSTMS;
  99   case ARM::FLDD:
 100     NumFLDMGened++;
 101     return ARM::FLDMD;
 102   case ARM::FSTD:
 103     NumFSTMGened++;
 104     return ARM::FSTMD;
 105   default: abort();
 106   }
 107   return 0;
 108 }
 109
 110 /// mergeOps - Create and insert a LDM or STM with Base as base register and
 111 /// registers in Regs as the register operands that would be loaded / stored.
 112 /// It returns true if the transformation is done.
 113 static bool mergeOps(MachineBasicBlock &MBB, MachineBasicBlock::iterator MBBI,
 114                      int Offset, unsigned Base, bool BaseKill, int Opcode,
 115                      ARMCC::CondCodes Pred, unsigned Scratch,
 116                      SmallVector<std::pair<unsigned, bool>, 8> &Regs,
 117                      const TargetInstrInfo *TII) {
 118   // Only a single register to load / store. Don't bother.
 119   unsigned NumRegs = Regs.size();
 120   if (NumRegs <= 1)
 121     return false;
 122
 123   ARM_AM::AMSubMode Mode = ARM_AM::ia;
 124   bool isAM4 = Opcode == ARM::LDR || Opcode == ARM::STR;
 125   if (isAM4 && Offset == 4)
 126     Mode = ARM_AM::ib;
 127   else if (isAM4 && Offset == -4 * (int)NumRegs + 4)
 128     Mode = ARM_AM::da;
 129   else if (isAM4 && Offset == -4 * (int)NumRegs)
 130     Mode = ARM_AM::db;
 131   else if (Offset != 0) {
 132     // If starting offset isn't zero, insert a MI to materialize a new base.
 133     // But only do so if it is cost effective, i.e. merging more than two
 134     // loads / stores.
 135     if (NumRegs <= 2)
 136       return false;
 137
 138     unsigned NewBase;
 139     if (Opcode == ARM::LDR)
 140       // If it is a load, then just use one of the destination register to
 141       // use as the new base.
 142       NewBase = Regs[NumRegs-1].first;
 143     else {
 144       // Use the scratch register to use as a new base.
 145       NewBase = Scratch;
 146       if (NewBase == 0)
 147         return false;
 148     }
 149     int BaseOpc = ARM::ADDri;
 150     if (Offset < 0) {
 151       BaseOpc = ARM::SUBri;
 152       Offset = - Offset;
 153     }
 154     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 155     if (ImmedOffset == -1)
 156       return false;  // Probably not worth it then.
 157
 158     BuildMI(MBB, MBBI, TII->get(BaseOpc), NewBase)
 159       .addReg(Base, false, false, BaseKill).addImm(ImmedOffset).addImm(Pred);
 160     Base = NewBase;
 161     BaseKill = true;  // New base is always killed right its use.
 162   }
 163
 164   bool isDPR = Opcode == ARM::FLDD || Opcode == ARM::FSTD;
 165   bool isDef = Opcode == ARM::LDR || Opcode == ARM::FLDS || Opcode == ARM::FLDD;
 166   Opcode = getLoadStoreMultipleOpcode(Opcode);
 167   MachineInstrBuilder MIB = (isAM4)
 168     ? BuildMI(MBB, MBBI, TII->get(Opcode)).addReg(Base, false, false, BaseKill)
 169         .addImm(ARM_AM::getAM4ModeImm(Mode)).addImm(Pred)
 170     : BuildMI(MBB, MBBI, TII->get(Opcode)).addReg(Base, false, false, BaseKill)
 171         .addImm(ARM_AM::getAM5Opc(Mode, false, isDPR ? NumRegs<<1 : NumRegs))
 172         .addImm(Pred);
 173   for (unsigned i = 0; i != NumRegs; ++i)
 174     MIB = MIB.addReg(Regs[i].first, isDef, false, Regs[i].second);
 175
 176   return true;
 177 }
 178
 179 /// MergeLDR_STR - Merge a number of load / store instructions into one or more
 180 /// load / store multiple instructions.
 181 SmallVector<MachineBasicBlock::iterator, 4>
 182 ARMLoadStoreOpt::MergeLDR_STR(MachineBasicBlock &MBB, unsigned SIndex,
 183                               unsigned Base, int Opcode, unsigned Size,
 184                               ARMCC::CondCodes Pred, unsigned Scratch,
 185                               MemOpQueue &MemOps) {
 186   SmallVector<MachineBasicBlock::iterator, 4> Merges;
 187   bool isAM4 = Opcode == ARM::LDR || Opcode == ARM::STR;
 188   int Offset = MemOps[SIndex].Offset;
 189   int SOffset = Offset;
 190   unsigned Pos = MemOps[SIndex].Position;
 191   MachineBasicBlock::iterator Loc = MemOps[SIndex].MBBI;
 192   unsigned PReg = MemOps[SIndex].MBBI->getOperand(0).getReg();
 193   unsigned PRegNum = ARMRegisterInfo::getRegisterNumbering(PReg);
 194   bool isKill = MemOps[SIndex].MBBI->getOperand(0).isKill();
 195
 196   SmallVector<std::pair<unsigned,bool>, 8> Regs;
 197   Regs.push_back(std::make_pair(PReg, isKill));
 198   for (unsigned i = SIndex+1, e = MemOps.size(); i != e; ++i) {
 199     int NewOffset = MemOps[i].Offset;
 200     unsigned Reg = MemOps[i].MBBI->getOperand(0).getReg();
 201     unsigned RegNum = ARMRegisterInfo::getRegisterNumbering(Reg);
 202     isKill = MemOps[i].MBBI->getOperand(0).isKill();
 203     // AM4 - register numbers in ascending order.
 204     // AM5 - consecutive register numbers in ascending order.
 205     if (NewOffset == Offset + (int)Size &&
 206         ((isAM4 && RegNum > PRegNum) || RegNum == PRegNum+1)) {
 207       Offset += Size;
 208       Regs.push_back(std::make_pair(Reg, isKill));
 209       PRegNum = RegNum;
 210     } else {
 211       // Can't merge this in. Try merge the earlier ones first.
 212       if (mergeOps(MBB, ++Loc, SOffset, Base, false, Opcode, Pred, Scratch,
 213                    Regs, TII)) {
 214         Merges.push_back(prior(Loc));
 215         for (unsigned j = SIndex; j < i; ++j) {
 216           MBB.erase(MemOps[j].MBBI);
 217           MemOps[j].Merged = true;
 218         }
 219       }
 220       SmallVector<MachineBasicBlock::iterator, 4> Merges2 =
 221         MergeLDR_STR(MBB, i, Base, Opcode, Size, Pred, Scratch, MemOps);
 222       Merges.append(Merges2.begin(), Merges2.end());
 223       return Merges;
 224     }
 225
 226     if (MemOps[i].Position > Pos) {
 227       Pos = MemOps[i].Position;
 228       Loc = MemOps[i].MBBI;
 229     }
 230   }
 231
 232   bool BaseKill = Loc->findRegisterUseOperandIdx(Base, true) != -1;
 233   if (mergeOps(MBB, ++Loc, SOffset, Base, BaseKill, Opcode, Pred, Scratch,
 234                Regs, TII)) {
 235     Merges.push_back(prior(Loc));
 236     for (unsigned i = SIndex, e = MemOps.size(); i != e; ++i) {
 237       MBB.erase(MemOps[i].MBBI);
 238       MemOps[i].Merged = true;
 239     }
 240   }
 241
 242   return Merges;
 243 }
 244
 245 /// getInstrPredicate - If instruction is predicated, returns its predicate
 246 /// condition, otherwise returns AL.
 247 static ARMCC::CondCodes getInstrPredicate(MachineInstr *MI) {
 248   MachineOperand *PredMO = MI->findFirstPredOperand();
 249   return PredMO ? (ARMCC::CondCodes)PredMO->getImmedValue() : ARMCC::AL;
 250 }
 251
 252 static inline bool isMatchingDecrement(MachineInstr *MI, unsigned Base,
 253                                        unsigned Bytes, ARMCC::CondCodes Pred) {
 254   return (MI && MI->getOpcode() == ARM::SUBri &&
 255           MI->getOperand(0).getReg() == Base &&
 256           MI->getOperand(1).getReg() == Base &&
 257           ARM_AM::getAM2Offset(MI->getOperand(2).getImm()) == Bytes &&
 258           getInstrPredicate(MI) == Pred);
 259 }
 260
 261 static inline bool isMatchingIncrement(MachineInstr *MI, unsigned Base,
 262                                        unsigned Bytes, ARMCC::CondCodes Pred) {
 263   return (MI && MI->getOpcode() == ARM::ADDri &&
 264           MI->getOperand(0).getReg() == Base &&
 265           MI->getOperand(1).getReg() == Base &&
 266           ARM_AM::getAM2Offset(MI->getOperand(2).getImm()) == Bytes &&
 267           getInstrPredicate(MI) == Pred);
 268 }
 269
 270 static inline unsigned getLSMultipleTransferSize(MachineInstr *MI) {
 271   switch (MI->getOpcode()) {
 272   default: return 0;
 273   case ARM::LDR:
 274   case ARM::STR:
 275   case ARM::FLDS:
 276   case ARM::FSTS:
 277     return 4;
 278   case ARM::FLDD:
 279   case ARM::FSTD:
 280     return 8;
 281   case ARM::LDM:
 282   case ARM::STM:
 283     return (MI->getNumOperands() - 3) * 4;
 284   case ARM::FLDMS:
 285   case ARM::FSTMS:
 286   case ARM::FLDMD:
 287   case ARM::FSTMD:
 288     return ARM_AM::getAM5Offset(MI->getOperand(1).getImm()) * 4;
 289   }
 290 }
 291
 292 /// mergeBaseUpdateLSMultiple - Fold proceeding/trailing inc/dec of base
 293 /// register into the LDM/STM/FLDM{D|S}/FSTM{D|S} op when possible:
 294 ///
 295 /// stmia rn, <ra, rb, rc>
 296 /// rn := rn + 4 * 3;
 297 /// =>
 298 /// stmia rn!, <ra, rb, rc>
 299 ///
 300 /// rn := rn - 4 * 3;
 301 /// ldmia rn, <ra, rb, rc>
 302 /// =>
 303 /// ldmdb rn!, <ra, rb, rc>
 304 static bool mergeBaseUpdateLSMultiple(MachineBasicBlock &MBB,
 305                                       MachineBasicBlock::iterator MBBI) {
 306   MachineInstr *MI = MBBI;
 307   unsigned Base = MI->getOperand(0).getReg();
 308   unsigned Bytes = getLSMultipleTransferSize(MI);
 309   ARMCC::CondCodes Pred = getInstrPredicate(MI);
 310   int Opcode = MI->getOpcode();
 311   bool isAM4 = Opcode == ARM::LDM || Opcode == ARM::STM;
 312
 313   if (isAM4) {
 314     if (ARM_AM::getAM4WBFlag(MI->getOperand(1).getImm()))
 315       return false;
 316
 317     // Can't use the updating AM4 sub-mode if the base register is also a dest
 318     // register. e.g. ldmdb r0!, {r0, r1, r2}. The behavior is undefined.
 319     for (unsigned i = 3, e = MI->getNumOperands(); i != e; ++i) {
 320       if (MI->getOperand(i).getReg() == Base)
 321         return false;
 322     }
 323
 324     ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(1).getImm());
 325     if (MBBI != MBB.begin()) {
 326       MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 327       if (Mode == ARM_AM::ia &&
 328           isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 329         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(ARM_AM::db, true));
 330         MBB.erase(PrevMBBI);
 331         return true;
 332       } else if (Mode == ARM_AM::ib &&
 333                  isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 334         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(ARM_AM::da, true));
 335         MBB.erase(PrevMBBI);
 336         return true;
 337       }
 338     }
 339
 340     if (MBBI != MBB.end()) {
 341       MachineBasicBlock::iterator NextMBBI = next(MBBI);
 342       if ((Mode == ARM_AM::ia || Mode == ARM_AM::ib) &&
 343           isMatchingIncrement(NextMBBI, Base, Bytes, Pred)) {
 344         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(Mode, true));
 345         MBB.erase(NextMBBI);
 346         return true;
 347       } else if ((Mode == ARM_AM::da || Mode == ARM_AM::db) &&
 348                  isMatchingDecrement(NextMBBI, Base, Bytes, Pred)) {
 349         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(Mode, true));
 350         MBB.erase(NextMBBI);
 351         return true;
 352       }
 353     }
 354   } else {
 355     // FLDM{D|S}, FSTM{D|S} addressing mode 5 ops.
 356     if (ARM_AM::getAM5WBFlag(MI->getOperand(1).getImm()))
 357       return false;
 358
 359     ARM_AM::AMSubMode Mode = ARM_AM::getAM5SubMode(MI->getOperand(1).getImm());
 360     unsigned Offset = ARM_AM::getAM5Offset(MI->getOperand(1).getImm());
 361     if (MBBI != MBB.begin()) {
 362       MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 363       if (Mode == ARM_AM::ia &&
 364           isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 365         MI->getOperand(1).setImm(ARM_AM::getAM5Opc(ARM_AM::db, true, Offset));
 366         MBB.erase(PrevMBBI);
 367         return true;
 368       }
 369     }
 370
 371     if (MBBI != MBB.end()) {
 372       MachineBasicBlock::iterator NextMBBI = next(MBBI);
 373       if (Mode == ARM_AM::ia &&
 374           isMatchingIncrement(NextMBBI, Base, Bytes, Pred)) {
 375         MI->getOperand(1).setImm(ARM_AM::getAM5Opc(ARM_AM::ia, true, Offset));
 376         MBB.erase(NextMBBI);
 377       }
 378       return true;
 379     }
 380   }
 381
 382   return false;
 383 }
 384
 385 static unsigned getPreIndexedLoadStoreOpcode(unsigned Opc) {
 386   switch (Opc) {
 387   case ARM::LDR: return ARM::LDR_PRE;
 388   case ARM::STR: return ARM::STR_PRE;
 389   case ARM::FLDS: return ARM::FLDMS;
 390   case ARM::FLDD: return ARM::FLDMD;
 391   case ARM::FSTS: return ARM::FSTMS;
 392   case ARM::FSTD: return ARM::FSTMD;
 393   default: abort();
 394   }
 395   return 0;
 396 }
 397
 398 static unsigned getPostIndexedLoadStoreOpcode(unsigned Opc) {
 399   switch (Opc) {
 400   case ARM::LDR: return ARM::LDR_POST;
 401   case ARM::STR: return ARM::STR_POST;
 402   case ARM::FLDS: return ARM::FLDMS;
 403   case ARM::FLDD: return ARM::FLDMD;
 404   case ARM::FSTS: return ARM::FSTMS;
 405   case ARM::FSTD: return ARM::FSTMD;
 406   default: abort();
 407   }
 408   return 0;
 409 }
 410
 411 /// mergeBaseUpdateLoadStore - Fold proceeding/trailing inc/dec of base
 412 /// register into the LDR/STR/FLD{D|S}/FST{D|S} op when possible:
 413 static bool mergeBaseUpdateLoadStore(MachineBasicBlock &MBB,
 414                                      MachineBasicBlock::iterator MBBI,
 415                                      const TargetInstrInfo *TII) {
 416   MachineInstr *MI = MBBI;
 417   unsigned Base = MI->getOperand(1).getReg();
 418   bool BaseKill = MI->getOperand(1).isKill();
 419   unsigned Bytes = getLSMultipleTransferSize(MI);
 420   int Opcode = MI->getOpcode();
 421   bool isAM2 = Opcode == ARM::LDR || Opcode == ARM::STR;
 422   if ((isAM2 && ARM_AM::getAM2Offset(MI->getOperand(3).getImm()) != 0) ||
 423       (!isAM2 && ARM_AM::getAM5Offset(MI->getOperand(2).getImm()) != 0))
 424     return false;
 425
 426   bool isLd = Opcode == ARM::LDR || Opcode == ARM::FLDS || Opcode == ARM::FLDD;
 427   // Can't do the merge if the destination register is the same as the would-be
 428   // writeback register.
 429   if (isLd && MI->getOperand(0).getReg() == Base)
 430     return false;
 431
 432   ARMCC::CondCodes Pred = getInstrPredicate(MI);
 433   bool DoMerge = false;
 434   ARM_AM::AddrOpc AddSub = ARM_AM::add;
 435   unsigned NewOpc = 0;
 436   if (MBBI != MBB.begin()) {
 437     MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 438     if (isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 439       DoMerge = true;
 440       AddSub = ARM_AM::sub;
 441       NewOpc = getPreIndexedLoadStoreOpcode(Opcode);
 442     } else if (isAM2 && isMatchingIncrement(PrevMBBI, Base, Bytes, Pred)) {
 443       DoMerge = true;
 444       NewOpc = getPreIndexedLoadStoreOpcode(Opcode);
 445     }
 446     if (DoMerge)
 447       MBB.erase(PrevMBBI);
 448   }
 449
 450   if (!DoMerge && MBBI != MBB.end()) {
 451     MachineBasicBlock::iterator NextMBBI = next(MBBI);
 452     if (isAM2 && isMatchingDecrement(NextMBBI, Base, Bytes, Pred)) {
 453       DoMerge = true;
 454       AddSub = ARM_AM::sub;
 455       NewOpc = getPostIndexedLoadStoreOpcode(Opcode);
 456     } else if (isMatchingIncrement(NextMBBI, Base, Bytes, Pred)) {
 457       DoMerge = true;
 458       NewOpc = getPostIndexedLoadStoreOpcode(Opcode);
 459     }
 460     if (DoMerge)
 461       MBB.erase(NextMBBI);
 462   }
 463
 464   if (!DoMerge)
 465     return false;
 466
 467   bool isDPR = NewOpc == ARM::FLDMD || NewOpc == ARM::FSTMD;
 468   unsigned Offset = isAM2 ? ARM_AM::getAM2Opc(AddSub, Bytes, ARM_AM::no_shift)
 469     : ARM_AM::getAM5Opc((AddSub == ARM_AM::sub) ? ARM_AM::db : ARM_AM::ia,
 470                         true, isDPR ? 2 : 1);
 471   if (isLd) {
 472     if (isAM2)
 473       // LDR_PRE, LDR_POST;
 474       BuildMI(MBB, MBBI, TII->get(NewOpc), MI->getOperand(0).getReg())
 475         .addReg(Base, true)
 476         .addReg(Base).addReg(0).addImm(Offset).addImm(Pred);
 477     else
 478       // FLDMS, FLDMD
 479       BuildMI(MBB, MBBI, TII->get(NewOpc)).addReg(Base, false, false, BaseKill)
 480         .addImm(Offset).addImm(Pred).addReg(MI->getOperand(0).getReg(), true);
 481   } else {
 482     MachineOperand &MO = MI->getOperand(0);
 483     if (isAM2)
 484       // STR_PRE, STR_POST;
 485       BuildMI(MBB, MBBI, TII->get(NewOpc), Base)
 486         .addReg(MO.getReg(), false, false, MO.isKill())
 487         .addReg(Base).addReg(0).addImm(Offset).addImm(Pred);
 488     else
 489       // FSTMS, FSTMD
 490       BuildMI(MBB, MBBI, TII->get(NewOpc)).addReg(Base).addImm(Offset)
 491         .addImm(Pred).addReg(MO.getReg(), false, false, MO.isKill());
 492   }
 493   MBB.erase(MBBI);
 494
 495   return true;
 496 }
 497
 498 /// isMemoryOp - Returns true if instruction is a memory operations (that this
 499 /// pass is capable of operating on).
 500 static bool isMemoryOp(MachineInstr *MI) {
 501   int Opcode = MI->getOpcode();
 502   switch (Opcode) {
 503   default: break;
 504   case ARM::LDR:
 505   case ARM::STR:
 506     return MI->getOperand(1).isRegister() && MI->getOperand(2).getReg() == 0;
 507   case ARM::FLDS:
 508   case ARM::FSTS:
 509     return MI->getOperand(1).isRegister();
 510   case ARM::FLDD:
 511   case ARM::FSTD:
 512     return MI->getOperand(1).isRegister();
 513   }
 514   return false;
 515 }
 516
 517 /// AdvanceRS - Advance register scavenger to just before the earliest memory
 518 /// op that is being merged.
 519 void ARMLoadStoreOpt::AdvanceRS(MachineBasicBlock &MBB, MemOpQueue &MemOps) {
 520   MachineBasicBlock::iterator Loc = MemOps[0].MBBI;
 521   unsigned Position = MemOps[0].Position;
 522   for (unsigned i = 1, e = MemOps.size(); i != e; ++i) {
 523     if (MemOps[i].Position < Position) {
 524       Position = MemOps[i].Position;
 525       Loc = MemOps[i].MBBI;
 526     }
 527   }
 528
 529   if (Loc != MBB.begin())
 530     RS->forward(prior(Loc));
 531 }
 532
 533 /// LoadStoreMultipleOpti - An optimization pass to turn multiple LDR / STR
 534 /// ops of the same base and incrementing offset into LDM / STM ops.
 535 bool ARMLoadStoreOpt::LoadStoreMultipleOpti(MachineBasicBlock &MBB) {
 536   unsigned NumMerges = 0;
 537   unsigned NumMemOps = 0;
 538   MemOpQueue MemOps;
 539   unsigned CurrBase = 0;
 540   int CurrOpc = -1;
 541   unsigned CurrSize = 0;
 542   ARMCC::CondCodes CurrPred = ARMCC::AL;
 543   unsigned Position = 0;
 544
 545   RS->enterBasicBlock(&MBB);
 546   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
 547   while (MBBI != E) {
 548     bool Advance  = false;
 549     bool TryMerge = false;
 550     bool Clobber  = false;
 551
 552     bool isMemOp = isMemoryOp(MBBI);
 553     if (isMemOp) {
 554       int Opcode = MBBI->getOpcode();
 555       bool isAM2 = Opcode == ARM::LDR || Opcode == ARM::STR;
 556       unsigned Size = getLSMultipleTransferSize(MBBI);
 557       unsigned Base = MBBI->getOperand(1).getReg();
 558       ARMCC::CondCodes Pred = getInstrPredicate(MBBI);
 559       const TargetInstrDescriptor *TID = MBBI->getInstrDescriptor();
 560       unsigned OffField = MBBI->getOperand(TID->numOperands-2).getImm();
 561       int Offset = isAM2
 562         ? ARM_AM::getAM2Offset(OffField) : ARM_AM::getAM5Offset(OffField) * 4;
 563       if (isAM2) {
 564         if (ARM_AM::getAM2Op(OffField) == ARM_AM::sub)
 565           Offset = -Offset;
 566       } else {
 567         if (ARM_AM::getAM5Op(OffField) == ARM_AM::sub)
 568           Offset = -Offset;
 569       }
 570       // Watch out for:
 571       // r4 := ldr [r5]
 572       // r5 := ldr [r5, #4]
 573       // r6 := ldr [r5, #8]
 574       //
 575       // The second ldr has effectively broken the chain even though it
 576       // looks like the later ldr(s) use the same base register. Try to
 577       // merge the ldr's so far, including this one. But don't try to
 578       // combine the following ldr(s).
 579       Clobber = (Opcode == ARM::LDR && Base == MBBI->getOperand(0).getReg());
 580       if (CurrBase == 0 && !Clobber) {
 581         // Start of a new chain.
 582         CurrBase = Base;
 583         CurrOpc  = Opcode;
 584         CurrSize = Size;
 585         CurrPred = Pred;
 586         MemOps.push_back(MemOpQueueEntry(Offset, Position, MBBI));
 587         NumMemOps++;
 588         Advance = true;
 589       } else {
 590         if (Clobber) {
 591           TryMerge = true;
 592           Advance = true;
 593         }
 594
 595         if (CurrOpc == Opcode && CurrBase == Base && CurrPred == Pred) {
 596           // Continue adding to the queue.
 597           if (Offset > MemOps.back().Offset) {
 598             MemOps.push_back(MemOpQueueEntry(Offset, Position, MBBI));
 599             NumMemOps++;
 600             Advance = true;
 601           } else {
 602             for (MemOpQueueIter I = MemOps.begin(), E = MemOps.end();
 603                  I != E; ++I) {
 604               if (Offset < I->Offset) {
 605                 MemOps.insert(I, MemOpQueueEntry(Offset, Position, MBBI));
 606                 NumMemOps++;
 607                 Advance = true;
 608                 break;
 609               } else if (Offset == I->Offset) {
 610                 // Collision! This can't be merged!
 611                 break;
 612               }
 613             }
 614           }
 615         }
 616       }
 617     }
 618
 619     if (Advance) {
 620       ++Position;
 621       ++MBBI;
 622     } else
 623       TryMerge = true;
 624
 625     if (TryMerge) {
 626       if (NumMemOps > 1) {
 627         // Try to find a free register to use as a new base in case it's needed.
 628         // First advance to the instruction just before the start of the chain.
 629         AdvanceRS(MBB, MemOps);
 630         // Find a scratch register. Make sure it's a call clobbered register or
 631         // a spilled callee-saved register.
 632         unsigned Scratch = RS->FindUnusedReg(&ARM::GPRRegClass, true);
 633         if (!Scratch)
 634           Scratch = RS->FindUnusedReg(&ARM::GPRRegClass,
 635                                       AFI->getSpilledCSRegisters());
 636         // Process the load / store instructions.
 637         RS->forward(prior(MBBI));
 638
 639         // Merge ops.
 640         SmallVector<MachineBasicBlock::iterator,4> MBBII =
 641           MergeLDR_STR(MBB, 0, CurrBase, CurrOpc, CurrSize, CurrPred,
 642                        Scratch, MemOps);
 643
 644         // Try folding preceeding/trailing base inc/dec into the generated
 645         // LDM/STM ops.
 646         for (unsigned i = 0, e = MBBII.size(); i < e; ++i)
 647           if (mergeBaseUpdateLSMultiple(MBB, MBBII[i]))
 648             NumMerges++;
 649         NumMerges += MBBII.size();
 650
 651         // Try folding preceeding/trailing base inc/dec into those load/store
 652         // that were not merged to form LDM/STM ops.
 653         for (unsigned i = 0; i != NumMemOps; ++i)
 654           if (!MemOps[i].Merged)
 655             if (mergeBaseUpdateLoadStore(MBB, MemOps[i].MBBI, TII))
 656               NumMerges++;
 657
 658         // RS may be pointing to an instruction that's deleted.
 659         RS->skipTo(prior(MBBI));
 660       }
 661
 662       CurrBase = 0;
 663       CurrOpc = -1;
 664       CurrSize = 0;
 665       CurrPred = ARMCC::AL;
 666       if (NumMemOps) {
 667         MemOps.clear();
 668         NumMemOps = 0;
 669       }
 670
 671       // If iterator hasn't been advanced and this is not a memory op, skip it.
 672       // It can't start a new chain anyway.
 673       if (!Advance && !isMemOp && MBBI != E) {
 674         ++Position;
 675         ++MBBI;
 676       }
 677     }
 678   }
 679   return NumMerges > 0;
 680 }
 681
 682 /// MergeReturnIntoLDM - If this is a exit BB, try merging the return op
 683 /// (bx lr) into the preceeding stack restore so it directly restore the value
 684 /// of LR into pc.
 685 ///   ldmfd sp!, {r7, lr}
 686 ///   bx lr
 687 /// =>
 688 ///   ldmfd sp!, {r7, pc}
 689 bool ARMLoadStoreOpt::MergeReturnIntoLDM(MachineBasicBlock &MBB) {
 690   if (MBB.empty()) return false;
 691
 692   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 693   if (MBBI->getOpcode() == ARM::BX_RET && MBBI != MBB.begin()) {
 694     MachineInstr *PrevMI = prior(MBBI);
 695     if (PrevMI->getOpcode() == ARM::LDM) {
 696       MachineOperand &MO = PrevMI->getOperand(PrevMI->getNumOperands()-1);
 697       if (MO.getReg() == ARM::LR) {
 698         PrevMI->setInstrDescriptor(TII->get(ARM::LDM_RET));
 699         MO.setReg(ARM::PC);
 700         MBB.erase(MBBI);
 701         return true;
 702       }
 703     }
 704   }
 705   return false;
 706 }
 707
 708 bool ARMLoadStoreOpt::runOnMachineFunction(MachineFunction &Fn) {
 709   const TargetMachine &TM = Fn.getTarget();
 710   AFI = Fn.getInfo<ARMFunctionInfo>();
 711   TII = TM.getInstrInfo();
 712   MRI = TM.getRegisterInfo();
 713   RS = new RegScavenger();
 714
 715   bool Modified = false;
 716   for (MachineFunction::iterator MFI = Fn.begin(), E = Fn.end(); MFI != E;
 717        ++MFI) {
 718     MachineBasicBlock &MBB = *MFI;
 719     Modified |= LoadStoreMultipleOpti(MBB);
 720     Modified |= MergeReturnIntoLDM(MBB);
 721   }
 722
 723   delete RS;
 724   return Modified;
 725 }