lib/Target/ARM/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "arm-emitter"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/Support/raw_ostream.h"
  23 using namespace llvm;
  24
  25 STATISTIC(MCNumEmitted, "Number of MC instructions emitted");
  26
  27 namespace {
  28 class ARMMCCodeEmitter : public MCCodeEmitter {
  29   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  30   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  31   const TargetMachine &TM;
  32   const TargetInstrInfo &TII;
  33   MCContext &Ctx;
  34
  35 public:
  36   ARMMCCodeEmitter(TargetMachine &tm, MCContext &ctx)
  37     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  38   }
  39
  40   ~ARMMCCodeEmitter() {}
  41
  42   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  43
  44   // getBinaryCodeForInstr - TableGen'erated function for getting the
  45   // binary encoding for an instruction.
  46   unsigned getBinaryCodeForInstr(const MCInst &MI) const;
  47
  48   /// getMachineOpValue - Return binary encoding of operand. If the machine
  49   /// operand requires relocation, record the relocation and return zero.
  50   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO) const;
  51
  52   /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
  53   uint32_t getAddrModeImmOpValue(const MCInst &MI, unsigned Op) const;
  54
  55   /// getCCOutOpValue - Return encoding of the 's' bit.
  56   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op) const {
  57     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
  58     // '1' respectively.
  59     return MI.getOperand(Op).getReg() == ARM::CPSR;
  60   }
  61
  62   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
  63   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op) const {
  64     unsigned SoImm = MI.getOperand(Op).getImm();
  65     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
  66     assert(SoImmVal != -1 && "Not a valid so_imm value!");
  67
  68     // Encode rotate_imm.
  69     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
  70       << ARMII::SoRotImmShift;
  71
  72     // Encode immed_8.
  73     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
  74     return Binary;
  75   }
  76
  77   /// getSORegOpValue - Return an encoded so_reg shifted register value.
  78   unsigned getSORegOpValue(const MCInst &MI, unsigned Op) const;
  79
  80   unsigned getRotImmOpValue(const MCInst &MI, unsigned Op) const {
  81     switch (MI.getOperand(Op).getImm()) {
  82     default: assert (0 && "Not a valid rot_imm value!");
  83     case 0:  return 0;
  84     case 8:  return 1;
  85     case 16: return 2;
  86     case 24: return 3;
  87     }
  88   }
  89
  90   unsigned getImmMinusOneOpValue(const MCInst &MI, unsigned Op) const {
  91     return MI.getOperand(Op).getImm() - 1;
  92   }
  93
  94   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op) const {
  95     return 64 - MI.getOperand(Op).getImm();
  96   }
  97
  98   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op) const;
  99
 100   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op) const;
 101   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op) const;
 102   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op) const;
 103
 104   unsigned getNumFixupKinds() const {
 105     assert(0 && "ARMMCCodeEmitter::getNumFixupKinds() not yet implemented.");
 106     return 0;
 107   }
 108
 109   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
 110     static MCFixupKindInfo rtn;
 111     assert(0 && "ARMMCCodeEmitter::getFixupKindInfo() not yet implemented.");
 112     return rtn;
 113   }
 114
 115   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
 116     OS << (char)C;
 117     ++CurByte;
 118   }
 119
 120   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
 121                     raw_ostream &OS) const {
 122     // Output the constant in little endian byte order.
 123     for (unsigned i = 0; i != Size; ++i) {
 124       EmitByte(Val & 255, CurByte, OS);
 125       Val >>= 8;
 126     }
 127   }
 128
 129   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 130                          SmallVectorImpl<MCFixup> &Fixups) const;
 131 };
 132
 133 } // end anonymous namespace
 134
 135 MCCodeEmitter *llvm::createARMMCCodeEmitter(const Target &, TargetMachine &TM,
 136                                             MCContext &Ctx) {
 137   return new ARMMCCodeEmitter(TM, Ctx);
 138 }
 139
 140 /// getMachineOpValue - Return binary encoding of operand. If the machine
 141 /// operand requires relocation, record the relocation and return zero.
 142 unsigned ARMMCCodeEmitter::getMachineOpValue(const MCInst &MI,
 143                                              const MCOperand &MO) const {
 144   if (MO.isReg()) {
 145     unsigned Reg = MO.getReg();
 146     unsigned RegNo = getARMRegisterNumbering(Reg);
 147
 148     // Q registers are encodes as 2x their register number.
 149     switch (Reg) {
 150     default:
 151       return RegNo;
 152     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 153     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 154     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 155     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 156       return 2 * RegNo;
 157     }
 158   } else if (MO.isImm()) {
 159     return static_cast<unsigned>(MO.getImm());
 160   } else if (MO.isFPImm()) {
 161     return static_cast<unsigned>(APFloat(MO.getFPImm())
 162                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 163   }
 164
 165 #ifndef NDEBUG
 166   errs() << MO;
 167 #endif
 168   llvm_unreachable(0);
 169   return 0;
 170 }
 171
 172 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 173 uint32_t ARMMCCodeEmitter::getAddrModeImmOpValue(const MCInst &MI,
 174                                                  unsigned OpIdx) const {
 175   // {20-17} = reg
 176   // {16}    = (U)nsigned (add == '1', sub == '0')
 177   // {15-0}  = imm
 178   const MCOperand &MO  = MI.getOperand(OpIdx);
 179   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 180   uint32_t Binary = 0;
 181
 182   // If The first operand isn't a register, we have a label reference.
 183   if (!MO.isReg()) {
 184     Binary |= ARM::PC << 17;     // Rn is PC.
 185     // FIXME: Add a fixup referencing the label.
 186     return Binary;
 187   }
 188
 189   unsigned Reg = getARMRegisterNumbering(MO.getReg());
 190   int32_t Imm = MO1.getImm();
 191   bool isAdd = Imm >= 0;
 192
 193   // Special value for #-0
 194   if (Imm == INT32_MIN)
 195     Imm = 0;
 196
 197   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 198   if (Imm < 0) Imm = -Imm;
 199
 200   Binary = Imm & 0xffff;
 201   if (isAdd)
 202     Binary |= (1 << 16);
 203   Binary |= (Reg << 17);
 204   return Binary;
 205 }
 206
 207 unsigned ARMMCCodeEmitter::getSORegOpValue(const MCInst &MI,
 208                                            unsigned OpIdx) const {
 209   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
 210   // shifted. The second is either Rs, the amount to shift by, or reg0 in which
 211   // case the imm contains the amount to shift by.
 212   //
 213   // {3-0} = Rm.
 214   // {4}   = 1 if reg shift, 0 if imm shift
 215   // {6-5} = type
 216   //    If reg shift:
 217   //      {11-8} = Rs
 218   //      {7}    = 0
 219   //    else (imm shift)
 220   //      {11-7} = imm
 221
 222   const MCOperand &MO  = MI.getOperand(OpIdx);
 223   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 224   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 225   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 226
 227   // Encode Rm.
 228   unsigned Binary = getARMRegisterNumbering(MO.getReg());
 229
 230   // Encode the shift opcode.
 231   unsigned SBits = 0;
 232   unsigned Rs = MO1.getReg();
 233   if (Rs) {
 234     // Set shift operand (bit[7:4]).
 235     // LSL - 0001
 236     // LSR - 0011
 237     // ASR - 0101
 238     // ROR - 0111
 239     // RRX - 0110 and bit[11:8] clear.
 240     switch (SOpc) {
 241     default: llvm_unreachable("Unknown shift opc!");
 242     case ARM_AM::lsl: SBits = 0x1; break;
 243     case ARM_AM::lsr: SBits = 0x3; break;
 244     case ARM_AM::asr: SBits = 0x5; break;
 245     case ARM_AM::ror: SBits = 0x7; break;
 246     case ARM_AM::rrx: SBits = 0x6; break;
 247     }
 248   } else {
 249     // Set shift operand (bit[6:4]).
 250     // LSL - 000
 251     // LSR - 010
 252     // ASR - 100
 253     // ROR - 110
 254     switch (SOpc) {
 255     default: llvm_unreachable("Unknown shift opc!");
 256     case ARM_AM::lsl: SBits = 0x0; break;
 257     case ARM_AM::lsr: SBits = 0x2; break;
 258     case ARM_AM::asr: SBits = 0x4; break;
 259     case ARM_AM::ror: SBits = 0x6; break;
 260     }
 261   }
 262
 263   Binary |= SBits << 4;
 264   if (SOpc == ARM_AM::rrx)
 265     return Binary;
 266
 267   // Encode the shift operation Rs or shift_imm (except rrx).
 268   if (Rs) {
 269     // Encode Rs bit[11:8].
 270     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 271     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 272   }
 273
 274   // Encode shift_imm bit[11:7].
 275   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 276 }
 277
 278 unsigned ARMMCCodeEmitter::getBitfieldInvertedMaskOpValue(const MCInst &MI,
 279                                                           unsigned Op) const {
 280   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
 281   // msb of the mask.
 282   const MCOperand &MO = MI.getOperand(Op);
 283   uint32_t v = ~MO.getImm();
 284   uint32_t lsb = CountTrailingZeros_32(v);
 285   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
 286   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
 287   return lsb | (msb << 5);
 288 }
 289
 290 unsigned ARMMCCodeEmitter::getRegisterListOpValue(const MCInst &MI,
 291                                                   unsigned Op) const {
 292   // Convert a list of GPRs into a bitfield (R0 -> bit 0). For each
 293   // register in the list, set the corresponding bit.
 294   unsigned Binary = 0;
 295   for (unsigned i = Op, e = MI.getNumOperands(); i < e; ++i) {
 296     unsigned regno = getARMRegisterNumbering(MI.getOperand(i).getReg());
 297     Binary |= 1 << regno;
 298   }
 299   return Binary;
 300 }
 301
 302 unsigned ARMMCCodeEmitter::getAddrMode6AddressOpValue(const MCInst &MI,
 303                                                       unsigned Op) const {
 304   const MCOperand &Reg = MI.getOperand(Op);
 305   const MCOperand &Imm = MI.getOperand(Op + 1);
 306
 307   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
 308   unsigned Align = 0;
 309
 310   switch (Imm.getImm()) {
 311   default: break;
 312   case 2:
 313   case 4:
 314   case 8:  Align = 0x01; break;
 315   case 16: Align = 0x02; break;
 316   case 32: Align = 0x03; break;
 317   }
 318
 319   return RegNo | (Align << 4);
 320 }
 321
 322 unsigned ARMMCCodeEmitter::getAddrMode6OffsetOpValue(const MCInst &MI,
 323                                                      unsigned Op) const {
 324   const MCOperand &MO = MI.getOperand(Op);
 325   if (MO.getReg() == 0) return 0x0D;
 326   return MO.getReg();
 327 }
 328
 329 void ARMMCCodeEmitter::
 330 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 331                   SmallVectorImpl<MCFixup> &) const {
 332   // Pseudo instructions don't get encoded.
 333   const TargetInstrDesc &Desc = TII.get(MI.getOpcode());
 334   if ((Desc.TSFlags & ARMII::FormMask) == ARMII::Pseudo)
 335     return;
 336
 337   // Keep track of the current byte being emitted.
 338   unsigned CurByte = 0;
 339   EmitConstant(getBinaryCodeForInstr(MI), 4, CurByte, OS);
 340   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
 341 }
 342
 343 // FIXME: These #defines shouldn't be necessary. Instead, tblgen should
 344 // be able to generate code emitter helpers for either variant, like it
 345 // does for the AsmWriter.
 346 #define ARMCodeEmitter ARMMCCodeEmitter
 347 #define MachineInstr MCInst
 348 #include "ARMGenCodeEmitter.inc"
 349 #undef ARMCodeEmitter
 350 #undef MachineInstr