lib/Target/ARM/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMFixupKinds.h"
  18 #include "ARMInstrInfo.h"
  19 #include "llvm/MC/MCCodeEmitter.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInst.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Support/raw_ostream.h"
  24 using namespace llvm;
  25
  26 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  27 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  28
  29 namespace {
  30 class ARMMCCodeEmitter : public MCCodeEmitter {
  31   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  32   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  33   const TargetMachine &TM;
  34   const TargetInstrInfo &TII;
  35   MCContext &Ctx;
  36
  37 public:
  38   ARMMCCodeEmitter(TargetMachine &tm, MCContext &ctx)
  39     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  40   }
  41
  42   ~ARMMCCodeEmitter() {}
  43
  44   unsigned getNumFixupKinds() const { return ARM::NumTargetFixupKinds; }
  45
  46   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  47     const static MCFixupKindInfo Infos[] = {
  48 // This table *must* be in the order that the fixup_* kinds are defined in
  49 // ARMFixupKinds.h.
  50 //
  51 // Name                      Offset (bits) Size (bits)     Flags
  52 { "fixup_arm_ldst_pcrel_12", 1,            24,  MCFixupKindInfo::FKF_IsPCRel },
  53 { "fixup_t2_ldst_pcrel_12",  0,            32,  MCFixupKindInfo::FKF_IsPCRel |
  54                                                 MCFixupKindInfo::FKF_IsAligned},
  55 { "fixup_arm_pcrel_10",      1,            24,  MCFixupKindInfo::FKF_IsPCRel },
  56 { "fixup_t2_pcrel_10",       0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  57 { "fixup_arm_adr_pcrel_12",  1,            24,  MCFixupKindInfo::FKF_IsPCRel },
  58 { "fixup_arm_branch",        1,            24,  MCFixupKindInfo::FKF_IsPCRel },
  59 { "fixup_t2_branch",         0,            32,  MCFixupKindInfo::FKF_IsPCRel |
  60                                                 MCFixupKindInfo::FKF_IsAligned},
  61 { "fixup_arm_thumb_br",      0,            16,  MCFixupKindInfo::FKF_IsPCRel },
  62 { "fixup_arm_thumb_bl",      0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  63 { "fixup_arm_thumb_blx",     7,            21,  MCFixupKindInfo::FKF_IsPCRel },
  64 { "fixup_arm_thumb_cb",      0,            16,  MCFixupKindInfo::FKF_IsPCRel },
  65 { "fixup_arm_thumb_cp",      1,             8,  MCFixupKindInfo::FKF_IsPCRel },
  66 { "fixup_arm_thumb_bcc",     1,             8,  MCFixupKindInfo::FKF_IsPCRel },
  67 { "fixup_arm_movt_hi16",     0,            16,  0 },
  68 { "fixup_arm_movw_lo16",     0,            16,  0 },
  69     };
  70
  71     if (Kind < FirstTargetFixupKind)
  72       return MCCodeEmitter::getFixupKindInfo(Kind);
  73
  74     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  75            "Invalid kind!");
  76     return Infos[Kind - FirstTargetFixupKind];
  77   }
  78   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  79
  80   // getBinaryCodeForInstr - TableGen'erated function for getting the
  81   // binary encoding for an instruction.
  82   unsigned getBinaryCodeForInstr(const MCInst &MI,
  83                                  SmallVectorImpl<MCFixup> &Fixups) const;
  84
  85   /// getMachineOpValue - Return binary encoding of operand. If the machine
  86   /// operand requires relocation, record the relocation and return zero.
  87   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  88                              SmallVectorImpl<MCFixup> &Fixups) const;
  89
  90   /// getMovtImmOpValue - Return the encoding for the movw/movt pair
  91   uint32_t getMovtImmOpValue(const MCInst &MI, unsigned OpIdx,
  92                              SmallVectorImpl<MCFixup> &Fixups) const;
  93
  94   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  95                               unsigned &Reg, unsigned &Imm,
  96                               SmallVectorImpl<MCFixup> &Fixups) const;
  97
  98   /// getThumbBLTargetOpValue - Return encoding info for Thumb immediate
  99   /// BL branch target.
 100   uint32_t getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 101                                    SmallVectorImpl<MCFixup> &Fixups) const;
 102
 103   /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 104   /// BLX branch target.
 105   uint32_t getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 106                                     SmallVectorImpl<MCFixup> &Fixups) const;
 107
 108   /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 109   uint32_t getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 110                                    SmallVectorImpl<MCFixup> &Fixups) const;
 111
 112   /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 113   uint32_t getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 114                                     SmallVectorImpl<MCFixup> &Fixups) const;
 115
 116   /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 117   uint32_t getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 118                                    SmallVectorImpl<MCFixup> &Fixups) const;
 119
 120   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
 121   /// branch target.
 122   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 123                                   SmallVectorImpl<MCFixup> &Fixups) const;
 124
 125   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 126   /// ADR label target.
 127   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 128                               SmallVectorImpl<MCFixup> &Fixups) const;
 129
 130   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
 131   /// operand.
 132   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 133                                    SmallVectorImpl<MCFixup> &Fixups) const;
 134
 135   /// getTAddrModeRegRegOpValue - Return encoding for 'reg + reg' operand.
 136   uint32_t getTAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 137                                      SmallVectorImpl<MCFixup> &Fixups) const;
 138
 139   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 140   /// operand.
 141   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 142                                    SmallVectorImpl<MCFixup> &Fixups) const;
 143
 144
 145   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 146   /// operand as needed by load/store instructions.
 147   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 148                                SmallVectorImpl<MCFixup> &Fixups) const;
 149
 150   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 151   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 152                                SmallVectorImpl<MCFixup> &Fixups) const {
 153     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 154     switch (Mode) {
 155     default: assert(0 && "Unknown addressing sub-mode!");
 156     case ARM_AM::da: return 0;
 157     case ARM_AM::ia: return 1;
 158     case ARM_AM::db: return 2;
 159     case ARM_AM::ib: return 3;
 160     }
 161   }
 162   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 163   ///
 164   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 165     switch (ShOpc) {
 166     default: llvm_unreachable("Unknown shift opc!");
 167     case ARM_AM::no_shift:
 168     case ARM_AM::lsl: return 0;
 169     case ARM_AM::lsr: return 1;
 170     case ARM_AM::asr: return 2;
 171     case ARM_AM::ror:
 172     case ARM_AM::rrx: return 3;
 173     }
 174     return 0;
 175   }
 176
 177   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 178   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 179                                SmallVectorImpl<MCFixup> &Fixups) const;
 180
 181   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 182   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 183                                      SmallVectorImpl<MCFixup> &Fixups) const;
 184
 185   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 186   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 187                                      SmallVectorImpl<MCFixup> &Fixups) const;
 188
 189   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 190   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 191                                SmallVectorImpl<MCFixup> &Fixups) const;
 192
 193   /// getAddrModeThumbSPOpValue - Return encoding info for 'reg +/- imm12'
 194   /// operand.
 195   uint32_t getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 196                                      SmallVectorImpl<MCFixup> &Fixups) const;
 197
 198   /// getAddrModeSOpValue - Encode the t_addrmode_s# operands.
 199   uint32_t getAddrModeSOpValue(const MCInst &MI, unsigned OpIdx,
 200                                SmallVectorImpl<MCFixup> &) const;
 201
 202   /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 203   uint32_t getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 204                                 SmallVectorImpl<MCFixup> &Fixups) const;
 205
 206   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 207   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 208                                SmallVectorImpl<MCFixup> &Fixups) const;
 209
 210   /// getCCOutOpValue - Return encoding of the 's' bit.
 211   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 212                            SmallVectorImpl<MCFixup> &Fixups) const {
 213     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 214     // '1' respectively.
 215     return MI.getOperand(Op).getReg() == ARM::CPSR;
 216   }
 217
 218   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 219   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 220                            SmallVectorImpl<MCFixup> &Fixups) const {
 221     unsigned SoImm = MI.getOperand(Op).getImm();
 222     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 223     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 224
 225     // Encode rotate_imm.
 226     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 227       << ARMII::SoRotImmShift;
 228
 229     // Encode immed_8.
 230     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 231     return Binary;
 232   }
 233
 234   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 235   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 236                            SmallVectorImpl<MCFixup> &Fixups) const {
 237     unsigned SoImm = MI.getOperand(Op).getImm();
 238     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 239     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 240     return Encoded;
 241   }
 242
 243   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 244     SmallVectorImpl<MCFixup> &Fixups) const;
 245   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 246     SmallVectorImpl<MCFixup> &Fixups) const;
 247   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 248     SmallVectorImpl<MCFixup> &Fixups) const;
 249   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 250     SmallVectorImpl<MCFixup> &Fixups) const;
 251
 252   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 253   unsigned getSORegOpValue(const MCInst &MI, unsigned Op,
 254                            SmallVectorImpl<MCFixup> &Fixups) const;
 255   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 256                              SmallVectorImpl<MCFixup> &Fixups) const;
 257
 258   unsigned getRotImmOpValue(const MCInst &MI, unsigned Op,
 259                             SmallVectorImpl<MCFixup> &Fixups) const {
 260     switch (MI.getOperand(Op).getImm()) {
 261     default: assert (0 && "Not a valid rot_imm value!");
 262     case 0:  return 0;
 263     case 8:  return 1;
 264     case 16: return 2;
 265     case 24: return 3;
 266     }
 267   }
 268
 269   unsigned getImmMinusOneOpValue(const MCInst &MI, unsigned Op,
 270                                  SmallVectorImpl<MCFixup> &Fixups) const {
 271     return MI.getOperand(Op).getImm() - 1;
 272   }
 273
 274   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 275                                    SmallVectorImpl<MCFixup> &Fixups) const {
 276     return 64 - MI.getOperand(Op).getImm();
 277   }
 278
 279   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 280                                       SmallVectorImpl<MCFixup> &Fixups) const;
 281
 282   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 283                                   SmallVectorImpl<MCFixup> &Fixups) const;
 284   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 285                                       SmallVectorImpl<MCFixup> &Fixups) const;
 286   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 287                                         SmallVectorImpl<MCFixup> &Fixups) const;
 288   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 289                                      SmallVectorImpl<MCFixup> &Fixups) const;
 290
 291   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 292                                       unsigned EncodedValue) const;
 293   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 294                                           unsigned EncodedValue) const;
 295   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 296                                     unsigned EncodedValue) const;
 297
 298   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 299                                 unsigned EncodedValue) const;
 300
 301   void EmitByte(unsigned char C, raw_ostream &OS) const {
 302     OS << (char)C;
 303   }
 304
 305   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 306     // Output the constant in little endian byte order.
 307     for (unsigned i = 0; i != Size; ++i) {
 308       EmitByte(Val & 255, OS);
 309       Val >>= 8;
 310     }
 311   }
 312
 313   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 314                          SmallVectorImpl<MCFixup> &Fixups) const;
 315 };
 316
 317 } // end anonymous namespace
 318
 319 MCCodeEmitter *llvm::createARMMCCodeEmitter(const Target &, TargetMachine &TM,
 320                                             MCContext &Ctx) {
 321   return new ARMMCCodeEmitter(TM, Ctx);
 322 }
 323
 324 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 325 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 326 /// Thumb2 mode.
 327 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 328                                                  unsigned EncodedValue) const {
 329   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 330   if (Subtarget.isThumb2()) {
 331     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 332     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 333     // set to 1111.
 334     unsigned Bit24 = EncodedValue & 0x01000000;
 335     unsigned Bit28 = Bit24 << 4;
 336     EncodedValue &= 0xEFFFFFFF;
 337     EncodedValue |= Bit28;
 338     EncodedValue |= 0x0F000000;
 339   }
 340
 341   return EncodedValue;
 342 }
 343
 344 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 345 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 346 /// Thumb2 mode.
 347 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 348                                                  unsigned EncodedValue) const {
 349   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 350   if (Subtarget.isThumb2()) {
 351     EncodedValue &= 0xF0FFFFFF;
 352     EncodedValue |= 0x09000000;
 353   }
 354
 355   return EncodedValue;
 356 }
 357
 358 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 359 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 360 /// Thumb2 mode.
 361 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 362                                                  unsigned EncodedValue) const {
 363   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 364   if (Subtarget.isThumb2()) {
 365     EncodedValue &= 0x00FFFFFF;
 366     EncodedValue |= 0xEE000000;
 367   }
 368
 369   return EncodedValue;
 370 }
 371
 372 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 373 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 374 unsigned ARMMCCodeEmitter::
 375 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue) const {
 376   if (TM.getSubtarget<ARMSubtarget>().isThumb2()) {
 377     EncodedValue &= 0x0FFFFFFF;
 378     EncodedValue |= 0xE0000000;
 379   }
 380   return EncodedValue;
 381 }
 382
 383 /// getMachineOpValue - Return binary encoding of operand. If the machine
 384 /// operand requires relocation, record the relocation and return zero.
 385 unsigned ARMMCCodeEmitter::
 386 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 387                   SmallVectorImpl<MCFixup> &Fixups) const {
 388   if (MO.isReg()) {
 389     unsigned Reg = MO.getReg();
 390     unsigned RegNo = getARMRegisterNumbering(Reg);
 391
 392     // Q registers are encoded as 2x their register number.
 393     switch (Reg) {
 394     default:
 395       return RegNo;
 396     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 397     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 398     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 399     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 400       return 2 * RegNo;
 401     }
 402   } else if (MO.isImm()) {
 403     return static_cast<unsigned>(MO.getImm());
 404   } else if (MO.isFPImm()) {
 405     return static_cast<unsigned>(APFloat(MO.getFPImm())
 406                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 407   }
 408
 409   llvm_unreachable("Unable to encode MCOperand!");
 410   return 0;
 411 }
 412
 413 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 414 bool ARMMCCodeEmitter::
 415 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 416                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups) const {
 417   const MCOperand &MO  = MI.getOperand(OpIdx);
 418   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 419
 420   Reg = getARMRegisterNumbering(MO.getReg());
 421
 422   int32_t SImm = MO1.getImm();
 423   bool isAdd = true;
 424
 425   // Special value for #-0
 426   if (SImm == INT32_MIN)
 427     SImm = 0;
 428
 429   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 430   if (SImm < 0) {
 431     SImm = -SImm;
 432     isAdd = false;
 433   }
 434
 435   Imm = SImm;
 436   return isAdd;
 437 }
 438
 439 /// getBranchTargetOpValue - Helper function to get the branch target operand,
 440 /// which is either an immediate or requires a fixup.
 441 static uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 442                                        unsigned FixupKind,
 443                                        SmallVectorImpl<MCFixup> &Fixups) {
 444   const MCOperand &MO = MI.getOperand(OpIdx);
 445
 446   // If the destination is an immediate, we have nothing to do.
 447   if (MO.isImm()) return MO.getImm();
 448   assert(MO.isExpr() && "Unexpected branch target type!");
 449   const MCExpr *Expr = MO.getExpr();
 450   MCFixupKind Kind = MCFixupKind(FixupKind);
 451   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 452
 453   // All of the information is in the fixup.
 454   return 0;
 455 }
 456
 457 /// getThumbBLTargetOpValue - Return encoding info for immediate branch target.
 458 uint32_t ARMMCCodeEmitter::
 459 getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 460                         SmallVectorImpl<MCFixup> &Fixups) const {
 461   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bl, Fixups);
 462 }
 463
 464 /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 465 /// BLX branch target.
 466 uint32_t ARMMCCodeEmitter::
 467 getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 468                          SmallVectorImpl<MCFixup> &Fixups) const {
 469   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_blx, Fixups);
 470 }
 471
 472 /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 473 uint32_t ARMMCCodeEmitter::
 474 getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 475                         SmallVectorImpl<MCFixup> &Fixups) const {
 476   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_br, Fixups);
 477 }
 478
 479 /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 480 uint32_t ARMMCCodeEmitter::
 481 getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 482                          SmallVectorImpl<MCFixup> &Fixups) const {
 483   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bcc, Fixups);
 484 }
 485
 486 /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 487 uint32_t ARMMCCodeEmitter::
 488 getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 489                         SmallVectorImpl<MCFixup> &Fixups) const {
 490   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cb, Fixups);
 491 }
 492
 493 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 494 /// target.
 495 uint32_t ARMMCCodeEmitter::
 496 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 497                        SmallVectorImpl<MCFixup> &Fixups) const {
 498   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 499   if (Subtarget.isThumb2())
 500     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_branch, Fixups);
 501   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_branch, Fixups);
 502 }
 503
 504 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 505 /// target.
 506 uint32_t ARMMCCodeEmitter::
 507 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 508                    SmallVectorImpl<MCFixup> &Fixups) const {
 509   assert(MI.getOperand(OpIdx).isExpr() && "Unexpected adr target type!");
 510   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_adr_pcrel_12,
 511                                   Fixups);
 512 }
 513
 514 /// getTAddrModeRegRegOpValue - Return encoding info for 'reg + reg' operand.
 515 uint32_t ARMMCCodeEmitter::
 516 getTAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 517                         SmallVectorImpl<MCFixup> &Fixups) const {
 518   const MCOperand &MO1 = MI.getOperand(OpIdx);
 519   const MCOperand &MO2 = MI.getOperand(OpIdx+1);
 520   unsigned Rn = getARMRegisterNumbering(MO1.getReg());
 521   unsigned Rm = getARMRegisterNumbering(MO2.getReg());
 522   return (Rm << 3) | Rn;
 523 }
 524
 525 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 526 uint32_t ARMMCCodeEmitter::
 527 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 528                         SmallVectorImpl<MCFixup> &Fixups) const {
 529   // {17-13} = reg
 530   // {12}    = (U)nsigned (add == '1', sub == '0')
 531   // {11-0}  = imm12
 532   unsigned Reg, Imm12;
 533   bool isAdd = true;
 534   // If The first operand isn't a register, we have a label reference.
 535   const MCOperand &MO = MI.getOperand(OpIdx);
 536   const MCOperand &MO2 = MI.getOperand(OpIdx+1);
 537   if (!MO.isReg() || (MO.getReg() == ARM::PC && MO2.isExpr())) {
 538     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 539     Imm12 = 0;
 540     isAdd = false ; // 'U' bit is set as part of the fixup.
 541
 542     const MCExpr *Expr = 0;
 543     if (!MO.isReg())
 544       Expr = MO.getExpr();
 545     else
 546       Expr = MO2.getExpr();
 547
 548     const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 549     MCFixupKind Kind;
 550     if (Subtarget.isThumb2())
 551       Kind = MCFixupKind(ARM::fixup_t2_ldst_pcrel_12);
 552     else
 553       Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 554     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 555
 556     ++MCNumCPRelocations;
 557   } else
 558     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups);
 559
 560   uint32_t Binary = Imm12 & 0xfff;
 561   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 562   if (isAdd)
 563     Binary |= (1 << 12);
 564   Binary |= (Reg << 13);
 565   return Binary;
 566 }
 567
 568 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 569 /// 'reg +/- imm8<<2' operand.
 570 uint32_t ARMMCCodeEmitter::
 571 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 572                         SmallVectorImpl<MCFixup> &Fixups) const {
 573   // {12-9} = reg
 574   // {8}    = (U)nsigned (add == '1', sub == '0')
 575   // {7-0}  = imm8
 576   unsigned Reg, Imm8;
 577   bool isAdd = true;
 578   // If The first operand isn't a register, we have a label reference.
 579   const MCOperand &MO = MI.getOperand(OpIdx);
 580   if (!MO.isReg()) {
 581     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 582     Imm8 = 0;
 583     isAdd = false ; // 'U' bit is set as part of the fixup.
 584
 585     assert(MO.isExpr() && "Unexpected machine operand type!");
 586     const MCExpr *Expr = MO.getExpr();
 587     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 588     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 589
 590     ++MCNumCPRelocations;
 591   } else
 592     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 593
 594   uint32_t Binary = (Imm8 >> 2) & 0xff;
 595   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 596   if (isAdd)
 597     Binary |= (1 << 8);
 598   Binary |= (Reg << 9);
 599   return Binary;
 600 }
 601
 602 uint32_t ARMMCCodeEmitter::
 603 getMovtImmOpValue(const MCInst &MI, unsigned OpIdx,
 604                   SmallVectorImpl<MCFixup> &Fixups) const {
 605   // {20-16} = imm{15-12}
 606   // {11-0}  = imm{11-0}
 607   const MCOperand &MO = MI.getOperand(OpIdx);
 608   if (MO.isImm()) {
 609     return static_cast<unsigned>(MO.getImm());
 610   } else if (const MCSymbolRefExpr *Expr =
 611              dyn_cast<MCSymbolRefExpr>(MO.getExpr())) {
 612     MCFixupKind Kind;
 613     switch (Expr->getKind()) {
 614     default: assert(0 && "Unsupported ARMFixup");
 615     case MCSymbolRefExpr::VK_ARM_HI16:
 616       Kind = MCFixupKind(ARM::fixup_arm_movt_hi16);
 617       break;
 618     case MCSymbolRefExpr::VK_ARM_LO16:
 619       Kind = MCFixupKind(ARM::fixup_arm_movw_lo16);
 620       break;
 621     }
 622     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 623     return 0;
 624   };
 625   llvm_unreachable("Unsupported MCExpr type in MCOperand!");
 626   return 0;
 627 }
 628
 629 uint32_t ARMMCCodeEmitter::
 630 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 631                     SmallVectorImpl<MCFixup> &Fixups) const {
 632   const MCOperand &MO = MI.getOperand(OpIdx);
 633   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 634   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 635   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 636   unsigned Rm = getARMRegisterNumbering(MO1.getReg());
 637   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
 638   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
 639   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
 640   unsigned SBits = getShiftOp(ShOp);
 641
 642   // {16-13} = Rn
 643   // {12}    = isAdd
 644   // {11-0}  = shifter
 645   //  {3-0}  = Rm
 646   //  {4}    = 0
 647   //  {6-5}  = type
 648   //  {11-7} = imm
 649   uint32_t Binary = Rm;
 650   Binary |= Rn << 13;
 651   Binary |= SBits << 5;
 652   Binary |= ShImm << 7;
 653   if (isAdd)
 654     Binary |= 1 << 12;
 655   return Binary;
 656 }
 657
 658 uint32_t ARMMCCodeEmitter::
 659 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 660                     SmallVectorImpl<MCFixup> &Fixups) const {
 661   // {17-14}  Rn
 662   // {13}     1 == imm12, 0 == Rm
 663   // {12}     isAdd
 664   // {11-0}   imm12/Rm
 665   const MCOperand &MO = MI.getOperand(OpIdx);
 666   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 667   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups);
 668   Binary |= Rn << 14;
 669   return Binary;
 670 }
 671
 672 uint32_t ARMMCCodeEmitter::
 673 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 674                           SmallVectorImpl<MCFixup> &Fixups) const {
 675   // {13}     1 == imm12, 0 == Rm
 676   // {12}     isAdd
 677   // {11-0}   imm12/Rm
 678   const MCOperand &MO = MI.getOperand(OpIdx);
 679   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 680   unsigned Imm = MO1.getImm();
 681   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
 682   bool isReg = MO.getReg() != 0;
 683   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
 684   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
 685   if (isReg) {
 686     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
 687     Binary <<= 7;                    // Shift amount is bits [11:7]
 688     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
 689     Binary |= getARMRegisterNumbering(MO.getReg()); // Rm is bits [3:0]
 690   }
 691   return Binary | (isAdd << 12) | (isReg << 13);
 692 }
 693
 694 uint32_t ARMMCCodeEmitter::
 695 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 696                           SmallVectorImpl<MCFixup> &Fixups) const {
 697   // {9}      1 == imm8, 0 == Rm
 698   // {8}      isAdd
 699   // {7-4}    imm7_4/zero
 700   // {3-0}    imm3_0/Rm
 701   const MCOperand &MO = MI.getOperand(OpIdx);
 702   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 703   unsigned Imm = MO1.getImm();
 704   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 705   bool isImm = MO.getReg() == 0;
 706   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 707   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 708   if (!isImm)
 709     Imm8 = getARMRegisterNumbering(MO.getReg());
 710   return Imm8 | (isAdd << 8) | (isImm << 9);
 711 }
 712
 713 uint32_t ARMMCCodeEmitter::
 714 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 715                     SmallVectorImpl<MCFixup> &Fixups) const {
 716   // {13}     1 == imm8, 0 == Rm
 717   // {12-9}   Rn
 718   // {8}      isAdd
 719   // {7-4}    imm7_4/zero
 720   // {3-0}    imm3_0/Rm
 721   const MCOperand &MO = MI.getOperand(OpIdx);
 722   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 723   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 724   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 725   unsigned Imm = MO2.getImm();
 726   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 727   bool isImm = MO1.getReg() == 0;
 728   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 729   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 730   if (!isImm)
 731     Imm8 = getARMRegisterNumbering(MO1.getReg());
 732   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
 733 }
 734
 735 /// getAddrModeThumbSPOpValue - Encode the t_addrmode_sp operands.
 736 uint32_t ARMMCCodeEmitter::
 737 getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 738                           SmallVectorImpl<MCFixup> &Fixups) const {
 739   // [SP, #imm]
 740   //   {7-0} = imm8
 741   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 742 #if 0  // FIXME: This crashes2003-05-14-initialize-string.c
 743   assert(MI.getOperand(OpIdx).getReg() == ARM::SP &&
 744          "Unexpected base register!");
 745 #endif
 746   // The immediate is already shifted for the implicit zeroes, so no change
 747   // here.
 748   return MO1.getImm() & 0xff;
 749 }
 750
 751 /// getAddrModeSOpValue - Encode the t_addrmode_s# operands.
 752 uint32_t ARMMCCodeEmitter::
 753 getAddrModeSOpValue(const MCInst &MI, unsigned OpIdx,
 754                     SmallVectorImpl<MCFixup> &) const {
 755   // [Rn, Rm]
 756   //   {5-3} = Rm
 757   //   {2-0} = Rn
 758   //
 759   // [Rn, #imm]
 760   //   {7-3} = imm5
 761   //   {2-0} = Rn
 762   const MCOperand &MO = MI.getOperand(OpIdx);
 763   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 764   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 765   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 766   unsigned Imm5 = MO1.getImm();
 767
 768   if (MO2.getReg() != 0)
 769     // Is an immediate.
 770     Imm5 = getARMRegisterNumbering(MO2.getReg());
 771
 772   return ((Imm5 & 0x1f) << 3) | Rn;
 773 }
 774
 775 /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 776 uint32_t ARMMCCodeEmitter::
 777 getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 778                      SmallVectorImpl<MCFixup> &Fixups) const {
 779   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cp, Fixups);
 780 }
 781
 782 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
 783 uint32_t ARMMCCodeEmitter::
 784 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 785                     SmallVectorImpl<MCFixup> &Fixups) const {
 786   // {12-9} = reg
 787   // {8}    = (U)nsigned (add == '1', sub == '0')
 788   // {7-0}  = imm8
 789   unsigned Reg, Imm8;
 790   bool isAdd;
 791   // If The first operand isn't a register, we have a label reference.
 792   const MCOperand &MO = MI.getOperand(OpIdx);
 793   if (!MO.isReg()) {
 794     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 795     Imm8 = 0;
 796     isAdd = false; // 'U' bit is handled as part of the fixup.
 797
 798     assert(MO.isExpr() && "Unexpected machine operand type!");
 799     const MCExpr *Expr = MO.getExpr();
 800     MCFixupKind Kind;
 801     const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 802     if (Subtarget.isThumb2())
 803       Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
 804     else
 805       Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 806     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 807
 808     ++MCNumCPRelocations;
 809   } else {
 810     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 811     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
 812   }
 813
 814   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
 815   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 816   if (isAdd)
 817     Binary |= (1 << 8);
 818   Binary |= (Reg << 9);
 819   return Binary;
 820 }
 821
 822 unsigned ARMMCCodeEmitter::
 823 getSORegOpValue(const MCInst &MI, unsigned OpIdx,
 824                 SmallVectorImpl<MCFixup> &Fixups) const {
 825   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
 826   // shifted. The second is either Rs, the amount to shift by, or reg0 in which
 827   // case the imm contains the amount to shift by.
 828   //
 829   // {3-0} = Rm.
 830   // {4}   = 1 if reg shift, 0 if imm shift
 831   // {6-5} = type
 832   //    If reg shift:
 833   //      {11-8} = Rs
 834   //      {7}    = 0
 835   //    else (imm shift)
 836   //      {11-7} = imm
 837
 838   const MCOperand &MO  = MI.getOperand(OpIdx);
 839   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 840   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 841   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 842
 843   // Encode Rm.
 844   unsigned Binary = getARMRegisterNumbering(MO.getReg());
 845
 846   // Encode the shift opcode.
 847   unsigned SBits = 0;
 848   unsigned Rs = MO1.getReg();
 849   if (Rs) {
 850     // Set shift operand (bit[7:4]).
 851     // LSL - 0001
 852     // LSR - 0011
 853     // ASR - 0101
 854     // ROR - 0111
 855     // RRX - 0110 and bit[11:8] clear.
 856     switch (SOpc) {
 857     default: llvm_unreachable("Unknown shift opc!");
 858     case ARM_AM::lsl: SBits = 0x1; break;
 859     case ARM_AM::lsr: SBits = 0x3; break;
 860     case ARM_AM::asr: SBits = 0x5; break;
 861     case ARM_AM::ror: SBits = 0x7; break;
 862     case ARM_AM::rrx: SBits = 0x6; break;
 863     }
 864   } else {
 865     // Set shift operand (bit[6:4]).
 866     // LSL - 000
 867     // LSR - 010
 868     // ASR - 100
 869     // ROR - 110
 870     switch (SOpc) {
 871     default: llvm_unreachable("Unknown shift opc!");
 872     case ARM_AM::lsl: SBits = 0x0; break;
 873     case ARM_AM::lsr: SBits = 0x2; break;
 874     case ARM_AM::asr: SBits = 0x4; break;
 875     case ARM_AM::ror: SBits = 0x6; break;
 876     }
 877   }
 878
 879   Binary |= SBits << 4;
 880   if (SOpc == ARM_AM::rrx)
 881     return Binary;
 882
 883   // Encode the shift operation Rs or shift_imm (except rrx).
 884   if (Rs) {
 885     // Encode Rs bit[11:8].
 886     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 887     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 888   }
 889
 890   // Encode shift_imm bit[11:7].
 891   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 892 }
 893
 894 unsigned ARMMCCodeEmitter::
 895 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 896                 SmallVectorImpl<MCFixup> &Fixups) const {
 897   const MCOperand &MO1 = MI.getOperand(OpNum);
 898   const MCOperand &MO2 = MI.getOperand(OpNum+1);
 899   const MCOperand &MO3 = MI.getOperand(OpNum+2);
 900
 901   // Encoded as [Rn, Rm, imm].
 902   // FIXME: Needs fixup support.
 903   unsigned Value = getARMRegisterNumbering(MO1.getReg());
 904   Value <<= 4;
 905   Value |= getARMRegisterNumbering(MO2.getReg());
 906   Value <<= 2;
 907   Value |= MO3.getImm();
 908
 909   return Value;
 910 }
 911
 912 unsigned ARMMCCodeEmitter::
 913 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 914                          SmallVectorImpl<MCFixup> &Fixups) const {
 915   const MCOperand &MO1 = MI.getOperand(OpNum);
 916   const MCOperand &MO2 = MI.getOperand(OpNum+1);
 917
 918   // FIXME: Needs fixup support.
 919   unsigned Value = getARMRegisterNumbering(MO1.getReg());
 920
 921   // Even though the immediate is 8 bits long, we need 9 bits in order
 922   // to represent the (inverse of the) sign bit.
 923   Value <<= 9;
 924   int32_t tmp = (int32_t)MO2.getImm();
 925   if (tmp < 0)
 926     tmp = abs(tmp);
 927   else
 928     Value |= 256; // Set the ADD bit
 929   Value |= tmp & 255;
 930   return Value;
 931 }
 932
 933 unsigned ARMMCCodeEmitter::
 934 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 935                          SmallVectorImpl<MCFixup> &Fixups) const {
 936   const MCOperand &MO1 = MI.getOperand(OpNum);
 937
 938   // FIXME: Needs fixup support.
 939   unsigned Value = 0;
 940   int32_t tmp = (int32_t)MO1.getImm();
 941   if (tmp < 0)
 942     tmp = abs(tmp);
 943   else
 944     Value |= 256; // Set the ADD bit
 945   Value |= tmp & 255;
 946   return Value;
 947 }
 948
 949 unsigned ARMMCCodeEmitter::
 950 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 951                          SmallVectorImpl<MCFixup> &Fixups) const {
 952   const MCOperand &MO1 = MI.getOperand(OpNum);
 953
 954   // FIXME: Needs fixup support.
 955   unsigned Value = 0;
 956   int32_t tmp = (int32_t)MO1.getImm();
 957   if (tmp < 0)
 958     tmp = abs(tmp);
 959   else
 960     Value |= 4096; // Set the ADD bit
 961   Value |= tmp & 4095;
 962   return Value;
 963 }
 964
 965 unsigned ARMMCCodeEmitter::
 966 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
 967                 SmallVectorImpl<MCFixup> &Fixups) const {
 968   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
 969   // shifted. The second is the amount to shift by.
 970   //
 971   // {3-0} = Rm.
 972   // {4}   = 0
 973   // {6-5} = type
 974   // {11-7} = imm
 975
 976   const MCOperand &MO  = MI.getOperand(OpIdx);
 977   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 978   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
 979
 980   // Encode Rm.
 981   unsigned Binary = getARMRegisterNumbering(MO.getReg());
 982
 983   // Encode the shift opcode.
 984   unsigned SBits = 0;
 985   // Set shift operand (bit[6:4]).
 986   // LSL - 000
 987   // LSR - 010
 988   // ASR - 100
 989   // ROR - 110
 990   switch (SOpc) {
 991   default: llvm_unreachable("Unknown shift opc!");
 992   case ARM_AM::lsl: SBits = 0x0; break;
 993   case ARM_AM::lsr: SBits = 0x2; break;
 994   case ARM_AM::asr: SBits = 0x4; break;
 995   case ARM_AM::ror: SBits = 0x6; break;
 996   }
 997
 998   Binary |= SBits << 4;
 999   if (SOpc == ARM_AM::rrx)
1000     return Binary;
1001
1002   // Encode shift_imm bit[11:7].
1003   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1004 }
1005
1006 unsigned ARMMCCodeEmitter::
1007 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
1008                                SmallVectorImpl<MCFixup> &Fixups) const {
1009   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
1010   // msb of the mask.
1011   const MCOperand &MO = MI.getOperand(Op);
1012   uint32_t v = ~MO.getImm();
1013   uint32_t lsb = CountTrailingZeros_32(v);
1014   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
1015   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
1016   return lsb | (msb << 5);
1017 }
1018
1019 unsigned ARMMCCodeEmitter::
1020 getRegisterListOpValue(const MCInst &MI, unsigned Op,
1021                        SmallVectorImpl<MCFixup> &Fixups) const {
1022   // VLDM/VSTM:
1023   //   {12-8} = Vd
1024   //   {7-0}  = Number of registers
1025   //
1026   // LDM/STM:
1027   //   {15-0}  = Bitfield of GPRs.
1028   unsigned Reg = MI.getOperand(Op).getReg();
1029   bool SPRRegs = ARM::SPRRegClass.contains(Reg);
1030   bool DPRRegs = ARM::DPRRegClass.contains(Reg);
1031
1032   unsigned Binary = 0;
1033
1034   if (SPRRegs || DPRRegs) {
1035     // VLDM/VSTM
1036     unsigned RegNo = getARMRegisterNumbering(Reg);
1037     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
1038     Binary |= (RegNo & 0x1f) << 8;
1039     if (SPRRegs)
1040       Binary |= NumRegs;
1041     else
1042       Binary |= NumRegs * 2;
1043   } else {
1044     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
1045       unsigned RegNo = getARMRegisterNumbering(MI.getOperand(I).getReg());
1046       Binary |= 1 << RegNo;
1047     }
1048   }
1049
1050   return Binary;
1051 }
1052
1053 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
1054 /// with the alignment operand.
1055 unsigned ARMMCCodeEmitter::
1056 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
1057                            SmallVectorImpl<MCFixup> &Fixups) const {
1058   const MCOperand &Reg = MI.getOperand(Op);
1059   const MCOperand &Imm = MI.getOperand(Op + 1);
1060
1061   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1062   unsigned Align = 0;
1063
1064   switch (Imm.getImm()) {
1065   default: break;
1066   case 2:
1067   case 4:
1068   case 8:  Align = 0x01; break;
1069   case 16: Align = 0x02; break;
1070   case 32: Align = 0x03; break;
1071   }
1072
1073   return RegNo | (Align << 4);
1074 }
1075
1076 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
1077 /// alignment operand for use in VLD-dup instructions.  This is the same as
1078 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
1079 /// different for VLD4-dup.
1080 unsigned ARMMCCodeEmitter::
1081 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
1082                               SmallVectorImpl<MCFixup> &Fixups) const {
1083   const MCOperand &Reg = MI.getOperand(Op);
1084   const MCOperand &Imm = MI.getOperand(Op + 1);
1085
1086   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1087   unsigned Align = 0;
1088
1089   switch (Imm.getImm()) {
1090   default: break;
1091   case 2:
1092   case 4:
1093   case 8:  Align = 0x01; break;
1094   case 16: Align = 0x03; break;
1095   }
1096
1097   return RegNo | (Align << 4);
1098 }
1099
1100 unsigned ARMMCCodeEmitter::
1101 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
1102                           SmallVectorImpl<MCFixup> &Fixups) const {
1103   const MCOperand &MO = MI.getOperand(Op);
1104   if (MO.getReg() == 0) return 0x0D;
1105   return MO.getReg();
1106 }
1107
1108 void ARMMCCodeEmitter::
1109 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1110                   SmallVectorImpl<MCFixup> &Fixups) const {
1111   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
1112   // Pseudo instructions don't get encoded.
1113   const TargetInstrDesc &Desc = TII.get(MI.getOpcode());
1114   uint64_t TSFlags = Desc.TSFlags;
1115   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1116     return;
1117   int Size;
1118   // Basic size info comes from the TSFlags field.
1119   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
1120   default: llvm_unreachable("Unexpected instruction size!");
1121   case ARMII::Size2Bytes: Size = 2; break;
1122   case ARMII::Size4Bytes: Size = 4; break;
1123   }
1124   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups);
1125   // Thumb 32-bit wide instructions need to be have the high order halfword
1126   // emitted first.
1127   if (Subtarget.isThumb() && Size == 4) {
1128     EmitConstant(Binary >> 16, 2, OS);
1129     EmitConstant(Binary & 0xffff, 2, OS);
1130   } else
1131     EmitConstant(Binary, Size, OS);
1132   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1133 }
1134
1135 #include "ARMGenMCCodeEmitter.inc"