lib/Target/ARM/ARMMul.cpp

   1 //===-- ARMMul.cpp - Define TargetMachine for A5CRM -----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // Modify the ARM multiplication instructions so that Rd and Rm are distinct
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "ARM.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "llvm/CodeGen/MachineFunctionPass.h"
  19 #include "llvm/Support/Compiler.h"
  20
  21 using namespace llvm;
  22
  23 namespace {
  24   class VISIBILITY_HIDDEN FixMul : public MachineFunctionPass {
  25     virtual bool runOnMachineFunction(MachineFunction &MF);
  26   };
  27 }
  28
  29 FunctionPass *llvm::createARMFixMulPass() { return new FixMul(); }
  30
  31 bool FixMul::runOnMachineFunction(MachineFunction &MF) {
  32   bool Changed = false;
  33
  34   for (MachineFunction::iterator BB = MF.begin(), E = MF.end();
  35        BB != E; ++BB) {
  36     MachineBasicBlock &MBB = *BB;
  37
  38     for (MachineBasicBlock::iterator I = MBB.begin(), E = MBB.end();
  39          I != E; ++I) {
  40       MachineInstr *MI = I;
  41
  42       if (MI->getOpcode() == ARM::MUL) {
  43         MachineOperand &RdOp = MI->getOperand(0);
  44         MachineOperand &RmOp = MI->getOperand(1);
  45         MachineOperand &RsOp = MI->getOperand(2);
  46
  47         unsigned Rd = RdOp.getReg();
  48         unsigned Rm = RmOp.getReg();
  49         unsigned Rs = RsOp.getReg();
  50
  51         if(Rd == Rm) {
  52           Changed = true;
  53           if (Rd != Rs) {
  54             //Rd and Rm must be distinct, but Rd can be equal to Rs.
  55             //Swap Rs and Rm
  56             RmOp.setReg(Rs);
  57             RsOp.setReg(Rm);
  58           } else {
  59             BuildMI(MBB, I, ARM::MOV, 3, ARM::R12).addReg(Rm).addImm(0)
  60               .addImm(ARMShift::LSL);
  61             RmOp.setReg(ARM::R12);
  62           }
  63         }
  64       }
  65     }
  66   }
  67
  68   return Changed;
  69 }