lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineLocation.h"
  25 #include "llvm/Target/TargetFrameInfo.h"
  26 #include "llvm/Target/TargetMachine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Type.h"
  29 #include "llvm/ADT/SmallVector.h"
  30 #include "llvm/ADT/STLExtras.h"
  31 #include <algorithm>
  32 #include <iostream>
  33 using namespace llvm;
  34
  35 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  36   using namespace ARM;
  37   switch (RegEnum) {
  38   case R0:  case S0:  case D0:  return 0;
  39   case R1:  case S1:  case D1:  return 1;
  40   case R2:  case S2:  case D2:  return 2;
  41   case R3:  case S3:  case D3:  return 3;
  42   case R4:  case S4:  case D4:  return 4;
  43   case R5:  case S5:  case D5:  return 5;
  44   case R6:  case S6:  case D6:  return 6;
  45   case R7:  case S7:  case D7:  return 7;
  46   case R8:  case S8:  case D8:  return 8;
  47   case R9:  case S9:  case D9:  return 9;
  48   case R10: case S10: case D10: return 10;
  49   case R11: case S11: case D11: return 11;
  50   case R12: case S12: case D12: return 12;
  51   case SP:  case S13: case D13: return 13;
  52   case LR:  case S14: case D14: return 14;
  53   case PC:  case S15: case D15: return 15;
  54   case S16: return 16;
  55   case S17: return 17;
  56   case S18: return 18;
  57   case S19: return 19;
  58   case S20: return 20;
  59   case S21: return 21;
  60   case S22: return 22;
  61   case S23: return 23;
  62   case S24: return 24;
  63   case S25: return 25;
  64   case S26: return 26;
  65   case S27: return 27;
  66   case S28: return 28;
  67   case S29: return 29;
  68   case S30: return 30;
  69   case S31: return 31;
  70   default:
  71     std::cerr << "Unknown ARM register!\n";
  72     abort();
  73   }
  74 }
  75
  76 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  77                                  const ARMSubtarget &sti)
  78   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  79     TII(tii), STI(sti),
  80     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  81 }
  82
  83 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  84                                                 MachineBasicBlock::iterator MI,
  85                                 const std::vector<CalleeSavedInfo> &CSI) const {
  86   MachineFunction &MF = *MBB.getParent();
  87   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  88   if (!AFI->isThumbFunction() || CSI.empty())
  89     return false;
  90
  91   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  92   for (unsigned i = CSI.size(); i != 0; --i)
  93     MIB.addReg(CSI[i-1].getReg());
  94   return true;
  95 }
  96
  97 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
  98                                                  MachineBasicBlock::iterator MI,
  99                                 const std::vector<CalleeSavedInfo> &CSI) const {
 100   MachineFunction &MF = *MBB.getParent();
 101   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 102   if (!AFI->isThumbFunction() || CSI.empty())
 103     return false;
 104
 105   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 106   MBB.insert(MI, PopMI);
 107   for (unsigned i = CSI.size(); i != 0; --i) {
 108     unsigned Reg = CSI[i-1].getReg();
 109     if (Reg == ARM::LR) {
 110       Reg = ARM::PC;
 111       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 112       MBB.erase(MI);
 113     }
 114     PopMI->addRegOperand(Reg, true);
 115   }
 116   return true;
 117 }
 118
 119 void ARMRegisterInfo::
 120 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 121                     unsigned SrcReg, int FI,
 122                     const TargetRegisterClass *RC) const {
 123   if (RC == ARM::GPRRegisterClass) {
 124     MachineFunction &MF = *MBB.getParent();
 125     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 126     if (AFI->isThumbFunction())
 127       BuildMI(MBB, I, TII.get(ARM::tSTRspi)).addReg(SrcReg)
 128         .addFrameIndex(FI).addImm(0);
 129     else
 130       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 131           .addFrameIndex(FI).addReg(0).addImm(0);
 132   } else if (RC == ARM::DPRRegisterClass) {
 133     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 134     .addFrameIndex(FI).addImm(0);
 135   } else {
 136     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 137     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 138       .addFrameIndex(FI).addImm(0);
 139   }
 140 }
 141
 142 void ARMRegisterInfo::
 143 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 144                      unsigned DestReg, int FI,
 145                      const TargetRegisterClass *RC) const {
 146   if (RC == ARM::GPRRegisterClass) {
 147     MachineFunction &MF = *MBB.getParent();
 148     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 149     if (AFI->isThumbFunction())
 150       BuildMI(MBB, I, TII.get(ARM::tLDRspi), DestReg)
 151         .addFrameIndex(FI).addImm(0);
 152     else
 153       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 154       .addFrameIndex(FI).addReg(0).addImm(0);
 155   } else if (RC == ARM::DPRRegisterClass) {
 156     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 157       .addFrameIndex(FI).addImm(0);
 158   } else {
 159     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 160     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 161       .addFrameIndex(FI).addImm(0);
 162   }
 163 }
 164
 165 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 166                                    MachineBasicBlock::iterator I,
 167                                    unsigned DestReg, unsigned SrcReg,
 168                                    const TargetRegisterClass *RC) const {
 169   if (RC == ARM::GPRRegisterClass) {
 170     MachineFunction &MF = *MBB.getParent();
 171     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 172     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 173             DestReg).addReg(SrcReg);
 174   } else if (RC == ARM::SPRRegisterClass)
 175     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 176   else if (RC == ARM::DPRRegisterClass)
 177     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 178   else
 179     abort();
 180 }
 181
 182 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 183                                                  unsigned OpNum, int FI) const {
 184   unsigned Opc = MI->getOpcode();
 185   MachineInstr *NewMI = NULL;
 186   switch (Opc) {
 187   default: break;
 188   case ARM::MOVrr: {
 189     if (OpNum == 0) { // move -> store
 190       unsigned SrcReg = MI->getOperand(1).getReg();
 191       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 192         .addReg(0).addImm(0);
 193     } else {          // move -> load
 194       unsigned DstReg = MI->getOperand(0).getReg();
 195       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 196         .addImm(0);
 197     }
 198     break;
 199   }
 200   case ARM::tMOVrr: {
 201     if (OpNum == 0) { // move -> store
 202       unsigned SrcReg = MI->getOperand(1).getReg();
 203       NewMI = BuildMI(TII.get(ARM::tSTRspi)).addReg(SrcReg).addFrameIndex(FI)
 204         .addImm(0);
 205     } else {          // move -> load
 206       unsigned DstReg = MI->getOperand(0).getReg();
 207       NewMI = BuildMI(TII.get(ARM::tLDRspi), DstReg).addFrameIndex(FI)
 208         .addImm(0);
 209     }
 210     break;
 211   }
 212   case ARM::FCPYS: {
 213     if (OpNum == 0) { // move -> store
 214       unsigned SrcReg = MI->getOperand(1).getReg();
 215       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 216         .addImm(0);
 217     } else {          // move -> load
 218       unsigned DstReg = MI->getOperand(0).getReg();
 219       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 220     }
 221     break;
 222   }
 223   case ARM::FCPYD: {
 224     if (OpNum == 0) { // move -> store
 225       unsigned SrcReg = MI->getOperand(1).getReg();
 226       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 227         .addImm(0);
 228     } else {          // move -> load
 229       unsigned DstReg = MI->getOperand(0).getReg();
 230       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 231     }
 232     break;
 233   }
 234   }
 235
 236   if (NewMI)
 237     NewMI->copyKillDeadInfo(MI);
 238   return NewMI;
 239 }
 240
 241 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 242   static const unsigned CalleeSavedRegs[] = {
 243     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 244     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 245
 246     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 247     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 248     0
 249   };
 250
 251   static const unsigned DarwinCalleeSavedRegs[] = {
 252     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 253     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 254
 255     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 256     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 257     0
 258   };
 259   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 260 }
 261
 262 const TargetRegisterClass* const *
 263 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 264   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 265     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 266     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 267     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 268
 269     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 270     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 271     0
 272   };
 273   return CalleeSavedRegClasses;
 274 }
 275
 276 /// hasFP - Return true if the specified function should have a dedicated frame
 277 /// pointer register.  This is true if the function has variable sized allocas
 278 /// or if frame pointer elimination is disabled.
 279 ///
 280 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 281   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 282 }
 283
 284 /// emitARMRegPlusImmediate - Emit a series of instructions to materialize
 285 /// a destreg = basereg + immediate in ARM code.
 286 static
 287 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 288                              MachineBasicBlock::iterator &MBBI,
 289                              unsigned DestReg, unsigned BaseReg,
 290                              int NumBytes, const TargetInstrInfo &TII) {
 291   bool isSub = NumBytes < 0;
 292   if (isSub) NumBytes = -NumBytes;
 293
 294   while (NumBytes) {
 295     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 296     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 297     assert(ThisVal && "Didn't extract field correctly");
 298
 299     // We will handle these bits from offset, clear them.
 300     NumBytes &= ~ThisVal;
 301
 302     // Get the properly encoded SOImmVal field.
 303     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 304     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 305
 306     // Build the new ADD / SUB.
 307     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 308       .addReg(BaseReg).addImm(SOImmVal);
 309     BaseReg = DestReg;
 310   }
 311 }
 312
 313 /// isLowRegister - Returns true if the register is low register r0-r7.
 314 ///
 315 static bool isLowRegister(unsigned Reg) {
 316   using namespace ARM;
 317   switch (Reg) {
 318   case R0:  case R1:  case R2:  case R3:
 319   case R4:  case R5:  case R6:  case R7:
 320     return true;
 321   default:
 322     return false;
 323   }
 324 }
 325
 326 /// emitThumbRegPlusImmediate - Emit a series of instructions to materialize
 327 /// a destreg = basereg + immediate in Thumb code.
 328 static
 329 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 330                                MachineBasicBlock::iterator &MBBI,
 331                                unsigned DestReg, unsigned BaseReg,
 332                                int NumBytes, const TargetInstrInfo &TII) {
 333   bool isSub = NumBytes < 0;
 334   unsigned Bytes = (unsigned)NumBytes;
 335   if (isSub) Bytes = -NumBytes;
 336   bool isMul4 = (Bytes & 3) == 0;
 337   bool isTwoAddr = false;
 338   unsigned NumBits = 1;
 339   unsigned Scale = 1;
 340   unsigned Opc = 0;
 341   unsigned ExtraOpc = 0;
 342
 343   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 344     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 345     NumBits = 7;
 346     Scale = 4;
 347     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 348     isTwoAddr = true;
 349   } else if (!isSub && BaseReg == ARM::SP) {
 350     // r1 = add sp, 403
 351     // =>
 352     // r1 = add sp, 100 * 4
 353     // r1 = add r1, 3
 354     if (!isMul4) {
 355       Bytes &= ~3;
 356       ExtraOpc = ARM::tADDi3;
 357     }
 358     NumBits = 8;
 359     Scale = 4;
 360     Opc = ARM::tADDrSPi;
 361   } else {
 362     if (DestReg != BaseReg) {
 363       if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 364         // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 365         unsigned Chunk = (1 << 3) - 1;
 366         unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 367         Bytes -= ThisVal;
 368         BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 369           .addReg(BaseReg).addImm(ThisVal);
 370       } else {
 371         BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 372       }
 373       BaseReg = DestReg;
 374     }
 375     NumBits = 8;
 376     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 377     isTwoAddr = true;
 378   }
 379
 380   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 381   while (Bytes) {
 382     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 383     Bytes -= ThisVal;
 384     ThisVal /= Scale;
 385     // Build the new tADD / tSUB.
 386     if (isTwoAddr)
 387       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 388     else {
 389       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 390       BaseReg = DestReg;
 391
 392       if (Opc == ARM::tADDrSPi) {
 393         // r4 = add sp, imm
 394         // r4 = add r4, imm
 395         // ...
 396         NumBits = 8;
 397         Scale = 1;
 398         Chunk = ((1 << NumBits) - 1) * Scale;
 399         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 400         isTwoAddr = true;
 401       }
 402     }
 403   }
 404
 405   if (ExtraOpc)
 406     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 407       .addImm(((unsigned)NumBytes) & 3);
 408 }
 409
 410 static
 411 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 412                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 413   if (isThumb)
 414     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 415   else
 416     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 417 }
 418
 419 void ARMRegisterInfo::
 420 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 421                               MachineBasicBlock::iterator I) const {
 422   if (hasFP(MF)) {
 423     // If we have alloca, convert as follows:
 424     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 425     // ADJCALLSTACKUP   -> add, sp, sp, amount
 426     MachineInstr *Old = I;
 427     unsigned Amount = Old->getOperand(0).getImmedValue();
 428     if (Amount != 0) {
 429       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 430       // We need to keep the stack aligned properly.  To do this, we round the
 431       // amount of space needed for the outgoing arguments up to the next
 432       // alignment boundary.
 433       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 434       Amount = (Amount+Align-1)/Align*Align;
 435
 436       // Replace the pseudo instruction with a new instruction...
 437       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 438         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 439       } else {
 440         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 441         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 442       }
 443     }
 444   }
 445   MBB.erase(I);
 446 }
 447
 448 /// emitThumbConstant - Emit a series of instructions to materialize a
 449 /// constant.
 450 static void emitThumbConstant(MachineBasicBlock &MBB,
 451                               MachineBasicBlock::iterator &MBBI,
 452                               unsigned DestReg, int Imm,
 453                               const TargetInstrInfo &TII) {
 454   bool isSub = Imm < 0;
 455   if (isSub) Imm = -Imm;
 456
 457   int Chunk = (1 << 8) - 1;
 458   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 459   Imm -= ThisVal;
 460   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 461   if (Imm > 0)
 462     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 463   if (isSub)
 464     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 465 }
 466
 467 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 468   unsigned i = 0;
 469   MachineInstr &MI = *II;
 470   MachineBasicBlock &MBB = *MI.getParent();
 471   MachineFunction &MF = *MBB.getParent();
 472   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 473   bool isThumb = AFI->isThumbFunction();
 474
 475   while (!MI.getOperand(i).isFrameIndex()) {
 476     ++i;
 477     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 478   }
 479
 480   unsigned FrameReg = ARM::SP;
 481   int FrameIndex = MI.getOperand(i).getFrameIndex();
 482   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 483                MF.getFrameInfo()->getStackSize();
 484
 485   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 486     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 487   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 488     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 489   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 490     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 491   else if (hasFP(MF)) {
 492     // There is alloca()'s in this function, must reference off the frame
 493     // pointer instead.
 494     FrameReg = getFrameRegister(MF);
 495     if (STI.isTargetDarwin())
 496       Offset -= AFI->getFramePtrSpillOffset();
 497   }
 498
 499   unsigned Opcode = MI.getOpcode();
 500   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 501   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 502   bool isSub = false;
 503
 504   if (Opcode == ARM::ADDri) {
 505     Offset += MI.getOperand(i+1).getImm();
 506     if (Offset == 0) {
 507       // Turn it into a move.
 508       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 509       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 510       MI.RemoveOperand(i+1);
 511       return;
 512     } else if (Offset < 0) {
 513       Offset = -Offset;
 514       isSub = true;
 515       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 516     }
 517
 518     // Common case: small offset, fits into instruction.
 519     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 520     if (ImmedOffset != -1) {
 521       // Replace the FrameIndex with sp / fp
 522       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 523       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 524       return;
 525     }
 526
 527     // Otherwise, we fallback to common code below to form the imm offset with
 528     // a sequence of ADDri instructions.  First though, pull as much of the imm
 529     // into this ADDri as possible.
 530     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 531     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 532
 533     // We will handle these bits from offset, clear them.
 534     Offset &= ~ThisImmVal;
 535
 536     // Get the properly encoded SOImmVal field.
 537     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 538     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 539     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 540   } else if (Opcode == ARM::tADDrSPi) {
 541     Offset += MI.getOperand(i+1).getImm();
 542     assert((Offset & 3) == 0 &&
 543            "add/sub sp, #imm immediate must be multiple of 4!");
 544     Offset >>= 2;
 545     if (Offset == 0) {
 546       // Turn it into a move.
 547       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 548       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 549       MI.RemoveOperand(i+1);
 550       return;
 551     }
 552
 553     // Common case: small offset, fits into instruction.
 554     if ((Offset & ~255U) == 0) {
 555       // Replace the FrameIndex with sp / fp
 556       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 557       MI.getOperand(i+1).ChangeToImmediate(Offset);
 558       return;
 559     }
 560
 561     unsigned DestReg = MI.getOperand(0).getReg();
 562     if (Offset > 0) {
 563       // Translate r0 = add sp, imm to
 564       // r0 = add sp, 255*4
 565       // r0 = add r0, (imm - 255*4)
 566       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 567       MI.getOperand(i+1).ChangeToImmediate(255);
 568       Offset = (Offset - 255) << 2;
 569       MachineBasicBlock::iterator NII = next(II);
 570       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 571     } else {
 572       // Translate r0 = add sp, -imm to
 573       // r0 = -imm (this is then translated into a series of instructons)
 574       // r0 = add r0, sp
 575       Offset <<= 2;
 576       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 577       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 578       MI.getOperand(i).ChangeToRegister(DestReg, false);
 579       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 580     }
 581     return;
 582   } else {
 583     unsigned ImmIdx = 0;
 584     int InstrOffs = 0;
 585     unsigned NumBits = 0;
 586     unsigned Scale = 1;
 587     switch (AddrMode) {
 588     case ARMII::AddrMode2: {
 589       ImmIdx = i+2;
 590       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 591       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 592         InstrOffs *= -1;
 593       NumBits = 12;
 594       break;
 595     }
 596     case ARMII::AddrMode3: {
 597       ImmIdx = i+2;
 598       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 599       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 600         InstrOffs *= -1;
 601       NumBits = 8;
 602       break;
 603     }
 604     case ARMII::AddrMode5: {
 605       ImmIdx = i+1;
 606       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 607       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 608         InstrOffs *= -1;
 609       NumBits = 8;
 610       Scale = 4;
 611       break;
 612     }
 613     case ARMII::AddrModeTs: {
 614       ImmIdx = i+1;
 615       InstrOffs = MI.getOperand(ImmIdx).getImm();
 616       NumBits = 8;
 617       Scale = 4;
 618       break;
 619     }
 620     default:
 621       std::cerr << "Unsupported addressing mode!\n";
 622       abort();
 623       break;
 624     }
 625
 626     Offset += InstrOffs * Scale;
 627     assert((Scale == 1 || (Offset & (Scale-1)) == 0) &&
 628            "Can't encode this offset!");
 629     if (Offset < 0) {
 630       Offset = -Offset;
 631       isSub = true;
 632     }
 633
 634     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 635     int ImmedOffset = Offset / Scale;
 636     unsigned Mask = (1 << NumBits) - 1;
 637     if ((unsigned)Offset <= Mask * Scale) {
 638       // Replace the FrameIndex with sp
 639       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 640       if (isSub)
 641         ImmedOffset |= 1 << NumBits;
 642       ImmOp.ChangeToImmediate(ImmedOffset);
 643       return;
 644     }
 645
 646     // Otherwise, it didn't fit.  Pull in what we can to simplify the immediate.
 647     if (AddrMode == ARMII::AddrModeTs) {
 648       // Thumb tLDRspi, tSTRspi. These will change to instructions that use a
 649       // different base register.
 650       NumBits = 5;
 651       Mask = (1 << NumBits) - 1;
 652     }
 653
 654     ImmedOffset = ImmedOffset & Mask;
 655     if (isSub)
 656       ImmedOffset |= 1 << NumBits;
 657     ImmOp.ChangeToImmediate(ImmedOffset);
 658     Offset &= ~(Mask*Scale);
 659   }
 660
 661   // If we get here, the immediate doesn't fit into the instruction.  We folded
 662   // as much as possible above, handle the rest, providing a register that is
 663   // SP+LargeImm.
 664   assert(Offset && "This code isn't needed if offset already handled!");
 665
 666   if (isThumb) {
 667     if (TII.isLoad(Opcode)) {
 668       // Use the destination register to materialize sp + offset.
 669       unsigned TmpReg = MI.getOperand(0).getReg();
 670       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 671                                 isSub ? -Offset : Offset, TII);
 672       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 673       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 674       MI.addRegOperand(0, false); // tLDR has an extra register operand.
 675     } else if (TII.isStore(Opcode)) {
 676       // FIXME! This is horrific!!! We need register scavenging.
 677       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 678       // also a ABI register so it's possible that is is the register that is
 679       // being storing here. If that's the case, we do the following:
 680       // r12 = r2
 681       // Use r2 to materialize sp + offset
 682       // str r12, r2
 683       // r2 = r12
 684       unsigned ValReg = MI.getOperand(0).getReg();
 685       unsigned TmpReg = ARM::R3;
 686       if (ValReg == ARM::R3) {
 687         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 688         TmpReg = ARM::R2;
 689       }
 690       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 691                                 isSub ? -Offset : Offset, TII);
 692       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 693       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 694       MI.addRegOperand(0, false); // tSTR has an extra register operand.
 695       if (ValReg == ARM::R3)
 696         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 697     } else
 698       assert(false && "Unexpected opcode!");
 699   } else {
 700     // Insert a set of r12 with the full address: r12 = sp + offset
 701     // If the offset we have is too large to fit into the instruction, we need
 702     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 703     // out of 'Offset'.
 704     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 705                             isSub ? -Offset : Offset, TII);
 706     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 707   }
 708 }
 709
 710 void ARMRegisterInfo::
 711 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 712   // This tells PEI to spill the FP as if it is any other callee-save register
 713   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 714   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 715   // to combine multiple loads / stores.
 716   bool CanEliminateFrame = true;
 717   bool CS1Spilled = false;
 718   bool LRSpilled = false;
 719   unsigned NumGPRSpills = 0;
 720   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 721   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 722
 723   // Don't spill FP if the frame can be eliminated. This is determined
 724   // by scanning the callee-save registers to see if any is used.
 725   const unsigned *CSRegs = getCalleeSavedRegs();
 726   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 727   for (unsigned i = 0; CSRegs[i]; ++i) {
 728     unsigned Reg = CSRegs[i];
 729     bool Spilled = false;
 730     if (MF.isPhysRegUsed(Reg)) {
 731       Spilled = true;
 732       CanEliminateFrame = false;
 733     } else {
 734       // Check alias registers too.
 735       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 736         if (MF.isPhysRegUsed(*Aliases)) {
 737           Spilled = true;
 738           CanEliminateFrame = false;
 739         }
 740       }
 741     }
 742
 743     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 744       if (Spilled) {
 745         NumGPRSpills++;
 746
 747         if (!STI.isTargetDarwin()) {
 748           if (Reg == ARM::LR)
 749             LRSpilled = true;
 750           else
 751             CS1Spilled = true;
 752           continue;
 753         }
 754
 755         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 756         switch (Reg) {
 757         case ARM::LR:
 758           LRSpilled = true;
 759           // Fallthrough
 760         case ARM::R4:
 761         case ARM::R5:
 762         case ARM::R6:
 763         case ARM::R7:
 764           CS1Spilled = true;
 765           break;
 766         default:
 767           break;
 768         }
 769       } else {
 770         if (!STI.isTargetDarwin()) {
 771           UnspilledCS1GPRs.push_back(Reg);
 772           continue;
 773         }
 774
 775         switch (Reg) {
 776         case ARM::R4:
 777         case ARM::R5:
 778         case ARM::R6:
 779         case ARM::R7:
 780         case ARM::LR:
 781           UnspilledCS1GPRs.push_back(Reg);
 782           break;
 783         default:
 784           UnspilledCS2GPRs.push_back(Reg);
 785           break;
 786         }
 787       }
 788     }
 789   }
 790
 791   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 792   bool ForceLRSpill = false;
 793   if (!LRSpilled && AFI->isThumbFunction()) {
 794     unsigned FnSize = ARM::GetFunctionSize(MF);
 795     // Force LR spill if the Thumb function size is > 2048. This enables the
 796     // use of BL to implement far jump. If it turns out that it's not needed
 797     // the branch fix up path will undo it.
 798     if (FnSize >= (1 << 11)) {
 799       CanEliminateFrame = false;
 800       ForceLRSpill = true;
 801     }
 802   }
 803
 804   if (!CanEliminateFrame) {
 805     AFI->setHasStackFrame(true);
 806
 807     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 808     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 809     if (!LRSpilled && CS1Spilled) {
 810       MF.changePhyRegUsed(ARM::LR, true);
 811       NumGPRSpills++;
 812       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 813                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 814       ForceLRSpill = false;
 815     }
 816
 817     if (STI.isTargetDarwin()) {
 818       MF.changePhyRegUsed(FramePtr, true);
 819       NumGPRSpills++;
 820     }
 821
 822     // If stack and double are 8-byte aligned and we are spilling an odd number
 823     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 824     // the integer and double callee save areas.
 825     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 826     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 827       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 828         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 829       else if (!UnspilledCS2GPRs.empty())
 830         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 831     }
 832   }
 833
 834   if (ForceLRSpill) {
 835     MF.changePhyRegUsed(ARM::LR, true);
 836     AFI->setLRIsForceSpilled(true);
 837   }
 838 }
 839
 840 /// Move iterator pass the next bunch of callee save load / store ops for
 841 /// the particular spill area (1: integer area 1, 2: integer area 2,
 842 /// 3: fp area, 0: don't care).
 843 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
 844                                    MachineBasicBlock::iterator &MBBI,
 845                                    int Opc, unsigned Area,
 846                                    const ARMSubtarget &STI) {
 847   while (MBBI != MBB.end() &&
 848          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
 849     if (Area != 0) {
 850       bool Done = false;
 851       unsigned Category = 0;
 852       switch (MBBI->getOperand(0).getReg()) {
 853       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
 854       case ARM::LR:
 855         Category = 1;
 856         break;
 857       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
 858         Category = STI.isTargetDarwin() ? 2 : 1;
 859         break;
 860       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
 861       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
 862         Category = 3;
 863         break;
 864       default:
 865         Done = true;
 866         break;
 867       }
 868       if (Done || Category != Area)
 869         break;
 870     }
 871
 872     ++MBBI;
 873   }
 874 }
 875
 876 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
 877   MachineBasicBlock &MBB = MF.front();
 878   MachineBasicBlock::iterator MBBI = MBB.begin();
 879   MachineFrameInfo  *MFI = MF.getFrameInfo();
 880   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 881   bool isThumb = AFI->isThumbFunction();
 882   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 883   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 884   unsigned NumBytes = MFI->getStackSize();
 885   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 886
 887   // Determine the sizes of each callee-save spill areas and record which frame
 888   // belongs to which callee-save spill areas.
 889   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 890   int FramePtrSpillFI = 0;
 891   if (AFI->hasStackFrame()) {
 892     if (VARegSaveSize)
 893       emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
 894
 895     for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 896       unsigned Reg = CSI[i].getReg();
 897       int FI = CSI[i].getFrameIdx();
 898       switch (Reg) {
 899       case ARM::R4:
 900       case ARM::R5:
 901       case ARM::R6:
 902       case ARM::R7:
 903       case ARM::LR:
 904         if (Reg == FramePtr)
 905           FramePtrSpillFI = FI;
 906         AFI->addGPRCalleeSavedArea1Frame(FI);
 907         GPRCS1Size += 4;
 908         break;
 909       case ARM::R8:
 910       case ARM::R9:
 911       case ARM::R10:
 912       case ARM::R11:
 913         if (Reg == FramePtr)
 914           FramePtrSpillFI = FI;
 915         if (STI.isTargetDarwin()) {
 916           AFI->addGPRCalleeSavedArea2Frame(FI);
 917           GPRCS2Size += 4;
 918         } else {
 919           AFI->addGPRCalleeSavedArea1Frame(FI);
 920           GPRCS1Size += 4;
 921         }
 922         break;
 923       default:
 924         AFI->addDPRCalleeSavedAreaFrame(FI);
 925         DPRCSSize += 8;
 926       }
 927     }
 928
 929     if (Align == 8 && (GPRCS1Size & 7) != 0)
 930       // Pad CS1 to ensure proper alignment.
 931       GPRCS1Size += 4;
 932
 933     if (!isThumb) {
 934       // Build the new SUBri to adjust SP for integer callee-save spill area 1.
 935       emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
 936       movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
 937     } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
 938       ++MBBI;
 939
 940     // Point FP to the stack slot that contains the previous FP.
 941     if (STI.isTargetDarwin())
 942       BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
 943         .addFrameIndex(FramePtrSpillFI).addImm(0);
 944
 945     if (!isThumb) {
 946       // Build the new SUBri to adjust SP for integer callee-save spill area 2.
 947       emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
 948
 949       // Build the new SUBri to adjust SP for FP callee-save spill area.
 950       movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
 951       emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
 952     }
 953   }
 954
 955   // Determine starting offsets of spill areas.
 956   if (AFI->hasStackFrame()) {
 957     unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 958     unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 959     unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 960     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 961     AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 962     AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 963     AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 964
 965     NumBytes = DPRCSOffset;
 966     if (NumBytes) {
 967       // Insert it after all the callee-save spills.
 968       if (!isThumb)
 969         movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
 970       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 971     }
 972   } else
 973     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 974
 975   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 976   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 977   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 978 }
 979
 980 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 981   for (unsigned i = 0; CSRegs[i]; ++i)
 982     if (Reg == CSRegs[i])
 983       return true;
 984   return false;
 985 }
 986
 987 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 988   return ((MI->getOpcode() == ARM::FLDD ||
 989            MI->getOpcode() == ARM::LDR  ||
 990            MI->getOpcode() == ARM::tLDRspi) &&
 991           MI->getOperand(1).isFrameIndex() &&
 992           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 993 }
 994
 995 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
 996                                    MachineBasicBlock &MBB) const {
 997   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 998   assert((MBBI->getOpcode() == ARM::BX_RET ||
 999           MBBI->getOpcode() == ARM::tBX_RET ||
1000           MBBI->getOpcode() == ARM::tPOP_RET) &&
1001          "Can only insert epilog into returning blocks");
1002
1003   MachineFrameInfo *MFI = MF.getFrameInfo();
1004   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1005   bool isThumb = AFI->isThumbFunction();
1006   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1007   int NumBytes = (int)MFI->getStackSize();
1008   if (AFI->hasStackFrame()) {
1009     // Unwind MBBI to point to first LDR / FLDD.
1010     const unsigned *CSRegs = getCalleeSavedRegs();
1011     if (MBBI != MBB.begin()) {
1012       do
1013         --MBBI;
1014       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1015       if (!isCSRestore(MBBI, CSRegs))
1016         ++MBBI;
1017     }
1018
1019     // Move SP to start of FP callee save spill area.
1020     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1021                  AFI->getGPRCalleeSavedArea2Size() +
1022                  AFI->getDPRCalleeSavedAreaSize());
1023     if (isThumb)
1024       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1025     else {
1026       if (STI.isTargetDarwin()) {
1027         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1028         // Reset SP based on frame pointer only if the stack frame extends beyond
1029         // frame pointer stack slot.
1030         if (AFI->getGPRCalleeSavedArea2Size() ||
1031             AFI->getDPRCalleeSavedAreaSize()  ||
1032             AFI->getDPRCalleeSavedAreaOffset())
1033           if (NumBytes)
1034             BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1035               .addImm(NumBytes);
1036           else
1037             BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1038       } else if (NumBytes) {
1039         emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1040       }
1041
1042       // Move SP to start of integer callee save spill area 2.
1043       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1044       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1045
1046       // Move SP to start of integer callee save spill area 1.
1047       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1048       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1049
1050       // Move SP to SP upon entry to the function.
1051       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1052       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1053     }
1054
1055     if (VARegSaveSize)
1056       emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1057   } else if (NumBytes != 0) {
1058     emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1059   }
1060 }
1061
1062 unsigned ARMRegisterInfo::getRARegister() const {
1063   return ARM::LR;
1064 }
1065
1066 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1067   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1068 }
1069
1070 #include "ARMGenRegisterInfo.inc"
1071