lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/ADT/SmallVector.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <algorithm>
  34 using namespace llvm;
  35
  36 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  37   using namespace ARM;
  38   switch (RegEnum) {
  39   case R0:  case S0:  case D0:  return 0;
  40   case R1:  case S1:  case D1:  return 1;
  41   case R2:  case S2:  case D2:  return 2;
  42   case R3:  case S3:  case D3:  return 3;
  43   case R4:  case S4:  case D4:  return 4;
  44   case R5:  case S5:  case D5:  return 5;
  45   case R6:  case S6:  case D6:  return 6;
  46   case R7:  case S7:  case D7:  return 7;
  47   case R8:  case S8:  case D8:  return 8;
  48   case R9:  case S9:  case D9:  return 9;
  49   case R10: case S10: case D10: return 10;
  50   case R11: case S11: case D11: return 11;
  51   case R12: case S12: case D12: return 12;
  52   case SP:  case S13: case D13: return 13;
  53   case LR:  case S14: case D14: return 14;
  54   case PC:  case S15: case D15: return 15;
  55   case S16: return 16;
  56   case S17: return 17;
  57   case S18: return 18;
  58   case S19: return 19;
  59   case S20: return 20;
  60   case S21: return 21;
  61   case S22: return 22;
  62   case S23: return 23;
  63   case S24: return 24;
  64   case S25: return 25;
  65   case S26: return 26;
  66   case S27: return 27;
  67   case S28: return 28;
  68   case S29: return 29;
  69   case S30: return 30;
  70   case S31: return 31;
  71   default:
  72     assert(0 && "Unknown ARM register!");
  73     abort();
  74   }
  75 }
  76
  77 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  78                                  const ARMSubtarget &sti)
  79   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  80     TII(tii), STI(sti),
  81     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  82 }
  83
  84 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  85                                                 MachineBasicBlock::iterator MI,
  86                                 const std::vector<CalleeSavedInfo> &CSI) const {
  87   MachineFunction &MF = *MBB.getParent();
  88   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  89   if (!AFI->isThumbFunction() || CSI.empty())
  90     return false;
  91
  92   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  93   for (unsigned i = CSI.size(); i != 0; --i)
  94     MIB.addReg(CSI[i-1].getReg());
  95   return true;
  96 }
  97
  98 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
  99                                                  MachineBasicBlock::iterator MI,
 100                                 const std::vector<CalleeSavedInfo> &CSI) const {
 101   MachineFunction &MF = *MBB.getParent();
 102   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 103   if (!AFI->isThumbFunction() || CSI.empty())
 104     return false;
 105
 106   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 107   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 108   MBB.insert(MI, PopMI);
 109   for (unsigned i = CSI.size(); i != 0; --i) {
 110     unsigned Reg = CSI[i-1].getReg();
 111     if (Reg == ARM::LR) {
 112       // Special epilogue for vararg functions. See emitEpilogue
 113       if (isVarArg)
 114         continue;
 115       Reg = ARM::PC;
 116       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 117       MBB.erase(MI);
 118     }
 119     PopMI->addRegOperand(Reg, true);
 120   }
 121   return true;
 122 }
 123
 124 void ARMRegisterInfo::
 125 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 126                     unsigned SrcReg, int FI,
 127                     const TargetRegisterClass *RC) const {
 128   if (RC == ARM::GPRRegisterClass) {
 129     MachineFunction &MF = *MBB.getParent();
 130     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 131     if (AFI->isThumbFunction())
 132       BuildMI(MBB, I, TII.get(ARM::tSpill)).addReg(SrcReg)
 133         .addFrameIndex(FI).addImm(0);
 134     else
 135       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 136           .addFrameIndex(FI).addReg(0).addImm(0);
 137   } else if (RC == ARM::DPRRegisterClass) {
 138     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 139     .addFrameIndex(FI).addImm(0);
 140   } else {
 141     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 142     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 143       .addFrameIndex(FI).addImm(0);
 144   }
 145 }
 146
 147 void ARMRegisterInfo::
 148 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 149                      unsigned DestReg, int FI,
 150                      const TargetRegisterClass *RC) const {
 151   if (RC == ARM::GPRRegisterClass) {
 152     MachineFunction &MF = *MBB.getParent();
 153     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 154     if (AFI->isThumbFunction())
 155       BuildMI(MBB, I, TII.get(ARM::tRestore), DestReg)
 156         .addFrameIndex(FI).addImm(0);
 157     else
 158       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 159       .addFrameIndex(FI).addReg(0).addImm(0);
 160   } else if (RC == ARM::DPRRegisterClass) {
 161     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 162       .addFrameIndex(FI).addImm(0);
 163   } else {
 164     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 165     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 166       .addFrameIndex(FI).addImm(0);
 167   }
 168 }
 169
 170 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 171                                    MachineBasicBlock::iterator I,
 172                                    unsigned DestReg, unsigned SrcReg,
 173                                    const TargetRegisterClass *RC) const {
 174   if (RC == ARM::GPRRegisterClass) {
 175     MachineFunction &MF = *MBB.getParent();
 176     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 177     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 178             DestReg).addReg(SrcReg);
 179   } else if (RC == ARM::SPRRegisterClass)
 180     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 181   else if (RC == ARM::DPRRegisterClass)
 182     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 183   else
 184     abort();
 185 }
 186
 187 /// isLowRegister - Returns true if the register is low register r0-r7.
 188 ///
 189 static bool isLowRegister(unsigned Reg) {
 190   using namespace ARM;
 191   switch (Reg) {
 192   case R0:  case R1:  case R2:  case R3:
 193   case R4:  case R5:  case R6:  case R7:
 194     return true;
 195   default:
 196     return false;
 197   }
 198 }
 199
 200 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 201                                                  unsigned OpNum, int FI) const {
 202   unsigned Opc = MI->getOpcode();
 203   MachineInstr *NewMI = NULL;
 204   switch (Opc) {
 205   default: break;
 206   case ARM::MOVrr: {
 207     if (OpNum == 0) { // move -> store
 208       unsigned SrcReg = MI->getOperand(1).getReg();
 209       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 210         .addReg(0).addImm(0);
 211     } else {          // move -> load
 212       unsigned DstReg = MI->getOperand(0).getReg();
 213       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 214         .addImm(0);
 215     }
 216     break;
 217   }
 218   case ARM::tMOVrr: {
 219     if (OpNum == 0) { // move -> store
 220       unsigned SrcReg = MI->getOperand(1).getReg();
 221       if (isPhysicalRegister(SrcReg) && !isLowRegister(SrcReg))
 222         // tSpill cannot take a high register operand.
 223         break;
 224       NewMI = BuildMI(TII.get(ARM::tSpill)).addReg(SrcReg).addFrameIndex(FI)
 225         .addImm(0);
 226     } else {          // move -> load
 227       unsigned DstReg = MI->getOperand(0).getReg();
 228       if (isPhysicalRegister(DstReg) && !isLowRegister(DstReg))
 229         // tRestore cannot target a high register operand.
 230         break;
 231       NewMI = BuildMI(TII.get(ARM::tRestore), DstReg).addFrameIndex(FI)
 232         .addImm(0);
 233     }
 234     break;
 235   }
 236   case ARM::FCPYS: {
 237     if (OpNum == 0) { // move -> store
 238       unsigned SrcReg = MI->getOperand(1).getReg();
 239       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 240         .addImm(0);
 241     } else {          // move -> load
 242       unsigned DstReg = MI->getOperand(0).getReg();
 243       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 244     }
 245     break;
 246   }
 247   case ARM::FCPYD: {
 248     if (OpNum == 0) { // move -> store
 249       unsigned SrcReg = MI->getOperand(1).getReg();
 250       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 251         .addImm(0);
 252     } else {          // move -> load
 253       unsigned DstReg = MI->getOperand(0).getReg();
 254       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 255     }
 256     break;
 257   }
 258   }
 259
 260   if (NewMI)
 261     NewMI->copyKillDeadInfo(MI);
 262   return NewMI;
 263 }
 264
 265 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 266   static const unsigned CalleeSavedRegs[] = {
 267     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 268     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 269
 270     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 271     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 272     0
 273   };
 274
 275   static const unsigned DarwinCalleeSavedRegs[] = {
 276     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 277     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 278
 279     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 280     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 281     0
 282   };
 283   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 284 }
 285
 286 const TargetRegisterClass* const *
 287 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 288   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 289     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 290     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 291     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 292
 293     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 294     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 295     0
 296   };
 297   return CalleeSavedRegClasses;
 298 }
 299
 300 /// hasFP - Return true if the specified function should have a dedicated frame
 301 /// pointer register.  This is true if the function has variable sized allocas
 302 /// or if frame pointer elimination is disabled.
 303 ///
 304 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 305   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 306 }
 307
 308 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 309 /// a destreg = basereg + immediate in ARM code.
 310 static
 311 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 312                              MachineBasicBlock::iterator &MBBI,
 313                              unsigned DestReg, unsigned BaseReg,
 314                              int NumBytes, const TargetInstrInfo &TII) {
 315   bool isSub = NumBytes < 0;
 316   if (isSub) NumBytes = -NumBytes;
 317
 318   while (NumBytes) {
 319     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 320     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 321     assert(ThisVal && "Didn't extract field correctly");
 322
 323     // We will handle these bits from offset, clear them.
 324     NumBytes &= ~ThisVal;
 325
 326     // Get the properly encoded SOImmVal field.
 327     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 328     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 329
 330     // Build the new ADD / SUB.
 331     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 332       .addReg(BaseReg).addImm(SOImmVal);
 333     BaseReg = DestReg;
 334   }
 335 }
 336
 337 /// calcNumMI - Returns the number of instructions required to materialize
 338 /// the specific add / sub r, c instruction.
 339 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 340                           unsigned NumBits, unsigned Scale) {
 341   unsigned NumMIs = 0;
 342   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 343
 344   if (Opc == ARM::tADDrSPi) {
 345     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 346     Bytes -= ThisVal;
 347     NumMIs++;
 348     NumBits = 8;
 349     Scale = 1;
 350     Chunk = ((1 << NumBits) - 1) * Scale;
 351   }
 352
 353   NumMIs += Bytes / Chunk;
 354   if ((Bytes % Chunk) != 0)
 355     NumMIs++;
 356   if (ExtraOpc)
 357     NumMIs++;
 358   return NumMIs;
 359 }
 360
 361 /// emitLoadConstPool - Emits a load from constpool to materialize NumBytes
 362 /// immediate.
 363 static void emitLoadConstPool(MachineBasicBlock &MBB,
 364                               MachineBasicBlock::iterator &MBBI,
 365                               unsigned DestReg, int NumBytes,
 366                               const TargetInstrInfo &TII) {
 367   MachineFunction &MF = *MBB.getParent();
 368   MachineConstantPool *ConstantPool = MF.getConstantPool();
 369   Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 370   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 371   BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), DestReg).addConstantPoolIndex(Idx);
 372 }
 373
 374 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 375 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 376 /// in a register using mov / mvn sequences or load the immediate from a
 377 /// constpool entry.
 378 static
 379 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 380                                MachineBasicBlock::iterator &MBBI,
 381                                unsigned DestReg, unsigned BaseReg,
 382                                int NumBytes, bool CanChangeCC,
 383                                const TargetInstrInfo &TII) {
 384     bool isHigh = !isLowRegister(DestReg) ||
 385                   (BaseReg != 0 && !isLowRegister(BaseReg));
 386     bool isSub = false;
 387     // Subtract doesn't have high register version. Load the negative value
 388     // if either base or dest register is a high register. Also, if do not
 389     // issue sub as part of the sequence if condition register is to be
 390     // preserved.
 391     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 392       isSub = true;
 393       NumBytes = -NumBytes;
 394     }
 395     unsigned LdReg = DestReg;
 396     if (DestReg == ARM::SP) {
 397       assert(BaseReg == ARM::SP && "Unexpected!");
 398       LdReg = ARM::R3;
 399       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 400     }
 401
 402     if (NumBytes <= 255 && NumBytes >= 0)
 403       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 404     else if (NumBytes < 0 && NumBytes >= -255) {
 405       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 406       BuildMI(MBB, MBBI, TII.get(ARM::tNEG), LdReg).addReg(LdReg);
 407     } else
 408       emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, TII);
 409
 410     // Emit add / sub.
 411     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 412     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 413     if (DestReg == ARM::SP)
 414       MIB.addReg(BaseReg).addReg(LdReg);
 415     else if (isSub)
 416       MIB.addReg(BaseReg).addReg(LdReg);
 417     else
 418       MIB.addReg(LdReg).addReg(BaseReg);
 419     if (DestReg == ARM::SP)
 420       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 421 }
 422
 423 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 424 /// a destreg = basereg + immediate in Thumb code.
 425 static
 426 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 427                                MachineBasicBlock::iterator &MBBI,
 428                                unsigned DestReg, unsigned BaseReg,
 429                                int NumBytes, const TargetInstrInfo &TII) {
 430   bool isSub = NumBytes < 0;
 431   unsigned Bytes = (unsigned)NumBytes;
 432   if (isSub) Bytes = -NumBytes;
 433   bool isMul4 = (Bytes & 3) == 0;
 434   bool isTwoAddr = false;
 435   bool DstNotEqBase = false;
 436   unsigned NumBits = 1;
 437   unsigned Scale = 1;
 438   int Opc = 0;
 439   int ExtraOpc = 0;
 440
 441   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 442     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 443     NumBits = 7;
 444     Scale = 4;
 445     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 446     isTwoAddr = true;
 447   } else if (!isSub && BaseReg == ARM::SP) {
 448     // r1 = add sp, 403
 449     // =>
 450     // r1 = add sp, 100 * 4
 451     // r1 = add r1, 3
 452     if (!isMul4) {
 453       Bytes &= ~3;
 454       ExtraOpc = ARM::tADDi3;
 455     }
 456     NumBits = 8;
 457     Scale = 4;
 458     Opc = ARM::tADDrSPi;
 459   } else {
 460     // sp = sub sp, c
 461     // r1 = sub sp, c
 462     // r8 = sub sp, c
 463     if (DestReg != BaseReg)
 464       DstNotEqBase = true;
 465     NumBits = 8;
 466     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 467     isTwoAddr = true;
 468   }
 469
 470   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 471   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 472   if (NumMIs > Threshold) {
 473     // This will expand into too many instructions. Load the immediate from a
 474     // constpool entry.
 475     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII);
 476     return;
 477   }
 478
 479   if (DstNotEqBase) {
 480     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 481       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 482       unsigned Chunk = (1 << 3) - 1;
 483       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 484       Bytes -= ThisVal;
 485       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 486         .addReg(BaseReg).addImm(ThisVal);
 487     } else {
 488       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 489     }
 490     BaseReg = DestReg;
 491   }
 492
 493   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 494   while (Bytes) {
 495     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 496     Bytes -= ThisVal;
 497     ThisVal /= Scale;
 498     // Build the new tADD / tSUB.
 499     if (isTwoAddr)
 500       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 501     else {
 502       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 503       BaseReg = DestReg;
 504
 505       if (Opc == ARM::tADDrSPi) {
 506         // r4 = add sp, imm
 507         // r4 = add r4, imm
 508         // ...
 509         NumBits = 8;
 510         Scale = 1;
 511         Chunk = ((1 << NumBits) - 1) * Scale;
 512         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 513         isTwoAddr = true;
 514       }
 515     }
 516   }
 517
 518   if (ExtraOpc)
 519     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 520       .addImm(((unsigned)NumBytes) & 3);
 521 }
 522
 523 static
 524 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 525                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 526   if (isThumb)
 527     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 528   else
 529     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 530 }
 531
 532 void ARMRegisterInfo::
 533 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 534                               MachineBasicBlock::iterator I) const {
 535   if (hasFP(MF)) {
 536     // If we have alloca, convert as follows:
 537     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 538     // ADJCALLSTACKUP   -> add, sp, sp, amount
 539     MachineInstr *Old = I;
 540     unsigned Amount = Old->getOperand(0).getImmedValue();
 541     if (Amount != 0) {
 542       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 543       // We need to keep the stack aligned properly.  To do this, we round the
 544       // amount of space needed for the outgoing arguments up to the next
 545       // alignment boundary.
 546       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 547       Amount = (Amount+Align-1)/Align*Align;
 548
 549       // Replace the pseudo instruction with a new instruction...
 550       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 551         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 552       } else {
 553         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 554         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 555       }
 556     }
 557   }
 558   MBB.erase(I);
 559 }
 560
 561 /// emitThumbConstant - Emit a series of instructions to materialize a
 562 /// constant.
 563 static void emitThumbConstant(MachineBasicBlock &MBB,
 564                               MachineBasicBlock::iterator &MBBI,
 565                               unsigned DestReg, int Imm,
 566                               const TargetInstrInfo &TII) {
 567   bool isSub = Imm < 0;
 568   if (isSub) Imm = -Imm;
 569
 570   int Chunk = (1 << 8) - 1;
 571   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 572   Imm -= ThisVal;
 573   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 574   if (Imm > 0)
 575     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 576   if (isSub)
 577     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 578 }
 579
 580 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 581   unsigned i = 0;
 582   MachineInstr &MI = *II;
 583   MachineBasicBlock &MBB = *MI.getParent();
 584   MachineFunction &MF = *MBB.getParent();
 585   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 586   bool isThumb = AFI->isThumbFunction();
 587
 588   while (!MI.getOperand(i).isFrameIndex()) {
 589     ++i;
 590     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 591   }
 592
 593   unsigned FrameReg = ARM::SP;
 594   int FrameIndex = MI.getOperand(i).getFrameIndex();
 595   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 596                MF.getFrameInfo()->getStackSize();
 597
 598   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 599     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 600   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 601     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 602   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 603     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 604   else if (hasFP(MF)) {
 605     // There is alloca()'s in this function, must reference off the frame
 606     // pointer instead.
 607     FrameReg = getFrameRegister(MF);
 608     Offset -= AFI->getFramePtrSpillOffset();
 609   }
 610
 611   unsigned Opcode = MI.getOpcode();
 612   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 613   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 614   bool isSub = false;
 615
 616   if (Opcode == ARM::ADDri) {
 617     Offset += MI.getOperand(i+1).getImm();
 618     if (Offset == 0) {
 619       // Turn it into a move.
 620       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 621       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 622       MI.RemoveOperand(i+1);
 623       return;
 624     } else if (Offset < 0) {
 625       Offset = -Offset;
 626       isSub = true;
 627       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 628     }
 629
 630     // Common case: small offset, fits into instruction.
 631     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 632     if (ImmedOffset != -1) {
 633       // Replace the FrameIndex with sp / fp
 634       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 635       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 636       return;
 637     }
 638
 639     // Otherwise, we fallback to common code below to form the imm offset with
 640     // a sequence of ADDri instructions.  First though, pull as much of the imm
 641     // into this ADDri as possible.
 642     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 643     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 644
 645     // We will handle these bits from offset, clear them.
 646     Offset &= ~ThisImmVal;
 647
 648     // Get the properly encoded SOImmVal field.
 649     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 650     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 651     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 652   } else if (Opcode == ARM::tADDrSPi) {
 653     Offset += MI.getOperand(i+1).getImm();
 654     assert((Offset & 3) == 0 &&
 655            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 656     if (Offset == 0) {
 657       // Turn it into a move.
 658       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 659       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 660       MI.RemoveOperand(i+1);
 661       return;
 662     }
 663
 664     // Common case: small offset, fits into instruction.
 665     if (((Offset >> 2) & ~255U) == 0) {
 666       // Replace the FrameIndex with sp / fp
 667       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 668       MI.getOperand(i+1).ChangeToImmediate(Offset >> 2);
 669       return;
 670     }
 671
 672     unsigned DestReg = MI.getOperand(0).getReg();
 673     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 674     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, 8, 1);
 675     // MI would expand into a large number of instructions. Don't try to
 676     // simplify the immediate.
 677     if (NumMIs > 2) {
 678       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 679       MBB.erase(II);
 680       return;
 681     }
 682
 683     if (Offset > 0) {
 684       // Translate r0 = add sp, imm to
 685       // r0 = add sp, 255*4
 686       // r0 = add r0, (imm - 255*4)
 687       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 688       MI.getOperand(i+1).ChangeToImmediate(255);
 689       Offset = (Offset - 255 * 4);
 690       MachineBasicBlock::iterator NII = next(II);
 691       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 692     } else {
 693       // Translate r0 = add sp, -imm to
 694       // r0 = -imm (this is then translated into a series of instructons)
 695       // r0 = add r0, sp
 696       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 697       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 698       MI.getOperand(i).ChangeToRegister(DestReg, false);
 699       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 700     }
 701     return;
 702   } else {
 703     unsigned ImmIdx = 0;
 704     int InstrOffs = 0;
 705     unsigned NumBits = 0;
 706     unsigned Scale = 1;
 707     switch (AddrMode) {
 708     case ARMII::AddrMode2: {
 709       ImmIdx = i+2;
 710       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 711       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 712         InstrOffs *= -1;
 713       NumBits = 12;
 714       break;
 715     }
 716     case ARMII::AddrMode3: {
 717       ImmIdx = i+2;
 718       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 719       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 720         InstrOffs *= -1;
 721       NumBits = 8;
 722       break;
 723     }
 724     case ARMII::AddrMode5: {
 725       ImmIdx = i+1;
 726       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 727       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 728         InstrOffs *= -1;
 729       NumBits = 8;
 730       Scale = 4;
 731       break;
 732     }
 733     case ARMII::AddrModeTs: {
 734       ImmIdx = i+1;
 735       InstrOffs = MI.getOperand(ImmIdx).getImm();
 736       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 737       Scale = 4;
 738       break;
 739     }
 740     default:
 741       assert(0 && "Unsupported addressing mode!");
 742       abort();
 743       break;
 744     }
 745
 746     Offset += InstrOffs * Scale;
 747     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 748     if (Offset < 0 && !isThumb) {
 749       Offset = -Offset;
 750       isSub = true;
 751     }
 752
 753     // Common case: small offset, fits into instruction.
 754     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 755     int ImmedOffset = Offset / Scale;
 756     unsigned Mask = (1 << NumBits) - 1;
 757     if ((unsigned)Offset <= Mask * Scale) {
 758       // Replace the FrameIndex with sp
 759       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 760       if (isSub)
 761         ImmedOffset |= 1 << NumBits;
 762       ImmOp.ChangeToImmediate(ImmedOffset);
 763       return;
 764     }
 765
 766     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 767     if (AddrMode == ARMII::AddrModeTs) {
 768       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 769       // a different base register.
 770       NumBits = 5;
 771       Mask = (1 << NumBits) - 1;
 772     }
 773     // If this is a thumb spill / restore, we will be using a constpool load to
 774     // materialize the offset.
 775     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
 776       ImmOp.ChangeToImmediate(0);
 777     else {
 778       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 779       ImmedOffset = ImmedOffset & Mask;
 780       if (isSub)
 781         ImmedOffset |= 1 << NumBits;
 782       ImmOp.ChangeToImmediate(ImmedOffset);
 783       Offset &= ~(Mask*Scale);
 784     }
 785   }
 786
 787   // If we get here, the immediate doesn't fit into the instruction.  We folded
 788   // as much as possible above, handle the rest, providing a register that is
 789   // SP+LargeImm.
 790   assert(Offset && "This code isn't needed if offset already handled!");
 791
 792   if (isThumb) {
 793     if (TII.isLoad(Opcode)) {
 794       // Use the destination register to materialize sp + offset.
 795       unsigned TmpReg = MI.getOperand(0).getReg();
 796       bool UseRR = false;
 797       if (Opcode == ARM::tRestore) {
 798         if (FrameReg == ARM::SP)
 799           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 800         else {
 801           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 802           UseRR = true;
 803         }
 804       } else
 805         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 806       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 807       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 808       if (UseRR)
 809         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 810       else
 811       MI.addRegOperand(0, false); // tLDR has an extra register operand.
 812     } else if (TII.isStore(Opcode)) {
 813       // FIXME! This is horrific!!! We need register scavenging.
 814       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 815       // also a ABI register so it's possible that is is the register that is
 816       // being storing here. If that's the case, we do the following:
 817       // r12 = r2
 818       // Use r2 to materialize sp + offset
 819       // str r3, r2
 820       // r2 = r12
 821       unsigned ValReg = MI.getOperand(0).getReg();
 822       unsigned TmpReg = ARM::R3;
 823       bool UseRR = false;
 824       if (ValReg == ARM::R3) {
 825         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 826         TmpReg = ARM::R2;
 827       }
 828       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 829         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 830       if (Opcode == ARM::tSpill) {
 831         if (FrameReg == ARM::SP)
 832           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 833         else {
 834           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 835           UseRR = true;
 836         }
 837       } else
 838         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 839       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 840       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 841       if (UseRR)
 842         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 843       else
 844         MI.addRegOperand(0, false); // tSTR has an extra register operand.
 845
 846       MachineBasicBlock::iterator NII = next(II);
 847       if (ValReg == ARM::R3)
 848         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 849       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 850         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 851     } else
 852       assert(false && "Unexpected opcode!");
 853   } else {
 854     // Insert a set of r12 with the full address: r12 = sp + offset
 855     // If the offset we have is too large to fit into the instruction, we need
 856     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 857     // out of 'Offset'.
 858     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 859                             isSub ? -Offset : Offset, TII);
 860     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 861   }
 862 }
 863
 864 void ARMRegisterInfo::
 865 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 866   // This tells PEI to spill the FP as if it is any other callee-save register
 867   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 868   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 869   // to combine multiple loads / stores.
 870   bool CanEliminateFrame = true;
 871   bool CS1Spilled = false;
 872   bool LRSpilled = false;
 873   unsigned NumGPRSpills = 0;
 874   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 875   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 876
 877   // Don't spill FP if the frame can be eliminated. This is determined
 878   // by scanning the callee-save registers to see if any is used.
 879   const unsigned *CSRegs = getCalleeSavedRegs();
 880   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 881   for (unsigned i = 0; CSRegs[i]; ++i) {
 882     unsigned Reg = CSRegs[i];
 883     bool Spilled = false;
 884     if (MF.isPhysRegUsed(Reg)) {
 885       Spilled = true;
 886       CanEliminateFrame = false;
 887     } else {
 888       // Check alias registers too.
 889       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 890         if (MF.isPhysRegUsed(*Aliases)) {
 891           Spilled = true;
 892           CanEliminateFrame = false;
 893         }
 894       }
 895     }
 896
 897     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 898       if (Spilled) {
 899         NumGPRSpills++;
 900
 901         if (!STI.isTargetDarwin()) {
 902           if (Reg == ARM::LR)
 903             LRSpilled = true;
 904           else
 905             CS1Spilled = true;
 906           continue;
 907         }
 908
 909         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 910         switch (Reg) {
 911         case ARM::LR:
 912           LRSpilled = true;
 913           // Fallthrough
 914         case ARM::R4:
 915         case ARM::R5:
 916         case ARM::R6:
 917         case ARM::R7:
 918           CS1Spilled = true;
 919           break;
 920         default:
 921           break;
 922         }
 923       } else {
 924         if (!STI.isTargetDarwin()) {
 925           UnspilledCS1GPRs.push_back(Reg);
 926           continue;
 927         }
 928
 929         switch (Reg) {
 930         case ARM::R4:
 931         case ARM::R5:
 932         case ARM::R6:
 933         case ARM::R7:
 934         case ARM::LR:
 935           UnspilledCS1GPRs.push_back(Reg);
 936           break;
 937         default:
 938           UnspilledCS2GPRs.push_back(Reg);
 939           break;
 940         }
 941       }
 942     }
 943   }
 944
 945   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 946   bool ForceLRSpill = false;
 947   if (!LRSpilled && AFI->isThumbFunction()) {
 948     unsigned FnSize = ARM::GetFunctionSize(MF);
 949     // Force LR spill if the Thumb function size is > 2048. This enables the
 950     // use of BL to implement far jump. If it turns out that it's not needed
 951     // the branch fix up path will undo it.
 952     if (FnSize >= (1 << 11)) {
 953       CanEliminateFrame = false;
 954       ForceLRSpill = true;
 955     }
 956   }
 957
 958   if (!CanEliminateFrame || hasFP(MF)) {
 959     AFI->setHasStackFrame(true);
 960
 961     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 962     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 963     if (!LRSpilled && CS1Spilled) {
 964       MF.changePhyRegUsed(ARM::LR, true);
 965       NumGPRSpills++;
 966       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 967                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 968       ForceLRSpill = false;
 969     }
 970
 971     // Darwin ABI requires FP to point to the stack slot that contains the
 972     // previous FP.
 973     if (STI.isTargetDarwin() || hasFP(MF)) {
 974       MF.changePhyRegUsed(FramePtr, true);
 975       NumGPRSpills++;
 976     }
 977
 978     // If stack and double are 8-byte aligned and we are spilling an odd number
 979     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 980     // the integer and double callee save areas.
 981     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 982     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 983       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 984         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 985       else if (!UnspilledCS2GPRs.empty())
 986         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 987     }
 988   }
 989
 990   if (ForceLRSpill) {
 991     MF.changePhyRegUsed(ARM::LR, true);
 992     AFI->setLRIsForceSpilled(true);
 993   }
 994 }
 995
 996 /// Move iterator pass the next bunch of callee save load / store ops for
 997 /// the particular spill area (1: integer area 1, 2: integer area 2,
 998 /// 3: fp area, 0: don't care).
 999 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1000                                    MachineBasicBlock::iterator &MBBI,
1001                                    int Opc, unsigned Area,
1002                                    const ARMSubtarget &STI) {
1003   while (MBBI != MBB.end() &&
1004          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
1005     if (Area != 0) {
1006       bool Done = false;
1007       unsigned Category = 0;
1008       switch (MBBI->getOperand(0).getReg()) {
1009       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1010       case ARM::LR:
1011         Category = 1;
1012         break;
1013       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1014         Category = STI.isTargetDarwin() ? 2 : 1;
1015         break;
1016       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1017       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1018         Category = 3;
1019         break;
1020       default:
1021         Done = true;
1022         break;
1023       }
1024       if (Done || Category != Area)
1025         break;
1026     }
1027
1028     ++MBBI;
1029   }
1030 }
1031
1032 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1033   MachineBasicBlock &MBB = MF.front();
1034   MachineBasicBlock::iterator MBBI = MBB.begin();
1035   MachineFrameInfo  *MFI = MF.getFrameInfo();
1036   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1037   bool isThumb = AFI->isThumbFunction();
1038   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1039   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1040   unsigned NumBytes = MFI->getStackSize();
1041   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1042
1043   if (isThumb) {
1044     // Check if R3 is live in. It might have to be used as a scratch register.
1045     for (MachineFunction::livein_iterator I=MF.livein_begin(),E=MF.livein_end();
1046          I != E; ++I) {
1047       if ((*I).first == ARM::R3) {
1048         AFI->setR3IsLiveIn(true);
1049         break;
1050       }
1051     }
1052
1053     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1054     NumBytes = (NumBytes + 3) & ~3;
1055     MFI->setStackSize(NumBytes);
1056   }
1057
1058   // Determine the sizes of each callee-save spill areas and record which frame
1059   // belongs to which callee-save spill areas.
1060   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1061   int FramePtrSpillFI = 0;
1062   if (!AFI->hasStackFrame()) {
1063     if (NumBytes != 0)
1064       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1065     return;
1066   }
1067
1068   if (VARegSaveSize)
1069     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1070
1071   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1072     unsigned Reg = CSI[i].getReg();
1073     int FI = CSI[i].getFrameIdx();
1074     switch (Reg) {
1075     case ARM::R4:
1076     case ARM::R5:
1077     case ARM::R6:
1078     case ARM::R7:
1079     case ARM::LR:
1080       if (Reg == FramePtr)
1081         FramePtrSpillFI = FI;
1082       AFI->addGPRCalleeSavedArea1Frame(FI);
1083       GPRCS1Size += 4;
1084       break;
1085     case ARM::R8:
1086     case ARM::R9:
1087     case ARM::R10:
1088     case ARM::R11:
1089       if (Reg == FramePtr)
1090         FramePtrSpillFI = FI;
1091       if (STI.isTargetDarwin()) {
1092         AFI->addGPRCalleeSavedArea2Frame(FI);
1093         GPRCS2Size += 4;
1094       } else {
1095         AFI->addGPRCalleeSavedArea1Frame(FI);
1096         GPRCS1Size += 4;
1097       }
1098       break;
1099     default:
1100       AFI->addDPRCalleeSavedAreaFrame(FI);
1101       DPRCSSize += 8;
1102     }
1103   }
1104
1105   if (Align == 8 && (GPRCS1Size & 7) != 0)
1106     // Pad CS1 to ensure proper alignment.
1107     GPRCS1Size += 4;
1108
1109   if (!isThumb) {
1110     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1111     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1112     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1113   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1114     ++MBBI;
1115
1116   // Darwin ABI requires FP to point to the stack slot that contains the
1117   // previous FP.
1118   if (STI.isTargetDarwin() || hasFP(MF))
1119     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1120       .addFrameIndex(FramePtrSpillFI).addImm(0);
1121
1122   if (!isThumb) {
1123     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1124     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1125
1126     // Build the new SUBri to adjust SP for FP callee-save spill area.
1127     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1128     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1129   }
1130
1131   // Determine starting offsets of spill areas.
1132   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1133   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1134   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1135   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1136   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1137   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1138   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1139
1140   NumBytes = DPRCSOffset;
1141   if (NumBytes) {
1142     // Insert it after all the callee-save spills.
1143     if (!isThumb)
1144       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1145     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1146   }
1147
1148   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1149   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1150   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1151 }
1152
1153 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1154   for (unsigned i = 0; CSRegs[i]; ++i)
1155     if (Reg == CSRegs[i])
1156       return true;
1157   return false;
1158 }
1159
1160 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1161   return ((MI->getOpcode() == ARM::FLDD ||
1162            MI->getOpcode() == ARM::LDR  ||
1163            MI->getOpcode() == ARM::tRestore) &&
1164           MI->getOperand(1).isFrameIndex() &&
1165           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1166 }
1167
1168 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1169                                    MachineBasicBlock &MBB) const {
1170   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1171   assert((MBBI->getOpcode() == ARM::BX_RET ||
1172           MBBI->getOpcode() == ARM::tBX_RET ||
1173           MBBI->getOpcode() == ARM::tPOP_RET) &&
1174          "Can only insert epilog into returning blocks");
1175
1176   MachineFrameInfo *MFI = MF.getFrameInfo();
1177   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1178   bool isThumb = AFI->isThumbFunction();
1179   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1180   int NumBytes = (int)MFI->getStackSize();
1181   if (!AFI->hasStackFrame()) {
1182     if (NumBytes != 0)
1183       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1184     return;
1185   }
1186
1187   // Unwind MBBI to point to first LDR / FLDD.
1188   const unsigned *CSRegs = getCalleeSavedRegs();
1189   if (MBBI != MBB.begin()) {
1190     do
1191       --MBBI;
1192     while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1193     if (!isCSRestore(MBBI, CSRegs))
1194       ++MBBI;
1195   }
1196
1197   // Move SP to start of FP callee save spill area.
1198   NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1199                AFI->getGPRCalleeSavedArea2Size() +
1200                AFI->getDPRCalleeSavedAreaSize());
1201   if (isThumb) {
1202     if (hasFP(MF)) {
1203       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1204       // Reset SP based on frame pointer only if the stack frame extends beyond
1205       // frame pointer stack slot or target is ELF and the function has FP.
1206       if (NumBytes)
1207         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes, TII);
1208       else
1209         BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::SP).addReg(FramePtr);
1210     } else {
1211       if (MBBI->getOpcode() == ARM::tBX_RET &&
1212           &MBB.front() != MBBI &&
1213           prior(MBBI)->getOpcode() == ARM::tPOP) {
1214         MachineBasicBlock::iterator PMBBI = prior(MBBI);
1215         emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1216       } else
1217         emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1218     }
1219   } else {
1220     // Darwin ABI requires FP to point to the stack slot that contains the
1221     // previous FP.
1222     if (STI.isTargetDarwin() || hasFP(MF)) {
1223       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1224       // Reset SP based on frame pointer only if the stack frame extends beyond
1225       // frame pointer stack slot or target is ELF and the function has FP.
1226       if (AFI->getGPRCalleeSavedArea2Size() ||
1227           AFI->getDPRCalleeSavedAreaSize()  ||
1228           AFI->getDPRCalleeSavedAreaOffset()||
1229           hasFP(MF))
1230         if (NumBytes)
1231           BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1232             .addImm(NumBytes);
1233         else
1234           BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1235     } else if (NumBytes) {
1236       emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1237     }
1238
1239     // Move SP to start of integer callee save spill area 2.
1240     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1241     emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1242
1243     // Move SP to start of integer callee save spill area 1.
1244     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1245     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1246
1247     // Move SP to SP upon entry to the function.
1248     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1249     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1250   }
1251
1252   if (VARegSaveSize) {
1253     if (isThumb)
1254       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1255       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1256       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1257
1258     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1259
1260     if (isThumb) {
1261       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1262       MBB.erase(MBBI);
1263     }
1264   }
1265 }
1266
1267 unsigned ARMRegisterInfo::getRARegister() const {
1268   return ARM::LR;
1269 }
1270
1271 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1272   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1273 }
1274
1275 #include "ARMGenRegisterInfo.inc"
1276