lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/ADT/SmallVector.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <algorithm>
  34 #include <iostream>
  35 using namespace llvm;
  36
  37 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  38   using namespace ARM;
  39   switch (RegEnum) {
  40   case R0:  case S0:  case D0:  return 0;
  41   case R1:  case S1:  case D1:  return 1;
  42   case R2:  case S2:  case D2:  return 2;
  43   case R3:  case S3:  case D3:  return 3;
  44   case R4:  case S4:  case D4:  return 4;
  45   case R5:  case S5:  case D5:  return 5;
  46   case R6:  case S6:  case D6:  return 6;
  47   case R7:  case S7:  case D7:  return 7;
  48   case R8:  case S8:  case D8:  return 8;
  49   case R9:  case S9:  case D9:  return 9;
  50   case R10: case S10: case D10: return 10;
  51   case R11: case S11: case D11: return 11;
  52   case R12: case S12: case D12: return 12;
  53   case SP:  case S13: case D13: return 13;
  54   case LR:  case S14: case D14: return 14;
  55   case PC:  case S15: case D15: return 15;
  56   case S16: return 16;
  57   case S17: return 17;
  58   case S18: return 18;
  59   case S19: return 19;
  60   case S20: return 20;
  61   case S21: return 21;
  62   case S22: return 22;
  63   case S23: return 23;
  64   case S24: return 24;
  65   case S25: return 25;
  66   case S26: return 26;
  67   case S27: return 27;
  68   case S28: return 28;
  69   case S29: return 29;
  70   case S30: return 30;
  71   case S31: return 31;
  72   default:
  73     std::cerr << "Unknown ARM register!\n";
  74     abort();
  75   }
  76 }
  77
  78 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  79                                  const ARMSubtarget &sti)
  80   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  81     TII(tii), STI(sti),
  82     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  83 }
  84
  85 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  86                                                 MachineBasicBlock::iterator MI,
  87                                 const std::vector<CalleeSavedInfo> &CSI) const {
  88   MachineFunction &MF = *MBB.getParent();
  89   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  90   if (!AFI->isThumbFunction() || CSI.empty())
  91     return false;
  92
  93   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  94   for (unsigned i = CSI.size(); i != 0; --i)
  95     MIB.addReg(CSI[i-1].getReg());
  96   return true;
  97 }
  98
  99 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 100                                                  MachineBasicBlock::iterator MI,
 101                                 const std::vector<CalleeSavedInfo> &CSI) const {
 102   MachineFunction &MF = *MBB.getParent();
 103   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 104   if (!AFI->isThumbFunction() || CSI.empty())
 105     return false;
 106
 107   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 108   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 109   MBB.insert(MI, PopMI);
 110   for (unsigned i = CSI.size(); i != 0; --i) {
 111     unsigned Reg = CSI[i-1].getReg();
 112     if (Reg == ARM::LR) {
 113       // Special epilogue for vararg functions. See emitEpilogue
 114       if (isVarArg)
 115         continue;
 116       Reg = ARM::PC;
 117       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 118       MBB.erase(MI);
 119     }
 120     PopMI->addRegOperand(Reg, true);
 121   }
 122   return true;
 123 }
 124
 125 void ARMRegisterInfo::
 126 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 127                     unsigned SrcReg, int FI,
 128                     const TargetRegisterClass *RC) const {
 129   if (RC == ARM::GPRRegisterClass) {
 130     MachineFunction &MF = *MBB.getParent();
 131     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 132     if (AFI->isThumbFunction())
 133       BuildMI(MBB, I, TII.get(ARM::tSTRspi)).addReg(SrcReg)
 134         .addFrameIndex(FI).addImm(0);
 135     else
 136       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 137           .addFrameIndex(FI).addReg(0).addImm(0);
 138   } else if (RC == ARM::DPRRegisterClass) {
 139     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 140     .addFrameIndex(FI).addImm(0);
 141   } else {
 142     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 143     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 144       .addFrameIndex(FI).addImm(0);
 145   }
 146 }
 147
 148 void ARMRegisterInfo::
 149 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 150                      unsigned DestReg, int FI,
 151                      const TargetRegisterClass *RC) const {
 152   if (RC == ARM::GPRRegisterClass) {
 153     MachineFunction &MF = *MBB.getParent();
 154     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 155     if (AFI->isThumbFunction())
 156       BuildMI(MBB, I, TII.get(ARM::tLDRspi), DestReg)
 157         .addFrameIndex(FI).addImm(0);
 158     else
 159       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 160       .addFrameIndex(FI).addReg(0).addImm(0);
 161   } else if (RC == ARM::DPRRegisterClass) {
 162     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 163       .addFrameIndex(FI).addImm(0);
 164   } else {
 165     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 166     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 167       .addFrameIndex(FI).addImm(0);
 168   }
 169 }
 170
 171 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 172                                    MachineBasicBlock::iterator I,
 173                                    unsigned DestReg, unsigned SrcReg,
 174                                    const TargetRegisterClass *RC) const {
 175   if (RC == ARM::GPRRegisterClass) {
 176     MachineFunction &MF = *MBB.getParent();
 177     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 178     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 179             DestReg).addReg(SrcReg);
 180   } else if (RC == ARM::SPRRegisterClass)
 181     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 182   else if (RC == ARM::DPRRegisterClass)
 183     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 184   else
 185     abort();
 186 }
 187
 188 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 189                                                  unsigned OpNum, int FI) const {
 190   unsigned Opc = MI->getOpcode();
 191   MachineInstr *NewMI = NULL;
 192   switch (Opc) {
 193   default: break;
 194   case ARM::MOVrr: {
 195     if (OpNum == 0) { // move -> store
 196       unsigned SrcReg = MI->getOperand(1).getReg();
 197       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 198         .addReg(0).addImm(0);
 199     } else {          // move -> load
 200       unsigned DstReg = MI->getOperand(0).getReg();
 201       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 202         .addImm(0);
 203     }
 204     break;
 205   }
 206   case ARM::tMOVrr: {
 207     if (OpNum == 0) { // move -> store
 208       unsigned SrcReg = MI->getOperand(1).getReg();
 209       NewMI = BuildMI(TII.get(ARM::tSTRspi)).addReg(SrcReg).addFrameIndex(FI)
 210         .addImm(0);
 211     } else {          // move -> load
 212       unsigned DstReg = MI->getOperand(0).getReg();
 213       NewMI = BuildMI(TII.get(ARM::tLDRspi), DstReg).addFrameIndex(FI)
 214         .addImm(0);
 215     }
 216     break;
 217   }
 218   case ARM::FCPYS: {
 219     if (OpNum == 0) { // move -> store
 220       unsigned SrcReg = MI->getOperand(1).getReg();
 221       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 222         .addImm(0);
 223     } else {          // move -> load
 224       unsigned DstReg = MI->getOperand(0).getReg();
 225       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 226     }
 227     break;
 228   }
 229   case ARM::FCPYD: {
 230     if (OpNum == 0) { // move -> store
 231       unsigned SrcReg = MI->getOperand(1).getReg();
 232       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 233         .addImm(0);
 234     } else {          // move -> load
 235       unsigned DstReg = MI->getOperand(0).getReg();
 236       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 237     }
 238     break;
 239   }
 240   }
 241
 242   if (NewMI)
 243     NewMI->copyKillDeadInfo(MI);
 244   return NewMI;
 245 }
 246
 247 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 248   static const unsigned CalleeSavedRegs[] = {
 249     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 250     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 251
 252     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 253     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 254     0
 255   };
 256
 257   static const unsigned DarwinCalleeSavedRegs[] = {
 258     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 259     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 260
 261     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 262     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 263     0
 264   };
 265   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 266 }
 267
 268 const TargetRegisterClass* const *
 269 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 270   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 271     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 272     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 273     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 274
 275     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 276     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 277     0
 278   };
 279   return CalleeSavedRegClasses;
 280 }
 281
 282 /// hasFP - Return true if the specified function should have a dedicated frame
 283 /// pointer register.  This is true if the function has variable sized allocas
 284 /// or if frame pointer elimination is disabled.
 285 ///
 286 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 287   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 288 }
 289
 290 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 291 /// a destreg = basereg + immediate in ARM code.
 292 static
 293 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 294                              MachineBasicBlock::iterator &MBBI,
 295                              unsigned DestReg, unsigned BaseReg,
 296                              int NumBytes, const TargetInstrInfo &TII) {
 297   bool isSub = NumBytes < 0;
 298   if (isSub) NumBytes = -NumBytes;
 299
 300   while (NumBytes) {
 301     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 302     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 303     assert(ThisVal && "Didn't extract field correctly");
 304
 305     // We will handle these bits from offset, clear them.
 306     NumBytes &= ~ThisVal;
 307
 308     // Get the properly encoded SOImmVal field.
 309     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 310     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 311
 312     // Build the new ADD / SUB.
 313     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 314       .addReg(BaseReg).addImm(SOImmVal);
 315     BaseReg = DestReg;
 316   }
 317 }
 318
 319 /// isLowRegister - Returns true if the register is low register r0-r7.
 320 ///
 321 static bool isLowRegister(unsigned Reg) {
 322   using namespace ARM;
 323   switch (Reg) {
 324   case R0:  case R1:  case R2:  case R3:
 325   case R4:  case R5:  case R6:  case R7:
 326     return true;
 327   default:
 328     return false;
 329   }
 330 }
 331
 332 /// calcNumMI - Returns the number of instructions required to materialize
 333 /// the specific add / sub r, c instruction.
 334 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 335                           unsigned NumBits, unsigned Scale) {
 336   unsigned NumMIs = 0;
 337   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 338
 339   if (Opc == ARM::tADDrSPi) {
 340     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 341     Bytes -= ThisVal;
 342     NumMIs++;
 343     NumBits = 8;
 344     Scale = 1;
 345     Chunk = ((1 << NumBits) - 1) * Scale;
 346   }
 347
 348   NumMIs += Bytes / Chunk;
 349   if ((Bytes % Chunk) != 0)
 350     NumMIs++;
 351   if (ExtraOpc)
 352     NumMIs++;
 353   return NumMIs;
 354 }
 355
 356 /// emitThumbRegPlusConstPool - Emits a series of instructions to materialize
 357 /// a destreg = basereg + immediate in Thumb code. Load the immediate from a
 358 /// constpool entry.
 359 static
 360 void emitThumbRegPlusConstPool(MachineBasicBlock &MBB,
 361                                MachineBasicBlock::iterator &MBBI,
 362                                unsigned DestReg, unsigned BaseReg,
 363                                int NumBytes, const TargetInstrInfo &TII) {
 364     MachineFunction &MF = *MBB.getParent();
 365     MachineConstantPool *ConstantPool = MF.getConstantPool();
 366     bool isHigh = !isLowRegister(DestReg) || !isLowRegister(BaseReg);
 367     bool isSub = false;
 368     // Subtract doesn't have high register version. Load the negative value
 369     // if either base or dest register is a high register.
 370     if (NumBytes < 0 && !isHigh) {
 371       isSub = true;
 372       NumBytes = -NumBytes;
 373     }
 374     Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 375     unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 376     unsigned LdReg = DestReg;
 377     if (DestReg == ARM::SP) {
 378       assert(BaseReg == ARM::SP && "Unexpected!");
 379       LdReg = ARM::R3;
 380       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 381     }
 382     // Load the constant.
 383     BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), LdReg).addConstantPoolIndex(Idx);
 384     // Emit add / sub.
 385     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 386     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 387     if (DestReg == ARM::SP)
 388       MIB.addReg(BaseReg).addReg(LdReg);
 389     else
 390       MIB.addReg(LdReg).addReg(BaseReg);
 391     if (DestReg == ARM::SP)
 392       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 393 }
 394
 395 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 396 /// a destreg = basereg + immediate in Thumb code.
 397 static
 398 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 399                                MachineBasicBlock::iterator &MBBI,
 400                                unsigned DestReg, unsigned BaseReg,
 401                                int NumBytes, const TargetInstrInfo &TII) {
 402   bool isSub = NumBytes < 0;
 403   unsigned Bytes = (unsigned)NumBytes;
 404   if (isSub) Bytes = -NumBytes;
 405   bool isMul4 = (Bytes & 3) == 0;
 406   bool isTwoAddr = false;
 407   bool DstNeBase = false;
 408   unsigned NumBits = 1;
 409   unsigned Scale = 1;
 410   int Opc = 0;
 411   int ExtraOpc = 0;
 412
 413   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 414     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 415     NumBits = 7;
 416     Scale = 4;
 417     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 418     isTwoAddr = true;
 419   } else if (!isSub && BaseReg == ARM::SP) {
 420     // r1 = add sp, 403
 421     // =>
 422     // r1 = add sp, 100 * 4
 423     // r1 = add r1, 3
 424     if (!isMul4) {
 425       Bytes &= ~3;
 426       ExtraOpc = ARM::tADDi3;
 427     }
 428     NumBits = 8;
 429     Scale = 4;
 430     Opc = ARM::tADDrSPi;
 431   } else {
 432     // sp = sub sp, c
 433     // r1 = sub sp, c
 434     // r8 = sub sp, c
 435     if (DestReg != BaseReg)
 436       DstNeBase = true;
 437     NumBits = 8;
 438     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 439     isTwoAddr = true;
 440   }
 441
 442   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 443   unsigned Threshold = (DestReg == ARM::SP) ? 4 : 3;
 444   if (NumMIs > Threshold) {
 445     // This will expand into too many instructions. Load the immediate from a
 446     // constpool entry.
 447     emitThumbRegPlusConstPool(MBB, MBBI, DestReg, BaseReg, NumBytes, TII);
 448     return;
 449   }
 450
 451   if (DstNeBase) {
 452     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 453       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 454       unsigned Chunk = (1 << 3) - 1;
 455       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 456       Bytes -= ThisVal;
 457       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 458         .addReg(BaseReg).addImm(ThisVal);
 459     } else {
 460       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 461     }
 462     BaseReg = DestReg;
 463   }
 464
 465   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 466   while (Bytes) {
 467     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 468     Bytes -= ThisVal;
 469     ThisVal /= Scale;
 470     // Build the new tADD / tSUB.
 471     if (isTwoAddr)
 472       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 473     else {
 474       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 475       BaseReg = DestReg;
 476
 477       if (Opc == ARM::tADDrSPi) {
 478         // r4 = add sp, imm
 479         // r4 = add r4, imm
 480         // ...
 481         NumBits = 8;
 482         Scale = 1;
 483         Chunk = ((1 << NumBits) - 1) * Scale;
 484         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 485         isTwoAddr = true;
 486       }
 487     }
 488   }
 489
 490   if (ExtraOpc)
 491     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 492       .addImm(((unsigned)NumBytes) & 3);
 493 }
 494
 495 static
 496 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 497                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 498   if (isThumb)
 499     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 500   else
 501     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 502 }
 503
 504 void ARMRegisterInfo::
 505 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 506                               MachineBasicBlock::iterator I) const {
 507   if (hasFP(MF)) {
 508     // If we have alloca, convert as follows:
 509     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 510     // ADJCALLSTACKUP   -> add, sp, sp, amount
 511     MachineInstr *Old = I;
 512     unsigned Amount = Old->getOperand(0).getImmedValue();
 513     if (Amount != 0) {
 514       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 515       // We need to keep the stack aligned properly.  To do this, we round the
 516       // amount of space needed for the outgoing arguments up to the next
 517       // alignment boundary.
 518       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 519       Amount = (Amount+Align-1)/Align*Align;
 520
 521       // Replace the pseudo instruction with a new instruction...
 522       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 523         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 524       } else {
 525         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 526         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 527       }
 528     }
 529   }
 530   MBB.erase(I);
 531 }
 532
 533 /// emitThumbConstant - Emit a series of instructions to materialize a
 534 /// constant.
 535 static void emitThumbConstant(MachineBasicBlock &MBB,
 536                               MachineBasicBlock::iterator &MBBI,
 537                               unsigned DestReg, int Imm,
 538                               const TargetInstrInfo &TII) {
 539   bool isSub = Imm < 0;
 540   if (isSub) Imm = -Imm;
 541
 542   int Chunk = (1 << 8) - 1;
 543   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 544   Imm -= ThisVal;
 545   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 546   if (Imm > 0)
 547     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 548   if (isSub)
 549     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 550 }
 551
 552 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 553   unsigned i = 0;
 554   MachineInstr &MI = *II;
 555   MachineBasicBlock &MBB = *MI.getParent();
 556   MachineFunction &MF = *MBB.getParent();
 557   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 558   bool isThumb = AFI->isThumbFunction();
 559
 560   while (!MI.getOperand(i).isFrameIndex()) {
 561     ++i;
 562     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 563   }
 564
 565   unsigned FrameReg = ARM::SP;
 566   int FrameIndex = MI.getOperand(i).getFrameIndex();
 567   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 568                MF.getFrameInfo()->getStackSize();
 569
 570   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 571     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 572   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 573     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 574   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 575     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 576   else if (hasFP(MF)) {
 577     // There is alloca()'s in this function, must reference off the frame
 578     // pointer instead.
 579     FrameReg = getFrameRegister(MF);
 580     Offset -= AFI->getFramePtrSpillOffset();
 581   }
 582
 583   unsigned Opcode = MI.getOpcode();
 584   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 585   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 586   bool isSub = false;
 587
 588   if (Opcode == ARM::ADDri) {
 589     Offset += MI.getOperand(i+1).getImm();
 590     if (Offset == 0) {
 591       // Turn it into a move.
 592       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 593       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 594       MI.RemoveOperand(i+1);
 595       return;
 596     } else if (Offset < 0) {
 597       Offset = -Offset;
 598       isSub = true;
 599       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 600     }
 601
 602     // Common case: small offset, fits into instruction.
 603     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 604     if (ImmedOffset != -1) {
 605       // Replace the FrameIndex with sp / fp
 606       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 607       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 608       return;
 609     }
 610
 611     // Otherwise, we fallback to common code below to form the imm offset with
 612     // a sequence of ADDri instructions.  First though, pull as much of the imm
 613     // into this ADDri as possible.
 614     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 615     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 616
 617     // We will handle these bits from offset, clear them.
 618     Offset &= ~ThisImmVal;
 619
 620     // Get the properly encoded SOImmVal field.
 621     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 622     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 623     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 624   } else if (Opcode == ARM::tADDrSPi) {
 625     Offset += MI.getOperand(i+1).getImm();
 626     assert((Offset & 3) == 0 &&
 627            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 628     Offset >>= 2;
 629     if (Offset == 0) {
 630       // Turn it into a move.
 631       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 632       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 633       MI.RemoveOperand(i+1);
 634       return;
 635     }
 636
 637     // Common case: small offset, fits into instruction.
 638     if ((Offset & ~255U) == 0) {
 639       // Replace the FrameIndex with sp / fp
 640       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 641       MI.getOperand(i+1).ChangeToImmediate(Offset);
 642       return;
 643     }
 644
 645     unsigned DestReg = MI.getOperand(0).getReg();
 646     if (Offset > 0) {
 647       // Translate r0 = add sp, imm to
 648       // r0 = add sp, 255*4
 649       // r0 = add r0, (imm - 255*4)
 650       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 651       MI.getOperand(i+1).ChangeToImmediate(255);
 652       Offset = (Offset - 255) << 2;
 653       MachineBasicBlock::iterator NII = next(II);
 654       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 655     } else {
 656       // Translate r0 = add sp, -imm to
 657       // r0 = -imm (this is then translated into a series of instructons)
 658       // r0 = add r0, sp
 659       Offset <<= 2;
 660       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 661       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 662       MI.getOperand(i).ChangeToRegister(DestReg, false);
 663       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 664     }
 665     return;
 666   } else {
 667     unsigned ImmIdx = 0;
 668     int InstrOffs = 0;
 669     unsigned NumBits = 0;
 670     unsigned Scale = 1;
 671     switch (AddrMode) {
 672     case ARMII::AddrMode2: {
 673       ImmIdx = i+2;
 674       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 675       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 676         InstrOffs *= -1;
 677       NumBits = 12;
 678       break;
 679     }
 680     case ARMII::AddrMode3: {
 681       ImmIdx = i+2;
 682       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 683       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 684         InstrOffs *= -1;
 685       NumBits = 8;
 686       break;
 687     }
 688     case ARMII::AddrMode5: {
 689       ImmIdx = i+1;
 690       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 691       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 692         InstrOffs *= -1;
 693       NumBits = 8;
 694       Scale = 4;
 695       break;
 696     }
 697     case ARMII::AddrModeTs: {
 698       ImmIdx = i+1;
 699       InstrOffs = MI.getOperand(ImmIdx).getImm();
 700       NumBits = 8;
 701       Scale = 4;
 702       break;
 703     }
 704     default:
 705       std::cerr << "Unsupported addressing mode!\n";
 706       abort();
 707       break;
 708     }
 709
 710     Offset += InstrOffs * Scale;
 711     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 712     if (Offset < 0) {
 713       Offset = -Offset;
 714       isSub = true;
 715     }
 716
 717     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 718     int ImmedOffset = Offset / Scale;
 719     unsigned Mask = (1 << NumBits) - 1;
 720     if ((unsigned)Offset <= Mask * Scale) {
 721       // Replace the FrameIndex with sp
 722       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 723       if (isSub)
 724         ImmedOffset |= 1 << NumBits;
 725       ImmOp.ChangeToImmediate(ImmedOffset);
 726       return;
 727     }
 728
 729     // Otherwise, it didn't fit. Pull in what we can to simplify the immediate.
 730     if (AddrMode == ARMII::AddrModeTs) {
 731       // Thumb tLDRspi, tSTRspi. These will change to instructions that use a
 732       // different base register.
 733       NumBits = 5;
 734       Mask = (1 << NumBits) - 1;
 735     }
 736
 737     ImmedOffset = ImmedOffset & Mask;
 738     if (isSub)
 739       ImmedOffset |= 1 << NumBits;
 740     ImmOp.ChangeToImmediate(ImmedOffset);
 741     Offset &= ~(Mask*Scale);
 742   }
 743
 744   // If we get here, the immediate doesn't fit into the instruction.  We folded
 745   // as much as possible above, handle the rest, providing a register that is
 746   // SP+LargeImm.
 747   assert(Offset && "This code isn't needed if offset already handled!");
 748
 749   if (isThumb) {
 750     if (TII.isLoad(Opcode)) {
 751       // Use the destination register to materialize sp + offset.
 752       unsigned TmpReg = MI.getOperand(0).getReg();
 753       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 754                                 isSub ? -Offset : Offset, TII);
 755       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 756       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 757       MI.addRegOperand(0, false); // tLDR has an extra register operand.
 758     } else if (TII.isStore(Opcode)) {
 759       // FIXME! This is horrific!!! We need register scavenging.
 760       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 761       // also a ABI register so it's possible that is is the register that is
 762       // being storing here. If that's the case, we do the following:
 763       // r12 = r2
 764       // Use r2 to materialize sp + offset
 765       // str r12, r2
 766       // r2 = r12
 767       unsigned ValReg = MI.getOperand(0).getReg();
 768       unsigned TmpReg = ARM::R3;
 769       if (ValReg == ARM::R3) {
 770         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 771         TmpReg = ARM::R2;
 772       }
 773       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 774                                 isSub ? -Offset : Offset, TII);
 775       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 776       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 777       MI.addRegOperand(0, false); // tSTR has an extra register operand.
 778       if (ValReg == ARM::R3)
 779         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 780     } else
 781       assert(false && "Unexpected opcode!");
 782   } else {
 783     // Insert a set of r12 with the full address: r12 = sp + offset
 784     // If the offset we have is too large to fit into the instruction, we need
 785     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 786     // out of 'Offset'.
 787     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 788                             isSub ? -Offset : Offset, TII);
 789     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 790   }
 791 }
 792
 793 void ARMRegisterInfo::
 794 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 795   // This tells PEI to spill the FP as if it is any other callee-save register
 796   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 797   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 798   // to combine multiple loads / stores.
 799   bool CanEliminateFrame = true;
 800   bool CS1Spilled = false;
 801   bool LRSpilled = false;
 802   unsigned NumGPRSpills = 0;
 803   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 804   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 805
 806   // Don't spill FP if the frame can be eliminated. This is determined
 807   // by scanning the callee-save registers to see if any is used.
 808   const unsigned *CSRegs = getCalleeSavedRegs();
 809   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 810   for (unsigned i = 0; CSRegs[i]; ++i) {
 811     unsigned Reg = CSRegs[i];
 812     bool Spilled = false;
 813     if (MF.isPhysRegUsed(Reg)) {
 814       Spilled = true;
 815       CanEliminateFrame = false;
 816     } else {
 817       // Check alias registers too.
 818       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 819         if (MF.isPhysRegUsed(*Aliases)) {
 820           Spilled = true;
 821           CanEliminateFrame = false;
 822         }
 823       }
 824     }
 825
 826     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 827       if (Spilled) {
 828         NumGPRSpills++;
 829
 830         if (!STI.isTargetDarwin()) {
 831           if (Reg == ARM::LR)
 832             LRSpilled = true;
 833           else
 834             CS1Spilled = true;
 835           continue;
 836         }
 837
 838         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 839         switch (Reg) {
 840         case ARM::LR:
 841           LRSpilled = true;
 842           // Fallthrough
 843         case ARM::R4:
 844         case ARM::R5:
 845         case ARM::R6:
 846         case ARM::R7:
 847           CS1Spilled = true;
 848           break;
 849         default:
 850           break;
 851         }
 852       } else {
 853         if (!STI.isTargetDarwin()) {
 854           UnspilledCS1GPRs.push_back(Reg);
 855           continue;
 856         }
 857
 858         switch (Reg) {
 859         case ARM::R4:
 860         case ARM::R5:
 861         case ARM::R6:
 862         case ARM::R7:
 863         case ARM::LR:
 864           UnspilledCS1GPRs.push_back(Reg);
 865           break;
 866         default:
 867           UnspilledCS2GPRs.push_back(Reg);
 868           break;
 869         }
 870       }
 871     }
 872   }
 873
 874   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 875   bool ForceLRSpill = false;
 876   if (!LRSpilled && AFI->isThumbFunction()) {
 877     unsigned FnSize = ARM::GetFunctionSize(MF);
 878     // Force LR spill if the Thumb function size is > 2048. This enables the
 879     // use of BL to implement far jump. If it turns out that it's not needed
 880     // the branch fix up path will undo it.
 881     if (FnSize >= (1 << 11)) {
 882       CanEliminateFrame = false;
 883       ForceLRSpill = true;
 884     }
 885   }
 886
 887   if (!CanEliminateFrame || hasFP(MF)) {
 888     AFI->setHasStackFrame(true);
 889
 890     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 891     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 892     if (!LRSpilled && CS1Spilled) {
 893       MF.changePhyRegUsed(ARM::LR, true);
 894       NumGPRSpills++;
 895       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 896                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 897       ForceLRSpill = false;
 898     }
 899
 900     // Darwin ABI requires FP to point to the stack slot that contains the
 901     // previous FP.
 902     if (STI.isTargetDarwin() || hasFP(MF)) {
 903       MF.changePhyRegUsed(FramePtr, true);
 904       NumGPRSpills++;
 905     }
 906
 907     // If stack and double are 8-byte aligned and we are spilling an odd number
 908     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 909     // the integer and double callee save areas.
 910     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 911     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 912       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 913         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 914       else if (!UnspilledCS2GPRs.empty())
 915         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 916     }
 917   }
 918
 919   if (ForceLRSpill) {
 920     MF.changePhyRegUsed(ARM::LR, true);
 921     AFI->setLRIsForceSpilled(true);
 922   }
 923 }
 924
 925 /// Move iterator pass the next bunch of callee save load / store ops for
 926 /// the particular spill area (1: integer area 1, 2: integer area 2,
 927 /// 3: fp area, 0: don't care).
 928 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
 929                                    MachineBasicBlock::iterator &MBBI,
 930                                    int Opc, unsigned Area,
 931                                    const ARMSubtarget &STI) {
 932   while (MBBI != MBB.end() &&
 933          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
 934     if (Area != 0) {
 935       bool Done = false;
 936       unsigned Category = 0;
 937       switch (MBBI->getOperand(0).getReg()) {
 938       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
 939       case ARM::LR:
 940         Category = 1;
 941         break;
 942       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
 943         Category = STI.isTargetDarwin() ? 2 : 1;
 944         break;
 945       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
 946       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
 947         Category = 3;
 948         break;
 949       default:
 950         Done = true;
 951         break;
 952       }
 953       if (Done || Category != Area)
 954         break;
 955     }
 956
 957     ++MBBI;
 958   }
 959 }
 960
 961 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
 962   MachineBasicBlock &MBB = MF.front();
 963   MachineBasicBlock::iterator MBBI = MBB.begin();
 964   MachineFrameInfo  *MFI = MF.getFrameInfo();
 965   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 966   bool isThumb = AFI->isThumbFunction();
 967   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 968   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 969   unsigned NumBytes = MFI->getStackSize();
 970   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 971
 972   if (isThumb) {
 973     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 974     NumBytes = (NumBytes + 3) & ~3;
 975     MFI->setStackSize(NumBytes);
 976   }
 977
 978   // Determine the sizes of each callee-save spill areas and record which frame
 979   // belongs to which callee-save spill areas.
 980   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 981   int FramePtrSpillFI = 0;
 982   if (!AFI->hasStackFrame()) {
 983     if (NumBytes != 0)
 984       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 985     return;
 986   }
 987
 988   if (VARegSaveSize)
 989     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
 990
 991   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 992     unsigned Reg = CSI[i].getReg();
 993     int FI = CSI[i].getFrameIdx();
 994     switch (Reg) {
 995     case ARM::R4:
 996     case ARM::R5:
 997     case ARM::R6:
 998     case ARM::R7:
 999     case ARM::LR:
1000       if (Reg == FramePtr)
1001         FramePtrSpillFI = FI;
1002       AFI->addGPRCalleeSavedArea1Frame(FI);
1003       GPRCS1Size += 4;
1004       break;
1005     case ARM::R8:
1006     case ARM::R9:
1007     case ARM::R10:
1008     case ARM::R11:
1009       if (Reg == FramePtr)
1010         FramePtrSpillFI = FI;
1011       if (STI.isTargetDarwin()) {
1012         AFI->addGPRCalleeSavedArea2Frame(FI);
1013         GPRCS2Size += 4;
1014       } else {
1015         AFI->addGPRCalleeSavedArea1Frame(FI);
1016         GPRCS1Size += 4;
1017       }
1018       break;
1019     default:
1020       AFI->addDPRCalleeSavedAreaFrame(FI);
1021       DPRCSSize += 8;
1022     }
1023   }
1024
1025   if (Align == 8 && (GPRCS1Size & 7) != 0)
1026     // Pad CS1 to ensure proper alignment.
1027     GPRCS1Size += 4;
1028
1029   if (!isThumb) {
1030     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1031     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1032     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1033   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1034     ++MBBI;
1035
1036   // Darwin ABI requires FP to point to the stack slot that contains the
1037   // previous FP.
1038   if (STI.isTargetDarwin() || hasFP(MF))
1039     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1040       .addFrameIndex(FramePtrSpillFI).addImm(0);
1041
1042   if (!isThumb) {
1043     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1044     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1045
1046     // Build the new SUBri to adjust SP for FP callee-save spill area.
1047     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1048     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1049   }
1050
1051   // Determine starting offsets of spill areas.
1052   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1053   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1054   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1055   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1056   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1057   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1058   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1059
1060   NumBytes = DPRCSOffset;
1061   if (NumBytes) {
1062     // Insert it after all the callee-save spills.
1063     if (!isThumb)
1064       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1065     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1066   }
1067
1068   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1069   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1070   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1071 }
1072
1073 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1074   for (unsigned i = 0; CSRegs[i]; ++i)
1075     if (Reg == CSRegs[i])
1076       return true;
1077   return false;
1078 }
1079
1080 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1081   return ((MI->getOpcode() == ARM::FLDD ||
1082            MI->getOpcode() == ARM::LDR  ||
1083            MI->getOpcode() == ARM::tLDRspi) &&
1084           MI->getOperand(1).isFrameIndex() &&
1085           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1086 }
1087
1088 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1089                                    MachineBasicBlock &MBB) const {
1090   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1091   assert((MBBI->getOpcode() == ARM::BX_RET ||
1092           MBBI->getOpcode() == ARM::tBX_RET ||
1093           MBBI->getOpcode() == ARM::tPOP_RET) &&
1094          "Can only insert epilog into returning blocks");
1095
1096   MachineFrameInfo *MFI = MF.getFrameInfo();
1097   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1098   bool isThumb = AFI->isThumbFunction();
1099   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1100   int NumBytes = (int)MFI->getStackSize();
1101   if (!AFI->hasStackFrame()) {
1102     if (NumBytes != 0)
1103       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1104     return;
1105   }
1106
1107   // Unwind MBBI to point to first LDR / FLDD.
1108   const unsigned *CSRegs = getCalleeSavedRegs();
1109   if (MBBI != MBB.begin()) {
1110     do
1111       --MBBI;
1112     while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1113     if (!isCSRestore(MBBI, CSRegs))
1114       ++MBBI;
1115   }
1116
1117   // Move SP to start of FP callee save spill area.
1118   NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1119                AFI->getGPRCalleeSavedArea2Size() +
1120                AFI->getDPRCalleeSavedAreaSize());
1121   if (isThumb) {
1122     if (MBBI->getOpcode() == ARM::tBX_RET &&
1123         &MBB.front() != MBBI &&
1124         prior(MBBI)->getOpcode() == ARM::tPOP) {
1125       MachineBasicBlock::iterator PMBBI = prior(MBBI);
1126       emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1127     } else
1128       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1129   } else {
1130     // Darwin ABI requires FP to point to the stack slot that contains the
1131     // previous FP.
1132     if (STI.isTargetDarwin() || hasFP(MF)) {
1133       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1134       // Reset SP based on frame pointer only if the stack frame extends beyond
1135       // frame pointer stack slot.
1136       if (AFI->getGPRCalleeSavedArea2Size() ||
1137           AFI->getDPRCalleeSavedAreaSize()  ||
1138           AFI->getDPRCalleeSavedAreaOffset())
1139         if (NumBytes)
1140           BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1141             .addImm(NumBytes);
1142         else
1143           BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1144     } else if (NumBytes) {
1145       emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1146     }
1147
1148     // Move SP to start of integer callee save spill area 2.
1149     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1150     emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1151
1152     // Move SP to start of integer callee save spill area 1.
1153     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1154     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1155
1156     // Move SP to SP upon entry to the function.
1157     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1158     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1159   }
1160
1161   if (VARegSaveSize) {
1162     if (isThumb)
1163       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1164       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1165       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1166
1167     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1168
1169     if (isThumb) {
1170       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1171       MBB.erase(MBBI);
1172     }
1173   }
1174 }
1175
1176 unsigned ARMRegisterInfo::getRARegister() const {
1177   return ARM::LR;
1178 }
1179
1180 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1181   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1182 }
1183
1184 #include "ARMGenRegisterInfo.inc"
1185