lib/Target/ARM/ARMRegisterInfo.td

   1 //===- ARMRegisterInfo.td - ARM Register defs --------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the ARM register file
  12 //===----------------------------------------------------------------------===//
  13
  14 // Registers are identified with 4-bit ID numbers.
  15 class ARMReg<bits<4> num, string n, list<Register> subregs = []> : Register<n> {
  16   field bits<4> Num;
  17   let Namespace = "ARM";
  18   let SubRegs = subregs;
  19 }
  20
  21 class ARMFReg<bits<6> num, string n> : Register<n> {
  22   field bits<6> Num;
  23   let Namespace = "ARM";
  24 }
  25
  26 // Subregister indices.
  27 let Namespace = "ARM" in {
  28 // Note: Code depends on these having consecutive numbers.
  29 def ssub_0  : SubRegIndex;
  30 def ssub_1  : SubRegIndex;
  31 def ssub_2  : SubRegIndex; // In a Q reg.
  32 def ssub_3  : SubRegIndex;
  33
  34 def dsub_0 : SubRegIndex;
  35 def dsub_1 : SubRegIndex;
  36 def dsub_2 : SubRegIndex;
  37 def dsub_3 : SubRegIndex;
  38 def dsub_4 : SubRegIndex;
  39 def dsub_5 : SubRegIndex;
  40 def dsub_6 : SubRegIndex;
  41 def dsub_7 : SubRegIndex;
  42
  43 def qsub_0 : SubRegIndex;
  44 def qsub_1 : SubRegIndex;
  45 def qsub_2 : SubRegIndex;
  46 def qsub_3 : SubRegIndex;
  47
  48 def qqsub_0 : SubRegIndex;
  49 def qqsub_1 : SubRegIndex;
  50 }
  51
  52 // Integer registers
  53 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  54 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  55 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  56 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  57 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  58 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  59 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  60 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  61 // These require 32-bit instructions.
  62 let CostPerUse = 1 in {
  63 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  64 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  65 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  66 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  67 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  68 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  69 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  70 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  71 }
  72
  73 // Float registers
  74 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  75 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  76 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  77 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  78 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  79 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  80 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  81 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
  82 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
  83 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
  84 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
  85 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
  86 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
  87 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
  88 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
  89 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
  90
  91 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
  92 let SubRegIndices = [ssub_0, ssub_1] in {
  93 def D0  : ARMReg< 0,  "d0", [S0,   S1]>, DwarfRegNum<[256]>;
  94 def D1  : ARMReg< 1,  "d1", [S2,   S3]>, DwarfRegNum<[257]>;
  95 def D2  : ARMReg< 2,  "d2", [S4,   S5]>, DwarfRegNum<[258]>;
  96 def D3  : ARMReg< 3,  "d3", [S6,   S7]>, DwarfRegNum<[259]>;
  97 def D4  : ARMReg< 4,  "d4", [S8,   S9]>, DwarfRegNum<[260]>;
  98 def D5  : ARMReg< 5,  "d5", [S10, S11]>, DwarfRegNum<[261]>;
  99 def D6  : ARMReg< 6,  "d6", [S12, S13]>, DwarfRegNum<[262]>;
 100 def D7  : ARMReg< 7,  "d7", [S14, S15]>, DwarfRegNum<[263]>;
 101 def D8  : ARMReg< 8,  "d8", [S16, S17]>, DwarfRegNum<[264]>;
 102 def D9  : ARMReg< 9,  "d9", [S18, S19]>, DwarfRegNum<[265]>;
 103 def D10 : ARMReg<10, "d10", [S20, S21]>, DwarfRegNum<[266]>;
 104 def D11 : ARMReg<11, "d11", [S22, S23]>, DwarfRegNum<[267]>;
 105 def D12 : ARMReg<12, "d12", [S24, S25]>, DwarfRegNum<[268]>;
 106 def D13 : ARMReg<13, "d13", [S26, S27]>, DwarfRegNum<[269]>;
 107 def D14 : ARMReg<14, "d14", [S28, S29]>, DwarfRegNum<[270]>;
 108 def D15 : ARMReg<15, "d15", [S30, S31]>, DwarfRegNum<[271]>;
 109 }
 110
 111 // VFP3 defines 16 additional double registers
 112 def D16 : ARMFReg<16, "d16">, DwarfRegNum<[272]>;
 113 def D17 : ARMFReg<17, "d17">, DwarfRegNum<[273]>;
 114 def D18 : ARMFReg<18, "d18">, DwarfRegNum<[274]>;
 115 def D19 : ARMFReg<19, "d19">, DwarfRegNum<[275]>;
 116 def D20 : ARMFReg<20, "d20">, DwarfRegNum<[276]>;
 117 def D21 : ARMFReg<21, "d21">, DwarfRegNum<[277]>;
 118 def D22 : ARMFReg<22, "d22">, DwarfRegNum<[278]>;
 119 def D23 : ARMFReg<23, "d23">, DwarfRegNum<[279]>;
 120 def D24 : ARMFReg<24, "d24">, DwarfRegNum<[280]>;
 121 def D25 : ARMFReg<25, "d25">, DwarfRegNum<[281]>;
 122 def D26 : ARMFReg<26, "d26">, DwarfRegNum<[282]>;
 123 def D27 : ARMFReg<27, "d27">, DwarfRegNum<[283]>;
 124 def D28 : ARMFReg<28, "d28">, DwarfRegNum<[284]>;
 125 def D29 : ARMFReg<29, "d29">, DwarfRegNum<[285]>;
 126 def D30 : ARMFReg<30, "d30">, DwarfRegNum<[286]>;
 127 def D31 : ARMFReg<31, "d31">, DwarfRegNum<[287]>;
 128
 129 // Advanced SIMD (NEON) defines 16 quad-word aliases
 130 let SubRegIndices = [dsub_0, dsub_1],
 131  CompositeIndices = [(ssub_2 dsub_1, ssub_0),
 132                      (ssub_3 dsub_1, ssub_1)] in {
 133 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 134 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 135 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 136 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 137 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 138 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 139 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 140 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 141 }
 142 let SubRegIndices = [dsub_0, dsub_1] in {
 143 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 144 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 145 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 146 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 147 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 148 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 149 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 150 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 151 }
 152
 153 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 154 // never be present in the emitted code.
 155 // These are used for NEON load / store instructions, e.g., vld4, vst3.
 156 // NOTE: It's possible to define more QQ registers since technically the
 157 // starting D register number doesn't have to be multiple of 4, e.g.,
 158 // D1, D2, D3, D4 would be a legal quad, but that would make the subregister
 159 // stuff very messy.
 160 let SubRegIndices = [qsub_0, qsub_1],
 161  CompositeIndices = [(dsub_2 qsub_1, dsub_0), (dsub_3 qsub_1, dsub_1)] in {
 162 def QQ0 : ARMReg<0, "qq0", [Q0,  Q1]>;
 163 def QQ1 : ARMReg<1, "qq1", [Q2,  Q3]>;
 164 def QQ2 : ARMReg<2, "qq2", [Q4,  Q5]>;
 165 def QQ3 : ARMReg<3, "qq3", [Q6,  Q7]>;
 166 def QQ4 : ARMReg<4, "qq4", [Q8,  Q9]>;
 167 def QQ5 : ARMReg<5, "qq5", [Q10, Q11]>;
 168 def QQ6 : ARMReg<6, "qq6", [Q12, Q13]>;
 169 def QQ7 : ARMReg<7, "qq7", [Q14, Q15]>;
 170 }
 171
 172 // Pseudo 512-bit registers to represent four consecutive Q registers.
 173 let SubRegIndices = [qqsub_0, qqsub_1],
 174  CompositeIndices = [(qsub_2  qqsub_1, qsub_0), (qsub_3  qqsub_1, qsub_1),
 175                      (dsub_4  qqsub_1, dsub_0), (dsub_5  qqsub_1, dsub_1),
 176                      (dsub_6  qqsub_1, dsub_2), (dsub_7  qqsub_1, dsub_3)] in {
 177 def QQQQ0 : ARMReg<0, "qqqq0", [QQ0, QQ1]>;
 178 def QQQQ1 : ARMReg<1, "qqqq1", [QQ2, QQ3]>;
 179 def QQQQ2 : ARMReg<2, "qqqq2", [QQ4, QQ5]>;
 180 def QQQQ3 : ARMReg<3, "qqqq3", [QQ6, QQ7]>;
 181 }
 182
 183 // Current Program Status Register.
 184 def CPSR    : ARMReg<0, "cpsr">;
 185 def FPSCR   : ARMReg<1, "fpscr">;
 186 def ITSTATE : ARMReg<2, "itstate">;
 187
 188 // Special Registers - only available in privileged mode.
 189 def FPSID   : ARMReg<0, "fpsid">;
 190 def FPEXC   : ARMReg<8, "fpexc">;
 191
 192 // Register classes.
 193 //
 194 // pc  == Program Counter
 195 // lr  == Link Register
 196 // sp  == Stack Pointer
 197 // r12 == ip (scratch)
 198 // r7  == Frame Pointer (thumb-style backtraces)
 199 // r9  == May be reserved as Thread Register
 200 // r11 == Frame Pointer (arm-style backtraces)
 201 // r10 == Stack Limit
 202 //
 203 def GPR : RegisterClass<"ARM", [i32], 32, (add (sequence "R%u", 0, 12),
 204                                                SP, LR, PC)> {
 205   let MethodProtos = [{
 206     iterator allocation_order_begin(const MachineFunction &MF) const;
 207     iterator allocation_order_end(const MachineFunction &MF) const;
 208   }];
 209   let MethodBodies = [{
 210     static const unsigned ARM_GPR_AO[] = {
 211       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 212       ARM::R12,ARM::LR,
 213       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 214       ARM::R8, ARM::R9, ARM::R10, ARM::R11 };
 215
 216     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 217     // don't know how to spill them. If we make our prologue/epilogue code
 218     // smarter at some point, we can go back to using the above allocation
 219     // orders for the Thumb1 instructions that know how to use hi regs.
 220     static const unsigned THUMB_GPR_AO[] = {
 221       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 222       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 223
 224     GPRClass::iterator
 225     GPRClass::allocation_order_begin(const MachineFunction &MF) const {
 226       const TargetMachine &TM = MF.getTarget();
 227       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 228       if (Subtarget.isThumb1Only())
 229         return THUMB_GPR_AO;
 230       return ARM_GPR_AO;
 231     }
 232
 233     GPRClass::iterator
 234     GPRClass::allocation_order_end(const MachineFunction &MF) const {
 235       const TargetMachine &TM = MF.getTarget();
 236       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 237       if (Subtarget.isThumb1Only())
 238         return THUMB_GPR_AO + (sizeof(THUMB_GPR_AO)/sizeof(unsigned));
 239       return ARM_GPR_AO + (sizeof(ARM_GPR_AO)/sizeof(unsigned));
 240     }
 241   }];
 242 }
 243
 244 // restricted GPR register class. Many Thumb2 instructions allow the full
 245 // register range for operands, but have undefined behaviours when PC
 246 // or SP (R13 or R15) are used. The ARM ISA refers to these operands
 247 // via the BadReg() pseudo-code description.
 248 def rGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, SP, PC)> {
 249   let MethodProtos = [{
 250     iterator allocation_order_begin(const MachineFunction &MF) const;
 251     iterator allocation_order_end(const MachineFunction &MF) const;
 252   }];
 253   let MethodBodies = [{
 254     static const unsigned ARM_rGPR_AO[] = {
 255       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 256       ARM::R12,ARM::LR,
 257       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 258       ARM::R8, ARM::R9, ARM::R10,
 259       ARM::R11 };
 260
 261     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 262     // don't know how to spill them. If we make our prologue/epilogue code
 263     // smarter at some point, we can go back to using the above allocation
 264     // orders for the Thumb1 instructions that know how to use hi regs.
 265     static const unsigned THUMB_rGPR_AO[] = {
 266       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 267       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 268
 269     rGPRClass::iterator
 270     rGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 271       const TargetMachine &TM = MF.getTarget();
 272       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 273       if (Subtarget.isThumb1Only())
 274         return THUMB_rGPR_AO;
 275       return ARM_rGPR_AO;
 276     }
 277
 278     rGPRClass::iterator
 279     rGPRClass::allocation_order_end(const MachineFunction &MF) const {
 280       const TargetMachine &TM = MF.getTarget();
 281       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 282
 283       if (Subtarget.isThumb1Only())
 284         return THUMB_rGPR_AO + (sizeof(THUMB_rGPR_AO)/sizeof(unsigned));
 285       return ARM_rGPR_AO + (sizeof(ARM_rGPR_AO)/sizeof(unsigned));
 286     }
 287   }];
 288 }
 289
 290 // Thumb registers are R0-R7 normally. Some instructions can still use
 291 // the general GPR register class above (MOV, e.g.)
 292 def tGPR : RegisterClass<"ARM", [i32], 32, (trunc GPR, 8)>;
 293
 294 // For tail calls, we can't use callee-saved registers, as they are restored
 295 // to the saved value before the tail call, which would clobber a call address.
 296 // Note, getMinimalPhysRegClass(R0) returns tGPR because of the names of
 297 // this class and the preceding one(!)  This is what we want.
 298 def tcGPR : RegisterClass<"ARM", [i32], 32, (add R0, R1, R2, R3, R9, R12)> {
 299   let MethodProtos = [{
 300     iterator allocation_order_begin(const MachineFunction &MF) const;
 301     iterator allocation_order_end(const MachineFunction &MF) const;
 302   }];
 303   let MethodBodies = [{
 304     // R9 is available.
 305     static const unsigned ARM_GPR_R9_TC[] = {
 306       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 307       ARM::R9, ARM::R12 };
 308     // R9 is not available.
 309     static const unsigned ARM_GPR_NOR9_TC[] = {
 310       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 311       ARM::R12 };
 312
 313     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 314     // don't know how to spill them. If we make our prologue/epilogue code
 315     // smarter at some point, we can go back to using the above allocation
 316     // orders for the Thumb1 instructions that know how to use hi regs.
 317     static const unsigned THUMB_GPR_AO_TC[] = {
 318       ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 319
 320     tcGPRClass::iterator
 321     tcGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 322       const TargetMachine &TM = MF.getTarget();
 323       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 324       if (Subtarget.isThumb1Only())
 325         return THUMB_GPR_AO_TC;
 326       return Subtarget.isTargetDarwin() ? ARM_GPR_R9_TC : ARM_GPR_NOR9_TC;
 327     }
 328
 329     tcGPRClass::iterator
 330     tcGPRClass::allocation_order_end(const MachineFunction &MF) const {
 331       const TargetMachine &TM = MF.getTarget();
 332       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 333
 334       if (Subtarget.isThumb1Only())
 335         return THUMB_GPR_AO_TC + (sizeof(THUMB_GPR_AO_TC)/sizeof(unsigned));
 336
 337       return Subtarget.isTargetDarwin() ?
 338         ARM_GPR_R9_TC + (sizeof(ARM_GPR_R9_TC)/sizeof(unsigned)) :
 339         ARM_GPR_NOR9_TC + (sizeof(ARM_GPR_NOR9_TC)/sizeof(unsigned));
 340     }
 341   }];
 342 }
 343
 344
 345 // Scalar single precision floating point register class..
 346 def SPR : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 31)>;
 347
 348 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 349 // operations
 350 def SPR_8 : RegisterClass<"ARM", [f32], 32, (trunc SPR, 16)>;
 351
 352 // Scalar double precision floating point / generic 64-bit vector register
 353 // class.
 354 // ARM requires only word alignment for double. It's more performant if it
 355 // is double-word alignment though.
 356 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 357                         (sequence "D%u", 0, 31)> {
 358   let MethodProtos = [{
 359     iterator allocation_order_begin(const MachineFunction &MF) const;
 360     iterator allocation_order_end(const MachineFunction &MF) const;
 361   }];
 362   let MethodBodies = [{
 363     // VFP2 / VFPv3-D16
 364     static const unsigned ARM_DPR_VFP2[] = {
 365       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 366       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 367       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 368       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 369     // VFP3: D8-D15 are callee saved and should be allocated last.
 370     // Save other low registers for use as DPR_VFP2 and DPR_8 classes.
 371     static const unsigned ARM_DPR_VFP3[] = {
 372       ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 373       ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 374       ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 375       ARM::D28, ARM::D29, ARM::D30, ARM::D31,
 376       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 377       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 378       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 379       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 380
 381     DPRClass::iterator
 382     DPRClass::allocation_order_begin(const MachineFunction &MF) const {
 383       const TargetMachine &TM = MF.getTarget();
 384       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 385       if (Subtarget.hasVFP3() && !Subtarget.hasD16())
 386         return ARM_DPR_VFP3;
 387       return ARM_DPR_VFP2;
 388     }
 389
 390     DPRClass::iterator
 391     DPRClass::allocation_order_end(const MachineFunction &MF) const {
 392       const TargetMachine &TM = MF.getTarget();
 393       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 394       if (Subtarget.hasVFP3() && !Subtarget.hasD16())
 395         return ARM_DPR_VFP3 + (sizeof(ARM_DPR_VFP3)/sizeof(unsigned));
 396       else
 397         return ARM_DPR_VFP2 + (sizeof(ARM_DPR_VFP2)/sizeof(unsigned));
 398     }
 399   }];
 400 }
 401
 402 // Subset of DPR that are accessible with VFP2 (and so that also have
 403 // 32-bit SPR subregs).
 404 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 405                              (trunc DPR, 16)> {
 406   let SubRegClasses = [(SPR ssub_0, ssub_1)];
 407 }
 408
 409 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 410 // operations
 411 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 412                           (trunc DPR, 8)> {
 413   let SubRegClasses = [(SPR_8 ssub_0, ssub_1)];
 414 }
 415
 416 // Generic 128-bit vector register class.
 417 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 418                         (sequence "Q%u", 0, 15)> {
 419   let SubRegClasses = [(DPR dsub_0, dsub_1)];
 420   let MethodProtos = [{
 421     iterator allocation_order_begin(const MachineFunction &MF) const;
 422     iterator allocation_order_end(const MachineFunction &MF) const;
 423   }];
 424   let MethodBodies = [{
 425     // Q4-Q7 are callee saved and should be allocated last.
 426     // Save other low registers for use as QPR_VFP2 and QPR_8 classes.
 427     static const unsigned ARM_QPR[] = {
 428       ARM::Q8,  ARM::Q9,  ARM::Q10, ARM::Q11,
 429       ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15,
 430       ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
 431       ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7 };
 432
 433     QPRClass::iterator
 434     QPRClass::allocation_order_begin(const MachineFunction &MF) const {
 435       return ARM_QPR;
 436     }
 437
 438     QPRClass::iterator
 439     QPRClass::allocation_order_end(const MachineFunction &MF) const {
 440       return ARM_QPR + (sizeof(ARM_QPR)/sizeof(unsigned));
 441     }
 442   }];
 443 }
 444
 445 // Subset of QPR that have 32-bit SPR subregs.
 446 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 447                              128, (trunc QPR, 8)> {
 448   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 449                        (DPR_VFP2 dsub_0, dsub_1)];
 450 }
 451
 452 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 453 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 454                            128, (trunc QPR, 4)> {
 455   let SubRegClasses = [(SPR_8 ssub_0, ssub_1, ssub_2, ssub_3),
 456                        (DPR_8 dsub_0, dsub_1)];
 457 }
 458
 459 // Pseudo 256-bit vector register class to model pairs of Q registers
 460 // (4 consecutive D registers).
 461 def QQPR : RegisterClass<"ARM", [v4i64], 256, (sequence "QQ%u", 0, 7)> {
 462   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3),
 463                        (QPR qsub_0, qsub_1)];
 464   let MethodProtos = [{
 465     iterator allocation_order_begin(const MachineFunction &MF) const;
 466     iterator allocation_order_end(const MachineFunction &MF) const;
 467   }];
 468   let MethodBodies = [{
 469     // QQ2-QQ3 are callee saved and should be allocated last.
 470     // Save other low registers for use as QPR_VFP2 and QPR_8 classes.
 471     static const unsigned ARM_QQPR[] = {
 472       ARM::QQ4, ARM::QQ5, ARM::QQ6, ARM::QQ7,
 473       ARM::QQ0, ARM::QQ1, ARM::QQ2, ARM::QQ3 };
 474
 475     QQPRClass::iterator
 476     QQPRClass::allocation_order_begin(const MachineFunction &MF) const {
 477       return ARM_QQPR;
 478     }
 479
 480     QQPRClass::iterator
 481     QQPRClass::allocation_order_end(const MachineFunction &MF) const {
 482       return ARM_QQPR + (sizeof(ARM_QQPR)/sizeof(unsigned));
 483     }
 484   }];
 485 }
 486
 487 // Subset of QQPR that have 32-bit SPR subregs.
 488 def QQPR_VFP2 : RegisterClass<"ARM", [v4i64], 256, (trunc QQPR, 4)> {
 489   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 490                        (DPR_VFP2 dsub_0, dsub_1, dsub_2, dsub_3),
 491                        (QPR_VFP2 qsub_0, qsub_1)];
 492
 493 }
 494
 495 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 496 // (8 consecutive D registers).
 497 def QQQQPR : RegisterClass<"ARM", [v8i64], 256, (sequence "QQQQ%u", 0, 3)> {
 498   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3,
 499                             dsub_4, dsub_5, dsub_6, dsub_7),
 500                        (QPR qsub_0, qsub_1, qsub_2, qsub_3)];
 501   let MethodProtos = [{
 502     iterator allocation_order_begin(const MachineFunction &MF) const;
 503     iterator allocation_order_end(const MachineFunction &MF) const;
 504   }];
 505   let MethodBodies = [{
 506     // QQQQ1 is callee saved and should be allocated last.
 507     // Save QQQQ0 for use as QPR_VFP2 and QPR_8 classes.
 508     static const unsigned ARM_QQQQPR[] = {
 509       ARM::QQQQ2, ARM::QQQQ3, ARM::QQQQ0, ARM::QQQQ1 };
 510
 511     QQQQPRClass::iterator
 512     QQQQPRClass::allocation_order_begin(const MachineFunction &MF) const {
 513       return ARM_QQQQPR;
 514     }
 515
 516     QQQQPRClass::iterator
 517     QQQQPRClass::allocation_order_end(const MachineFunction &MF) const {
 518       return ARM_QQQQPR + (sizeof(ARM_QQQQPR)/sizeof(unsigned));
 519     }
 520   }];
 521 }
 522
 523 // Condition code registers.
 524 def CCR : RegisterClass<"ARM", [i32], 32, (add CPSR)> {
 525   let isAllocatable = 0;
 526 }