lib/Target/ARM/ARMRegisterInfo.td

   1 //===- ARMRegisterInfo.td - ARM Register defs -------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the ARM register file
  12 //===----------------------------------------------------------------------===//
  13
  14 // Registers are identified with 4-bit ID numbers.
  15 class ARMReg<bits<4> num, string n, list<Register> subregs = []> : Register<n> {
  16   field bits<4> Num;
  17   let Namespace = "ARM";
  18   let SubRegs = subregs;
  19 }
  20
  21 class ARMFReg<bits<6> num, string n> : Register<n> {
  22   field bits<6> Num;
  23   let Namespace = "ARM";
  24 }
  25
  26 // Subregister indices.
  27 let Namespace = "ARM" in {
  28 // Note: Code depends on these having consecutive numbers.
  29 def ssub_0 : SubRegIndex { let NumberHack = 1; }
  30 def ssub_1 : SubRegIndex { let NumberHack = 2; }
  31 def ssub_2 : SubRegIndex { let NumberHack = 3; }
  32 def ssub_3 : SubRegIndex { let NumberHack = 4; }
  33
  34 def dsub_0 : SubRegIndex { let NumberHack = 5; }
  35 def dsub_1 : SubRegIndex { let NumberHack = 6; }
  36 def dsub_2 : SubRegIndex { let NumberHack = 7; }
  37 def dsub_3 : SubRegIndex { let NumberHack = 8; }
  38 def dsub_4 : SubRegIndex { let NumberHack = 9; }
  39 def dsub_5 : SubRegIndex { let NumberHack = 10; }
  40 def dsub_6 : SubRegIndex { let NumberHack = 11; }
  41 def dsub_7 : SubRegIndex { let NumberHack = 12; }
  42
  43 def qsub_0 : SubRegIndex { let NumberHack = 13; }
  44 def qsub_1 : SubRegIndex { let NumberHack = 14; }
  45 def qsub_2 : SubRegIndex { let NumberHack = 15; }
  46 def qsub_3 : SubRegIndex { let NumberHack = 16; }
  47
  48 def qqsub_0 : SubRegIndex { let NumberHack = 17; }
  49 def qqsub_1 : SubRegIndex { let NumberHack = 18; }
  50 }
  51
  52 // Integer registers
  53 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  54 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  55 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  56 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  57 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  58 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  59 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  60 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  61 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  62 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  63 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  64 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  65 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  66 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  67 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  68 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  69
  70 // Float registers
  71 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  72 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  73 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  74 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  75 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  76 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  77 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  78 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
  79 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
  80 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
  81 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
  82 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
  83 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
  84 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
  85 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
  86 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
  87 def SDummy : ARMFReg<63, "sINVALID">;
  88
  89 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
  90 def D0  : ARMReg< 0,  "d0", [S0,   S1]>;
  91 def D1  : ARMReg< 1,  "d1", [S2,   S3]>;
  92 def D2  : ARMReg< 2,  "d2", [S4,   S5]>;
  93 def D3  : ARMReg< 3,  "d3", [S6,   S7]>;
  94 def D4  : ARMReg< 4,  "d4", [S8,   S9]>;
  95 def D5  : ARMReg< 5,  "d5", [S10, S11]>;
  96 def D6  : ARMReg< 6,  "d6", [S12, S13]>;
  97 def D7  : ARMReg< 7,  "d7", [S14, S15]>;
  98 def D8  : ARMReg< 8,  "d8", [S16, S17]>;
  99 def D9  : ARMReg< 9,  "d9", [S18, S19]>;
 100 def D10 : ARMReg<10, "d10", [S20, S21]>;
 101 def D11 : ARMReg<11, "d11", [S22, S23]>;
 102 def D12 : ARMReg<12, "d12", [S24, S25]>;
 103 def D13 : ARMReg<13, "d13", [S26, S27]>;
 104 def D14 : ARMReg<14, "d14", [S28, S29]>;
 105 def D15 : ARMReg<15, "d15", [S30, S31]>;
 106
 107 // VFP3 defines 16 additional double registers
 108 def D16 : ARMFReg<16, "d16">; def D17 : ARMFReg<17, "d17">;
 109 def D18 : ARMFReg<18, "d18">; def D19 : ARMFReg<19, "d19">;
 110 def D20 : ARMFReg<20, "d20">; def D21 : ARMFReg<21, "d21">;
 111 def D22 : ARMFReg<22, "d22">; def D23 : ARMFReg<23, "d23">;
 112 def D24 : ARMFReg<24, "d24">; def D25 : ARMFReg<25, "d25">;
 113 def D26 : ARMFReg<26, "d26">; def D27 : ARMFReg<27, "d27">;
 114 def D28 : ARMFReg<28, "d28">; def D29 : ARMFReg<29, "d29">;
 115 def D30 : ARMFReg<30, "d30">; def D31 : ARMFReg<31, "d31">;
 116 def DDummy : ARMFReg<31, "dINVALID">;
 117
 118 // Advanced SIMD (NEON) defines 16 quad-word aliases
 119 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 120 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 121 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 122 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 123 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 124 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 125 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 126 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 127 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 128 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 129 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 130 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 131 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 132 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 133 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 134 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 135 def QDummy : ARMFReg<16, "qINVALID">;
 136
 137 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 138 // never be present in the emitted code.
 139 // These are used for NEON load / store instructions, e.g. vld4, vst3.
 140 // NOTE: It's possible to define more QQ registers since technical the
 141 // starting D register number doesn't have to be multiple of 4. e.g.
 142 // D1, D2, D3, D4 would be a legal quad. But that would make the sub-register
 143 // stuffs very messy.
 144 def QQ0 : ARMReg<0, "qq0", [Q0,  Q1]>;
 145 def QQ1 : ARMReg<1, "qq1", [Q2,  Q3]>;
 146 def QQ2 : ARMReg<2, "qq2", [Q4,  Q5]>;
 147 def QQ3 : ARMReg<3, "qq3", [Q6,  Q7]>;
 148 def QQ4 : ARMReg<4, "qq4", [Q8,  Q9]>;
 149 def QQ5 : ARMReg<5, "qq5", [Q10, Q11]>;
 150 def QQ6 : ARMReg<6, "qq6", [Q12, Q13]>;
 151 def QQ7 : ARMReg<7, "qq7", [Q14, Q15]>;
 152
 153 // Pseudo 512-bit registers to represent four consecutive Q registers.
 154 def QQQQ0 : ARMReg<0, "qqqq0", [QQ0, QQ1]>;
 155 def QQQQ1 : ARMReg<1, "qqqq1", [QQ2, QQ3]>;
 156 def QQQQ2 : ARMReg<2, "qqqq2", [QQ4, QQ5]>;
 157 def QQQQ3 : ARMReg<3, "qqqq3", [QQ6, QQ7]>;
 158
 159 // Current Program Status Register.
 160 def CPSR  : ARMReg<0, "cpsr">;
 161
 162 def FPSCR : ARMReg<1, "fpscr">;
 163
 164 // Register classes.
 165 //
 166 // pc  == Program Counter
 167 // lr  == Link Register
 168 // sp  == Stack Pointer
 169 // r12 == ip (scratch)
 170 // r7  == Frame Pointer (thumb-style backtraces)
 171 // r9  == May be reserved as Thread Register
 172 // r11 == Frame Pointer (arm-style backtraces)
 173 // r10 == Stack Limit
 174 //
 175 def GPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6,
 176                                            R7, R8, R9, R10, R11, R12,
 177                                            SP, LR, PC]> {
 178   let MethodProtos = [{
 179     iterator allocation_order_begin(const MachineFunction &MF) const;
 180     iterator allocation_order_end(const MachineFunction &MF) const;
 181   }];
 182   let MethodBodies = [{
 183     // FP is R11, R9 is available.
 184     static const unsigned ARM_GPR_AO_1[] = {
 185       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 186       ARM::R12,ARM::LR,
 187       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 188       ARM::R8, ARM::R9, ARM::R10,
 189       ARM::R11 };
 190     // FP is R11, R9 is not available.
 191     static const unsigned ARM_GPR_AO_2[] = {
 192       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 193       ARM::R12,ARM::LR,
 194       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 195       ARM::R8, ARM::R10,
 196       ARM::R11 };
 197     // FP is R7, R9 is available as non-callee-saved register.
 198     // This is used by Darwin.
 199     static const unsigned ARM_GPR_AO_3[] = {
 200       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 201       ARM::R9, ARM::R12,ARM::LR,
 202       ARM::R4, ARM::R5, ARM::R6,
 203       ARM::R8, ARM::R10,ARM::R11,ARM::R7 };
 204     // FP is R7, R9 is not available.
 205     static const unsigned ARM_GPR_AO_4[] = {
 206       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 207       ARM::R12,ARM::LR,
 208       ARM::R4, ARM::R5, ARM::R6,
 209       ARM::R8, ARM::R10,ARM::R11,
 210       ARM::R7 };
 211     // FP is R7, R9 is available as callee-saved register.
 212     // This is used by non-Darwin platform in Thumb mode.
 213     static const unsigned ARM_GPR_AO_5[] = {
 214       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 215       ARM::R12,ARM::LR,
 216       ARM::R4, ARM::R5, ARM::R6,
 217       ARM::R8, ARM::R9, ARM::R10,ARM::R11,ARM::R7 };
 218
 219     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 220     // don't know how to spill them. If we make our prologue/epilogue code
 221     // smarter at some point, we can go back to using the above allocation
 222     // orders for the Thumb1 instructions that know how to use hi regs.
 223     static const unsigned THUMB_GPR_AO[] = {
 224       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 225       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 226
 227     GPRClass::iterator
 228     GPRClass::allocation_order_begin(const MachineFunction &MF) const {
 229       const TargetMachine &TM = MF.getTarget();
 230       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 231       if (Subtarget.isThumb1Only())
 232         return THUMB_GPR_AO;
 233       if (Subtarget.isTargetDarwin()) {
 234         if (Subtarget.isR9Reserved())
 235           return ARM_GPR_AO_4;
 236         else
 237           return ARM_GPR_AO_3;
 238       } else {
 239         if (Subtarget.isR9Reserved())
 240           return ARM_GPR_AO_2;
 241         else if (Subtarget.isThumb())
 242           return ARM_GPR_AO_5;
 243         else
 244           return ARM_GPR_AO_1;
 245       }
 246     }
 247
 248     GPRClass::iterator
 249     GPRClass::allocation_order_end(const MachineFunction &MF) const {
 250       const TargetMachine &TM = MF.getTarget();
 251       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 252       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 253       GPRClass::iterator I;
 254
 255       if (Subtarget.isThumb1Only()) {
 256         I = THUMB_GPR_AO + (sizeof(THUMB_GPR_AO)/sizeof(unsigned));
 257         // Mac OS X requires FP not to be clobbered for backtracing purpose.
 258         return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 259       }
 260
 261       if (Subtarget.isTargetDarwin()) {
 262         if (Subtarget.isR9Reserved())
 263           I = ARM_GPR_AO_4 + (sizeof(ARM_GPR_AO_4)/sizeof(unsigned));
 264         else
 265           I = ARM_GPR_AO_3 + (sizeof(ARM_GPR_AO_3)/sizeof(unsigned));
 266       } else {
 267         if (Subtarget.isR9Reserved())
 268           I = ARM_GPR_AO_2 + (sizeof(ARM_GPR_AO_2)/sizeof(unsigned));
 269         else if (Subtarget.isThumb())
 270           I = ARM_GPR_AO_5 + (sizeof(ARM_GPR_AO_5)/sizeof(unsigned));
 271         else
 272           I = ARM_GPR_AO_1 + (sizeof(ARM_GPR_AO_1)/sizeof(unsigned));
 273       }
 274
 275       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 276       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 277     }
 278   }];
 279 }
 280
 281 // Thumb registers are R0-R7 normally. Some instructions can still use
 282 // the general GPR register class above (MOV, e.g.)
 283 def tGPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6, R7]> {
 284   let MethodProtos = [{
 285     iterator allocation_order_begin(const MachineFunction &MF) const;
 286     iterator allocation_order_end(const MachineFunction &MF) const;
 287   }];
 288   let MethodBodies = [{
 289     static const unsigned THUMB_tGPR_AO[] = {
 290       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 291       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 292
 293     // FP is R7, only low registers available.
 294     tGPRClass::iterator
 295     tGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 296       return THUMB_tGPR_AO;
 297     }
 298
 299     tGPRClass::iterator
 300     tGPRClass::allocation_order_end(const MachineFunction &MF) const {
 301       const TargetMachine &TM = MF.getTarget();
 302       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 303       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 304       tGPRClass::iterator I =
 305         THUMB_tGPR_AO + (sizeof(THUMB_tGPR_AO)/sizeof(unsigned));
 306       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 307       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 308     }
 309   }];
 310 }
 311
 312 // Scalar single precision floating point register class..
 313 def SPR : RegisterClass<"ARM", [f32], 32, [S0, S1, S2, S3, S4, S5, S6, S7, S8,
 314   S9, S10, S11, S12, S13, S14, S15, S16, S17, S18, S19, S20, S21, S22,
 315   S23, S24, S25, S26, S27, S28, S29, S30, S31]>;
 316
 317 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 318 // operations
 319 def SPR_8 : RegisterClass<"ARM", [f32], 32,
 320                           [S0, S1,  S2,  S3,  S4,  S5,  S6,  S7,
 321                            S8, S9, S10, S11, S12, S13, S14, S15]>;
 322
 323 // Dummy f32 regclass to represent impossible subreg indices.
 324 def SPR_INVALID : RegisterClass<"ARM", [f32], 32, [SDummy]> {
 325   let CopyCost = -1;
 326 }
 327
 328 // Scalar double precision floating point / generic 64-bit vector register
 329 // class.
 330 // ARM requires only word alignment for double. It's more performant if it
 331 // is double-word alignment though.
 332 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 333                         [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 334                          D8,  D9,  D10, D11, D12, D13, D14, D15,
 335                          D16, D17, D18, D19, D20, D21, D22, D23,
 336                          D24, D25, D26, D27, D28, D29, D30, D31]> {
 337   let MethodProtos = [{
 338     iterator allocation_order_begin(const MachineFunction &MF) const;
 339     iterator allocation_order_end(const MachineFunction &MF) const;
 340   }];
 341   let MethodBodies = [{
 342     // VFP2
 343     static const unsigned ARM_DPR_VFP2[] = {
 344       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 345       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 346       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 347       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 348     // VFP3
 349     static const unsigned ARM_DPR_VFP3[] = {
 350       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 351       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 352       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 353       ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 354       ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 355       ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 356       ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 357       ARM::D28, ARM::D29, ARM::D30, ARM::D31 };
 358     DPRClass::iterator
 359     DPRClass::allocation_order_begin(const MachineFunction &MF) const {
 360       const TargetMachine &TM = MF.getTarget();
 361       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 362       if (Subtarget.hasVFP3())
 363         return ARM_DPR_VFP3;
 364       return ARM_DPR_VFP2;
 365     }
 366
 367     DPRClass::iterator
 368     DPRClass::allocation_order_end(const MachineFunction &MF) const {
 369       const TargetMachine &TM = MF.getTarget();
 370       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 371       if (Subtarget.hasVFP3())
 372         return ARM_DPR_VFP3 + (sizeof(ARM_DPR_VFP3)/sizeof(unsigned));
 373       else
 374         return ARM_DPR_VFP2 + (sizeof(ARM_DPR_VFP2)/sizeof(unsigned));
 375     }
 376   }];
 377 }
 378
 379 // Subset of DPR that are accessible with VFP2 (and so that also have
 380 // 32-bit SPR subregs).
 381 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 382                              [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 383                               D8,  D9,  D10, D11, D12, D13, D14, D15]> {
 384   let SubRegClasses = [(SPR ssub_0, ssub_1)];
 385 }
 386
 387 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 388 // operations
 389 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 390                           [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7]> {
 391   let SubRegClasses = [(SPR_8 ssub_0, ssub_1)];
 392 }
 393
 394 // Dummy 64-bit regclass to represent impossible subreg indices.
 395 def DPR_INVALID : RegisterClass<"ARM",
 396                                 [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 397                                 [DDummy]> {
 398   let CopyCost = -1;
 399 }
 400
 401 // Generic 128-bit vector register class.
 402 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 403                         [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 404                          Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15]> {
 405   let SubRegClasses = [(DPR dsub_0, dsub_1)];
 406 }
 407
 408 // Subset of QPR that have 32-bit SPR subregs.
 409 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 410                              128,
 411                              [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7]> {
 412   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 413                        (DPR_VFP2 dsub_0, dsub_1)];
 414 }
 415
 416 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 417 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 418                            128,
 419                            [Q0,  Q1,  Q2,  Q3]> {
 420   let SubRegClasses = [(SPR_8 ssub_0, ssub_1, ssub_2, ssub_3),
 421                        (DPR_8 dsub_0, dsub_1)];
 422 }
 423
 424 // Dummy 128-bit regclass to represent impossible subreg indices.
 425 def QPR_INVALID : RegisterClass<"ARM",
 426                                 [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 427                                 [QDummy]> {
 428   let CopyCost = -1;
 429 }
 430
 431 // Pseudo 256-bit vector register class to model pairs of Q registers
 432 // (4 consecutive D registers).
 433 def QQPR : RegisterClass<"ARM", [v4i64],
 434                          256,
 435                          [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7]> {
 436   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3),
 437                        (QPR qsub_0, qsub_1)];
 438 }
 439
 440 // Subset of QQPR that have 32-bit SPR subregs.
 441 def QQPR_VFP2 : RegisterClass<"ARM", [v4i64],
 442                               256,
 443                               [QQ0, QQ1, QQ2, QQ3]> {
 444   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 445                        (DPR_VFP2 dsub_0, dsub_1, dsub_2, dsub_3),
 446                        (QPR_VFP2 qsub_0, qsub_1)];
 447
 448 }
 449
 450 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 451 // (8 consecutive D registers).
 452 def QQQQPR : RegisterClass<"ARM", [v8i64],
 453                          256,
 454                          [QQQQ0, QQQQ1, QQQQ2, QQQQ3]> {
 455   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3,
 456                             dsub_4, dsub_5, dsub_6, dsub_7),
 457                        (QPR qsub_0, qsub_1, qsub_2, qsub_3)];
 458 }
 459
 460 // Condition code registers.
 461 def CCR : RegisterClass<"ARM", [i32], 32, [CPSR]>;
 462
 463 //===----------------------------------------------------------------------===//
 464 // Subregister Set Definitions... now that we have all of the pieces, define the
 465 // sub registers for each register.
 466 //
 467
 468 // S sub-registers of D registers.
 469 def : SubRegSet<1, [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 470                     D8,  D9,  D10, D11, D12, D13, D14, D15],
 471                    [S0,  S2,  S4,  S6,  S8,  S10, S12, S14,
 472                     S16, S18, S20, S22, S24, S26, S28, S30]>;
 473 def : SubRegSet<2, [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 474                     D8,  D9,  D10, D11, D12, D13, D14, D15],
 475                    [S1,  S3,  S5,  S7,  S9,  S11, S13, S15,
 476                     S17, S19, S21, S23, S25, S27, S29, S31]>;
 477
 478 // S sub-registers of Q registers.
 479 def : SubRegSet<1, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 480                    [S0,  S4,  S8,  S12, S16, S20, S24, S28]>;
 481 def : SubRegSet<2, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 482                    [S1,  S5,  S9,  S13, S17, S21, S25, S29]>;
 483 def : SubRegSet<3, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 484                    [S2,  S6,  S10, S14, S18, S22, S26, S30]>;
 485 def : SubRegSet<4, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 486                    [S3,  S7,  S11, S15, S19, S23, S27, S31]>;
 487
 488 // D sub-registers of Q registers.
 489 def : SubRegSet<5, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 490                     Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15],
 491                    [D0,  D2,  D4,  D6,  D8,  D10, D12, D14,
 492                     D16, D18, D20, D22, D24, D26, D28, D30]>;
 493 def : SubRegSet<6, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 494                     Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15],
 495                    [D1,  D3,  D5,  D7,  D9,  D11, D13, D15,
 496                     D17, D19, D21, D23, D25, D27, D29, D31]>;
 497
 498 // S sub-registers of QQ registers. Note there are no sub-indices
 499 // for referencing S4 - S7, S12 - S15, and S20 - S23. It doesn't
 500 // look like we need them.
 501 def : SubRegSet<1, [QQ0, QQ1, QQ2, QQ3],
 502                    [S0,  S8,  S16, S24]>;
 503 def : SubRegSet<2, [QQ0, QQ1, QQ2, QQ3],
 504                    [S1,  S9,  S17, S25]>;
 505 def : SubRegSet<3, [QQ0, QQ1, QQ2, QQ3],
 506                    [S2,  S10, S18, S26]>;
 507 def : SubRegSet<4, [QQ0, QQ1, QQ2, QQ3],
 508                    [S3,  S11, S19, S27]>;
 509
 510 // D sub-registers of QQ registers.
 511 def : SubRegSet<5, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 512                    [D0,  D4,  D8,  D12, D16, D20, D24, D28]>;
 513 def : SubRegSet<6, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 514                    [D1,  D5,  D9,  D13, D17, D21, D25, D29]>;
 515 def : SubRegSet<7, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 516                    [D2,  D6,  D10, D14, D18, D22, D26, D30]>;
 517 def : SubRegSet<8, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 518                    [D3,  D7,  D11, D15, D19, D23, D27, D31]>;
 519
 520 // Q sub-registers of QQ registers.
 521 def : SubRegSet<13, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 522                    [Q0,  Q2,  Q4,  Q6,  Q8,  Q10, Q12, Q14]>;
 523 def : SubRegSet<14,[QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 524                    [Q1,  Q3,  Q5,  Q7,  Q9,  Q11, Q13, Q15]>;
 525
 526
 527 // D sub-registers of QQQQ registers.
 528 def : SubRegSet<5,  [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 529                     [D0,    D8,    D16,   D24]>;
 530 def : SubRegSet<6,  [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 531                     [D1,    D9,    D17,   D25]>;
 532 def : SubRegSet<7,  [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 533                     [D2,    D10,   D18,   D26]>;
 534 def : SubRegSet<8,  [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 535                     [D3,    D11,   D19,   D27]>;
 536
 537 def : SubRegSet<9,  [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 538                     [D4,    D12,   D20,   D28]>;
 539 def : SubRegSet<10, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 540                     [D5,    D13,   D21,   D29]>;
 541 def : SubRegSet<11, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 542                     [D6,    D14,   D22,   D30]>;
 543 def : SubRegSet<12, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 544                     [D7,    D15,   D23,   D31]>;
 545
 546 // Q sub-registers of QQQQQQQQ registers.
 547 def : SubRegSet<13, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 548                     [Q0,    Q4,    Q8,    Q12]>;
 549 def : SubRegSet<14, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 550                     [Q1,    Q5,    Q9,    Q13]>;
 551 def : SubRegSet<15, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 552                     [Q2,    Q6,    Q10,   Q14]>;
 553 def : SubRegSet<16, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 554                     [Q3,    Q7,    Q11,   Q15]>;
 555
 556 // QQ sub-registers of QQQQQQQQ registers.
 557 def : SubRegSet<17, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 558                     [QQ0,   QQ2,   QQ4,   QQ6]>;
 559 def : SubRegSet<18, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 560                     [QQ1,   QQ3,   QQ5,   QQ7]>;
 561