lib/Target/ARM/ARMScheduleV6.td

   1 //===- ARMScheduleV6.td - ARM v6 Scheduling Definitions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the itinerary class data for the ARM v6 processors.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Model based on ARM1176
  15 //
  16 // Functional Units
  17 def V6_Pipe : FuncUnit; // pipeline
  18
  19 // Scheduling information derived from "ARM1176JZF-S Technical Reference Manual"
  20 //
  21 def ARMV6Itineraries : ProcessorItineraries<
  22   [V6_Pipe], [
  23   //
  24   // No operand cycles
  25   InstrItinData<IIC_iALUx    , [InstrStage<1, [V6_Pipe]>]>,
  26   //
  27   // Binary Instructions that produce a result
  28   InstrItinData<IIC_iALUi    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  29   InstrItinData<IIC_iALUr    , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
  30   InstrItinData<IIC_iALUsi   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  31   InstrItinData<IIC_iALUsr   , [InstrStage<2, [V6_Pipe]>], [3, 3, 2, 1]>,
  32   //
  33   // Unary Instructions that produce a result
  34   InstrItinData<IIC_iUNAr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  35   InstrItinData<IIC_iUNAsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  36   //
  37   // Zero and sign extension instructions
  38   InstrItinData<IIC_iEXTr    , [InstrStage<1, [V6_Pipe]>], [1, 1]>,
  39   InstrItinData<IIC_iEXTAr   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  40   //
  41   // Compare instructions
  42   InstrItinData<IIC_iCMPi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  43   InstrItinData<IIC_iCMPr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  44   InstrItinData<IIC_iCMPsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  45   InstrItinData<IIC_iCMPsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  46   //
  47   // Move instructions, unconditional
  48   InstrItinData<IIC_iMOVi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  49   InstrItinData<IIC_iMOVr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  50   InstrItinData<IIC_iMOVsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  51   InstrItinData<IIC_iMOVsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  52   InstrItinData<IIC_iMOVix2  , [InstrStage<1, [V6_Pipe]>,
  53                                 InstrStage<1, [V6_Pipe]>], [2]>,
  54   //
  55   // Move instructions, conditional
  56   InstrItinData<IIC_iCMOVi   , [InstrStage<1, [V6_Pipe]>], [3]>,
  57   InstrItinData<IIC_iCMOVr   , [InstrStage<1, [V6_Pipe]>], [3, 2]>,
  58   InstrItinData<IIC_iCMOVsi  , [InstrStage<1, [V6_Pipe]>], [3, 1]>,
  59   InstrItinData<IIC_iCMOVsr  , [InstrStage<1, [V6_Pipe]>], [4, 2, 1]>,
  60
  61   // Integer multiply pipeline
  62   //
  63   InstrItinData<IIC_iMUL16   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
  64   InstrItinData<IIC_iMAC16   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1, 2]>,
  65   InstrItinData<IIC_iMUL32   , [InstrStage<2, [V6_Pipe]>], [5, 1, 1]>,
  66   InstrItinData<IIC_iMAC32   , [InstrStage<2, [V6_Pipe]>], [5, 1, 1, 2]>,
  67   InstrItinData<IIC_iMUL64   , [InstrStage<3, [V6_Pipe]>], [6, 1, 1]>,
  68   InstrItinData<IIC_iMAC64   , [InstrStage<3, [V6_Pipe]>], [6, 1, 1, 2]>,
  69
  70   // Integer load pipeline
  71   //
  72   // Immediate offset
  73   InstrItinData<IIC_iLoadi   , [InstrStage<1, [V6_Pipe]>], [4, 1]>,
  74   //
  75   // Register offset
  76   InstrItinData<IIC_iLoadr   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
  77   //
  78   // Scaled register offset, issues over 2 cycles
  79   InstrItinData<IIC_iLoadsi  , [InstrStage<2, [V6_Pipe]>], [5, 2, 1]>,
  80   //
  81   // Immediate offset with update
  82   InstrItinData<IIC_iLoadiu  , [InstrStage<1, [V6_Pipe]>], [4, 2, 1]>,
  83   //
  84   // Register offset with update
  85   InstrItinData<IIC_iLoadru  , [InstrStage<1, [V6_Pipe]>], [4, 2, 1, 1]>,
  86   //
  87   // Scaled register offset with update, issues over 2 cycles
  88   InstrItinData<IIC_iLoadsiu , [InstrStage<2, [V6_Pipe]>], [5, 2, 2, 1]>,
  89
  90   //
  91   // Load multiple
  92   InstrItinData<IIC_iLoadm   , [InstrStage<3, [V6_Pipe]>]>,
  93
  94   //
  95   // Load multiple plus branch
  96   InstrItinData<IIC_iLoadmBr , [InstrStage<3, [V6_Pipe]>,
  97                                 InstrStage<1, [V6_Pipe]>]>,
  98
  99   //
 100   // iLoadi + iALUr for t2LDRpci_pic.
 101   InstrItinData<IIC_iLoadiALU, [InstrStage<1, [V6_Pipe]>,
 102                                 InstrStage<1, [V6_Pipe]>], [3, 1]>,
 103
 104   // Integer store pipeline
 105   //
 106   // Immediate offset
 107   InstrItinData<IIC_iStorei  , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
 108   //
 109   // Register offset
 110   InstrItinData<IIC_iStorer  , [InstrStage<1, [V6_Pipe]>], [2, 1, 1]>,
 111
 112   //
 113   // Scaled register offset, issues over 2 cycles
 114   InstrItinData<IIC_iStoresi , [InstrStage<2, [V6_Pipe]>], [2, 2, 1]>,
 115   //
 116   // Immediate offset with update
 117   InstrItinData<IIC_iStoreiu , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
 118   //
 119   // Register offset with update
 120   InstrItinData<IIC_iStoreru , [InstrStage<1, [V6_Pipe]>], [2, 2, 1, 1]>,
 121   //
 122   // Scaled register offset with update, issues over 2 cycles
 123   InstrItinData<IIC_iStoresiu, [InstrStage<2, [V6_Pipe]>], [2, 2, 2, 1]>,
 124   //
 125   // Store multiple
 126   InstrItinData<IIC_iStorem   , [InstrStage<3, [V6_Pipe]>]>,
 127
 128   // Branch
 129   //
 130   // no delay slots, so the latency of a branch is unimportant
 131   InstrItinData<IIC_Br      , [InstrStage<1, [V6_Pipe]>]>,
 132
 133   // VFP
 134   // Issue through integer pipeline, and execute in NEON unit. We assume
 135   // RunFast mode so that NFP pipeline is used for single-precision when
 136   // possible.
 137   //
 138   // FP Special Register to Integer Register File Move
 139   InstrItinData<IIC_fpSTAT , [InstrStage<1, [V6_Pipe]>], [3]>,
 140   //
 141   // Single-precision FP Unary
 142   InstrItinData<IIC_fpUNA32 , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 143   //
 144   // Double-precision FP Unary
 145   InstrItinData<IIC_fpUNA64 , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 146   //
 147   // Single-precision FP Compare
 148   InstrItinData<IIC_fpCMP32 , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
 149   //
 150   // Double-precision FP Compare
 151   InstrItinData<IIC_fpCMP64 , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
 152   //
 153   // Single to Double FP Convert
 154   InstrItinData<IIC_fpCVTSD , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 155   //
 156   // Double to Single FP Convert
 157   InstrItinData<IIC_fpCVTDS , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 158   //
 159   // Single-Precision FP to Integer Convert
 160   InstrItinData<IIC_fpCVTSI , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 161   //
 162   // Double-Precision FP to Integer Convert
 163   InstrItinData<IIC_fpCVTDI , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 164   //
 165   // Integer to Single-Precision FP Convert
 166   InstrItinData<IIC_fpCVTIS , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 167   //
 168   // Integer to Double-Precision FP Convert
 169   InstrItinData<IIC_fpCVTID , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 170   //
 171   // Single-precision FP ALU
 172   InstrItinData<IIC_fpALU32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 173   //
 174   // Double-precision FP ALU
 175   InstrItinData<IIC_fpALU64 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 176   //
 177   // Single-precision FP Multiply
 178   InstrItinData<IIC_fpMUL32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 179   //
 180   // Double-precision FP Multiply
 181   InstrItinData<IIC_fpMUL64 , [InstrStage<2, [V6_Pipe]>], [9, 2, 2]>,
 182   //
 183   // Single-precision FP MAC
 184   InstrItinData<IIC_fpMAC32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2, 2]>,
 185   //
 186   // Double-precision FP MAC
 187   InstrItinData<IIC_fpMAC64 , [InstrStage<2, [V6_Pipe]>], [9, 2, 2, 2]>,
 188   //
 189   // Single-precision FP DIV
 190   InstrItinData<IIC_fpDIV32 , [InstrStage<15, [V6_Pipe]>], [20, 2, 2]>,
 191   //
 192   // Double-precision FP DIV
 193   InstrItinData<IIC_fpDIV64 , [InstrStage<29, [V6_Pipe]>], [34, 2, 2]>,
 194   //
 195   // Single-precision FP SQRT
 196   InstrItinData<IIC_fpSQRT32 , [InstrStage<15, [V6_Pipe]>], [20, 2, 2]>,
 197   //
 198   // Double-precision FP SQRT
 199   InstrItinData<IIC_fpSQRT64 , [InstrStage<29, [V6_Pipe]>], [34, 2, 2]>,
 200   //
 201   // Single-precision FP Load
 202   InstrItinData<IIC_fpLoad32 , [InstrStage<1, [V6_Pipe]>], [5, 2, 2]>,
 203   //
 204   // Double-precision FP Load
 205   InstrItinData<IIC_fpLoad64 , [InstrStage<1, [V6_Pipe]>], [5, 2, 2]>,
 206   //
 207   // FP Load Multiple
 208   InstrItinData<IIC_fpLoadm , [InstrStage<3, [V6_Pipe]>]>,
 209   //
 210   // Single-precision FP Store
 211   InstrItinData<IIC_fpStore32 , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
 212   //
 213   // Double-precision FP Store
 214   // use FU_Issue to enforce the 1 load/store per cycle limit
 215   InstrItinData<IIC_fpStore64 , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
 216   //
 217   // FP Store Multiple
 218   InstrItinData<IIC_fpStorem , [InstrStage<3, [V6_Pipe]>]>
 219 ]>;