lib/Target/ARM/ARMSubtarget.cpp

   1 //===-- ARMSubtarget.cpp - ARM Subtarget Information ------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARM specific subclass of TargetSubtarget.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMSubtarget.h"
  15 #include "ARMGenSubtarget.inc"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "llvm/GlobalValue.h"
  18 #include "llvm/Target/TargetOptions.h"
  19 #include "llvm/Support/CommandLine.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 using namespace llvm;
  22
  23 static cl::opt<bool>
  24 ReserveR9("arm-reserve-r9", cl::Hidden,
  25           cl::desc("Reserve R9, making it unavailable as GPR"));
  26
  27 static cl::opt<bool>
  28 DarwinUseMOVT("arm-darwin-use-movt", cl::init(true), cl::Hidden);
  29
  30 static cl::opt<bool>
  31 StrictAlign("arm-strict-align", cl::Hidden,
  32             cl::desc("Disallow all unaligned memory accesses"));
  33
  34 ARMSubtarget::ARMSubtarget(const std::string &TT, const std::string &FS,
  35                            bool isT)
  36   : ARMArchVersion(V4)
  37   , ARMProcFamily(Others)
  38   , ARMFPUType(None)
  39   , UseNEONForSinglePrecisionFP(false)
  40   , SlowFPVMLx(false)
  41   , HasVMLxForwarding(false)
  42   , SlowFPBrcc(false)
  43   , IsThumb(isT)
  44   , ThumbMode(Thumb1)
  45   , NoARM(false)
  46   , PostRAScheduler(false)
  47   , IsR9Reserved(ReserveR9)
  48   , UseMovt(false)
  49   , HasFP16(false)
  50   , HasD16(false)
  51   , HasHardwareDivide(false)
  52   , HasT2ExtractPack(false)
  53   , HasDataBarrier(false)
  54   , Pref32BitThumb(false)
  55   , AvoidCPSRPartialUpdate(false)
  56   , HasMPExtension(false)
  57   , FPOnlySP(false)
  58   , AllowsUnalignedMem(false)
  59   , stackAlignment(4)
  60   , CPUString("generic")
  61   , TargetTriple(TT)
  62   , TargetABI(ARM_ABI_APCS) {
  63   // Default to soft float ABI
  64   if (FloatABIType == FloatABI::Default)
  65     FloatABIType = FloatABI::Soft;
  66
  67   // Determine default and user specified characteristics
  68
  69   // When no arch is specified either by CPU or by attributes, make the default
  70   // ARMv4T.
  71   const char *ARMArchFeature = "";
  72   if (CPUString == "generic" && (FS.empty() || FS == "generic")) {
  73     ARMArchVersion = V4T;
  74     ARMArchFeature = ",+v4t";
  75   }
  76
  77   // Set the boolean corresponding to the current target triple, or the default
  78   // if one cannot be determined, to true.
  79   unsigned Len = TT.length();
  80   unsigned Idx = 0;
  81
  82   if (Len >= 5 && TT.substr(0, 4) == "armv")
  83     Idx = 4;
  84   else if (Len >= 6 && TT.substr(0, 5) == "thumb") {
  85     IsThumb = true;
  86     if (Len >= 7 && TT[5] == 'v')
  87       Idx = 6;
  88   }
  89   if (Idx) {
  90     unsigned SubVer = TT[Idx];
  91     if (SubVer >= '7' && SubVer <= '9') {
  92       ARMArchVersion = V7A;
  93       ARMArchFeature = ",+v7a";
  94       if (Len >= Idx+2 && TT[Idx+1] == 'm') {
  95         ARMArchVersion = V7M;
  96         ARMArchFeature = ",+v7m";
  97       }
  98     } else if (SubVer == '6') {
  99       ARMArchVersion = V6;
 100       ARMArchFeature = ",+v6";
 101       if (Len >= Idx+3 && TT[Idx+1] == 't' && TT[Idx+2] == '2') {
 102         ARMArchVersion = V6T2;
 103         ARMArchFeature = ",+v6t2";
 104       }
 105     } else if (SubVer == '5') {
 106       ARMArchVersion = V5T;
 107       ARMArchFeature = ",+v5t";
 108       if (Len >= Idx+3 && TT[Idx+1] == 't' && TT[Idx+2] == 'e') {
 109         ARMArchVersion = V5TE;
 110         ARMArchFeature = ",+v5te";
 111       }
 112     } else if (SubVer == '4') {
 113       if (Len >= Idx+2 && TT[Idx+1] == 't') {
 114         ARMArchVersion = V4T;
 115         ARMArchFeature = ",+v4t";
 116       } else {
 117         ARMArchVersion = V4;
 118         ARMArchFeature = "";
 119       }
 120     }
 121   }
 122
 123   if (TT.find("eabi") != std::string::npos)
 124     TargetABI = ARM_ABI_AAPCS;
 125
 126   // Parse features string.  If the first entry in FS (the CPU) is missing,
 127   // insert the architecture feature derived from the target triple.  This is
 128   // important for setting features that are implied based on the architecture
 129   // version.
 130   std::string FSWithArch;
 131   if (FS.empty())
 132     FSWithArch = std::string(ARMArchFeature);
 133   else if (FS.find(',') == 0)
 134     FSWithArch = std::string(ARMArchFeature) + FS;
 135   else
 136     FSWithArch = FS;
 137   CPUString = ParseSubtargetFeatures(FSWithArch, CPUString);
 138
 139   // After parsing Itineraries, set ItinData.IssueWidth.
 140   computeIssueWidth();
 141
 142   // Thumb2 implies at least V6T2.
 143   if (ARMArchVersion >= V6T2)
 144     ThumbMode = Thumb2;
 145   else if (ThumbMode >= Thumb2)
 146     ARMArchVersion = V6T2;
 147
 148   if (isAAPCS_ABI())
 149     stackAlignment = 8;
 150
 151   if (!isTargetDarwin())
 152     UseMovt = hasV6T2Ops();
 153   else {
 154     IsR9Reserved = ReserveR9 | (ARMArchVersion < V6);
 155     UseMovt = DarwinUseMOVT && hasV6T2Ops();
 156   }
 157
 158   if (!isThumb() || hasThumb2())
 159     PostRAScheduler = true;
 160
 161   // v6+ may or may not support unaligned mem access depending on the system
 162   // configuration.
 163   if (!StrictAlign && hasV6Ops() && isTargetDarwin())
 164     AllowsUnalignedMem = true;
 165 }
 166
 167 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol.
 168 bool
 169 ARMSubtarget::GVIsIndirectSymbol(const GlobalValue *GV,
 170                                  Reloc::Model RelocM) const {
 171   if (RelocM == Reloc::Static)
 172     return false;
 173
 174   // Materializable GVs (in JIT lazy compilation mode) do not require an extra
 175   // load from stub.
 176   bool isDecl = GV->hasAvailableExternallyLinkage();
 177   if (GV->isDeclaration() && !GV->isMaterializable())
 178     isDecl = true;
 179
 180   if (!isTargetDarwin()) {
 181     // Extra load is needed for all externally visible.
 182     if (GV->hasLocalLinkage() || GV->hasHiddenVisibility())
 183       return false;
 184     return true;
 185   } else {
 186     if (RelocM == Reloc::PIC_) {
 187       // If this is a strong reference to a definition, it is definitely not
 188       // through a stub.
 189       if (!isDecl && !GV->isWeakForLinker())
 190         return false;
 191
 192       // Unless we have a symbol with hidden visibility, we have to go through a
 193       // normal $non_lazy_ptr stub because this symbol might be resolved late.
 194       if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 195         return true;
 196
 197       // If symbol visibility is hidden, we have a stub for common symbol
 198       // references and external declarations.
 199       if (isDecl || GV->hasCommonLinkage())
 200         // Hidden $non_lazy_ptr reference.
 201         return true;
 202
 203       return false;
 204     } else {
 205       // If this is a strong reference to a definition, it is definitely not
 206       // through a stub.
 207       if (!isDecl && !GV->isWeakForLinker())
 208         return false;
 209
 210       // Unless we have a symbol with hidden visibility, we have to go through a
 211       // normal $non_lazy_ptr stub because this symbol might be resolved late.
 212       if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 213         return true;
 214     }
 215   }
 216
 217   return false;
 218 }
 219
 220 unsigned ARMSubtarget::getMispredictionPenalty() const {
 221   // If we have a reasonable estimate of the pipeline depth, then we can
 222   // estimate the penalty of a misprediction based on that.
 223   if (isCortexA8())
 224     return 13;
 225   else if (isCortexA9())
 226     return 8;
 227
 228   // Otherwise, just return a sensible default.
 229   return 10;
 230 }
 231
 232 void ARMSubtarget::computeIssueWidth() {
 233   unsigned allStage1Units = 0;
 234   for (const InstrItinerary *itin = InstrItins.Itineraries;
 235        itin->FirstStage != ~0U; ++itin) {
 236     const InstrStage *IS = InstrItins.Stages + itin->FirstStage;
 237     allStage1Units |= IS->getUnits();
 238   }
 239   InstrItins.IssueWidth = 0;
 240   while (allStage1Units) {
 241     ++InstrItins.IssueWidth;
 242     // clear the lowest bit
 243     allStage1Units ^= allStage1Units & ~(allStage1Units - 1);
 244   }
 245   assert(InstrItins.IssueWidth <= 2 && "itinerary bug, too many stage 1 units");
 246 }
 247
 248 bool ARMSubtarget::enablePostRAScheduler(
 249            CodeGenOpt::Level OptLevel,
 250            TargetSubtarget::AntiDepBreakMode& Mode,
 251            RegClassVector& CriticalPathRCs) const {
 252   Mode = TargetSubtarget::ANTIDEP_CRITICAL;
 253   CriticalPathRCs.clear();
 254   CriticalPathRCs.push_back(&ARM::GPRRegClass);
 255   return PostRAScheduler && OptLevel >= CodeGenOpt::Default;
 256 }