lib/Target/ARM/ARMSubtarget.cpp

   1 //===-- ARMSubtarget.cpp - ARM Subtarget Information ------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARM specific subclass of TargetSubtarget.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMSubtarget.h"
  15 #include "ARMGenSubtarget.inc"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "llvm/GlobalValue.h"
  18 #include "llvm/Support/CommandLine.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 using namespace llvm;
  21
  22 static cl::opt<bool>
  23 ReserveR9("arm-reserve-r9", cl::Hidden,
  24           cl::desc("Reserve R9, making it unavailable as GPR"));
  25
  26 static cl::opt<bool>
  27 DarwinUseMOVT("arm-darwin-use-movt", cl::init(true), cl::Hidden);
  28
  29 static cl::opt<bool>
  30 StrictAlign("arm-strict-align", cl::Hidden,
  31             cl::desc("Disallow all unaligned memory accesses"));
  32
  33 ARMSubtarget::ARMSubtarget(const std::string &TT, const std::string &FS,
  34                            bool isT)
  35   : ARMArchVersion(V4)
  36   , ARMProcFamily(Others)
  37   , ARMFPUType(None)
  38   , UseNEONForSinglePrecisionFP(false)
  39   , SlowFPVMLx(false)
  40   , HasVMLxForwarding(false)
  41   , SlowFPBrcc(false)
  42   , IsThumb(isT)
  43   , ThumbMode(Thumb1)
  44   , NoARM(false)
  45   , PostRAScheduler(false)
  46   , IsR9Reserved(ReserveR9)
  47   , UseMovt(false)
  48   , HasFP16(false)
  49   , HasD16(false)
  50   , HasHardwareDivide(false)
  51   , HasT2ExtractPack(false)
  52   , HasDataBarrier(false)
  53   , Pref32BitThumb(false)
  54   , AvoidCPSRPartialUpdate(false)
  55   , HasMPExtension(false)
  56   , FPOnlySP(false)
  57   , AllowsUnalignedMem(false)
  58   , stackAlignment(4)
  59   , CPUString("generic")
  60   , TargetTriple(TT)
  61   , TargetABI(ARM_ABI_APCS) {
  62   // Determine default and user specified characteristics
  63
  64   // When no arch is specified either by CPU or by attributes, make the default
  65   // ARMv4T.
  66   const char *ARMArchFeature = "";
  67   if (CPUString == "generic" && (FS.empty() || FS == "generic")) {
  68     ARMArchVersion = V4T;
  69     ARMArchFeature = ",+v4t";
  70   }
  71
  72   // Set the boolean corresponding to the current target triple, or the default
  73   // if one cannot be determined, to true.
  74   unsigned Len = TT.length();
  75   unsigned Idx = 0;
  76
  77   if (Len >= 5 && TT.substr(0, 4) == "armv")
  78     Idx = 4;
  79   else if (Len >= 6 && TT.substr(0, 5) == "thumb") {
  80     IsThumb = true;
  81     if (Len >= 7 && TT[5] == 'v')
  82       Idx = 6;
  83   }
  84   if (Idx) {
  85     unsigned SubVer = TT[Idx];
  86     if (SubVer >= '7' && SubVer <= '9') {
  87       ARMArchVersion = V7A;
  88       ARMArchFeature = ",+v7a";
  89       if (Len >= Idx+2 && TT[Idx+1] == 'm') {
  90         ARMArchVersion = V7M;
  91         ARMArchFeature = ",+v7m";
  92       }
  93     } else if (SubVer == '6') {
  94       ARMArchVersion = V6;
  95       ARMArchFeature = ",+v6";
  96       if (Len >= Idx+3 && TT[Idx+1] == 't' && TT[Idx+2] == '2') {
  97         ARMArchVersion = V6T2;
  98         ARMArchFeature = ",+v6t2";
  99       }
 100     } else if (SubVer == '5') {
 101       ARMArchVersion = V5T;
 102       ARMArchFeature = ",+v5t";
 103       if (Len >= Idx+3 && TT[Idx+1] == 't' && TT[Idx+2] == 'e') {
 104         ARMArchVersion = V5TE;
 105         ARMArchFeature = ",+v5te";
 106       }
 107     } else if (SubVer == '4') {
 108       if (Len >= Idx+2 && TT[Idx+1] == 't') {
 109         ARMArchVersion = V4T;
 110         ARMArchFeature = ",+v4t";
 111       } else {
 112         ARMArchVersion = V4;
 113         ARMArchFeature = "";
 114       }
 115     }
 116   }
 117
 118   if (TT.find("eabi") != std::string::npos)
 119     TargetABI = ARM_ABI_AAPCS;
 120
 121   // Parse features string.  If the first entry in FS (the CPU) is missing,
 122   // insert the architecture feature derived from the target triple.  This is
 123   // important for setting features that are implied based on the architecture
 124   // version.
 125   std::string FSWithArch;
 126   if (FS.empty())
 127     FSWithArch = std::string(ARMArchFeature);
 128   else if (FS.find(',') == 0)
 129     FSWithArch = std::string(ARMArchFeature) + FS;
 130   else
 131     FSWithArch = FS;
 132   CPUString = ParseSubtargetFeatures(FSWithArch, CPUString);
 133
 134   // After parsing Itineraries, set ItinData.IssueWidth.
 135   computeIssueWidth();
 136
 137   // Thumb2 implies at least V6T2.
 138   if (ARMArchVersion >= V6T2)
 139     ThumbMode = Thumb2;
 140   else if (ThumbMode >= Thumb2)
 141     ARMArchVersion = V6T2;
 142
 143   if (isAAPCS_ABI())
 144     stackAlignment = 8;
 145
 146   if (!isTargetDarwin())
 147     UseMovt = hasV6T2Ops();
 148   else {
 149     IsR9Reserved = ReserveR9 | (ARMArchVersion < V6);
 150     UseMovt = DarwinUseMOVT && hasV6T2Ops();
 151   }
 152
 153   if (!isThumb() || hasThumb2())
 154     PostRAScheduler = true;
 155
 156   // v6+ may or may not support unaligned mem access depending on the system
 157   // configuration.
 158   if (!StrictAlign && hasV6Ops() && isTargetDarwin())
 159     AllowsUnalignedMem = true;
 160 }
 161
 162 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol.
 163 bool
 164 ARMSubtarget::GVIsIndirectSymbol(const GlobalValue *GV,
 165                                  Reloc::Model RelocM) const {
 166   if (RelocM == Reloc::Static)
 167     return false;
 168
 169   // Materializable GVs (in JIT lazy compilation mode) do not require an extra
 170   // load from stub.
 171   bool isDecl = GV->hasAvailableExternallyLinkage();
 172   if (GV->isDeclaration() && !GV->isMaterializable())
 173     isDecl = true;
 174
 175   if (!isTargetDarwin()) {
 176     // Extra load is needed for all externally visible.
 177     if (GV->hasLocalLinkage() || GV->hasHiddenVisibility())
 178       return false;
 179     return true;
 180   } else {
 181     if (RelocM == Reloc::PIC_) {
 182       // If this is a strong reference to a definition, it is definitely not
 183       // through a stub.
 184       if (!isDecl && !GV->isWeakForLinker())
 185         return false;
 186
 187       // Unless we have a symbol with hidden visibility, we have to go through a
 188       // normal $non_lazy_ptr stub because this symbol might be resolved late.
 189       if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 190         return true;
 191
 192       // If symbol visibility is hidden, we have a stub for common symbol
 193       // references and external declarations.
 194       if (isDecl || GV->hasCommonLinkage())
 195         // Hidden $non_lazy_ptr reference.
 196         return true;
 197
 198       return false;
 199     } else {
 200       // If this is a strong reference to a definition, it is definitely not
 201       // through a stub.
 202       if (!isDecl && !GV->isWeakForLinker())
 203         return false;
 204
 205       // Unless we have a symbol with hidden visibility, we have to go through a
 206       // normal $non_lazy_ptr stub because this symbol might be resolved late.
 207       if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 208         return true;
 209     }
 210   }
 211
 212   return false;
 213 }
 214
 215 unsigned ARMSubtarget::getMispredictionPenalty() const {
 216   // If we have a reasonable estimate of the pipeline depth, then we can
 217   // estimate the penalty of a misprediction based on that.
 218   if (isCortexA8())
 219     return 13;
 220   else if (isCortexA9())
 221     return 8;
 222
 223   // Otherwise, just return a sensible default.
 224   return 10;
 225 }
 226
 227 void ARMSubtarget::computeIssueWidth() {
 228   unsigned allStage1Units = 0;
 229   for (const InstrItinerary *itin = InstrItins.Itineraries;
 230        itin->FirstStage != ~0U; ++itin) {
 231     const InstrStage *IS = InstrItins.Stages + itin->FirstStage;
 232     allStage1Units |= IS->getUnits();
 233   }
 234   InstrItins.IssueWidth = 0;
 235   while (allStage1Units) {
 236     ++InstrItins.IssueWidth;
 237     // clear the lowest bit
 238     allStage1Units ^= allStage1Units & ~(allStage1Units - 1);
 239   }
 240   assert(InstrItins.IssueWidth <= 2 && "itinerary bug, too many stage 1 units");
 241 }
 242
 243 bool ARMSubtarget::enablePostRAScheduler(
 244            CodeGenOpt::Level OptLevel,
 245            TargetSubtarget::AntiDepBreakMode& Mode,
 246            RegClassVector& CriticalPathRCs) const {
 247   Mode = TargetSubtarget::ANTIDEP_CRITICAL;
 248   CriticalPathRCs.clear();
 249   CriticalPathRCs.push_back(&ARM::GPRRegClass);
 250   return PostRAScheduler && OptLevel >= CodeGenOpt::Default;
 251 }