lib/Target/ARM/ARMSubtarget.cpp

   1 //===-- ARMSubtarget.cpp - ARM Subtarget Information ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARM specific subclass of TargetSubtargetInfo.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMSubtarget.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "llvm/IR/Attributes.h"
  18 #include "llvm/IR/Function.h"
  19 #include "llvm/IR/GlobalValue.h"
  20 #include "llvm/Support/CommandLine.h"
  21 #include "llvm/Target/TargetInstrInfo.h"
  22 #include "llvm/Target/TargetOptions.h"
  23
  24 using namespace llvm;
  25
  26 #define DEBUG_TYPE "arm-subtarget"
  27
  28 #define GET_SUBTARGETINFO_TARGET_DESC
  29 #define GET_SUBTARGETINFO_CTOR
  30 #include "ARMGenSubtargetInfo.inc"
  31
  32 static cl::opt<bool>
  33 ReserveR9("arm-reserve-r9", cl::Hidden,
  34           cl::desc("Reserve R9, making it unavailable as GPR"));
  35
  36 static cl::opt<bool>
  37 ArmUseMOVT("arm-use-movt", cl::init(true), cl::Hidden);
  38
  39 static cl::opt<bool>
  40 UseFusedMulOps("arm-use-mulops",
  41                cl::init(true), cl::Hidden);
  42
  43 enum AlignMode {
  44   DefaultAlign,
  45   StrictAlign,
  46   NoStrictAlign
  47 };
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(DefaultAlign),
  52       cl::values(
  53           clEnumValN(DefaultAlign,  "arm-default-align",
  54                      "Generate unaligned accesses only on hardware/OS "
  55                      "combinations that are known to support them"),
  56           clEnumValN(StrictAlign,   "arm-strict-align",
  57                      "Disallow all unaligned memory accesses"),
  58           clEnumValN(NoStrictAlign, "arm-no-strict-align",
  59                      "Allow unaligned memory accesses"),
  60           clEnumValEnd));
  61
  62 enum ITMode {
  63   DefaultIT,
  64   RestrictedIT,
  65   NoRestrictedIT
  66 };
  67
  68 static cl::opt<ITMode>
  69 IT(cl::desc("IT block support"), cl::Hidden, cl::init(DefaultIT),
  70    cl::ZeroOrMore,
  71    cl::values(clEnumValN(DefaultIT, "arm-default-it",
  72                          "Generate IT block based on arch"),
  73               clEnumValN(RestrictedIT, "arm-restrict-it",
  74                          "Disallow deprecated IT based on ARMv8"),
  75               clEnumValN(NoRestrictedIT, "arm-no-restrict-it",
  76                          "Allow IT blocks based on ARMv7"),
  77               clEnumValEnd));
  78
  79 static std::string computeDataLayout(ARMSubtarget &ST) {
  80   std::string Ret = "";
  81
  82   if (ST.isLittle())
  83     // Little endian.
  84     Ret += "e";
  85   else
  86     // Big endian.
  87     Ret += "E";
  88
  89   Ret += DataLayout::getManglingComponent(ST.getTargetTriple());
  90
  91   // Pointers are 32 bits and aligned to 32 bits.
  92   Ret += "-p:32:32";
  93
  94   // On thumb, i16,i18 and i1 have natural aligment requirements, but we try to
  95   // align to 32.
  96   if (ST.isThumb())
  97     Ret += "-i1:8:32-i8:8:32-i16:16:32";
  98
  99   // ABIs other than APCS have 64 bit integers with natural alignment.
 100   if (!ST.isAPCS_ABI())
 101     Ret += "-i64:64";
 102
 103   // We have 64 bits floats. The APCS ABI requires them to be aligned to 32
 104   // bits, others to 64 bits. We always try to align to 64 bits.
 105   if (ST.isAPCS_ABI())
 106     Ret += "-f64:32:64";
 107
 108   // We have 128 and 64 bit vectors. The APCS ABI aligns them to 32 bits, others
 109   // to 64. We always ty to give them natural alignment.
 110   if (ST.isAPCS_ABI())
 111     Ret += "-v64:32:64-v128:32:128";
 112   else
 113     Ret += "-v128:64:128";
 114
 115   // On thumb and APCS, only try to align aggregates to 32 bits (the default is
 116   // 64 bits).
 117   if (ST.isThumb() || ST.isAPCS_ABI())
 118     Ret += "-a:0:32";
 119
 120   // Integer registers are 32 bits.
 121   Ret += "-n32";
 122
 123   // The stack is 128 bit aligned on NaCl, 64 bit aligned on AAPCS and 32 bit
 124   // aligned everywhere else.
 125   if (ST.isTargetNaCl())
 126     Ret += "-S128";
 127   else if (ST.isAAPCS_ABI())
 128     Ret += "-S64";
 129   else
 130     Ret += "-S32";
 131
 132   return Ret;
 133 }
 134
 135 /// initializeSubtargetDependencies - Initializes using a CPU and feature string
 136 /// so that we can use initializer lists for subtarget initialization.
 137 ARMSubtarget &ARMSubtarget::initializeSubtargetDependencies(StringRef CPU,
 138                                                             StringRef FS) {
 139   initializeEnvironment();
 140   resetSubtargetFeatures(CPU, FS);
 141   return *this;
 142 }
 143
 144 ARMSubtarget::ARMSubtarget(const std::string &TT, const std::string &CPU,
 145                            const std::string &FS, bool IsLittle,
 146                            const TargetOptions &Options)
 147     : ARMGenSubtargetInfo(TT, CPU, FS), ARMProcFamily(Others),
 148       ARMProcClass(None), stackAlignment(4), CPUString(CPU), IsLittle(IsLittle),
 149       TargetTriple(TT), Options(Options), TargetABI(ARM_ABI_UNKNOWN),
 150       DL(computeDataLayout(initializeSubtargetDependencies(CPU, FS))) {}
 151
 152 void ARMSubtarget::initializeEnvironment() {
 153   HasV4TOps = false;
 154   HasV5TOps = false;
 155   HasV5TEOps = false;
 156   HasV6Ops = false;
 157   HasV6MOps = false;
 158   HasV6T2Ops = false;
 159   HasV7Ops = false;
 160   HasV8Ops = false;
 161   HasVFPv2 = false;
 162   HasVFPv3 = false;
 163   HasVFPv4 = false;
 164   HasFPARMv8 = false;
 165   HasNEON = false;
 166   MinSize = false;
 167   UseNEONForSinglePrecisionFP = false;
 168   UseMulOps = UseFusedMulOps;
 169   SlowFPVMLx = false;
 170   HasVMLxForwarding = false;
 171   SlowFPBrcc = false;
 172   InThumbMode = false;
 173   HasThumb2 = false;
 174   NoARM = false;
 175   PostRAScheduler = false;
 176   IsR9Reserved = ReserveR9;
 177   UseMovt = false;
 178   SupportsTailCall = false;
 179   HasFP16 = false;
 180   HasD16 = false;
 181   HasHardwareDivide = false;
 182   HasHardwareDivideInARM = false;
 183   HasT2ExtractPack = false;
 184   HasDataBarrier = false;
 185   Pref32BitThumb = false;
 186   AvoidCPSRPartialUpdate = false;
 187   AvoidMOVsShifterOperand = false;
 188   HasRAS = false;
 189   HasMPExtension = false;
 190   HasVirtualization = false;
 191   FPOnlySP = false;
 192   HasPerfMon = false;
 193   HasTrustZone = false;
 194   HasCrypto = false;
 195   HasCRC = false;
 196   HasZeroCycleZeroing = false;
 197   AllowsUnalignedMem = false;
 198   Thumb2DSP = false;
 199   UseNaClTrap = false;
 200   UnsafeFPMath = false;
 201 }
 202
 203 void ARMSubtarget::resetSubtargetFeatures(const MachineFunction *MF) {
 204   AttributeSet FnAttrs = MF->getFunction()->getAttributes();
 205   Attribute CPUAttr = FnAttrs.getAttribute(AttributeSet::FunctionIndex,
 206                                            "target-cpu");
 207   Attribute FSAttr = FnAttrs.getAttribute(AttributeSet::FunctionIndex,
 208                                           "target-features");
 209   std::string CPU =
 210     !CPUAttr.hasAttribute(Attribute::None) ?CPUAttr.getValueAsString() : "";
 211   std::string FS =
 212     !FSAttr.hasAttribute(Attribute::None) ? FSAttr.getValueAsString() : "";
 213   if (!FS.empty()) {
 214     initializeEnvironment();
 215     resetSubtargetFeatures(CPU, FS);
 216   }
 217
 218   MinSize =
 219       FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 220 }
 221
 222 void ARMSubtarget::resetSubtargetFeatures(StringRef CPU, StringRef FS) {
 223   if (CPUString.empty()) {
 224     if (isTargetIOS() && TargetTriple.getArchName().endswith("v7s"))
 225       // Default to the Swift CPU when targeting armv7s/thumbv7s.
 226       CPUString = "swift";
 227     else
 228       CPUString = "generic";
 229   }
 230
 231   // Insert the architecture feature derived from the target triple into the
 232   // feature string. This is important for setting features that are implied
 233   // based on the architecture version.
 234   std::string ArchFS = ARM_MC::ParseARMTriple(TargetTriple.getTriple(),
 235                                               CPUString);
 236   if (!FS.empty()) {
 237     if (!ArchFS.empty())
 238       ArchFS = ArchFS + "," + FS.str();
 239     else
 240       ArchFS = FS;
 241   }
 242   ParseSubtargetFeatures(CPUString, ArchFS);
 243
 244   // FIXME: This used enable V6T2 support implicitly for Thumb2 mode.
 245   // Assert this for now to make the change obvious.
 246   assert(hasV6T2Ops() || !hasThumb2());
 247
 248   // Keep a pointer to static instruction cost data for the specified CPU.
 249   SchedModel = getSchedModelForCPU(CPUString);
 250
 251   // Initialize scheduling itinerary for the specified CPU.
 252   InstrItins = getInstrItineraryForCPU(CPUString);
 253
 254   if (TargetABI == ARM_ABI_UNKNOWN) {
 255     switch (TargetTriple.getEnvironment()) {
 256     case Triple::Android:
 257     case Triple::EABI:
 258     case Triple::EABIHF:
 259     case Triple::GNUEABI:
 260     case Triple::GNUEABIHF:
 261       TargetABI = ARM_ABI_AAPCS;
 262       break;
 263     default:
 264       if ((isTargetIOS() && isMClass()) ||
 265           (TargetTriple.isOSBinFormatMachO() &&
 266            TargetTriple.getOS() == Triple::UnknownOS))
 267         TargetABI = ARM_ABI_AAPCS;
 268       else
 269         TargetABI = ARM_ABI_APCS;
 270       break;
 271     }
 272   }
 273
 274   // FIXME: this is invalid for WindowsCE
 275   if (isTargetWindows()) {
 276     TargetABI = ARM_ABI_AAPCS;
 277     NoARM = true;
 278   }
 279
 280   if (isAAPCS_ABI())
 281     stackAlignment = 8;
 282   if (isTargetNaCl())
 283     stackAlignment = 16;
 284
 285   UseMovt = hasV6T2Ops() && ArmUseMOVT;
 286
 287   if (isTargetMachO()) {
 288     IsR9Reserved = ReserveR9 | !HasV6Ops;
 289     SupportsTailCall = !isTargetIOS() || !getTargetTriple().isOSVersionLT(5, 0);
 290   } else {
 291     IsR9Reserved = ReserveR9;
 292     SupportsTailCall = !isThumb1Only();
 293   }
 294
 295   if (!isThumb() || hasThumb2())
 296     PostRAScheduler = true;
 297
 298   switch (Align) {
 299     case DefaultAlign:
 300       // Assume pre-ARMv6 doesn't support unaligned accesses.
 301       //
 302       // ARMv6 may or may not support unaligned accesses depending on the
 303       // SCTLR.U bit, which is architecture-specific. We assume ARMv6
 304       // Darwin and NetBSD targets support unaligned accesses, and others don't.
 305       //
 306       // ARMv7 always has SCTLR.U set to 1, but it has a new SCTLR.A bit
 307       // which raises an alignment fault on unaligned accesses. Linux
 308       // defaults this bit to 0 and handles it as a system-wide (not
 309       // per-process) setting. It is therefore safe to assume that ARMv7+
 310       // Linux targets support unaligned accesses. The same goes for NaCl.
 311       //
 312       // The above behavior is consistent with GCC.
 313       AllowsUnalignedMem =
 314           (hasV7Ops() && (isTargetLinux() || isTargetNaCl() ||
 315                           isTargetNetBSD())) ||
 316           (hasV6Ops() && (isTargetMachO() || isTargetNetBSD()));
 317       // The one exception is cortex-m0, which despite being v6, does not
 318       // support unaligned accesses. Rather than make the above boolean
 319       // expression even more obtuse, just override the value here.
 320       if (isThumb1Only() && isMClass())
 321         AllowsUnalignedMem = false;
 322       break;
 323     case StrictAlign:
 324       AllowsUnalignedMem = false;
 325       break;
 326     case NoStrictAlign:
 327       AllowsUnalignedMem = true;
 328       break;
 329   }
 330
 331   switch (IT) {
 332   case DefaultIT:
 333     RestrictIT = hasV8Ops() ? true : false;
 334     break;
 335   case RestrictedIT:
 336     RestrictIT = true;
 337     break;
 338   case NoRestrictedIT:
 339     RestrictIT = false;
 340     break;
 341   }
 342
 343   // NEON f32 ops are non-IEEE 754 compliant. Darwin is ok with it by default.
 344   uint64_t Bits = getFeatureBits();
 345   if ((Bits & ARM::ProcA5 || Bits & ARM::ProcA8) && // Where this matters
 346       (Options.UnsafeFPMath || isTargetDarwin()))
 347     UseNEONForSinglePrecisionFP = true;
 348 }
 349
 350 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol.
 351 bool
 352 ARMSubtarget::GVIsIndirectSymbol(const GlobalValue *GV,
 353                                  Reloc::Model RelocM) const {
 354   if (RelocM == Reloc::Static)
 355     return false;
 356
 357   // Materializable GVs (in JIT lazy compilation mode) do not require an extra
 358   // load from stub.
 359   bool isDecl = GV->hasAvailableExternallyLinkage();
 360   if (GV->isDeclaration() && !GV->isMaterializable())
 361     isDecl = true;
 362
 363   if (!isTargetMachO()) {
 364     // Extra load is needed for all externally visible.
 365     if (GV->hasLocalLinkage() || GV->hasHiddenVisibility())
 366       return false;
 367     return true;
 368   } else {
 369     if (RelocM == Reloc::PIC_) {
 370       // If this is a strong reference to a definition, it is definitely not
 371       // through a stub.
 372       if (!isDecl && !GV->isWeakForLinker())
 373         return false;
 374
 375       // Unless we have a symbol with hidden visibility, we have to go through a
 376       // normal $non_lazy_ptr stub because this symbol might be resolved late.
 377       if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 378         return true;
 379
 380       // If symbol visibility is hidden, we have a stub for common symbol
 381       // references and external declarations.
 382       if (isDecl || GV->hasCommonLinkage())
 383         // Hidden $non_lazy_ptr reference.
 384         return true;
 385
 386       return false;
 387     } else {
 388       // If this is a strong reference to a definition, it is definitely not
 389       // through a stub.
 390       if (!isDecl && !GV->isWeakForLinker())
 391         return false;
 392
 393       // Unless we have a symbol with hidden visibility, we have to go through a
 394       // normal $non_lazy_ptr stub because this symbol might be resolved late.
 395       if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 396         return true;
 397     }
 398   }
 399
 400   return false;
 401 }
 402
 403 unsigned ARMSubtarget::getMispredictionPenalty() const {
 404   return SchedModel->MispredictPenalty;
 405 }
 406
 407 bool ARMSubtarget::hasSinCos() const {
 408   return getTargetTriple().getOS() == Triple::IOS &&
 409     !getTargetTriple().isOSVersionLT(7, 0);
 410 }
 411
 412 // Enable the PostMachineScheduler if the target selects it instead of
 413 // PostRAScheduler. Currently only available on the command line via
 414 // -misched-postra.
 415 bool ARMSubtarget::enablePostMachineScheduler() const {
 416   return PostRAScheduler;
 417 }
 418
 419 bool ARMSubtarget::enablePostRAScheduler(
 420            CodeGenOpt::Level OptLevel,
 421            TargetSubtargetInfo::AntiDepBreakMode& Mode,
 422            RegClassVector& CriticalPathRCs) const {
 423   Mode = TargetSubtargetInfo::ANTIDEP_NONE;
 424   return PostRAScheduler && OptLevel >= CodeGenOpt::Default;
 425 }