lib/Target/ARM/ARMSubtarget.cpp

   1 //===-- ARMSubtarget.cpp - ARM Subtarget Information ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARM specific subclass of TargetSubtargetInfo.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMSubtarget.h"
  15 #include "ARMFrameLowering.h"
  16 #include "ARMISelLowering.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMSelectionDAGInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "Thumb1FrameLowering.h"
  23 #include "Thumb1InstrInfo.h"
  24 #include "Thumb2InstrInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Attributes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GlobalValue.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Target/TargetInstrInfo.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "arm-subtarget"
  37
  38 #define GET_SUBTARGETINFO_TARGET_DESC
  39 #define GET_SUBTARGETINFO_CTOR
  40 #include "ARMGenSubtargetInfo.inc"
  41
  42 static cl::opt<bool>
  43 UseFusedMulOps("arm-use-mulops",
  44                cl::init(true), cl::Hidden);
  45
  46 namespace {
  47 enum AlignMode {
  48   DefaultAlign,
  49   StrictAlign,
  50   NoStrictAlign
  51 };
  52 }
  53
  54 static cl::opt<AlignMode>
  55 Align(cl::desc("Load/store alignment support"),
  56       cl::Hidden, cl::init(DefaultAlign),
  57       cl::values(
  58           clEnumValN(DefaultAlign,  "arm-default-align",
  59                      "Generate unaligned accesses only on hardware/OS "
  60                      "combinations that are known to support them"),
  61           clEnumValN(StrictAlign,   "arm-strict-align",
  62                      "Disallow all unaligned memory accesses"),
  63           clEnumValN(NoStrictAlign, "arm-no-strict-align",
  64                      "Allow unaligned memory accesses"),
  65           clEnumValEnd));
  66
  67 enum ITMode {
  68   DefaultIT,
  69   RestrictedIT,
  70   NoRestrictedIT
  71 };
  72
  73 static cl::opt<ITMode>
  74 IT(cl::desc("IT block support"), cl::Hidden, cl::init(DefaultIT),
  75    cl::ZeroOrMore,
  76    cl::values(clEnumValN(DefaultIT, "arm-default-it",
  77                          "Generate IT block based on arch"),
  78               clEnumValN(RestrictedIT, "arm-restrict-it",
  79                          "Disallow deprecated IT based on ARMv8"),
  80               clEnumValN(NoRestrictedIT, "arm-no-restrict-it",
  81                          "Allow IT blocks based on ARMv7"),
  82               clEnumValEnd));
  83
  84 /// initializeSubtargetDependencies - Initializes using a CPU and feature string
  85 /// so that we can use initializer lists for subtarget initialization.
  86 ARMSubtarget &ARMSubtarget::initializeSubtargetDependencies(StringRef CPU,
  87                                                             StringRef FS) {
  88   initializeEnvironment();
  89   initSubtargetFeatures(CPU, FS);
  90   return *this;
  91 }
  92
  93 ARMFrameLowering *ARMSubtarget::initializeFrameLowering(StringRef CPU,
  94                                                         StringRef FS) {
  95   ARMSubtarget &STI = initializeSubtargetDependencies(CPU, FS);
  96   if (STI.isThumb1Only())
  97     return (ARMFrameLowering *)new Thumb1FrameLowering(STI);
  98
  99   return new ARMFrameLowering(STI);
 100 }
 101
 102 ARMSubtarget::ARMSubtarget(const Triple &TT, const std::string &CPU,
 103                            const std::string &FS,
 104                            const ARMBaseTargetMachine &TM, bool IsLittle)
 105     : ARMGenSubtargetInfo(TT, CPU, FS), ARMProcFamily(Others),
 106       ARMProcClass(None), stackAlignment(4), CPUString(CPU), IsLittle(IsLittle),
 107       TargetTriple(TT), Options(TM.Options), TM(TM),
 108       FrameLowering(initializeFrameLowering(CPU, FS)),
 109       // At this point initializeSubtargetDependencies has been called so
 110       // we can query directly.
 111       InstrInfo(isThumb1Only()
 112                     ? (ARMBaseInstrInfo *)new Thumb1InstrInfo(*this)
 113                     : !isThumb()
 114                           ? (ARMBaseInstrInfo *)new ARMInstrInfo(*this)
 115                           : (ARMBaseInstrInfo *)new Thumb2InstrInfo(*this)),
 116       TLInfo(TM, *this) {}
 117
 118 void ARMSubtarget::initializeEnvironment() {
 119   HasV4TOps = false;
 120   HasV5TOps = false;
 121   HasV5TEOps = false;
 122   HasV6Ops = false;
 123   HasV6MOps = false;
 124   HasV6KOps = false;
 125   HasV6T2Ops = false;
 126   HasV7Ops = false;
 127   HasV8Ops = false;
 128   HasV8_1aOps = false;
 129   HasVFPv2 = false;
 130   HasVFPv3 = false;
 131   HasVFPv4 = false;
 132   HasFPARMv8 = false;
 133   HasNEON = false;
 134   UseNEONForSinglePrecisionFP = false;
 135   UseMulOps = UseFusedMulOps;
 136   SlowFPVMLx = false;
 137   HasVMLxForwarding = false;
 138   SlowFPBrcc = false;
 139   InThumbMode = false;
 140   UseSoftFloat = false;
 141   HasThumb2 = false;
 142   NoARM = false;
 143   ReserveR9 = false;
 144   NoMovt = false;
 145   SupportsTailCall = false;
 146   HasFP16 = false;
 147   HasD16 = false;
 148   HasHardwareDivide = false;
 149   HasHardwareDivideInARM = false;
 150   HasT2ExtractPack = false;
 151   HasDataBarrier = false;
 152   Pref32BitThumb = false;
 153   AvoidCPSRPartialUpdate = false;
 154   AvoidMOVsShifterOperand = false;
 155   HasRAS = false;
 156   HasMPExtension = false;
 157   HasVirtualization = false;
 158   FPOnlySP = false;
 159   HasPerfMon = false;
 160   HasTrustZone = false;
 161   HasCrypto = false;
 162   HasCRC = false;
 163   HasZeroCycleZeroing = false;
 164   AllowsUnalignedMem = false;
 165   Thumb2DSP = false;
 166   UseNaClTrap = false;
 167   GenLongCalls = false;
 168   UnsafeFPMath = false;
 169 }
 170
 171 void ARMSubtarget::initSubtargetFeatures(StringRef CPU, StringRef FS) {
 172   if (CPUString.empty()) {
 173     if (isTargetDarwin() && TargetTriple.getArchName().endswith("v7s"))
 174       // Default to the Swift CPU when targeting armv7s/thumbv7s.
 175       CPUString = "swift";
 176     else
 177       CPUString = "generic";
 178   }
 179
 180   // Insert the architecture feature derived from the target triple into the
 181   // feature string. This is important for setting features that are implied
 182   // based on the architecture version.
 183   std::string ArchFS = ARM_MC::ParseARMTriple(TargetTriple, CPUString);
 184   if (!FS.empty()) {
 185     if (!ArchFS.empty())
 186       ArchFS = (Twine(ArchFS) + "," + FS).str();
 187     else
 188       ArchFS = FS;
 189   }
 190   ParseSubtargetFeatures(CPUString, ArchFS);
 191
 192   // FIXME: This used enable V6T2 support implicitly for Thumb2 mode.
 193   // Assert this for now to make the change obvious.
 194   assert(hasV6T2Ops() || !hasThumb2());
 195
 196   // Keep a pointer to static instruction cost data for the specified CPU.
 197   SchedModel = getSchedModelForCPU(CPUString);
 198
 199   // Initialize scheduling itinerary for the specified CPU.
 200   InstrItins = getInstrItineraryForCPU(CPUString);
 201
 202   // FIXME: this is invalid for WindowsCE
 203   if (isTargetWindows())
 204     NoARM = true;
 205
 206   if (isAAPCS_ABI())
 207     stackAlignment = 8;
 208   if (isTargetNaCl())
 209     stackAlignment = 16;
 210
 211   if (isTargetMachO())
 212     SupportsTailCall = !isTargetIOS() || !getTargetTriple().isOSVersionLT(5, 0);
 213   else
 214     SupportsTailCall = !isThumb1Only();
 215
 216   if (Align == DefaultAlign) {
 217     // Assume pre-ARMv6 doesn't support unaligned accesses.
 218     //
 219     // ARMv6 may or may not support unaligned accesses depending on the
 220     // SCTLR.U bit, which is architecture-specific. We assume ARMv6
 221     // Darwin and NetBSD targets support unaligned accesses, and others don't.
 222     //
 223     // ARMv7 always has SCTLR.U set to 1, but it has a new SCTLR.A bit
 224     // which raises an alignment fault on unaligned accesses. Linux
 225     // defaults this bit to 0 and handles it as a system-wide (not
 226     // per-process) setting. It is therefore safe to assume that ARMv7+
 227     // Linux targets support unaligned accesses. The same goes for NaCl.
 228     //
 229     // The above behavior is consistent with GCC.
 230     AllowsUnalignedMem =
 231       (hasV7Ops() && (isTargetLinux() || isTargetNaCl() ||
 232                       isTargetNetBSD())) ||
 233       (hasV6Ops() && (isTargetMachO() || isTargetNetBSD()));
 234   } else {
 235     AllowsUnalignedMem = !(Align == StrictAlign);
 236   }
 237
 238   // No v6M core supports unaligned memory access (v6M ARM ARM A3.2)
 239   if (isV6M())
 240     AllowsUnalignedMem = false;
 241
 242   switch (IT) {
 243   case DefaultIT:
 244     RestrictIT = hasV8Ops();
 245     break;
 246   case RestrictedIT:
 247     RestrictIT = true;
 248     break;
 249   case NoRestrictedIT:
 250     RestrictIT = false;
 251     break;
 252   }
 253
 254   // NEON f32 ops are non-IEEE 754 compliant. Darwin is ok with it by default.
 255   const FeatureBitset &Bits = getFeatureBits();
 256   if ((Bits[ARM::ProcA5] || Bits[ARM::ProcA8]) && // Where this matters
 257       (Options.UnsafeFPMath || isTargetDarwin()))
 258     UseNEONForSinglePrecisionFP = true;
 259 }
 260
 261 bool ARMSubtarget::isAPCS_ABI() const {
 262   assert(TM.TargetABI != ARMBaseTargetMachine::ARM_ABI_UNKNOWN);
 263   return TM.TargetABI == ARMBaseTargetMachine::ARM_ABI_APCS;
 264 }
 265 bool ARMSubtarget::isAAPCS_ABI() const {
 266   assert(TM.TargetABI != ARMBaseTargetMachine::ARM_ABI_UNKNOWN);
 267   return TM.TargetABI == ARMBaseTargetMachine::ARM_ABI_AAPCS;
 268 }
 269
 270 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol.
 271 bool
 272 ARMSubtarget::GVIsIndirectSymbol(const GlobalValue *GV,
 273                                  Reloc::Model RelocM) const {
 274   if (RelocM == Reloc::Static)
 275     return false;
 276
 277   bool isDef = GV->isStrongDefinitionForLinker();
 278
 279   if (!isTargetMachO()) {
 280     // Extra load is needed for all externally visible.
 281     if (GV->hasLocalLinkage() || GV->hasHiddenVisibility())
 282       return false;
 283     return true;
 284   } else {
 285     // If this is a strong reference to a definition, it is definitely not
 286     // through a stub.
 287     if (isDef)
 288       return false;
 289
 290     // Unless we have a symbol with hidden visibility, we have to go through a
 291     // normal $non_lazy_ptr stub because this symbol might be resolved late.
 292     if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 293       return true;
 294
 295     if (RelocM == Reloc::PIC_) {
 296       // If symbol visibility is hidden, we have a stub for common symbol
 297       // references and external declarations.
 298       if (GV->isDeclarationForLinker() || GV->hasCommonLinkage())
 299         // Hidden $non_lazy_ptr reference.
 300         return true;
 301     }
 302   }
 303
 304   return false;
 305 }
 306
 307 unsigned ARMSubtarget::getMispredictionPenalty() const {
 308   return SchedModel.MispredictPenalty;
 309 }
 310
 311 bool ARMSubtarget::hasSinCos() const {
 312   return getTargetTriple().isiOS() && !getTargetTriple().isOSVersionLT(7, 0);
 313 }
 314
 315 bool ARMSubtarget::enableMachineScheduler() const {
 316   // Enable the MachineScheduler before register allocation for out-of-order
 317   // architectures where we do not use the PostRA scheduler anymore (for now
 318   // restricted to swift).
 319   return getSchedModel().isOutOfOrder() && isSwift();
 320 }
 321
 322 // This overrides the PostRAScheduler bit in the SchedModel for any CPU.
 323 bool ARMSubtarget::enablePostRAScheduler() const {
 324   // No need for PostRA scheduling on out of order CPUs (for now restricted to
 325   // swift).
 326   if (getSchedModel().isOutOfOrder() && isSwift())
 327     return false;
 328   return (!isThumb() || hasThumb2());
 329 }
 330
 331 bool ARMSubtarget::enableAtomicExpand() const {
 332   return hasAnyDataBarrier() && !isThumb1Only();
 333 }
 334
 335 bool ARMSubtarget::useMovt(const MachineFunction &MF) const {
 336   // NOTE Windows on ARM needs to use mov.w/mov.t pairs to materialise 32-bit
 337   // immediates as it is inherently position independent, and may be out of
 338   // range otherwise.
 339   return !NoMovt && hasV6T2Ops() &&
 340          (isTargetWindows() ||
 341           !MF.getFunction()->hasFnAttribute(Attribute::MinSize));
 342 }
 343
 344 bool ARMSubtarget::useFastISel() const {
 345   // Thumb2 support on iOS; ARM support on iOS, Linux and NaCl.
 346   return TM.Options.EnableFastISel &&
 347          ((isTargetMachO() && !isThumb1Only()) ||
 348           (isTargetLinux() && !isThumb()) || (isTargetNaCl() && !isThumb()));
 349 }