lib/Target/ARM/ARMTargetMachine.cpp

   1 //===-- ARMTargetMachine.cpp - Define TargetMachine for ARM ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "ARMTargetMachine.h"
  14 #include "ARM.h"
  15 #include "ARMFrameLowering.h"
  16 #include "llvm/CodeGen/Passes.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/PassManager.h"
  19 #include "llvm/Support/CommandLine.h"
  20 #include "llvm/Support/FormattedStream.h"
  21 #include "llvm/Support/TargetRegistry.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/Transforms/Scalar.h"
  24 using namespace llvm;
  25
  26 static cl::opt<bool>
  27 EnableGlobalMerge("global-merge", cl::Hidden,
  28                   cl::desc("Enable global merge pass"),
  29                   cl::init(true));
  30
  31 static cl::opt<bool>
  32 DisableA15SDOptimization("disable-a15-sd-optimization", cl::Hidden,
  33                    cl::desc("Inhibit optimization of S->D register accesses on A15"),
  34                    cl::init(false));
  35
  36 extern "C" void LLVMInitializeARMTarget() {
  37   // Register the target.
  38   RegisterTargetMachine<ARMTargetMachine> X(TheARMTarget);
  39   RegisterTargetMachine<ThumbTargetMachine> Y(TheThumbTarget);
  40 }
  41
  42
  43 /// TargetMachine ctor - Create an ARM architecture model.
  44 ///
  45 ARMBaseTargetMachine::ARMBaseTargetMachine(const Target &T, StringRef TT,
  46                                            StringRef CPU, StringRef FS,
  47                                            const TargetOptions &Options,
  48                                            Reloc::Model RM, CodeModel::Model CM,
  49                                            CodeGenOpt::Level OL)
  50   : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  51     Subtarget(TT, CPU, FS, Options),
  52     JITInfo(),
  53     InstrItins(Subtarget.getInstrItineraryData()) {
  54   // Default to soft float ABI
  55   if (Options.FloatABIType == FloatABI::Default)
  56     this->Options.FloatABIType = FloatABI::Soft;
  57 }
  58
  59 void ARMBaseTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
  60   // Add first the target-independent BasicTTI pass, then our ARM pass. This
  61   // allows the ARM pass to delegate to the target independent layer when
  62   // appropriate.
  63   PM.add(createBasicTargetTransformInfoPass(this));
  64   PM.add(createARMTargetTransformInfoPass(this));
  65 }
  66
  67
  68 void ARMTargetMachine::anchor() { }
  69
  70 static std::string computeDataLayout(ARMSubtarget &ST) {
  71   // Little endian. Pointers are 32 bits and aligned to 32 bits.
  72   std::string Ret = "e-p:32:32";
  73
  74   // On thumb, i16,i18 and i1 have natural aligment requirements, but we try to
  75   // align to 32.
  76   if (ST.isThumb())
  77     Ret += "-i1:8:32-i8:8:32-i16:16:32";
  78
  79   // ABIs other than APC have 64 bit integers with natural alignment.
  80   if (!ST.isAPCS_ABI())
  81     Ret += "-i64:64";
  82
  83   // We have 64 bits floats. The APCS ABI requires them to be aligned to 32
  84   // bits, others to 64 bits. We always try to align to 64 bits.
  85   if (ST.isAPCS_ABI())
  86     Ret += "-f64:32:64";
  87
  88   // We have 128 and 64 bit vectors. The APCS ABI aligns them to 32 bits, others
  89   // to 64. We always ty to give them natural alignment.
  90   if (ST.isAPCS_ABI())
  91     Ret += "-v64:32:64-v128:32:128";
  92   else
  93     Ret += "-v128:64:128";
  94
  95   // An aggregate of size 0 is ABI aligned to 0.
  96   // FIXME: explain better what this means.
  97   if (ST.isThumb())
  98     Ret += "-a:0:32";
  99
 100   // Integer registers are 32 bits.
 101   Ret += "-n32";
 102
 103   // The stack is 64 bit aligned on AAPCS and 32 bit aligned everywhere else.
 104   if (ST.isAAPCS_ABI())
 105     Ret += "-S64";
 106   else
 107     Ret += "-S32";
 108
 109   return Ret;
 110 }
 111
 112 ARMTargetMachine::ARMTargetMachine(const Target &T, StringRef TT,
 113                                    StringRef CPU, StringRef FS,
 114                                    const TargetOptions &Options,
 115                                    Reloc::Model RM, CodeModel::Model CM,
 116                                    CodeGenOpt::Level OL)
 117   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
 118     InstrInfo(Subtarget),
 119     DL(computeDataLayout(Subtarget)),
 120     TLInfo(*this),
 121     TSInfo(*this),
 122     FrameLowering(Subtarget) {
 123   initAsmInfo();
 124   if (!Subtarget.hasARMOps())
 125     report_fatal_error("CPU: '" + Subtarget.getCPUString() + "' does not "
 126                        "support ARM mode execution!");
 127 }
 128
 129 void ThumbTargetMachine::anchor() { }
 130
 131 ThumbTargetMachine::ThumbTargetMachine(const Target &T, StringRef TT,
 132                                        StringRef CPU, StringRef FS,
 133                                        const TargetOptions &Options,
 134                                        Reloc::Model RM, CodeModel::Model CM,
 135                                        CodeGenOpt::Level OL)
 136   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
 137     InstrInfo(Subtarget.hasThumb2()
 138               ? ((ARMBaseInstrInfo*)new Thumb2InstrInfo(Subtarget))
 139               : ((ARMBaseInstrInfo*)new Thumb1InstrInfo(Subtarget))),
 140     DL(computeDataLayout(Subtarget)),
 141     TLInfo(*this),
 142     TSInfo(*this),
 143     FrameLowering(Subtarget.hasThumb2()
 144               ? new ARMFrameLowering(Subtarget)
 145               : (ARMFrameLowering*)new Thumb1FrameLowering(Subtarget)) {
 146   initAsmInfo();
 147 }
 148
 149 namespace {
 150 /// ARM Code Generator Pass Configuration Options.
 151 class ARMPassConfig : public TargetPassConfig {
 152 public:
 153   ARMPassConfig(ARMBaseTargetMachine *TM, PassManagerBase &PM)
 154     : TargetPassConfig(TM, PM) {}
 155
 156   ARMBaseTargetMachine &getARMTargetMachine() const {
 157     return getTM<ARMBaseTargetMachine>();
 158   }
 159
 160   const ARMSubtarget &getARMSubtarget() const {
 161     return *getARMTargetMachine().getSubtargetImpl();
 162   }
 163
 164   virtual bool addPreISel();
 165   virtual bool addInstSelector();
 166   virtual bool addPreRegAlloc();
 167   virtual bool addPreSched2();
 168   virtual bool addPreEmitPass();
 169 };
 170 } // namespace
 171
 172 TargetPassConfig *ARMBaseTargetMachine::createPassConfig(PassManagerBase &PM) {
 173   return new ARMPassConfig(this, PM);
 174 }
 175
 176 bool ARMPassConfig::addPreISel() {
 177   if (TM->getOptLevel() != CodeGenOpt::None && EnableGlobalMerge)
 178     addPass(createGlobalMergePass(TM));
 179
 180   return false;
 181 }
 182
 183 bool ARMPassConfig::addInstSelector() {
 184   addPass(createARMISelDag(getARMTargetMachine(), getOptLevel()));
 185
 186   const ARMSubtarget *Subtarget = &getARMSubtarget();
 187   if (Subtarget->isTargetELF() && !Subtarget->isThumb1Only() &&
 188       TM->Options.EnableFastISel)
 189     addPass(createARMGlobalBaseRegPass());
 190   return false;
 191 }
 192
 193 bool ARMPassConfig::addPreRegAlloc() {
 194   // FIXME: temporarily disabling load / store optimization pass for Thumb1.
 195   if (getOptLevel() != CodeGenOpt::None && !getARMSubtarget().isThumb1Only())
 196     addPass(createARMLoadStoreOptimizationPass(true));
 197   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA9())
 198     addPass(createMLxExpansionPass());
 199   // Since the A15SDOptimizer pass can insert VDUP instructions, it can only be
 200   // enabled when NEON is available.
 201   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA15() &&
 202     getARMSubtarget().hasNEON() && !DisableA15SDOptimization) {
 203     addPass(createA15SDOptimizerPass());
 204   }
 205   return true;
 206 }
 207
 208 bool ARMPassConfig::addPreSched2() {
 209   // FIXME: temporarily disabling load / store optimization pass for Thumb1.
 210   if (getOptLevel() != CodeGenOpt::None) {
 211     if (!getARMSubtarget().isThumb1Only()) {
 212       addPass(createARMLoadStoreOptimizationPass());
 213       printAndVerify("After ARM load / store optimizer");
 214     }
 215     if (getARMSubtarget().hasNEON())
 216       addPass(createExecutionDependencyFixPass(&ARM::DPRRegClass));
 217   }
 218
 219   // Expand some pseudo instructions into multiple instructions to allow
 220   // proper scheduling.
 221   addPass(createARMExpandPseudoPass());
 222
 223   if (getOptLevel() != CodeGenOpt::None) {
 224     if (!getARMSubtarget().isThumb1Only()) {
 225       // in v8, IfConversion depends on Thumb instruction widths
 226       if (getARMSubtarget().restrictIT() &&
 227           !getARMSubtarget().prefers32BitThumb())
 228         addPass(createThumb2SizeReductionPass());
 229       addPass(&IfConverterID);
 230     }
 231   }
 232   if (getARMSubtarget().isThumb2())
 233     addPass(createThumb2ITBlockPass());
 234
 235   return true;
 236 }
 237
 238 bool ARMPassConfig::addPreEmitPass() {
 239   if (getARMSubtarget().isThumb2()) {
 240     if (!getARMSubtarget().prefers32BitThumb())
 241       addPass(createThumb2SizeReductionPass());
 242
 243     // Constant island pass work on unbundled instructions.
 244     addPass(&UnpackMachineBundlesID);
 245   }
 246
 247   addPass(createARMConstantIslandPass());
 248
 249   return true;
 250 }
 251
 252 bool ARMBaseTargetMachine::addCodeEmitter(PassManagerBase &PM,
 253                                           JITCodeEmitter &JCE) {
 254   // Machine code emitter pass for ARM.
 255   PM.add(createARMJITCodeEmitterPass(*this, JCE));
 256   return false;
 257 }