lib/Target/ARM/AsmParser/ARMAsmParser.cpp

   1 //===-- ARMAsmParser.cpp - Parse ARM assembly to MCInst instructions ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "llvm/MC/MCTargetAsmParser.h"
  11 #include "MCTargetDesc/ARMAddressingModes.h"
  12 #include "MCTargetDesc/ARMBaseInfo.h"
  13 #include "MCTargetDesc/ARMMCExpr.h"
  14 #include "llvm/ADT/BitVector.h"
  15 #include "llvm/ADT/OwningPtr.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/SmallVector.h"
  18 #include "llvm/ADT/StringSwitch.h"
  19 #include "llvm/ADT/Twine.h"
  20 #include "llvm/MC/MCAsmInfo.h"
  21 #include "llvm/MC/MCAssembler.h"
  22 #include "llvm/MC/MCContext.h"
  23 #include "llvm/MC/MCELFStreamer.h"
  24 #include "llvm/MC/MCExpr.h"
  25 #include "llvm/MC/MCInst.h"
  26 #include "llvm/MC/MCInstrDesc.h"
  27 #include "llvm/MC/MCParser/MCAsmLexer.h"
  28 #include "llvm/MC/MCParser/MCAsmParser.h"
  29 #include "llvm/MC/MCParser/MCParsedAsmOperand.h"
  30 #include "llvm/MC/MCRegisterInfo.h"
  31 #include "llvm/MC/MCStreamer.h"
  32 #include "llvm/MC/MCSubtargetInfo.h"
  33 #include "llvm/Support/ELF.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/SourceMgr.h"
  36 #include "llvm/Support/TargetRegistry.h"
  37 #include "llvm/Support/raw_ostream.h"
  38
  39 using namespace llvm;
  40
  41 namespace {
  42
  43 class ARMOperand;
  44
  45 enum VectorLaneTy { NoLanes, AllLanes, IndexedLane };
  46
  47 class ARMAsmParser : public MCTargetAsmParser {
  48   MCSubtargetInfo &STI;
  49   MCAsmParser &Parser;
  50   const MCRegisterInfo *MRI;
  51
  52   // Unwind directives state
  53   SMLoc FnStartLoc;
  54   SMLoc CantUnwindLoc;
  55   SMLoc PersonalityLoc;
  56   SMLoc HandlerDataLoc;
  57   int FPReg;
  58   void resetUnwindDirectiveParserState() {
  59     FnStartLoc = SMLoc();
  60     CantUnwindLoc = SMLoc();
  61     PersonalityLoc = SMLoc();
  62     HandlerDataLoc = SMLoc();
  63     FPReg = -1;
  64   }
  65
  66   // Map of register aliases registers via the .req directive.
  67   StringMap<unsigned> RegisterReqs;
  68
  69   struct {
  70     ARMCC::CondCodes Cond;    // Condition for IT block.
  71     unsigned Mask:4;          // Condition mask for instructions.
  72                               // Starting at first 1 (from lsb).
  73                               //   '1'  condition as indicated in IT.
  74                               //   '0'  inverse of condition (else).
  75                               // Count of instructions in IT block is
  76                               // 4 - trailingzeroes(mask)
  77
  78     bool FirstCond;           // Explicit flag for when we're parsing the
  79                               // First instruction in the IT block. It's
  80                               // implied in the mask, so needs special
  81                               // handling.
  82
  83     unsigned CurPosition;     // Current position in parsing of IT
  84                               // block. In range [0,3]. Initialized
  85                               // according to count of instructions in block.
  86                               // ~0U if no active IT block.
  87   } ITState;
  88   bool inITBlock() { return ITState.CurPosition != ~0U;}
  89   void forwardITPosition() {
  90     if (!inITBlock()) return;
  91     // Move to the next instruction in the IT block, if there is one. If not,
  92     // mark the block as done.
  93     unsigned TZ = countTrailingZeros(ITState.Mask);
  94     if (++ITState.CurPosition == 5 - TZ)
  95       ITState.CurPosition = ~0U; // Done with the IT block after this.
  96   }
  97
  98
  99   MCAsmParser &getParser() const { return Parser; }
 100   MCAsmLexer &getLexer() const { return Parser.getLexer(); }
 101
 102   bool Warning(SMLoc L, const Twine &Msg,
 103                ArrayRef<SMRange> Ranges = None) {
 104     return Parser.Warning(L, Msg, Ranges);
 105   }
 106   bool Error(SMLoc L, const Twine &Msg,
 107              ArrayRef<SMRange> Ranges = None) {
 108     return Parser.Error(L, Msg, Ranges);
 109   }
 110
 111   int tryParseRegister();
 112   bool tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &);
 113   int tryParseShiftRegister(SmallVectorImpl<MCParsedAsmOperand*> &);
 114   bool parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &);
 115   bool parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &);
 116   bool parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &, StringRef Mnemonic);
 117   bool parsePrefix(ARMMCExpr::VariantKind &RefKind);
 118   bool parseMemRegOffsetShift(ARM_AM::ShiftOpc &ShiftType,
 119                               unsigned &ShiftAmount);
 120   bool parseDirectiveWord(unsigned Size, SMLoc L);
 121   bool parseDirectiveThumb(SMLoc L);
 122   bool parseDirectiveARM(SMLoc L);
 123   bool parseDirectiveThumbFunc(SMLoc L);
 124   bool parseDirectiveCode(SMLoc L);
 125   bool parseDirectiveSyntax(SMLoc L);
 126   bool parseDirectiveReq(StringRef Name, SMLoc L);
 127   bool parseDirectiveUnreq(SMLoc L);
 128   bool parseDirectiveArch(SMLoc L);
 129   bool parseDirectiveEabiAttr(SMLoc L);
 130   bool parseDirectiveFnStart(SMLoc L);
 131   bool parseDirectiveFnEnd(SMLoc L);
 132   bool parseDirectiveCantUnwind(SMLoc L);
 133   bool parseDirectivePersonality(SMLoc L);
 134   bool parseDirectiveHandlerData(SMLoc L);
 135   bool parseDirectiveSetFP(SMLoc L);
 136   bool parseDirectivePad(SMLoc L);
 137   bool parseDirectiveRegSave(SMLoc L, bool IsVector);
 138
 139   StringRef splitMnemonic(StringRef Mnemonic, unsigned &PredicationCode,
 140                           bool &CarrySetting, unsigned &ProcessorIMod,
 141                           StringRef &ITMask);
 142   void getMnemonicAcceptInfo(StringRef Mnemonic, bool &CanAcceptCarrySet,
 143                              bool &CanAcceptPredicationCode);
 144
 145   bool isThumb() const {
 146     // FIXME: Can tablegen auto-generate this?
 147     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 148   }
 149   bool isThumbOne() const {
 150     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) == 0;
 151   }
 152   bool isThumbTwo() const {
 153     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2);
 154   }
 155   bool hasThumb() const {
 156     return STI.getFeatureBits() & ARM::HasV4TOps;
 157   }
 158   bool hasV6Ops() const {
 159     return STI.getFeatureBits() & ARM::HasV6Ops;
 160   }
 161   bool hasV7Ops() const {
 162     return STI.getFeatureBits() & ARM::HasV7Ops;
 163   }
 164   bool hasV8Ops() const {
 165     return STI.getFeatureBits() & ARM::HasV8Ops;
 166   }
 167   bool hasARM() const {
 168     return !(STI.getFeatureBits() & ARM::FeatureNoARM);
 169   }
 170
 171   void SwitchMode() {
 172     unsigned FB = ComputeAvailableFeatures(STI.ToggleFeature(ARM::ModeThumb));
 173     setAvailableFeatures(FB);
 174   }
 175   bool isMClass() const {
 176     return STI.getFeatureBits() & ARM::FeatureMClass;
 177   }
 178
 179   /// @name Auto-generated Match Functions
 180   /// {
 181
 182 #define GET_ASSEMBLER_HEADER
 183 #include "ARMGenAsmMatcher.inc"
 184
 185   /// }
 186
 187   OperandMatchResultTy parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*>&);
 188   OperandMatchResultTy parseCoprocNumOperand(
 189     SmallVectorImpl<MCParsedAsmOperand*>&);
 190   OperandMatchResultTy parseCoprocRegOperand(
 191     SmallVectorImpl<MCParsedAsmOperand*>&);
 192   OperandMatchResultTy parseCoprocOptionOperand(
 193     SmallVectorImpl<MCParsedAsmOperand*>&);
 194   OperandMatchResultTy parseMemBarrierOptOperand(
 195     SmallVectorImpl<MCParsedAsmOperand*>&);
 196   OperandMatchResultTy parseInstSyncBarrierOptOperand(
 197     SmallVectorImpl<MCParsedAsmOperand*>&);
 198   OperandMatchResultTy parseProcIFlagsOperand(
 199     SmallVectorImpl<MCParsedAsmOperand*>&);
 200   OperandMatchResultTy parseMSRMaskOperand(
 201     SmallVectorImpl<MCParsedAsmOperand*>&);
 202   OperandMatchResultTy parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &O,
 203                                    StringRef Op, int Low, int High);
 204   OperandMatchResultTy parsePKHLSLImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 205     return parsePKHImm(O, "lsl", 0, 31);
 206   }
 207   OperandMatchResultTy parsePKHASRImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 208     return parsePKHImm(O, "asr", 1, 32);
 209   }
 210   OperandMatchResultTy parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 211   OperandMatchResultTy parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 212   OperandMatchResultTy parseRotImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 213   OperandMatchResultTy parseBitfield(SmallVectorImpl<MCParsedAsmOperand*>&);
 214   OperandMatchResultTy parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*>&);
 215   OperandMatchResultTy parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*>&);
 216   OperandMatchResultTy parseFPImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 217   OperandMatchResultTy parseVectorList(SmallVectorImpl<MCParsedAsmOperand*>&);
 218   OperandMatchResultTy parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index,
 219                                        SMLoc &EndLoc);
 220
 221   // Asm Match Converter Methods
 222   void cvtThumbMultiply(MCInst &Inst,
 223                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 224   void cvtThumbBranches(MCInst &Inst,
 225                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 226
 227   bool validateInstruction(MCInst &Inst,
 228                            const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 229   bool processInstruction(MCInst &Inst,
 230                           const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 231   bool shouldOmitCCOutOperand(StringRef Mnemonic,
 232                               SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 233   bool shouldOmitPredicateOperand(StringRef Mnemonic,
 234                               SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 235   bool isDeprecated(MCInst &Inst, StringRef &Info);
 236
 237 public:
 238   enum ARMMatchResultTy {
 239     Match_RequiresITBlock = FIRST_TARGET_MATCH_RESULT_TY,
 240     Match_RequiresNotITBlock,
 241     Match_RequiresV6,
 242     Match_RequiresThumb2,
 243 #define GET_OPERAND_DIAGNOSTIC_TYPES
 244 #include "ARMGenAsmMatcher.inc"
 245
 246   };
 247
 248   ARMAsmParser(MCSubtargetInfo &_STI, MCAsmParser &_Parser)
 249     : MCTargetAsmParser(), STI(_STI), Parser(_Parser), FPReg(-1) {
 250     MCAsmParserExtension::Initialize(_Parser);
 251
 252     // Cache the MCRegisterInfo.
 253     MRI = getContext().getRegisterInfo();
 254
 255     // Initialize the set of available features.
 256     setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
 257
 258     // Not in an ITBlock to start with.
 259     ITState.CurPosition = ~0U;
 260
 261     // Set ELF header flags.
 262     // FIXME: This should eventually end up somewhere else where more
 263     // intelligent flag decisions can be made. For now we are just maintaining
 264     // the statu/parseDirects quo for ARM and setting EF_ARM_EABI_VER5 as the default.
 265     if (MCELFStreamer *MES = dyn_cast<MCELFStreamer>(&Parser.getStreamer()))
 266       MES->getAssembler().setELFHeaderEFlags(ELF::EF_ARM_EABI_VER5);
 267   }
 268
 269   // Implementation of the MCTargetAsmParser interface:
 270   bool ParseRegister(unsigned &RegNo, SMLoc &StartLoc, SMLoc &EndLoc);
 271   bool ParseInstruction(ParseInstructionInfo &Info, StringRef Name,
 272                         SMLoc NameLoc,
 273                         SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 274   bool ParseDirective(AsmToken DirectiveID);
 275
 276   unsigned validateTargetOperandClass(MCParsedAsmOperand *Op, unsigned Kind);
 277   unsigned checkTargetMatchPredicate(MCInst &Inst);
 278
 279   bool MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
 280                                SmallVectorImpl<MCParsedAsmOperand*> &Operands,
 281                                MCStreamer &Out, unsigned &ErrorInfo,
 282                                bool MatchingInlineAsm);
 283 };
 284 } // end anonymous namespace
 285
 286 namespace {
 287
 288 /// ARMOperand - Instances of this class represent a parsed ARM machine
 289 /// operand.
 290 class ARMOperand : public MCParsedAsmOperand {
 291   enum KindTy {
 292     k_CondCode,
 293     k_CCOut,
 294     k_ITCondMask,
 295     k_CoprocNum,
 296     k_CoprocReg,
 297     k_CoprocOption,
 298     k_Immediate,
 299     k_MemBarrierOpt,
 300     k_InstSyncBarrierOpt,
 301     k_Memory,
 302     k_PostIndexRegister,
 303     k_MSRMask,
 304     k_ProcIFlags,
 305     k_VectorIndex,
 306     k_Register,
 307     k_RegisterList,
 308     k_DPRRegisterList,
 309     k_SPRRegisterList,
 310     k_VectorList,
 311     k_VectorListAllLanes,
 312     k_VectorListIndexed,
 313     k_ShiftedRegister,
 314     k_ShiftedImmediate,
 315     k_ShifterImmediate,
 316     k_RotateImmediate,
 317     k_BitfieldDescriptor,
 318     k_Token
 319   } Kind;
 320
 321   SMLoc StartLoc, EndLoc;
 322   SmallVector<unsigned, 8> Registers;
 323
 324   struct CCOp {
 325     ARMCC::CondCodes Val;
 326   };
 327
 328   struct CopOp {
 329     unsigned Val;
 330   };
 331
 332   struct CoprocOptionOp {
 333     unsigned Val;
 334   };
 335
 336   struct ITMaskOp {
 337     unsigned Mask:4;
 338   };
 339
 340   struct MBOptOp {
 341     ARM_MB::MemBOpt Val;
 342   };
 343
 344   struct ISBOptOp {
 345     ARM_ISB::InstSyncBOpt Val;
 346   };
 347
 348   struct IFlagsOp {
 349     ARM_PROC::IFlags Val;
 350   };
 351
 352   struct MMaskOp {
 353     unsigned Val;
 354   };
 355
 356   struct TokOp {
 357     const char *Data;
 358     unsigned Length;
 359   };
 360
 361   struct RegOp {
 362     unsigned RegNum;
 363   };
 364
 365   // A vector register list is a sequential list of 1 to 4 registers.
 366   struct VectorListOp {
 367     unsigned RegNum;
 368     unsigned Count;
 369     unsigned LaneIndex;
 370     bool isDoubleSpaced;
 371   };
 372
 373   struct VectorIndexOp {
 374     unsigned Val;
 375   };
 376
 377   struct ImmOp {
 378     const MCExpr *Val;
 379   };
 380
 381   /// Combined record for all forms of ARM address expressions.
 382   struct MemoryOp {
 383     unsigned BaseRegNum;
 384     // Offset is in OffsetReg or OffsetImm. If both are zero, no offset
 385     // was specified.
 386     const MCConstantExpr *OffsetImm;  // Offset immediate value
 387     unsigned OffsetRegNum;    // Offset register num, when OffsetImm == NULL
 388     ARM_AM::ShiftOpc ShiftType; // Shift type for OffsetReg
 389     unsigned ShiftImm;        // shift for OffsetReg.
 390     unsigned Alignment;       // 0 = no alignment specified
 391     // n = alignment in bytes (2, 4, 8, 16, or 32)
 392     unsigned isNegative : 1;  // Negated OffsetReg? (~'U' bit)
 393   };
 394
 395   struct PostIdxRegOp {
 396     unsigned RegNum;
 397     bool isAdd;
 398     ARM_AM::ShiftOpc ShiftTy;
 399     unsigned ShiftImm;
 400   };
 401
 402   struct ShifterImmOp {
 403     bool isASR;
 404     unsigned Imm;
 405   };
 406
 407   struct RegShiftedRegOp {
 408     ARM_AM::ShiftOpc ShiftTy;
 409     unsigned SrcReg;
 410     unsigned ShiftReg;
 411     unsigned ShiftImm;
 412   };
 413
 414   struct RegShiftedImmOp {
 415     ARM_AM::ShiftOpc ShiftTy;
 416     unsigned SrcReg;
 417     unsigned ShiftImm;
 418   };
 419
 420   struct RotImmOp {
 421     unsigned Imm;
 422   };
 423
 424   struct BitfieldOp {
 425     unsigned LSB;
 426     unsigned Width;
 427   };
 428
 429   union {
 430     struct CCOp CC;
 431     struct CopOp Cop;
 432     struct CoprocOptionOp CoprocOption;
 433     struct MBOptOp MBOpt;
 434     struct ISBOptOp ISBOpt;
 435     struct ITMaskOp ITMask;
 436     struct IFlagsOp IFlags;
 437     struct MMaskOp MMask;
 438     struct TokOp Tok;
 439     struct RegOp Reg;
 440     struct VectorListOp VectorList;
 441     struct VectorIndexOp VectorIndex;
 442     struct ImmOp Imm;
 443     struct MemoryOp Memory;
 444     struct PostIdxRegOp PostIdxReg;
 445     struct ShifterImmOp ShifterImm;
 446     struct RegShiftedRegOp RegShiftedReg;
 447     struct RegShiftedImmOp RegShiftedImm;
 448     struct RotImmOp RotImm;
 449     struct BitfieldOp Bitfield;
 450   };
 451
 452   ARMOperand(KindTy K) : MCParsedAsmOperand(), Kind(K) {}
 453 public:
 454   ARMOperand(const ARMOperand &o) : MCParsedAsmOperand() {
 455     Kind = o.Kind;
 456     StartLoc = o.StartLoc;
 457     EndLoc = o.EndLoc;
 458     switch (Kind) {
 459     case k_CondCode:
 460       CC = o.CC;
 461       break;
 462     case k_ITCondMask:
 463       ITMask = o.ITMask;
 464       break;
 465     case k_Token:
 466       Tok = o.Tok;
 467       break;
 468     case k_CCOut:
 469     case k_Register:
 470       Reg = o.Reg;
 471       break;
 472     case k_RegisterList:
 473     case k_DPRRegisterList:
 474     case k_SPRRegisterList:
 475       Registers = o.Registers;
 476       break;
 477     case k_VectorList:
 478     case k_VectorListAllLanes:
 479     case k_VectorListIndexed:
 480       VectorList = o.VectorList;
 481       break;
 482     case k_CoprocNum:
 483     case k_CoprocReg:
 484       Cop = o.Cop;
 485       break;
 486     case k_CoprocOption:
 487       CoprocOption = o.CoprocOption;
 488       break;
 489     case k_Immediate:
 490       Imm = o.Imm;
 491       break;
 492     case k_MemBarrierOpt:
 493       MBOpt = o.MBOpt;
 494       break;
 495     case k_InstSyncBarrierOpt:
 496       ISBOpt = o.ISBOpt;
 497     case k_Memory:
 498       Memory = o.Memory;
 499       break;
 500     case k_PostIndexRegister:
 501       PostIdxReg = o.PostIdxReg;
 502       break;
 503     case k_MSRMask:
 504       MMask = o.MMask;
 505       break;
 506     case k_ProcIFlags:
 507       IFlags = o.IFlags;
 508       break;
 509     case k_ShifterImmediate:
 510       ShifterImm = o.ShifterImm;
 511       break;
 512     case k_ShiftedRegister:
 513       RegShiftedReg = o.RegShiftedReg;
 514       break;
 515     case k_ShiftedImmediate:
 516       RegShiftedImm = o.RegShiftedImm;
 517       break;
 518     case k_RotateImmediate:
 519       RotImm = o.RotImm;
 520       break;
 521     case k_BitfieldDescriptor:
 522       Bitfield = o.Bitfield;
 523       break;
 524     case k_VectorIndex:
 525       VectorIndex = o.VectorIndex;
 526       break;
 527     }
 528   }
 529
 530   /// getStartLoc - Get the location of the first token of this operand.
 531   SMLoc getStartLoc() const { return StartLoc; }
 532   /// getEndLoc - Get the location of the last token of this operand.
 533   SMLoc getEndLoc() const { return EndLoc; }
 534   /// getLocRange - Get the range between the first and last token of this
 535   /// operand.
 536   SMRange getLocRange() const { return SMRange(StartLoc, EndLoc); }
 537
 538   ARMCC::CondCodes getCondCode() const {
 539     assert(Kind == k_CondCode && "Invalid access!");
 540     return CC.Val;
 541   }
 542
 543   unsigned getCoproc() const {
 544     assert((Kind == k_CoprocNum || Kind == k_CoprocReg) && "Invalid access!");
 545     return Cop.Val;
 546   }
 547
 548   StringRef getToken() const {
 549     assert(Kind == k_Token && "Invalid access!");
 550     return StringRef(Tok.Data, Tok.Length);
 551   }
 552
 553   unsigned getReg() const {
 554     assert((Kind == k_Register || Kind == k_CCOut) && "Invalid access!");
 555     return Reg.RegNum;
 556   }
 557
 558   const SmallVectorImpl<unsigned> &getRegList() const {
 559     assert((Kind == k_RegisterList || Kind == k_DPRRegisterList ||
 560             Kind == k_SPRRegisterList) && "Invalid access!");
 561     return Registers;
 562   }
 563
 564   const MCExpr *getImm() const {
 565     assert(isImm() && "Invalid access!");
 566     return Imm.Val;
 567   }
 568
 569   unsigned getVectorIndex() const {
 570     assert(Kind == k_VectorIndex && "Invalid access!");
 571     return VectorIndex.Val;
 572   }
 573
 574   ARM_MB::MemBOpt getMemBarrierOpt() const {
 575     assert(Kind == k_MemBarrierOpt && "Invalid access!");
 576     return MBOpt.Val;
 577   }
 578
 579   ARM_ISB::InstSyncBOpt getInstSyncBarrierOpt() const {
 580     assert(Kind == k_InstSyncBarrierOpt && "Invalid access!");
 581     return ISBOpt.Val;
 582   }
 583
 584   ARM_PROC::IFlags getProcIFlags() const {
 585     assert(Kind == k_ProcIFlags && "Invalid access!");
 586     return IFlags.Val;
 587   }
 588
 589   unsigned getMSRMask() const {
 590     assert(Kind == k_MSRMask && "Invalid access!");
 591     return MMask.Val;
 592   }
 593
 594   bool isCoprocNum() const { return Kind == k_CoprocNum; }
 595   bool isCoprocReg() const { return Kind == k_CoprocReg; }
 596   bool isCoprocOption() const { return Kind == k_CoprocOption; }
 597   bool isCondCode() const { return Kind == k_CondCode; }
 598   bool isCCOut() const { return Kind == k_CCOut; }
 599   bool isITMask() const { return Kind == k_ITCondMask; }
 600   bool isITCondCode() const { return Kind == k_CondCode; }
 601   bool isImm() const { return Kind == k_Immediate; }
 602   // checks whether this operand is an unsigned offset which fits is a field
 603   // of specified width and scaled by a specific number of bits
 604   template<unsigned width, unsigned scale>
 605   bool isUnsignedOffset() const {
 606     if (!isImm()) return false;
 607     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 608     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
 609       int64_t Val = CE->getValue();
 610       int64_t Align = 1LL << scale;
 611       int64_t Max = Align * ((1LL << width) - 1);
 612       return ((Val % Align) == 0) && (Val >= 0) && (Val <= Max);
 613     }
 614     return false;
 615   }
 616   // checks whether this operand is an signed offset which fits is a field
 617   // of specified width and scaled by a specific number of bits
 618   template<unsigned width, unsigned scale>
 619   bool isSignedOffset() const {
 620     if (!isImm()) return false;
 621     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 622     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
 623       int64_t Val = CE->getValue();
 624       int64_t Align = 1LL << scale;
 625       int64_t Max = Align * ((1LL << (width-1)) - 1);
 626       int64_t Min = -Align * (1LL << (width-1));
 627       return ((Val % Align) == 0) && (Val >= Min) && (Val <= Max);
 628     }
 629     return false;
 630   }
 631
 632   // checks whether this operand is a memory operand computed as an offset
 633   // applied to PC. the offset may have 8 bits of magnitude and is represented
 634   // with two bits of shift. textually it may be either [pc, #imm], #imm or
 635   // relocable expression...
 636   bool isThumbMemPC() const {
 637     int64_t Val = 0;
 638     if (isImm()) {
 639       if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 640       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val);
 641       if (!CE) return false;
 642       Val = CE->getValue();
 643     }
 644     else if (isMem()) {
 645       if(!Memory.OffsetImm || Memory.OffsetRegNum) return false;
 646       if(Memory.BaseRegNum != ARM::PC) return false;
 647       Val = Memory.OffsetImm->getValue();
 648     }
 649     else return false;
 650     return ((Val % 4) == 0) && (Val >= 0) && (Val <= 1020);
 651   }
 652   bool isFPImm() const {
 653     if (!isImm()) return false;
 654     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 655     if (!CE) return false;
 656     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
 657     return Val != -1;
 658   }
 659   bool isFBits16() const {
 660     if (!isImm()) return false;
 661     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 662     if (!CE) return false;
 663     int64_t Value = CE->getValue();
 664     return Value >= 0 && Value <= 16;
 665   }
 666   bool isFBits32() const {
 667     if (!isImm()) return false;
 668     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 669     if (!CE) return false;
 670     int64_t Value = CE->getValue();
 671     return Value >= 1 && Value <= 32;
 672   }
 673   bool isImm8s4() const {
 674     if (!isImm()) return false;
 675     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 676     if (!CE) return false;
 677     int64_t Value = CE->getValue();
 678     return ((Value & 3) == 0) && Value >= -1020 && Value <= 1020;
 679   }
 680   bool isImm0_4() const {
 681     if (!isImm()) return false;
 682     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 683     if (!CE) return false;
 684     int64_t Value = CE->getValue();
 685     return Value >= 0 && Value < 5;
 686   }
 687   bool isImm0_1020s4() const {
 688     if (!isImm()) return false;
 689     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 690     if (!CE) return false;
 691     int64_t Value = CE->getValue();
 692     return ((Value & 3) == 0) && Value >= 0 && Value <= 1020;
 693   }
 694   bool isImm0_508s4() const {
 695     if (!isImm()) return false;
 696     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 697     if (!CE) return false;
 698     int64_t Value = CE->getValue();
 699     return ((Value & 3) == 0) && Value >= 0 && Value <= 508;
 700   }
 701   bool isImm0_508s4Neg() const {
 702     if (!isImm()) return false;
 703     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 704     if (!CE) return false;
 705     int64_t Value = -CE->getValue();
 706     // explicitly exclude zero. we want that to use the normal 0_508 version.
 707     return ((Value & 3) == 0) && Value > 0 && Value <= 508;
 708   }
 709   bool isImm0_255() const {
 710     if (!isImm()) return false;
 711     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 712     if (!CE) return false;
 713     int64_t Value = CE->getValue();
 714     return Value >= 0 && Value < 256;
 715   }
 716   bool isImm0_4095() const {
 717     if (!isImm()) return false;
 718     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 719     if (!CE) return false;
 720     int64_t Value = CE->getValue();
 721     return Value >= 0 && Value < 4096;
 722   }
 723   bool isImm0_4095Neg() const {
 724     if (!isImm()) return false;
 725     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 726     if (!CE) return false;
 727     int64_t Value = -CE->getValue();
 728     return Value > 0 && Value < 4096;
 729   }
 730   bool isImm0_1() const {
 731     if (!isImm()) return false;
 732     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 733     if (!CE) return false;
 734     int64_t Value = CE->getValue();
 735     return Value >= 0 && Value < 2;
 736   }
 737   bool isImm0_3() const {
 738     if (!isImm()) return false;
 739     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 740     if (!CE) return false;
 741     int64_t Value = CE->getValue();
 742     return Value >= 0 && Value < 4;
 743   }
 744   bool isImm0_7() const {
 745     if (!isImm()) return false;
 746     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 747     if (!CE) return false;
 748     int64_t Value = CE->getValue();
 749     return Value >= 0 && Value < 8;
 750   }
 751   bool isImm0_15() const {
 752     if (!isImm()) return false;
 753     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 754     if (!CE) return false;
 755     int64_t Value = CE->getValue();
 756     return Value >= 0 && Value < 16;
 757   }
 758   bool isImm0_31() const {
 759     if (!isImm()) return false;
 760     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 761     if (!CE) return false;
 762     int64_t Value = CE->getValue();
 763     return Value >= 0 && Value < 32;
 764   }
 765   bool isImm0_63() const {
 766     if (!isImm()) return false;
 767     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 768     if (!CE) return false;
 769     int64_t Value = CE->getValue();
 770     return Value >= 0 && Value < 64;
 771   }
 772   bool isImm8() const {
 773     if (!isImm()) return false;
 774     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 775     if (!CE) return false;
 776     int64_t Value = CE->getValue();
 777     return Value == 8;
 778   }
 779   bool isImm16() const {
 780     if (!isImm()) return false;
 781     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 782     if (!CE) return false;
 783     int64_t Value = CE->getValue();
 784     return Value == 16;
 785   }
 786   bool isImm32() const {
 787     if (!isImm()) return false;
 788     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 789     if (!CE) return false;
 790     int64_t Value = CE->getValue();
 791     return Value == 32;
 792   }
 793   bool isShrImm8() const {
 794     if (!isImm()) return false;
 795     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 796     if (!CE) return false;
 797     int64_t Value = CE->getValue();
 798     return Value > 0 && Value <= 8;
 799   }
 800   bool isShrImm16() const {
 801     if (!isImm()) return false;
 802     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 803     if (!CE) return false;
 804     int64_t Value = CE->getValue();
 805     return Value > 0 && Value <= 16;
 806   }
 807   bool isShrImm32() const {
 808     if (!isImm()) return false;
 809     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 810     if (!CE) return false;
 811     int64_t Value = CE->getValue();
 812     return Value > 0 && Value <= 32;
 813   }
 814   bool isShrImm64() const {
 815     if (!isImm()) return false;
 816     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 817     if (!CE) return false;
 818     int64_t Value = CE->getValue();
 819     return Value > 0 && Value <= 64;
 820   }
 821   bool isImm1_7() const {
 822     if (!isImm()) return false;
 823     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 824     if (!CE) return false;
 825     int64_t Value = CE->getValue();
 826     return Value > 0 && Value < 8;
 827   }
 828   bool isImm1_15() const {
 829     if (!isImm()) return false;
 830     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 831     if (!CE) return false;
 832     int64_t Value = CE->getValue();
 833     return Value > 0 && Value < 16;
 834   }
 835   bool isImm1_31() const {
 836     if (!isImm()) return false;
 837     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 838     if (!CE) return false;
 839     int64_t Value = CE->getValue();
 840     return Value > 0 && Value < 32;
 841   }
 842   bool isImm1_16() const {
 843     if (!isImm()) return false;
 844     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 845     if (!CE) return false;
 846     int64_t Value = CE->getValue();
 847     return Value > 0 && Value < 17;
 848   }
 849   bool isImm1_32() const {
 850     if (!isImm()) return false;
 851     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 852     if (!CE) return false;
 853     int64_t Value = CE->getValue();
 854     return Value > 0 && Value < 33;
 855   }
 856   bool isImm0_32() const {
 857     if (!isImm()) return false;
 858     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 859     if (!CE) return false;
 860     int64_t Value = CE->getValue();
 861     return Value >= 0 && Value < 33;
 862   }
 863   bool isImm0_65535() const {
 864     if (!isImm()) return false;
 865     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 866     if (!CE) return false;
 867     int64_t Value = CE->getValue();
 868     return Value >= 0 && Value < 65536;
 869   }
 870   bool isImm256_65535Expr() const {
 871     if (!isImm()) return false;
 872     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 873     // If it's not a constant expression, it'll generate a fixup and be
 874     // handled later.
 875     if (!CE) return true;
 876     int64_t Value = CE->getValue();
 877     return Value >= 256 && Value < 65536;
 878   }
 879   bool isImm0_65535Expr() const {
 880     if (!isImm()) return false;
 881     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 882     // If it's not a constant expression, it'll generate a fixup and be
 883     // handled later.
 884     if (!CE) return true;
 885     int64_t Value = CE->getValue();
 886     return Value >= 0 && Value < 65536;
 887   }
 888   bool isImm24bit() const {
 889     if (!isImm()) return false;
 890     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 891     if (!CE) return false;
 892     int64_t Value = CE->getValue();
 893     return Value >= 0 && Value <= 0xffffff;
 894   }
 895   bool isImmThumbSR() const {
 896     if (!isImm()) return false;
 897     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 898     if (!CE) return false;
 899     int64_t Value = CE->getValue();
 900     return Value > 0 && Value < 33;
 901   }
 902   bool isPKHLSLImm() const {
 903     if (!isImm()) return false;
 904     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 905     if (!CE) return false;
 906     int64_t Value = CE->getValue();
 907     return Value >= 0 && Value < 32;
 908   }
 909   bool isPKHASRImm() const {
 910     if (!isImm()) return false;
 911     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 912     if (!CE) return false;
 913     int64_t Value = CE->getValue();
 914     return Value > 0 && Value <= 32;
 915   }
 916   bool isAdrLabel() const {
 917     // If we have an immediate that's not a constant, treat it as a label
 918     // reference needing a fixup. If it is a constant, but it can't fit
 919     // into shift immediate encoding, we reject it.
 920     if (isImm() && !isa<MCConstantExpr>(getImm())) return true;
 921     else return (isARMSOImm() || isARMSOImmNeg());
 922   }
 923   bool isARMSOImm() const {
 924     if (!isImm()) return false;
 925     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 926     if (!CE) return false;
 927     int64_t Value = CE->getValue();
 928     return ARM_AM::getSOImmVal(Value) != -1;
 929   }
 930   bool isARMSOImmNot() const {
 931     if (!isImm()) return false;
 932     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 933     if (!CE) return false;
 934     int64_t Value = CE->getValue();
 935     return ARM_AM::getSOImmVal(~Value) != -1;
 936   }
 937   bool isARMSOImmNeg() const {
 938     if (!isImm()) return false;
 939     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 940     if (!CE) return false;
 941     int64_t Value = CE->getValue();
 942     // Only use this when not representable as a plain so_imm.
 943     return ARM_AM::getSOImmVal(Value) == -1 &&
 944       ARM_AM::getSOImmVal(-Value) != -1;
 945   }
 946   bool isT2SOImm() const {
 947     if (!isImm()) return false;
 948     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 949     if (!CE) return false;
 950     int64_t Value = CE->getValue();
 951     return ARM_AM::getT2SOImmVal(Value) != -1;
 952   }
 953   bool isT2SOImmNot() const {
 954     if (!isImm()) return false;
 955     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 956     if (!CE) return false;
 957     int64_t Value = CE->getValue();
 958     return ARM_AM::getT2SOImmVal(Value) == -1 &&
 959       ARM_AM::getT2SOImmVal(~Value) != -1;
 960   }
 961   bool isT2SOImmNeg() const {
 962     if (!isImm()) return false;
 963     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 964     if (!CE) return false;
 965     int64_t Value = CE->getValue();
 966     // Only use this when not representable as a plain so_imm.
 967     return ARM_AM::getT2SOImmVal(Value) == -1 &&
 968       ARM_AM::getT2SOImmVal(-Value) != -1;
 969   }
 970   bool isSetEndImm() const {
 971     if (!isImm()) return false;
 972     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 973     if (!CE) return false;
 974     int64_t Value = CE->getValue();
 975     return Value == 1 || Value == 0;
 976   }
 977   bool isReg() const { return Kind == k_Register; }
 978   bool isRegList() const { return Kind == k_RegisterList; }
 979   bool isDPRRegList() const { return Kind == k_DPRRegisterList; }
 980   bool isSPRRegList() const { return Kind == k_SPRRegisterList; }
 981   bool isToken() const { return Kind == k_Token; }
 982   bool isMemBarrierOpt() const { return Kind == k_MemBarrierOpt; }
 983   bool isInstSyncBarrierOpt() const { return Kind == k_InstSyncBarrierOpt; }
 984   bool isMem() const { return Kind == k_Memory; }
 985   bool isShifterImm() const { return Kind == k_ShifterImmediate; }
 986   bool isRegShiftedReg() const { return Kind == k_ShiftedRegister; }
 987   bool isRegShiftedImm() const { return Kind == k_ShiftedImmediate; }
 988   bool isRotImm() const { return Kind == k_RotateImmediate; }
 989   bool isBitfield() const { return Kind == k_BitfieldDescriptor; }
 990   bool isPostIdxRegShifted() const { return Kind == k_PostIndexRegister; }
 991   bool isPostIdxReg() const {
 992     return Kind == k_PostIndexRegister && PostIdxReg.ShiftTy ==ARM_AM::no_shift;
 993   }
 994   bool isMemNoOffset(bool alignOK = false) const {
 995     if (!isMem())
 996       return false;
 997     // No offset of any kind.
 998     return Memory.OffsetRegNum == 0 && Memory.OffsetImm == 0 &&
 999      (alignOK || Memory.Alignment == 0);
1000   }
1001   bool isMemPCRelImm12() const {
1002     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1003       return false;
1004     // Base register must be PC.
1005     if (Memory.BaseRegNum != ARM::PC)
1006       return false;
1007     // Immediate offset in range [-4095, 4095].
1008     if (!Memory.OffsetImm) return true;
1009     int64_t Val = Memory.OffsetImm->getValue();
1010     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1011   }
1012   bool isAlignedMemory() const {
1013     return isMemNoOffset(true);
1014   }
1015   bool isAddrMode2() const {
1016     if (!isMem() || Memory.Alignment != 0) return false;
1017     // Check for register offset.
1018     if (Memory.OffsetRegNum) return true;
1019     // Immediate offset in range [-4095, 4095].
1020     if (!Memory.OffsetImm) return true;
1021     int64_t Val = Memory.OffsetImm->getValue();
1022     return Val > -4096 && Val < 4096;
1023   }
1024   bool isAM2OffsetImm() const {
1025     if (!isImm()) return false;
1026     // Immediate offset in range [-4095, 4095].
1027     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1028     if (!CE) return false;
1029     int64_t Val = CE->getValue();
1030     return (Val == INT32_MIN) || (Val > -4096 && Val < 4096);
1031   }
1032   bool isAddrMode3() const {
1033     // If we have an immediate that's not a constant, treat it as a label
1034     // reference needing a fixup. If it is a constant, it's something else
1035     // and we reject it.
1036     if (isImm() && !isa<MCConstantExpr>(getImm()))
1037       return true;
1038     if (!isMem() || Memory.Alignment != 0) return false;
1039     // No shifts are legal for AM3.
1040     if (Memory.ShiftType != ARM_AM::no_shift) return false;
1041     // Check for register offset.
1042     if (Memory.OffsetRegNum) return true;
1043     // Immediate offset in range [-255, 255].
1044     if (!Memory.OffsetImm) return true;
1045     int64_t Val = Memory.OffsetImm->getValue();
1046     // The #-0 offset is encoded as INT32_MIN, and we have to check
1047     // for this too.
1048     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1049   }
1050   bool isAM3Offset() const {
1051     if (Kind != k_Immediate && Kind != k_PostIndexRegister)
1052       return false;
1053     if (Kind == k_PostIndexRegister)
1054       return PostIdxReg.ShiftTy == ARM_AM::no_shift;
1055     // Immediate offset in range [-255, 255].
1056     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1057     if (!CE) return false;
1058     int64_t Val = CE->getValue();
1059     // Special case, #-0 is INT32_MIN.
1060     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1061   }
1062   bool isAddrMode5() const {
1063     // If we have an immediate that's not a constant, treat it as a label
1064     // reference needing a fixup. If it is a constant, it's something else
1065     // and we reject it.
1066     if (isImm() && !isa<MCConstantExpr>(getImm()))
1067       return true;
1068     if (!isMem() || Memory.Alignment != 0) return false;
1069     // Check for register offset.
1070     if (Memory.OffsetRegNum) return false;
1071     // Immediate offset in range [-1020, 1020] and a multiple of 4.
1072     if (!Memory.OffsetImm) return true;
1073     int64_t Val = Memory.OffsetImm->getValue();
1074     return (Val >= -1020 && Val <= 1020 && ((Val & 3) == 0)) ||
1075       Val == INT32_MIN;
1076   }
1077   bool isMemTBB() const {
1078     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1079         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1080       return false;
1081     return true;
1082   }
1083   bool isMemTBH() const {
1084     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1085         Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm != 1 ||
1086         Memory.Alignment != 0 )
1087       return false;
1088     return true;
1089   }
1090   bool isMemRegOffset() const {
1091     if (!isMem() || !Memory.OffsetRegNum || Memory.Alignment != 0)
1092       return false;
1093     return true;
1094   }
1095   bool isT2MemRegOffset() const {
1096     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1097         Memory.Alignment != 0)
1098       return false;
1099     // Only lsl #{0, 1, 2, 3} allowed.
1100     if (Memory.ShiftType == ARM_AM::no_shift)
1101       return true;
1102     if (Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm > 3)
1103       return false;
1104     return true;
1105   }
1106   bool isMemThumbRR() const {
1107     // Thumb reg+reg addressing is simple. Just two registers, a base and
1108     // an offset. No shifts, negations or any other complicating factors.
1109     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1110         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1111       return false;
1112     return isARMLowRegister(Memory.BaseRegNum) &&
1113       (!Memory.OffsetRegNum || isARMLowRegister(Memory.OffsetRegNum));
1114   }
1115   bool isMemThumbRIs4() const {
1116     if (!isMem() || Memory.OffsetRegNum != 0 ||
1117         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1118       return false;
1119     // Immediate offset, multiple of 4 in range [0, 124].
1120     if (!Memory.OffsetImm) return true;
1121     int64_t Val = Memory.OffsetImm->getValue();
1122     return Val >= 0 && Val <= 124 && (Val % 4) == 0;
1123   }
1124   bool isMemThumbRIs2() const {
1125     if (!isMem() || Memory.OffsetRegNum != 0 ||
1126         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1127       return false;
1128     // Immediate offset, multiple of 4 in range [0, 62].
1129     if (!Memory.OffsetImm) return true;
1130     int64_t Val = Memory.OffsetImm->getValue();
1131     return Val >= 0 && Val <= 62 && (Val % 2) == 0;
1132   }
1133   bool isMemThumbRIs1() const {
1134     if (!isMem() || Memory.OffsetRegNum != 0 ||
1135         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1136       return false;
1137     // Immediate offset in range [0, 31].
1138     if (!Memory.OffsetImm) return true;
1139     int64_t Val = Memory.OffsetImm->getValue();
1140     return Val >= 0 && Val <= 31;
1141   }
1142   bool isMemThumbSPI() const {
1143     if (!isMem() || Memory.OffsetRegNum != 0 ||
1144         Memory.BaseRegNum != ARM::SP || Memory.Alignment != 0)
1145       return false;
1146     // Immediate offset, multiple of 4 in range [0, 1020].
1147     if (!Memory.OffsetImm) return true;
1148     int64_t Val = Memory.OffsetImm->getValue();
1149     return Val >= 0 && Val <= 1020 && (Val % 4) == 0;
1150   }
1151   bool isMemImm8s4Offset() const {
1152     // If we have an immediate that's not a constant, treat it as a label
1153     // reference needing a fixup. If it is a constant, it's something else
1154     // and we reject it.
1155     if (isImm() && !isa<MCConstantExpr>(getImm()))
1156       return true;
1157     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1158       return false;
1159     // Immediate offset a multiple of 4 in range [-1020, 1020].
1160     if (!Memory.OffsetImm) return true;
1161     int64_t Val = Memory.OffsetImm->getValue();
1162     // Special case, #-0 is INT32_MIN.
1163     return (Val >= -1020 && Val <= 1020 && (Val & 3) == 0) || Val == INT32_MIN;
1164   }
1165   bool isMemImm0_1020s4Offset() const {
1166     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1167       return false;
1168     // Immediate offset a multiple of 4 in range [0, 1020].
1169     if (!Memory.OffsetImm) return true;
1170     int64_t Val = Memory.OffsetImm->getValue();
1171     return Val >= 0 && Val <= 1020 && (Val & 3) == 0;
1172   }
1173   bool isMemImm8Offset() const {
1174     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1175       return false;
1176     // Base reg of PC isn't allowed for these encodings.
1177     if (Memory.BaseRegNum == ARM::PC) return false;
1178     // Immediate offset in range [-255, 255].
1179     if (!Memory.OffsetImm) return true;
1180     int64_t Val = Memory.OffsetImm->getValue();
1181     return (Val == INT32_MIN) || (Val > -256 && Val < 256);
1182   }
1183   bool isMemPosImm8Offset() const {
1184     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1185       return false;
1186     // Immediate offset in range [0, 255].
1187     if (!Memory.OffsetImm) return true;
1188     int64_t Val = Memory.OffsetImm->getValue();
1189     return Val >= 0 && Val < 256;
1190   }
1191   bool isMemNegImm8Offset() const {
1192     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1193       return false;
1194     // Base reg of PC isn't allowed for these encodings.
1195     if (Memory.BaseRegNum == ARM::PC) return false;
1196     // Immediate offset in range [-255, -1].
1197     if (!Memory.OffsetImm) return false;
1198     int64_t Val = Memory.OffsetImm->getValue();
1199     return (Val == INT32_MIN) || (Val > -256 && Val < 0);
1200   }
1201   bool isMemUImm12Offset() const {
1202     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1203       return false;
1204     // Immediate offset in range [0, 4095].
1205     if (!Memory.OffsetImm) return true;
1206     int64_t Val = Memory.OffsetImm->getValue();
1207     return (Val >= 0 && Val < 4096);
1208   }
1209   bool isMemImm12Offset() const {
1210     // If we have an immediate that's not a constant, treat it as a label
1211     // reference needing a fixup. If it is a constant, it's something else
1212     // and we reject it.
1213     if (isImm() && !isa<MCConstantExpr>(getImm()))
1214       return true;
1215
1216     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1217       return false;
1218     // Immediate offset in range [-4095, 4095].
1219     if (!Memory.OffsetImm) return true;
1220     int64_t Val = Memory.OffsetImm->getValue();
1221     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1222   }
1223   bool isPostIdxImm8() const {
1224     if (!isImm()) return false;
1225     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1226     if (!CE) return false;
1227     int64_t Val = CE->getValue();
1228     return (Val > -256 && Val < 256) || (Val == INT32_MIN);
1229   }
1230   bool isPostIdxImm8s4() const {
1231     if (!isImm()) return false;
1232     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1233     if (!CE) return false;
1234     int64_t Val = CE->getValue();
1235     return ((Val & 3) == 0 && Val >= -1020 && Val <= 1020) ||
1236       (Val == INT32_MIN);
1237   }
1238
1239   bool isMSRMask() const { return Kind == k_MSRMask; }
1240   bool isProcIFlags() const { return Kind == k_ProcIFlags; }
1241
1242   // NEON operands.
1243   bool isSingleSpacedVectorList() const {
1244     return Kind == k_VectorList && !VectorList.isDoubleSpaced;
1245   }
1246   bool isDoubleSpacedVectorList() const {
1247     return Kind == k_VectorList && VectorList.isDoubleSpaced;
1248   }
1249   bool isVecListOneD() const {
1250     if (!isSingleSpacedVectorList()) return false;
1251     return VectorList.Count == 1;
1252   }
1253
1254   bool isVecListDPair() const {
1255     if (!isSingleSpacedVectorList()) return false;
1256     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1257               .contains(VectorList.RegNum));
1258   }
1259
1260   bool isVecListThreeD() const {
1261     if (!isSingleSpacedVectorList()) return false;
1262     return VectorList.Count == 3;
1263   }
1264
1265   bool isVecListFourD() const {
1266     if (!isSingleSpacedVectorList()) return false;
1267     return VectorList.Count == 4;
1268   }
1269
1270   bool isVecListDPairSpaced() const {
1271     if (isSingleSpacedVectorList()) return false;
1272     return (ARMMCRegisterClasses[ARM::DPairSpcRegClassID]
1273               .contains(VectorList.RegNum));
1274   }
1275
1276   bool isVecListThreeQ() const {
1277     if (!isDoubleSpacedVectorList()) return false;
1278     return VectorList.Count == 3;
1279   }
1280
1281   bool isVecListFourQ() const {
1282     if (!isDoubleSpacedVectorList()) return false;
1283     return VectorList.Count == 4;
1284   }
1285
1286   bool isSingleSpacedVectorAllLanes() const {
1287     return Kind == k_VectorListAllLanes && !VectorList.isDoubleSpaced;
1288   }
1289   bool isDoubleSpacedVectorAllLanes() const {
1290     return Kind == k_VectorListAllLanes && VectorList.isDoubleSpaced;
1291   }
1292   bool isVecListOneDAllLanes() const {
1293     if (!isSingleSpacedVectorAllLanes()) return false;
1294     return VectorList.Count == 1;
1295   }
1296
1297   bool isVecListDPairAllLanes() const {
1298     if (!isSingleSpacedVectorAllLanes()) return false;
1299     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1300               .contains(VectorList.RegNum));
1301   }
1302
1303   bool isVecListDPairSpacedAllLanes() const {
1304     if (!isDoubleSpacedVectorAllLanes()) return false;
1305     return VectorList.Count == 2;
1306   }
1307
1308   bool isVecListThreeDAllLanes() const {
1309     if (!isSingleSpacedVectorAllLanes()) return false;
1310     return VectorList.Count == 3;
1311   }
1312
1313   bool isVecListThreeQAllLanes() const {
1314     if (!isDoubleSpacedVectorAllLanes()) return false;
1315     return VectorList.Count == 3;
1316   }
1317
1318   bool isVecListFourDAllLanes() const {
1319     if (!isSingleSpacedVectorAllLanes()) return false;
1320     return VectorList.Count == 4;
1321   }
1322
1323   bool isVecListFourQAllLanes() const {
1324     if (!isDoubleSpacedVectorAllLanes()) return false;
1325     return VectorList.Count == 4;
1326   }
1327
1328   bool isSingleSpacedVectorIndexed() const {
1329     return Kind == k_VectorListIndexed && !VectorList.isDoubleSpaced;
1330   }
1331   bool isDoubleSpacedVectorIndexed() const {
1332     return Kind == k_VectorListIndexed && VectorList.isDoubleSpaced;
1333   }
1334   bool isVecListOneDByteIndexed() const {
1335     if (!isSingleSpacedVectorIndexed()) return false;
1336     return VectorList.Count == 1 && VectorList.LaneIndex <= 7;
1337   }
1338
1339   bool isVecListOneDHWordIndexed() const {
1340     if (!isSingleSpacedVectorIndexed()) return false;
1341     return VectorList.Count == 1 && VectorList.LaneIndex <= 3;
1342   }
1343
1344   bool isVecListOneDWordIndexed() const {
1345     if (!isSingleSpacedVectorIndexed()) return false;
1346     return VectorList.Count == 1 && VectorList.LaneIndex <= 1;
1347   }
1348
1349   bool isVecListTwoDByteIndexed() const {
1350     if (!isSingleSpacedVectorIndexed()) return false;
1351     return VectorList.Count == 2 && VectorList.LaneIndex <= 7;
1352   }
1353
1354   bool isVecListTwoDHWordIndexed() const {
1355     if (!isSingleSpacedVectorIndexed()) return false;
1356     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1357   }
1358
1359   bool isVecListTwoQWordIndexed() const {
1360     if (!isDoubleSpacedVectorIndexed()) return false;
1361     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1362   }
1363
1364   bool isVecListTwoQHWordIndexed() const {
1365     if (!isDoubleSpacedVectorIndexed()) return false;
1366     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1367   }
1368
1369   bool isVecListTwoDWordIndexed() const {
1370     if (!isSingleSpacedVectorIndexed()) return false;
1371     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1372   }
1373
1374   bool isVecListThreeDByteIndexed() const {
1375     if (!isSingleSpacedVectorIndexed()) return false;
1376     return VectorList.Count == 3 && VectorList.LaneIndex <= 7;
1377   }
1378
1379   bool isVecListThreeDHWordIndexed() const {
1380     if (!isSingleSpacedVectorIndexed()) return false;
1381     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1382   }
1383
1384   bool isVecListThreeQWordIndexed() const {
1385     if (!isDoubleSpacedVectorIndexed()) return false;
1386     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1387   }
1388
1389   bool isVecListThreeQHWordIndexed() const {
1390     if (!isDoubleSpacedVectorIndexed()) return false;
1391     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1392   }
1393
1394   bool isVecListThreeDWordIndexed() const {
1395     if (!isSingleSpacedVectorIndexed()) return false;
1396     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1397   }
1398
1399   bool isVecListFourDByteIndexed() const {
1400     if (!isSingleSpacedVectorIndexed()) return false;
1401     return VectorList.Count == 4 && VectorList.LaneIndex <= 7;
1402   }
1403
1404   bool isVecListFourDHWordIndexed() const {
1405     if (!isSingleSpacedVectorIndexed()) return false;
1406     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1407   }
1408
1409   bool isVecListFourQWordIndexed() const {
1410     if (!isDoubleSpacedVectorIndexed()) return false;
1411     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1412   }
1413
1414   bool isVecListFourQHWordIndexed() const {
1415     if (!isDoubleSpacedVectorIndexed()) return false;
1416     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1417   }
1418
1419   bool isVecListFourDWordIndexed() const {
1420     if (!isSingleSpacedVectorIndexed()) return false;
1421     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1422   }
1423
1424   bool isVectorIndex8() const {
1425     if (Kind != k_VectorIndex) return false;
1426     return VectorIndex.Val < 8;
1427   }
1428   bool isVectorIndex16() const {
1429     if (Kind != k_VectorIndex) return false;
1430     return VectorIndex.Val < 4;
1431   }
1432   bool isVectorIndex32() const {
1433     if (Kind != k_VectorIndex) return false;
1434     return VectorIndex.Val < 2;
1435   }
1436
1437   bool isNEONi8splat() const {
1438     if (!isImm()) return false;
1439     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1440     // Must be a constant.
1441     if (!CE) return false;
1442     int64_t Value = CE->getValue();
1443     // i8 value splatted across 8 bytes. The immediate is just the 8 byte
1444     // value.
1445     return Value >= 0 && Value < 256;
1446   }
1447
1448   bool isNEONi16splat() const {
1449     if (!isImm()) return false;
1450     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1451     // Must be a constant.
1452     if (!CE) return false;
1453     int64_t Value = CE->getValue();
1454     // i16 value in the range [0,255] or [0x0100, 0xff00]
1455     return (Value >= 0 && Value < 256) || (Value >= 0x0100 && Value <= 0xff00);
1456   }
1457
1458   bool isNEONi32splat() const {
1459     if (!isImm()) return false;
1460     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1461     // Must be a constant.
1462     if (!CE) return false;
1463     int64_t Value = CE->getValue();
1464     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X.
1465     return (Value >= 0 && Value < 256) ||
1466       (Value >= 0x0100 && Value <= 0xff00) ||
1467       (Value >= 0x010000 && Value <= 0xff0000) ||
1468       (Value >= 0x01000000 && Value <= 0xff000000);
1469   }
1470
1471   bool isNEONi32vmov() const {
1472     if (!isImm()) return false;
1473     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1474     // Must be a constant.
1475     if (!CE) return false;
1476     int64_t Value = CE->getValue();
1477     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1478     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1479     return (Value >= 0 && Value < 256) ||
1480       (Value >= 0x0100 && Value <= 0xff00) ||
1481       (Value >= 0x010000 && Value <= 0xff0000) ||
1482       (Value >= 0x01000000 && Value <= 0xff000000) ||
1483       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1484       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1485   }
1486   bool isNEONi32vmovNeg() const {
1487     if (!isImm()) return false;
1488     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1489     // Must be a constant.
1490     if (!CE) return false;
1491     int64_t Value = ~CE->getValue();
1492     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1493     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1494     return (Value >= 0 && Value < 256) ||
1495       (Value >= 0x0100 && Value <= 0xff00) ||
1496       (Value >= 0x010000 && Value <= 0xff0000) ||
1497       (Value >= 0x01000000 && Value <= 0xff000000) ||
1498       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1499       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1500   }
1501
1502   bool isNEONi64splat() const {
1503     if (!isImm()) return false;
1504     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1505     // Must be a constant.
1506     if (!CE) return false;
1507     uint64_t Value = CE->getValue();
1508     // i64 value with each byte being either 0 or 0xff.
1509     for (unsigned i = 0; i < 8; ++i)
1510       if ((Value & 0xff) != 0 && (Value & 0xff) != 0xff) return false;
1511     return true;
1512   }
1513
1514   void addExpr(MCInst &Inst, const MCExpr *Expr) const {
1515     // Add as immediates when possible.  Null MCExpr = 0.
1516     if (Expr == 0)
1517       Inst.addOperand(MCOperand::CreateImm(0));
1518     else if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr))
1519       Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1520     else
1521       Inst.addOperand(MCOperand::CreateExpr(Expr));
1522   }
1523
1524   void addCondCodeOperands(MCInst &Inst, unsigned N) const {
1525     assert(N == 2 && "Invalid number of operands!");
1526     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1527     unsigned RegNum = getCondCode() == ARMCC::AL ? 0: ARM::CPSR;
1528     Inst.addOperand(MCOperand::CreateReg(RegNum));
1529   }
1530
1531   void addCoprocNumOperands(MCInst &Inst, unsigned N) const {
1532     assert(N == 1 && "Invalid number of operands!");
1533     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1534   }
1535
1536   void addCoprocRegOperands(MCInst &Inst, unsigned N) const {
1537     assert(N == 1 && "Invalid number of operands!");
1538     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1539   }
1540
1541   void addCoprocOptionOperands(MCInst &Inst, unsigned N) const {
1542     assert(N == 1 && "Invalid number of operands!");
1543     Inst.addOperand(MCOperand::CreateImm(CoprocOption.Val));
1544   }
1545
1546   void addITMaskOperands(MCInst &Inst, unsigned N) const {
1547     assert(N == 1 && "Invalid number of operands!");
1548     Inst.addOperand(MCOperand::CreateImm(ITMask.Mask));
1549   }
1550
1551   void addITCondCodeOperands(MCInst &Inst, unsigned N) const {
1552     assert(N == 1 && "Invalid number of operands!");
1553     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1554   }
1555
1556   void addCCOutOperands(MCInst &Inst, unsigned N) const {
1557     assert(N == 1 && "Invalid number of operands!");
1558     Inst.addOperand(MCOperand::CreateReg(getReg()));
1559   }
1560
1561   void addRegOperands(MCInst &Inst, unsigned N) const {
1562     assert(N == 1 && "Invalid number of operands!");
1563     Inst.addOperand(MCOperand::CreateReg(getReg()));
1564   }
1565
1566   void addRegShiftedRegOperands(MCInst &Inst, unsigned N) const {
1567     assert(N == 3 && "Invalid number of operands!");
1568     assert(isRegShiftedReg() &&
1569            "addRegShiftedRegOperands() on non RegShiftedReg!");
1570     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.SrcReg));
1571     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.ShiftReg));
1572     Inst.addOperand(MCOperand::CreateImm(
1573       ARM_AM::getSORegOpc(RegShiftedReg.ShiftTy, RegShiftedReg.ShiftImm)));
1574   }
1575
1576   void addRegShiftedImmOperands(MCInst &Inst, unsigned N) const {
1577     assert(N == 2 && "Invalid number of operands!");
1578     assert(isRegShiftedImm() &&
1579            "addRegShiftedImmOperands() on non RegShiftedImm!");
1580     Inst.addOperand(MCOperand::CreateReg(RegShiftedImm.SrcReg));
1581     // Shift of #32 is encoded as 0 where permitted
1582     unsigned Imm = (RegShiftedImm.ShiftImm == 32 ? 0 : RegShiftedImm.ShiftImm);
1583     Inst.addOperand(MCOperand::CreateImm(
1584       ARM_AM::getSORegOpc(RegShiftedImm.ShiftTy, Imm)));
1585   }
1586
1587   void addShifterImmOperands(MCInst &Inst, unsigned N) const {
1588     assert(N == 1 && "Invalid number of operands!");
1589     Inst.addOperand(MCOperand::CreateImm((ShifterImm.isASR << 5) |
1590                                          ShifterImm.Imm));
1591   }
1592
1593   void addRegListOperands(MCInst &Inst, unsigned N) const {
1594     assert(N == 1 && "Invalid number of operands!");
1595     const SmallVectorImpl<unsigned> &RegList = getRegList();
1596     for (SmallVectorImpl<unsigned>::const_iterator
1597            I = RegList.begin(), E = RegList.end(); I != E; ++I)
1598       Inst.addOperand(MCOperand::CreateReg(*I));
1599   }
1600
1601   void addDPRRegListOperands(MCInst &Inst, unsigned N) const {
1602     addRegListOperands(Inst, N);
1603   }
1604
1605   void addSPRRegListOperands(MCInst &Inst, unsigned N) const {
1606     addRegListOperands(Inst, N);
1607   }
1608
1609   void addRotImmOperands(MCInst &Inst, unsigned N) const {
1610     assert(N == 1 && "Invalid number of operands!");
1611     // Encoded as val>>3. The printer handles display as 8, 16, 24.
1612     Inst.addOperand(MCOperand::CreateImm(RotImm.Imm >> 3));
1613   }
1614
1615   void addBitfieldOperands(MCInst &Inst, unsigned N) const {
1616     assert(N == 1 && "Invalid number of operands!");
1617     // Munge the lsb/width into a bitfield mask.
1618     unsigned lsb = Bitfield.LSB;
1619     unsigned width = Bitfield.Width;
1620     // Make a 32-bit mask w/ the referenced bits clear and all other bits set.
1621     uint32_t Mask = ~(((uint32_t)0xffffffff >> lsb) << (32 - width) >>
1622                       (32 - (lsb + width)));
1623     Inst.addOperand(MCOperand::CreateImm(Mask));
1624   }
1625
1626   void addImmOperands(MCInst &Inst, unsigned N) const {
1627     assert(N == 1 && "Invalid number of operands!");
1628     addExpr(Inst, getImm());
1629   }
1630
1631   void addFBits16Operands(MCInst &Inst, unsigned N) const {
1632     assert(N == 1 && "Invalid number of operands!");
1633     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1634     Inst.addOperand(MCOperand::CreateImm(16 - CE->getValue()));
1635   }
1636
1637   void addFBits32Operands(MCInst &Inst, unsigned N) const {
1638     assert(N == 1 && "Invalid number of operands!");
1639     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1640     Inst.addOperand(MCOperand::CreateImm(32 - CE->getValue()));
1641   }
1642
1643   void addFPImmOperands(MCInst &Inst, unsigned N) const {
1644     assert(N == 1 && "Invalid number of operands!");
1645     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1646     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
1647     Inst.addOperand(MCOperand::CreateImm(Val));
1648   }
1649
1650   void addImm8s4Operands(MCInst &Inst, unsigned N) const {
1651     assert(N == 1 && "Invalid number of operands!");
1652     // FIXME: We really want to scale the value here, but the LDRD/STRD
1653     // instruction don't encode operands that way yet.
1654     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1655     Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1656   }
1657
1658   void addImm0_1020s4Operands(MCInst &Inst, unsigned N) const {
1659     assert(N == 1 && "Invalid number of operands!");
1660     // The immediate is scaled by four in the encoding and is stored
1661     // in the MCInst as such. Lop off the low two bits here.
1662     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1663     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1664   }
1665
1666   void addImm0_508s4NegOperands(MCInst &Inst, unsigned N) const {
1667     assert(N == 1 && "Invalid number of operands!");
1668     // The immediate is scaled by four in the encoding and is stored
1669     // in the MCInst as such. Lop off the low two bits here.
1670     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1671     Inst.addOperand(MCOperand::CreateImm(-(CE->getValue() / 4)));
1672   }
1673
1674   void addImm0_508s4Operands(MCInst &Inst, unsigned N) const {
1675     assert(N == 1 && "Invalid number of operands!");
1676     // The immediate is scaled by four in the encoding and is stored
1677     // in the MCInst as such. Lop off the low two bits here.
1678     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1679     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1680   }
1681
1682   void addImm1_16Operands(MCInst &Inst, unsigned N) const {
1683     assert(N == 1 && "Invalid number of operands!");
1684     // The constant encodes as the immediate-1, and we store in the instruction
1685     // the bits as encoded, so subtract off one here.
1686     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1687     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1688   }
1689
1690   void addImm1_32Operands(MCInst &Inst, unsigned N) const {
1691     assert(N == 1 && "Invalid number of operands!");
1692     // The constant encodes as the immediate-1, and we store in the instruction
1693     // the bits as encoded, so subtract off one here.
1694     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1695     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1696   }
1697
1698   void addImmThumbSROperands(MCInst &Inst, unsigned N) const {
1699     assert(N == 1 && "Invalid number of operands!");
1700     // The constant encodes as the immediate, except for 32, which encodes as
1701     // zero.
1702     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1703     unsigned Imm = CE->getValue();
1704     Inst.addOperand(MCOperand::CreateImm((Imm == 32 ? 0 : Imm)));
1705   }
1706
1707   void addPKHASRImmOperands(MCInst &Inst, unsigned N) const {
1708     assert(N == 1 && "Invalid number of operands!");
1709     // An ASR value of 32 encodes as 0, so that's how we want to add it to
1710     // the instruction as well.
1711     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1712     int Val = CE->getValue();
1713     Inst.addOperand(MCOperand::CreateImm(Val == 32 ? 0 : Val));
1714   }
1715
1716   void addT2SOImmNotOperands(MCInst &Inst, unsigned N) const {
1717     assert(N == 1 && "Invalid number of operands!");
1718     // The operand is actually a t2_so_imm, but we have its bitwise
1719     // negation in the assembly source, so twiddle it here.
1720     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1721     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1722   }
1723
1724   void addT2SOImmNegOperands(MCInst &Inst, unsigned N) const {
1725     assert(N == 1 && "Invalid number of operands!");
1726     // The operand is actually a t2_so_imm, but we have its
1727     // negation in the assembly source, so twiddle it here.
1728     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1729     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1730   }
1731
1732   void addImm0_4095NegOperands(MCInst &Inst, unsigned N) const {
1733     assert(N == 1 && "Invalid number of operands!");
1734     // The operand is actually an imm0_4095, but we have its
1735     // negation in the assembly source, so twiddle it here.
1736     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1737     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1738   }
1739
1740   void addUnsignedOffset_b8s2Operands(MCInst &Inst, unsigned N) const {
1741     if(const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm())) {
1742       Inst.addOperand(MCOperand::CreateImm(CE->getValue() >> 2));
1743       return;
1744     }
1745
1746     const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
1747     assert(SR && "Unknown value type!");
1748     Inst.addOperand(MCOperand::CreateExpr(SR));
1749   }
1750
1751   void addThumbMemPCOperands(MCInst &Inst, unsigned N) const {
1752     assert(N == 1 && "Invalid number of operands!");
1753     if (isImm()) {
1754       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1755       if (CE) {
1756         Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1757         return;
1758       }
1759
1760       const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
1761       assert(SR && "Unknown value type!");
1762       Inst.addOperand(MCOperand::CreateExpr(SR));
1763       return;
1764     }
1765
1766     assert(isMem()  && "Unknown value type!");
1767     assert(isa<MCConstantExpr>(Memory.OffsetImm) && "Unknown value type!");
1768     Inst.addOperand(MCOperand::CreateImm(Memory.OffsetImm->getValue()));
1769   }
1770
1771   void addARMSOImmNotOperands(MCInst &Inst, unsigned N) const {
1772     assert(N == 1 && "Invalid number of operands!");
1773     // The operand is actually a so_imm, but we have its bitwise
1774     // negation in the assembly source, so twiddle it here.
1775     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1776     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1777   }
1778
1779   void addARMSOImmNegOperands(MCInst &Inst, unsigned N) const {
1780     assert(N == 1 && "Invalid number of operands!");
1781     // The operand is actually a so_imm, but we have its
1782     // negation in the assembly source, so twiddle it here.
1783     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1784     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1785   }
1786
1787   void addMemBarrierOptOperands(MCInst &Inst, unsigned N) const {
1788     assert(N == 1 && "Invalid number of operands!");
1789     Inst.addOperand(MCOperand::CreateImm(unsigned(getMemBarrierOpt())));
1790   }
1791
1792   void addInstSyncBarrierOptOperands(MCInst &Inst, unsigned N) const {
1793     assert(N == 1 && "Invalid number of operands!");
1794     Inst.addOperand(MCOperand::CreateImm(unsigned(getInstSyncBarrierOpt())));
1795   }
1796
1797   void addMemNoOffsetOperands(MCInst &Inst, unsigned N) const {
1798     assert(N == 1 && "Invalid number of operands!");
1799     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1800   }
1801
1802   void addMemPCRelImm12Operands(MCInst &Inst, unsigned N) const {
1803     assert(N == 1 && "Invalid number of operands!");
1804     int32_t Imm = Memory.OffsetImm->getValue();
1805     Inst.addOperand(MCOperand::CreateImm(Imm));
1806   }
1807
1808   void addAdrLabelOperands(MCInst &Inst, unsigned N) const {
1809     assert(N == 1 && "Invalid number of operands!");
1810     assert(isImm() && "Not an immediate!");
1811
1812     // If we have an immediate that's not a constant, treat it as a label
1813     // reference needing a fixup.
1814     if (!isa<MCConstantExpr>(getImm())) {
1815       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1816       return;
1817     }
1818
1819     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1820     int Val = CE->getValue();
1821     Inst.addOperand(MCOperand::CreateImm(Val));
1822   }
1823
1824   void addAlignedMemoryOperands(MCInst &Inst, unsigned N) const {
1825     assert(N == 2 && "Invalid number of operands!");
1826     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1827     Inst.addOperand(MCOperand::CreateImm(Memory.Alignment));
1828   }
1829
1830   void addAddrMode2Operands(MCInst &Inst, unsigned N) const {
1831     assert(N == 3 && "Invalid number of operands!");
1832     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1833     if (!Memory.OffsetRegNum) {
1834       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1835       // Special case for #-0
1836       if (Val == INT32_MIN) Val = 0;
1837       if (Val < 0) Val = -Val;
1838       Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
1839     } else {
1840       // For register offset, we encode the shift type and negation flag
1841       // here.
1842       Val = ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
1843                               Memory.ShiftImm, Memory.ShiftType);
1844     }
1845     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1846     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1847     Inst.addOperand(MCOperand::CreateImm(Val));
1848   }
1849
1850   void addAM2OffsetImmOperands(MCInst &Inst, unsigned N) const {
1851     assert(N == 2 && "Invalid number of operands!");
1852     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1853     assert(CE && "non-constant AM2OffsetImm operand!");
1854     int32_t Val = CE->getValue();
1855     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1856     // Special case for #-0
1857     if (Val == INT32_MIN) Val = 0;
1858     if (Val < 0) Val = -Val;
1859     Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
1860     Inst.addOperand(MCOperand::CreateReg(0));
1861     Inst.addOperand(MCOperand::CreateImm(Val));
1862   }
1863
1864   void addAddrMode3Operands(MCInst &Inst, unsigned N) const {
1865     assert(N == 3 && "Invalid number of operands!");
1866     // If we have an immediate that's not a constant, treat it as a label
1867     // reference needing a fixup. If it is a constant, it's something else
1868     // and we reject it.
1869     if (isImm()) {
1870       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1871       Inst.addOperand(MCOperand::CreateReg(0));
1872       Inst.addOperand(MCOperand::CreateImm(0));
1873       return;
1874     }
1875
1876     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1877     if (!Memory.OffsetRegNum) {
1878       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1879       // Special case for #-0
1880       if (Val == INT32_MIN) Val = 0;
1881       if (Val < 0) Val = -Val;
1882       Val = ARM_AM::getAM3Opc(AddSub, Val);
1883     } else {
1884       // For register offset, we encode the shift type and negation flag
1885       // here.
1886       Val = ARM_AM::getAM3Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add, 0);
1887     }
1888     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1889     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1890     Inst.addOperand(MCOperand::CreateImm(Val));
1891   }
1892
1893   void addAM3OffsetOperands(MCInst &Inst, unsigned N) const {
1894     assert(N == 2 && "Invalid number of operands!");
1895     if (Kind == k_PostIndexRegister) {
1896       int32_t Val =
1897         ARM_AM::getAM3Opc(PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub, 0);
1898       Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
1899       Inst.addOperand(MCOperand::CreateImm(Val));
1900       return;
1901     }
1902
1903     // Constant offset.
1904     const MCConstantExpr *CE = static_cast<const MCConstantExpr*>(getImm());
1905     int32_t Val = CE->getValue();
1906     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1907     // Special case for #-0
1908     if (Val == INT32_MIN) Val = 0;
1909     if (Val < 0) Val = -Val;
1910     Val = ARM_AM::getAM3Opc(AddSub, Val);
1911     Inst.addOperand(MCOperand::CreateReg(0));
1912     Inst.addOperand(MCOperand::CreateImm(Val));
1913   }
1914
1915   void addAddrMode5Operands(MCInst &Inst, unsigned N) const {
1916     assert(N == 2 && "Invalid number of operands!");
1917     // If we have an immediate that's not a constant, treat it as a label
1918     // reference needing a fixup. If it is a constant, it's something else
1919     // and we reject it.
1920     if (isImm()) {
1921       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1922       Inst.addOperand(MCOperand::CreateImm(0));
1923       return;
1924     }
1925
1926     // The lower two bits are always zero and as such are not encoded.
1927     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
1928     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1929     // Special case for #-0
1930     if (Val == INT32_MIN) Val = 0;
1931     if (Val < 0) Val = -Val;
1932     Val = ARM_AM::getAM5Opc(AddSub, Val);
1933     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1934     Inst.addOperand(MCOperand::CreateImm(Val));
1935   }
1936
1937   void addMemImm8s4OffsetOperands(MCInst &Inst, unsigned N) const {
1938     assert(N == 2 && "Invalid number of operands!");
1939     // If we have an immediate that's not a constant, treat it as a label
1940     // reference needing a fixup. If it is a constant, it's something else
1941     // and we reject it.
1942     if (isImm()) {
1943       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1944       Inst.addOperand(MCOperand::CreateImm(0));
1945       return;
1946     }
1947
1948     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1949     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1950     Inst.addOperand(MCOperand::CreateImm(Val));
1951   }
1952
1953   void addMemImm0_1020s4OffsetOperands(MCInst &Inst, unsigned N) const {
1954     assert(N == 2 && "Invalid number of operands!");
1955     // The lower two bits are always zero and as such are not encoded.
1956     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
1957     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1958     Inst.addOperand(MCOperand::CreateImm(Val));
1959   }
1960
1961   void addMemImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1962     assert(N == 2 && "Invalid number of operands!");
1963     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1964     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1965     Inst.addOperand(MCOperand::CreateImm(Val));
1966   }
1967
1968   void addMemPosImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1969     addMemImm8OffsetOperands(Inst, N);
1970   }
1971
1972   void addMemNegImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1973     addMemImm8OffsetOperands(Inst, N);
1974   }
1975
1976   void addMemUImm12OffsetOperands(MCInst &Inst, unsigned N) const {
1977     assert(N == 2 && "Invalid number of operands!");
1978     // If this is an immediate, it's a label reference.
1979     if (isImm()) {
1980       addExpr(Inst, getImm());
1981       Inst.addOperand(MCOperand::CreateImm(0));
1982       return;
1983     }
1984
1985     // Otherwise, it's a normal memory reg+offset.
1986     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1987     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1988     Inst.addOperand(MCOperand::CreateImm(Val));
1989   }
1990
1991   void addMemImm12OffsetOperands(MCInst &Inst, unsigned N) const {
1992     assert(N == 2 && "Invalid number of operands!");
1993     // If this is an immediate, it's a label reference.
1994     if (isImm()) {
1995       addExpr(Inst, getImm());
1996       Inst.addOperand(MCOperand::CreateImm(0));
1997       return;
1998     }
1999
2000     // Otherwise, it's a normal memory reg+offset.
2001     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2002     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2003     Inst.addOperand(MCOperand::CreateImm(Val));
2004   }
2005
2006   void addMemTBBOperands(MCInst &Inst, unsigned N) const {
2007     assert(N == 2 && "Invalid number of operands!");
2008     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2009     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2010   }
2011
2012   void addMemTBHOperands(MCInst &Inst, unsigned N) const {
2013     assert(N == 2 && "Invalid number of operands!");
2014     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2015     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2016   }
2017
2018   void addMemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2019     assert(N == 3 && "Invalid number of operands!");
2020     unsigned Val =
2021       ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
2022                         Memory.ShiftImm, Memory.ShiftType);
2023     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2024     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2025     Inst.addOperand(MCOperand::CreateImm(Val));
2026   }
2027
2028   void addT2MemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2029     assert(N == 3 && "Invalid number of operands!");
2030     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2031     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2032     Inst.addOperand(MCOperand::CreateImm(Memory.ShiftImm));
2033   }
2034
2035   void addMemThumbRROperands(MCInst &Inst, unsigned N) const {
2036     assert(N == 2 && "Invalid number of operands!");
2037     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2038     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2039   }
2040
2041   void addMemThumbRIs4Operands(MCInst &Inst, unsigned N) const {
2042     assert(N == 2 && "Invalid number of operands!");
2043     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2044     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2045     Inst.addOperand(MCOperand::CreateImm(Val));
2046   }
2047
2048   void addMemThumbRIs2Operands(MCInst &Inst, unsigned N) const {
2049     assert(N == 2 && "Invalid number of operands!");
2050     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 2) : 0;
2051     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2052     Inst.addOperand(MCOperand::CreateImm(Val));
2053   }
2054
2055   void addMemThumbRIs1Operands(MCInst &Inst, unsigned N) const {
2056     assert(N == 2 && "Invalid number of operands!");
2057     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue()) : 0;
2058     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2059     Inst.addOperand(MCOperand::CreateImm(Val));
2060   }
2061
2062   void addMemThumbSPIOperands(MCInst &Inst, unsigned N) const {
2063     assert(N == 2 && "Invalid number of operands!");
2064     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2065     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2066     Inst.addOperand(MCOperand::CreateImm(Val));
2067   }
2068
2069   void addPostIdxImm8Operands(MCInst &Inst, unsigned N) const {
2070     assert(N == 1 && "Invalid number of operands!");
2071     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2072     assert(CE && "non-constant post-idx-imm8 operand!");
2073     int Imm = CE->getValue();
2074     bool isAdd = Imm >= 0;
2075     if (Imm == INT32_MIN) Imm = 0;
2076     Imm = (Imm < 0 ? -Imm : Imm) | (int)isAdd << 8;
2077     Inst.addOperand(MCOperand::CreateImm(Imm));
2078   }
2079
2080   void addPostIdxImm8s4Operands(MCInst &Inst, unsigned N) const {
2081     assert(N == 1 && "Invalid number of operands!");
2082     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2083     assert(CE && "non-constant post-idx-imm8s4 operand!");
2084     int Imm = CE->getValue();
2085     bool isAdd = Imm >= 0;
2086     if (Imm == INT32_MIN) Imm = 0;
2087     // Immediate is scaled by 4.
2088     Imm = ((Imm < 0 ? -Imm : Imm) / 4) | (int)isAdd << 8;
2089     Inst.addOperand(MCOperand::CreateImm(Imm));
2090   }
2091
2092   void addPostIdxRegOperands(MCInst &Inst, unsigned N) const {
2093     assert(N == 2 && "Invalid number of operands!");
2094     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
2095     Inst.addOperand(MCOperand::CreateImm(PostIdxReg.isAdd));
2096   }
2097
2098   void addPostIdxRegShiftedOperands(MCInst &Inst, unsigned N) const {
2099     assert(N == 2 && "Invalid number of operands!");
2100     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
2101     // The sign, shift type, and shift amount are encoded in a single operand
2102     // using the AM2 encoding helpers.
2103     ARM_AM::AddrOpc opc = PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub;
2104     unsigned Imm = ARM_AM::getAM2Opc(opc, PostIdxReg.ShiftImm,
2105                                      PostIdxReg.ShiftTy);
2106     Inst.addOperand(MCOperand::CreateImm(Imm));
2107   }
2108
2109   void addMSRMaskOperands(MCInst &Inst, unsigned N) const {
2110     assert(N == 1 && "Invalid number of operands!");
2111     Inst.addOperand(MCOperand::CreateImm(unsigned(getMSRMask())));
2112   }
2113
2114   void addProcIFlagsOperands(MCInst &Inst, unsigned N) const {
2115     assert(N == 1 && "Invalid number of operands!");
2116     Inst.addOperand(MCOperand::CreateImm(unsigned(getProcIFlags())));
2117   }
2118
2119   void addVecListOperands(MCInst &Inst, unsigned N) const {
2120     assert(N == 1 && "Invalid number of operands!");
2121     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
2122   }
2123
2124   void addVecListIndexedOperands(MCInst &Inst, unsigned N) const {
2125     assert(N == 2 && "Invalid number of operands!");
2126     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
2127     Inst.addOperand(MCOperand::CreateImm(VectorList.LaneIndex));
2128   }
2129
2130   void addVectorIndex8Operands(MCInst &Inst, unsigned N) const {
2131     assert(N == 1 && "Invalid number of operands!");
2132     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
2133   }
2134
2135   void addVectorIndex16Operands(MCInst &Inst, unsigned N) const {
2136     assert(N == 1 && "Invalid number of operands!");
2137     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
2138   }
2139
2140   void addVectorIndex32Operands(MCInst &Inst, unsigned N) const {
2141     assert(N == 1 && "Invalid number of operands!");
2142     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
2143   }
2144
2145   void addNEONi8splatOperands(MCInst &Inst, unsigned N) const {
2146     assert(N == 1 && "Invalid number of operands!");
2147     // The immediate encodes the type of constant as well as the value.
2148     // Mask in that this is an i8 splat.
2149     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2150     Inst.addOperand(MCOperand::CreateImm(CE->getValue() | 0xe00));
2151   }
2152
2153   void addNEONi16splatOperands(MCInst &Inst, unsigned N) const {
2154     assert(N == 1 && "Invalid number of operands!");
2155     // The immediate encodes the type of constant as well as the value.
2156     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2157     unsigned Value = CE->getValue();
2158     if (Value >= 256)
2159       Value = (Value >> 8) | 0xa00;
2160     else
2161       Value |= 0x800;
2162     Inst.addOperand(MCOperand::CreateImm(Value));
2163   }
2164
2165   void addNEONi32splatOperands(MCInst &Inst, unsigned N) const {
2166     assert(N == 1 && "Invalid number of operands!");
2167     // The immediate encodes the type of constant as well as the value.
2168     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2169     unsigned Value = CE->getValue();
2170     if (Value >= 256 && Value <= 0xff00)
2171       Value = (Value >> 8) | 0x200;
2172     else if (Value > 0xffff && Value <= 0xff0000)
2173       Value = (Value >> 16) | 0x400;
2174     else if (Value > 0xffffff)
2175       Value = (Value >> 24) | 0x600;
2176     Inst.addOperand(MCOperand::CreateImm(Value));
2177   }
2178
2179   void addNEONi32vmovOperands(MCInst &Inst, unsigned N) const {
2180     assert(N == 1 && "Invalid number of operands!");
2181     // The immediate encodes the type of constant as well as the value.
2182     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2183     unsigned Value = CE->getValue();
2184     if (Value >= 256 && Value <= 0xffff)
2185       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2186     else if (Value > 0xffff && Value <= 0xffffff)
2187       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2188     else if (Value > 0xffffff)
2189       Value = (Value >> 24) | 0x600;
2190     Inst.addOperand(MCOperand::CreateImm(Value));
2191   }
2192
2193   void addNEONi32vmovNegOperands(MCInst &Inst, unsigned N) const {
2194     assert(N == 1 && "Invalid number of operands!");
2195     // The immediate encodes the type of constant as well as the value.
2196     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2197     unsigned Value = ~CE->getValue();
2198     if (Value >= 256 && Value <= 0xffff)
2199       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2200     else if (Value > 0xffff && Value <= 0xffffff)
2201       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2202     else if (Value > 0xffffff)
2203       Value = (Value >> 24) | 0x600;
2204     Inst.addOperand(MCOperand::CreateImm(Value));
2205   }
2206
2207   void addNEONi64splatOperands(MCInst &Inst, unsigned N) const {
2208     assert(N == 1 && "Invalid number of operands!");
2209     // The immediate encodes the type of constant as well as the value.
2210     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2211     uint64_t Value = CE->getValue();
2212     unsigned Imm = 0;
2213     for (unsigned i = 0; i < 8; ++i, Value >>= 8) {
2214       Imm |= (Value & 1) << i;
2215     }
2216     Inst.addOperand(MCOperand::CreateImm(Imm | 0x1e00));
2217   }
2218
2219   virtual void print(raw_ostream &OS) const;
2220
2221   static ARMOperand *CreateITMask(unsigned Mask, SMLoc S) {
2222     ARMOperand *Op = new ARMOperand(k_ITCondMask);
2223     Op->ITMask.Mask = Mask;
2224     Op->StartLoc = S;
2225     Op->EndLoc = S;
2226     return Op;
2227   }
2228
2229   static ARMOperand *CreateCondCode(ARMCC::CondCodes CC, SMLoc S) {
2230     ARMOperand *Op = new ARMOperand(k_CondCode);
2231     Op->CC.Val = CC;
2232     Op->StartLoc = S;
2233     Op->EndLoc = S;
2234     return Op;
2235   }
2236
2237   static ARMOperand *CreateCoprocNum(unsigned CopVal, SMLoc S) {
2238     ARMOperand *Op = new ARMOperand(k_CoprocNum);
2239     Op->Cop.Val = CopVal;
2240     Op->StartLoc = S;
2241     Op->EndLoc = S;
2242     return Op;
2243   }
2244
2245   static ARMOperand *CreateCoprocReg(unsigned CopVal, SMLoc S) {
2246     ARMOperand *Op = new ARMOperand(k_CoprocReg);
2247     Op->Cop.Val = CopVal;
2248     Op->StartLoc = S;
2249     Op->EndLoc = S;
2250     return Op;
2251   }
2252
2253   static ARMOperand *CreateCoprocOption(unsigned Val, SMLoc S, SMLoc E) {
2254     ARMOperand *Op = new ARMOperand(k_CoprocOption);
2255     Op->Cop.Val = Val;
2256     Op->StartLoc = S;
2257     Op->EndLoc = E;
2258     return Op;
2259   }
2260
2261   static ARMOperand *CreateCCOut(unsigned RegNum, SMLoc S) {
2262     ARMOperand *Op = new ARMOperand(k_CCOut);
2263     Op->Reg.RegNum = RegNum;
2264     Op->StartLoc = S;
2265     Op->EndLoc = S;
2266     return Op;
2267   }
2268
2269   static ARMOperand *CreateToken(StringRef Str, SMLoc S) {
2270     ARMOperand *Op = new ARMOperand(k_Token);
2271     Op->Tok.Data = Str.data();
2272     Op->Tok.Length = Str.size();
2273     Op->StartLoc = S;
2274     Op->EndLoc = S;
2275     return Op;
2276   }
2277
2278   static ARMOperand *CreateReg(unsigned RegNum, SMLoc S, SMLoc E) {
2279     ARMOperand *Op = new ARMOperand(k_Register);
2280     Op->Reg.RegNum = RegNum;
2281     Op->StartLoc = S;
2282     Op->EndLoc = E;
2283     return Op;
2284   }
2285
2286   static ARMOperand *CreateShiftedRegister(ARM_AM::ShiftOpc ShTy,
2287                                            unsigned SrcReg,
2288                                            unsigned ShiftReg,
2289                                            unsigned ShiftImm,
2290                                            SMLoc S, SMLoc E) {
2291     ARMOperand *Op = new ARMOperand(k_ShiftedRegister);
2292     Op->RegShiftedReg.ShiftTy = ShTy;
2293     Op->RegShiftedReg.SrcReg = SrcReg;
2294     Op->RegShiftedReg.ShiftReg = ShiftReg;
2295     Op->RegShiftedReg.ShiftImm = ShiftImm;
2296     Op->StartLoc = S;
2297     Op->EndLoc = E;
2298     return Op;
2299   }
2300
2301   static ARMOperand *CreateShiftedImmediate(ARM_AM::ShiftOpc ShTy,
2302                                             unsigned SrcReg,
2303                                             unsigned ShiftImm,
2304                                             SMLoc S, SMLoc E) {
2305     ARMOperand *Op = new ARMOperand(k_ShiftedImmediate);
2306     Op->RegShiftedImm.ShiftTy = ShTy;
2307     Op->RegShiftedImm.SrcReg = SrcReg;
2308     Op->RegShiftedImm.ShiftImm = ShiftImm;
2309     Op->StartLoc = S;
2310     Op->EndLoc = E;
2311     return Op;
2312   }
2313
2314   static ARMOperand *CreateShifterImm(bool isASR, unsigned Imm,
2315                                    SMLoc S, SMLoc E) {
2316     ARMOperand *Op = new ARMOperand(k_ShifterImmediate);
2317     Op->ShifterImm.isASR = isASR;
2318     Op->ShifterImm.Imm = Imm;
2319     Op->StartLoc = S;
2320     Op->EndLoc = E;
2321     return Op;
2322   }
2323
2324   static ARMOperand *CreateRotImm(unsigned Imm, SMLoc S, SMLoc E) {
2325     ARMOperand *Op = new ARMOperand(k_RotateImmediate);
2326     Op->RotImm.Imm = Imm;
2327     Op->StartLoc = S;
2328     Op->EndLoc = E;
2329     return Op;
2330   }
2331
2332   static ARMOperand *CreateBitfield(unsigned LSB, unsigned Width,
2333                                     SMLoc S, SMLoc E) {
2334     ARMOperand *Op = new ARMOperand(k_BitfieldDescriptor);
2335     Op->Bitfield.LSB = LSB;
2336     Op->Bitfield.Width = Width;
2337     Op->StartLoc = S;
2338     Op->EndLoc = E;
2339     return Op;
2340   }
2341
2342   static ARMOperand *
2343   CreateRegList(SmallVectorImpl<std::pair<unsigned, unsigned> > &Regs,
2344                 SMLoc StartLoc, SMLoc EndLoc) {
2345     assert (Regs.size() > 0 && "RegList contains no registers?");
2346     KindTy Kind = k_RegisterList;
2347
2348     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Regs.front().second))
2349       Kind = k_DPRRegisterList;
2350     else if (ARMMCRegisterClasses[ARM::SPRRegClassID].
2351              contains(Regs.front().second))
2352       Kind = k_SPRRegisterList;
2353
2354     // Sort based on the register encoding values.
2355     array_pod_sort(Regs.begin(), Regs.end());
2356
2357     ARMOperand *Op = new ARMOperand(Kind);
2358     for (SmallVectorImpl<std::pair<unsigned, unsigned> >::const_iterator
2359            I = Regs.begin(), E = Regs.end(); I != E; ++I)
2360       Op->Registers.push_back(I->second);
2361     Op->StartLoc = StartLoc;
2362     Op->EndLoc = EndLoc;
2363     return Op;
2364   }
2365
2366   static ARMOperand *CreateVectorList(unsigned RegNum, unsigned Count,
2367                                       bool isDoubleSpaced, SMLoc S, SMLoc E) {
2368     ARMOperand *Op = new ARMOperand(k_VectorList);
2369     Op->VectorList.RegNum = RegNum;
2370     Op->VectorList.Count = Count;
2371     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2372     Op->StartLoc = S;
2373     Op->EndLoc = E;
2374     return Op;
2375   }
2376
2377   static ARMOperand *CreateVectorListAllLanes(unsigned RegNum, unsigned Count,
2378                                               bool isDoubleSpaced,
2379                                               SMLoc S, SMLoc E) {
2380     ARMOperand *Op = new ARMOperand(k_VectorListAllLanes);
2381     Op->VectorList.RegNum = RegNum;
2382     Op->VectorList.Count = Count;
2383     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2384     Op->StartLoc = S;
2385     Op->EndLoc = E;
2386     return Op;
2387   }
2388
2389   static ARMOperand *CreateVectorListIndexed(unsigned RegNum, unsigned Count,
2390                                              unsigned Index,
2391                                              bool isDoubleSpaced,
2392                                              SMLoc S, SMLoc E) {
2393     ARMOperand *Op = new ARMOperand(k_VectorListIndexed);
2394     Op->VectorList.RegNum = RegNum;
2395     Op->VectorList.Count = Count;
2396     Op->VectorList.LaneIndex = Index;
2397     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2398     Op->StartLoc = S;
2399     Op->EndLoc = E;
2400     return Op;
2401   }
2402
2403   static ARMOperand *CreateVectorIndex(unsigned Idx, SMLoc S, SMLoc E,
2404                                        MCContext &Ctx) {
2405     ARMOperand *Op = new ARMOperand(k_VectorIndex);
2406     Op->VectorIndex.Val = Idx;
2407     Op->StartLoc = S;
2408     Op->EndLoc = E;
2409     return Op;
2410   }
2411
2412   static ARMOperand *CreateImm(const MCExpr *Val, SMLoc S, SMLoc E) {
2413     ARMOperand *Op = new ARMOperand(k_Immediate);
2414     Op->Imm.Val = Val;
2415     Op->StartLoc = S;
2416     Op->EndLoc = E;
2417     return Op;
2418   }
2419
2420   static ARMOperand *CreateMem(unsigned BaseRegNum,
2421                                const MCConstantExpr *OffsetImm,
2422                                unsigned OffsetRegNum,
2423                                ARM_AM::ShiftOpc ShiftType,
2424                                unsigned ShiftImm,
2425                                unsigned Alignment,
2426                                bool isNegative,
2427                                SMLoc S, SMLoc E) {
2428     ARMOperand *Op = new ARMOperand(k_Memory);
2429     Op->Memory.BaseRegNum = BaseRegNum;
2430     Op->Memory.OffsetImm = OffsetImm;
2431     Op->Memory.OffsetRegNum = OffsetRegNum;
2432     Op->Memory.ShiftType = ShiftType;
2433     Op->Memory.ShiftImm = ShiftImm;
2434     Op->Memory.Alignment = Alignment;
2435     Op->Memory.isNegative = isNegative;
2436     Op->StartLoc = S;
2437     Op->EndLoc = E;
2438     return Op;
2439   }
2440
2441   static ARMOperand *CreatePostIdxReg(unsigned RegNum, bool isAdd,
2442                                       ARM_AM::ShiftOpc ShiftTy,
2443                                       unsigned ShiftImm,
2444                                       SMLoc S, SMLoc E) {
2445     ARMOperand *Op = new ARMOperand(k_PostIndexRegister);
2446     Op->PostIdxReg.RegNum = RegNum;
2447     Op->PostIdxReg.isAdd = isAdd;
2448     Op->PostIdxReg.ShiftTy = ShiftTy;
2449     Op->PostIdxReg.ShiftImm = ShiftImm;
2450     Op->StartLoc = S;
2451     Op->EndLoc = E;
2452     return Op;
2453   }
2454
2455   static ARMOperand *CreateMemBarrierOpt(ARM_MB::MemBOpt Opt, SMLoc S) {
2456     ARMOperand *Op = new ARMOperand(k_MemBarrierOpt);
2457     Op->MBOpt.Val = Opt;
2458     Op->StartLoc = S;
2459     Op->EndLoc = S;
2460     return Op;
2461   }
2462
2463   static ARMOperand *CreateInstSyncBarrierOpt(ARM_ISB::InstSyncBOpt Opt,
2464                                               SMLoc S) {
2465     ARMOperand *Op = new ARMOperand(k_InstSyncBarrierOpt);
2466     Op->ISBOpt.Val = Opt;
2467     Op->StartLoc = S;
2468     Op->EndLoc = S;
2469     return Op;
2470   }
2471
2472   static ARMOperand *CreateProcIFlags(ARM_PROC::IFlags IFlags, SMLoc S) {
2473     ARMOperand *Op = new ARMOperand(k_ProcIFlags);
2474     Op->IFlags.Val = IFlags;
2475     Op->StartLoc = S;
2476     Op->EndLoc = S;
2477     return Op;
2478   }
2479
2480   static ARMOperand *CreateMSRMask(unsigned MMask, SMLoc S) {
2481     ARMOperand *Op = new ARMOperand(k_MSRMask);
2482     Op->MMask.Val = MMask;
2483     Op->StartLoc = S;
2484     Op->EndLoc = S;
2485     return Op;
2486   }
2487 };
2488
2489 } // end anonymous namespace.
2490
2491 void ARMOperand::print(raw_ostream &OS) const {
2492   switch (Kind) {
2493   case k_CondCode:
2494     OS << "<ARMCC::" << ARMCondCodeToString(getCondCode()) << ">";
2495     break;
2496   case k_CCOut:
2497     OS << "<ccout " << getReg() << ">";
2498     break;
2499   case k_ITCondMask: {
2500     static const char *const MaskStr[] = {
2501       "()", "(t)", "(e)", "(tt)", "(et)", "(te)", "(ee)", "(ttt)", "(ett)",
2502       "(tet)", "(eet)", "(tte)", "(ete)", "(tee)", "(eee)"
2503     };
2504     assert((ITMask.Mask & 0xf) == ITMask.Mask);
2505     OS << "<it-mask " << MaskStr[ITMask.Mask] << ">";
2506     break;
2507   }
2508   case k_CoprocNum:
2509     OS << "<coprocessor number: " << getCoproc() << ">";
2510     break;
2511   case k_CoprocReg:
2512     OS << "<coprocessor register: " << getCoproc() << ">";
2513     break;
2514   case k_CoprocOption:
2515     OS << "<coprocessor option: " << CoprocOption.Val << ">";
2516     break;
2517   case k_MSRMask:
2518     OS << "<mask: " << getMSRMask() << ">";
2519     break;
2520   case k_Immediate:
2521     getImm()->print(OS);
2522     break;
2523   case k_MemBarrierOpt:
2524     OS << "<ARM_MB::" << MemBOptToString(getMemBarrierOpt(), false) << ">";
2525     break;
2526   case k_InstSyncBarrierOpt:
2527     OS << "<ARM_ISB::" << InstSyncBOptToString(getInstSyncBarrierOpt()) << ">";
2528     break;
2529   case k_Memory:
2530     OS << "<memory "
2531        << " base:" << Memory.BaseRegNum;
2532     OS << ">";
2533     break;
2534   case k_PostIndexRegister:
2535     OS << "post-idx register " << (PostIdxReg.isAdd ? "" : "-")
2536        << PostIdxReg.RegNum;
2537     if (PostIdxReg.ShiftTy != ARM_AM::no_shift)
2538       OS << ARM_AM::getShiftOpcStr(PostIdxReg.ShiftTy) << " "
2539          << PostIdxReg.ShiftImm;
2540     OS << ">";
2541     break;
2542   case k_ProcIFlags: {
2543     OS << "<ARM_PROC::";
2544     unsigned IFlags = getProcIFlags();
2545     for (int i=2; i >= 0; --i)
2546       if (IFlags & (1 << i))
2547         OS << ARM_PROC::IFlagsToString(1 << i);
2548     OS << ">";
2549     break;
2550   }
2551   case k_Register:
2552     OS << "<register " << getReg() << ">";
2553     break;
2554   case k_ShifterImmediate:
2555     OS << "<shift " << (ShifterImm.isASR ? "asr" : "lsl")
2556        << " #" << ShifterImm.Imm << ">";
2557     break;
2558   case k_ShiftedRegister:
2559     OS << "<so_reg_reg "
2560        << RegShiftedReg.SrcReg << " "
2561        << ARM_AM::getShiftOpcStr(RegShiftedReg.ShiftTy)
2562        << " " << RegShiftedReg.ShiftReg << ">";
2563     break;
2564   case k_ShiftedImmediate:
2565     OS << "<so_reg_imm "
2566        << RegShiftedImm.SrcReg << " "
2567        << ARM_AM::getShiftOpcStr(RegShiftedImm.ShiftTy)
2568        << " #" << RegShiftedImm.ShiftImm << ">";
2569     break;
2570   case k_RotateImmediate:
2571     OS << "<ror " << " #" << (RotImm.Imm * 8) << ">";
2572     break;
2573   case k_BitfieldDescriptor:
2574     OS << "<bitfield " << "lsb: " << Bitfield.LSB
2575        << ", width: " << Bitfield.Width << ">";
2576     break;
2577   case k_RegisterList:
2578   case k_DPRRegisterList:
2579   case k_SPRRegisterList: {
2580     OS << "<register_list ";
2581
2582     const SmallVectorImpl<unsigned> &RegList = getRegList();
2583     for (SmallVectorImpl<unsigned>::const_iterator
2584            I = RegList.begin(), E = RegList.end(); I != E; ) {
2585       OS << *I;
2586       if (++I < E) OS << ", ";
2587     }
2588
2589     OS << ">";
2590     break;
2591   }
2592   case k_VectorList:
2593     OS << "<vector_list " << VectorList.Count << " * "
2594        << VectorList.RegNum << ">";
2595     break;
2596   case k_VectorListAllLanes:
2597     OS << "<vector_list(all lanes) " << VectorList.Count << " * "
2598        << VectorList.RegNum << ">";
2599     break;
2600   case k_VectorListIndexed:
2601     OS << "<vector_list(lane " << VectorList.LaneIndex << ") "
2602        << VectorList.Count << " * " << VectorList.RegNum << ">";
2603     break;
2604   case k_Token:
2605     OS << "'" << getToken() << "'";
2606     break;
2607   case k_VectorIndex:
2608     OS << "<vectorindex " << getVectorIndex() << ">";
2609     break;
2610   }
2611 }
2612
2613 /// @name Auto-generated Match Functions
2614 /// {
2615
2616 static unsigned MatchRegisterName(StringRef Name);
2617
2618 /// }
2619
2620 bool ARMAsmParser::ParseRegister(unsigned &RegNo,
2621                                  SMLoc &StartLoc, SMLoc &EndLoc) {
2622   StartLoc = Parser.getTok().getLoc();
2623   EndLoc = Parser.getTok().getEndLoc();
2624   RegNo = tryParseRegister();
2625
2626   return (RegNo == (unsigned)-1);
2627 }
2628
2629 /// Try to parse a register name.  The token must be an Identifier when called,
2630 /// and if it is a register name the token is eaten and the register number is
2631 /// returned.  Otherwise return -1.
2632 ///
2633 int ARMAsmParser::tryParseRegister() {
2634   const AsmToken &Tok = Parser.getTok();
2635   if (Tok.isNot(AsmToken::Identifier)) return -1;
2636
2637   std::string lowerCase = Tok.getString().lower();
2638   unsigned RegNum = MatchRegisterName(lowerCase);
2639   if (!RegNum) {
2640     RegNum = StringSwitch<unsigned>(lowerCase)
2641       .Case("r13", ARM::SP)
2642       .Case("r14", ARM::LR)
2643       .Case("r15", ARM::PC)
2644       .Case("ip", ARM::R12)
2645       // Additional register name aliases for 'gas' compatibility.
2646       .Case("a1", ARM::R0)
2647       .Case("a2", ARM::R1)
2648       .Case("a3", ARM::R2)
2649       .Case("a4", ARM::R3)
2650       .Case("v1", ARM::R4)
2651       .Case("v2", ARM::R5)
2652       .Case("v3", ARM::R6)
2653       .Case("v4", ARM::R7)
2654       .Case("v5", ARM::R8)
2655       .Case("v6", ARM::R9)
2656       .Case("v7", ARM::R10)
2657       .Case("v8", ARM::R11)
2658       .Case("sb", ARM::R9)
2659       .Case("sl", ARM::R10)
2660       .Case("fp", ARM::R11)
2661       .Default(0);
2662   }
2663   if (!RegNum) {
2664     // Check for aliases registered via .req. Canonicalize to lower case.
2665     // That's more consistent since register names are case insensitive, and
2666     // it's how the original entry was passed in from MC/MCParser/AsmParser.
2667     StringMap<unsigned>::const_iterator Entry = RegisterReqs.find(lowerCase);
2668     // If no match, return failure.
2669     if (Entry == RegisterReqs.end())
2670       return -1;
2671     Parser.Lex(); // Eat identifier token.
2672     return Entry->getValue();
2673   }
2674
2675   Parser.Lex(); // Eat identifier token.
2676
2677   return RegNum;
2678 }
2679
2680 // Try to parse a shifter  (e.g., "lsl <amt>"). On success, return 0.
2681 // If a recoverable error occurs, return 1. If an irrecoverable error
2682 // occurs, return -1. An irrecoverable error is one where tokens have been
2683 // consumed in the process of trying to parse the shifter (i.e., when it is
2684 // indeed a shifter operand, but malformed).
2685 int ARMAsmParser::tryParseShiftRegister(
2686                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2687   SMLoc S = Parser.getTok().getLoc();
2688   const AsmToken &Tok = Parser.getTok();
2689   assert(Tok.is(AsmToken::Identifier) && "Token is not an Identifier");
2690
2691   std::string lowerCase = Tok.getString().lower();
2692   ARM_AM::ShiftOpc ShiftTy = StringSwitch<ARM_AM::ShiftOpc>(lowerCase)
2693       .Case("asl", ARM_AM::lsl)
2694       .Case("lsl", ARM_AM::lsl)
2695       .Case("lsr", ARM_AM::lsr)
2696       .Case("asr", ARM_AM::asr)
2697       .Case("ror", ARM_AM::ror)
2698       .Case("rrx", ARM_AM::rrx)
2699       .Default(ARM_AM::no_shift);
2700
2701   if (ShiftTy == ARM_AM::no_shift)
2702     return 1;
2703
2704   Parser.Lex(); // Eat the operator.
2705
2706   // The source register for the shift has already been added to the
2707   // operand list, so we need to pop it off and combine it into the shifted
2708   // register operand instead.
2709   OwningPtr<ARMOperand> PrevOp((ARMOperand*)Operands.pop_back_val());
2710   if (!PrevOp->isReg())
2711     return Error(PrevOp->getStartLoc(), "shift must be of a register");
2712   int SrcReg = PrevOp->getReg();
2713
2714   SMLoc EndLoc;
2715   int64_t Imm = 0;
2716   int ShiftReg = 0;
2717   if (ShiftTy == ARM_AM::rrx) {
2718     // RRX Doesn't have an explicit shift amount. The encoder expects
2719     // the shift register to be the same as the source register. Seems odd,
2720     // but OK.
2721     ShiftReg = SrcReg;
2722   } else {
2723     // Figure out if this is shifted by a constant or a register (for non-RRX).
2724     if (Parser.getTok().is(AsmToken::Hash) ||
2725         Parser.getTok().is(AsmToken::Dollar)) {
2726       Parser.Lex(); // Eat hash.
2727       SMLoc ImmLoc = Parser.getTok().getLoc();
2728       const MCExpr *ShiftExpr = 0;
2729       if (getParser().parseExpression(ShiftExpr, EndLoc)) {
2730         Error(ImmLoc, "invalid immediate shift value");
2731         return -1;
2732       }
2733       // The expression must be evaluatable as an immediate.
2734       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftExpr);
2735       if (!CE) {
2736         Error(ImmLoc, "invalid immediate shift value");
2737         return -1;
2738       }
2739       // Range check the immediate.
2740       // lsl, ror: 0 <= imm <= 31
2741       // lsr, asr: 0 <= imm <= 32
2742       Imm = CE->getValue();
2743       if (Imm < 0 ||
2744           ((ShiftTy == ARM_AM::lsl || ShiftTy == ARM_AM::ror) && Imm > 31) ||
2745           ((ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr) && Imm > 32)) {
2746         Error(ImmLoc, "immediate shift value out of range");
2747         return -1;
2748       }
2749       // shift by zero is a nop. Always send it through as lsl.
2750       // ('as' compatibility)
2751       if (Imm == 0)
2752         ShiftTy = ARM_AM::lsl;
2753     } else if (Parser.getTok().is(AsmToken::Identifier)) {
2754       SMLoc L = Parser.getTok().getLoc();
2755       EndLoc = Parser.getTok().getEndLoc();
2756       ShiftReg = tryParseRegister();
2757       if (ShiftReg == -1) {
2758         Error (L, "expected immediate or register in shift operand");
2759         return -1;
2760       }
2761     } else {
2762       Error (Parser.getTok().getLoc(),
2763                     "expected immediate or register in shift operand");
2764       return -1;
2765     }
2766   }
2767
2768   if (ShiftReg && ShiftTy != ARM_AM::rrx)
2769     Operands.push_back(ARMOperand::CreateShiftedRegister(ShiftTy, SrcReg,
2770                                                          ShiftReg, Imm,
2771                                                          S, EndLoc));
2772   else
2773     Operands.push_back(ARMOperand::CreateShiftedImmediate(ShiftTy, SrcReg, Imm,
2774                                                           S, EndLoc));
2775
2776   return 0;
2777 }
2778
2779
2780 /// Try to parse a register name.  The token must be an Identifier when called.
2781 /// If it's a register, an AsmOperand is created. Another AsmOperand is created
2782 /// if there is a "writeback". 'true' if it's not a register.
2783 ///
2784 /// TODO this is likely to change to allow different register types and or to
2785 /// parse for a specific register type.
2786 bool ARMAsmParser::
2787 tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2788   const AsmToken &RegTok = Parser.getTok();
2789   int RegNo = tryParseRegister();
2790   if (RegNo == -1)
2791     return true;
2792
2793   Operands.push_back(ARMOperand::CreateReg(RegNo, RegTok.getLoc(),
2794                                            RegTok.getEndLoc()));
2795
2796   const AsmToken &ExclaimTok = Parser.getTok();
2797   if (ExclaimTok.is(AsmToken::Exclaim)) {
2798     Operands.push_back(ARMOperand::CreateToken(ExclaimTok.getString(),
2799                                                ExclaimTok.getLoc()));
2800     Parser.Lex(); // Eat exclaim token
2801     return false;
2802   }
2803
2804   // Also check for an index operand. This is only legal for vector registers,
2805   // but that'll get caught OK in operand matching, so we don't need to
2806   // explicitly filter everything else out here.
2807   if (Parser.getTok().is(AsmToken::LBrac)) {
2808     SMLoc SIdx = Parser.getTok().getLoc();
2809     Parser.Lex(); // Eat left bracket token.
2810
2811     const MCExpr *ImmVal;
2812     if (getParser().parseExpression(ImmVal))
2813       return true;
2814     const MCConstantExpr *MCE = dyn_cast<MCConstantExpr>(ImmVal);
2815     if (!MCE)
2816       return TokError("immediate value expected for vector index");
2817
2818     if (Parser.getTok().isNot(AsmToken::RBrac))
2819       return Error(Parser.getTok().getLoc(), "']' expected");
2820
2821     SMLoc E = Parser.getTok().getEndLoc();
2822     Parser.Lex(); // Eat right bracket token.
2823
2824     Operands.push_back(ARMOperand::CreateVectorIndex(MCE->getValue(),
2825                                                      SIdx, E,
2826                                                      getContext()));
2827   }
2828
2829   return false;
2830 }
2831
2832 /// MatchCoprocessorOperandName - Try to parse an coprocessor related
2833 /// instruction with a symbolic operand name. Example: "p1", "p7", "c3",
2834 /// "c5", ...
2835 static int MatchCoprocessorOperandName(StringRef Name, char CoprocOp) {
2836   // Use the same layout as the tablegen'erated register name matcher. Ugly,
2837   // but efficient.
2838   switch (Name.size()) {
2839   default: return -1;
2840   case 2:
2841     if (Name[0] != CoprocOp)
2842       return -1;
2843     switch (Name[1]) {
2844     default:  return -1;
2845     case '0': return 0;
2846     case '1': return 1;
2847     case '2': return 2;
2848     case '3': return 3;
2849     case '4': return 4;
2850     case '5': return 5;
2851     case '6': return 6;
2852     case '7': return 7;
2853     case '8': return 8;
2854     case '9': return 9;
2855     }
2856   case 3:
2857     if (Name[0] != CoprocOp || Name[1] != '1')
2858       return -1;
2859     switch (Name[2]) {
2860     default:  return -1;
2861     case '0': return 10;
2862     case '1': return 11;
2863     case '2': return 12;
2864     case '3': return 13;
2865     case '4': return 14;
2866     case '5': return 15;
2867     }
2868   }
2869 }
2870
2871 /// parseITCondCode - Try to parse a condition code for an IT instruction.
2872 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2873 parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2874   SMLoc S = Parser.getTok().getLoc();
2875   const AsmToken &Tok = Parser.getTok();
2876   if (!Tok.is(AsmToken::Identifier))
2877     return MatchOperand_NoMatch;
2878   unsigned CC = StringSwitch<unsigned>(Tok.getString().lower())
2879     .Case("eq", ARMCC::EQ)
2880     .Case("ne", ARMCC::NE)
2881     .Case("hs", ARMCC::HS)
2882     .Case("cs", ARMCC::HS)
2883     .Case("lo", ARMCC::LO)
2884     .Case("cc", ARMCC::LO)
2885     .Case("mi", ARMCC::MI)
2886     .Case("pl", ARMCC::PL)
2887     .Case("vs", ARMCC::VS)
2888     .Case("vc", ARMCC::VC)
2889     .Case("hi", ARMCC::HI)
2890     .Case("ls", ARMCC::LS)
2891     .Case("ge", ARMCC::GE)
2892     .Case("lt", ARMCC::LT)
2893     .Case("gt", ARMCC::GT)
2894     .Case("le", ARMCC::LE)
2895     .Case("al", ARMCC::AL)
2896     .Default(~0U);
2897   if (CC == ~0U)
2898     return MatchOperand_NoMatch;
2899   Parser.Lex(); // Eat the token.
2900
2901   Operands.push_back(ARMOperand::CreateCondCode(ARMCC::CondCodes(CC), S));
2902
2903   return MatchOperand_Success;
2904 }
2905
2906 /// parseCoprocNumOperand - Try to parse an coprocessor number operand. The
2907 /// token must be an Identifier when called, and if it is a coprocessor
2908 /// number, the token is eaten and the operand is added to the operand list.
2909 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2910 parseCoprocNumOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2911   SMLoc S = Parser.getTok().getLoc();
2912   const AsmToken &Tok = Parser.getTok();
2913   if (Tok.isNot(AsmToken::Identifier))
2914     return MatchOperand_NoMatch;
2915
2916   int Num = MatchCoprocessorOperandName(Tok.getString(), 'p');
2917   if (Num == -1)
2918     return MatchOperand_NoMatch;
2919
2920   Parser.Lex(); // Eat identifier token.
2921   Operands.push_back(ARMOperand::CreateCoprocNum(Num, S));
2922   return MatchOperand_Success;
2923 }
2924
2925 /// parseCoprocRegOperand - Try to parse an coprocessor register operand. The
2926 /// token must be an Identifier when called, and if it is a coprocessor
2927 /// number, the token is eaten and the operand is added to the operand list.
2928 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2929 parseCoprocRegOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2930   SMLoc S = Parser.getTok().getLoc();
2931   const AsmToken &Tok = Parser.getTok();
2932   if (Tok.isNot(AsmToken::Identifier))
2933     return MatchOperand_NoMatch;
2934
2935   int Reg = MatchCoprocessorOperandName(Tok.getString(), 'c');
2936   if (Reg == -1)
2937     return MatchOperand_NoMatch;
2938
2939   Parser.Lex(); // Eat identifier token.
2940   Operands.push_back(ARMOperand::CreateCoprocReg(Reg, S));
2941   return MatchOperand_Success;
2942 }
2943
2944 /// parseCoprocOptionOperand - Try to parse an coprocessor option operand.
2945 /// coproc_option : '{' imm0_255 '}'
2946 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2947 parseCoprocOptionOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2948   SMLoc S = Parser.getTok().getLoc();
2949
2950   // If this isn't a '{', this isn't a coprocessor immediate operand.
2951   if (Parser.getTok().isNot(AsmToken::LCurly))
2952     return MatchOperand_NoMatch;
2953   Parser.Lex(); // Eat the '{'
2954
2955   const MCExpr *Expr;
2956   SMLoc Loc = Parser.getTok().getLoc();
2957   if (getParser().parseExpression(Expr)) {
2958     Error(Loc, "illegal expression");
2959     return MatchOperand_ParseFail;
2960   }
2961   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
2962   if (!CE || CE->getValue() < 0 || CE->getValue() > 255) {
2963     Error(Loc, "coprocessor option must be an immediate in range [0, 255]");
2964     return MatchOperand_ParseFail;
2965   }
2966   int Val = CE->getValue();
2967
2968   // Check for and consume the closing '}'
2969   if (Parser.getTok().isNot(AsmToken::RCurly))
2970     return MatchOperand_ParseFail;
2971   SMLoc E = Parser.getTok().getEndLoc();
2972   Parser.Lex(); // Eat the '}'
2973
2974   Operands.push_back(ARMOperand::CreateCoprocOption(Val, S, E));
2975   return MatchOperand_Success;
2976 }
2977
2978 // For register list parsing, we need to map from raw GPR register numbering
2979 // to the enumeration values. The enumeration values aren't sorted by
2980 // register number due to our using "sp", "lr" and "pc" as canonical names.
2981 static unsigned getNextRegister(unsigned Reg) {
2982   // If this is a GPR, we need to do it manually, otherwise we can rely
2983   // on the sort ordering of the enumeration since the other reg-classes
2984   // are sane.
2985   if (!ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
2986     return Reg + 1;
2987   switch(Reg) {
2988   default: llvm_unreachable("Invalid GPR number!");
2989   case ARM::R0:  return ARM::R1;  case ARM::R1:  return ARM::R2;
2990   case ARM::R2:  return ARM::R3;  case ARM::R3:  return ARM::R4;
2991   case ARM::R4:  return ARM::R5;  case ARM::R5:  return ARM::R6;
2992   case ARM::R6:  return ARM::R7;  case ARM::R7:  return ARM::R8;
2993   case ARM::R8:  return ARM::R9;  case ARM::R9:  return ARM::R10;
2994   case ARM::R10: return ARM::R11; case ARM::R11: return ARM::R12;
2995   case ARM::R12: return ARM::SP;  case ARM::SP:  return ARM::LR;
2996   case ARM::LR:  return ARM::PC;  case ARM::PC:  return ARM::R0;
2997   }
2998 }
2999
3000 // Return the low-subreg of a given Q register.
3001 static unsigned getDRegFromQReg(unsigned QReg) {
3002   switch (QReg) {
3003   default: llvm_unreachable("expected a Q register!");
3004   case ARM::Q0:  return ARM::D0;
3005   case ARM::Q1:  return ARM::D2;
3006   case ARM::Q2:  return ARM::D4;
3007   case ARM::Q3:  return ARM::D6;
3008   case ARM::Q4:  return ARM::D8;
3009   case ARM::Q5:  return ARM::D10;
3010   case ARM::Q6:  return ARM::D12;
3011   case ARM::Q7:  return ARM::D14;
3012   case ARM::Q8:  return ARM::D16;
3013   case ARM::Q9:  return ARM::D18;
3014   case ARM::Q10: return ARM::D20;
3015   case ARM::Q11: return ARM::D22;
3016   case ARM::Q12: return ARM::D24;
3017   case ARM::Q13: return ARM::D26;
3018   case ARM::Q14: return ARM::D28;
3019   case ARM::Q15: return ARM::D30;
3020   }
3021 }
3022
3023 /// Parse a register list.
3024 bool ARMAsmParser::
3025 parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3026   assert(Parser.getTok().is(AsmToken::LCurly) &&
3027          "Token is not a Left Curly Brace");
3028   SMLoc S = Parser.getTok().getLoc();
3029   Parser.Lex(); // Eat '{' token.
3030   SMLoc RegLoc = Parser.getTok().getLoc();
3031
3032   // Check the first register in the list to see what register class
3033   // this is a list of.
3034   int Reg = tryParseRegister();
3035   if (Reg == -1)
3036     return Error(RegLoc, "register expected");
3037
3038   // The reglist instructions have at most 16 registers, so reserve
3039   // space for that many.
3040   int EReg = 0;
3041   SmallVector<std::pair<unsigned, unsigned>, 16> Registers;
3042
3043   // Allow Q regs and just interpret them as the two D sub-registers.
3044   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3045     Reg = getDRegFromQReg(Reg);
3046     EReg = MRI->getEncodingValue(Reg);
3047     Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3048     ++Reg;
3049   }
3050   const MCRegisterClass *RC;
3051   if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3052     RC = &ARMMCRegisterClasses[ARM::GPRRegClassID];
3053   else if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg))
3054     RC = &ARMMCRegisterClasses[ARM::DPRRegClassID];
3055   else if (ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg))
3056     RC = &ARMMCRegisterClasses[ARM::SPRRegClassID];
3057   else
3058     return Error(RegLoc, "invalid register in register list");
3059
3060   // Store the register.
3061   EReg = MRI->getEncodingValue(Reg);
3062   Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3063
3064   // This starts immediately after the first register token in the list,
3065   // so we can see either a comma or a minus (range separator) as a legal
3066   // next token.
3067   while (Parser.getTok().is(AsmToken::Comma) ||
3068          Parser.getTok().is(AsmToken::Minus)) {
3069     if (Parser.getTok().is(AsmToken::Minus)) {
3070       Parser.Lex(); // Eat the minus.
3071       SMLoc AfterMinusLoc = Parser.getTok().getLoc();
3072       int EndReg = tryParseRegister();
3073       if (EndReg == -1)
3074         return Error(AfterMinusLoc, "register expected");
3075       // Allow Q regs and just interpret them as the two D sub-registers.
3076       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3077         EndReg = getDRegFromQReg(EndReg) + 1;
3078       // If the register is the same as the start reg, there's nothing
3079       // more to do.
3080       if (Reg == EndReg)
3081         continue;
3082       // The register must be in the same register class as the first.
3083       if (!RC->contains(EndReg))
3084         return Error(AfterMinusLoc, "invalid register in register list");
3085       // Ranges must go from low to high.
3086       if (MRI->getEncodingValue(Reg) > MRI->getEncodingValue(EndReg))
3087         return Error(AfterMinusLoc, "bad range in register list");
3088
3089       // Add all the registers in the range to the register list.
3090       while (Reg != EndReg) {
3091         Reg = getNextRegister(Reg);
3092         EReg = MRI->getEncodingValue(Reg);
3093         Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3094       }
3095       continue;
3096     }
3097     Parser.Lex(); // Eat the comma.
3098     RegLoc = Parser.getTok().getLoc();
3099     int OldReg = Reg;
3100     const AsmToken RegTok = Parser.getTok();
3101     Reg = tryParseRegister();
3102     if (Reg == -1)
3103       return Error(RegLoc, "register expected");
3104     // Allow Q regs and just interpret them as the two D sub-registers.
3105     bool isQReg = false;
3106     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3107       Reg = getDRegFromQReg(Reg);
3108       isQReg = true;
3109     }
3110     // The register must be in the same register class as the first.
3111     if (!RC->contains(Reg))
3112       return Error(RegLoc, "invalid register in register list");
3113     // List must be monotonically increasing.
3114     if (MRI->getEncodingValue(Reg) < MRI->getEncodingValue(OldReg)) {
3115       if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3116         Warning(RegLoc, "register list not in ascending order");
3117       else
3118         return Error(RegLoc, "register list not in ascending order");
3119     }
3120     if (MRI->getEncodingValue(Reg) == MRI->getEncodingValue(OldReg)) {
3121       Warning(RegLoc, "duplicated register (" + RegTok.getString() +
3122               ") in register list");
3123       continue;
3124     }
3125     // VFP register lists must also be contiguous.
3126     if (RC != &ARMMCRegisterClasses[ARM::GPRRegClassID] &&
3127         Reg != OldReg + 1)
3128       return Error(RegLoc, "non-contiguous register range");
3129     EReg = MRI->getEncodingValue(Reg);
3130     Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3131     if (isQReg) {
3132       EReg = MRI->getEncodingValue(++Reg);
3133       Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3134     }
3135   }
3136
3137   if (Parser.getTok().isNot(AsmToken::RCurly))
3138     return Error(Parser.getTok().getLoc(), "'}' expected");
3139   SMLoc E = Parser.getTok().getEndLoc();
3140   Parser.Lex(); // Eat '}' token.
3141
3142   // Push the register list operand.
3143   Operands.push_back(ARMOperand::CreateRegList(Registers, S, E));
3144
3145   // The ARM system instruction variants for LDM/STM have a '^' token here.
3146   if (Parser.getTok().is(AsmToken::Caret)) {
3147     Operands.push_back(ARMOperand::CreateToken("^",Parser.getTok().getLoc()));
3148     Parser.Lex(); // Eat '^' token.
3149   }
3150
3151   return false;
3152 }
3153
3154 // Helper function to parse the lane index for vector lists.
3155 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3156 parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index, SMLoc &EndLoc) {
3157   Index = 0; // Always return a defined index value.
3158   if (Parser.getTok().is(AsmToken::LBrac)) {
3159     Parser.Lex(); // Eat the '['.
3160     if (Parser.getTok().is(AsmToken::RBrac)) {
3161       // "Dn[]" is the 'all lanes' syntax.
3162       LaneKind = AllLanes;
3163       EndLoc = Parser.getTok().getEndLoc();
3164       Parser.Lex(); // Eat the ']'.
3165       return MatchOperand_Success;
3166     }
3167
3168     // There's an optional '#' token here. Normally there wouldn't be, but
3169     // inline assemble puts one in, and it's friendly to accept that.
3170     if (Parser.getTok().is(AsmToken::Hash))
3171       Parser.Lex(); // Eat '#' or '$'.
3172
3173     const MCExpr *LaneIndex;
3174     SMLoc Loc = Parser.getTok().getLoc();
3175     if (getParser().parseExpression(LaneIndex)) {
3176       Error(Loc, "illegal expression");
3177       return MatchOperand_ParseFail;
3178     }
3179     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LaneIndex);
3180     if (!CE) {
3181       Error(Loc, "lane index must be empty or an integer");
3182       return MatchOperand_ParseFail;
3183     }
3184     if (Parser.getTok().isNot(AsmToken::RBrac)) {
3185       Error(Parser.getTok().getLoc(), "']' expected");
3186       return MatchOperand_ParseFail;
3187     }
3188     EndLoc = Parser.getTok().getEndLoc();
3189     Parser.Lex(); // Eat the ']'.
3190     int64_t Val = CE->getValue();
3191
3192     // FIXME: Make this range check context sensitive for .8, .16, .32.
3193     if (Val < 0 || Val > 7) {
3194       Error(Parser.getTok().getLoc(), "lane index out of range");
3195       return MatchOperand_ParseFail;
3196     }
3197     Index = Val;
3198     LaneKind = IndexedLane;
3199     return MatchOperand_Success;
3200   }
3201   LaneKind = NoLanes;
3202   return MatchOperand_Success;
3203 }
3204
3205 // parse a vector register list
3206 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3207 parseVectorList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3208   VectorLaneTy LaneKind;
3209   unsigned LaneIndex;
3210   SMLoc S = Parser.getTok().getLoc();
3211   // As an extension (to match gas), support a plain D register or Q register
3212   // (without encosing curly braces) as a single or double entry list,
3213   // respectively.
3214   if (Parser.getTok().is(AsmToken::Identifier)) {
3215     SMLoc E = Parser.getTok().getEndLoc();
3216     int Reg = tryParseRegister();
3217     if (Reg == -1)
3218       return MatchOperand_NoMatch;
3219     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg)) {
3220       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex, E);
3221       if (Res != MatchOperand_Success)
3222         return Res;
3223       switch (LaneKind) {
3224       case NoLanes:
3225         Operands.push_back(ARMOperand::CreateVectorList(Reg, 1, false, S, E));
3226         break;
3227       case AllLanes:
3228         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 1, false,
3229                                                                 S, E));
3230         break;
3231       case IndexedLane:
3232         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 1,
3233                                                                LaneIndex,
3234                                                                false, S, E));
3235         break;
3236       }
3237       return MatchOperand_Success;
3238     }
3239     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3240       Reg = getDRegFromQReg(Reg);
3241       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex, E);
3242       if (Res != MatchOperand_Success)
3243         return Res;
3244       switch (LaneKind) {
3245       case NoLanes:
3246         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3247                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3248         Operands.push_back(ARMOperand::CreateVectorList(Reg, 2, false, S, E));
3249         break;
3250       case AllLanes:
3251         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3252                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3253         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 2, false,
3254                                                                 S, E));
3255         break;
3256       case IndexedLane:
3257         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 2,
3258                                                                LaneIndex,
3259                                                                false, S, E));
3260         break;
3261       }
3262       return MatchOperand_Success;
3263     }
3264     Error(S, "vector register expected");
3265     return MatchOperand_ParseFail;
3266   }
3267
3268   if (Parser.getTok().isNot(AsmToken::LCurly))
3269     return MatchOperand_NoMatch;
3270
3271   Parser.Lex(); // Eat '{' token.
3272   SMLoc RegLoc = Parser.getTok().getLoc();
3273
3274   int Reg = tryParseRegister();
3275   if (Reg == -1) {
3276     Error(RegLoc, "register expected");
3277     return MatchOperand_ParseFail;
3278   }
3279   unsigned Count = 1;
3280   int Spacing = 0;
3281   unsigned FirstReg = Reg;
3282   // The list is of D registers, but we also allow Q regs and just interpret
3283   // them as the two D sub-registers.
3284   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3285     FirstReg = Reg = getDRegFromQReg(Reg);
3286     Spacing = 1; // double-spacing requires explicit D registers, otherwise
3287                  // it's ambiguous with four-register single spaced.
3288     ++Reg;
3289     ++Count;
3290   }
3291
3292   SMLoc E;
3293   if (parseVectorLane(LaneKind, LaneIndex, E) != MatchOperand_Success)
3294     return MatchOperand_ParseFail;
3295
3296   while (Parser.getTok().is(AsmToken::Comma) ||
3297          Parser.getTok().is(AsmToken::Minus)) {
3298     if (Parser.getTok().is(AsmToken::Minus)) {
3299       if (!Spacing)
3300         Spacing = 1; // Register range implies a single spaced list.
3301       else if (Spacing == 2) {
3302         Error(Parser.getTok().getLoc(),
3303               "sequential registers in double spaced list");
3304         return MatchOperand_ParseFail;
3305       }
3306       Parser.Lex(); // Eat the minus.
3307       SMLoc AfterMinusLoc = Parser.getTok().getLoc();
3308       int EndReg = tryParseRegister();
3309       if (EndReg == -1) {
3310         Error(AfterMinusLoc, "register expected");
3311         return MatchOperand_ParseFail;
3312       }
3313       // Allow Q regs and just interpret them as the two D sub-registers.
3314       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3315         EndReg = getDRegFromQReg(EndReg) + 1;
3316       // If the register is the same as the start reg, there's nothing
3317       // more to do.
3318       if (Reg == EndReg)
3319         continue;
3320       // The register must be in the same register class as the first.
3321       if (!ARMMCRegisterClasses[ARM::DPRRegClassID].contains(EndReg)) {
3322         Error(AfterMinusLoc, "invalid register in register list");
3323         return MatchOperand_ParseFail;
3324       }
3325       // Ranges must go from low to high.
3326       if (Reg > EndReg) {
3327         Error(AfterMinusLoc, "bad range in register list");
3328         return MatchOperand_ParseFail;
3329       }
3330       // Parse the lane specifier if present.
3331       VectorLaneTy NextLaneKind;
3332       unsigned NextLaneIndex;
3333       if (parseVectorLane(NextLaneKind, NextLaneIndex, E) !=
3334           MatchOperand_Success)
3335         return MatchOperand_ParseFail;
3336       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3337         Error(AfterMinusLoc, "mismatched lane index in register list");
3338         return MatchOperand_ParseFail;
3339       }
3340
3341       // Add all the registers in the range to the register list.
3342       Count += EndReg - Reg;
3343       Reg = EndReg;
3344       continue;
3345     }
3346     Parser.Lex(); // Eat the comma.
3347     RegLoc = Parser.getTok().getLoc();
3348     int OldReg = Reg;
3349     Reg = tryParseRegister();
3350     if (Reg == -1) {
3351       Error(RegLoc, "register expected");
3352       return MatchOperand_ParseFail;
3353     }
3354     // vector register lists must be contiguous.
3355     // It's OK to use the enumeration values directly here rather, as the
3356     // VFP register classes have the enum sorted properly.
3357     //
3358     // The list is of D registers, but we also allow Q regs and just interpret
3359     // them as the two D sub-registers.
3360     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3361       if (!Spacing)
3362         Spacing = 1; // Register range implies a single spaced list.
3363       else if (Spacing == 2) {
3364         Error(RegLoc,
3365               "invalid register in double-spaced list (must be 'D' register')");
3366         return MatchOperand_ParseFail;
3367       }
3368       Reg = getDRegFromQReg(Reg);
3369       if (Reg != OldReg + 1) {
3370         Error(RegLoc, "non-contiguous register range");
3371         return MatchOperand_ParseFail;
3372       }
3373       ++Reg;
3374       Count += 2;
3375       // Parse the lane specifier if present.
3376       VectorLaneTy NextLaneKind;
3377       unsigned NextLaneIndex;
3378       SMLoc LaneLoc = Parser.getTok().getLoc();
3379       if (parseVectorLane(NextLaneKind, NextLaneIndex, E) !=
3380           MatchOperand_Success)
3381         return MatchOperand_ParseFail;
3382       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3383         Error(LaneLoc, "mismatched lane index in register list");
3384         return MatchOperand_ParseFail;
3385       }
3386       continue;
3387     }
3388     // Normal D register.
3389     // Figure out the register spacing (single or double) of the list if
3390     // we don't know it already.
3391     if (!Spacing)
3392       Spacing = 1 + (Reg == OldReg + 2);
3393
3394     // Just check that it's contiguous and keep going.
3395     if (Reg != OldReg + Spacing) {
3396       Error(RegLoc, "non-contiguous register range");
3397       return MatchOperand_ParseFail;
3398     }
3399     ++Count;
3400     // Parse the lane specifier if present.
3401     VectorLaneTy NextLaneKind;
3402     unsigned NextLaneIndex;
3403     SMLoc EndLoc = Parser.getTok().getLoc();
3404     if (parseVectorLane(NextLaneKind, NextLaneIndex, E) != MatchOperand_Success)
3405       return MatchOperand_ParseFail;
3406     if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3407       Error(EndLoc, "mismatched lane index in register list");
3408       return MatchOperand_ParseFail;
3409     }
3410   }
3411
3412   if (Parser.getTok().isNot(AsmToken::RCurly)) {
3413     Error(Parser.getTok().getLoc(), "'}' expected");
3414     return MatchOperand_ParseFail;
3415   }
3416   E = Parser.getTok().getEndLoc();
3417   Parser.Lex(); // Eat '}' token.
3418
3419   switch (LaneKind) {
3420   case NoLanes:
3421     // Two-register operands have been converted to the
3422     // composite register classes.
3423     if (Count == 2) {
3424       const MCRegisterClass *RC = (Spacing == 1) ?
3425         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3426         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3427       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3428     }
3429
3430     Operands.push_back(ARMOperand::CreateVectorList(FirstReg, Count,
3431                                                     (Spacing == 2), S, E));
3432     break;
3433   case AllLanes:
3434     // Two-register operands have been converted to the
3435     // composite register classes.
3436     if (Count == 2) {
3437       const MCRegisterClass *RC = (Spacing == 1) ?
3438         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3439         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3440       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3441     }
3442     Operands.push_back(ARMOperand::CreateVectorListAllLanes(FirstReg, Count,
3443                                                             (Spacing == 2),
3444                                                             S, E));
3445     break;
3446   case IndexedLane:
3447     Operands.push_back(ARMOperand::CreateVectorListIndexed(FirstReg, Count,
3448                                                            LaneIndex,
3449                                                            (Spacing == 2),
3450                                                            S, E));
3451     break;
3452   }
3453   return MatchOperand_Success;
3454 }
3455
3456 /// parseMemBarrierOptOperand - Try to parse DSB/DMB data barrier options.
3457 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3458 parseMemBarrierOptOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3459   SMLoc S = Parser.getTok().getLoc();
3460   const AsmToken &Tok = Parser.getTok();
3461   unsigned Opt;
3462
3463   if (Tok.is(AsmToken::Identifier)) {
3464     StringRef OptStr = Tok.getString();
3465
3466     Opt = StringSwitch<unsigned>(OptStr.slice(0, OptStr.size()).lower())
3467       .Case("sy",    ARM_MB::SY)
3468       .Case("st",    ARM_MB::ST)
3469       .Case("ld",    ARM_MB::LD)
3470       .Case("sh",    ARM_MB::ISH)
3471       .Case("ish",   ARM_MB::ISH)
3472       .Case("shst",  ARM_MB::ISHST)
3473       .Case("ishst", ARM_MB::ISHST)
3474       .Case("ishld", ARM_MB::ISHLD)
3475       .Case("nsh",   ARM_MB::NSH)
3476       .Case("un",    ARM_MB::NSH)
3477       .Case("nshst", ARM_MB::NSHST)
3478       .Case("nshld", ARM_MB::NSHLD)
3479       .Case("unst",  ARM_MB::NSHST)
3480       .Case("osh",   ARM_MB::OSH)
3481       .Case("oshst", ARM_MB::OSHST)
3482       .Case("oshld", ARM_MB::OSHLD)
3483       .Default(~0U);
3484
3485     // ishld, oshld, nshld and ld are only available from ARMv8.
3486     if (!hasV8Ops() && (Opt == ARM_MB::ISHLD || Opt == ARM_MB::OSHLD ||
3487                         Opt == ARM_MB::NSHLD || Opt == ARM_MB::LD))
3488       Opt = ~0U;
3489
3490     if (Opt == ~0U)
3491       return MatchOperand_NoMatch;
3492
3493     Parser.Lex(); // Eat identifier token.
3494   } else if (Tok.is(AsmToken::Hash) ||
3495              Tok.is(AsmToken::Dollar) ||
3496              Tok.is(AsmToken::Integer)) {
3497     if (Parser.getTok().isNot(AsmToken::Integer))
3498       Parser.Lex(); // Eat '#' or '$'.
3499     SMLoc Loc = Parser.getTok().getLoc();
3500
3501     const MCExpr *MemBarrierID;
3502     if (getParser().parseExpression(MemBarrierID)) {
3503       Error(Loc, "illegal expression");
3504       return MatchOperand_ParseFail;
3505     }
3506
3507     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(MemBarrierID);
3508     if (!CE) {
3509       Error(Loc, "constant expression expected");
3510       return MatchOperand_ParseFail;
3511     }
3512
3513     int Val = CE->getValue();
3514     if (Val & ~0xf) {
3515       Error(Loc, "immediate value out of range");
3516       return MatchOperand_ParseFail;
3517     }
3518
3519     Opt = ARM_MB::RESERVED_0 + Val;
3520   } else
3521     return MatchOperand_ParseFail;
3522
3523   Operands.push_back(ARMOperand::CreateMemBarrierOpt((ARM_MB::MemBOpt)Opt, S));
3524   return MatchOperand_Success;
3525 }
3526
3527 /// parseInstSyncBarrierOptOperand - Try to parse ISB inst sync barrier options.
3528 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3529 parseInstSyncBarrierOptOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3530   SMLoc S = Parser.getTok().getLoc();
3531   const AsmToken &Tok = Parser.getTok();
3532   unsigned Opt;
3533
3534   if (Tok.is(AsmToken::Identifier)) {
3535     StringRef OptStr = Tok.getString();
3536
3537     if (OptStr.lower() == "sy")
3538       Opt = ARM_ISB::SY;
3539     else
3540       return MatchOperand_NoMatch;
3541
3542     Parser.Lex(); // Eat identifier token.
3543   } else if (Tok.is(AsmToken::Hash) ||
3544              Tok.is(AsmToken::Dollar) ||
3545              Tok.is(AsmToken::Integer)) {
3546     if (Parser.getTok().isNot(AsmToken::Integer))
3547       Parser.Lex(); // Eat '#' or '$'.
3548     SMLoc Loc = Parser.getTok().getLoc();
3549
3550     const MCExpr *ISBarrierID;
3551     if (getParser().parseExpression(ISBarrierID)) {
3552       Error(Loc, "illegal expression");
3553       return MatchOperand_ParseFail;
3554     }
3555
3556     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ISBarrierID);
3557     if (!CE) {
3558       Error(Loc, "constant expression expected");
3559       return MatchOperand_ParseFail;
3560     }
3561
3562     int Val = CE->getValue();
3563     if (Val & ~0xf) {
3564       Error(Loc, "immediate value out of range");
3565       return MatchOperand_ParseFail;
3566     }
3567
3568     Opt = ARM_ISB::RESERVED_0 + Val;
3569   } else
3570     return MatchOperand_ParseFail;
3571
3572   Operands.push_back(ARMOperand::CreateInstSyncBarrierOpt(
3573           (ARM_ISB::InstSyncBOpt)Opt, S));
3574   return MatchOperand_Success;
3575 }
3576
3577
3578 /// parseProcIFlagsOperand - Try to parse iflags from CPS instruction.
3579 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3580 parseProcIFlagsOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3581   SMLoc S = Parser.getTok().getLoc();
3582   const AsmToken &Tok = Parser.getTok();
3583   if (!Tok.is(AsmToken::Identifier))
3584     return MatchOperand_NoMatch;
3585   StringRef IFlagsStr = Tok.getString();
3586
3587   // An iflags string of "none" is interpreted to mean that none of the AIF
3588   // bits are set.  Not a terribly useful instruction, but a valid encoding.
3589   unsigned IFlags = 0;
3590   if (IFlagsStr != "none") {
3591         for (int i = 0, e = IFlagsStr.size(); i != e; ++i) {
3592       unsigned Flag = StringSwitch<unsigned>(IFlagsStr.substr(i, 1))
3593         .Case("a", ARM_PROC::A)
3594         .Case("i", ARM_PROC::I)
3595         .Case("f", ARM_PROC::F)
3596         .Default(~0U);
3597
3598       // If some specific iflag is already set, it means that some letter is
3599       // present more than once, this is not acceptable.
3600       if (Flag == ~0U || (IFlags & Flag))
3601         return MatchOperand_NoMatch;
3602
3603       IFlags |= Flag;
3604     }
3605   }
3606
3607   Parser.Lex(); // Eat identifier token.
3608   Operands.push_back(ARMOperand::CreateProcIFlags((ARM_PROC::IFlags)IFlags, S));
3609   return MatchOperand_Success;
3610 }
3611
3612 /// parseMSRMaskOperand - Try to parse mask flags from MSR instruction.
3613 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3614 parseMSRMaskOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3615   SMLoc S = Parser.getTok().getLoc();
3616   const AsmToken &Tok = Parser.getTok();
3617   if (!Tok.is(AsmToken::Identifier))
3618     return MatchOperand_NoMatch;
3619   StringRef Mask = Tok.getString();
3620
3621   if (isMClass()) {
3622     // See ARMv6-M 10.1.1
3623     std::string Name = Mask.lower();
3624     unsigned FlagsVal = StringSwitch<unsigned>(Name)
3625       // Note: in the documentation:
3626       //  ARM deprecates using MSR APSR without a _<bits> qualifier as an alias
3627       //  for MSR APSR_nzcvq.
3628       // but we do make it an alias here.  This is so to get the "mask encoding"
3629       // bits correct on MSR APSR writes.
3630       //
3631       // FIXME: Note the 0xc00 "mask encoding" bits version of the registers
3632       // should really only be allowed when writing a special register.  Note
3633       // they get dropped in the MRS instruction reading a special register as
3634       // the SYSm field is only 8 bits.
3635       //
3636       // FIXME: the _g and _nzcvqg versions are only allowed if the processor
3637       // includes the DSP extension but that is not checked.
3638       .Case("apsr", 0x800)
3639       .Case("apsr_nzcvq", 0x800)
3640       .Case("apsr_g", 0x400)
3641       .Case("apsr_nzcvqg", 0xc00)
3642       .Case("iapsr", 0x801)
3643       .Case("iapsr_nzcvq", 0x801)
3644       .Case("iapsr_g", 0x401)
3645       .Case("iapsr_nzcvqg", 0xc01)
3646       .Case("eapsr", 0x802)
3647       .Case("eapsr_nzcvq", 0x802)
3648       .Case("eapsr_g", 0x402)
3649       .Case("eapsr_nzcvqg", 0xc02)
3650       .Case("xpsr", 0x803)
3651       .Case("xpsr_nzcvq", 0x803)
3652       .Case("xpsr_g", 0x403)
3653       .Case("xpsr_nzcvqg", 0xc03)
3654       .Case("ipsr", 0x805)
3655       .Case("epsr", 0x806)
3656       .Case("iepsr", 0x807)
3657       .Case("msp", 0x808)
3658       .Case("psp", 0x809)
3659       .Case("primask", 0x810)
3660       .Case("basepri", 0x811)
3661       .Case("basepri_max", 0x812)
3662       .Case("faultmask", 0x813)
3663       .Case("control", 0x814)
3664       .Default(~0U);
3665
3666     if (FlagsVal == ~0U)
3667       return MatchOperand_NoMatch;
3668
3669     if (!hasV7Ops() && FlagsVal >= 0x811 && FlagsVal <= 0x813)
3670       // basepri, basepri_max and faultmask only valid for V7m.
3671       return MatchOperand_NoMatch;
3672
3673     Parser.Lex(); // Eat identifier token.
3674     Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
3675     return MatchOperand_Success;
3676   }
3677
3678   // Split spec_reg from flag, example: CPSR_sxf => "CPSR" and "sxf"
3679   size_t Start = 0, Next = Mask.find('_');
3680   StringRef Flags = "";
3681   std::string SpecReg = Mask.slice(Start, Next).lower();
3682   if (Next != StringRef::npos)
3683     Flags = Mask.slice(Next+1, Mask.size());
3684
3685   // FlagsVal contains the complete mask:
3686   // 3-0: Mask
3687   // 4: Special Reg (cpsr, apsr => 0; spsr => 1)
3688   unsigned FlagsVal = 0;
3689
3690   if (SpecReg == "apsr") {
3691     FlagsVal = StringSwitch<unsigned>(Flags)
3692     .Case("nzcvq",  0x8) // same as CPSR_f
3693     .Case("g",      0x4) // same as CPSR_s
3694     .Case("nzcvqg", 0xc) // same as CPSR_fs
3695     .Default(~0U);
3696
3697     if (FlagsVal == ~0U) {
3698       if (!Flags.empty())
3699         return MatchOperand_NoMatch;
3700       else
3701         FlagsVal = 8; // No flag
3702     }
3703   } else if (SpecReg == "cpsr" || SpecReg == "spsr") {
3704     // cpsr_all is an alias for cpsr_fc, as is plain cpsr.
3705     if (Flags == "all" || Flags == "")
3706       Flags = "fc";
3707     for (int i = 0, e = Flags.size(); i != e; ++i) {
3708       unsigned Flag = StringSwitch<unsigned>(Flags.substr(i, 1))
3709       .Case("c", 1)
3710       .Case("x", 2)
3711       .Case("s", 4)
3712       .Case("f", 8)
3713       .Default(~0U);
3714
3715       // If some specific flag is already set, it means that some letter is
3716       // present more than once, this is not acceptable.
3717       if (FlagsVal == ~0U || (FlagsVal & Flag))
3718         return MatchOperand_NoMatch;
3719       FlagsVal |= Flag;
3720     }
3721   } else // No match for special register.
3722     return MatchOperand_NoMatch;
3723
3724   // Special register without flags is NOT equivalent to "fc" flags.
3725   // NOTE: This is a divergence from gas' behavior.  Uncommenting the following
3726   // two lines would enable gas compatibility at the expense of breaking
3727   // round-tripping.
3728   //
3729   // if (!FlagsVal)
3730   //  FlagsVal = 0x9;
3731
3732   // Bit 4: Special Reg (cpsr, apsr => 0; spsr => 1)
3733   if (SpecReg == "spsr")
3734     FlagsVal |= 16;
3735
3736   Parser.Lex(); // Eat identifier token.
3737   Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
3738   return MatchOperand_Success;
3739 }
3740
3741 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3742 parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands, StringRef Op,
3743             int Low, int High) {
3744   const AsmToken &Tok = Parser.getTok();
3745   if (Tok.isNot(AsmToken::Identifier)) {
3746     Error(Parser.getTok().getLoc(), Op + " operand expected.");
3747     return MatchOperand_ParseFail;
3748   }
3749   StringRef ShiftName = Tok.getString();
3750   std::string LowerOp = Op.lower();
3751   std::string UpperOp = Op.upper();
3752   if (ShiftName != LowerOp && ShiftName != UpperOp) {
3753     Error(Parser.getTok().getLoc(), Op + " operand expected.");
3754     return MatchOperand_ParseFail;
3755   }
3756   Parser.Lex(); // Eat shift type token.
3757
3758   // There must be a '#' and a shift amount.
3759   if (Parser.getTok().isNot(AsmToken::Hash) &&
3760       Parser.getTok().isNot(AsmToken::Dollar)) {
3761     Error(Parser.getTok().getLoc(), "'#' expected");
3762     return MatchOperand_ParseFail;
3763   }
3764   Parser.Lex(); // Eat hash token.
3765
3766   const MCExpr *ShiftAmount;
3767   SMLoc Loc = Parser.getTok().getLoc();
3768   SMLoc EndLoc;
3769   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
3770     Error(Loc, "illegal expression");
3771     return MatchOperand_ParseFail;
3772   }
3773   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3774   if (!CE) {
3775     Error(Loc, "constant expression expected");
3776     return MatchOperand_ParseFail;
3777   }
3778   int Val = CE->getValue();
3779   if (Val < Low || Val > High) {
3780     Error(Loc, "immediate value out of range");
3781     return MatchOperand_ParseFail;
3782   }
3783
3784   Operands.push_back(ARMOperand::CreateImm(CE, Loc, EndLoc));
3785
3786   return MatchOperand_Success;
3787 }
3788
3789 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3790 parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3791   const AsmToken &Tok = Parser.getTok();
3792   SMLoc S = Tok.getLoc();
3793   if (Tok.isNot(AsmToken::Identifier)) {
3794     Error(S, "'be' or 'le' operand expected");
3795     return MatchOperand_ParseFail;
3796   }
3797   int Val = StringSwitch<int>(Tok.getString().lower())
3798     .Case("be", 1)
3799     .Case("le", 0)
3800     .Default(-1);
3801   Parser.Lex(); // Eat the token.
3802
3803   if (Val == -1) {
3804     Error(S, "'be' or 'le' operand expected");
3805     return MatchOperand_ParseFail;
3806   }
3807   Operands.push_back(ARMOperand::CreateImm(MCConstantExpr::Create(Val,
3808                                                                   getContext()),
3809                                            S, Tok.getEndLoc()));
3810   return MatchOperand_Success;
3811 }
3812
3813 /// parseShifterImm - Parse the shifter immediate operand for SSAT/USAT
3814 /// instructions. Legal values are:
3815 ///     lsl #n  'n' in [0,31]
3816 ///     asr #n  'n' in [1,32]
3817 ///             n == 32 encoded as n == 0.
3818 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3819 parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3820   const AsmToken &Tok = Parser.getTok();
3821   SMLoc S = Tok.getLoc();
3822   if (Tok.isNot(AsmToken::Identifier)) {
3823     Error(S, "shift operator 'asr' or 'lsl' expected");
3824     return MatchOperand_ParseFail;
3825   }
3826   StringRef ShiftName = Tok.getString();
3827   bool isASR;
3828   if (ShiftName == "lsl" || ShiftName == "LSL")
3829     isASR = false;
3830   else if (ShiftName == "asr" || ShiftName == "ASR")
3831     isASR = true;
3832   else {
3833     Error(S, "shift operator 'asr' or 'lsl' expected");
3834     return MatchOperand_ParseFail;
3835   }
3836   Parser.Lex(); // Eat the operator.
3837
3838   // A '#' and a shift amount.
3839   if (Parser.getTok().isNot(AsmToken::Hash) &&
3840       Parser.getTok().isNot(AsmToken::Dollar)) {
3841     Error(Parser.getTok().getLoc(), "'#' expected");
3842     return MatchOperand_ParseFail;
3843   }
3844   Parser.Lex(); // Eat hash token.
3845   SMLoc ExLoc = Parser.getTok().getLoc();
3846
3847   const MCExpr *ShiftAmount;
3848   SMLoc EndLoc;
3849   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
3850     Error(ExLoc, "malformed shift expression");
3851     return MatchOperand_ParseFail;
3852   }
3853   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3854   if (!CE) {
3855     Error(ExLoc, "shift amount must be an immediate");
3856     return MatchOperand_ParseFail;
3857   }
3858
3859   int64_t Val = CE->getValue();
3860   if (isASR) {
3861     // Shift amount must be in [1,32]
3862     if (Val < 1 || Val > 32) {
3863       Error(ExLoc, "'asr' shift amount must be in range [1,32]");
3864       return MatchOperand_ParseFail;
3865     }
3866     // asr #32 encoded as asr #0, but is not allowed in Thumb2 mode.
3867     if (isThumb() && Val == 32) {
3868       Error(ExLoc, "'asr #32' shift amount not allowed in Thumb mode");
3869       return MatchOperand_ParseFail;
3870     }
3871     if (Val == 32) Val = 0;
3872   } else {
3873     // Shift amount must be in [1,32]
3874     if (Val < 0 || Val > 31) {
3875       Error(ExLoc, "'lsr' shift amount must be in range [0,31]");
3876       return MatchOperand_ParseFail;
3877     }
3878   }
3879
3880   Operands.push_back(ARMOperand::CreateShifterImm(isASR, Val, S, EndLoc));
3881
3882   return MatchOperand_Success;
3883 }
3884
3885 /// parseRotImm - Parse the shifter immediate operand for SXTB/UXTB family
3886 /// of instructions. Legal values are:
3887 ///     ror #n  'n' in {0, 8, 16, 24}
3888 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3889 parseRotImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3890   const AsmToken &Tok = Parser.getTok();
3891   SMLoc S = Tok.getLoc();
3892   if (Tok.isNot(AsmToken::Identifier))
3893     return MatchOperand_NoMatch;
3894   StringRef ShiftName = Tok.getString();
3895   if (ShiftName != "ror" && ShiftName != "ROR")
3896     return MatchOperand_NoMatch;
3897   Parser.Lex(); // Eat the operator.
3898
3899   // A '#' and a rotate amount.
3900   if (Parser.getTok().isNot(AsmToken::Hash) &&
3901       Parser.getTok().isNot(AsmToken::Dollar)) {
3902     Error(Parser.getTok().getLoc(), "'#' expected");
3903     return MatchOperand_ParseFail;
3904   }
3905   Parser.Lex(); // Eat hash token.
3906   SMLoc ExLoc = Parser.getTok().getLoc();
3907
3908   const MCExpr *ShiftAmount;
3909   SMLoc EndLoc;
3910   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
3911     Error(ExLoc, "malformed rotate expression");
3912     return MatchOperand_ParseFail;
3913   }
3914   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3915   if (!CE) {
3916     Error(ExLoc, "rotate amount must be an immediate");
3917     return MatchOperand_ParseFail;
3918   }
3919
3920   int64_t Val = CE->getValue();
3921   // Shift amount must be in {0, 8, 16, 24} (0 is undocumented extension)
3922   // normally, zero is represented in asm by omitting the rotate operand
3923   // entirely.
3924   if (Val != 8 && Val != 16 && Val != 24 && Val != 0) {
3925     Error(ExLoc, "'ror' rotate amount must be 8, 16, or 24");
3926     return MatchOperand_ParseFail;
3927   }
3928
3929   Operands.push_back(ARMOperand::CreateRotImm(Val, S, EndLoc));
3930
3931   return MatchOperand_Success;
3932 }
3933
3934 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3935 parseBitfield(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3936   SMLoc S = Parser.getTok().getLoc();
3937   // The bitfield descriptor is really two operands, the LSB and the width.
3938   if (Parser.getTok().isNot(AsmToken::Hash) &&
3939       Parser.getTok().isNot(AsmToken::Dollar)) {
3940     Error(Parser.getTok().getLoc(), "'#' expected");
3941     return MatchOperand_ParseFail;
3942   }
3943   Parser.Lex(); // Eat hash token.
3944
3945   const MCExpr *LSBExpr;
3946   SMLoc E = Parser.getTok().getLoc();
3947   if (getParser().parseExpression(LSBExpr)) {
3948     Error(E, "malformed immediate expression");
3949     return MatchOperand_ParseFail;
3950   }
3951   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LSBExpr);
3952   if (!CE) {
3953     Error(E, "'lsb' operand must be an immediate");
3954     return MatchOperand_ParseFail;
3955   }
3956
3957   int64_t LSB = CE->getValue();
3958   // The LSB must be in the range [0,31]
3959   if (LSB < 0 || LSB > 31) {
3960     Error(E, "'lsb' operand must be in the range [0,31]");
3961     return MatchOperand_ParseFail;
3962   }
3963   E = Parser.getTok().getLoc();
3964
3965   // Expect another immediate operand.
3966   if (Parser.getTok().isNot(AsmToken::Comma)) {
3967     Error(Parser.getTok().getLoc(), "too few operands");
3968     return MatchOperand_ParseFail;
3969   }
3970   Parser.Lex(); // Eat hash token.
3971   if (Parser.getTok().isNot(AsmToken::Hash) &&
3972       Parser.getTok().isNot(AsmToken::Dollar)) {
3973     Error(Parser.getTok().getLoc(), "'#' expected");
3974     return MatchOperand_ParseFail;
3975   }
3976   Parser.Lex(); // Eat hash token.
3977
3978   const MCExpr *WidthExpr;
3979   SMLoc EndLoc;
3980   if (getParser().parseExpression(WidthExpr, EndLoc)) {
3981     Error(E, "malformed immediate expression");
3982     return MatchOperand_ParseFail;
3983   }
3984   CE = dyn_cast<MCConstantExpr>(WidthExpr);
3985   if (!CE) {
3986     Error(E, "'width' operand must be an immediate");
3987     return MatchOperand_ParseFail;
3988   }
3989
3990   int64_t Width = CE->getValue();
3991   // The LSB must be in the range [1,32-lsb]
3992   if (Width < 1 || Width > 32 - LSB) {
3993     Error(E, "'width' operand must be in the range [1,32-lsb]");
3994     return MatchOperand_ParseFail;
3995   }
3996
3997   Operands.push_back(ARMOperand::CreateBitfield(LSB, Width, S, EndLoc));
3998
3999   return MatchOperand_Success;
4000 }
4001
4002 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4003 parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4004   // Check for a post-index addressing register operand. Specifically:
4005   // postidx_reg := '+' register {, shift}
4006   //              | '-' register {, shift}
4007   //              | register {, shift}
4008
4009   // This method must return MatchOperand_NoMatch without consuming any tokens
4010   // in the case where there is no match, as other alternatives take other
4011   // parse methods.
4012   AsmToken Tok = Parser.getTok();
4013   SMLoc S = Tok.getLoc();
4014   bool haveEaten = false;
4015   bool isAdd = true;
4016   if (Tok.is(AsmToken::Plus)) {
4017     Parser.Lex(); // Eat the '+' token.
4018     haveEaten = true;
4019   } else if (Tok.is(AsmToken::Minus)) {
4020     Parser.Lex(); // Eat the '-' token.
4021     isAdd = false;
4022     haveEaten = true;
4023   }
4024
4025   SMLoc E = Parser.getTok().getEndLoc();
4026   int Reg = tryParseRegister();
4027   if (Reg == -1) {
4028     if (!haveEaten)
4029       return MatchOperand_NoMatch;
4030     Error(Parser.getTok().getLoc(), "register expected");
4031     return MatchOperand_ParseFail;
4032   }
4033
4034   ARM_AM::ShiftOpc ShiftTy = ARM_AM::no_shift;
4035   unsigned ShiftImm = 0;
4036   if (Parser.getTok().is(AsmToken::Comma)) {
4037     Parser.Lex(); // Eat the ','.
4038     if (parseMemRegOffsetShift(ShiftTy, ShiftImm))
4039       return MatchOperand_ParseFail;
4040
4041     // FIXME: Only approximates end...may include intervening whitespace.
4042     E = Parser.getTok().getLoc();
4043   }
4044
4045   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ShiftTy,
4046                                                   ShiftImm, S, E));
4047
4048   return MatchOperand_Success;
4049 }
4050
4051 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4052 parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4053   // Check for a post-index addressing register operand. Specifically:
4054   // am3offset := '+' register
4055   //              | '-' register
4056   //              | register
4057   //              | # imm
4058   //              | # + imm
4059   //              | # - imm
4060
4061   // This method must return MatchOperand_NoMatch without consuming any tokens
4062   // in the case where there is no match, as other alternatives take other
4063   // parse methods.
4064   AsmToken Tok = Parser.getTok();
4065   SMLoc S = Tok.getLoc();
4066
4067   // Do immediates first, as we always parse those if we have a '#'.
4068   if (Parser.getTok().is(AsmToken::Hash) ||
4069       Parser.getTok().is(AsmToken::Dollar)) {
4070     Parser.Lex(); // Eat '#' or '$'.
4071     // Explicitly look for a '-', as we need to encode negative zero
4072     // differently.
4073     bool isNegative = Parser.getTok().is(AsmToken::Minus);
4074     const MCExpr *Offset;
4075     SMLoc E;
4076     if (getParser().parseExpression(Offset, E))
4077       return MatchOperand_ParseFail;
4078     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4079     if (!CE) {
4080       Error(S, "constant expression expected");
4081       return MatchOperand_ParseFail;
4082     }
4083     // Negative zero is encoded as the flag value INT32_MIN.
4084     int32_t Val = CE->getValue();
4085     if (isNegative && Val == 0)
4086       Val = INT32_MIN;
4087
4088     Operands.push_back(
4089       ARMOperand::CreateImm(MCConstantExpr::Create(Val, getContext()), S, E));
4090
4091     return MatchOperand_Success;
4092   }
4093
4094
4095   bool haveEaten = false;
4096   bool isAdd = true;
4097   if (Tok.is(AsmToken::Plus)) {
4098     Parser.Lex(); // Eat the '+' token.
4099     haveEaten = true;
4100   } else if (Tok.is(AsmToken::Minus)) {
4101     Parser.Lex(); // Eat the '-' token.
4102     isAdd = false;
4103     haveEaten = true;
4104   }
4105
4106   Tok = Parser.getTok();
4107   int Reg = tryParseRegister();
4108   if (Reg == -1) {
4109     if (!haveEaten)
4110       return MatchOperand_NoMatch;
4111     Error(Tok.getLoc(), "register expected");
4112     return MatchOperand_ParseFail;
4113   }
4114
4115   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ARM_AM::no_shift,
4116                                                   0, S, Tok.getEndLoc()));
4117
4118   return MatchOperand_Success;
4119 }
4120
4121 /// Convert parsed operands to MCInst.  Needed here because this instruction
4122 /// only has two register operands, but multiplication is commutative so
4123 /// assemblers should accept both "mul rD, rN, rD" and "mul rD, rD, rN".
4124 void ARMAsmParser::
4125 cvtThumbMultiply(MCInst &Inst,
4126            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4127   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4128   ((ARMOperand*)Operands[1])->addCCOutOperands(Inst, 1);
4129   // If we have a three-operand form, make sure to set Rn to be the operand
4130   // that isn't the same as Rd.
4131   unsigned RegOp = 4;
4132   if (Operands.size() == 6 &&
4133       ((ARMOperand*)Operands[4])->getReg() ==
4134         ((ARMOperand*)Operands[3])->getReg())
4135     RegOp = 5;
4136   ((ARMOperand*)Operands[RegOp])->addRegOperands(Inst, 1);
4137   Inst.addOperand(Inst.getOperand(0));
4138   ((ARMOperand*)Operands[2])->addCondCodeOperands(Inst, 2);
4139 }
4140
4141 void ARMAsmParser::
4142 cvtThumbBranches(MCInst &Inst,
4143            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4144   int CondOp = -1, ImmOp = -1;
4145   switch(Inst.getOpcode()) {
4146     case ARM::tB:
4147     case ARM::tBcc:  CondOp = 1; ImmOp = 2; break;
4148
4149     case ARM::t2B:
4150     case ARM::t2Bcc: CondOp = 1; ImmOp = 3; break;
4151
4152     default: llvm_unreachable("Unexpected instruction in cvtThumbBranches");
4153   }
4154   // first decide whether or not the branch should be conditional
4155   // by looking at it's location relative to an IT block
4156   if(inITBlock()) {
4157     // inside an IT block we cannot have any conditional branches. any
4158     // such instructions needs to be converted to unconditional form
4159     switch(Inst.getOpcode()) {
4160       case ARM::tBcc: Inst.setOpcode(ARM::tB); break;
4161       case ARM::t2Bcc: Inst.setOpcode(ARM::t2B); break;
4162     }
4163   } else {
4164     // outside IT blocks we can only have unconditional branches with AL
4165     // condition code or conditional branches with non-AL condition code
4166     unsigned Cond = static_cast<ARMOperand*>(Operands[CondOp])->getCondCode();
4167     switch(Inst.getOpcode()) {
4168       case ARM::tB:
4169       case ARM::tBcc:
4170         Inst.setOpcode(Cond == ARMCC::AL ? ARM::tB : ARM::tBcc);
4171         break;
4172       case ARM::t2B:
4173       case ARM::t2Bcc:
4174         Inst.setOpcode(Cond == ARMCC::AL ? ARM::t2B : ARM::t2Bcc);
4175         break;
4176     }
4177   }
4178
4179   // now decide on encoding size based on branch target range
4180   switch(Inst.getOpcode()) {
4181     // classify tB as either t2B or t1B based on range of immediate operand
4182     case ARM::tB: {
4183       ARMOperand* op = static_cast<ARMOperand*>(Operands[ImmOp]);
4184       if(!op->isSignedOffset<11, 1>() && isThumbTwo())
4185         Inst.setOpcode(ARM::t2B);
4186       break;
4187     }
4188     // classify tBcc as either t2Bcc or t1Bcc based on range of immediate operand
4189     case ARM::tBcc: {
4190       ARMOperand* op = static_cast<ARMOperand*>(Operands[ImmOp]);
4191       if(!op->isSignedOffset<8, 1>() && isThumbTwo())
4192         Inst.setOpcode(ARM::t2Bcc);
4193       break;
4194     }
4195   }
4196   ((ARMOperand*)Operands[ImmOp])->addImmOperands(Inst, 1);
4197   ((ARMOperand*)Operands[CondOp])->addCondCodeOperands(Inst, 2);
4198 }
4199
4200 /// Parse an ARM memory expression, return false if successful else return true
4201 /// or an error.  The first token must be a '[' when called.
4202 bool ARMAsmParser::
4203 parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4204   SMLoc S, E;
4205   assert(Parser.getTok().is(AsmToken::LBrac) &&
4206          "Token is not a Left Bracket");
4207   S = Parser.getTok().getLoc();
4208   Parser.Lex(); // Eat left bracket token.
4209
4210   const AsmToken &BaseRegTok = Parser.getTok();
4211   int BaseRegNum = tryParseRegister();
4212   if (BaseRegNum == -1)
4213     return Error(BaseRegTok.getLoc(), "register expected");
4214
4215   // The next token must either be a comma, a colon or a closing bracket.
4216   const AsmToken &Tok = Parser.getTok();
4217   if (!Tok.is(AsmToken::Colon) && !Tok.is(AsmToken::Comma) &&
4218       !Tok.is(AsmToken::RBrac))
4219     return Error(Tok.getLoc(), "malformed memory operand");
4220
4221   if (Tok.is(AsmToken::RBrac)) {
4222     E = Tok.getEndLoc();
4223     Parser.Lex(); // Eat right bracket token.
4224
4225     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0, ARM_AM::no_shift,
4226                                              0, 0, false, S, E));
4227
4228     // If there's a pre-indexing writeback marker, '!', just add it as a token
4229     // operand. It's rather odd, but syntactically valid.
4230     if (Parser.getTok().is(AsmToken::Exclaim)) {
4231       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4232       Parser.Lex(); // Eat the '!'.
4233     }
4234
4235     return false;
4236   }
4237
4238   assert((Tok.is(AsmToken::Colon) || Tok.is(AsmToken::Comma)) &&
4239          "Lost colon or comma in memory operand?!");
4240   if (Tok.is(AsmToken::Comma)) {
4241     Parser.Lex(); // Eat the comma.
4242   }
4243
4244   // If we have a ':', it's an alignment specifier.
4245   if (Parser.getTok().is(AsmToken::Colon)) {
4246     Parser.Lex(); // Eat the ':'.
4247     E = Parser.getTok().getLoc();
4248
4249     const MCExpr *Expr;
4250     if (getParser().parseExpression(Expr))
4251      return true;
4252
4253     // The expression has to be a constant. Memory references with relocations
4254     // don't come through here, as they use the <label> forms of the relevant
4255     // instructions.
4256     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4257     if (!CE)
4258       return Error (E, "constant expression expected");
4259
4260     unsigned Align = 0;
4261     switch (CE->getValue()) {
4262     default:
4263       return Error(E,
4264                    "alignment specifier must be 16, 32, 64, 128, or 256 bits");
4265     case 16:  Align = 2; break;
4266     case 32:  Align = 4; break;
4267     case 64:  Align = 8; break;
4268     case 128: Align = 16; break;
4269     case 256: Align = 32; break;
4270     }
4271
4272     // Now we should have the closing ']'
4273     if (Parser.getTok().isNot(AsmToken::RBrac))
4274       return Error(Parser.getTok().getLoc(), "']' expected");
4275     E = Parser.getTok().getEndLoc();
4276     Parser.Lex(); // Eat right bracket token.
4277
4278     // Don't worry about range checking the value here. That's handled by
4279     // the is*() predicates.
4280     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0,
4281                                              ARM_AM::no_shift, 0, Align,
4282                                              false, S, E));
4283
4284     // If there's a pre-indexing writeback marker, '!', just add it as a token
4285     // operand.
4286     if (Parser.getTok().is(AsmToken::Exclaim)) {
4287       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4288       Parser.Lex(); // Eat the '!'.
4289     }
4290
4291     return false;
4292   }
4293
4294   // If we have a '#', it's an immediate offset, else assume it's a register
4295   // offset. Be friendly and also accept a plain integer (without a leading
4296   // hash) for gas compatibility.
4297   if (Parser.getTok().is(AsmToken::Hash) ||
4298       Parser.getTok().is(AsmToken::Dollar) ||
4299       Parser.getTok().is(AsmToken::Integer)) {
4300     if (Parser.getTok().isNot(AsmToken::Integer))
4301       Parser.Lex(); // Eat '#' or '$'.
4302     E = Parser.getTok().getLoc();
4303
4304     bool isNegative = getParser().getTok().is(AsmToken::Minus);
4305     const MCExpr *Offset;
4306     if (getParser().parseExpression(Offset))
4307      return true;
4308
4309     // The expression has to be a constant. Memory references with relocations
4310     // don't come through here, as they use the <label> forms of the relevant
4311     // instructions.
4312     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4313     if (!CE)
4314       return Error (E, "constant expression expected");
4315
4316     // If the constant was #-0, represent it as INT32_MIN.
4317     int32_t Val = CE->getValue();
4318     if (isNegative && Val == 0)
4319       CE = MCConstantExpr::Create(INT32_MIN, getContext());
4320
4321     // Now we should have the closing ']'
4322     if (Parser.getTok().isNot(AsmToken::RBrac))
4323       return Error(Parser.getTok().getLoc(), "']' expected");
4324     E = Parser.getTok().getEndLoc();
4325     Parser.Lex(); // Eat right bracket token.
4326
4327     // Don't worry about range checking the value here. That's handled by
4328     // the is*() predicates.
4329     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, CE, 0,
4330                                              ARM_AM::no_shift, 0, 0,
4331                                              false, S, E));
4332
4333     // If there's a pre-indexing writeback marker, '!', just add it as a token
4334     // operand.
4335     if (Parser.getTok().is(AsmToken::Exclaim)) {
4336       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4337       Parser.Lex(); // Eat the '!'.
4338     }
4339
4340     return false;
4341   }
4342
4343   // The register offset is optionally preceded by a '+' or '-'
4344   bool isNegative = false;
4345   if (Parser.getTok().is(AsmToken::Minus)) {
4346     isNegative = true;
4347     Parser.Lex(); // Eat the '-'.
4348   } else if (Parser.getTok().is(AsmToken::Plus)) {
4349     // Nothing to do.
4350     Parser.Lex(); // Eat the '+'.
4351   }
4352
4353   E = Parser.getTok().getLoc();
4354   int OffsetRegNum = tryParseRegister();
4355   if (OffsetRegNum == -1)
4356     return Error(E, "register expected");
4357
4358   // If there's a shift operator, handle it.
4359   ARM_AM::ShiftOpc ShiftType = ARM_AM::no_shift;
4360   unsigned ShiftImm = 0;
4361   if (Parser.getTok().is(AsmToken::Comma)) {
4362     Parser.Lex(); // Eat the ','.
4363     if (parseMemRegOffsetShift(ShiftType, ShiftImm))
4364       return true;
4365   }
4366
4367   // Now we should have the closing ']'
4368   if (Parser.getTok().isNot(AsmToken::RBrac))
4369     return Error(Parser.getTok().getLoc(), "']' expected");
4370   E = Parser.getTok().getEndLoc();
4371   Parser.Lex(); // Eat right bracket token.
4372
4373   Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, OffsetRegNum,
4374                                            ShiftType, ShiftImm, 0, isNegative,
4375                                            S, E));
4376
4377   // If there's a pre-indexing writeback marker, '!', just add it as a token
4378   // operand.
4379   if (Parser.getTok().is(AsmToken::Exclaim)) {
4380     Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4381     Parser.Lex(); // Eat the '!'.
4382   }
4383
4384   return false;
4385 }
4386
4387 /// parseMemRegOffsetShift - one of these two:
4388 ///   ( lsl | lsr | asr | ror ) , # shift_amount
4389 ///   rrx
4390 /// return true if it parses a shift otherwise it returns false.
4391 bool ARMAsmParser::parseMemRegOffsetShift(ARM_AM::ShiftOpc &St,
4392                                           unsigned &Amount) {
4393   SMLoc Loc = Parser.getTok().getLoc();
4394   const AsmToken &Tok = Parser.getTok();
4395   if (Tok.isNot(AsmToken::Identifier))
4396     return true;
4397   StringRef ShiftName = Tok.getString();
4398   if (ShiftName == "lsl" || ShiftName == "LSL" ||
4399       ShiftName == "asl" || ShiftName == "ASL")
4400     St = ARM_AM::lsl;
4401   else if (ShiftName == "lsr" || ShiftName == "LSR")
4402     St = ARM_AM::lsr;
4403   else if (ShiftName == "asr" || ShiftName == "ASR")
4404     St = ARM_AM::asr;
4405   else if (ShiftName == "ror" || ShiftName == "ROR")
4406     St = ARM_AM::ror;
4407   else if (ShiftName == "rrx" || ShiftName == "RRX")
4408     St = ARM_AM::rrx;
4409   else
4410     return Error(Loc, "illegal shift operator");
4411   Parser.Lex(); // Eat shift type token.
4412
4413   // rrx stands alone.
4414   Amount = 0;
4415   if (St != ARM_AM::rrx) {
4416     Loc = Parser.getTok().getLoc();
4417     // A '#' and a shift amount.
4418     const AsmToken &HashTok = Parser.getTok();
4419     if (HashTok.isNot(AsmToken::Hash) &&
4420         HashTok.isNot(AsmToken::Dollar))
4421       return Error(HashTok.getLoc(), "'#' expected");
4422     Parser.Lex(); // Eat hash token.
4423
4424     const MCExpr *Expr;
4425     if (getParser().parseExpression(Expr))
4426       return true;
4427     // Range check the immediate.
4428     // lsl, ror: 0 <= imm <= 31
4429     // lsr, asr: 0 <= imm <= 32
4430     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4431     if (!CE)
4432       return Error(Loc, "shift amount must be an immediate");
4433     int64_t Imm = CE->getValue();
4434     if (Imm < 0 ||
4435         ((St == ARM_AM::lsl || St == ARM_AM::ror) && Imm > 31) ||
4436         ((St == ARM_AM::lsr || St == ARM_AM::asr) && Imm > 32))
4437       return Error(Loc, "immediate shift value out of range");
4438     // If <ShiftTy> #0, turn it into a no_shift.
4439     if (Imm == 0)
4440       St = ARM_AM::lsl;
4441     // For consistency, treat lsr #32 and asr #32 as having immediate value 0.
4442     if (Imm == 32)
4443       Imm = 0;
4444     Amount = Imm;
4445   }
4446
4447   return false;
4448 }
4449
4450 /// parseFPImm - A floating point immediate expression operand.
4451 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4452 parseFPImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4453   // Anything that can accept a floating point constant as an operand
4454   // needs to go through here, as the regular parseExpression is
4455   // integer only.
4456   //
4457   // This routine still creates a generic Immediate operand, containing
4458   // a bitcast of the 64-bit floating point value. The various operands
4459   // that accept floats can check whether the value is valid for them
4460   // via the standard is*() predicates.
4461
4462   SMLoc S = Parser.getTok().getLoc();
4463
4464   if (Parser.getTok().isNot(AsmToken::Hash) &&
4465       Parser.getTok().isNot(AsmToken::Dollar))
4466     return MatchOperand_NoMatch;
4467
4468   // Disambiguate the VMOV forms that can accept an FP immediate.
4469   // vmov.f32 <sreg>, #imm
4470   // vmov.f64 <dreg>, #imm
4471   // vmov.f32 <dreg>, #imm  @ vector f32x2
4472   // vmov.f32 <qreg>, #imm  @ vector f32x4
4473   //
4474   // There are also the NEON VMOV instructions which expect an
4475   // integer constant. Make sure we don't try to parse an FPImm
4476   // for these:
4477   // vmov.i{8|16|32|64} <dreg|qreg>, #imm
4478   ARMOperand *TyOp = static_cast<ARMOperand*>(Operands[2]);
4479   if (!TyOp->isToken() || (TyOp->getToken() != ".f32" &&
4480                            TyOp->getToken() != ".f64"))
4481     return MatchOperand_NoMatch;
4482
4483   Parser.Lex(); // Eat '#' or '$'.
4484
4485   // Handle negation, as that still comes through as a separate token.
4486   bool isNegative = false;
4487   if (Parser.getTok().is(AsmToken::Minus)) {
4488     isNegative = true;
4489     Parser.Lex();
4490   }
4491   const AsmToken &Tok = Parser.getTok();
4492   SMLoc Loc = Tok.getLoc();
4493   if (Tok.is(AsmToken::Real)) {
4494     APFloat RealVal(APFloat::IEEEsingle, Tok.getString());
4495     uint64_t IntVal = RealVal.bitcastToAPInt().getZExtValue();
4496     // If we had a '-' in front, toggle the sign bit.
4497     IntVal ^= (uint64_t)isNegative << 31;
4498     Parser.Lex(); // Eat the token.
4499     Operands.push_back(ARMOperand::CreateImm(
4500           MCConstantExpr::Create(IntVal, getContext()),
4501           S, Parser.getTok().getLoc()));
4502     return MatchOperand_Success;
4503   }
4504   // Also handle plain integers. Instructions which allow floating point
4505   // immediates also allow a raw encoded 8-bit value.
4506   if (Tok.is(AsmToken::Integer)) {
4507     int64_t Val = Tok.getIntVal();
4508     Parser.Lex(); // Eat the token.
4509     if (Val > 255 || Val < 0) {
4510       Error(Loc, "encoded floating point value out of range");
4511       return MatchOperand_ParseFail;
4512     }
4513     double RealVal = ARM_AM::getFPImmFloat(Val);
4514     Val = APFloat(APFloat::IEEEdouble, RealVal).bitcastToAPInt().getZExtValue();
4515     Operands.push_back(ARMOperand::CreateImm(
4516         MCConstantExpr::Create(Val, getContext()), S,
4517         Parser.getTok().getLoc()));
4518     return MatchOperand_Success;
4519   }
4520
4521   Error(Loc, "invalid floating point immediate");
4522   return MatchOperand_ParseFail;
4523 }
4524
4525 /// Parse a arm instruction operand.  For now this parses the operand regardless
4526 /// of the mnemonic.
4527 bool ARMAsmParser::parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands,
4528                                 StringRef Mnemonic) {
4529   SMLoc S, E;
4530
4531   // Check if the current operand has a custom associated parser, if so, try to
4532   // custom parse the operand, or fallback to the general approach.
4533   OperandMatchResultTy ResTy = MatchOperandParserImpl(Operands, Mnemonic);
4534   if (ResTy == MatchOperand_Success)
4535     return false;
4536   // If there wasn't a custom match, try the generic matcher below. Otherwise,
4537   // there was a match, but an error occurred, in which case, just return that
4538   // the operand parsing failed.
4539   if (ResTy == MatchOperand_ParseFail)
4540     return true;
4541
4542   switch (getLexer().getKind()) {
4543   default:
4544     Error(Parser.getTok().getLoc(), "unexpected token in operand");
4545     return true;
4546   case AsmToken::Identifier: {
4547     // If we've seen a branch mnemonic, the next operand must be a label.  This
4548     // is true even if the label is a register name.  So "br r1" means branch to
4549     // label "r1".
4550     bool ExpectLabel = Mnemonic == "b" || Mnemonic == "bl";
4551     if (!ExpectLabel) {
4552       if (!tryParseRegisterWithWriteBack(Operands))
4553         return false;
4554       int Res = tryParseShiftRegister(Operands);
4555       if (Res == 0) // success
4556         return false;
4557       else if (Res == -1) // irrecoverable error
4558         return true;
4559       // If this is VMRS, check for the apsr_nzcv operand.
4560       if (Mnemonic == "vmrs" &&
4561           Parser.getTok().getString().equals_lower("apsr_nzcv")) {
4562         S = Parser.getTok().getLoc();
4563         Parser.Lex();
4564         Operands.push_back(ARMOperand::CreateToken("APSR_nzcv", S));
4565         return false;
4566       }
4567     }
4568
4569     // Fall though for the Identifier case that is not a register or a
4570     // special name.
4571   }
4572   case AsmToken::LParen:  // parenthesized expressions like (_strcmp-4)
4573   case AsmToken::Integer: // things like 1f and 2b as a branch targets
4574   case AsmToken::String:  // quoted label names.
4575   case AsmToken::Dot: {   // . as a branch target
4576     // This was not a register so parse other operands that start with an
4577     // identifier (like labels) as expressions and create them as immediates.
4578     const MCExpr *IdVal;
4579     S = Parser.getTok().getLoc();
4580     if (getParser().parseExpression(IdVal))
4581       return true;
4582     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4583     Operands.push_back(ARMOperand::CreateImm(IdVal, S, E));
4584     return false;
4585   }
4586   case AsmToken::LBrac:
4587     return parseMemory(Operands);
4588   case AsmToken::LCurly:
4589     return parseRegisterList(Operands);
4590   case AsmToken::Dollar:
4591   case AsmToken::Hash: {
4592     // #42 -> immediate.
4593     S = Parser.getTok().getLoc();
4594     Parser.Lex();
4595
4596     if (Parser.getTok().isNot(AsmToken::Colon)) {
4597       bool isNegative = Parser.getTok().is(AsmToken::Minus);
4598       const MCExpr *ImmVal;
4599       if (getParser().parseExpression(ImmVal))
4600         return true;
4601       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ImmVal);
4602       if (CE) {
4603         int32_t Val = CE->getValue();
4604         if (isNegative && Val == 0)
4605           ImmVal = MCConstantExpr::Create(INT32_MIN, getContext());
4606       }
4607       E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4608       Operands.push_back(ARMOperand::CreateImm(ImmVal, S, E));
4609
4610       // There can be a trailing '!' on operands that we want as a separate
4611       // '!' Token operand. Handle that here. For example, the compatibilty
4612       // alias for 'srsdb sp!, #imm' is 'srsdb #imm!'.
4613       if (Parser.getTok().is(AsmToken::Exclaim)) {
4614         Operands.push_back(ARMOperand::CreateToken(Parser.getTok().getString(),
4615                                                    Parser.getTok().getLoc()));
4616         Parser.Lex(); // Eat exclaim token
4617       }
4618       return false;
4619     }
4620     // w/ a ':' after the '#', it's just like a plain ':'.
4621     // FALLTHROUGH
4622   }
4623   case AsmToken::Colon: {
4624     // ":lower16:" and ":upper16:" expression prefixes
4625     // FIXME: Check it's an expression prefix,
4626     // e.g. (FOO - :lower16:BAR) isn't legal.
4627     ARMMCExpr::VariantKind RefKind;
4628     if (parsePrefix(RefKind))
4629       return true;
4630
4631     const MCExpr *SubExprVal;
4632     if (getParser().parseExpression(SubExprVal))
4633       return true;
4634
4635     const MCExpr *ExprVal = ARMMCExpr::Create(RefKind, SubExprVal,
4636                                               getContext());
4637     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4638     Operands.push_back(ARMOperand::CreateImm(ExprVal, S, E));
4639     return false;
4640   }
4641   }
4642 }
4643
4644 // parsePrefix - Parse ARM 16-bit relocations expression prefix, i.e.
4645 //  :lower16: and :upper16:.
4646 bool ARMAsmParser::parsePrefix(ARMMCExpr::VariantKind &RefKind) {
4647   RefKind = ARMMCExpr::VK_ARM_None;
4648
4649   // :lower16: and :upper16: modifiers
4650   assert(getLexer().is(AsmToken::Colon) && "expected a :");
4651   Parser.Lex(); // Eat ':'
4652
4653   if (getLexer().isNot(AsmToken::Identifier)) {
4654     Error(Parser.getTok().getLoc(), "expected prefix identifier in operand");
4655     return true;
4656   }
4657
4658   StringRef IDVal = Parser.getTok().getIdentifier();
4659   if (IDVal == "lower16") {
4660     RefKind = ARMMCExpr::VK_ARM_LO16;
4661   } else if (IDVal == "upper16") {
4662     RefKind = ARMMCExpr::VK_ARM_HI16;
4663   } else {
4664     Error(Parser.getTok().getLoc(), "unexpected prefix in operand");
4665     return true;
4666   }
4667   Parser.Lex();
4668
4669   if (getLexer().isNot(AsmToken::Colon)) {
4670     Error(Parser.getTok().getLoc(), "unexpected token after prefix");
4671     return true;
4672   }
4673   Parser.Lex(); // Eat the last ':'
4674   return false;
4675 }
4676
4677 /// \brief Given a mnemonic, split out possible predication code and carry
4678 /// setting letters to form a canonical mnemonic and flags.
4679 //
4680 // FIXME: Would be nice to autogen this.
4681 // FIXME: This is a bit of a maze of special cases.
4682 StringRef ARMAsmParser::splitMnemonic(StringRef Mnemonic,
4683                                       unsigned &PredicationCode,
4684                                       bool &CarrySetting,
4685                                       unsigned &ProcessorIMod,
4686                                       StringRef &ITMask) {
4687   PredicationCode = ARMCC::AL;
4688   CarrySetting = false;
4689   ProcessorIMod = 0;
4690
4691   // Ignore some mnemonics we know aren't predicated forms.
4692   //
4693   // FIXME: Would be nice to autogen this.
4694   if ((Mnemonic == "movs" && isThumb()) ||
4695       Mnemonic == "teq"   || Mnemonic == "vceq"   || Mnemonic == "svc"   ||
4696       Mnemonic == "mls"   || Mnemonic == "smmls"  || Mnemonic == "vcls"  ||
4697       Mnemonic == "vmls"  || Mnemonic == "vnmls"  || Mnemonic == "vacge" ||
4698       Mnemonic == "vcge"  || Mnemonic == "vclt"   || Mnemonic == "vacgt" ||
4699       Mnemonic == "vaclt" || Mnemonic == "vacle"  || Mnemonic == "hlt" ||
4700       Mnemonic == "vcgt"  || Mnemonic == "vcle"   || Mnemonic == "smlal" ||
4701       Mnemonic == "umaal" || Mnemonic == "umlal"  || Mnemonic == "vabal" ||
4702       Mnemonic == "vmlal" || Mnemonic == "vpadal" || Mnemonic == "vqdmlal" ||
4703       Mnemonic == "fmuls" || Mnemonic == "vmaxnm" || Mnemonic == "vminnm" ||
4704       Mnemonic == "vcvta" || Mnemonic == "vcvtn"  || Mnemonic == "vcvtp" ||
4705       Mnemonic == "vcvtm" || Mnemonic == "vrinta" || Mnemonic == "vrintn" ||
4706       Mnemonic == "vrintp" || Mnemonic == "vrintm" || Mnemonic.startswith("vsel"))
4707     return Mnemonic;
4708
4709   // First, split out any predication code. Ignore mnemonics we know aren't
4710   // predicated but do have a carry-set and so weren't caught above.
4711   if (Mnemonic != "adcs" && Mnemonic != "bics" && Mnemonic != "movs" &&
4712       Mnemonic != "muls" && Mnemonic != "smlals" && Mnemonic != "smulls" &&
4713       Mnemonic != "umlals" && Mnemonic != "umulls" && Mnemonic != "lsls" &&
4714       Mnemonic != "sbcs" && Mnemonic != "rscs") {
4715     unsigned CC = StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2))
4716       .Case("eq", ARMCC::EQ)
4717       .Case("ne", ARMCC::NE)
4718       .Case("hs", ARMCC::HS)
4719       .Case("cs", ARMCC::HS)
4720       .Case("lo", ARMCC::LO)
4721       .Case("cc", ARMCC::LO)
4722       .Case("mi", ARMCC::MI)
4723       .Case("pl", ARMCC::PL)
4724       .Case("vs", ARMCC::VS)
4725       .Case("vc", ARMCC::VC)
4726       .Case("hi", ARMCC::HI)
4727       .Case("ls", ARMCC::LS)
4728       .Case("ge", ARMCC::GE)
4729       .Case("lt", ARMCC::LT)
4730       .Case("gt", ARMCC::GT)
4731       .Case("le", ARMCC::LE)
4732       .Case("al", ARMCC::AL)
4733       .Default(~0U);
4734     if (CC != ~0U) {
4735       Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 2);
4736       PredicationCode = CC;
4737     }
4738   }
4739
4740   // Next, determine if we have a carry setting bit. We explicitly ignore all
4741   // the instructions we know end in 's'.
4742   if (Mnemonic.endswith("s") &&
4743       !(Mnemonic == "cps" || Mnemonic == "mls" ||
4744         Mnemonic == "mrs" || Mnemonic == "smmls" || Mnemonic == "vabs" ||
4745         Mnemonic == "vcls" || Mnemonic == "vmls" || Mnemonic == "vmrs" ||
4746         Mnemonic == "vnmls" || Mnemonic == "vqabs" || Mnemonic == "vrecps" ||
4747         Mnemonic == "vrsqrts" || Mnemonic == "srs" || Mnemonic == "flds" ||
4748         Mnemonic == "fmrs" || Mnemonic == "fsqrts" || Mnemonic == "fsubs" ||
4749         Mnemonic == "fsts" || Mnemonic == "fcpys" || Mnemonic == "fdivs" ||
4750         Mnemonic == "fmuls" || Mnemonic == "fcmps" || Mnemonic == "fcmpzs" ||
4751         Mnemonic == "vfms" || Mnemonic == "vfnms" ||
4752         (Mnemonic == "movs" && isThumb()))) {
4753     Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 1);
4754     CarrySetting = true;
4755   }
4756
4757   // The "cps" instruction can have a interrupt mode operand which is glued into
4758   // the mnemonic. Check if this is the case, split it and parse the imod op
4759   if (Mnemonic.startswith("cps")) {
4760     // Split out any imod code.
4761     unsigned IMod =
4762       StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2, 2))
4763       .Case("ie", ARM_PROC::IE)
4764       .Case("id", ARM_PROC::ID)
4765       .Default(~0U);
4766     if (IMod != ~0U) {
4767       Mnemonic = Mnemonic.slice(0, Mnemonic.size()-2);
4768       ProcessorIMod = IMod;
4769     }
4770   }
4771
4772   // The "it" instruction has the condition mask on the end of the mnemonic.
4773   if (Mnemonic.startswith("it")) {
4774     ITMask = Mnemonic.slice(2, Mnemonic.size());
4775     Mnemonic = Mnemonic.slice(0, 2);
4776   }
4777
4778   return Mnemonic;
4779 }
4780
4781 /// \brief Given a canonical mnemonic, determine if the instruction ever allows
4782 /// inclusion of carry set or predication code operands.
4783 //
4784 // FIXME: It would be nice to autogen this.
4785 void ARMAsmParser::
4786 getMnemonicAcceptInfo(StringRef Mnemonic, bool &CanAcceptCarrySet,
4787                       bool &CanAcceptPredicationCode) {
4788   if (Mnemonic == "and" || Mnemonic == "lsl" || Mnemonic == "lsr" ||
4789       Mnemonic == "rrx" || Mnemonic == "ror" || Mnemonic == "sub" ||
4790       Mnemonic == "add" || Mnemonic == "adc" ||
4791       Mnemonic == "mul" || Mnemonic == "bic" || Mnemonic == "asr" ||
4792       Mnemonic == "orr" || Mnemonic == "mvn" ||
4793       Mnemonic == "rsb" || Mnemonic == "rsc" || Mnemonic == "orn" ||
4794       Mnemonic == "sbc" || Mnemonic == "eor" || Mnemonic == "neg" ||
4795       Mnemonic == "vfm" || Mnemonic == "vfnm" ||
4796       (!isThumb() && (Mnemonic == "smull" || Mnemonic == "mov" ||
4797                       Mnemonic == "mla" || Mnemonic == "smlal" ||
4798                       Mnemonic == "umlal" || Mnemonic == "umull"))) {
4799     CanAcceptCarrySet = true;
4800   } else
4801     CanAcceptCarrySet = false;
4802
4803   if (Mnemonic == "bkpt" || Mnemonic == "cbnz" || Mnemonic == "setend" ||
4804       Mnemonic == "cps" ||  Mnemonic == "it" ||  Mnemonic == "cbz" ||
4805       Mnemonic == "trap" || Mnemonic == "hlt" ||
4806       Mnemonic.startswith("cps") || Mnemonic.startswith("vsel") ||
4807       Mnemonic == "vmaxnm" || Mnemonic == "vminnm" || Mnemonic == "vcvta" ||
4808       Mnemonic == "vcvtn" || Mnemonic == "vcvtp" || Mnemonic == "vcvtm" ||
4809       Mnemonic == "vrinta" || Mnemonic == "vrintn" || Mnemonic == "vrintp" ||
4810       Mnemonic == "vrintm") {
4811     // These mnemonics are never predicable
4812     CanAcceptPredicationCode = false;
4813   } else if (!isThumb()) {
4814     // Some instructions are only predicable in Thumb mode
4815     CanAcceptPredicationCode
4816       = Mnemonic != "cdp2" && Mnemonic != "clrex" && Mnemonic != "mcr2" &&
4817         Mnemonic != "mcrr2" && Mnemonic != "mrc2" && Mnemonic != "mrrc2" &&
4818         Mnemonic != "dmb" && Mnemonic != "dsb" && Mnemonic != "isb" &&
4819         Mnemonic != "pld" && Mnemonic != "pli" && Mnemonic != "pldw" &&
4820         Mnemonic != "ldc2" && Mnemonic != "ldc2l" &&
4821         Mnemonic != "stc2" && Mnemonic != "stc2l" &&
4822         !Mnemonic.startswith("rfe") && !Mnemonic.startswith("srs");
4823   } else if (isThumbOne()) {
4824     CanAcceptPredicationCode = Mnemonic != "nop" && Mnemonic != "movs";
4825   } else
4826     CanAcceptPredicationCode = true;
4827 }
4828
4829 bool ARMAsmParser::shouldOmitCCOutOperand(StringRef Mnemonic,
4830                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4831   // FIXME: This is all horribly hacky. We really need a better way to deal
4832   // with optional operands like this in the matcher table.
4833
4834   // The 'mov' mnemonic is special. One variant has a cc_out operand, while
4835   // another does not. Specifically, the MOVW instruction does not. So we
4836   // special case it here and remove the defaulted (non-setting) cc_out
4837   // operand if that's the instruction we're trying to match.
4838   //
4839   // We do this as post-processing of the explicit operands rather than just
4840   // conditionally adding the cc_out in the first place because we need
4841   // to check the type of the parsed immediate operand.
4842   if (Mnemonic == "mov" && Operands.size() > 4 && !isThumb() &&
4843       !static_cast<ARMOperand*>(Operands[4])->isARMSOImm() &&
4844       static_cast<ARMOperand*>(Operands[4])->isImm0_65535Expr() &&
4845       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
4846     return true;
4847
4848   // Register-register 'add' for thumb does not have a cc_out operand
4849   // when there are only two register operands.
4850   if (isThumb() && Mnemonic == "add" && Operands.size() == 5 &&
4851       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4852       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4853       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
4854     return true;
4855   // Register-register 'add' for thumb does not have a cc_out operand
4856   // when it's an ADD Rdm, SP, {Rdm|#imm0_255} instruction. We do
4857   // have to check the immediate range here since Thumb2 has a variant
4858   // that can handle a different range and has a cc_out operand.
4859   if (((isThumb() && Mnemonic == "add") ||
4860        (isThumbTwo() && Mnemonic == "sub")) &&
4861       Operands.size() == 6 &&
4862       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4863       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4864       static_cast<ARMOperand*>(Operands[4])->getReg() == ARM::SP &&
4865       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4866       ((Mnemonic == "add" &&static_cast<ARMOperand*>(Operands[5])->isReg()) ||
4867        static_cast<ARMOperand*>(Operands[5])->isImm0_1020s4()))
4868     return true;
4869   // For Thumb2, add/sub immediate does not have a cc_out operand for the
4870   // imm0_4095 variant. That's the least-preferred variant when
4871   // selecting via the generic "add" mnemonic, so to know that we
4872   // should remove the cc_out operand, we have to explicitly check that
4873   // it's not one of the other variants. Ugh.
4874   if (isThumbTwo() && (Mnemonic == "add" || Mnemonic == "sub") &&
4875       Operands.size() == 6 &&
4876       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4877       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4878       static_cast<ARMOperand*>(Operands[5])->isImm()) {
4879     // Nest conditions rather than one big 'if' statement for readability.
4880     //
4881     // If both registers are low, we're in an IT block, and the immediate is
4882     // in range, we should use encoding T1 instead, which has a cc_out.
4883     if (inITBlock() &&
4884         isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) &&
4885         isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) &&
4886         static_cast<ARMOperand*>(Operands[5])->isImm0_7())
4887       return false;
4888     // Check against T3. If the second register is the PC, this is an
4889     // alternate form of ADR, which uses encoding T4, so check for that too.
4890     if (static_cast<ARMOperand*>(Operands[4])->getReg() != ARM::PC &&
4891         static_cast<ARMOperand*>(Operands[5])->isT2SOImm())
4892       return false;
4893
4894     // Otherwise, we use encoding T4, which does not have a cc_out
4895     // operand.
4896     return true;
4897   }
4898
4899   // The thumb2 multiply instruction doesn't have a CCOut register, so
4900   // if we have a "mul" mnemonic in Thumb mode, check if we'll be able to
4901   // use the 16-bit encoding or not.
4902   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 6 &&
4903       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4904       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4905       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4906       static_cast<ARMOperand*>(Operands[5])->isReg() &&
4907       // If the registers aren't low regs, the destination reg isn't the
4908       // same as one of the source regs, or the cc_out operand is zero
4909       // outside of an IT block, we have to use the 32-bit encoding, so
4910       // remove the cc_out operand.
4911       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4912        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
4913        !isARMLowRegister(static_cast<ARMOperand*>(Operands[5])->getReg()) ||
4914        !inITBlock() ||
4915        (static_cast<ARMOperand*>(Operands[3])->getReg() !=
4916         static_cast<ARMOperand*>(Operands[5])->getReg() &&
4917         static_cast<ARMOperand*>(Operands[3])->getReg() !=
4918         static_cast<ARMOperand*>(Operands[4])->getReg())))
4919     return true;
4920
4921   // Also check the 'mul' syntax variant that doesn't specify an explicit
4922   // destination register.
4923   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 5 &&
4924       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4925       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4926       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4927       // If the registers aren't low regs  or the cc_out operand is zero
4928       // outside of an IT block, we have to use the 32-bit encoding, so
4929       // remove the cc_out operand.
4930       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4931        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
4932        !inITBlock()))
4933     return true;
4934
4935
4936
4937   // Register-register 'add/sub' for thumb does not have a cc_out operand
4938   // when it's an ADD/SUB SP, #imm. Be lenient on count since there's also
4939   // the "add/sub SP, SP, #imm" version. If the follow-up operands aren't
4940   // right, this will result in better diagnostics (which operand is off)
4941   // anyway.
4942   if (isThumb() && (Mnemonic == "add" || Mnemonic == "sub") &&
4943       (Operands.size() == 5 || Operands.size() == 6) &&
4944       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4945       static_cast<ARMOperand*>(Operands[3])->getReg() == ARM::SP &&
4946       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4947       (static_cast<ARMOperand*>(Operands[4])->isImm() ||
4948        (Operands.size() == 6 &&
4949         static_cast<ARMOperand*>(Operands[5])->isImm())))
4950     return true;
4951
4952   return false;
4953 }
4954
4955 bool ARMAsmParser::shouldOmitPredicateOperand(
4956     StringRef Mnemonic, SmallVectorImpl<MCParsedAsmOperand *> &Operands) {
4957   // VRINT{Z, R, X} have a predicate operand in VFP, but not in NEON
4958   unsigned RegIdx = 3;
4959   if ((Mnemonic == "vrintz" || Mnemonic == "vrintx" || Mnemonic == "vrintr") &&
4960       static_cast<ARMOperand *>(Operands[2])->getToken() == ".f32") {
4961     if (static_cast<ARMOperand *>(Operands[3])->isToken() &&
4962         static_cast<ARMOperand *>(Operands[3])->getToken() == ".f32")
4963       RegIdx = 4;
4964
4965     if (static_cast<ARMOperand *>(Operands[RegIdx])->isReg() &&
4966         (ARMMCRegisterClasses[ARM::DPRRegClassID]
4967              .contains(static_cast<ARMOperand *>(Operands[RegIdx])->getReg()) ||
4968          ARMMCRegisterClasses[ARM::QPRRegClassID]
4969              .contains(static_cast<ARMOperand *>(Operands[RegIdx])->getReg())))
4970       return true;
4971   }
4972   return false;
4973 }
4974
4975 bool ARMAsmParser::isDeprecated(MCInst &Inst, StringRef &Info) {
4976   if (hasV8Ops() && Inst.getOpcode() == ARM::SETEND) {
4977     Info = "armv8";
4978     return true;
4979   }
4980   return false;
4981 }
4982
4983 static bool isDataTypeToken(StringRef Tok) {
4984   return Tok == ".8" || Tok == ".16" || Tok == ".32" || Tok == ".64" ||
4985     Tok == ".i8" || Tok == ".i16" || Tok == ".i32" || Tok == ".i64" ||
4986     Tok == ".u8" || Tok == ".u16" || Tok == ".u32" || Tok == ".u64" ||
4987     Tok == ".s8" || Tok == ".s16" || Tok == ".s32" || Tok == ".s64" ||
4988     Tok == ".p8" || Tok == ".p16" || Tok == ".f32" || Tok == ".f64" ||
4989     Tok == ".f" || Tok == ".d";
4990 }
4991
4992 // FIXME: This bit should probably be handled via an explicit match class
4993 // in the .td files that matches the suffix instead of having it be
4994 // a literal string token the way it is now.
4995 static bool doesIgnoreDataTypeSuffix(StringRef Mnemonic, StringRef DT) {
4996   return Mnemonic.startswith("vldm") || Mnemonic.startswith("vstm");
4997 }
4998 static void applyMnemonicAliases(StringRef &Mnemonic, unsigned Features,
4999                                  unsigned VariantID);
5000 /// Parse an arm instruction mnemonic followed by its operands.
5001 bool ARMAsmParser::ParseInstruction(ParseInstructionInfo &Info, StringRef Name,
5002                                     SMLoc NameLoc,
5003                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5004   // Apply mnemonic aliases before doing anything else, as the destination
5005   // mnemnonic may include suffices and we want to handle them normally.
5006   // The generic tblgen'erated code does this later, at the start of
5007   // MatchInstructionImpl(), but that's too late for aliases that include
5008   // any sort of suffix.
5009   unsigned AvailableFeatures = getAvailableFeatures();
5010   unsigned AssemblerDialect = getParser().getAssemblerDialect();
5011   applyMnemonicAliases(Name, AvailableFeatures, AssemblerDialect);
5012
5013   // First check for the ARM-specific .req directive.
5014   if (Parser.getTok().is(AsmToken::Identifier) &&
5015       Parser.getTok().getIdentifier() == ".req") {
5016     parseDirectiveReq(Name, NameLoc);
5017     // We always return 'error' for this, as we're done with this
5018     // statement and don't need to match the 'instruction."
5019     return true;
5020   }
5021
5022   // Create the leading tokens for the mnemonic, split by '.' characters.
5023   size_t Start = 0, Next = Name.find('.');
5024   StringRef Mnemonic = Name.slice(Start, Next);
5025
5026   // Split out the predication code and carry setting flag from the mnemonic.
5027   unsigned PredicationCode;
5028   unsigned ProcessorIMod;
5029   bool CarrySetting;
5030   StringRef ITMask;
5031   Mnemonic = splitMnemonic(Mnemonic, PredicationCode, CarrySetting,
5032                            ProcessorIMod, ITMask);
5033
5034   // In Thumb1, only the branch (B) instruction can be predicated.
5035   if (isThumbOne() && PredicationCode != ARMCC::AL && Mnemonic != "b") {
5036     Parser.eatToEndOfStatement();
5037     return Error(NameLoc, "conditional execution not supported in Thumb1");
5038   }
5039
5040   Operands.push_back(ARMOperand::CreateToken(Mnemonic, NameLoc));
5041
5042   // Handle the IT instruction ITMask. Convert it to a bitmask. This
5043   // is the mask as it will be for the IT encoding if the conditional
5044   // encoding has a '1' as it's bit0 (i.e. 't' ==> '1'). In the case
5045   // where the conditional bit0 is zero, the instruction post-processing
5046   // will adjust the mask accordingly.
5047   if (Mnemonic == "it") {
5048     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + 2);
5049     if (ITMask.size() > 3) {
5050       Parser.eatToEndOfStatement();
5051       return Error(Loc, "too many conditions on IT instruction");
5052     }
5053     unsigned Mask = 8;
5054     for (unsigned i = ITMask.size(); i != 0; --i) {
5055       char pos = ITMask[i - 1];
5056       if (pos != 't' && pos != 'e') {
5057         Parser.eatToEndOfStatement();
5058         return Error(Loc, "illegal IT block condition mask '" + ITMask + "'");
5059       }
5060       Mask >>= 1;
5061       if (ITMask[i - 1] == 't')
5062         Mask |= 8;
5063     }
5064     Operands.push_back(ARMOperand::CreateITMask(Mask, Loc));
5065   }
5066
5067   // FIXME: This is all a pretty gross hack. We should automatically handle
5068   // optional operands like this via tblgen.
5069
5070   // Next, add the CCOut and ConditionCode operands, if needed.
5071   //
5072   // For mnemonics which can ever incorporate a carry setting bit or predication
5073   // code, our matching model involves us always generating CCOut and
5074   // ConditionCode operands to match the mnemonic "as written" and then we let
5075   // the matcher deal with finding the right instruction or generating an
5076   // appropriate error.
5077   bool CanAcceptCarrySet, CanAcceptPredicationCode;
5078   getMnemonicAcceptInfo(Mnemonic, CanAcceptCarrySet, CanAcceptPredicationCode);
5079
5080   // If we had a carry-set on an instruction that can't do that, issue an
5081   // error.
5082   if (!CanAcceptCarrySet && CarrySetting) {
5083     Parser.eatToEndOfStatement();
5084     return Error(NameLoc, "instruction '" + Mnemonic +
5085                  "' can not set flags, but 's' suffix specified");
5086   }
5087   // If we had a predication code on an instruction that can't do that, issue an
5088   // error.
5089   if (!CanAcceptPredicationCode && PredicationCode != ARMCC::AL) {
5090     Parser.eatToEndOfStatement();
5091     return Error(NameLoc, "instruction '" + Mnemonic +
5092                  "' is not predicable, but condition code specified");
5093   }
5094
5095   // Add the carry setting operand, if necessary.
5096   if (CanAcceptCarrySet) {
5097     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size());
5098     Operands.push_back(ARMOperand::CreateCCOut(CarrySetting ? ARM::CPSR : 0,
5099                                                Loc));
5100   }
5101
5102   // Add the predication code operand, if necessary.
5103   if (CanAcceptPredicationCode) {
5104     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size() +
5105                                       CarrySetting);
5106     Operands.push_back(ARMOperand::CreateCondCode(
5107                          ARMCC::CondCodes(PredicationCode), Loc));
5108   }
5109
5110   // Add the processor imod operand, if necessary.
5111   if (ProcessorIMod) {
5112     Operands.push_back(ARMOperand::CreateImm(
5113           MCConstantExpr::Create(ProcessorIMod, getContext()),
5114                                  NameLoc, NameLoc));
5115   }
5116
5117   // Add the remaining tokens in the mnemonic.
5118   while (Next != StringRef::npos) {
5119     Start = Next;
5120     Next = Name.find('.', Start + 1);
5121     StringRef ExtraToken = Name.slice(Start, Next);
5122
5123     // Some NEON instructions have an optional datatype suffix that is
5124     // completely ignored. Check for that.
5125     if (isDataTypeToken(ExtraToken) &&
5126         doesIgnoreDataTypeSuffix(Mnemonic, ExtraToken))
5127       continue;
5128
5129     // For for ARM mode generate an error if the .n qualifier is used.
5130     if (ExtraToken == ".n" && !isThumb()) {
5131       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5132       return Error(Loc, "instruction with .n (narrow) qualifier not allowed in "
5133                    "arm mode");
5134     }
5135
5136     // The .n qualifier is always discarded as that is what the tables
5137     // and matcher expect.  In ARM mode the .w qualifier has no effect,
5138     // so discard it to avoid errors that can be caused by the matcher.
5139     if (ExtraToken != ".n" && (isThumb() || ExtraToken != ".w")) {
5140       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5141       Operands.push_back(ARMOperand::CreateToken(ExtraToken, Loc));
5142     }
5143   }
5144
5145   // Read the remaining operands.
5146   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5147     // Read the first operand.
5148     if (parseOperand(Operands, Mnemonic)) {
5149       Parser.eatToEndOfStatement();
5150       return true;
5151     }
5152
5153     while (getLexer().is(AsmToken::Comma)) {
5154       Parser.Lex();  // Eat the comma.
5155
5156       // Parse and remember the operand.
5157       if (parseOperand(Operands, Mnemonic)) {
5158         Parser.eatToEndOfStatement();
5159         return true;
5160       }
5161     }
5162   }
5163
5164   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5165     SMLoc Loc = getLexer().getLoc();
5166     Parser.eatToEndOfStatement();
5167     return Error(Loc, "unexpected token in argument list");
5168   }
5169
5170   Parser.Lex(); // Consume the EndOfStatement
5171
5172   // Some instructions, mostly Thumb, have forms for the same mnemonic that
5173   // do and don't have a cc_out optional-def operand. With some spot-checks
5174   // of the operand list, we can figure out which variant we're trying to
5175   // parse and adjust accordingly before actually matching. We shouldn't ever
5176   // try to remove a cc_out operand that was explicitly set on the the
5177   // mnemonic, of course (CarrySetting == true). Reason number #317 the
5178   // table driven matcher doesn't fit well with the ARM instruction set.
5179   if (!CarrySetting && shouldOmitCCOutOperand(Mnemonic, Operands)) {
5180     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5181     Operands.erase(Operands.begin() + 1);
5182     delete Op;
5183   }
5184
5185   // Some instructions have the same mnemonic, but don't always
5186   // have a predicate. Distinguish them here and delete the
5187   // predicate if needed.
5188   if (shouldOmitPredicateOperand(Mnemonic, Operands)) {
5189     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5190     Operands.erase(Operands.begin() + 1);
5191     delete Op;
5192   }
5193
5194   // ARM mode 'blx' need special handling, as the register operand version
5195   // is predicable, but the label operand version is not. So, we can't rely
5196   // on the Mnemonic based checking to correctly figure out when to put
5197   // a k_CondCode operand in the list. If we're trying to match the label
5198   // version, remove the k_CondCode operand here.
5199   if (!isThumb() && Mnemonic == "blx" && Operands.size() == 3 &&
5200       static_cast<ARMOperand*>(Operands[2])->isImm()) {
5201     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5202     Operands.erase(Operands.begin() + 1);
5203     delete Op;
5204   }
5205
5206   // Adjust operands of ldrexd/strexd to MCK_GPRPair.
5207   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
5208   // a single GPRPair reg operand is used in the .td file to replace the two
5209   // GPRs. However, when parsing from asm, the two GRPs cannot be automatically
5210   // expressed as a GPRPair, so we have to manually merge them.
5211   // FIXME: We would really like to be able to tablegen'erate this.
5212   if (!isThumb() && Operands.size() > 4 &&
5213       (Mnemonic == "ldrexd" || Mnemonic == "strexd" || Mnemonic == "ldaexd" ||
5214        Mnemonic == "stlexd")) {
5215     bool isLoad = (Mnemonic == "ldrexd" || Mnemonic == "ldaexd");
5216     unsigned Idx = isLoad ? 2 : 3;
5217     ARMOperand* Op1 = static_cast<ARMOperand*>(Operands[Idx]);
5218     ARMOperand* Op2 = static_cast<ARMOperand*>(Operands[Idx+1]);
5219
5220     const MCRegisterClass& MRC = MRI->getRegClass(ARM::GPRRegClassID);
5221     // Adjust only if Op1 and Op2 are GPRs.
5222     if (Op1->isReg() && Op2->isReg() && MRC.contains(Op1->getReg()) &&
5223         MRC.contains(Op2->getReg())) {
5224       unsigned Reg1 = Op1->getReg();
5225       unsigned Reg2 = Op2->getReg();
5226       unsigned Rt = MRI->getEncodingValue(Reg1);
5227       unsigned Rt2 = MRI->getEncodingValue(Reg2);
5228
5229       // Rt2 must be Rt + 1 and Rt must be even.
5230       if (Rt + 1 != Rt2 || (Rt & 1)) {
5231         Error(Op2->getStartLoc(), isLoad ?
5232             "destination operands must be sequential" :
5233             "source operands must be sequential");
5234         return true;
5235       }
5236       unsigned NewReg = MRI->getMatchingSuperReg(Reg1, ARM::gsub_0,
5237           &(MRI->getRegClass(ARM::GPRPairRegClassID)));
5238       Operands.erase(Operands.begin() + Idx, Operands.begin() + Idx + 2);
5239       Operands.insert(Operands.begin() + Idx, ARMOperand::CreateReg(
5240             NewReg, Op1->getStartLoc(), Op2->getEndLoc()));
5241       delete Op1;
5242       delete Op2;
5243     }
5244   }
5245
5246   // FIXME: As said above, this is all a pretty gross hack.  This instruction
5247   // does not fit with other "subs" and tblgen.
5248   // Adjust operands of B9.3.19 SUBS PC, LR, #imm (Thumb2) system instruction
5249   // so the Mnemonic is the original name "subs" and delete the predicate
5250   // operand so it will match the table entry.
5251   if (isThumbTwo() && Mnemonic == "sub" && Operands.size() == 6 &&
5252       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5253       static_cast<ARMOperand*>(Operands[3])->getReg() == ARM::PC &&
5254       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5255       static_cast<ARMOperand*>(Operands[4])->getReg() == ARM::LR &&
5256       static_cast<ARMOperand*>(Operands[5])->isImm()) {
5257     ARMOperand *Op0 = static_cast<ARMOperand*>(Operands[0]);
5258     Operands.erase(Operands.begin());
5259     delete Op0;
5260     Operands.insert(Operands.begin(), ARMOperand::CreateToken(Name, NameLoc));
5261
5262     ARMOperand *Op1 = static_cast<ARMOperand*>(Operands[1]);
5263     Operands.erase(Operands.begin() + 1);
5264     delete Op1;
5265   }
5266   return false;
5267 }
5268
5269 // Validate context-sensitive operand constraints.
5270
5271 // return 'true' if register list contains non-low GPR registers,
5272 // 'false' otherwise. If Reg is in the register list or is HiReg, set
5273 // 'containsReg' to true.
5274 static bool checkLowRegisterList(MCInst Inst, unsigned OpNo, unsigned Reg,
5275                                  unsigned HiReg, bool &containsReg) {
5276   containsReg = false;
5277   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5278     unsigned OpReg = Inst.getOperand(i).getReg();
5279     if (OpReg == Reg)
5280       containsReg = true;
5281     // Anything other than a low register isn't legal here.
5282     if (!isARMLowRegister(OpReg) && (!HiReg || OpReg != HiReg))
5283       return true;
5284   }
5285   return false;
5286 }
5287
5288 // Check if the specified regisgter is in the register list of the inst,
5289 // starting at the indicated operand number.
5290 static bool listContainsReg(MCInst &Inst, unsigned OpNo, unsigned Reg) {
5291   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5292     unsigned OpReg = Inst.getOperand(i).getReg();
5293     if (OpReg == Reg)
5294       return true;
5295   }
5296   return false;
5297 }
5298
5299 // FIXME: We would really prefer to have MCInstrInfo (the wrapper around
5300 // the ARMInsts array) instead. Getting that here requires awkward
5301 // API changes, though. Better way?
5302 namespace llvm {
5303 extern const MCInstrDesc ARMInsts[];
5304 }
5305 static const MCInstrDesc &getInstDesc(unsigned Opcode) {
5306   return ARMInsts[Opcode];
5307 }
5308
5309 // Return true if instruction has the interesting property of being
5310 // allowed in IT blocks, but not being predicable.
5311 static bool instIsBreakpoint(const MCInst &Inst) {
5312     return Inst.getOpcode() == ARM::tBKPT ||
5313            Inst.getOpcode() == ARM::BKPT ||
5314            Inst.getOpcode() == ARM::tHLT ||
5315            Inst.getOpcode() == ARM::HLT;
5316
5317 }
5318
5319 // FIXME: We would really like to be able to tablegen'erate this.
5320 bool ARMAsmParser::
5321 validateInstruction(MCInst &Inst,
5322                     const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5323   const MCInstrDesc &MCID = getInstDesc(Inst.getOpcode());
5324   SMLoc Loc = Operands[0]->getStartLoc();
5325
5326   // Check the IT block state first.
5327   // NOTE: BKPT and HLT instructions have the interesting property of being
5328   // allowed in IT blocks, but not being predicable.  They just always
5329   // execute.
5330   if (inITBlock() && !instIsBreakpoint(Inst)) {
5331     unsigned bit = 1;
5332     if (ITState.FirstCond)
5333       ITState.FirstCond = false;
5334     else
5335       bit = (ITState.Mask >> (5 - ITState.CurPosition)) & 1;
5336     // The instruction must be predicable.
5337     if (!MCID.isPredicable())
5338       return Error(Loc, "instructions in IT block must be predicable");
5339     unsigned Cond = Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm();
5340     unsigned ITCond = bit ? ITState.Cond :
5341       ARMCC::getOppositeCondition(ITState.Cond);
5342     if (Cond != ITCond) {
5343       // Find the condition code Operand to get its SMLoc information.
5344       SMLoc CondLoc;
5345       for (unsigned i = 1; i < Operands.size(); ++i)
5346         if (static_cast<ARMOperand*>(Operands[i])->isCondCode())
5347           CondLoc = Operands[i]->getStartLoc();
5348       return Error(CondLoc, "incorrect condition in IT block; got '" +
5349                    StringRef(ARMCondCodeToString(ARMCC::CondCodes(Cond))) +
5350                    "', but expected '" +
5351                    ARMCondCodeToString(ARMCC::CondCodes(ITCond)) + "'");
5352     }
5353   // Check for non-'al' condition codes outside of the IT block.
5354   } else if (isThumbTwo() && MCID.isPredicable() &&
5355              Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm() !=
5356              ARMCC::AL && Inst.getOpcode() != ARM::tBcc &&
5357              Inst.getOpcode() != ARM::t2Bcc)
5358     return Error(Loc, "predicated instructions must be in IT block");
5359
5360   switch (Inst.getOpcode()) {
5361   case ARM::LDRD:
5362   case ARM::LDRD_PRE:
5363   case ARM::LDRD_POST: {
5364     // Rt2 must be Rt + 1.
5365     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5366     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5367     if (Rt2 != Rt + 1)
5368       return Error(Operands[3]->getStartLoc(),
5369                    "destination operands must be sequential");
5370     return false;
5371   }
5372   case ARM::STRD: {
5373     // Rt2 must be Rt + 1.
5374     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5375     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5376     if (Rt2 != Rt + 1)
5377       return Error(Operands[3]->getStartLoc(),
5378                    "source operands must be sequential");
5379     return false;
5380   }
5381   case ARM::STRD_PRE:
5382   case ARM::STRD_POST: {
5383     // Rt2 must be Rt + 1.
5384     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5385     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(2).getReg());
5386     if (Rt2 != Rt + 1)
5387       return Error(Operands[3]->getStartLoc(),
5388                    "source operands must be sequential");
5389     return false;
5390   }
5391   case ARM::SBFX:
5392   case ARM::UBFX: {
5393     // width must be in range [1, 32-lsb]
5394     unsigned lsb = Inst.getOperand(2).getImm();
5395     unsigned widthm1 = Inst.getOperand(3).getImm();
5396     if (widthm1 >= 32 - lsb)
5397       return Error(Operands[5]->getStartLoc(),
5398                    "bitfield width must be in range [1,32-lsb]");
5399     return false;
5400   }
5401   case ARM::tLDMIA: {
5402     // If we're parsing Thumb2, the .w variant is available and handles
5403     // most cases that are normally illegal for a Thumb1 LDM
5404     // instruction. We'll make the transformation in processInstruction()
5405     // if necessary.
5406     //
5407     // Thumb LDM instructions are writeback iff the base register is not
5408     // in the register list.
5409     unsigned Rn = Inst.getOperand(0).getReg();
5410     bool hasWritebackToken =
5411       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
5412        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
5413     bool listContainsBase;
5414     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) && !isThumbTwo())
5415       return Error(Operands[3 + hasWritebackToken]->getStartLoc(),
5416                    "registers must be in range r0-r7");
5417     // If we should have writeback, then there should be a '!' token.
5418     if (!listContainsBase && !hasWritebackToken && !isThumbTwo())
5419       return Error(Operands[2]->getStartLoc(),
5420                    "writeback operator '!' expected");
5421     // If we should not have writeback, there must not be a '!'. This is
5422     // true even for the 32-bit wide encodings.
5423     if (listContainsBase && hasWritebackToken)
5424       return Error(Operands[3]->getStartLoc(),
5425                    "writeback operator '!' not allowed when base register "
5426                    "in register list");
5427
5428     break;
5429   }
5430   case ARM::t2LDMIA_UPD: {
5431     if (listContainsReg(Inst, 3, Inst.getOperand(0).getReg()))
5432       return Error(Operands[4]->getStartLoc(),
5433                    "writeback operator '!' not allowed when base register "
5434                    "in register list");
5435     break;
5436   }
5437   case ARM::tMUL: {
5438     // The second source operand must be the same register as the destination
5439     // operand.
5440     //
5441     // In this case, we must directly check the parsed operands because the
5442     // cvtThumbMultiply() function is written in such a way that it guarantees
5443     // this first statement is always true for the new Inst.  Essentially, the
5444     // destination is unconditionally copied into the second source operand
5445     // without checking to see if it matches what we actually parsed.
5446     if (Operands.size() == 6 &&
5447         (((ARMOperand*)Operands[3])->getReg() !=
5448          ((ARMOperand*)Operands[5])->getReg()) &&
5449         (((ARMOperand*)Operands[3])->getReg() !=
5450          ((ARMOperand*)Operands[4])->getReg())) {
5451       return Error(Operands[3]->getStartLoc(),
5452                    "destination register must match source register");
5453     }
5454     break;
5455   }
5456   // Like for ldm/stm, push and pop have hi-reg handling version in Thumb2,
5457   // so only issue a diagnostic for thumb1. The instructions will be
5458   // switched to the t2 encodings in processInstruction() if necessary.
5459   case ARM::tPOP: {
5460     bool listContainsBase;
5461     if (checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase) &&
5462         !isThumbTwo())
5463       return Error(Operands[2]->getStartLoc(),
5464                    "registers must be in range r0-r7 or pc");
5465     break;
5466   }
5467   case ARM::tPUSH: {
5468     bool listContainsBase;
5469     if (checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase) &&
5470         !isThumbTwo())
5471       return Error(Operands[2]->getStartLoc(),
5472                    "registers must be in range r0-r7 or lr");
5473     break;
5474   }
5475   case ARM::tSTMIA_UPD: {
5476     bool listContainsBase;
5477     if (checkLowRegisterList(Inst, 4, 0, 0, listContainsBase) && !isThumbTwo())
5478       return Error(Operands[4]->getStartLoc(),
5479                    "registers must be in range r0-r7");
5480     break;
5481   }
5482   case ARM::tADDrSP: {
5483     // If the non-SP source operand and the destination operand are not the
5484     // same, we need thumb2 (for the wide encoding), or we have an error.
5485     if (!isThumbTwo() &&
5486         Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
5487       return Error(Operands[4]->getStartLoc(),
5488                    "source register must be the same as destination");
5489     }
5490     break;
5491   }
5492   // final range checking for Thumb unconditional branch instructions
5493   case ARM::tB:
5494     if(!(static_cast<ARMOperand*>(Operands[2]))->isSignedOffset<11, 1>())
5495       return Error(Operands[2]->getStartLoc(), "Branch target out of range");
5496     break;
5497   case ARM::t2B: {
5498     int op = (Operands[2]->isImm()) ? 2 : 3;
5499     if(!(static_cast<ARMOperand*>(Operands[op]))->isSignedOffset<24, 1>())
5500       return Error(Operands[op]->getStartLoc(), "Branch target out of range");
5501     break;
5502   }
5503   // final range checking for Thumb conditional branch instructions
5504   case ARM::tBcc:
5505     if(!(static_cast<ARMOperand*>(Operands[2]))->isSignedOffset<8, 1>())
5506       return Error(Operands[2]->getStartLoc(), "Branch target out of range");
5507     break;
5508   case ARM::t2Bcc: {
5509     int op = (Operands[2]->isImm()) ? 2 : 3;
5510     if(!(static_cast<ARMOperand*>(Operands[op]))->isSignedOffset<20, 1>())
5511       return Error(Operands[op]->getStartLoc(), "Branch target out of range");
5512     break;
5513   }
5514   }
5515
5516   StringRef DepInfo;
5517   if (isDeprecated(Inst, DepInfo))
5518     Warning(Loc, "deprecated on " + DepInfo);
5519
5520   return false;
5521 }
5522
5523 static unsigned getRealVSTOpcode(unsigned Opc, unsigned &Spacing) {
5524   switch(Opc) {
5525   default: llvm_unreachable("unexpected opcode!");
5526   // VST1LN
5527   case ARM::VST1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5528   case ARM::VST1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5529   case ARM::VST1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5530   case ARM::VST1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5531   case ARM::VST1LNdWB_register_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5532   case ARM::VST1LNdWB_register_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5533   case ARM::VST1LNdAsm_8:  Spacing = 1; return ARM::VST1LNd8;
5534   case ARM::VST1LNdAsm_16: Spacing = 1; return ARM::VST1LNd16;
5535   case ARM::VST1LNdAsm_32: Spacing = 1; return ARM::VST1LNd32;
5536
5537   // VST2LN
5538   case ARM::VST2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5539   case ARM::VST2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5540   case ARM::VST2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5541   case ARM::VST2LNqWB_fixed_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5542   case ARM::VST2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5543
5544   case ARM::VST2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5545   case ARM::VST2LNdWB_register_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5546   case ARM::VST2LNdWB_register_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5547   case ARM::VST2LNqWB_register_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5548   case ARM::VST2LNqWB_register_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5549
5550   case ARM::VST2LNdAsm_8:  Spacing = 1; return ARM::VST2LNd8;
5551   case ARM::VST2LNdAsm_16: Spacing = 1; return ARM::VST2LNd16;
5552   case ARM::VST2LNdAsm_32: Spacing = 1; return ARM::VST2LNd32;
5553   case ARM::VST2LNqAsm_16: Spacing = 2; return ARM::VST2LNq16;
5554   case ARM::VST2LNqAsm_32: Spacing = 2; return ARM::VST2LNq32;
5555
5556   // VST3LN
5557   case ARM::VST3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5558   case ARM::VST3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5559   case ARM::VST3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5560   case ARM::VST3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNq16_UPD;
5561   case ARM::VST3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5562   case ARM::VST3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5563   case ARM::VST3LNdWB_register_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5564   case ARM::VST3LNdWB_register_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5565   case ARM::VST3LNqWB_register_Asm_16: Spacing = 2; return ARM::VST3LNq16_UPD;
5566   case ARM::VST3LNqWB_register_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5567   case ARM::VST3LNdAsm_8:  Spacing = 1; return ARM::VST3LNd8;
5568   case ARM::VST3LNdAsm_16: Spacing = 1; return ARM::VST3LNd16;
5569   case ARM::VST3LNdAsm_32: Spacing = 1; return ARM::VST3LNd32;
5570   case ARM::VST3LNqAsm_16: Spacing = 2; return ARM::VST3LNq16;
5571   case ARM::VST3LNqAsm_32: Spacing = 2; return ARM::VST3LNq32;
5572
5573   // VST3
5574   case ARM::VST3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
5575   case ARM::VST3dWB_fixed_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
5576   case ARM::VST3dWB_fixed_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
5577   case ARM::VST3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
5578   case ARM::VST3qWB_fixed_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
5579   case ARM::VST3qWB_fixed_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
5580   case ARM::VST3dWB_register_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
5581   case ARM::VST3dWB_register_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
5582   case ARM::VST3dWB_register_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
5583   case ARM::VST3qWB_register_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
5584   case ARM::VST3qWB_register_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
5585   case ARM::VST3qWB_register_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
5586   case ARM::VST3dAsm_8:  Spacing = 1; return ARM::VST3d8;
5587   case ARM::VST3dAsm_16: Spacing = 1; return ARM::VST3d16;
5588   case ARM::VST3dAsm_32: Spacing = 1; return ARM::VST3d32;
5589   case ARM::VST3qAsm_8:  Spacing = 2; return ARM::VST3q8;
5590   case ARM::VST3qAsm_16: Spacing = 2; return ARM::VST3q16;
5591   case ARM::VST3qAsm_32: Spacing = 2; return ARM::VST3q32;
5592
5593   // VST4LN
5594   case ARM::VST4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
5595   case ARM::VST4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
5596   case ARM::VST4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
5597   case ARM::VST4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNq16_UPD;
5598   case ARM::VST4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
5599   case ARM::VST4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
5600   case ARM::VST4LNdWB_register_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
5601   case ARM::VST4LNdWB_register_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
5602   case ARM::VST4LNqWB_register_Asm_16: Spacing = 2; return ARM::VST4LNq16_UPD;
5603   case ARM::VST4LNqWB_register_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
5604   case ARM::VST4LNdAsm_8:  Spacing = 1; return ARM::VST4LNd8;
5605   case ARM::VST4LNdAsm_16: Spacing = 1; return ARM::VST4LNd16;
5606   case ARM::VST4LNdAsm_32: Spacing = 1; return ARM::VST4LNd32;
5607   case ARM::VST4LNqAsm_16: Spacing = 2; return ARM::VST4LNq16;
5608   case ARM::VST4LNqAsm_32: Spacing = 2; return ARM::VST4LNq32;
5609
5610   // VST4
5611   case ARM::VST4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
5612   case ARM::VST4dWB_fixed_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
5613   case ARM::VST4dWB_fixed_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
5614   case ARM::VST4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
5615   case ARM::VST4qWB_fixed_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
5616   case ARM::VST4qWB_fixed_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
5617   case ARM::VST4dWB_register_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
5618   case ARM::VST4dWB_register_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
5619   case ARM::VST4dWB_register_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
5620   case ARM::VST4qWB_register_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
5621   case ARM::VST4qWB_register_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
5622   case ARM::VST4qWB_register_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
5623   case ARM::VST4dAsm_8:  Spacing = 1; return ARM::VST4d8;
5624   case ARM::VST4dAsm_16: Spacing = 1; return ARM::VST4d16;
5625   case ARM::VST4dAsm_32: Spacing = 1; return ARM::VST4d32;
5626   case ARM::VST4qAsm_8:  Spacing = 2; return ARM::VST4q8;
5627   case ARM::VST4qAsm_16: Spacing = 2; return ARM::VST4q16;
5628   case ARM::VST4qAsm_32: Spacing = 2; return ARM::VST4q32;
5629   }
5630 }
5631
5632 static unsigned getRealVLDOpcode(unsigned Opc, unsigned &Spacing) {
5633   switch(Opc) {
5634   default: llvm_unreachable("unexpected opcode!");
5635   // VLD1LN
5636   case ARM::VLD1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
5637   case ARM::VLD1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
5638   case ARM::VLD1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
5639   case ARM::VLD1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
5640   case ARM::VLD1LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
5641   case ARM::VLD1LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
5642   case ARM::VLD1LNdAsm_8:  Spacing = 1; return ARM::VLD1LNd8;
5643   case ARM::VLD1LNdAsm_16: Spacing = 1; return ARM::VLD1LNd16;
5644   case ARM::VLD1LNdAsm_32: Spacing = 1; return ARM::VLD1LNd32;
5645
5646   // VLD2LN
5647   case ARM::VLD2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
5648   case ARM::VLD2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
5649   case ARM::VLD2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
5650   case ARM::VLD2LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNq16_UPD;
5651   case ARM::VLD2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
5652   case ARM::VLD2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
5653   case ARM::VLD2LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
5654   case ARM::VLD2LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
5655   case ARM::VLD2LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD2LNq16_UPD;
5656   case ARM::VLD2LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
5657   case ARM::VLD2LNdAsm_8:  Spacing = 1; return ARM::VLD2LNd8;
5658   case ARM::VLD2LNdAsm_16: Spacing = 1; return ARM::VLD2LNd16;
5659   case ARM::VLD2LNdAsm_32: Spacing = 1; return ARM::VLD2LNd32;
5660   case ARM::VLD2LNqAsm_16: Spacing = 2; return ARM::VLD2LNq16;
5661   case ARM::VLD2LNqAsm_32: Spacing = 2; return ARM::VLD2LNq32;
5662
5663   // VLD3DUP
5664   case ARM::VLD3DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
5665   case ARM::VLD3DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
5666   case ARM::VLD3DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
5667   case ARM::VLD3DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD3DUPq8_UPD;
5668   case ARM::VLD3DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPq16_UPD;
5669   case ARM::VLD3DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
5670   case ARM::VLD3DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
5671   case ARM::VLD3DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
5672   case ARM::VLD3DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
5673   case ARM::VLD3DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD3DUPq8_UPD;
5674   case ARM::VLD3DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD3DUPq16_UPD;
5675   case ARM::VLD3DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
5676   case ARM::VLD3DUPdAsm_8:  Spacing = 1; return ARM::VLD3DUPd8;
5677   case ARM::VLD3DUPdAsm_16: Spacing = 1; return ARM::VLD3DUPd16;
5678   case ARM::VLD3DUPdAsm_32: Spacing = 1; return ARM::VLD3DUPd32;
5679   case ARM::VLD3DUPqAsm_8: Spacing = 2; return ARM::VLD3DUPq8;
5680   case ARM::VLD3DUPqAsm_16: Spacing = 2; return ARM::VLD3DUPq16;
5681   case ARM::VLD3DUPqAsm_32: Spacing = 2; return ARM::VLD3DUPq32;
5682
5683   // VLD3LN
5684   case ARM::VLD3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
5685   case ARM::VLD3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
5686   case ARM::VLD3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
5687   case ARM::VLD3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNq16_UPD;
5688   case ARM::VLD3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
5689   case ARM::VLD3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
5690   case ARM::VLD3LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
5691   case ARM::VLD3LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
5692   case ARM::VLD3LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD3LNq16_UPD;
5693   case ARM::VLD3LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
5694   case ARM::VLD3LNdAsm_8:  Spacing = 1; return ARM::VLD3LNd8;
5695   case ARM::VLD3LNdAsm_16: Spacing = 1; return ARM::VLD3LNd16;
5696   case ARM::VLD3LNdAsm_32: Spacing = 1; return ARM::VLD3LNd32;
5697   case ARM::VLD3LNqAsm_16: Spacing = 2; return ARM::VLD3LNq16;
5698   case ARM::VLD3LNqAsm_32: Spacing = 2; return ARM::VLD3LNq32;
5699
5700   // VLD3
5701   case ARM::VLD3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
5702   case ARM::VLD3dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
5703   case ARM::VLD3dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
5704   case ARM::VLD3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
5705   case ARM::VLD3qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
5706   case ARM::VLD3qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
5707   case ARM::VLD3dWB_register_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
5708   case ARM::VLD3dWB_register_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
5709   case ARM::VLD3dWB_register_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
5710   case ARM::VLD3qWB_register_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
5711   case ARM::VLD3qWB_register_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
5712   case ARM::VLD3qWB_register_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
5713   case ARM::VLD3dAsm_8:  Spacing = 1; return ARM::VLD3d8;
5714   case ARM::VLD3dAsm_16: Spacing = 1; return ARM::VLD3d16;
5715   case ARM::VLD3dAsm_32: Spacing = 1; return ARM::VLD3d32;
5716   case ARM::VLD3qAsm_8:  Spacing = 2; return ARM::VLD3q8;
5717   case ARM::VLD3qAsm_16: Spacing = 2; return ARM::VLD3q16;
5718   case ARM::VLD3qAsm_32: Spacing = 2; return ARM::VLD3q32;
5719
5720   // VLD4LN
5721   case ARM::VLD4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
5722   case ARM::VLD4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
5723   case ARM::VLD4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
5724   case ARM::VLD4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNq16_UPD;
5725   case ARM::VLD4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
5726   case ARM::VLD4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
5727   case ARM::VLD4LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
5728   case ARM::VLD4LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
5729   case ARM::VLD4LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD4LNq16_UPD;
5730   case ARM::VLD4LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
5731   case ARM::VLD4LNdAsm_8:  Spacing = 1; return ARM::VLD4LNd8;
5732   case ARM::VLD4LNdAsm_16: Spacing = 1; return ARM::VLD4LNd16;
5733   case ARM::VLD4LNdAsm_32: Spacing = 1; return ARM::VLD4LNd32;
5734   case ARM::VLD4LNqAsm_16: Spacing = 2; return ARM::VLD4LNq16;
5735   case ARM::VLD4LNqAsm_32: Spacing = 2; return ARM::VLD4LNq32;
5736
5737   // VLD4DUP
5738   case ARM::VLD4DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
5739   case ARM::VLD4DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
5740   case ARM::VLD4DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
5741   case ARM::VLD4DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD4DUPq8_UPD;
5742   case ARM::VLD4DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPq16_UPD;
5743   case ARM::VLD4DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
5744   case ARM::VLD4DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
5745   case ARM::VLD4DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
5746   case ARM::VLD4DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
5747   case ARM::VLD4DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD4DUPq8_UPD;
5748   case ARM::VLD4DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD4DUPq16_UPD;
5749   case ARM::VLD4DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
5750   case ARM::VLD4DUPdAsm_8:  Spacing = 1; return ARM::VLD4DUPd8;
5751   case ARM::VLD4DUPdAsm_16: Spacing = 1; return ARM::VLD4DUPd16;
5752   case ARM::VLD4DUPdAsm_32: Spacing = 1; return ARM::VLD4DUPd32;
5753   case ARM::VLD4DUPqAsm_8: Spacing = 2; return ARM::VLD4DUPq8;
5754   case ARM::VLD4DUPqAsm_16: Spacing = 2; return ARM::VLD4DUPq16;
5755   case ARM::VLD4DUPqAsm_32: Spacing = 2; return ARM::VLD4DUPq32;
5756
5757   // VLD4
5758   case ARM::VLD4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
5759   case ARM::VLD4dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
5760   case ARM::VLD4dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
5761   case ARM::VLD4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
5762   case ARM::VLD4qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
5763   case ARM::VLD4qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
5764   case ARM::VLD4dWB_register_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
5765   case ARM::VLD4dWB_register_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
5766   case ARM::VLD4dWB_register_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
5767   case ARM::VLD4qWB_register_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
5768   case ARM::VLD4qWB_register_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
5769   case ARM::VLD4qWB_register_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
5770   case ARM::VLD4dAsm_8:  Spacing = 1; return ARM::VLD4d8;
5771   case ARM::VLD4dAsm_16: Spacing = 1; return ARM::VLD4d16;
5772   case ARM::VLD4dAsm_32: Spacing = 1; return ARM::VLD4d32;
5773   case ARM::VLD4qAsm_8:  Spacing = 2; return ARM::VLD4q8;
5774   case ARM::VLD4qAsm_16: Spacing = 2; return ARM::VLD4q16;
5775   case ARM::VLD4qAsm_32: Spacing = 2; return ARM::VLD4q32;
5776   }
5777 }
5778
5779 bool ARMAsmParser::
5780 processInstruction(MCInst &Inst,
5781                    const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5782   switch (Inst.getOpcode()) {
5783   // Alias for alternate form of 'ADR Rd, #imm' instruction.
5784   case ARM::ADDri: {
5785     if (Inst.getOperand(1).getReg() != ARM::PC ||
5786         Inst.getOperand(5).getReg() != 0)
5787       return false;
5788     MCInst TmpInst;
5789     TmpInst.setOpcode(ARM::ADR);
5790     TmpInst.addOperand(Inst.getOperand(0));
5791     TmpInst.addOperand(Inst.getOperand(2));
5792     TmpInst.addOperand(Inst.getOperand(3));
5793     TmpInst.addOperand(Inst.getOperand(4));
5794     Inst = TmpInst;
5795     return true;
5796   }
5797   // Aliases for alternate PC+imm syntax of LDR instructions.
5798   case ARM::t2LDRpcrel:
5799     // Select the narrow version if the immediate will fit.
5800     if (Inst.getOperand(1).getImm() > 0 &&
5801         Inst.getOperand(1).getImm() <= 0xff &&
5802         !(static_cast<ARMOperand*>(Operands[2])->isToken() &&
5803          static_cast<ARMOperand*>(Operands[2])->getToken() == ".w"))
5804       Inst.setOpcode(ARM::tLDRpci);
5805     else
5806       Inst.setOpcode(ARM::t2LDRpci);
5807     return true;
5808   case ARM::t2LDRBpcrel:
5809     Inst.setOpcode(ARM::t2LDRBpci);
5810     return true;
5811   case ARM::t2LDRHpcrel:
5812     Inst.setOpcode(ARM::t2LDRHpci);
5813     return true;
5814   case ARM::t2LDRSBpcrel:
5815     Inst.setOpcode(ARM::t2LDRSBpci);
5816     return true;
5817   case ARM::t2LDRSHpcrel:
5818     Inst.setOpcode(ARM::t2LDRSHpci);
5819     return true;
5820   // Handle NEON VST complex aliases.
5821   case ARM::VST1LNdWB_register_Asm_8:
5822   case ARM::VST1LNdWB_register_Asm_16:
5823   case ARM::VST1LNdWB_register_Asm_32: {
5824     MCInst TmpInst;
5825     // Shuffle the operands around so the lane index operand is in the
5826     // right place.
5827     unsigned Spacing;
5828     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5829     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5830     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5831     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5832     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5833     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5834     TmpInst.addOperand(Inst.getOperand(1)); // lane
5835     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5836     TmpInst.addOperand(Inst.getOperand(6));
5837     Inst = TmpInst;
5838     return true;
5839   }
5840
5841   case ARM::VST2LNdWB_register_Asm_8:
5842   case ARM::VST2LNdWB_register_Asm_16:
5843   case ARM::VST2LNdWB_register_Asm_32:
5844   case ARM::VST2LNqWB_register_Asm_16:
5845   case ARM::VST2LNqWB_register_Asm_32: {
5846     MCInst TmpInst;
5847     // Shuffle the operands around so the lane index operand is in the
5848     // right place.
5849     unsigned Spacing;
5850     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5851     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5852     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5853     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5854     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5855     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5856     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5857                                             Spacing));
5858     TmpInst.addOperand(Inst.getOperand(1)); // lane
5859     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5860     TmpInst.addOperand(Inst.getOperand(6));
5861     Inst = TmpInst;
5862     return true;
5863   }
5864
5865   case ARM::VST3LNdWB_register_Asm_8:
5866   case ARM::VST3LNdWB_register_Asm_16:
5867   case ARM::VST3LNdWB_register_Asm_32:
5868   case ARM::VST3LNqWB_register_Asm_16:
5869   case ARM::VST3LNqWB_register_Asm_32: {
5870     MCInst TmpInst;
5871     // Shuffle the operands around so the lane index operand is in the
5872     // right place.
5873     unsigned Spacing;
5874     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5875     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5876     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5877     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5878     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5879     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5880     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5881                                             Spacing));
5882     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5883                                             Spacing * 2));
5884     TmpInst.addOperand(Inst.getOperand(1)); // lane
5885     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5886     TmpInst.addOperand(Inst.getOperand(6));
5887     Inst = TmpInst;
5888     return true;
5889   }
5890
5891   case ARM::VST4LNdWB_register_Asm_8:
5892   case ARM::VST4LNdWB_register_Asm_16:
5893   case ARM::VST4LNdWB_register_Asm_32:
5894   case ARM::VST4LNqWB_register_Asm_16:
5895   case ARM::VST4LNqWB_register_Asm_32: {
5896     MCInst TmpInst;
5897     // Shuffle the operands around so the lane index operand is in the
5898     // right place.
5899     unsigned Spacing;
5900     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5901     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5902     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5903     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5904     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5905     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5906     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5907                                             Spacing));
5908     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5909                                             Spacing * 2));
5910     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5911                                             Spacing * 3));
5912     TmpInst.addOperand(Inst.getOperand(1)); // lane
5913     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5914     TmpInst.addOperand(Inst.getOperand(6));
5915     Inst = TmpInst;
5916     return true;
5917   }
5918
5919   case ARM::VST1LNdWB_fixed_Asm_8:
5920   case ARM::VST1LNdWB_fixed_Asm_16:
5921   case ARM::VST1LNdWB_fixed_Asm_32: {
5922     MCInst TmpInst;
5923     // Shuffle the operands around so the lane index operand is in the
5924     // right place.
5925     unsigned Spacing;
5926     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5927     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5928     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5929     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5930     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5931     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5932     TmpInst.addOperand(Inst.getOperand(1)); // lane
5933     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5934     TmpInst.addOperand(Inst.getOperand(5));
5935     Inst = TmpInst;
5936     return true;
5937   }
5938
5939   case ARM::VST2LNdWB_fixed_Asm_8:
5940   case ARM::VST2LNdWB_fixed_Asm_16:
5941   case ARM::VST2LNdWB_fixed_Asm_32:
5942   case ARM::VST2LNqWB_fixed_Asm_16:
5943   case ARM::VST2LNqWB_fixed_Asm_32: {
5944     MCInst TmpInst;
5945     // Shuffle the operands around so the lane index operand is in the
5946     // right place.
5947     unsigned Spacing;
5948     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5949     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5950     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5951     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5952     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5953     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5954     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5955                                             Spacing));
5956     TmpInst.addOperand(Inst.getOperand(1)); // lane
5957     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5958     TmpInst.addOperand(Inst.getOperand(5));
5959     Inst = TmpInst;
5960     return true;
5961   }
5962
5963   case ARM::VST3LNdWB_fixed_Asm_8:
5964   case ARM::VST3LNdWB_fixed_Asm_16:
5965   case ARM::VST3LNdWB_fixed_Asm_32:
5966   case ARM::VST3LNqWB_fixed_Asm_16:
5967   case ARM::VST3LNqWB_fixed_Asm_32: {
5968     MCInst TmpInst;
5969     // Shuffle the operands around so the lane index operand is in the
5970     // right place.
5971     unsigned Spacing;
5972     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5973     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5974     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5975     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5976     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5977     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5978     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5979                                             Spacing));
5980     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5981                                             Spacing * 2));
5982     TmpInst.addOperand(Inst.getOperand(1)); // lane
5983     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5984     TmpInst.addOperand(Inst.getOperand(5));
5985     Inst = TmpInst;
5986     return true;
5987   }
5988
5989   case ARM::VST4LNdWB_fixed_Asm_8:
5990   case ARM::VST4LNdWB_fixed_Asm_16:
5991   case ARM::VST4LNdWB_fixed_Asm_32:
5992   case ARM::VST4LNqWB_fixed_Asm_16:
5993   case ARM::VST4LNqWB_fixed_Asm_32: {
5994     MCInst TmpInst;
5995     // Shuffle the operands around so the lane index operand is in the
5996     // right place.
5997     unsigned Spacing;
5998     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5999     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6000     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6001     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6002     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6003     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6004     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6005                                             Spacing));
6006     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6007                                             Spacing * 2));
6008     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6009                                             Spacing * 3));
6010     TmpInst.addOperand(Inst.getOperand(1)); // lane
6011     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6012     TmpInst.addOperand(Inst.getOperand(5));
6013     Inst = TmpInst;
6014     return true;
6015   }
6016
6017   case ARM::VST1LNdAsm_8:
6018   case ARM::VST1LNdAsm_16:
6019   case ARM::VST1LNdAsm_32: {
6020     MCInst TmpInst;
6021     // Shuffle the operands around so the lane index operand is in the
6022     // right place.
6023     unsigned Spacing;
6024     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6025     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6026     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6027     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6028     TmpInst.addOperand(Inst.getOperand(1)); // lane
6029     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6030     TmpInst.addOperand(Inst.getOperand(5));
6031     Inst = TmpInst;
6032     return true;
6033   }
6034
6035   case ARM::VST2LNdAsm_8:
6036   case ARM::VST2LNdAsm_16:
6037   case ARM::VST2LNdAsm_32:
6038   case ARM::VST2LNqAsm_16:
6039   case ARM::VST2LNqAsm_32: {
6040     MCInst TmpInst;
6041     // Shuffle the operands around so the lane index operand is in the
6042     // right place.
6043     unsigned Spacing;
6044     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6045     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6046     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6047     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6048     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6049                                             Spacing));
6050     TmpInst.addOperand(Inst.getOperand(1)); // lane
6051     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6052     TmpInst.addOperand(Inst.getOperand(5));
6053     Inst = TmpInst;
6054     return true;
6055   }
6056
6057   case ARM::VST3LNdAsm_8:
6058   case ARM::VST3LNdAsm_16:
6059   case ARM::VST3LNdAsm_32:
6060   case ARM::VST3LNqAsm_16:
6061   case ARM::VST3LNqAsm_32: {
6062     MCInst TmpInst;
6063     // Shuffle the operands around so the lane index operand is in the
6064     // right place.
6065     unsigned Spacing;
6066     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6067     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6068     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6069     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6070     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6071                                             Spacing));
6072     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6073                                             Spacing * 2));
6074     TmpInst.addOperand(Inst.getOperand(1)); // lane
6075     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6076     TmpInst.addOperand(Inst.getOperand(5));
6077     Inst = TmpInst;
6078     return true;
6079   }
6080
6081   case ARM::VST4LNdAsm_8:
6082   case ARM::VST4LNdAsm_16:
6083   case ARM::VST4LNdAsm_32:
6084   case ARM::VST4LNqAsm_16:
6085   case ARM::VST4LNqAsm_32: {
6086     MCInst TmpInst;
6087     // Shuffle the operands around so the lane index operand is in the
6088     // right place.
6089     unsigned Spacing;
6090     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6091     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6092     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6093     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6094     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6095                                             Spacing));
6096     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6097                                             Spacing * 2));
6098     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6099                                             Spacing * 3));
6100     TmpInst.addOperand(Inst.getOperand(1)); // lane
6101     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6102     TmpInst.addOperand(Inst.getOperand(5));
6103     Inst = TmpInst;
6104     return true;
6105   }
6106
6107   // Handle NEON VLD complex aliases.
6108   case ARM::VLD1LNdWB_register_Asm_8:
6109   case ARM::VLD1LNdWB_register_Asm_16:
6110   case ARM::VLD1LNdWB_register_Asm_32: {
6111     MCInst TmpInst;
6112     // Shuffle the operands around so the lane index operand is in the
6113     // right place.
6114     unsigned Spacing;
6115     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6116     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6117     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6118     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6119     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6120     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6121     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6122     TmpInst.addOperand(Inst.getOperand(1)); // lane
6123     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6124     TmpInst.addOperand(Inst.getOperand(6));
6125     Inst = TmpInst;
6126     return true;
6127   }
6128
6129   case ARM::VLD2LNdWB_register_Asm_8:
6130   case ARM::VLD2LNdWB_register_Asm_16:
6131   case ARM::VLD2LNdWB_register_Asm_32:
6132   case ARM::VLD2LNqWB_register_Asm_16:
6133   case ARM::VLD2LNqWB_register_Asm_32: {
6134     MCInst TmpInst;
6135     // Shuffle the operands around so the lane index operand is in the
6136     // right place.
6137     unsigned Spacing;
6138     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6139     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6140     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6141                                             Spacing));
6142     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6143     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6144     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6145     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6146     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6147     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6148                                             Spacing));
6149     TmpInst.addOperand(Inst.getOperand(1)); // lane
6150     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6151     TmpInst.addOperand(Inst.getOperand(6));
6152     Inst = TmpInst;
6153     return true;
6154   }
6155
6156   case ARM::VLD3LNdWB_register_Asm_8:
6157   case ARM::VLD3LNdWB_register_Asm_16:
6158   case ARM::VLD3LNdWB_register_Asm_32:
6159   case ARM::VLD3LNqWB_register_Asm_16:
6160   case ARM::VLD3LNqWB_register_Asm_32: {
6161     MCInst TmpInst;
6162     // Shuffle the operands around so the lane index operand is in the
6163     // right place.
6164     unsigned Spacing;
6165     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6166     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6167     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6168                                             Spacing));
6169     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6170                                             Spacing * 2));
6171     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6172     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6173     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6174     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6175     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6176     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6177                                             Spacing));
6178     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6179                                             Spacing * 2));
6180     TmpInst.addOperand(Inst.getOperand(1)); // lane
6181     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6182     TmpInst.addOperand(Inst.getOperand(6));
6183     Inst = TmpInst;
6184     return true;
6185   }
6186
6187   case ARM::VLD4LNdWB_register_Asm_8:
6188   case ARM::VLD4LNdWB_register_Asm_16:
6189   case ARM::VLD4LNdWB_register_Asm_32:
6190   case ARM::VLD4LNqWB_register_Asm_16:
6191   case ARM::VLD4LNqWB_register_Asm_32: {
6192     MCInst TmpInst;
6193     // Shuffle the operands around so the lane index operand is in the
6194     // right place.
6195     unsigned Spacing;
6196     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6197     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6198     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6199                                             Spacing));
6200     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6201                                             Spacing * 2));
6202     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6203                                             Spacing * 3));
6204     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6205     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6206     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6207     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6208     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6209     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6210                                             Spacing));
6211     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6212                                             Spacing * 2));
6213     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6214                                             Spacing * 3));
6215     TmpInst.addOperand(Inst.getOperand(1)); // lane
6216     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6217     TmpInst.addOperand(Inst.getOperand(6));
6218     Inst = TmpInst;
6219     return true;
6220   }
6221
6222   case ARM::VLD1LNdWB_fixed_Asm_8:
6223   case ARM::VLD1LNdWB_fixed_Asm_16:
6224   case ARM::VLD1LNdWB_fixed_Asm_32: {
6225     MCInst TmpInst;
6226     // Shuffle the operands around so the lane index operand is in the
6227     // right place.
6228     unsigned Spacing;
6229     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6230     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6231     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6232     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6233     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6234     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6235     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6236     TmpInst.addOperand(Inst.getOperand(1)); // lane
6237     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6238     TmpInst.addOperand(Inst.getOperand(5));
6239     Inst = TmpInst;
6240     return true;
6241   }
6242
6243   case ARM::VLD2LNdWB_fixed_Asm_8:
6244   case ARM::VLD2LNdWB_fixed_Asm_16:
6245   case ARM::VLD2LNdWB_fixed_Asm_32:
6246   case ARM::VLD2LNqWB_fixed_Asm_16:
6247   case ARM::VLD2LNqWB_fixed_Asm_32: {
6248     MCInst TmpInst;
6249     // Shuffle the operands around so the lane index operand is in the
6250     // right place.
6251     unsigned Spacing;
6252     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6253     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6254     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6255                                             Spacing));
6256     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6257     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6258     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6259     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6260     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6261     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6262                                             Spacing));
6263     TmpInst.addOperand(Inst.getOperand(1)); // lane
6264     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6265     TmpInst.addOperand(Inst.getOperand(5));
6266     Inst = TmpInst;
6267     return true;
6268   }
6269
6270   case ARM::VLD3LNdWB_fixed_Asm_8:
6271   case ARM::VLD3LNdWB_fixed_Asm_16:
6272   case ARM::VLD3LNdWB_fixed_Asm_32:
6273   case ARM::VLD3LNqWB_fixed_Asm_16:
6274   case ARM::VLD3LNqWB_fixed_Asm_32: {
6275     MCInst TmpInst;
6276     // Shuffle the operands around so the lane index operand is in the
6277     // right place.
6278     unsigned Spacing;
6279     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6280     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6281     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6282                                             Spacing));
6283     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6284                                             Spacing * 2));
6285     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6286     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6287     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6288     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6289     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6290     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6291                                             Spacing));
6292     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6293                                             Spacing * 2));
6294     TmpInst.addOperand(Inst.getOperand(1)); // lane
6295     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6296     TmpInst.addOperand(Inst.getOperand(5));
6297     Inst = TmpInst;
6298     return true;
6299   }
6300
6301   case ARM::VLD4LNdWB_fixed_Asm_8:
6302   case ARM::VLD4LNdWB_fixed_Asm_16:
6303   case ARM::VLD4LNdWB_fixed_Asm_32:
6304   case ARM::VLD4LNqWB_fixed_Asm_16:
6305   case ARM::VLD4LNqWB_fixed_Asm_32: {
6306     MCInst TmpInst;
6307     // Shuffle the operands around so the lane index operand is in the
6308     // right place.
6309     unsigned Spacing;
6310     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6311     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6312     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6313                                             Spacing));
6314     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6315                                             Spacing * 2));
6316     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6317                                             Spacing * 3));
6318     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6319     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6320     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6321     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6322     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6323     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6324                                             Spacing));
6325     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6326                                             Spacing * 2));
6327     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6328                                             Spacing * 3));
6329     TmpInst.addOperand(Inst.getOperand(1)); // lane
6330     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6331     TmpInst.addOperand(Inst.getOperand(5));
6332     Inst = TmpInst;
6333     return true;
6334   }
6335
6336   case ARM::VLD1LNdAsm_8:
6337   case ARM::VLD1LNdAsm_16:
6338   case ARM::VLD1LNdAsm_32: {
6339     MCInst TmpInst;
6340     // Shuffle the operands around so the lane index operand is in the
6341     // right place.
6342     unsigned Spacing;
6343     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6344     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6345     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6346     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6347     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6348     TmpInst.addOperand(Inst.getOperand(1)); // lane
6349     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6350     TmpInst.addOperand(Inst.getOperand(5));
6351     Inst = TmpInst;
6352     return true;
6353   }
6354
6355   case ARM::VLD2LNdAsm_8:
6356   case ARM::VLD2LNdAsm_16:
6357   case ARM::VLD2LNdAsm_32:
6358   case ARM::VLD2LNqAsm_16:
6359   case ARM::VLD2LNqAsm_32: {
6360     MCInst TmpInst;
6361     // Shuffle the operands around so the lane index operand is in the
6362     // right place.
6363     unsigned Spacing;
6364     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6365     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6366     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6367                                             Spacing));
6368     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6369     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6370     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6371     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6372                                             Spacing));
6373     TmpInst.addOperand(Inst.getOperand(1)); // lane
6374     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6375     TmpInst.addOperand(Inst.getOperand(5));
6376     Inst = TmpInst;
6377     return true;
6378   }
6379
6380   case ARM::VLD3LNdAsm_8:
6381   case ARM::VLD3LNdAsm_16:
6382   case ARM::VLD3LNdAsm_32:
6383   case ARM::VLD3LNqAsm_16:
6384   case ARM::VLD3LNqAsm_32: {
6385     MCInst TmpInst;
6386     // Shuffle the operands around so the lane index operand is in the
6387     // right place.
6388     unsigned Spacing;
6389     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6390     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6391     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6392                                             Spacing));
6393     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6394                                             Spacing * 2));
6395     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6396     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6397     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6398     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6399                                             Spacing));
6400     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6401                                             Spacing * 2));
6402     TmpInst.addOperand(Inst.getOperand(1)); // lane
6403     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6404     TmpInst.addOperand(Inst.getOperand(5));
6405     Inst = TmpInst;
6406     return true;
6407   }
6408
6409   case ARM::VLD4LNdAsm_8:
6410   case ARM::VLD4LNdAsm_16:
6411   case ARM::VLD4LNdAsm_32:
6412   case ARM::VLD4LNqAsm_16:
6413   case ARM::VLD4LNqAsm_32: {
6414     MCInst TmpInst;
6415     // Shuffle the operands around so the lane index operand is in the
6416     // right place.
6417     unsigned Spacing;
6418     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6419     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6420     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6421                                             Spacing));
6422     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6423                                             Spacing * 2));
6424     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6425                                             Spacing * 3));
6426     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6427     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6428     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6429     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6430                                             Spacing));
6431     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6432                                             Spacing * 2));
6433     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6434                                             Spacing * 3));
6435     TmpInst.addOperand(Inst.getOperand(1)); // lane
6436     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6437     TmpInst.addOperand(Inst.getOperand(5));
6438     Inst = TmpInst;
6439     return true;
6440   }
6441
6442   // VLD3DUP single 3-element structure to all lanes instructions.
6443   case ARM::VLD3DUPdAsm_8:
6444   case ARM::VLD3DUPdAsm_16:
6445   case ARM::VLD3DUPdAsm_32:
6446   case ARM::VLD3DUPqAsm_8:
6447   case ARM::VLD3DUPqAsm_16:
6448   case ARM::VLD3DUPqAsm_32: {
6449     MCInst TmpInst;
6450     unsigned Spacing;
6451     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6452     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6453     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6454                                             Spacing));
6455     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6456                                             Spacing * 2));
6457     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6458     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6459     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6460     TmpInst.addOperand(Inst.getOperand(4));
6461     Inst = TmpInst;
6462     return true;
6463   }
6464
6465   case ARM::VLD3DUPdWB_fixed_Asm_8:
6466   case ARM::VLD3DUPdWB_fixed_Asm_16:
6467   case ARM::VLD3DUPdWB_fixed_Asm_32:
6468   case ARM::VLD3DUPqWB_fixed_Asm_8:
6469   case ARM::VLD3DUPqWB_fixed_Asm_16:
6470   case ARM::VLD3DUPqWB_fixed_Asm_32: {
6471     MCInst TmpInst;
6472     unsigned Spacing;
6473     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6474     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6475     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6476                                             Spacing));
6477     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6478                                             Spacing * 2));
6479     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6480     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6481     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6482     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6483     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6484     TmpInst.addOperand(Inst.getOperand(4));
6485     Inst = TmpInst;
6486     return true;
6487   }
6488
6489   case ARM::VLD3DUPdWB_register_Asm_8:
6490   case ARM::VLD3DUPdWB_register_Asm_16:
6491   case ARM::VLD3DUPdWB_register_Asm_32:
6492   case ARM::VLD3DUPqWB_register_Asm_8:
6493   case ARM::VLD3DUPqWB_register_Asm_16:
6494   case ARM::VLD3DUPqWB_register_Asm_32: {
6495     MCInst TmpInst;
6496     unsigned Spacing;
6497     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6498     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6499     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6500                                             Spacing));
6501     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6502                                             Spacing * 2));
6503     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6504     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6505     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6506     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6507     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6508     TmpInst.addOperand(Inst.getOperand(5));
6509     Inst = TmpInst;
6510     return true;
6511   }
6512
6513   // VLD3 multiple 3-element structure instructions.
6514   case ARM::VLD3dAsm_8:
6515   case ARM::VLD3dAsm_16:
6516   case ARM::VLD3dAsm_32:
6517   case ARM::VLD3qAsm_8:
6518   case ARM::VLD3qAsm_16:
6519   case ARM::VLD3qAsm_32: {
6520     MCInst TmpInst;
6521     unsigned Spacing;
6522     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6523     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6524     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6525                                             Spacing));
6526     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6527                                             Spacing * 2));
6528     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6529     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6530     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6531     TmpInst.addOperand(Inst.getOperand(4));
6532     Inst = TmpInst;
6533     return true;
6534   }
6535
6536   case ARM::VLD3dWB_fixed_Asm_8:
6537   case ARM::VLD3dWB_fixed_Asm_16:
6538   case ARM::VLD3dWB_fixed_Asm_32:
6539   case ARM::VLD3qWB_fixed_Asm_8:
6540   case ARM::VLD3qWB_fixed_Asm_16:
6541   case ARM::VLD3qWB_fixed_Asm_32: {
6542     MCInst TmpInst;
6543     unsigned Spacing;
6544     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6545     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6546     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6547                                             Spacing));
6548     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6549                                             Spacing * 2));
6550     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6551     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6552     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6553     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6554     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6555     TmpInst.addOperand(Inst.getOperand(4));
6556     Inst = TmpInst;
6557     return true;
6558   }
6559
6560   case ARM::VLD3dWB_register_Asm_8:
6561   case ARM::VLD3dWB_register_Asm_16:
6562   case ARM::VLD3dWB_register_Asm_32:
6563   case ARM::VLD3qWB_register_Asm_8:
6564   case ARM::VLD3qWB_register_Asm_16:
6565   case ARM::VLD3qWB_register_Asm_32: {
6566     MCInst TmpInst;
6567     unsigned Spacing;
6568     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6569     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6570     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6571                                             Spacing));
6572     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6573                                             Spacing * 2));
6574     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6575     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6576     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6577     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6578     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6579     TmpInst.addOperand(Inst.getOperand(5));
6580     Inst = TmpInst;
6581     return true;
6582   }
6583
6584   // VLD4DUP single 3-element structure to all lanes instructions.
6585   case ARM::VLD4DUPdAsm_8:
6586   case ARM::VLD4DUPdAsm_16:
6587   case ARM::VLD4DUPdAsm_32:
6588   case ARM::VLD4DUPqAsm_8:
6589   case ARM::VLD4DUPqAsm_16:
6590   case ARM::VLD4DUPqAsm_32: {
6591     MCInst TmpInst;
6592     unsigned Spacing;
6593     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6594     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6595     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6596                                             Spacing));
6597     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6598                                             Spacing * 2));
6599     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6600                                             Spacing * 3));
6601     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6602     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6603     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6604     TmpInst.addOperand(Inst.getOperand(4));
6605     Inst = TmpInst;
6606     return true;
6607   }
6608
6609   case ARM::VLD4DUPdWB_fixed_Asm_8:
6610   case ARM::VLD4DUPdWB_fixed_Asm_16:
6611   case ARM::VLD4DUPdWB_fixed_Asm_32:
6612   case ARM::VLD4DUPqWB_fixed_Asm_8:
6613   case ARM::VLD4DUPqWB_fixed_Asm_16:
6614   case ARM::VLD4DUPqWB_fixed_Asm_32: {
6615     MCInst TmpInst;
6616     unsigned Spacing;
6617     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6618     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6619     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6620                                             Spacing));
6621     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6622                                             Spacing * 2));
6623     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6624                                             Spacing * 3));
6625     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6626     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6627     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6628     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6629     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6630     TmpInst.addOperand(Inst.getOperand(4));
6631     Inst = TmpInst;
6632     return true;
6633   }
6634
6635   case ARM::VLD4DUPdWB_register_Asm_8:
6636   case ARM::VLD4DUPdWB_register_Asm_16:
6637   case ARM::VLD4DUPdWB_register_Asm_32:
6638   case ARM::VLD4DUPqWB_register_Asm_8:
6639   case ARM::VLD4DUPqWB_register_Asm_16:
6640   case ARM::VLD4DUPqWB_register_Asm_32: {
6641     MCInst TmpInst;
6642     unsigned Spacing;
6643     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6644     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6645     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6646                                             Spacing));
6647     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6648                                             Spacing * 2));
6649     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6650                                             Spacing * 3));
6651     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6652     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6653     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6654     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6655     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6656     TmpInst.addOperand(Inst.getOperand(5));
6657     Inst = TmpInst;
6658     return true;
6659   }
6660
6661   // VLD4 multiple 4-element structure instructions.
6662   case ARM::VLD4dAsm_8:
6663   case ARM::VLD4dAsm_16:
6664   case ARM::VLD4dAsm_32:
6665   case ARM::VLD4qAsm_8:
6666   case ARM::VLD4qAsm_16:
6667   case ARM::VLD4qAsm_32: {
6668     MCInst TmpInst;
6669     unsigned Spacing;
6670     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6671     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6672     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6673                                             Spacing));
6674     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6675                                             Spacing * 2));
6676     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6677                                             Spacing * 3));
6678     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6679     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6680     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6681     TmpInst.addOperand(Inst.getOperand(4));
6682     Inst = TmpInst;
6683     return true;
6684   }
6685
6686   case ARM::VLD4dWB_fixed_Asm_8:
6687   case ARM::VLD4dWB_fixed_Asm_16:
6688   case ARM::VLD4dWB_fixed_Asm_32:
6689   case ARM::VLD4qWB_fixed_Asm_8:
6690   case ARM::VLD4qWB_fixed_Asm_16:
6691   case ARM::VLD4qWB_fixed_Asm_32: {
6692     MCInst TmpInst;
6693     unsigned Spacing;
6694     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6695     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6696     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6697                                             Spacing));
6698     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6699                                             Spacing * 2));
6700     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6701                                             Spacing * 3));
6702     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6703     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6704     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6705     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6706     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6707     TmpInst.addOperand(Inst.getOperand(4));
6708     Inst = TmpInst;
6709     return true;
6710   }
6711
6712   case ARM::VLD4dWB_register_Asm_8:
6713   case ARM::VLD4dWB_register_Asm_16:
6714   case ARM::VLD4dWB_register_Asm_32:
6715   case ARM::VLD4qWB_register_Asm_8:
6716   case ARM::VLD4qWB_register_Asm_16:
6717   case ARM::VLD4qWB_register_Asm_32: {
6718     MCInst TmpInst;
6719     unsigned Spacing;
6720     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6721     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6722     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6723                                             Spacing));
6724     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6725                                             Spacing * 2));
6726     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6727                                             Spacing * 3));
6728     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6729     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6730     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6731     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6732     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6733     TmpInst.addOperand(Inst.getOperand(5));
6734     Inst = TmpInst;
6735     return true;
6736   }
6737
6738   // VST3 multiple 3-element structure instructions.
6739   case ARM::VST3dAsm_8:
6740   case ARM::VST3dAsm_16:
6741   case ARM::VST3dAsm_32:
6742   case ARM::VST3qAsm_8:
6743   case ARM::VST3qAsm_16:
6744   case ARM::VST3qAsm_32: {
6745     MCInst TmpInst;
6746     unsigned Spacing;
6747     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6748     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6749     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6750     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6751     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6752                                             Spacing));
6753     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6754                                             Spacing * 2));
6755     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6756     TmpInst.addOperand(Inst.getOperand(4));
6757     Inst = TmpInst;
6758     return true;
6759   }
6760
6761   case ARM::VST3dWB_fixed_Asm_8:
6762   case ARM::VST3dWB_fixed_Asm_16:
6763   case ARM::VST3dWB_fixed_Asm_32:
6764   case ARM::VST3qWB_fixed_Asm_8:
6765   case ARM::VST3qWB_fixed_Asm_16:
6766   case ARM::VST3qWB_fixed_Asm_32: {
6767     MCInst TmpInst;
6768     unsigned Spacing;
6769     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6770     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6771     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6772     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6773     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6774     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6775     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6776                                             Spacing));
6777     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6778                                             Spacing * 2));
6779     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6780     TmpInst.addOperand(Inst.getOperand(4));
6781     Inst = TmpInst;
6782     return true;
6783   }
6784
6785   case ARM::VST3dWB_register_Asm_8:
6786   case ARM::VST3dWB_register_Asm_16:
6787   case ARM::VST3dWB_register_Asm_32:
6788   case ARM::VST3qWB_register_Asm_8:
6789   case ARM::VST3qWB_register_Asm_16:
6790   case ARM::VST3qWB_register_Asm_32: {
6791     MCInst TmpInst;
6792     unsigned Spacing;
6793     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6794     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6795     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6796     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6797     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6798     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6799     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6800                                             Spacing));
6801     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6802                                             Spacing * 2));
6803     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6804     TmpInst.addOperand(Inst.getOperand(5));
6805     Inst = TmpInst;
6806     return true;
6807   }
6808
6809   // VST4 multiple 3-element structure instructions.
6810   case ARM::VST4dAsm_8:
6811   case ARM::VST4dAsm_16:
6812   case ARM::VST4dAsm_32:
6813   case ARM::VST4qAsm_8:
6814   case ARM::VST4qAsm_16:
6815   case ARM::VST4qAsm_32: {
6816     MCInst TmpInst;
6817     unsigned Spacing;
6818     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6819     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6820     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6821     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6822     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6823                                             Spacing));
6824     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6825                                             Spacing * 2));
6826     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6827                                             Spacing * 3));
6828     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6829     TmpInst.addOperand(Inst.getOperand(4));
6830     Inst = TmpInst;
6831     return true;
6832   }
6833
6834   case ARM::VST4dWB_fixed_Asm_8:
6835   case ARM::VST4dWB_fixed_Asm_16:
6836   case ARM::VST4dWB_fixed_Asm_32:
6837   case ARM::VST4qWB_fixed_Asm_8:
6838   case ARM::VST4qWB_fixed_Asm_16:
6839   case ARM::VST4qWB_fixed_Asm_32: {
6840     MCInst TmpInst;
6841     unsigned Spacing;
6842     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6843     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6844     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6845     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6846     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6847     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6848     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6849                                             Spacing));
6850     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6851                                             Spacing * 2));
6852     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6853                                             Spacing * 3));
6854     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6855     TmpInst.addOperand(Inst.getOperand(4));
6856     Inst = TmpInst;
6857     return true;
6858   }
6859
6860   case ARM::VST4dWB_register_Asm_8:
6861   case ARM::VST4dWB_register_Asm_16:
6862   case ARM::VST4dWB_register_Asm_32:
6863   case ARM::VST4qWB_register_Asm_8:
6864   case ARM::VST4qWB_register_Asm_16:
6865   case ARM::VST4qWB_register_Asm_32: {
6866     MCInst TmpInst;
6867     unsigned Spacing;
6868     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6869     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6870     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6871     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6872     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6873     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6874     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6875                                             Spacing));
6876     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6877                                             Spacing * 2));
6878     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6879                                             Spacing * 3));
6880     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6881     TmpInst.addOperand(Inst.getOperand(5));
6882     Inst = TmpInst;
6883     return true;
6884   }
6885
6886   // Handle encoding choice for the shift-immediate instructions.
6887   case ARM::t2LSLri:
6888   case ARM::t2LSRri:
6889   case ARM::t2ASRri: {
6890     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6891         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
6892         Inst.getOperand(5).getReg() == (inITBlock() ? 0 : ARM::CPSR) &&
6893         !(static_cast<ARMOperand*>(Operands[3])->isToken() &&
6894          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w")) {
6895       unsigned NewOpc;
6896       switch (Inst.getOpcode()) {
6897       default: llvm_unreachable("unexpected opcode");
6898       case ARM::t2LSLri: NewOpc = ARM::tLSLri; break;
6899       case ARM::t2LSRri: NewOpc = ARM::tLSRri; break;
6900       case ARM::t2ASRri: NewOpc = ARM::tASRri; break;
6901       }
6902       // The Thumb1 operands aren't in the same order. Awesome, eh?
6903       MCInst TmpInst;
6904       TmpInst.setOpcode(NewOpc);
6905       TmpInst.addOperand(Inst.getOperand(0));
6906       TmpInst.addOperand(Inst.getOperand(5));
6907       TmpInst.addOperand(Inst.getOperand(1));
6908       TmpInst.addOperand(Inst.getOperand(2));
6909       TmpInst.addOperand(Inst.getOperand(3));
6910       TmpInst.addOperand(Inst.getOperand(4));
6911       Inst = TmpInst;
6912       return true;
6913     }
6914     return false;
6915   }
6916
6917   // Handle the Thumb2 mode MOV complex aliases.
6918   case ARM::t2MOVsr:
6919   case ARM::t2MOVSsr: {
6920     // Which instruction to expand to depends on the CCOut operand and
6921     // whether we're in an IT block if the register operands are low
6922     // registers.
6923     bool isNarrow = false;
6924     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6925         isARMLowRegister(Inst.getOperand(1).getReg()) &&
6926         isARMLowRegister(Inst.getOperand(2).getReg()) &&
6927         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
6928         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsr))
6929       isNarrow = true;
6930     MCInst TmpInst;
6931     unsigned newOpc;
6932     switch(ARM_AM::getSORegShOp(Inst.getOperand(3).getImm())) {
6933     default: llvm_unreachable("unexpected opcode!");
6934     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRrr : ARM::t2ASRrr; break;
6935     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRrr : ARM::t2LSRrr; break;
6936     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLrr : ARM::t2LSLrr; break;
6937     case ARM_AM::ror: newOpc = isNarrow ? ARM::tROR   : ARM::t2RORrr; break;
6938     }
6939     TmpInst.setOpcode(newOpc);
6940     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6941     if (isNarrow)
6942       TmpInst.addOperand(MCOperand::CreateReg(
6943           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
6944     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6945     TmpInst.addOperand(Inst.getOperand(2)); // Rm
6946     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6947     TmpInst.addOperand(Inst.getOperand(5));
6948     if (!isNarrow)
6949       TmpInst.addOperand(MCOperand::CreateReg(
6950           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
6951     Inst = TmpInst;
6952     return true;
6953   }
6954   case ARM::t2MOVsi:
6955   case ARM::t2MOVSsi: {
6956     // Which instruction to expand to depends on the CCOut operand and
6957     // whether we're in an IT block if the register operands are low
6958     // registers.
6959     bool isNarrow = false;
6960     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6961         isARMLowRegister(Inst.getOperand(1).getReg()) &&
6962         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsi))
6963       isNarrow = true;
6964     MCInst TmpInst;
6965     unsigned newOpc;
6966     switch(ARM_AM::getSORegShOp(Inst.getOperand(2).getImm())) {
6967     default: llvm_unreachable("unexpected opcode!");
6968     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRri : ARM::t2ASRri; break;
6969     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRri : ARM::t2LSRri; break;
6970     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLri : ARM::t2LSLri; break;
6971     case ARM_AM::ror: newOpc = ARM::t2RORri; isNarrow = false; break;
6972     case ARM_AM::rrx: isNarrow = false; newOpc = ARM::t2RRX; break;
6973     }
6974     unsigned Amount = ARM_AM::getSORegOffset(Inst.getOperand(2).getImm());
6975     if (Amount == 32) Amount = 0;
6976     TmpInst.setOpcode(newOpc);
6977     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6978     if (isNarrow)
6979       TmpInst.addOperand(MCOperand::CreateReg(
6980           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
6981     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6982     if (newOpc != ARM::t2RRX)
6983       TmpInst.addOperand(MCOperand::CreateImm(Amount));
6984     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6985     TmpInst.addOperand(Inst.getOperand(4));
6986     if (!isNarrow)
6987       TmpInst.addOperand(MCOperand::CreateReg(
6988           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
6989     Inst = TmpInst;
6990     return true;
6991   }
6992   // Handle the ARM mode MOV complex aliases.
6993   case ARM::ASRr:
6994   case ARM::LSRr:
6995   case ARM::LSLr:
6996   case ARM::RORr: {
6997     ARM_AM::ShiftOpc ShiftTy;
6998     switch(Inst.getOpcode()) {
6999     default: llvm_unreachable("unexpected opcode!");
7000     case ARM::ASRr: ShiftTy = ARM_AM::asr; break;
7001     case ARM::LSRr: ShiftTy = ARM_AM::lsr; break;
7002     case ARM::LSLr: ShiftTy = ARM_AM::lsl; break;
7003     case ARM::RORr: ShiftTy = ARM_AM::ror; break;
7004     }
7005     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, 0);
7006     MCInst TmpInst;
7007     TmpInst.setOpcode(ARM::MOVsr);
7008     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7009     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7010     TmpInst.addOperand(Inst.getOperand(2)); // Rm
7011     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
7012     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7013     TmpInst.addOperand(Inst.getOperand(4));
7014     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
7015     Inst = TmpInst;
7016     return true;
7017   }
7018   case ARM::ASRi:
7019   case ARM::LSRi:
7020   case ARM::LSLi:
7021   case ARM::RORi: {
7022     ARM_AM::ShiftOpc ShiftTy;
7023     switch(Inst.getOpcode()) {
7024     default: llvm_unreachable("unexpected opcode!");
7025     case ARM::ASRi: ShiftTy = ARM_AM::asr; break;
7026     case ARM::LSRi: ShiftTy = ARM_AM::lsr; break;
7027     case ARM::LSLi: ShiftTy = ARM_AM::lsl; break;
7028     case ARM::RORi: ShiftTy = ARM_AM::ror; break;
7029     }
7030     // A shift by zero is a plain MOVr, not a MOVsi.
7031     unsigned Amt = Inst.getOperand(2).getImm();
7032     unsigned Opc = Amt == 0 ? ARM::MOVr : ARM::MOVsi;
7033     // A shift by 32 should be encoded as 0 when permitted
7034     if (Amt == 32 && (ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr))
7035       Amt = 0;
7036     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, Amt);
7037     MCInst TmpInst;
7038     TmpInst.setOpcode(Opc);
7039     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7040     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7041     if (Opc == ARM::MOVsi)
7042       TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
7043     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7044     TmpInst.addOperand(Inst.getOperand(4));
7045     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
7046     Inst = TmpInst;
7047     return true;
7048   }
7049   case ARM::RRXi: {
7050     unsigned Shifter = ARM_AM::getSORegOpc(ARM_AM::rrx, 0);
7051     MCInst TmpInst;
7052     TmpInst.setOpcode(ARM::MOVsi);
7053     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7054     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7055     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
7056     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7057     TmpInst.addOperand(Inst.getOperand(3));
7058     TmpInst.addOperand(Inst.getOperand(4)); // cc_out
7059     Inst = TmpInst;
7060     return true;
7061   }
7062   case ARM::t2LDMIA_UPD: {
7063     // If this is a load of a single register, then we should use
7064     // a post-indexed LDR instruction instead, per the ARM ARM.
7065     if (Inst.getNumOperands() != 5)
7066       return false;
7067     MCInst TmpInst;
7068     TmpInst.setOpcode(ARM::t2LDR_POST);
7069     TmpInst.addOperand(Inst.getOperand(4)); // Rt
7070     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7071     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7072     TmpInst.addOperand(MCOperand::CreateImm(4));
7073     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7074     TmpInst.addOperand(Inst.getOperand(3));
7075     Inst = TmpInst;
7076     return true;
7077   }
7078   case ARM::t2STMDB_UPD: {
7079     // If this is a store of a single register, then we should use
7080     // a pre-indexed STR instruction instead, per the ARM ARM.
7081     if (Inst.getNumOperands() != 5)
7082       return false;
7083     MCInst TmpInst;
7084     TmpInst.setOpcode(ARM::t2STR_PRE);
7085     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7086     TmpInst.addOperand(Inst.getOperand(4)); // Rt
7087     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7088     TmpInst.addOperand(MCOperand::CreateImm(-4));
7089     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7090     TmpInst.addOperand(Inst.getOperand(3));
7091     Inst = TmpInst;
7092     return true;
7093   }
7094   case ARM::LDMIA_UPD:
7095     // If this is a load of a single register via a 'pop', then we should use
7096     // a post-indexed LDR instruction instead, per the ARM ARM.
7097     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "pop" &&
7098         Inst.getNumOperands() == 5) {
7099       MCInst TmpInst;
7100       TmpInst.setOpcode(ARM::LDR_POST_IMM);
7101       TmpInst.addOperand(Inst.getOperand(4)); // Rt
7102       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7103       TmpInst.addOperand(Inst.getOperand(1)); // Rn
7104       TmpInst.addOperand(MCOperand::CreateReg(0));  // am2offset
7105       TmpInst.addOperand(MCOperand::CreateImm(4));
7106       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7107       TmpInst.addOperand(Inst.getOperand(3));
7108       Inst = TmpInst;
7109       return true;
7110     }
7111     break;
7112   case ARM::STMDB_UPD:
7113     // If this is a store of a single register via a 'push', then we should use
7114     // a pre-indexed STR instruction instead, per the ARM ARM.
7115     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "push" &&
7116         Inst.getNumOperands() == 5) {
7117       MCInst TmpInst;
7118       TmpInst.setOpcode(ARM::STR_PRE_IMM);
7119       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7120       TmpInst.addOperand(Inst.getOperand(4)); // Rt
7121       TmpInst.addOperand(Inst.getOperand(1)); // addrmode_imm12
7122       TmpInst.addOperand(MCOperand::CreateImm(-4));
7123       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7124       TmpInst.addOperand(Inst.getOperand(3));
7125       Inst = TmpInst;
7126     }
7127     break;
7128   case ARM::t2ADDri12:
7129     // If the immediate fits for encoding T3 (t2ADDri) and the generic "add"
7130     // mnemonic was used (not "addw"), encoding T3 is preferred.
7131     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "add" ||
7132         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
7133       break;
7134     Inst.setOpcode(ARM::t2ADDri);
7135     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7136     break;
7137   case ARM::t2SUBri12:
7138     // If the immediate fits for encoding T3 (t2SUBri) and the generic "sub"
7139     // mnemonic was used (not "subw"), encoding T3 is preferred.
7140     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "sub" ||
7141         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
7142       break;
7143     Inst.setOpcode(ARM::t2SUBri);
7144     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7145     break;
7146   case ARM::tADDi8:
7147     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7148     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7149     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7150     // to encoding T1 if <Rd> is omitted."
7151     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7152       Inst.setOpcode(ARM::tADDi3);
7153       return true;
7154     }
7155     break;
7156   case ARM::tSUBi8:
7157     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7158     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7159     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7160     // to encoding T1 if <Rd> is omitted."
7161     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7162       Inst.setOpcode(ARM::tSUBi3);
7163       return true;
7164     }
7165     break;
7166   case ARM::t2ADDri:
7167   case ARM::t2SUBri: {
7168     // If the destination and first source operand are the same, and
7169     // the flags are compatible with the current IT status, use encoding T2
7170     // instead of T3. For compatibility with the system 'as'. Make sure the
7171     // wide encoding wasn't explicit.
7172     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7173         !isARMLowRegister(Inst.getOperand(0).getReg()) ||
7174         (unsigned)Inst.getOperand(2).getImm() > 255 ||
7175         ((!inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR) ||
7176         (inITBlock() && Inst.getOperand(5).getReg() != 0)) ||
7177         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7178          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7179       break;
7180     MCInst TmpInst;
7181     TmpInst.setOpcode(Inst.getOpcode() == ARM::t2ADDri ?
7182                       ARM::tADDi8 : ARM::tSUBi8);
7183     TmpInst.addOperand(Inst.getOperand(0));
7184     TmpInst.addOperand(Inst.getOperand(5));
7185     TmpInst.addOperand(Inst.getOperand(0));
7186     TmpInst.addOperand(Inst.getOperand(2));
7187     TmpInst.addOperand(Inst.getOperand(3));
7188     TmpInst.addOperand(Inst.getOperand(4));
7189     Inst = TmpInst;
7190     return true;
7191   }
7192   case ARM::t2ADDrr: {
7193     // If the destination and first source operand are the same, and
7194     // there's no setting of the flags, use encoding T2 instead of T3.
7195     // Note that this is only for ADD, not SUB. This mirrors the system
7196     // 'as' behaviour. Make sure the wide encoding wasn't explicit.
7197     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7198         Inst.getOperand(5).getReg() != 0 ||
7199         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7200          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7201       break;
7202     MCInst TmpInst;
7203     TmpInst.setOpcode(ARM::tADDhirr);
7204     TmpInst.addOperand(Inst.getOperand(0));
7205     TmpInst.addOperand(Inst.getOperand(0));
7206     TmpInst.addOperand(Inst.getOperand(2));
7207     TmpInst.addOperand(Inst.getOperand(3));
7208     TmpInst.addOperand(Inst.getOperand(4));
7209     Inst = TmpInst;
7210     return true;
7211   }
7212   case ARM::tADDrSP: {
7213     // If the non-SP source operand and the destination operand are not the
7214     // same, we need to use the 32-bit encoding if it's available.
7215     if (Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
7216       Inst.setOpcode(ARM::t2ADDrr);
7217       Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7218       return true;
7219     }
7220     break;
7221   }
7222   case ARM::tB:
7223     // A Thumb conditional branch outside of an IT block is a tBcc.
7224     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()) {
7225       Inst.setOpcode(ARM::tBcc);
7226       return true;
7227     }
7228     break;
7229   case ARM::t2B:
7230     // A Thumb2 conditional branch outside of an IT block is a t2Bcc.
7231     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()){
7232       Inst.setOpcode(ARM::t2Bcc);
7233       return true;
7234     }
7235     break;
7236   case ARM::t2Bcc:
7237     // If the conditional is AL or we're in an IT block, we really want t2B.
7238     if (Inst.getOperand(1).getImm() == ARMCC::AL || inITBlock()) {
7239       Inst.setOpcode(ARM::t2B);
7240       return true;
7241     }
7242     break;
7243   case ARM::tBcc:
7244     // If the conditional is AL, we really want tB.
7245     if (Inst.getOperand(1).getImm() == ARMCC::AL) {
7246       Inst.setOpcode(ARM::tB);
7247       return true;
7248     }
7249     break;
7250   case ARM::tLDMIA: {
7251     // If the register list contains any high registers, or if the writeback
7252     // doesn't match what tLDMIA can do, we need to use the 32-bit encoding
7253     // instead if we're in Thumb2. Otherwise, this should have generated
7254     // an error in validateInstruction().
7255     unsigned Rn = Inst.getOperand(0).getReg();
7256     bool hasWritebackToken =
7257       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7258        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
7259     bool listContainsBase;
7260     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) ||
7261         (!listContainsBase && !hasWritebackToken) ||
7262         (listContainsBase && hasWritebackToken)) {
7263       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7264       assert (isThumbTwo());
7265       Inst.setOpcode(hasWritebackToken ? ARM::t2LDMIA_UPD : ARM::t2LDMIA);
7266       // If we're switching to the updating version, we need to insert
7267       // the writeback tied operand.
7268       if (hasWritebackToken)
7269         Inst.insert(Inst.begin(),
7270                     MCOperand::CreateReg(Inst.getOperand(0).getReg()));
7271       return true;
7272     }
7273     break;
7274   }
7275   case ARM::tSTMIA_UPD: {
7276     // If the register list contains any high registers, we need to use
7277     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7278     // should have generated an error in validateInstruction().
7279     unsigned Rn = Inst.getOperand(0).getReg();
7280     bool listContainsBase;
7281     if (checkLowRegisterList(Inst, 4, Rn, 0, listContainsBase)) {
7282       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7283       assert (isThumbTwo());
7284       Inst.setOpcode(ARM::t2STMIA_UPD);
7285       return true;
7286     }
7287     break;
7288   }
7289   case ARM::tPOP: {
7290     bool listContainsBase;
7291     // If the register list contains any high registers, we need to use
7292     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7293     // should have generated an error in validateInstruction().
7294     if (!checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase))
7295       return false;
7296     assert (isThumbTwo());
7297     Inst.setOpcode(ARM::t2LDMIA_UPD);
7298     // Add the base register and writeback operands.
7299     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7300     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7301     return true;
7302   }
7303   case ARM::tPUSH: {
7304     bool listContainsBase;
7305     if (!checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase))
7306       return false;
7307     assert (isThumbTwo());
7308     Inst.setOpcode(ARM::t2STMDB_UPD);
7309     // Add the base register and writeback operands.
7310     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7311     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7312     return true;
7313   }
7314   case ARM::t2MOVi: {
7315     // If we can use the 16-bit encoding and the user didn't explicitly
7316     // request the 32-bit variant, transform it here.
7317     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7318         (unsigned)Inst.getOperand(1).getImm() <= 255 &&
7319         ((!inITBlock() && Inst.getOperand(2).getImm() == ARMCC::AL &&
7320          Inst.getOperand(4).getReg() == ARM::CPSR) ||
7321         (inITBlock() && Inst.getOperand(4).getReg() == 0)) &&
7322         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7323          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7324       // The operands aren't in the same order for tMOVi8...
7325       MCInst TmpInst;
7326       TmpInst.setOpcode(ARM::tMOVi8);
7327       TmpInst.addOperand(Inst.getOperand(0));
7328       TmpInst.addOperand(Inst.getOperand(4));
7329       TmpInst.addOperand(Inst.getOperand(1));
7330       TmpInst.addOperand(Inst.getOperand(2));
7331       TmpInst.addOperand(Inst.getOperand(3));
7332       Inst = TmpInst;
7333       return true;
7334     }
7335     break;
7336   }
7337   case ARM::t2MOVr: {
7338     // If we can use the 16-bit encoding and the user didn't explicitly
7339     // request the 32-bit variant, transform it here.
7340     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7341         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7342         Inst.getOperand(2).getImm() == ARMCC::AL &&
7343         Inst.getOperand(4).getReg() == ARM::CPSR &&
7344         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7345          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7346       // The operands aren't the same for tMOV[S]r... (no cc_out)
7347       MCInst TmpInst;
7348       TmpInst.setOpcode(Inst.getOperand(4).getReg() ? ARM::tMOVSr : ARM::tMOVr);
7349       TmpInst.addOperand(Inst.getOperand(0));
7350       TmpInst.addOperand(Inst.getOperand(1));
7351       TmpInst.addOperand(Inst.getOperand(2));
7352       TmpInst.addOperand(Inst.getOperand(3));
7353       Inst = TmpInst;
7354       return true;
7355     }
7356     break;
7357   }
7358   case ARM::t2SXTH:
7359   case ARM::t2SXTB:
7360   case ARM::t2UXTH:
7361   case ARM::t2UXTB: {
7362     // If we can use the 16-bit encoding and the user didn't explicitly
7363     // request the 32-bit variant, transform it here.
7364     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7365         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7366         Inst.getOperand(2).getImm() == 0 &&
7367         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7368          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7369       unsigned NewOpc;
7370       switch (Inst.getOpcode()) {
7371       default: llvm_unreachable("Illegal opcode!");
7372       case ARM::t2SXTH: NewOpc = ARM::tSXTH; break;
7373       case ARM::t2SXTB: NewOpc = ARM::tSXTB; break;
7374       case ARM::t2UXTH: NewOpc = ARM::tUXTH; break;
7375       case ARM::t2UXTB: NewOpc = ARM::tUXTB; break;
7376       }
7377       // The operands aren't the same for thumb1 (no rotate operand).
7378       MCInst TmpInst;
7379       TmpInst.setOpcode(NewOpc);
7380       TmpInst.addOperand(Inst.getOperand(0));
7381       TmpInst.addOperand(Inst.getOperand(1));
7382       TmpInst.addOperand(Inst.getOperand(3));
7383       TmpInst.addOperand(Inst.getOperand(4));
7384       Inst = TmpInst;
7385       return true;
7386     }
7387     break;
7388   }
7389   case ARM::MOVsi: {
7390     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(2).getImm());
7391     // rrx shifts and asr/lsr of #32 is encoded as 0
7392     if (SOpc == ARM_AM::rrx || SOpc == ARM_AM::asr || SOpc == ARM_AM::lsr)
7393       return false;
7394     if (ARM_AM::getSORegOffset(Inst.getOperand(2).getImm()) == 0) {
7395       // Shifting by zero is accepted as a vanilla 'MOVr'
7396       MCInst TmpInst;
7397       TmpInst.setOpcode(ARM::MOVr);
7398       TmpInst.addOperand(Inst.getOperand(0));
7399       TmpInst.addOperand(Inst.getOperand(1));
7400       TmpInst.addOperand(Inst.getOperand(3));
7401       TmpInst.addOperand(Inst.getOperand(4));
7402       TmpInst.addOperand(Inst.getOperand(5));
7403       Inst = TmpInst;
7404       return true;
7405     }
7406     return false;
7407   }
7408   case ARM::ANDrsi:
7409   case ARM::ORRrsi:
7410   case ARM::EORrsi:
7411   case ARM::BICrsi:
7412   case ARM::SUBrsi:
7413   case ARM::ADDrsi: {
7414     unsigned newOpc;
7415     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(3).getImm());
7416     if (SOpc == ARM_AM::rrx) return false;
7417     switch (Inst.getOpcode()) {
7418     default: llvm_unreachable("unexpected opcode!");
7419     case ARM::ANDrsi: newOpc = ARM::ANDrr; break;
7420     case ARM::ORRrsi: newOpc = ARM::ORRrr; break;
7421     case ARM::EORrsi: newOpc = ARM::EORrr; break;
7422     case ARM::BICrsi: newOpc = ARM::BICrr; break;
7423     case ARM::SUBrsi: newOpc = ARM::SUBrr; break;
7424     case ARM::ADDrsi: newOpc = ARM::ADDrr; break;
7425     }
7426     // If the shift is by zero, use the non-shifted instruction definition.
7427     // The exception is for right shifts, where 0 == 32
7428     if (ARM_AM::getSORegOffset(Inst.getOperand(3).getImm()) == 0 &&
7429         !(SOpc == ARM_AM::lsr || SOpc == ARM_AM::asr)) {
7430       MCInst TmpInst;
7431       TmpInst.setOpcode(newOpc);
7432       TmpInst.addOperand(Inst.getOperand(0));
7433       TmpInst.addOperand(Inst.getOperand(1));
7434       TmpInst.addOperand(Inst.getOperand(2));
7435       TmpInst.addOperand(Inst.getOperand(4));
7436       TmpInst.addOperand(Inst.getOperand(5));
7437       TmpInst.addOperand(Inst.getOperand(6));
7438       Inst = TmpInst;
7439       return true;
7440     }
7441     return false;
7442   }
7443   case ARM::ITasm:
7444   case ARM::t2IT: {
7445     // The mask bits for all but the first condition are represented as
7446     // the low bit of the condition code value implies 't'. We currently
7447     // always have 1 implies 't', so XOR toggle the bits if the low bit
7448     // of the condition code is zero.
7449     MCOperand &MO = Inst.getOperand(1);
7450     unsigned Mask = MO.getImm();
7451     unsigned OrigMask = Mask;
7452     unsigned TZ = countTrailingZeros(Mask);
7453     if ((Inst.getOperand(0).getImm() & 1) == 0) {
7454       assert(Mask && TZ <= 3 && "illegal IT mask value!");
7455       Mask ^= (0xE << TZ) & 0xF;
7456     }
7457     MO.setImm(Mask);
7458
7459     // Set up the IT block state according to the IT instruction we just
7460     // matched.
7461     assert(!inITBlock() && "nested IT blocks?!");
7462     ITState.Cond = ARMCC::CondCodes(Inst.getOperand(0).getImm());
7463     ITState.Mask = OrigMask; // Use the original mask, not the updated one.
7464     ITState.CurPosition = 0;
7465     ITState.FirstCond = true;
7466     break;
7467   }
7468   case ARM::t2LSLrr:
7469   case ARM::t2LSRrr:
7470   case ARM::t2ASRrr:
7471   case ARM::t2SBCrr:
7472   case ARM::t2RORrr:
7473   case ARM::t2BICrr:
7474   {
7475     // Assemblers should use the narrow encodings of these instructions when permissible.
7476     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7477          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7478         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7479         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7480          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7481         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7482          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7483       unsigned NewOpc;
7484       switch (Inst.getOpcode()) {
7485         default: llvm_unreachable("unexpected opcode");
7486         case ARM::t2LSLrr: NewOpc = ARM::tLSLrr; break;
7487         case ARM::t2LSRrr: NewOpc = ARM::tLSRrr; break;
7488         case ARM::t2ASRrr: NewOpc = ARM::tASRrr; break;
7489         case ARM::t2SBCrr: NewOpc = ARM::tSBC; break;
7490         case ARM::t2RORrr: NewOpc = ARM::tROR; break;
7491         case ARM::t2BICrr: NewOpc = ARM::tBIC; break;
7492       }
7493       MCInst TmpInst;
7494       TmpInst.setOpcode(NewOpc);
7495       TmpInst.addOperand(Inst.getOperand(0));
7496       TmpInst.addOperand(Inst.getOperand(5));
7497       TmpInst.addOperand(Inst.getOperand(1));
7498       TmpInst.addOperand(Inst.getOperand(2));
7499       TmpInst.addOperand(Inst.getOperand(3));
7500       TmpInst.addOperand(Inst.getOperand(4));
7501       Inst = TmpInst;
7502       return true;
7503     }
7504     return false;
7505   }
7506   case ARM::t2ANDrr:
7507   case ARM::t2EORrr:
7508   case ARM::t2ADCrr:
7509   case ARM::t2ORRrr:
7510   {
7511     // Assemblers should use the narrow encodings of these instructions when permissible.
7512     // These instructions are special in that they are commutable, so shorter encodings
7513     // are available more often.
7514     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7515          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7516         (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() ||
7517          Inst.getOperand(0).getReg() == Inst.getOperand(2).getReg()) &&
7518         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7519          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7520         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7521          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7522       unsigned NewOpc;
7523       switch (Inst.getOpcode()) {
7524         default: llvm_unreachable("unexpected opcode");
7525         case ARM::t2ADCrr: NewOpc = ARM::tADC; break;
7526         case ARM::t2ANDrr: NewOpc = ARM::tAND; break;
7527         case ARM::t2EORrr: NewOpc = ARM::tEOR; break;
7528         case ARM::t2ORRrr: NewOpc = ARM::tORR; break;
7529       }
7530       MCInst TmpInst;
7531       TmpInst.setOpcode(NewOpc);
7532       TmpInst.addOperand(Inst.getOperand(0));
7533       TmpInst.addOperand(Inst.getOperand(5));
7534       if (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg()) {
7535         TmpInst.addOperand(Inst.getOperand(1));
7536         TmpInst.addOperand(Inst.getOperand(2));
7537       } else {
7538         TmpInst.addOperand(Inst.getOperand(2));
7539         TmpInst.addOperand(Inst.getOperand(1));
7540       }
7541       TmpInst.addOperand(Inst.getOperand(3));
7542       TmpInst.addOperand(Inst.getOperand(4));
7543       Inst = TmpInst;
7544       return true;
7545     }
7546     return false;
7547   }
7548   }
7549   return false;
7550 }
7551
7552 unsigned ARMAsmParser::checkTargetMatchPredicate(MCInst &Inst) {
7553   // 16-bit thumb arithmetic instructions either require or preclude the 'S'
7554   // suffix depending on whether they're in an IT block or not.
7555   unsigned Opc = Inst.getOpcode();
7556   const MCInstrDesc &MCID = getInstDesc(Opc);
7557   if (MCID.TSFlags & ARMII::ThumbArithFlagSetting) {
7558     assert(MCID.hasOptionalDef() &&
7559            "optionally flag setting instruction missing optional def operand");
7560     assert(MCID.NumOperands == Inst.getNumOperands() &&
7561            "operand count mismatch!");
7562     // Find the optional-def operand (cc_out).
7563     unsigned OpNo;
7564     for (OpNo = 0;
7565          !MCID.OpInfo[OpNo].isOptionalDef() && OpNo < MCID.NumOperands;
7566          ++OpNo)
7567       ;
7568     // If we're parsing Thumb1, reject it completely.
7569     if (isThumbOne() && Inst.getOperand(OpNo).getReg() != ARM::CPSR)
7570       return Match_MnemonicFail;
7571     // If we're parsing Thumb2, which form is legal depends on whether we're
7572     // in an IT block.
7573     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() != ARM::CPSR &&
7574         !inITBlock())
7575       return Match_RequiresITBlock;
7576     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() == ARM::CPSR &&
7577         inITBlock())
7578       return Match_RequiresNotITBlock;
7579   }
7580   // Some high-register supporting Thumb1 encodings only allow both registers
7581   // to be from r0-r7 when in Thumb2.
7582   else if (Opc == ARM::tADDhirr && isThumbOne() &&
7583            isARMLowRegister(Inst.getOperand(1).getReg()) &&
7584            isARMLowRegister(Inst.getOperand(2).getReg()))
7585     return Match_RequiresThumb2;
7586   // Others only require ARMv6 or later.
7587   else if (Opc == ARM::tMOVr && isThumbOne() && !hasV6Ops() &&
7588            isARMLowRegister(Inst.getOperand(0).getReg()) &&
7589            isARMLowRegister(Inst.getOperand(1).getReg()))
7590     return Match_RequiresV6;
7591   return Match_Success;
7592 }
7593
7594 static const char *getSubtargetFeatureName(unsigned Val);
7595 bool ARMAsmParser::
7596 MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
7597                         SmallVectorImpl<MCParsedAsmOperand*> &Operands,
7598                         MCStreamer &Out, unsigned &ErrorInfo,
7599                         bool MatchingInlineAsm) {
7600   MCInst Inst;
7601   unsigned MatchResult;
7602
7603   MatchResult = MatchInstructionImpl(Operands, Inst, ErrorInfo,
7604                                      MatchingInlineAsm);
7605   switch (MatchResult) {
7606   default: break;
7607   case Match_Success:
7608     // Context sensitive operand constraints aren't handled by the matcher,
7609     // so check them here.
7610     if (validateInstruction(Inst, Operands)) {
7611       // Still progress the IT block, otherwise one wrong condition causes
7612       // nasty cascading errors.
7613       forwardITPosition();
7614       return true;
7615     }
7616
7617     // Some instructions need post-processing to, for example, tweak which
7618     // encoding is selected. Loop on it while changes happen so the
7619     // individual transformations can chain off each other. E.g.,
7620     // tPOP(r8)->t2LDMIA_UPD(sp,r8)->t2STR_POST(sp,r8)
7621     while (processInstruction(Inst, Operands))
7622       ;
7623
7624     // Only move forward at the very end so that everything in validate
7625     // and process gets a consistent answer about whether we're in an IT
7626     // block.
7627     forwardITPosition();
7628
7629     // ITasm is an ARM mode pseudo-instruction that just sets the ITblock and
7630     // doesn't actually encode.
7631     if (Inst.getOpcode() == ARM::ITasm)
7632       return false;
7633
7634     Inst.setLoc(IDLoc);
7635     Out.EmitInstruction(Inst);
7636     return false;
7637   case Match_MissingFeature: {
7638     assert(ErrorInfo && "Unknown missing feature!");
7639     // Special case the error message for the very common case where only
7640     // a single subtarget feature is missing (Thumb vs. ARM, e.g.).
7641     std::string Msg = "instruction requires:";
7642     unsigned Mask = 1;
7643     for (unsigned i = 0; i < (sizeof(ErrorInfo)*8-1); ++i) {
7644       if (ErrorInfo & Mask) {
7645         Msg += " ";
7646         Msg += getSubtargetFeatureName(ErrorInfo & Mask);
7647       }
7648       Mask <<= 1;
7649     }
7650     return Error(IDLoc, Msg);
7651   }
7652   case Match_InvalidOperand: {
7653     SMLoc ErrorLoc = IDLoc;
7654     if (ErrorInfo != ~0U) {
7655       if (ErrorInfo >= Operands.size())
7656         return Error(IDLoc, "too few operands for instruction");
7657
7658       ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
7659       if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
7660     }
7661
7662     return Error(ErrorLoc, "invalid operand for instruction");
7663   }
7664   case Match_MnemonicFail:
7665     return Error(IDLoc, "invalid instruction",
7666                  ((ARMOperand*)Operands[0])->getLocRange());
7667   case Match_RequiresNotITBlock:
7668     return Error(IDLoc, "flag setting instruction only valid outside IT block");
7669   case Match_RequiresITBlock:
7670     return Error(IDLoc, "instruction only valid inside IT block");
7671   case Match_RequiresV6:
7672     return Error(IDLoc, "instruction variant requires ARMv6 or later");
7673   case Match_RequiresThumb2:
7674     return Error(IDLoc, "instruction variant requires Thumb2");
7675   case Match_ImmRange0_4: {
7676     SMLoc ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
7677     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
7678     return Error(ErrorLoc, "immediate operand must be in the range [0,4]");
7679   }
7680   case Match_ImmRange0_15: {
7681     SMLoc ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
7682     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
7683     return Error(ErrorLoc, "immediate operand must be in the range [0,15]");
7684   }
7685   }
7686
7687   llvm_unreachable("Implement any new match types added!");
7688 }
7689
7690 /// parseDirective parses the arm specific directives
7691 bool ARMAsmParser::ParseDirective(AsmToken DirectiveID) {
7692   StringRef IDVal = DirectiveID.getIdentifier();
7693   if (IDVal == ".word")
7694     return parseDirectiveWord(4, DirectiveID.getLoc());
7695   else if (IDVal == ".thumb")
7696     return parseDirectiveThumb(DirectiveID.getLoc());
7697   else if (IDVal == ".arm")
7698     return parseDirectiveARM(DirectiveID.getLoc());
7699   else if (IDVal == ".thumb_func")
7700     return parseDirectiveThumbFunc(DirectiveID.getLoc());
7701   else if (IDVal == ".code")
7702     return parseDirectiveCode(DirectiveID.getLoc());
7703   else if (IDVal == ".syntax")
7704     return parseDirectiveSyntax(DirectiveID.getLoc());
7705   else if (IDVal == ".unreq")
7706     return parseDirectiveUnreq(DirectiveID.getLoc());
7707   else if (IDVal == ".arch")
7708     return parseDirectiveArch(DirectiveID.getLoc());
7709   else if (IDVal == ".eabi_attribute")
7710     return parseDirectiveEabiAttr(DirectiveID.getLoc());
7711   else if (IDVal == ".fnstart")
7712     return parseDirectiveFnStart(DirectiveID.getLoc());
7713   else if (IDVal == ".fnend")
7714     return parseDirectiveFnEnd(DirectiveID.getLoc());
7715   else if (IDVal == ".cantunwind")
7716     return parseDirectiveCantUnwind(DirectiveID.getLoc());
7717   else if (IDVal == ".personality")
7718     return parseDirectivePersonality(DirectiveID.getLoc());
7719   else if (IDVal == ".handlerdata")
7720     return parseDirectiveHandlerData(DirectiveID.getLoc());
7721   else if (IDVal == ".setfp")
7722     return parseDirectiveSetFP(DirectiveID.getLoc());
7723   else if (IDVal == ".pad")
7724     return parseDirectivePad(DirectiveID.getLoc());
7725   else if (IDVal == ".save")
7726     return parseDirectiveRegSave(DirectiveID.getLoc(), false);
7727   else if (IDVal == ".vsave")
7728     return parseDirectiveRegSave(DirectiveID.getLoc(), true);
7729   return true;
7730 }
7731
7732 /// parseDirectiveWord
7733 ///  ::= .word [ expression (, expression)* ]
7734 bool ARMAsmParser::parseDirectiveWord(unsigned Size, SMLoc L) {
7735   if (getLexer().isNot(AsmToken::EndOfStatement)) {
7736     for (;;) {
7737       const MCExpr *Value;
7738       if (getParser().parseExpression(Value))
7739         return true;
7740
7741       getParser().getStreamer().EmitValue(Value, Size);
7742
7743       if (getLexer().is(AsmToken::EndOfStatement))
7744         break;
7745
7746       // FIXME: Improve diagnostic.
7747       if (getLexer().isNot(AsmToken::Comma))
7748         return Error(L, "unexpected token in directive");
7749       Parser.Lex();
7750     }
7751   }
7752
7753   Parser.Lex();
7754   return false;
7755 }
7756
7757 /// parseDirectiveThumb
7758 ///  ::= .thumb
7759 bool ARMAsmParser::parseDirectiveThumb(SMLoc L) {
7760   if (getLexer().isNot(AsmToken::EndOfStatement))
7761     return Error(L, "unexpected token in directive");
7762   Parser.Lex();
7763
7764   if (!hasThumb())
7765     return Error(L, "target does not support Thumb mode");
7766
7767   if (!isThumb())
7768     SwitchMode();
7769   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
7770   return false;
7771 }
7772
7773 /// parseDirectiveARM
7774 ///  ::= .arm
7775 bool ARMAsmParser::parseDirectiveARM(SMLoc L) {
7776   if (getLexer().isNot(AsmToken::EndOfStatement))
7777     return Error(L, "unexpected token in directive");
7778   Parser.Lex();
7779
7780   if (!hasARM())
7781     return Error(L, "target does not support ARM mode");
7782
7783   if (isThumb())
7784     SwitchMode();
7785   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
7786   return false;
7787 }
7788
7789 /// parseDirectiveThumbFunc
7790 ///  ::= .thumbfunc symbol_name
7791 bool ARMAsmParser::parseDirectiveThumbFunc(SMLoc L) {
7792   const MCAsmInfo *MAI = getParser().getStreamer().getContext().getAsmInfo();
7793   bool isMachO = MAI->hasSubsectionsViaSymbols();
7794   StringRef Name;
7795   bool needFuncName = true;
7796
7797   // Darwin asm has (optionally) function name after .thumb_func direction
7798   // ELF doesn't
7799   if (isMachO) {
7800     const AsmToken &Tok = Parser.getTok();
7801     if (Tok.isNot(AsmToken::EndOfStatement)) {
7802       if (Tok.isNot(AsmToken::Identifier) && Tok.isNot(AsmToken::String))
7803         return Error(L, "unexpected token in .thumb_func directive");
7804       Name = Tok.getIdentifier();
7805       Parser.Lex(); // Consume the identifier token.
7806       needFuncName = false;
7807     }
7808   }
7809
7810   if (getLexer().isNot(AsmToken::EndOfStatement))
7811     return Error(L, "unexpected token in directive");
7812
7813   // Eat the end of statement and any blank lines that follow.
7814   while (getLexer().is(AsmToken::EndOfStatement))
7815     Parser.Lex();
7816
7817   // FIXME: assuming function name will be the line following .thumb_func
7818   // We really should be checking the next symbol definition even if there's
7819   // stuff in between.
7820   if (needFuncName) {
7821     Name = Parser.getTok().getIdentifier();
7822   }
7823
7824   // Mark symbol as a thumb symbol.
7825   MCSymbol *Func = getParser().getContext().GetOrCreateSymbol(Name);
7826   getParser().getStreamer().EmitThumbFunc(Func);
7827   return false;
7828 }
7829
7830 /// parseDirectiveSyntax
7831 ///  ::= .syntax unified | divided
7832 bool ARMAsmParser::parseDirectiveSyntax(SMLoc L) {
7833   const AsmToken &Tok = Parser.getTok();
7834   if (Tok.isNot(AsmToken::Identifier))
7835     return Error(L, "unexpected token in .syntax directive");
7836   StringRef Mode = Tok.getString();
7837   if (Mode == "unified" || Mode == "UNIFIED")
7838     Parser.Lex();
7839   else if (Mode == "divided" || Mode == "DIVIDED")
7840     return Error(L, "'.syntax divided' arm asssembly not supported");
7841   else
7842     return Error(L, "unrecognized syntax mode in .syntax directive");
7843
7844   if (getLexer().isNot(AsmToken::EndOfStatement))
7845     return Error(Parser.getTok().getLoc(), "unexpected token in directive");
7846   Parser.Lex();
7847
7848   // TODO tell the MC streamer the mode
7849   // getParser().getStreamer().Emit???();
7850   return false;
7851 }
7852
7853 /// parseDirectiveCode
7854 ///  ::= .code 16 | 32
7855 bool ARMAsmParser::parseDirectiveCode(SMLoc L) {
7856   const AsmToken &Tok = Parser.getTok();
7857   if (Tok.isNot(AsmToken::Integer))
7858     return Error(L, "unexpected token in .code directive");
7859   int64_t Val = Parser.getTok().getIntVal();
7860   if (Val == 16)
7861     Parser.Lex();
7862   else if (Val == 32)
7863     Parser.Lex();
7864   else
7865     return Error(L, "invalid operand to .code directive");
7866
7867   if (getLexer().isNot(AsmToken::EndOfStatement))
7868     return Error(Parser.getTok().getLoc(), "unexpected token in directive");
7869   Parser.Lex();
7870
7871   if (Val == 16) {
7872     if (!hasThumb())
7873       return Error(L, "target does not support Thumb mode");
7874
7875     if (!isThumb())
7876       SwitchMode();
7877     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
7878   } else {
7879     if (!hasARM())
7880       return Error(L, "target does not support ARM mode");
7881
7882     if (isThumb())
7883       SwitchMode();
7884     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
7885   }
7886
7887   return false;
7888 }
7889
7890 /// parseDirectiveReq
7891 ///  ::= name .req registername
7892 bool ARMAsmParser::parseDirectiveReq(StringRef Name, SMLoc L) {
7893   Parser.Lex(); // Eat the '.req' token.
7894   unsigned Reg;
7895   SMLoc SRegLoc, ERegLoc;
7896   if (ParseRegister(Reg, SRegLoc, ERegLoc)) {
7897     Parser.eatToEndOfStatement();
7898     return Error(SRegLoc, "register name expected");
7899   }
7900
7901   // Shouldn't be anything else.
7902   if (Parser.getTok().isNot(AsmToken::EndOfStatement)) {
7903     Parser.eatToEndOfStatement();
7904     return Error(Parser.getTok().getLoc(),
7905                  "unexpected input in .req directive.");
7906   }
7907
7908   Parser.Lex(); // Consume the EndOfStatement
7909
7910   if (RegisterReqs.GetOrCreateValue(Name, Reg).getValue() != Reg)
7911     return Error(SRegLoc, "redefinition of '" + Name +
7912                           "' does not match original.");
7913
7914   return false;
7915 }
7916
7917 /// parseDirectiveUneq
7918 ///  ::= .unreq registername
7919 bool ARMAsmParser::parseDirectiveUnreq(SMLoc L) {
7920   if (Parser.getTok().isNot(AsmToken::Identifier)) {
7921     Parser.eatToEndOfStatement();
7922     return Error(L, "unexpected input in .unreq directive.");
7923   }
7924   RegisterReqs.erase(Parser.getTok().getIdentifier());
7925   Parser.Lex(); // Eat the identifier.
7926   return false;
7927 }
7928
7929 /// parseDirectiveArch
7930 ///  ::= .arch token
7931 bool ARMAsmParser::parseDirectiveArch(SMLoc L) {
7932   return true;
7933 }
7934
7935 /// parseDirectiveEabiAttr
7936 ///  ::= .eabi_attribute int, int
7937 bool ARMAsmParser::parseDirectiveEabiAttr(SMLoc L) {
7938   return true;
7939 }
7940
7941 /// parseDirectiveFnStart
7942 ///  ::= .fnstart
7943 bool ARMAsmParser::parseDirectiveFnStart(SMLoc L) {
7944   if (FnStartLoc.isValid()) {
7945     Error(L, ".fnstart starts before the end of previous one");
7946     Error(FnStartLoc, "previous .fnstart starts here");
7947     return true;
7948   }
7949
7950   FnStartLoc = L;
7951   getParser().getStreamer().EmitFnStart();
7952   return false;
7953 }
7954
7955 /// parseDirectiveFnEnd
7956 ///  ::= .fnend
7957 bool ARMAsmParser::parseDirectiveFnEnd(SMLoc L) {
7958   // Check the ordering of unwind directives
7959   if (!FnStartLoc.isValid())
7960     return Error(L, ".fnstart must precede .fnend directive");
7961
7962   // Reset the unwind directives parser state
7963   resetUnwindDirectiveParserState();
7964
7965   getParser().getStreamer().EmitFnEnd();
7966   return false;
7967 }
7968
7969 /// parseDirectiveCantUnwind
7970 ///  ::= .cantunwind
7971 bool ARMAsmParser::parseDirectiveCantUnwind(SMLoc L) {
7972   // Check the ordering of unwind directives
7973   CantUnwindLoc = L;
7974   if (!FnStartLoc.isValid())
7975     return Error(L, ".fnstart must precede .cantunwind directive");
7976   if (HandlerDataLoc.isValid()) {
7977     Error(L, ".cantunwind can't be used with .handlerdata directive");
7978     Error(HandlerDataLoc, ".handlerdata was specified here");
7979     return true;
7980   }
7981   if (PersonalityLoc.isValid()) {
7982     Error(L, ".cantunwind can't be used with .personality directive");
7983     Error(PersonalityLoc, ".personality was specified here");
7984     return true;
7985   }
7986
7987   getParser().getStreamer().EmitCantUnwind();
7988   return false;
7989 }
7990
7991 /// parseDirectivePersonality
7992 ///  ::= .personality name
7993 bool ARMAsmParser::parseDirectivePersonality(SMLoc L) {
7994   // Check the ordering of unwind directives
7995   PersonalityLoc = L;
7996   if (!FnStartLoc.isValid())
7997     return Error(L, ".fnstart must precede .personality directive");
7998   if (CantUnwindLoc.isValid()) {
7999     Error(L, ".personality can't be used with .cantunwind directive");
8000     Error(CantUnwindLoc, ".cantunwind was specified here");
8001     return true;
8002   }
8003   if (HandlerDataLoc.isValid()) {
8004     Error(L, ".personality must precede .handlerdata directive");
8005     Error(HandlerDataLoc, ".handlerdata was specified here");
8006     return true;
8007   }
8008
8009   // Parse the name of the personality routine
8010   if (Parser.getTok().isNot(AsmToken::Identifier)) {
8011     Parser.eatToEndOfStatement();
8012     return Error(L, "unexpected input in .personality directive.");
8013   }
8014   StringRef Name(Parser.getTok().getIdentifier());
8015   Parser.Lex();
8016
8017   MCSymbol *PR = getParser().getContext().GetOrCreateSymbol(Name);
8018   getParser().getStreamer().EmitPersonality(PR);
8019   return false;
8020 }
8021
8022 /// parseDirectiveHandlerData
8023 ///  ::= .handlerdata
8024 bool ARMAsmParser::parseDirectiveHandlerData(SMLoc L) {
8025   // Check the ordering of unwind directives
8026   HandlerDataLoc = L;
8027   if (!FnStartLoc.isValid())
8028     return Error(L, ".fnstart must precede .personality directive");
8029   if (CantUnwindLoc.isValid()) {
8030     Error(L, ".handlerdata can't be used with .cantunwind directive");
8031     Error(CantUnwindLoc, ".cantunwind was specified here");
8032     return true;
8033   }
8034
8035   getParser().getStreamer().EmitHandlerData();
8036   return false;
8037 }
8038
8039 /// parseDirectiveSetFP
8040 ///  ::= .setfp fpreg, spreg [, offset]
8041 bool ARMAsmParser::parseDirectiveSetFP(SMLoc L) {
8042   // Check the ordering of unwind directives
8043   if (!FnStartLoc.isValid())
8044     return Error(L, ".fnstart must precede .setfp directive");
8045   if (HandlerDataLoc.isValid())
8046     return Error(L, ".setfp must precede .handlerdata directive");
8047
8048   // Parse fpreg
8049   SMLoc NewFPRegLoc = Parser.getTok().getLoc();
8050   int NewFPReg = tryParseRegister();
8051   if (NewFPReg == -1)
8052     return Error(NewFPRegLoc, "frame pointer register expected");
8053
8054   // Consume comma
8055   if (!Parser.getTok().is(AsmToken::Comma))
8056     return Error(Parser.getTok().getLoc(), "comma expected");
8057   Parser.Lex(); // skip comma
8058
8059   // Parse spreg
8060   SMLoc NewSPRegLoc = Parser.getTok().getLoc();
8061   int NewSPReg = tryParseRegister();
8062   if (NewSPReg == -1)
8063     return Error(NewSPRegLoc, "stack pointer register expected");
8064
8065   if (NewSPReg != ARM::SP && NewSPReg != FPReg)
8066     return Error(NewSPRegLoc,
8067                  "register should be either $sp or the latest fp register");
8068
8069   // Update the frame pointer register
8070   FPReg = NewFPReg;
8071
8072   // Parse offset
8073   int64_t Offset = 0;
8074   if (Parser.getTok().is(AsmToken::Comma)) {
8075     Parser.Lex(); // skip comma
8076
8077     if (Parser.getTok().isNot(AsmToken::Hash) &&
8078         Parser.getTok().isNot(AsmToken::Dollar)) {
8079       return Error(Parser.getTok().getLoc(), "'#' expected");
8080     }
8081     Parser.Lex(); // skip hash token.
8082
8083     const MCExpr *OffsetExpr;
8084     SMLoc ExLoc = Parser.getTok().getLoc();
8085     SMLoc EndLoc;
8086     if (getParser().parseExpression(OffsetExpr, EndLoc))
8087       return Error(ExLoc, "malformed setfp offset");
8088     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
8089     if (!CE)
8090       return Error(ExLoc, "setfp offset must be an immediate");
8091
8092     Offset = CE->getValue();
8093   }
8094
8095   getParser().getStreamer().EmitSetFP(static_cast<unsigned>(NewFPReg),
8096                                       static_cast<unsigned>(NewSPReg),
8097                                       Offset);
8098   return false;
8099 }
8100
8101 /// parseDirective
8102 ///  ::= .pad offset
8103 bool ARMAsmParser::parseDirectivePad(SMLoc L) {
8104   // Check the ordering of unwind directives
8105   if (!FnStartLoc.isValid())
8106     return Error(L, ".fnstart must precede .pad directive");
8107   if (HandlerDataLoc.isValid())
8108     return Error(L, ".pad must precede .handlerdata directive");
8109
8110   // Parse the offset
8111   if (Parser.getTok().isNot(AsmToken::Hash) &&
8112       Parser.getTok().isNot(AsmToken::Dollar)) {
8113     return Error(Parser.getTok().getLoc(), "'#' expected");
8114   }
8115   Parser.Lex(); // skip hash token.
8116
8117   const MCExpr *OffsetExpr;
8118   SMLoc ExLoc = Parser.getTok().getLoc();
8119   SMLoc EndLoc;
8120   if (getParser().parseExpression(OffsetExpr, EndLoc))
8121     return Error(ExLoc, "malformed pad offset");
8122   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
8123   if (!CE)
8124     return Error(ExLoc, "pad offset must be an immediate");
8125
8126   getParser().getStreamer().EmitPad(CE->getValue());
8127   return false;
8128 }
8129
8130 /// parseDirectiveRegSave
8131 ///  ::= .save  { registers }
8132 ///  ::= .vsave { registers }
8133 bool ARMAsmParser::parseDirectiveRegSave(SMLoc L, bool IsVector) {
8134   // Check the ordering of unwind directives
8135   if (!FnStartLoc.isValid())
8136     return Error(L, ".fnstart must precede .save or .vsave directives");
8137   if (HandlerDataLoc.isValid())
8138     return Error(L, ".save or .vsave must precede .handlerdata directive");
8139
8140   // RAII object to make sure parsed operands are deleted.
8141   struct CleanupObject {
8142     SmallVector<MCParsedAsmOperand *, 1> Operands;
8143     ~CleanupObject() {
8144       for (unsigned I = 0, E = Operands.size(); I != E; ++I)
8145         delete Operands[I];
8146     }
8147   } CO;
8148
8149   // Parse the register list
8150   if (parseRegisterList(CO.Operands))
8151     return true;
8152   ARMOperand *Op = (ARMOperand*)CO.Operands[0];
8153   if (!IsVector && !Op->isRegList())
8154     return Error(L, ".save expects GPR registers");
8155   if (IsVector && !Op->isDPRRegList())
8156     return Error(L, ".vsave expects DPR registers");
8157
8158   getParser().getStreamer().EmitRegSave(Op->getRegList(), IsVector);
8159   return false;
8160 }
8161
8162 /// Force static initialization.
8163 extern "C" void LLVMInitializeARMAsmParser() {
8164   RegisterMCAsmParser<ARMAsmParser> X(TheARMTarget);
8165   RegisterMCAsmParser<ARMAsmParser> Y(TheThumbTarget);
8166 }
8167
8168 #define GET_REGISTER_MATCHER
8169 #define GET_SUBTARGET_FEATURE_NAME
8170 #define GET_MATCHER_IMPLEMENTATION
8171 #include "ARMGenAsmMatcher.inc"
8172
8173 // Define this matcher function after the auto-generated include so we
8174 // have the match class enum definitions.
8175 unsigned ARMAsmParser::validateTargetOperandClass(MCParsedAsmOperand *AsmOp,
8176                                                   unsigned Kind) {
8177   ARMOperand *Op = static_cast<ARMOperand*>(AsmOp);
8178   // If the kind is a token for a literal immediate, check if our asm
8179   // operand matches. This is for InstAliases which have a fixed-value
8180   // immediate in the syntax.
8181   if (Kind == MCK__35_0 && Op->isImm()) {
8182     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
8183     if (!CE)
8184       return Match_InvalidOperand;
8185     if (CE->getValue() == 0)
8186       return Match_Success;
8187   }
8188   return Match_InvalidOperand;
8189 }