lib/Target/ARM/AsmParser/ARMAsmParser.cpp

   1 //===-- ARMAsmParser.cpp - Parse ARM assembly to MCInst instructions ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "ARMFPUName.h"
  11 #include "ARMFeatures.h"
  12 #include "MCTargetDesc/ARMAddressingModes.h"
  13 #include "MCTargetDesc/ARMArchName.h"
  14 #include "MCTargetDesc/ARMBaseInfo.h"
  15 #include "MCTargetDesc/ARMMCExpr.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/SmallVector.h"
  18 #include "llvm/ADT/StringExtras.h"
  19 #include "llvm/ADT/StringSwitch.h"
  20 #include "llvm/ADT/Twine.h"
  21 #include "llvm/MC/MCAsmInfo.h"
  22 #include "llvm/MC/MCAssembler.h"
  23 #include "llvm/MC/MCContext.h"
  24 #include "llvm/MC/MCDisassembler.h"
  25 #include "llvm/MC/MCELF.h"
  26 #include "llvm/MC/MCELFStreamer.h"
  27 #include "llvm/MC/MCELFSymbolFlags.h"
  28 #include "llvm/MC/MCExpr.h"
  29 #include "llvm/MC/MCInst.h"
  30 #include "llvm/MC/MCInstrDesc.h"
  31 #include "llvm/MC/MCInstrInfo.h"
  32 #include "llvm/MC/MCObjectFileInfo.h"
  33 #include "llvm/MC/MCParser/MCAsmLexer.h"
  34 #include "llvm/MC/MCParser/MCAsmParser.h"
  35 #include "llvm/MC/MCParser/MCParsedAsmOperand.h"
  36 #include "llvm/MC/MCRegisterInfo.h"
  37 #include "llvm/MC/MCSection.h"
  38 #include "llvm/MC/MCStreamer.h"
  39 #include "llvm/MC/MCSubtargetInfo.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/MC/MCTargetAsmParser.h"
  42 #include "llvm/Support/ARMBuildAttributes.h"
  43 #include "llvm/Support/ARMEHABI.h"
  44 #include "llvm/Support/COFF.h"
  45 #include "llvm/Support/Debug.h"
  46 #include "llvm/Support/ELF.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/SourceMgr.h"
  49 #include "llvm/Support/TargetRegistry.h"
  50 #include "llvm/Support/raw_ostream.h"
  51
  52 using namespace llvm;
  53
  54 namespace {
  55
  56 class ARMOperand;
  57
  58 enum VectorLaneTy { NoLanes, AllLanes, IndexedLane };
  59
  60 class UnwindContext {
  61   MCAsmParser &Parser;
  62
  63   typedef SmallVector<SMLoc, 4> Locs;
  64
  65   Locs FnStartLocs;
  66   Locs CantUnwindLocs;
  67   Locs PersonalityLocs;
  68   Locs PersonalityIndexLocs;
  69   Locs HandlerDataLocs;
  70   int FPReg;
  71
  72 public:
  73   UnwindContext(MCAsmParser &P) : Parser(P), FPReg(ARM::SP) {}
  74
  75   bool hasFnStart() const { return !FnStartLocs.empty(); }
  76   bool cantUnwind() const { return !CantUnwindLocs.empty(); }
  77   bool hasHandlerData() const { return !HandlerDataLocs.empty(); }
  78   bool hasPersonality() const {
  79     return !(PersonalityLocs.empty() && PersonalityIndexLocs.empty());
  80   }
  81
  82   void recordFnStart(SMLoc L) { FnStartLocs.push_back(L); }
  83   void recordCantUnwind(SMLoc L) { CantUnwindLocs.push_back(L); }
  84   void recordPersonality(SMLoc L) { PersonalityLocs.push_back(L); }
  85   void recordHandlerData(SMLoc L) { HandlerDataLocs.push_back(L); }
  86   void recordPersonalityIndex(SMLoc L) { PersonalityIndexLocs.push_back(L); }
  87
  88   void saveFPReg(int Reg) { FPReg = Reg; }
  89   int getFPReg() const { return FPReg; }
  90
  91   void emitFnStartLocNotes() const {
  92     for (Locs::const_iterator FI = FnStartLocs.begin(), FE = FnStartLocs.end();
  93          FI != FE; ++FI)
  94       Parser.Note(*FI, ".fnstart was specified here");
  95   }
  96   void emitCantUnwindLocNotes() const {
  97     for (Locs::const_iterator UI = CantUnwindLocs.begin(),
  98                               UE = CantUnwindLocs.end(); UI != UE; ++UI)
  99       Parser.Note(*UI, ".cantunwind was specified here");
 100   }
 101   void emitHandlerDataLocNotes() const {
 102     for (Locs::const_iterator HI = HandlerDataLocs.begin(),
 103                               HE = HandlerDataLocs.end(); HI != HE; ++HI)
 104       Parser.Note(*HI, ".handlerdata was specified here");
 105   }
 106   void emitPersonalityLocNotes() const {
 107     for (Locs::const_iterator PI = PersonalityLocs.begin(),
 108                               PE = PersonalityLocs.end(),
 109                               PII = PersonalityIndexLocs.begin(),
 110                               PIE = PersonalityIndexLocs.end();
 111          PI != PE || PII != PIE;) {
 112       if (PI != PE && (PII == PIE || PI->getPointer() < PII->getPointer()))
 113         Parser.Note(*PI++, ".personality was specified here");
 114       else if (PII != PIE && (PI == PE || PII->getPointer() < PI->getPointer()))
 115         Parser.Note(*PII++, ".personalityindex was specified here");
 116       else
 117         llvm_unreachable(".personality and .personalityindex cannot be "
 118                          "at the same location");
 119     }
 120   }
 121
 122   void reset() {
 123     FnStartLocs = Locs();
 124     CantUnwindLocs = Locs();
 125     PersonalityLocs = Locs();
 126     HandlerDataLocs = Locs();
 127     PersonalityIndexLocs = Locs();
 128     FPReg = ARM::SP;
 129   }
 130 };
 131
 132 class ARMAsmParser : public MCTargetAsmParser {
 133   MCSubtargetInfo &STI;
 134   MCAsmParser &Parser;
 135   const MCInstrInfo &MII;
 136   const MCRegisterInfo *MRI;
 137   UnwindContext UC;
 138
 139   ARMTargetStreamer &getTargetStreamer() {
 140     MCTargetStreamer &TS = *getParser().getStreamer().getTargetStreamer();
 141     return static_cast<ARMTargetStreamer &>(TS);
 142   }
 143
 144   // Map of register aliases registers via the .req directive.
 145   StringMap<unsigned> RegisterReqs;
 146
 147   bool NextSymbolIsThumb;
 148
 149   struct {
 150     ARMCC::CondCodes Cond;    // Condition for IT block.
 151     unsigned Mask:4;          // Condition mask for instructions.
 152                               // Starting at first 1 (from lsb).
 153                               //   '1'  condition as indicated in IT.
 154                               //   '0'  inverse of condition (else).
 155                               // Count of instructions in IT block is
 156                               // 4 - trailingzeroes(mask)
 157
 158     bool FirstCond;           // Explicit flag for when we're parsing the
 159                               // First instruction in the IT block. It's
 160                               // implied in the mask, so needs special
 161                               // handling.
 162
 163     unsigned CurPosition;     // Current position in parsing of IT
 164                               // block. In range [0,3]. Initialized
 165                               // according to count of instructions in block.
 166                               // ~0U if no active IT block.
 167   } ITState;
 168   bool inITBlock() { return ITState.CurPosition != ~0U;}
 169   void forwardITPosition() {
 170     if (!inITBlock()) return;
 171     // Move to the next instruction in the IT block, if there is one. If not,
 172     // mark the block as done.
 173     unsigned TZ = countTrailingZeros(ITState.Mask);
 174     if (++ITState.CurPosition == 5 - TZ)
 175       ITState.CurPosition = ~0U; // Done with the IT block after this.
 176   }
 177
 178
 179   MCAsmParser &getParser() const { return Parser; }
 180   MCAsmLexer &getLexer() const { return Parser.getLexer(); }
 181
 182   void Note(SMLoc L, const Twine &Msg, ArrayRef<SMRange> Ranges = None) {
 183     return Parser.Note(L, Msg, Ranges);
 184   }
 185   bool Warning(SMLoc L, const Twine &Msg,
 186                ArrayRef<SMRange> Ranges = None) {
 187     return Parser.Warning(L, Msg, Ranges);
 188   }
 189   bool Error(SMLoc L, const Twine &Msg,
 190              ArrayRef<SMRange> Ranges = None) {
 191     return Parser.Error(L, Msg, Ranges);
 192   }
 193
 194   int tryParseRegister();
 195   bool tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &);
 196   int tryParseShiftRegister(SmallVectorImpl<MCParsedAsmOperand*> &);
 197   bool parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &);
 198   bool parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &);
 199   bool parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &, StringRef Mnemonic);
 200   bool parsePrefix(ARMMCExpr::VariantKind &RefKind);
 201   bool parseMemRegOffsetShift(ARM_AM::ShiftOpc &ShiftType,
 202                               unsigned &ShiftAmount);
 203   bool parseLiteralValues(unsigned Size, SMLoc L);
 204   bool parseDirectiveThumb(SMLoc L);
 205   bool parseDirectiveARM(SMLoc L);
 206   bool parseDirectiveThumbFunc(SMLoc L);
 207   bool parseDirectiveCode(SMLoc L);
 208   bool parseDirectiveSyntax(SMLoc L);
 209   bool parseDirectiveReq(StringRef Name, SMLoc L);
 210   bool parseDirectiveUnreq(SMLoc L);
 211   bool parseDirectiveArch(SMLoc L);
 212   bool parseDirectiveEabiAttr(SMLoc L);
 213   bool parseDirectiveCPU(SMLoc L);
 214   bool parseDirectiveFPU(SMLoc L);
 215   bool parseDirectiveFnStart(SMLoc L);
 216   bool parseDirectiveFnEnd(SMLoc L);
 217   bool parseDirectiveCantUnwind(SMLoc L);
 218   bool parseDirectivePersonality(SMLoc L);
 219   bool parseDirectiveHandlerData(SMLoc L);
 220   bool parseDirectiveSetFP(SMLoc L);
 221   bool parseDirectivePad(SMLoc L);
 222   bool parseDirectiveRegSave(SMLoc L, bool IsVector);
 223   bool parseDirectiveInst(SMLoc L, char Suffix = '\0');
 224   bool parseDirectiveLtorg(SMLoc L);
 225   bool parseDirectiveEven(SMLoc L);
 226   bool parseDirectivePersonalityIndex(SMLoc L);
 227   bool parseDirectiveUnwindRaw(SMLoc L);
 228   bool parseDirectiveTLSDescSeq(SMLoc L);
 229   bool parseDirectiveMovSP(SMLoc L);
 230   bool parseDirectiveObjectArch(SMLoc L);
 231   bool parseDirectiveArchExtension(SMLoc L);
 232   bool parseDirectiveAlign(SMLoc L);
 233   bool parseDirectiveThumbSet(SMLoc L);
 234
 235   StringRef splitMnemonic(StringRef Mnemonic, unsigned &PredicationCode,
 236                           bool &CarrySetting, unsigned &ProcessorIMod,
 237                           StringRef &ITMask);
 238   void getMnemonicAcceptInfo(StringRef Mnemonic, StringRef FullInst,
 239                              bool &CanAcceptCarrySet,
 240                              bool &CanAcceptPredicationCode);
 241
 242   bool isThumb() const {
 243     // FIXME: Can tablegen auto-generate this?
 244     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 245   }
 246   bool isThumbOne() const {
 247     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) == 0;
 248   }
 249   bool isThumbTwo() const {
 250     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2);
 251   }
 252   bool hasThumb() const {
 253     return STI.getFeatureBits() & ARM::HasV4TOps;
 254   }
 255   bool hasV6Ops() const {
 256     return STI.getFeatureBits() & ARM::HasV6Ops;
 257   }
 258   bool hasV6MOps() const {
 259     return STI.getFeatureBits() & ARM::HasV6MOps;
 260   }
 261   bool hasV7Ops() const {
 262     return STI.getFeatureBits() & ARM::HasV7Ops;
 263   }
 264   bool hasV8Ops() const {
 265     return STI.getFeatureBits() & ARM::HasV8Ops;
 266   }
 267   bool hasARM() const {
 268     return !(STI.getFeatureBits() & ARM::FeatureNoARM);
 269   }
 270
 271   void SwitchMode() {
 272     unsigned FB = ComputeAvailableFeatures(STI.ToggleFeature(ARM::ModeThumb));
 273     setAvailableFeatures(FB);
 274   }
 275   bool isMClass() const {
 276     return STI.getFeatureBits() & ARM::FeatureMClass;
 277   }
 278
 279   /// @name Auto-generated Match Functions
 280   /// {
 281
 282 #define GET_ASSEMBLER_HEADER
 283 #include "ARMGenAsmMatcher.inc"
 284
 285   /// }
 286
 287   OperandMatchResultTy parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*>&);
 288   OperandMatchResultTy parseCoprocNumOperand(
 289     SmallVectorImpl<MCParsedAsmOperand*>&);
 290   OperandMatchResultTy parseCoprocRegOperand(
 291     SmallVectorImpl<MCParsedAsmOperand*>&);
 292   OperandMatchResultTy parseCoprocOptionOperand(
 293     SmallVectorImpl<MCParsedAsmOperand*>&);
 294   OperandMatchResultTy parseMemBarrierOptOperand(
 295     SmallVectorImpl<MCParsedAsmOperand*>&);
 296   OperandMatchResultTy parseInstSyncBarrierOptOperand(
 297     SmallVectorImpl<MCParsedAsmOperand*>&);
 298   OperandMatchResultTy parseProcIFlagsOperand(
 299     SmallVectorImpl<MCParsedAsmOperand*>&);
 300   OperandMatchResultTy parseMSRMaskOperand(
 301     SmallVectorImpl<MCParsedAsmOperand*>&);
 302   OperandMatchResultTy parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &O,
 303                                    StringRef Op, int Low, int High);
 304   OperandMatchResultTy parsePKHLSLImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 305     return parsePKHImm(O, "lsl", 0, 31);
 306   }
 307   OperandMatchResultTy parsePKHASRImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 308     return parsePKHImm(O, "asr", 1, 32);
 309   }
 310   OperandMatchResultTy parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 311   OperandMatchResultTy parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 312   OperandMatchResultTy parseRotImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 313   OperandMatchResultTy parseBitfield(SmallVectorImpl<MCParsedAsmOperand*>&);
 314   OperandMatchResultTy parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*>&);
 315   OperandMatchResultTy parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*>&);
 316   OperandMatchResultTy parseFPImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 317   OperandMatchResultTy parseVectorList(SmallVectorImpl<MCParsedAsmOperand*>&);
 318   OperandMatchResultTy parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index,
 319                                        SMLoc &EndLoc);
 320
 321   // Asm Match Converter Methods
 322   void cvtThumbMultiply(MCInst &Inst,
 323                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 324   void cvtThumbBranches(MCInst &Inst,
 325                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 326
 327   bool validateInstruction(MCInst &Inst,
 328                            const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 329   bool processInstruction(MCInst &Inst,
 330                           const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 331   bool shouldOmitCCOutOperand(StringRef Mnemonic,
 332                               SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 333   bool shouldOmitPredicateOperand(StringRef Mnemonic,
 334                               SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 335 public:
 336   enum ARMMatchResultTy {
 337     Match_RequiresITBlock = FIRST_TARGET_MATCH_RESULT_TY,
 338     Match_RequiresNotITBlock,
 339     Match_RequiresV6,
 340     Match_RequiresThumb2,
 341 #define GET_OPERAND_DIAGNOSTIC_TYPES
 342 #include "ARMGenAsmMatcher.inc"
 343
 344   };
 345
 346   ARMAsmParser(MCSubtargetInfo &_STI, MCAsmParser &_Parser,
 347                const MCInstrInfo &MII,
 348                const MCTargetOptions &Options)
 349       : MCTargetAsmParser(), STI(_STI), Parser(_Parser), MII(MII), UC(_Parser) {
 350     MCAsmParserExtension::Initialize(_Parser);
 351
 352     // Cache the MCRegisterInfo.
 353     MRI = getContext().getRegisterInfo();
 354
 355     // Initialize the set of available features.
 356     setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
 357
 358     // Not in an ITBlock to start with.
 359     ITState.CurPosition = ~0U;
 360
 361     NextSymbolIsThumb = false;
 362   }
 363
 364   // Implementation of the MCTargetAsmParser interface:
 365   bool ParseRegister(unsigned &RegNo, SMLoc &StartLoc, SMLoc &EndLoc) override;
 366   bool
 367   ParseInstruction(ParseInstructionInfo &Info, StringRef Name,
 368                    SMLoc NameLoc,
 369                    SmallVectorImpl<MCParsedAsmOperand*> &Operands) override;
 370   bool ParseDirective(AsmToken DirectiveID) override;
 371
 372   unsigned validateTargetOperandClass(MCParsedAsmOperand *Op,
 373                                       unsigned Kind) override;
 374   unsigned checkTargetMatchPredicate(MCInst &Inst) override;
 375
 376   bool MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
 377                                SmallVectorImpl<MCParsedAsmOperand*> &Operands,
 378                                MCStreamer &Out, unsigned &ErrorInfo,
 379                                bool MatchingInlineAsm) override;
 380   void onLabelParsed(MCSymbol *Symbol) override;
 381 };
 382 } // end anonymous namespace
 383
 384 namespace {
 385
 386 /// ARMOperand - Instances of this class represent a parsed ARM machine
 387 /// operand.
 388 class ARMOperand : public MCParsedAsmOperand {
 389   enum KindTy {
 390     k_CondCode,
 391     k_CCOut,
 392     k_ITCondMask,
 393     k_CoprocNum,
 394     k_CoprocReg,
 395     k_CoprocOption,
 396     k_Immediate,
 397     k_MemBarrierOpt,
 398     k_InstSyncBarrierOpt,
 399     k_Memory,
 400     k_PostIndexRegister,
 401     k_MSRMask,
 402     k_ProcIFlags,
 403     k_VectorIndex,
 404     k_Register,
 405     k_RegisterList,
 406     k_DPRRegisterList,
 407     k_SPRRegisterList,
 408     k_VectorList,
 409     k_VectorListAllLanes,
 410     k_VectorListIndexed,
 411     k_ShiftedRegister,
 412     k_ShiftedImmediate,
 413     k_ShifterImmediate,
 414     k_RotateImmediate,
 415     k_BitfieldDescriptor,
 416     k_Token
 417   } Kind;
 418
 419   SMLoc StartLoc, EndLoc, AlignmentLoc;
 420   SmallVector<unsigned, 8> Registers;
 421
 422   struct CCOp {
 423     ARMCC::CondCodes Val;
 424   };
 425
 426   struct CopOp {
 427     unsigned Val;
 428   };
 429
 430   struct CoprocOptionOp {
 431     unsigned Val;
 432   };
 433
 434   struct ITMaskOp {
 435     unsigned Mask:4;
 436   };
 437
 438   struct MBOptOp {
 439     ARM_MB::MemBOpt Val;
 440   };
 441
 442   struct ISBOptOp {
 443     ARM_ISB::InstSyncBOpt Val;
 444   };
 445
 446   struct IFlagsOp {
 447     ARM_PROC::IFlags Val;
 448   };
 449
 450   struct MMaskOp {
 451     unsigned Val;
 452   };
 453
 454   struct TokOp {
 455     const char *Data;
 456     unsigned Length;
 457   };
 458
 459   struct RegOp {
 460     unsigned RegNum;
 461   };
 462
 463   // A vector register list is a sequential list of 1 to 4 registers.
 464   struct VectorListOp {
 465     unsigned RegNum;
 466     unsigned Count;
 467     unsigned LaneIndex;
 468     bool isDoubleSpaced;
 469   };
 470
 471   struct VectorIndexOp {
 472     unsigned Val;
 473   };
 474
 475   struct ImmOp {
 476     const MCExpr *Val;
 477   };
 478
 479   /// Combined record for all forms of ARM address expressions.
 480   struct MemoryOp {
 481     unsigned BaseRegNum;
 482     // Offset is in OffsetReg or OffsetImm. If both are zero, no offset
 483     // was specified.
 484     const MCConstantExpr *OffsetImm;  // Offset immediate value
 485     unsigned OffsetRegNum;    // Offset register num, when OffsetImm == NULL
 486     ARM_AM::ShiftOpc ShiftType; // Shift type for OffsetReg
 487     unsigned ShiftImm;        // shift for OffsetReg.
 488     unsigned Alignment;       // 0 = no alignment specified
 489     // n = alignment in bytes (2, 4, 8, 16, or 32)
 490     unsigned isNegative : 1;  // Negated OffsetReg? (~'U' bit)
 491   };
 492
 493   struct PostIdxRegOp {
 494     unsigned RegNum;
 495     bool isAdd;
 496     ARM_AM::ShiftOpc ShiftTy;
 497     unsigned ShiftImm;
 498   };
 499
 500   struct ShifterImmOp {
 501     bool isASR;
 502     unsigned Imm;
 503   };
 504
 505   struct RegShiftedRegOp {
 506     ARM_AM::ShiftOpc ShiftTy;
 507     unsigned SrcReg;
 508     unsigned ShiftReg;
 509     unsigned ShiftImm;
 510   };
 511
 512   struct RegShiftedImmOp {
 513     ARM_AM::ShiftOpc ShiftTy;
 514     unsigned SrcReg;
 515     unsigned ShiftImm;
 516   };
 517
 518   struct RotImmOp {
 519     unsigned Imm;
 520   };
 521
 522   struct BitfieldOp {
 523     unsigned LSB;
 524     unsigned Width;
 525   };
 526
 527   union {
 528     struct CCOp CC;
 529     struct CopOp Cop;
 530     struct CoprocOptionOp CoprocOption;
 531     struct MBOptOp MBOpt;
 532     struct ISBOptOp ISBOpt;
 533     struct ITMaskOp ITMask;
 534     struct IFlagsOp IFlags;
 535     struct MMaskOp MMask;
 536     struct TokOp Tok;
 537     struct RegOp Reg;
 538     struct VectorListOp VectorList;
 539     struct VectorIndexOp VectorIndex;
 540     struct ImmOp Imm;
 541     struct MemoryOp Memory;
 542     struct PostIdxRegOp PostIdxReg;
 543     struct ShifterImmOp ShifterImm;
 544     struct RegShiftedRegOp RegShiftedReg;
 545     struct RegShiftedImmOp RegShiftedImm;
 546     struct RotImmOp RotImm;
 547     struct BitfieldOp Bitfield;
 548   };
 549
 550   ARMOperand(KindTy K) : MCParsedAsmOperand(), Kind(K) {}
 551 public:
 552   ARMOperand(const ARMOperand &o) : MCParsedAsmOperand() {
 553     Kind = o.Kind;
 554     StartLoc = o.StartLoc;
 555     EndLoc = o.EndLoc;
 556     switch (Kind) {
 557     case k_CondCode:
 558       CC = o.CC;
 559       break;
 560     case k_ITCondMask:
 561       ITMask = o.ITMask;
 562       break;
 563     case k_Token:
 564       Tok = o.Tok;
 565       break;
 566     case k_CCOut:
 567     case k_Register:
 568       Reg = o.Reg;
 569       break;
 570     case k_RegisterList:
 571     case k_DPRRegisterList:
 572     case k_SPRRegisterList:
 573       Registers = o.Registers;
 574       break;
 575     case k_VectorList:
 576     case k_VectorListAllLanes:
 577     case k_VectorListIndexed:
 578       VectorList = o.VectorList;
 579       break;
 580     case k_CoprocNum:
 581     case k_CoprocReg:
 582       Cop = o.Cop;
 583       break;
 584     case k_CoprocOption:
 585       CoprocOption = o.CoprocOption;
 586       break;
 587     case k_Immediate:
 588       Imm = o.Imm;
 589       break;
 590     case k_MemBarrierOpt:
 591       MBOpt = o.MBOpt;
 592       break;
 593     case k_InstSyncBarrierOpt:
 594       ISBOpt = o.ISBOpt;
 595     case k_Memory:
 596       Memory = o.Memory;
 597       break;
 598     case k_PostIndexRegister:
 599       PostIdxReg = o.PostIdxReg;
 600       break;
 601     case k_MSRMask:
 602       MMask = o.MMask;
 603       break;
 604     case k_ProcIFlags:
 605       IFlags = o.IFlags;
 606       break;
 607     case k_ShifterImmediate:
 608       ShifterImm = o.ShifterImm;
 609       break;
 610     case k_ShiftedRegister:
 611       RegShiftedReg = o.RegShiftedReg;
 612       break;
 613     case k_ShiftedImmediate:
 614       RegShiftedImm = o.RegShiftedImm;
 615       break;
 616     case k_RotateImmediate:
 617       RotImm = o.RotImm;
 618       break;
 619     case k_BitfieldDescriptor:
 620       Bitfield = o.Bitfield;
 621       break;
 622     case k_VectorIndex:
 623       VectorIndex = o.VectorIndex;
 624       break;
 625     }
 626   }
 627
 628   /// getStartLoc - Get the location of the first token of this operand.
 629   SMLoc getStartLoc() const override { return StartLoc; }
 630   /// getEndLoc - Get the location of the last token of this operand.
 631   SMLoc getEndLoc() const override { return EndLoc; }
 632   /// getLocRange - Get the range between the first and last token of this
 633   /// operand.
 634   SMRange getLocRange() const { return SMRange(StartLoc, EndLoc); }
 635
 636   /// getAlignmentLoc - Get the location of the Alignment token of this operand.
 637   SMLoc getAlignmentLoc() const {
 638     assert(Kind == k_Memory && "Invalid access!");
 639     return AlignmentLoc;
 640   }
 641
 642   ARMCC::CondCodes getCondCode() const {
 643     assert(Kind == k_CondCode && "Invalid access!");
 644     return CC.Val;
 645   }
 646
 647   unsigned getCoproc() const {
 648     assert((Kind == k_CoprocNum || Kind == k_CoprocReg) && "Invalid access!");
 649     return Cop.Val;
 650   }
 651
 652   StringRef getToken() const {
 653     assert(Kind == k_Token && "Invalid access!");
 654     return StringRef(Tok.Data, Tok.Length);
 655   }
 656
 657   unsigned getReg() const override {
 658     assert((Kind == k_Register || Kind == k_CCOut) && "Invalid access!");
 659     return Reg.RegNum;
 660   }
 661
 662   const SmallVectorImpl<unsigned> &getRegList() const {
 663     assert((Kind == k_RegisterList || Kind == k_DPRRegisterList ||
 664             Kind == k_SPRRegisterList) && "Invalid access!");
 665     return Registers;
 666   }
 667
 668   const MCExpr *getImm() const {
 669     assert(isImm() && "Invalid access!");
 670     return Imm.Val;
 671   }
 672
 673   unsigned getVectorIndex() const {
 674     assert(Kind == k_VectorIndex && "Invalid access!");
 675     return VectorIndex.Val;
 676   }
 677
 678   ARM_MB::MemBOpt getMemBarrierOpt() const {
 679     assert(Kind == k_MemBarrierOpt && "Invalid access!");
 680     return MBOpt.Val;
 681   }
 682
 683   ARM_ISB::InstSyncBOpt getInstSyncBarrierOpt() const {
 684     assert(Kind == k_InstSyncBarrierOpt && "Invalid access!");
 685     return ISBOpt.Val;
 686   }
 687
 688   ARM_PROC::IFlags getProcIFlags() const {
 689     assert(Kind == k_ProcIFlags && "Invalid access!");
 690     return IFlags.Val;
 691   }
 692
 693   unsigned getMSRMask() const {
 694     assert(Kind == k_MSRMask && "Invalid access!");
 695     return MMask.Val;
 696   }
 697
 698   bool isCoprocNum() const { return Kind == k_CoprocNum; }
 699   bool isCoprocReg() const { return Kind == k_CoprocReg; }
 700   bool isCoprocOption() const { return Kind == k_CoprocOption; }
 701   bool isCondCode() const { return Kind == k_CondCode; }
 702   bool isCCOut() const { return Kind == k_CCOut; }
 703   bool isITMask() const { return Kind == k_ITCondMask; }
 704   bool isITCondCode() const { return Kind == k_CondCode; }
 705   bool isImm() const override { return Kind == k_Immediate; }
 706   // checks whether this operand is an unsigned offset which fits is a field
 707   // of specified width and scaled by a specific number of bits
 708   template<unsigned width, unsigned scale>
 709   bool isUnsignedOffset() const {
 710     if (!isImm()) return false;
 711     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 712     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
 713       int64_t Val = CE->getValue();
 714       int64_t Align = 1LL << scale;
 715       int64_t Max = Align * ((1LL << width) - 1);
 716       return ((Val % Align) == 0) && (Val >= 0) && (Val <= Max);
 717     }
 718     return false;
 719   }
 720   // checks whether this operand is an signed offset which fits is a field
 721   // of specified width and scaled by a specific number of bits
 722   template<unsigned width, unsigned scale>
 723   bool isSignedOffset() const {
 724     if (!isImm()) return false;
 725     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 726     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
 727       int64_t Val = CE->getValue();
 728       int64_t Align = 1LL << scale;
 729       int64_t Max = Align * ((1LL << (width-1)) - 1);
 730       int64_t Min = -Align * (1LL << (width-1));
 731       return ((Val % Align) == 0) && (Val >= Min) && (Val <= Max);
 732     }
 733     return false;
 734   }
 735
 736   // checks whether this operand is a memory operand computed as an offset
 737   // applied to PC. the offset may have 8 bits of magnitude and is represented
 738   // with two bits of shift. textually it may be either [pc, #imm], #imm or
 739   // relocable expression...
 740   bool isThumbMemPC() const {
 741     int64_t Val = 0;
 742     if (isImm()) {
 743       if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 744       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val);
 745       if (!CE) return false;
 746       Val = CE->getValue();
 747     }
 748     else if (isMem()) {
 749       if(!Memory.OffsetImm || Memory.OffsetRegNum) return false;
 750       if(Memory.BaseRegNum != ARM::PC) return false;
 751       Val = Memory.OffsetImm->getValue();
 752     }
 753     else return false;
 754     return ((Val % 4) == 0) && (Val >= 0) && (Val <= 1020);
 755   }
 756   bool isFPImm() const {
 757     if (!isImm()) return false;
 758     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 759     if (!CE) return false;
 760     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
 761     return Val != -1;
 762   }
 763   bool isFBits16() const {
 764     if (!isImm()) return false;
 765     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 766     if (!CE) return false;
 767     int64_t Value = CE->getValue();
 768     return Value >= 0 && Value <= 16;
 769   }
 770   bool isFBits32() const {
 771     if (!isImm()) return false;
 772     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 773     if (!CE) return false;
 774     int64_t Value = CE->getValue();
 775     return Value >= 1 && Value <= 32;
 776   }
 777   bool isImm8s4() const {
 778     if (!isImm()) return false;
 779     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 780     if (!CE) return false;
 781     int64_t Value = CE->getValue();
 782     return ((Value & 3) == 0) && Value >= -1020 && Value <= 1020;
 783   }
 784   bool isImm0_1020s4() const {
 785     if (!isImm()) return false;
 786     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 787     if (!CE) return false;
 788     int64_t Value = CE->getValue();
 789     return ((Value & 3) == 0) && Value >= 0 && Value <= 1020;
 790   }
 791   bool isImm0_508s4() const {
 792     if (!isImm()) return false;
 793     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 794     if (!CE) return false;
 795     int64_t Value = CE->getValue();
 796     return ((Value & 3) == 0) && Value >= 0 && Value <= 508;
 797   }
 798   bool isImm0_508s4Neg() const {
 799     if (!isImm()) return false;
 800     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 801     if (!CE) return false;
 802     int64_t Value = -CE->getValue();
 803     // explicitly exclude zero. we want that to use the normal 0_508 version.
 804     return ((Value & 3) == 0) && Value > 0 && Value <= 508;
 805   }
 806   bool isImm0_239() const {
 807     if (!isImm()) return false;
 808     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 809     if (!CE) return false;
 810     int64_t Value = CE->getValue();
 811     return Value >= 0 && Value < 240;
 812   }
 813   bool isImm0_255() const {
 814     if (!isImm()) return false;
 815     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 816     if (!CE) return false;
 817     int64_t Value = CE->getValue();
 818     return Value >= 0 && Value < 256;
 819   }
 820   bool isImm0_4095() const {
 821     if (!isImm()) return false;
 822     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 823     if (!CE) return false;
 824     int64_t Value = CE->getValue();
 825     return Value >= 0 && Value < 4096;
 826   }
 827   bool isImm0_4095Neg() const {
 828     if (!isImm()) return false;
 829     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 830     if (!CE) return false;
 831     int64_t Value = -CE->getValue();
 832     return Value > 0 && Value < 4096;
 833   }
 834   bool isImm0_1() const {
 835     if (!isImm()) return false;
 836     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 837     if (!CE) return false;
 838     int64_t Value = CE->getValue();
 839     return Value >= 0 && Value < 2;
 840   }
 841   bool isImm0_3() const {
 842     if (!isImm()) return false;
 843     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 844     if (!CE) return false;
 845     int64_t Value = CE->getValue();
 846     return Value >= 0 && Value < 4;
 847   }
 848   bool isImm0_7() const {
 849     if (!isImm()) return false;
 850     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 851     if (!CE) return false;
 852     int64_t Value = CE->getValue();
 853     return Value >= 0 && Value < 8;
 854   }
 855   bool isImm0_15() const {
 856     if (!isImm()) return false;
 857     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 858     if (!CE) return false;
 859     int64_t Value = CE->getValue();
 860     return Value >= 0 && Value < 16;
 861   }
 862   bool isImm0_31() const {
 863     if (!isImm()) return false;
 864     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 865     if (!CE) return false;
 866     int64_t Value = CE->getValue();
 867     return Value >= 0 && Value < 32;
 868   }
 869   bool isImm0_63() const {
 870     if (!isImm()) return false;
 871     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 872     if (!CE) return false;
 873     int64_t Value = CE->getValue();
 874     return Value >= 0 && Value < 64;
 875   }
 876   bool isImm8() const {
 877     if (!isImm()) return false;
 878     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 879     if (!CE) return false;
 880     int64_t Value = CE->getValue();
 881     return Value == 8;
 882   }
 883   bool isImm16() const {
 884     if (!isImm()) return false;
 885     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 886     if (!CE) return false;
 887     int64_t Value = CE->getValue();
 888     return Value == 16;
 889   }
 890   bool isImm32() const {
 891     if (!isImm()) return false;
 892     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 893     if (!CE) return false;
 894     int64_t Value = CE->getValue();
 895     return Value == 32;
 896   }
 897   bool isShrImm8() const {
 898     if (!isImm()) return false;
 899     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 900     if (!CE) return false;
 901     int64_t Value = CE->getValue();
 902     return Value > 0 && Value <= 8;
 903   }
 904   bool isShrImm16() const {
 905     if (!isImm()) return false;
 906     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 907     if (!CE) return false;
 908     int64_t Value = CE->getValue();
 909     return Value > 0 && Value <= 16;
 910   }
 911   bool isShrImm32() const {
 912     if (!isImm()) return false;
 913     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 914     if (!CE) return false;
 915     int64_t Value = CE->getValue();
 916     return Value > 0 && Value <= 32;
 917   }
 918   bool isShrImm64() const {
 919     if (!isImm()) return false;
 920     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 921     if (!CE) return false;
 922     int64_t Value = CE->getValue();
 923     return Value > 0 && Value <= 64;
 924   }
 925   bool isImm1_7() const {
 926     if (!isImm()) return false;
 927     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 928     if (!CE) return false;
 929     int64_t Value = CE->getValue();
 930     return Value > 0 && Value < 8;
 931   }
 932   bool isImm1_15() const {
 933     if (!isImm()) return false;
 934     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 935     if (!CE) return false;
 936     int64_t Value = CE->getValue();
 937     return Value > 0 && Value < 16;
 938   }
 939   bool isImm1_31() const {
 940     if (!isImm()) return false;
 941     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 942     if (!CE) return false;
 943     int64_t Value = CE->getValue();
 944     return Value > 0 && Value < 32;
 945   }
 946   bool isImm1_16() const {
 947     if (!isImm()) return false;
 948     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 949     if (!CE) return false;
 950     int64_t Value = CE->getValue();
 951     return Value > 0 && Value < 17;
 952   }
 953   bool isImm1_32() const {
 954     if (!isImm()) return false;
 955     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 956     if (!CE) return false;
 957     int64_t Value = CE->getValue();
 958     return Value > 0 && Value < 33;
 959   }
 960   bool isImm0_32() const {
 961     if (!isImm()) return false;
 962     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 963     if (!CE) return false;
 964     int64_t Value = CE->getValue();
 965     return Value >= 0 && Value < 33;
 966   }
 967   bool isImm0_65535() const {
 968     if (!isImm()) return false;
 969     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 970     if (!CE) return false;
 971     int64_t Value = CE->getValue();
 972     return Value >= 0 && Value < 65536;
 973   }
 974   bool isImm256_65535Expr() const {
 975     if (!isImm()) return false;
 976     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 977     // If it's not a constant expression, it'll generate a fixup and be
 978     // handled later.
 979     if (!CE) return true;
 980     int64_t Value = CE->getValue();
 981     return Value >= 256 && Value < 65536;
 982   }
 983   bool isImm0_65535Expr() const {
 984     if (!isImm()) return false;
 985     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 986     // If it's not a constant expression, it'll generate a fixup and be
 987     // handled later.
 988     if (!CE) return true;
 989     int64_t Value = CE->getValue();
 990     return Value >= 0 && Value < 65536;
 991   }
 992   bool isImm24bit() const {
 993     if (!isImm()) return false;
 994     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 995     if (!CE) return false;
 996     int64_t Value = CE->getValue();
 997     return Value >= 0 && Value <= 0xffffff;
 998   }
 999   bool isImmThumbSR() const {
1000     if (!isImm()) return false;
1001     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1002     if (!CE) return false;
1003     int64_t Value = CE->getValue();
1004     return Value > 0 && Value < 33;
1005   }
1006   bool isPKHLSLImm() const {
1007     if (!isImm()) return false;
1008     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1009     if (!CE) return false;
1010     int64_t Value = CE->getValue();
1011     return Value >= 0 && Value < 32;
1012   }
1013   bool isPKHASRImm() const {
1014     if (!isImm()) return false;
1015     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1016     if (!CE) return false;
1017     int64_t Value = CE->getValue();
1018     return Value > 0 && Value <= 32;
1019   }
1020   bool isAdrLabel() const {
1021     // If we have an immediate that's not a constant, treat it as a label
1022     // reference needing a fixup. If it is a constant, but it can't fit
1023     // into shift immediate encoding, we reject it.
1024     if (isImm() && !isa<MCConstantExpr>(getImm())) return true;
1025     else return (isARMSOImm() || isARMSOImmNeg());
1026   }
1027   bool isARMSOImm() const {
1028     if (!isImm()) return false;
1029     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1030     if (!CE) return false;
1031     int64_t Value = CE->getValue();
1032     return ARM_AM::getSOImmVal(Value) != -1;
1033   }
1034   bool isARMSOImmNot() const {
1035     if (!isImm()) return false;
1036     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1037     if (!CE) return false;
1038     int64_t Value = CE->getValue();
1039     return ARM_AM::getSOImmVal(~Value) != -1;
1040   }
1041   bool isARMSOImmNeg() const {
1042     if (!isImm()) return false;
1043     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1044     if (!CE) return false;
1045     int64_t Value = CE->getValue();
1046     // Only use this when not representable as a plain so_imm.
1047     return ARM_AM::getSOImmVal(Value) == -1 &&
1048       ARM_AM::getSOImmVal(-Value) != -1;
1049   }
1050   bool isT2SOImm() const {
1051     if (!isImm()) return false;
1052     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1053     if (!CE) return false;
1054     int64_t Value = CE->getValue();
1055     return ARM_AM::getT2SOImmVal(Value) != -1;
1056   }
1057   bool isT2SOImmNot() const {
1058     if (!isImm()) return false;
1059     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1060     if (!CE) return false;
1061     int64_t Value = CE->getValue();
1062     return ARM_AM::getT2SOImmVal(Value) == -1 &&
1063       ARM_AM::getT2SOImmVal(~Value) != -1;
1064   }
1065   bool isT2SOImmNeg() const {
1066     if (!isImm()) return false;
1067     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1068     if (!CE) return false;
1069     int64_t Value = CE->getValue();
1070     // Only use this when not representable as a plain so_imm.
1071     return ARM_AM::getT2SOImmVal(Value) == -1 &&
1072       ARM_AM::getT2SOImmVal(-Value) != -1;
1073   }
1074   bool isSetEndImm() const {
1075     if (!isImm()) return false;
1076     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1077     if (!CE) return false;
1078     int64_t Value = CE->getValue();
1079     return Value == 1 || Value == 0;
1080   }
1081   bool isReg() const override { return Kind == k_Register; }
1082   bool isRegList() const { return Kind == k_RegisterList; }
1083   bool isDPRRegList() const { return Kind == k_DPRRegisterList; }
1084   bool isSPRRegList() const { return Kind == k_SPRRegisterList; }
1085   bool isToken() const override { return Kind == k_Token; }
1086   bool isMemBarrierOpt() const { return Kind == k_MemBarrierOpt; }
1087   bool isInstSyncBarrierOpt() const { return Kind == k_InstSyncBarrierOpt; }
1088   bool isMem() const override { return Kind == k_Memory; }
1089   bool isShifterImm() const { return Kind == k_ShifterImmediate; }
1090   bool isRegShiftedReg() const { return Kind == k_ShiftedRegister; }
1091   bool isRegShiftedImm() const { return Kind == k_ShiftedImmediate; }
1092   bool isRotImm() const { return Kind == k_RotateImmediate; }
1093   bool isBitfield() const { return Kind == k_BitfieldDescriptor; }
1094   bool isPostIdxRegShifted() const { return Kind == k_PostIndexRegister; }
1095   bool isPostIdxReg() const {
1096     return Kind == k_PostIndexRegister && PostIdxReg.ShiftTy ==ARM_AM::no_shift;
1097   }
1098   bool isMemNoOffset(bool alignOK = false, unsigned Alignment = 0) const {
1099     if (!isMem())
1100       return false;
1101     // No offset of any kind.
1102     return Memory.OffsetRegNum == 0 && Memory.OffsetImm == 0 &&
1103      (alignOK || Memory.Alignment == Alignment);
1104   }
1105   bool isMemPCRelImm12() const {
1106     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1107       return false;
1108     // Base register must be PC.
1109     if (Memory.BaseRegNum != ARM::PC)
1110       return false;
1111     // Immediate offset in range [-4095, 4095].
1112     if (!Memory.OffsetImm) return true;
1113     int64_t Val = Memory.OffsetImm->getValue();
1114     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1115   }
1116   bool isAlignedMemory() const {
1117     return isMemNoOffset(true);
1118   }
1119   bool isAlignedMemoryNone() const {
1120     return isMemNoOffset(false, 0);
1121   }
1122   bool isDupAlignedMemoryNone() const {
1123     return isMemNoOffset(false, 0);
1124   }
1125   bool isAlignedMemory16() const {
1126     if (isMemNoOffset(false, 2)) // alignment in bytes for 16-bits is 2.
1127       return true;
1128     return isMemNoOffset(false, 0);
1129   }
1130   bool isDupAlignedMemory16() const {
1131     if (isMemNoOffset(false, 2)) // alignment in bytes for 16-bits is 2.
1132       return true;
1133     return isMemNoOffset(false, 0);
1134   }
1135   bool isAlignedMemory32() const {
1136     if (isMemNoOffset(false, 4)) // alignment in bytes for 32-bits is 4.
1137       return true;
1138     return isMemNoOffset(false, 0);
1139   }
1140   bool isDupAlignedMemory32() const {
1141     if (isMemNoOffset(false, 4)) // alignment in bytes for 32-bits is 4.
1142       return true;
1143     return isMemNoOffset(false, 0);
1144   }
1145   bool isAlignedMemory64() const {
1146     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1147       return true;
1148     return isMemNoOffset(false, 0);
1149   }
1150   bool isDupAlignedMemory64() const {
1151     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1152       return true;
1153     return isMemNoOffset(false, 0);
1154   }
1155   bool isAlignedMemory64or128() const {
1156     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1157       return true;
1158     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1159       return true;
1160     return isMemNoOffset(false, 0);
1161   }
1162   bool isDupAlignedMemory64or128() const {
1163     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1164       return true;
1165     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1166       return true;
1167     return isMemNoOffset(false, 0);
1168   }
1169   bool isAlignedMemory64or128or256() const {
1170     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1171       return true;
1172     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1173       return true;
1174     if (isMemNoOffset(false, 32)) // alignment in bytes for 256-bits is 32.
1175       return true;
1176     return isMemNoOffset(false, 0);
1177   }
1178   bool isAddrMode2() const {
1179     if (!isMem() || Memory.Alignment != 0) return false;
1180     // Check for register offset.
1181     if (Memory.OffsetRegNum) return true;
1182     // Immediate offset in range [-4095, 4095].
1183     if (!Memory.OffsetImm) return true;
1184     int64_t Val = Memory.OffsetImm->getValue();
1185     return Val > -4096 && Val < 4096;
1186   }
1187   bool isAM2OffsetImm() const {
1188     if (!isImm()) return false;
1189     // Immediate offset in range [-4095, 4095].
1190     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1191     if (!CE) return false;
1192     int64_t Val = CE->getValue();
1193     return (Val == INT32_MIN) || (Val > -4096 && Val < 4096);
1194   }
1195   bool isAddrMode3() const {
1196     // If we have an immediate that's not a constant, treat it as a label
1197     // reference needing a fixup. If it is a constant, it's something else
1198     // and we reject it.
1199     if (isImm() && !isa<MCConstantExpr>(getImm()))
1200       return true;
1201     if (!isMem() || Memory.Alignment != 0) return false;
1202     // No shifts are legal for AM3.
1203     if (Memory.ShiftType != ARM_AM::no_shift) return false;
1204     // Check for register offset.
1205     if (Memory.OffsetRegNum) return true;
1206     // Immediate offset in range [-255, 255].
1207     if (!Memory.OffsetImm) return true;
1208     int64_t Val = Memory.OffsetImm->getValue();
1209     // The #-0 offset is encoded as INT32_MIN, and we have to check
1210     // for this too.
1211     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1212   }
1213   bool isAM3Offset() const {
1214     if (Kind != k_Immediate && Kind != k_PostIndexRegister)
1215       return false;
1216     if (Kind == k_PostIndexRegister)
1217       return PostIdxReg.ShiftTy == ARM_AM::no_shift;
1218     // Immediate offset in range [-255, 255].
1219     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1220     if (!CE) return false;
1221     int64_t Val = CE->getValue();
1222     // Special case, #-0 is INT32_MIN.
1223     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1224   }
1225   bool isAddrMode5() const {
1226     // If we have an immediate that's not a constant, treat it as a label
1227     // reference needing a fixup. If it is a constant, it's something else
1228     // and we reject it.
1229     if (isImm() && !isa<MCConstantExpr>(getImm()))
1230       return true;
1231     if (!isMem() || Memory.Alignment != 0) return false;
1232     // Check for register offset.
1233     if (Memory.OffsetRegNum) return false;
1234     // Immediate offset in range [-1020, 1020] and a multiple of 4.
1235     if (!Memory.OffsetImm) return true;
1236     int64_t Val = Memory.OffsetImm->getValue();
1237     return (Val >= -1020 && Val <= 1020 && ((Val & 3) == 0)) ||
1238       Val == INT32_MIN;
1239   }
1240   bool isMemTBB() const {
1241     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1242         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1243       return false;
1244     return true;
1245   }
1246   bool isMemTBH() const {
1247     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1248         Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm != 1 ||
1249         Memory.Alignment != 0 )
1250       return false;
1251     return true;
1252   }
1253   bool isMemRegOffset() const {
1254     if (!isMem() || !Memory.OffsetRegNum || Memory.Alignment != 0)
1255       return false;
1256     return true;
1257   }
1258   bool isT2MemRegOffset() const {
1259     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1260         Memory.Alignment != 0)
1261       return false;
1262     // Only lsl #{0, 1, 2, 3} allowed.
1263     if (Memory.ShiftType == ARM_AM::no_shift)
1264       return true;
1265     if (Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm > 3)
1266       return false;
1267     return true;
1268   }
1269   bool isMemThumbRR() const {
1270     // Thumb reg+reg addressing is simple. Just two registers, a base and
1271     // an offset. No shifts, negations or any other complicating factors.
1272     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1273         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1274       return false;
1275     return isARMLowRegister(Memory.BaseRegNum) &&
1276       (!Memory.OffsetRegNum || isARMLowRegister(Memory.OffsetRegNum));
1277   }
1278   bool isMemThumbRIs4() const {
1279     if (!isMem() || Memory.OffsetRegNum != 0 ||
1280         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1281       return false;
1282     // Immediate offset, multiple of 4 in range [0, 124].
1283     if (!Memory.OffsetImm) return true;
1284     int64_t Val = Memory.OffsetImm->getValue();
1285     return Val >= 0 && Val <= 124 && (Val % 4) == 0;
1286   }
1287   bool isMemThumbRIs2() const {
1288     if (!isMem() || Memory.OffsetRegNum != 0 ||
1289         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1290       return false;
1291     // Immediate offset, multiple of 4 in range [0, 62].
1292     if (!Memory.OffsetImm) return true;
1293     int64_t Val = Memory.OffsetImm->getValue();
1294     return Val >= 0 && Val <= 62 && (Val % 2) == 0;
1295   }
1296   bool isMemThumbRIs1() const {
1297     if (!isMem() || Memory.OffsetRegNum != 0 ||
1298         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1299       return false;
1300     // Immediate offset in range [0, 31].
1301     if (!Memory.OffsetImm) return true;
1302     int64_t Val = Memory.OffsetImm->getValue();
1303     return Val >= 0 && Val <= 31;
1304   }
1305   bool isMemThumbSPI() const {
1306     if (!isMem() || Memory.OffsetRegNum != 0 ||
1307         Memory.BaseRegNum != ARM::SP || Memory.Alignment != 0)
1308       return false;
1309     // Immediate offset, multiple of 4 in range [0, 1020].
1310     if (!Memory.OffsetImm) return true;
1311     int64_t Val = Memory.OffsetImm->getValue();
1312     return Val >= 0 && Val <= 1020 && (Val % 4) == 0;
1313   }
1314   bool isMemImm8s4Offset() const {
1315     // If we have an immediate that's not a constant, treat it as a label
1316     // reference needing a fixup. If it is a constant, it's something else
1317     // and we reject it.
1318     if (isImm() && !isa<MCConstantExpr>(getImm()))
1319       return true;
1320     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1321       return false;
1322     // Immediate offset a multiple of 4 in range [-1020, 1020].
1323     if (!Memory.OffsetImm) return true;
1324     int64_t Val = Memory.OffsetImm->getValue();
1325     // Special case, #-0 is INT32_MIN.
1326     return (Val >= -1020 && Val <= 1020 && (Val & 3) == 0) || Val == INT32_MIN;
1327   }
1328   bool isMemImm0_1020s4Offset() const {
1329     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1330       return false;
1331     // Immediate offset a multiple of 4 in range [0, 1020].
1332     if (!Memory.OffsetImm) return true;
1333     int64_t Val = Memory.OffsetImm->getValue();
1334     return Val >= 0 && Val <= 1020 && (Val & 3) == 0;
1335   }
1336   bool isMemImm8Offset() const {
1337     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1338       return false;
1339     // Base reg of PC isn't allowed for these encodings.
1340     if (Memory.BaseRegNum == ARM::PC) return false;
1341     // Immediate offset in range [-255, 255].
1342     if (!Memory.OffsetImm) return true;
1343     int64_t Val = Memory.OffsetImm->getValue();
1344     return (Val == INT32_MIN) || (Val > -256 && Val < 256);
1345   }
1346   bool isMemPosImm8Offset() const {
1347     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1348       return false;
1349     // Immediate offset in range [0, 255].
1350     if (!Memory.OffsetImm) return true;
1351     int64_t Val = Memory.OffsetImm->getValue();
1352     return Val >= 0 && Val < 256;
1353   }
1354   bool isMemNegImm8Offset() const {
1355     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1356       return false;
1357     // Base reg of PC isn't allowed for these encodings.
1358     if (Memory.BaseRegNum == ARM::PC) return false;
1359     // Immediate offset in range [-255, -1].
1360     if (!Memory.OffsetImm) return false;
1361     int64_t Val = Memory.OffsetImm->getValue();
1362     return (Val == INT32_MIN) || (Val > -256 && Val < 0);
1363   }
1364   bool isMemUImm12Offset() const {
1365     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1366       return false;
1367     // Immediate offset in range [0, 4095].
1368     if (!Memory.OffsetImm) return true;
1369     int64_t Val = Memory.OffsetImm->getValue();
1370     return (Val >= 0 && Val < 4096);
1371   }
1372   bool isMemImm12Offset() const {
1373     // If we have an immediate that's not a constant, treat it as a label
1374     // reference needing a fixup. If it is a constant, it's something else
1375     // and we reject it.
1376     if (isImm() && !isa<MCConstantExpr>(getImm()))
1377       return true;
1378
1379     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1380       return false;
1381     // Immediate offset in range [-4095, 4095].
1382     if (!Memory.OffsetImm) return true;
1383     int64_t Val = Memory.OffsetImm->getValue();
1384     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1385   }
1386   bool isPostIdxImm8() const {
1387     if (!isImm()) return false;
1388     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1389     if (!CE) return false;
1390     int64_t Val = CE->getValue();
1391     return (Val > -256 && Val < 256) || (Val == INT32_MIN);
1392   }
1393   bool isPostIdxImm8s4() const {
1394     if (!isImm()) return false;
1395     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1396     if (!CE) return false;
1397     int64_t Val = CE->getValue();
1398     return ((Val & 3) == 0 && Val >= -1020 && Val <= 1020) ||
1399       (Val == INT32_MIN);
1400   }
1401
1402   bool isMSRMask() const { return Kind == k_MSRMask; }
1403   bool isProcIFlags() const { return Kind == k_ProcIFlags; }
1404
1405   // NEON operands.
1406   bool isSingleSpacedVectorList() const {
1407     return Kind == k_VectorList && !VectorList.isDoubleSpaced;
1408   }
1409   bool isDoubleSpacedVectorList() const {
1410     return Kind == k_VectorList && VectorList.isDoubleSpaced;
1411   }
1412   bool isVecListOneD() const {
1413     if (!isSingleSpacedVectorList()) return false;
1414     return VectorList.Count == 1;
1415   }
1416
1417   bool isVecListDPair() const {
1418     if (!isSingleSpacedVectorList()) return false;
1419     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1420               .contains(VectorList.RegNum));
1421   }
1422
1423   bool isVecListThreeD() const {
1424     if (!isSingleSpacedVectorList()) return false;
1425     return VectorList.Count == 3;
1426   }
1427
1428   bool isVecListFourD() const {
1429     if (!isSingleSpacedVectorList()) return false;
1430     return VectorList.Count == 4;
1431   }
1432
1433   bool isVecListDPairSpaced() const {
1434     if (Kind != k_VectorList) return false;
1435     if (isSingleSpacedVectorList()) return false;
1436     return (ARMMCRegisterClasses[ARM::DPairSpcRegClassID]
1437               .contains(VectorList.RegNum));
1438   }
1439
1440   bool isVecListThreeQ() const {
1441     if (!isDoubleSpacedVectorList()) return false;
1442     return VectorList.Count == 3;
1443   }
1444
1445   bool isVecListFourQ() const {
1446     if (!isDoubleSpacedVectorList()) return false;
1447     return VectorList.Count == 4;
1448   }
1449
1450   bool isSingleSpacedVectorAllLanes() const {
1451     return Kind == k_VectorListAllLanes && !VectorList.isDoubleSpaced;
1452   }
1453   bool isDoubleSpacedVectorAllLanes() const {
1454     return Kind == k_VectorListAllLanes && VectorList.isDoubleSpaced;
1455   }
1456   bool isVecListOneDAllLanes() const {
1457     if (!isSingleSpacedVectorAllLanes()) return false;
1458     return VectorList.Count == 1;
1459   }
1460
1461   bool isVecListDPairAllLanes() const {
1462     if (!isSingleSpacedVectorAllLanes()) return false;
1463     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1464               .contains(VectorList.RegNum));
1465   }
1466
1467   bool isVecListDPairSpacedAllLanes() const {
1468     if (!isDoubleSpacedVectorAllLanes()) return false;
1469     return VectorList.Count == 2;
1470   }
1471
1472   bool isVecListThreeDAllLanes() const {
1473     if (!isSingleSpacedVectorAllLanes()) return false;
1474     return VectorList.Count == 3;
1475   }
1476
1477   bool isVecListThreeQAllLanes() const {
1478     if (!isDoubleSpacedVectorAllLanes()) return false;
1479     return VectorList.Count == 3;
1480   }
1481
1482   bool isVecListFourDAllLanes() const {
1483     if (!isSingleSpacedVectorAllLanes()) return false;
1484     return VectorList.Count == 4;
1485   }
1486
1487   bool isVecListFourQAllLanes() const {
1488     if (!isDoubleSpacedVectorAllLanes()) return false;
1489     return VectorList.Count == 4;
1490   }
1491
1492   bool isSingleSpacedVectorIndexed() const {
1493     return Kind == k_VectorListIndexed && !VectorList.isDoubleSpaced;
1494   }
1495   bool isDoubleSpacedVectorIndexed() const {
1496     return Kind == k_VectorListIndexed && VectorList.isDoubleSpaced;
1497   }
1498   bool isVecListOneDByteIndexed() const {
1499     if (!isSingleSpacedVectorIndexed()) return false;
1500     return VectorList.Count == 1 && VectorList.LaneIndex <= 7;
1501   }
1502
1503   bool isVecListOneDHWordIndexed() const {
1504     if (!isSingleSpacedVectorIndexed()) return false;
1505     return VectorList.Count == 1 && VectorList.LaneIndex <= 3;
1506   }
1507
1508   bool isVecListOneDWordIndexed() const {
1509     if (!isSingleSpacedVectorIndexed()) return false;
1510     return VectorList.Count == 1 && VectorList.LaneIndex <= 1;
1511   }
1512
1513   bool isVecListTwoDByteIndexed() const {
1514     if (!isSingleSpacedVectorIndexed()) return false;
1515     return VectorList.Count == 2 && VectorList.LaneIndex <= 7;
1516   }
1517
1518   bool isVecListTwoDHWordIndexed() const {
1519     if (!isSingleSpacedVectorIndexed()) return false;
1520     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1521   }
1522
1523   bool isVecListTwoQWordIndexed() const {
1524     if (!isDoubleSpacedVectorIndexed()) return false;
1525     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1526   }
1527
1528   bool isVecListTwoQHWordIndexed() const {
1529     if (!isDoubleSpacedVectorIndexed()) return false;
1530     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1531   }
1532
1533   bool isVecListTwoDWordIndexed() const {
1534     if (!isSingleSpacedVectorIndexed()) return false;
1535     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1536   }
1537
1538   bool isVecListThreeDByteIndexed() const {
1539     if (!isSingleSpacedVectorIndexed()) return false;
1540     return VectorList.Count == 3 && VectorList.LaneIndex <= 7;
1541   }
1542
1543   bool isVecListThreeDHWordIndexed() const {
1544     if (!isSingleSpacedVectorIndexed()) return false;
1545     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1546   }
1547
1548   bool isVecListThreeQWordIndexed() const {
1549     if (!isDoubleSpacedVectorIndexed()) return false;
1550     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1551   }
1552
1553   bool isVecListThreeQHWordIndexed() const {
1554     if (!isDoubleSpacedVectorIndexed()) return false;
1555     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1556   }
1557
1558   bool isVecListThreeDWordIndexed() const {
1559     if (!isSingleSpacedVectorIndexed()) return false;
1560     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1561   }
1562
1563   bool isVecListFourDByteIndexed() const {
1564     if (!isSingleSpacedVectorIndexed()) return false;
1565     return VectorList.Count == 4 && VectorList.LaneIndex <= 7;
1566   }
1567
1568   bool isVecListFourDHWordIndexed() const {
1569     if (!isSingleSpacedVectorIndexed()) return false;
1570     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1571   }
1572
1573   bool isVecListFourQWordIndexed() const {
1574     if (!isDoubleSpacedVectorIndexed()) return false;
1575     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1576   }
1577
1578   bool isVecListFourQHWordIndexed() const {
1579     if (!isDoubleSpacedVectorIndexed()) return false;
1580     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1581   }
1582
1583   bool isVecListFourDWordIndexed() const {
1584     if (!isSingleSpacedVectorIndexed()) return false;
1585     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1586   }
1587
1588   bool isVectorIndex8() const {
1589     if (Kind != k_VectorIndex) return false;
1590     return VectorIndex.Val < 8;
1591   }
1592   bool isVectorIndex16() const {
1593     if (Kind != k_VectorIndex) return false;
1594     return VectorIndex.Val < 4;
1595   }
1596   bool isVectorIndex32() const {
1597     if (Kind != k_VectorIndex) return false;
1598     return VectorIndex.Val < 2;
1599   }
1600
1601   bool isNEONi8splat() const {
1602     if (!isImm()) return false;
1603     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1604     // Must be a constant.
1605     if (!CE) return false;
1606     int64_t Value = CE->getValue();
1607     // i8 value splatted across 8 bytes. The immediate is just the 8 byte
1608     // value.
1609     return Value >= 0 && Value < 256;
1610   }
1611
1612   bool isNEONi16splat() const {
1613     if (isNEONByteReplicate(2))
1614       return false; // Leave that for bytes replication and forbid by default.
1615     if (!isImm())
1616       return false;
1617     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1618     // Must be a constant.
1619     if (!CE) return false;
1620     int64_t Value = CE->getValue();
1621     // i16 value in the range [0,255] or [0x0100, 0xff00]
1622     return (Value >= 0 && Value < 256) || (Value >= 0x0100 && Value <= 0xff00);
1623   }
1624
1625   bool isNEONi32splat() const {
1626     if (isNEONByteReplicate(4))
1627       return false; // Leave that for bytes replication and forbid by default.
1628     if (!isImm())
1629       return false;
1630     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1631     // Must be a constant.
1632     if (!CE) return false;
1633     int64_t Value = CE->getValue();
1634     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X.
1635     return (Value >= 0 && Value < 256) ||
1636       (Value >= 0x0100 && Value <= 0xff00) ||
1637       (Value >= 0x010000 && Value <= 0xff0000) ||
1638       (Value >= 0x01000000 && Value <= 0xff000000);
1639   }
1640
1641   bool isNEONByteReplicate(unsigned NumBytes) const {
1642     if (!isImm())
1643       return false;
1644     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1645     // Must be a constant.
1646     if (!CE)
1647       return false;
1648     int64_t Value = CE->getValue();
1649     if (!Value)
1650       return false; // Don't bother with zero.
1651
1652     unsigned char B = Value & 0xff;
1653     for (unsigned i = 1; i < NumBytes; ++i) {
1654       Value >>= 8;
1655       if ((Value & 0xff) != B)
1656         return false;
1657     }
1658     return true;
1659   }
1660   bool isNEONi16ByteReplicate() const { return isNEONByteReplicate(2); }
1661   bool isNEONi32ByteReplicate() const { return isNEONByteReplicate(4); }
1662   bool isNEONi32vmov() const {
1663     if (isNEONByteReplicate(4))
1664       return false; // Let it to be classified as byte-replicate case.
1665     if (!isImm())
1666       return false;
1667     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1668     // Must be a constant.
1669     if (!CE)
1670       return false;
1671     int64_t Value = CE->getValue();
1672     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1673     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1674     return (Value >= 0 && Value < 256) ||
1675       (Value >= 0x0100 && Value <= 0xff00) ||
1676       (Value >= 0x010000 && Value <= 0xff0000) ||
1677       (Value >= 0x01000000 && Value <= 0xff000000) ||
1678       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1679       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1680   }
1681   bool isNEONi32vmovNeg() const {
1682     if (!isImm()) return false;
1683     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1684     // Must be a constant.
1685     if (!CE) return false;
1686     int64_t Value = ~CE->getValue();
1687     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1688     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1689     return (Value >= 0 && Value < 256) ||
1690       (Value >= 0x0100 && Value <= 0xff00) ||
1691       (Value >= 0x010000 && Value <= 0xff0000) ||
1692       (Value >= 0x01000000 && Value <= 0xff000000) ||
1693       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1694       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1695   }
1696
1697   bool isNEONi64splat() const {
1698     if (!isImm()) return false;
1699     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1700     // Must be a constant.
1701     if (!CE) return false;
1702     uint64_t Value = CE->getValue();
1703     // i64 value with each byte being either 0 or 0xff.
1704     for (unsigned i = 0; i < 8; ++i)
1705       if ((Value & 0xff) != 0 && (Value & 0xff) != 0xff) return false;
1706     return true;
1707   }
1708
1709   void addExpr(MCInst &Inst, const MCExpr *Expr) const {
1710     // Add as immediates when possible.  Null MCExpr = 0.
1711     if (Expr == 0)
1712       Inst.addOperand(MCOperand::CreateImm(0));
1713     else if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr))
1714       Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1715     else
1716       Inst.addOperand(MCOperand::CreateExpr(Expr));
1717   }
1718
1719   void addCondCodeOperands(MCInst &Inst, unsigned N) const {
1720     assert(N == 2 && "Invalid number of operands!");
1721     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1722     unsigned RegNum = getCondCode() == ARMCC::AL ? 0: ARM::CPSR;
1723     Inst.addOperand(MCOperand::CreateReg(RegNum));
1724   }
1725
1726   void addCoprocNumOperands(MCInst &Inst, unsigned N) const {
1727     assert(N == 1 && "Invalid number of operands!");
1728     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1729   }
1730
1731   void addCoprocRegOperands(MCInst &Inst, unsigned N) const {
1732     assert(N == 1 && "Invalid number of operands!");
1733     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1734   }
1735
1736   void addCoprocOptionOperands(MCInst &Inst, unsigned N) const {
1737     assert(N == 1 && "Invalid number of operands!");
1738     Inst.addOperand(MCOperand::CreateImm(CoprocOption.Val));
1739   }
1740
1741   void addITMaskOperands(MCInst &Inst, unsigned N) const {
1742     assert(N == 1 && "Invalid number of operands!");
1743     Inst.addOperand(MCOperand::CreateImm(ITMask.Mask));
1744   }
1745
1746   void addITCondCodeOperands(MCInst &Inst, unsigned N) const {
1747     assert(N == 1 && "Invalid number of operands!");
1748     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1749   }
1750
1751   void addCCOutOperands(MCInst &Inst, unsigned N) const {
1752     assert(N == 1 && "Invalid number of operands!");
1753     Inst.addOperand(MCOperand::CreateReg(getReg()));
1754   }
1755
1756   void addRegOperands(MCInst &Inst, unsigned N) const {
1757     assert(N == 1 && "Invalid number of operands!");
1758     Inst.addOperand(MCOperand::CreateReg(getReg()));
1759   }
1760
1761   void addRegShiftedRegOperands(MCInst &Inst, unsigned N) const {
1762     assert(N == 3 && "Invalid number of operands!");
1763     assert(isRegShiftedReg() &&
1764            "addRegShiftedRegOperands() on non-RegShiftedReg!");
1765     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.SrcReg));
1766     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.ShiftReg));
1767     Inst.addOperand(MCOperand::CreateImm(
1768       ARM_AM::getSORegOpc(RegShiftedReg.ShiftTy, RegShiftedReg.ShiftImm)));
1769   }
1770
1771   void addRegShiftedImmOperands(MCInst &Inst, unsigned N) const {
1772     assert(N == 2 && "Invalid number of operands!");
1773     assert(isRegShiftedImm() &&
1774            "addRegShiftedImmOperands() on non-RegShiftedImm!");
1775     Inst.addOperand(MCOperand::CreateReg(RegShiftedImm.SrcReg));
1776     // Shift of #32 is encoded as 0 where permitted
1777     unsigned Imm = (RegShiftedImm.ShiftImm == 32 ? 0 : RegShiftedImm.ShiftImm);
1778     Inst.addOperand(MCOperand::CreateImm(
1779       ARM_AM::getSORegOpc(RegShiftedImm.ShiftTy, Imm)));
1780   }
1781
1782   void addShifterImmOperands(MCInst &Inst, unsigned N) const {
1783     assert(N == 1 && "Invalid number of operands!");
1784     Inst.addOperand(MCOperand::CreateImm((ShifterImm.isASR << 5) |
1785                                          ShifterImm.Imm));
1786   }
1787
1788   void addRegListOperands(MCInst &Inst, unsigned N) const {
1789     assert(N == 1 && "Invalid number of operands!");
1790     const SmallVectorImpl<unsigned> &RegList = getRegList();
1791     for (SmallVectorImpl<unsigned>::const_iterator
1792            I = RegList.begin(), E = RegList.end(); I != E; ++I)
1793       Inst.addOperand(MCOperand::CreateReg(*I));
1794   }
1795
1796   void addDPRRegListOperands(MCInst &Inst, unsigned N) const {
1797     addRegListOperands(Inst, N);
1798   }
1799
1800   void addSPRRegListOperands(MCInst &Inst, unsigned N) const {
1801     addRegListOperands(Inst, N);
1802   }
1803
1804   void addRotImmOperands(MCInst &Inst, unsigned N) const {
1805     assert(N == 1 && "Invalid number of operands!");
1806     // Encoded as val>>3. The printer handles display as 8, 16, 24.
1807     Inst.addOperand(MCOperand::CreateImm(RotImm.Imm >> 3));
1808   }
1809
1810   void addBitfieldOperands(MCInst &Inst, unsigned N) const {
1811     assert(N == 1 && "Invalid number of operands!");
1812     // Munge the lsb/width into a bitfield mask.
1813     unsigned lsb = Bitfield.LSB;
1814     unsigned width = Bitfield.Width;
1815     // Make a 32-bit mask w/ the referenced bits clear and all other bits set.
1816     uint32_t Mask = ~(((uint32_t)0xffffffff >> lsb) << (32 - width) >>
1817                       (32 - (lsb + width)));
1818     Inst.addOperand(MCOperand::CreateImm(Mask));
1819   }
1820
1821   void addImmOperands(MCInst &Inst, unsigned N) const {
1822     assert(N == 1 && "Invalid number of operands!");
1823     addExpr(Inst, getImm());
1824   }
1825
1826   void addFBits16Operands(MCInst &Inst, unsigned N) const {
1827     assert(N == 1 && "Invalid number of operands!");
1828     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1829     Inst.addOperand(MCOperand::CreateImm(16 - CE->getValue()));
1830   }
1831
1832   void addFBits32Operands(MCInst &Inst, unsigned N) const {
1833     assert(N == 1 && "Invalid number of operands!");
1834     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1835     Inst.addOperand(MCOperand::CreateImm(32 - CE->getValue()));
1836   }
1837
1838   void addFPImmOperands(MCInst &Inst, unsigned N) const {
1839     assert(N == 1 && "Invalid number of operands!");
1840     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1841     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
1842     Inst.addOperand(MCOperand::CreateImm(Val));
1843   }
1844
1845   void addImm8s4Operands(MCInst &Inst, unsigned N) const {
1846     assert(N == 1 && "Invalid number of operands!");
1847     // FIXME: We really want to scale the value here, but the LDRD/STRD
1848     // instruction don't encode operands that way yet.
1849     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1850     Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1851   }
1852
1853   void addImm0_1020s4Operands(MCInst &Inst, unsigned N) const {
1854     assert(N == 1 && "Invalid number of operands!");
1855     // The immediate is scaled by four in the encoding and is stored
1856     // in the MCInst as such. Lop off the low two bits here.
1857     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1858     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1859   }
1860
1861   void addImm0_508s4NegOperands(MCInst &Inst, unsigned N) const {
1862     assert(N == 1 && "Invalid number of operands!");
1863     // The immediate is scaled by four in the encoding and is stored
1864     // in the MCInst as such. Lop off the low two bits here.
1865     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1866     Inst.addOperand(MCOperand::CreateImm(-(CE->getValue() / 4)));
1867   }
1868
1869   void addImm0_508s4Operands(MCInst &Inst, unsigned N) const {
1870     assert(N == 1 && "Invalid number of operands!");
1871     // The immediate is scaled by four in the encoding and is stored
1872     // in the MCInst as such. Lop off the low two bits here.
1873     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1874     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1875   }
1876
1877   void addImm1_16Operands(MCInst &Inst, unsigned N) const {
1878     assert(N == 1 && "Invalid number of operands!");
1879     // The constant encodes as the immediate-1, and we store in the instruction
1880     // the bits as encoded, so subtract off one here.
1881     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1882     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1883   }
1884
1885   void addImm1_32Operands(MCInst &Inst, unsigned N) const {
1886     assert(N == 1 && "Invalid number of operands!");
1887     // The constant encodes as the immediate-1, and we store in the instruction
1888     // the bits as encoded, so subtract off one here.
1889     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1890     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1891   }
1892
1893   void addImmThumbSROperands(MCInst &Inst, unsigned N) const {
1894     assert(N == 1 && "Invalid number of operands!");
1895     // The constant encodes as the immediate, except for 32, which encodes as
1896     // zero.
1897     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1898     unsigned Imm = CE->getValue();
1899     Inst.addOperand(MCOperand::CreateImm((Imm == 32 ? 0 : Imm)));
1900   }
1901
1902   void addPKHASRImmOperands(MCInst &Inst, unsigned N) const {
1903     assert(N == 1 && "Invalid number of operands!");
1904     // An ASR value of 32 encodes as 0, so that's how we want to add it to
1905     // the instruction as well.
1906     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1907     int Val = CE->getValue();
1908     Inst.addOperand(MCOperand::CreateImm(Val == 32 ? 0 : Val));
1909   }
1910
1911   void addT2SOImmNotOperands(MCInst &Inst, unsigned N) const {
1912     assert(N == 1 && "Invalid number of operands!");
1913     // The operand is actually a t2_so_imm, but we have its bitwise
1914     // negation in the assembly source, so twiddle it here.
1915     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1916     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1917   }
1918
1919   void addT2SOImmNegOperands(MCInst &Inst, unsigned N) const {
1920     assert(N == 1 && "Invalid number of operands!");
1921     // The operand is actually a t2_so_imm, but we have its
1922     // negation in the assembly source, so twiddle it here.
1923     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1924     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1925   }
1926
1927   void addImm0_4095NegOperands(MCInst &Inst, unsigned N) const {
1928     assert(N == 1 && "Invalid number of operands!");
1929     // The operand is actually an imm0_4095, but we have its
1930     // negation in the assembly source, so twiddle it here.
1931     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1932     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1933   }
1934
1935   void addUnsignedOffset_b8s2Operands(MCInst &Inst, unsigned N) const {
1936     if(const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm())) {
1937       Inst.addOperand(MCOperand::CreateImm(CE->getValue() >> 2));
1938       return;
1939     }
1940
1941     const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
1942     assert(SR && "Unknown value type!");
1943     Inst.addOperand(MCOperand::CreateExpr(SR));
1944   }
1945
1946   void addThumbMemPCOperands(MCInst &Inst, unsigned N) const {
1947     assert(N == 1 && "Invalid number of operands!");
1948     if (isImm()) {
1949       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1950       if (CE) {
1951         Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1952         return;
1953       }
1954
1955       const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
1956       assert(SR && "Unknown value type!");
1957       Inst.addOperand(MCOperand::CreateExpr(SR));
1958       return;
1959     }
1960
1961     assert(isMem()  && "Unknown value type!");
1962     assert(isa<MCConstantExpr>(Memory.OffsetImm) && "Unknown value type!");
1963     Inst.addOperand(MCOperand::CreateImm(Memory.OffsetImm->getValue()));
1964   }
1965
1966   void addARMSOImmNotOperands(MCInst &Inst, unsigned N) const {
1967     assert(N == 1 && "Invalid number of operands!");
1968     // The operand is actually a so_imm, but we have its bitwise
1969     // negation in the assembly source, so twiddle it here.
1970     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1971     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1972   }
1973
1974   void addARMSOImmNegOperands(MCInst &Inst, unsigned N) const {
1975     assert(N == 1 && "Invalid number of operands!");
1976     // The operand is actually a so_imm, but we have its
1977     // negation in the assembly source, so twiddle it here.
1978     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1979     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1980   }
1981
1982   void addMemBarrierOptOperands(MCInst &Inst, unsigned N) const {
1983     assert(N == 1 && "Invalid number of operands!");
1984     Inst.addOperand(MCOperand::CreateImm(unsigned(getMemBarrierOpt())));
1985   }
1986
1987   void addInstSyncBarrierOptOperands(MCInst &Inst, unsigned N) const {
1988     assert(N == 1 && "Invalid number of operands!");
1989     Inst.addOperand(MCOperand::CreateImm(unsigned(getInstSyncBarrierOpt())));
1990   }
1991
1992   void addMemNoOffsetOperands(MCInst &Inst, unsigned N) const {
1993     assert(N == 1 && "Invalid number of operands!");
1994     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1995   }
1996
1997   void addMemPCRelImm12Operands(MCInst &Inst, unsigned N) const {
1998     assert(N == 1 && "Invalid number of operands!");
1999     int32_t Imm = Memory.OffsetImm->getValue();
2000     Inst.addOperand(MCOperand::CreateImm(Imm));
2001   }
2002
2003   void addAdrLabelOperands(MCInst &Inst, unsigned N) const {
2004     assert(N == 1 && "Invalid number of operands!");
2005     assert(isImm() && "Not an immediate!");
2006
2007     // If we have an immediate that's not a constant, treat it as a label
2008     // reference needing a fixup.
2009     if (!isa<MCConstantExpr>(getImm())) {
2010       Inst.addOperand(MCOperand::CreateExpr(getImm()));
2011       return;
2012     }
2013
2014     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2015     int Val = CE->getValue();
2016     Inst.addOperand(MCOperand::CreateImm(Val));
2017   }
2018
2019   void addAlignedMemoryOperands(MCInst &Inst, unsigned N) const {
2020     assert(N == 2 && "Invalid number of operands!");
2021     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2022     Inst.addOperand(MCOperand::CreateImm(Memory.Alignment));
2023   }
2024
2025   void addDupAlignedMemoryNoneOperands(MCInst &Inst, unsigned N) const {
2026     addAlignedMemoryOperands(Inst, N);
2027   }
2028
2029   void addAlignedMemoryNoneOperands(MCInst &Inst, unsigned N) const {
2030     addAlignedMemoryOperands(Inst, N);
2031   }
2032
2033   void addAlignedMemory16Operands(MCInst &Inst, unsigned N) const {
2034     addAlignedMemoryOperands(Inst, N);
2035   }
2036
2037   void addDupAlignedMemory16Operands(MCInst &Inst, unsigned N) const {
2038     addAlignedMemoryOperands(Inst, N);
2039   }
2040
2041   void addAlignedMemory32Operands(MCInst &Inst, unsigned N) const {
2042     addAlignedMemoryOperands(Inst, N);
2043   }
2044
2045   void addDupAlignedMemory32Operands(MCInst &Inst, unsigned N) const {
2046     addAlignedMemoryOperands(Inst, N);
2047   }
2048
2049   void addAlignedMemory64Operands(MCInst &Inst, unsigned N) const {
2050     addAlignedMemoryOperands(Inst, N);
2051   }
2052
2053   void addDupAlignedMemory64Operands(MCInst &Inst, unsigned N) const {
2054     addAlignedMemoryOperands(Inst, N);
2055   }
2056
2057   void addAlignedMemory64or128Operands(MCInst &Inst, unsigned N) const {
2058     addAlignedMemoryOperands(Inst, N);
2059   }
2060
2061   void addDupAlignedMemory64or128Operands(MCInst &Inst, unsigned N) const {
2062     addAlignedMemoryOperands(Inst, N);
2063   }
2064
2065   void addAlignedMemory64or128or256Operands(MCInst &Inst, unsigned N) const {
2066     addAlignedMemoryOperands(Inst, N);
2067   }
2068
2069   void addAddrMode2Operands(MCInst &Inst, unsigned N) const {
2070     assert(N == 3 && "Invalid number of operands!");
2071     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2072     if (!Memory.OffsetRegNum) {
2073       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2074       // Special case for #-0
2075       if (Val == INT32_MIN) Val = 0;
2076       if (Val < 0) Val = -Val;
2077       Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
2078     } else {
2079       // For register offset, we encode the shift type and negation flag
2080       // here.
2081       Val = ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
2082                               Memory.ShiftImm, Memory.ShiftType);
2083     }
2084     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2085     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2086     Inst.addOperand(MCOperand::CreateImm(Val));
2087   }
2088
2089   void addAM2OffsetImmOperands(MCInst &Inst, unsigned N) const {
2090     assert(N == 2 && "Invalid number of operands!");
2091     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2092     assert(CE && "non-constant AM2OffsetImm operand!");
2093     int32_t Val = CE->getValue();
2094     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2095     // Special case for #-0
2096     if (Val == INT32_MIN) Val = 0;
2097     if (Val < 0) Val = -Val;
2098     Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
2099     Inst.addOperand(MCOperand::CreateReg(0));
2100     Inst.addOperand(MCOperand::CreateImm(Val));
2101   }
2102
2103   void addAddrMode3Operands(MCInst &Inst, unsigned N) const {
2104     assert(N == 3 && "Invalid number of operands!");
2105     // If we have an immediate that's not a constant, treat it as a label
2106     // reference needing a fixup. If it is a constant, it's something else
2107     // and we reject it.
2108     if (isImm()) {
2109       Inst.addOperand(MCOperand::CreateExpr(getImm()));
2110       Inst.addOperand(MCOperand::CreateReg(0));
2111       Inst.addOperand(MCOperand::CreateImm(0));
2112       return;
2113     }
2114
2115     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2116     if (!Memory.OffsetRegNum) {
2117       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2118       // Special case for #-0
2119       if (Val == INT32_MIN) Val = 0;
2120       if (Val < 0) Val = -Val;
2121       Val = ARM_AM::getAM3Opc(AddSub, Val);
2122     } else {
2123       // For register offset, we encode the shift type and negation flag
2124       // here.
2125       Val = ARM_AM::getAM3Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add, 0);
2126     }
2127     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2128     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2129     Inst.addOperand(MCOperand::CreateImm(Val));
2130   }
2131
2132   void addAM3OffsetOperands(MCInst &Inst, unsigned N) const {
2133     assert(N == 2 && "Invalid number of operands!");
2134     if (Kind == k_PostIndexRegister) {
2135       int32_t Val =
2136         ARM_AM::getAM3Opc(PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub, 0);
2137       Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
2138       Inst.addOperand(MCOperand::CreateImm(Val));
2139       return;
2140     }
2141
2142     // Constant offset.
2143     const MCConstantExpr *CE = static_cast<const MCConstantExpr*>(getImm());
2144     int32_t Val = CE->getValue();
2145     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2146     // Special case for #-0
2147     if (Val == INT32_MIN) Val = 0;
2148     if (Val < 0) Val = -Val;
2149     Val = ARM_AM::getAM3Opc(AddSub, Val);
2150     Inst.addOperand(MCOperand::CreateReg(0));
2151     Inst.addOperand(MCOperand::CreateImm(Val));
2152   }
2153
2154   void addAddrMode5Operands(MCInst &Inst, unsigned N) const {
2155     assert(N == 2 && "Invalid number of operands!");
2156     // If we have an immediate that's not a constant, treat it as a label
2157     // reference needing a fixup. If it is a constant, it's something else
2158     // and we reject it.
2159     if (isImm()) {
2160       Inst.addOperand(MCOperand::CreateExpr(getImm()));
2161       Inst.addOperand(MCOperand::CreateImm(0));
2162       return;
2163     }
2164
2165     // The lower two bits are always zero and as such are not encoded.
2166     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
2167     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2168     // Special case for #-0
2169     if (Val == INT32_MIN) Val = 0;
2170     if (Val < 0) Val = -Val;
2171     Val = ARM_AM::getAM5Opc(AddSub, Val);
2172     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2173     Inst.addOperand(MCOperand::CreateImm(Val));
2174   }
2175
2176   void addMemImm8s4OffsetOperands(MCInst &Inst, unsigned N) const {
2177     assert(N == 2 && "Invalid number of operands!");
2178     // If we have an immediate that's not a constant, treat it as a label
2179     // reference needing a fixup. If it is a constant, it's something else
2180     // and we reject it.
2181     if (isImm()) {
2182       Inst.addOperand(MCOperand::CreateExpr(getImm()));
2183       Inst.addOperand(MCOperand::CreateImm(0));
2184       return;
2185     }
2186
2187     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2188     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2189     Inst.addOperand(MCOperand::CreateImm(Val));
2190   }
2191
2192   void addMemImm0_1020s4OffsetOperands(MCInst &Inst, unsigned N) const {
2193     assert(N == 2 && "Invalid number of operands!");
2194     // The lower two bits are always zero and as such are not encoded.
2195     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
2196     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2197     Inst.addOperand(MCOperand::CreateImm(Val));
2198   }
2199
2200   void addMemImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2201     assert(N == 2 && "Invalid number of operands!");
2202     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2203     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2204     Inst.addOperand(MCOperand::CreateImm(Val));
2205   }
2206
2207   void addMemPosImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2208     addMemImm8OffsetOperands(Inst, N);
2209   }
2210
2211   void addMemNegImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2212     addMemImm8OffsetOperands(Inst, N);
2213   }
2214
2215   void addMemUImm12OffsetOperands(MCInst &Inst, unsigned N) const {
2216     assert(N == 2 && "Invalid number of operands!");
2217     // If this is an immediate, it's a label reference.
2218     if (isImm()) {
2219       addExpr(Inst, getImm());
2220       Inst.addOperand(MCOperand::CreateImm(0));
2221       return;
2222     }
2223
2224     // Otherwise, it's a normal memory reg+offset.
2225     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2226     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2227     Inst.addOperand(MCOperand::CreateImm(Val));
2228   }
2229
2230   void addMemImm12OffsetOperands(MCInst &Inst, unsigned N) const {
2231     assert(N == 2 && "Invalid number of operands!");
2232     // If this is an immediate, it's a label reference.
2233     if (isImm()) {
2234       addExpr(Inst, getImm());
2235       Inst.addOperand(MCOperand::CreateImm(0));
2236       return;
2237     }
2238
2239     // Otherwise, it's a normal memory reg+offset.
2240     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2241     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2242     Inst.addOperand(MCOperand::CreateImm(Val));
2243   }
2244
2245   void addMemTBBOperands(MCInst &Inst, unsigned N) const {
2246     assert(N == 2 && "Invalid number of operands!");
2247     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2248     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2249   }
2250
2251   void addMemTBHOperands(MCInst &Inst, unsigned N) const {
2252     assert(N == 2 && "Invalid number of operands!");
2253     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2254     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2255   }
2256
2257   void addMemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2258     assert(N == 3 && "Invalid number of operands!");
2259     unsigned Val =
2260       ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
2261                         Memory.ShiftImm, Memory.ShiftType);
2262     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2263     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2264     Inst.addOperand(MCOperand::CreateImm(Val));
2265   }
2266
2267   void addT2MemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2268     assert(N == 3 && "Invalid number of operands!");
2269     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2270     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2271     Inst.addOperand(MCOperand::CreateImm(Memory.ShiftImm));
2272   }
2273
2274   void addMemThumbRROperands(MCInst &Inst, unsigned N) const {
2275     assert(N == 2 && "Invalid number of operands!");
2276     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2277     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
2278   }
2279
2280   void addMemThumbRIs4Operands(MCInst &Inst, unsigned N) const {
2281     assert(N == 2 && "Invalid number of operands!");
2282     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2283     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2284     Inst.addOperand(MCOperand::CreateImm(Val));
2285   }
2286
2287   void addMemThumbRIs2Operands(MCInst &Inst, unsigned N) const {
2288     assert(N == 2 && "Invalid number of operands!");
2289     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 2) : 0;
2290     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2291     Inst.addOperand(MCOperand::CreateImm(Val));
2292   }
2293
2294   void addMemThumbRIs1Operands(MCInst &Inst, unsigned N) const {
2295     assert(N == 2 && "Invalid number of operands!");
2296     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue()) : 0;
2297     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2298     Inst.addOperand(MCOperand::CreateImm(Val));
2299   }
2300
2301   void addMemThumbSPIOperands(MCInst &Inst, unsigned N) const {
2302     assert(N == 2 && "Invalid number of operands!");
2303     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2304     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
2305     Inst.addOperand(MCOperand::CreateImm(Val));
2306   }
2307
2308   void addPostIdxImm8Operands(MCInst &Inst, unsigned N) const {
2309     assert(N == 1 && "Invalid number of operands!");
2310     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2311     assert(CE && "non-constant post-idx-imm8 operand!");
2312     int Imm = CE->getValue();
2313     bool isAdd = Imm >= 0;
2314     if (Imm == INT32_MIN) Imm = 0;
2315     Imm = (Imm < 0 ? -Imm : Imm) | (int)isAdd << 8;
2316     Inst.addOperand(MCOperand::CreateImm(Imm));
2317   }
2318
2319   void addPostIdxImm8s4Operands(MCInst &Inst, unsigned N) const {
2320     assert(N == 1 && "Invalid number of operands!");
2321     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2322     assert(CE && "non-constant post-idx-imm8s4 operand!");
2323     int Imm = CE->getValue();
2324     bool isAdd = Imm >= 0;
2325     if (Imm == INT32_MIN) Imm = 0;
2326     // Immediate is scaled by 4.
2327     Imm = ((Imm < 0 ? -Imm : Imm) / 4) | (int)isAdd << 8;
2328     Inst.addOperand(MCOperand::CreateImm(Imm));
2329   }
2330
2331   void addPostIdxRegOperands(MCInst &Inst, unsigned N) const {
2332     assert(N == 2 && "Invalid number of operands!");
2333     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
2334     Inst.addOperand(MCOperand::CreateImm(PostIdxReg.isAdd));
2335   }
2336
2337   void addPostIdxRegShiftedOperands(MCInst &Inst, unsigned N) const {
2338     assert(N == 2 && "Invalid number of operands!");
2339     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
2340     // The sign, shift type, and shift amount are encoded in a single operand
2341     // using the AM2 encoding helpers.
2342     ARM_AM::AddrOpc opc = PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub;
2343     unsigned Imm = ARM_AM::getAM2Opc(opc, PostIdxReg.ShiftImm,
2344                                      PostIdxReg.ShiftTy);
2345     Inst.addOperand(MCOperand::CreateImm(Imm));
2346   }
2347
2348   void addMSRMaskOperands(MCInst &Inst, unsigned N) const {
2349     assert(N == 1 && "Invalid number of operands!");
2350     Inst.addOperand(MCOperand::CreateImm(unsigned(getMSRMask())));
2351   }
2352
2353   void addProcIFlagsOperands(MCInst &Inst, unsigned N) const {
2354     assert(N == 1 && "Invalid number of operands!");
2355     Inst.addOperand(MCOperand::CreateImm(unsigned(getProcIFlags())));
2356   }
2357
2358   void addVecListOperands(MCInst &Inst, unsigned N) const {
2359     assert(N == 1 && "Invalid number of operands!");
2360     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
2361   }
2362
2363   void addVecListIndexedOperands(MCInst &Inst, unsigned N) const {
2364     assert(N == 2 && "Invalid number of operands!");
2365     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
2366     Inst.addOperand(MCOperand::CreateImm(VectorList.LaneIndex));
2367   }
2368
2369   void addVectorIndex8Operands(MCInst &Inst, unsigned N) const {
2370     assert(N == 1 && "Invalid number of operands!");
2371     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
2372   }
2373
2374   void addVectorIndex16Operands(MCInst &Inst, unsigned N) const {
2375     assert(N == 1 && "Invalid number of operands!");
2376     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
2377   }
2378
2379   void addVectorIndex32Operands(MCInst &Inst, unsigned N) const {
2380     assert(N == 1 && "Invalid number of operands!");
2381     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
2382   }
2383
2384   void addNEONi8splatOperands(MCInst &Inst, unsigned N) const {
2385     assert(N == 1 && "Invalid number of operands!");
2386     // The immediate encodes the type of constant as well as the value.
2387     // Mask in that this is an i8 splat.
2388     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2389     Inst.addOperand(MCOperand::CreateImm(CE->getValue() | 0xe00));
2390   }
2391
2392   void addNEONi16splatOperands(MCInst &Inst, unsigned N) const {
2393     assert(N == 1 && "Invalid number of operands!");
2394     // The immediate encodes the type of constant as well as the value.
2395     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2396     unsigned Value = CE->getValue();
2397     if (Value >= 256)
2398       Value = (Value >> 8) | 0xa00;
2399     else
2400       Value |= 0x800;
2401     Inst.addOperand(MCOperand::CreateImm(Value));
2402   }
2403
2404   void addNEONi32splatOperands(MCInst &Inst, unsigned N) const {
2405     assert(N == 1 && "Invalid number of operands!");
2406     // The immediate encodes the type of constant as well as the value.
2407     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2408     unsigned Value = CE->getValue();
2409     if (Value >= 256 && Value <= 0xff00)
2410       Value = (Value >> 8) | 0x200;
2411     else if (Value > 0xffff && Value <= 0xff0000)
2412       Value = (Value >> 16) | 0x400;
2413     else if (Value > 0xffffff)
2414       Value = (Value >> 24) | 0x600;
2415     Inst.addOperand(MCOperand::CreateImm(Value));
2416   }
2417
2418   void addNEONinvByteReplicateOperands(MCInst &Inst, unsigned N) const {
2419     assert(N == 1 && "Invalid number of operands!");
2420     // The immediate encodes the type of constant as well as the value.
2421     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2422     unsigned Value = CE->getValue();
2423     assert((Inst.getOpcode() == ARM::VMOVv8i8 ||
2424             Inst.getOpcode() == ARM::VMOVv16i8) &&
2425            "All vmvn instructions that wants to replicate non-zero byte "
2426            "always must be replaced with VMOVv8i8 or VMOVv16i8.");
2427     unsigned B = ((~Value) & 0xff);
2428     B |= 0xe00; // cmode = 0b1110
2429     Inst.addOperand(MCOperand::CreateImm(B));
2430   }
2431   void addNEONi32vmovOperands(MCInst &Inst, unsigned N) const {
2432     assert(N == 1 && "Invalid number of operands!");
2433     // The immediate encodes the type of constant as well as the value.
2434     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2435     unsigned Value = CE->getValue();
2436     if (Value >= 256 && Value <= 0xffff)
2437       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2438     else if (Value > 0xffff && Value <= 0xffffff)
2439       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2440     else if (Value > 0xffffff)
2441       Value = (Value >> 24) | 0x600;
2442     Inst.addOperand(MCOperand::CreateImm(Value));
2443   }
2444
2445   void addNEONvmovByteReplicateOperands(MCInst &Inst, unsigned N) const {
2446     assert(N == 1 && "Invalid number of operands!");
2447     // The immediate encodes the type of constant as well as the value.
2448     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2449     unsigned Value = CE->getValue();
2450     assert((Inst.getOpcode() == ARM::VMOVv8i8 ||
2451             Inst.getOpcode() == ARM::VMOVv16i8) &&
2452            "All instructions that wants to replicate non-zero byte "
2453            "always must be replaced with VMOVv8i8 or VMOVv16i8.");
2454     unsigned B = Value & 0xff;
2455     B |= 0xe00; // cmode = 0b1110
2456     Inst.addOperand(MCOperand::CreateImm(B));
2457   }
2458   void addNEONi32vmovNegOperands(MCInst &Inst, unsigned N) const {
2459     assert(N == 1 && "Invalid number of operands!");
2460     // The immediate encodes the type of constant as well as the value.
2461     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2462     unsigned Value = ~CE->getValue();
2463     if (Value >= 256 && Value <= 0xffff)
2464       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2465     else if (Value > 0xffff && Value <= 0xffffff)
2466       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2467     else if (Value > 0xffffff)
2468       Value = (Value >> 24) | 0x600;
2469     Inst.addOperand(MCOperand::CreateImm(Value));
2470   }
2471
2472   void addNEONi64splatOperands(MCInst &Inst, unsigned N) const {
2473     assert(N == 1 && "Invalid number of operands!");
2474     // The immediate encodes the type of constant as well as the value.
2475     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2476     uint64_t Value = CE->getValue();
2477     unsigned Imm = 0;
2478     for (unsigned i = 0; i < 8; ++i, Value >>= 8) {
2479       Imm |= (Value & 1) << i;
2480     }
2481     Inst.addOperand(MCOperand::CreateImm(Imm | 0x1e00));
2482   }
2483
2484   void print(raw_ostream &OS) const override;
2485
2486   static ARMOperand *CreateITMask(unsigned Mask, SMLoc S) {
2487     ARMOperand *Op = new ARMOperand(k_ITCondMask);
2488     Op->ITMask.Mask = Mask;
2489     Op->StartLoc = S;
2490     Op->EndLoc = S;
2491     return Op;
2492   }
2493
2494   static ARMOperand *CreateCondCode(ARMCC::CondCodes CC, SMLoc S) {
2495     ARMOperand *Op = new ARMOperand(k_CondCode);
2496     Op->CC.Val = CC;
2497     Op->StartLoc = S;
2498     Op->EndLoc = S;
2499     return Op;
2500   }
2501
2502   static ARMOperand *CreateCoprocNum(unsigned CopVal, SMLoc S) {
2503     ARMOperand *Op = new ARMOperand(k_CoprocNum);
2504     Op->Cop.Val = CopVal;
2505     Op->StartLoc = S;
2506     Op->EndLoc = S;
2507     return Op;
2508   }
2509
2510   static ARMOperand *CreateCoprocReg(unsigned CopVal, SMLoc S) {
2511     ARMOperand *Op = new ARMOperand(k_CoprocReg);
2512     Op->Cop.Val = CopVal;
2513     Op->StartLoc = S;
2514     Op->EndLoc = S;
2515     return Op;
2516   }
2517
2518   static ARMOperand *CreateCoprocOption(unsigned Val, SMLoc S, SMLoc E) {
2519     ARMOperand *Op = new ARMOperand(k_CoprocOption);
2520     Op->Cop.Val = Val;
2521     Op->StartLoc = S;
2522     Op->EndLoc = E;
2523     return Op;
2524   }
2525
2526   static ARMOperand *CreateCCOut(unsigned RegNum, SMLoc S) {
2527     ARMOperand *Op = new ARMOperand(k_CCOut);
2528     Op->Reg.RegNum = RegNum;
2529     Op->StartLoc = S;
2530     Op->EndLoc = S;
2531     return Op;
2532   }
2533
2534   static ARMOperand *CreateToken(StringRef Str, SMLoc S) {
2535     ARMOperand *Op = new ARMOperand(k_Token);
2536     Op->Tok.Data = Str.data();
2537     Op->Tok.Length = Str.size();
2538     Op->StartLoc = S;
2539     Op->EndLoc = S;
2540     return Op;
2541   }
2542
2543   static ARMOperand *CreateReg(unsigned RegNum, SMLoc S, SMLoc E) {
2544     ARMOperand *Op = new ARMOperand(k_Register);
2545     Op->Reg.RegNum = RegNum;
2546     Op->StartLoc = S;
2547     Op->EndLoc = E;
2548     return Op;
2549   }
2550
2551   static ARMOperand *CreateShiftedRegister(ARM_AM::ShiftOpc ShTy,
2552                                            unsigned SrcReg,
2553                                            unsigned ShiftReg,
2554                                            unsigned ShiftImm,
2555                                            SMLoc S, SMLoc E) {
2556     ARMOperand *Op = new ARMOperand(k_ShiftedRegister);
2557     Op->RegShiftedReg.ShiftTy = ShTy;
2558     Op->RegShiftedReg.SrcReg = SrcReg;
2559     Op->RegShiftedReg.ShiftReg = ShiftReg;
2560     Op->RegShiftedReg.ShiftImm = ShiftImm;
2561     Op->StartLoc = S;
2562     Op->EndLoc = E;
2563     return Op;
2564   }
2565
2566   static ARMOperand *CreateShiftedImmediate(ARM_AM::ShiftOpc ShTy,
2567                                             unsigned SrcReg,
2568                                             unsigned ShiftImm,
2569                                             SMLoc S, SMLoc E) {
2570     ARMOperand *Op = new ARMOperand(k_ShiftedImmediate);
2571     Op->RegShiftedImm.ShiftTy = ShTy;
2572     Op->RegShiftedImm.SrcReg = SrcReg;
2573     Op->RegShiftedImm.ShiftImm = ShiftImm;
2574     Op->StartLoc = S;
2575     Op->EndLoc = E;
2576     return Op;
2577   }
2578
2579   static ARMOperand *CreateShifterImm(bool isASR, unsigned Imm,
2580                                    SMLoc S, SMLoc E) {
2581     ARMOperand *Op = new ARMOperand(k_ShifterImmediate);
2582     Op->ShifterImm.isASR = isASR;
2583     Op->ShifterImm.Imm = Imm;
2584     Op->StartLoc = S;
2585     Op->EndLoc = E;
2586     return Op;
2587   }
2588
2589   static ARMOperand *CreateRotImm(unsigned Imm, SMLoc S, SMLoc E) {
2590     ARMOperand *Op = new ARMOperand(k_RotateImmediate);
2591     Op->RotImm.Imm = Imm;
2592     Op->StartLoc = S;
2593     Op->EndLoc = E;
2594     return Op;
2595   }
2596
2597   static ARMOperand *CreateBitfield(unsigned LSB, unsigned Width,
2598                                     SMLoc S, SMLoc E) {
2599     ARMOperand *Op = new ARMOperand(k_BitfieldDescriptor);
2600     Op->Bitfield.LSB = LSB;
2601     Op->Bitfield.Width = Width;
2602     Op->StartLoc = S;
2603     Op->EndLoc = E;
2604     return Op;
2605   }
2606
2607   static ARMOperand *
2608   CreateRegList(SmallVectorImpl<std::pair<unsigned, unsigned> > &Regs,
2609                 SMLoc StartLoc, SMLoc EndLoc) {
2610     assert (Regs.size() > 0 && "RegList contains no registers?");
2611     KindTy Kind = k_RegisterList;
2612
2613     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Regs.front().second))
2614       Kind = k_DPRRegisterList;
2615     else if (ARMMCRegisterClasses[ARM::SPRRegClassID].
2616              contains(Regs.front().second))
2617       Kind = k_SPRRegisterList;
2618
2619     // Sort based on the register encoding values.
2620     array_pod_sort(Regs.begin(), Regs.end());
2621
2622     ARMOperand *Op = new ARMOperand(Kind);
2623     for (SmallVectorImpl<std::pair<unsigned, unsigned> >::const_iterator
2624            I = Regs.begin(), E = Regs.end(); I != E; ++I)
2625       Op->Registers.push_back(I->second);
2626     Op->StartLoc = StartLoc;
2627     Op->EndLoc = EndLoc;
2628     return Op;
2629   }
2630
2631   static ARMOperand *CreateVectorList(unsigned RegNum, unsigned Count,
2632                                       bool isDoubleSpaced, SMLoc S, SMLoc E) {
2633     ARMOperand *Op = new ARMOperand(k_VectorList);
2634     Op->VectorList.RegNum = RegNum;
2635     Op->VectorList.Count = Count;
2636     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2637     Op->StartLoc = S;
2638     Op->EndLoc = E;
2639     return Op;
2640   }
2641
2642   static ARMOperand *CreateVectorListAllLanes(unsigned RegNum, unsigned Count,
2643                                               bool isDoubleSpaced,
2644                                               SMLoc S, SMLoc E) {
2645     ARMOperand *Op = new ARMOperand(k_VectorListAllLanes);
2646     Op->VectorList.RegNum = RegNum;
2647     Op->VectorList.Count = Count;
2648     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2649     Op->StartLoc = S;
2650     Op->EndLoc = E;
2651     return Op;
2652   }
2653
2654   static ARMOperand *CreateVectorListIndexed(unsigned RegNum, unsigned Count,
2655                                              unsigned Index,
2656                                              bool isDoubleSpaced,
2657                                              SMLoc S, SMLoc E) {
2658     ARMOperand *Op = new ARMOperand(k_VectorListIndexed);
2659     Op->VectorList.RegNum = RegNum;
2660     Op->VectorList.Count = Count;
2661     Op->VectorList.LaneIndex = Index;
2662     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2663     Op->StartLoc = S;
2664     Op->EndLoc = E;
2665     return Op;
2666   }
2667
2668   static ARMOperand *CreateVectorIndex(unsigned Idx, SMLoc S, SMLoc E,
2669                                        MCContext &Ctx) {
2670     ARMOperand *Op = new ARMOperand(k_VectorIndex);
2671     Op->VectorIndex.Val = Idx;
2672     Op->StartLoc = S;
2673     Op->EndLoc = E;
2674     return Op;
2675   }
2676
2677   static ARMOperand *CreateImm(const MCExpr *Val, SMLoc S, SMLoc E) {
2678     ARMOperand *Op = new ARMOperand(k_Immediate);
2679     Op->Imm.Val = Val;
2680     Op->StartLoc = S;
2681     Op->EndLoc = E;
2682     return Op;
2683   }
2684
2685   static ARMOperand *CreateMem(unsigned BaseRegNum,
2686                                const MCConstantExpr *OffsetImm,
2687                                unsigned OffsetRegNum,
2688                                ARM_AM::ShiftOpc ShiftType,
2689                                unsigned ShiftImm,
2690                                unsigned Alignment,
2691                                bool isNegative,
2692                                SMLoc S, SMLoc E,
2693                                SMLoc AlignmentLoc = SMLoc()) {
2694     ARMOperand *Op = new ARMOperand(k_Memory);
2695     Op->Memory.BaseRegNum = BaseRegNum;
2696     Op->Memory.OffsetImm = OffsetImm;
2697     Op->Memory.OffsetRegNum = OffsetRegNum;
2698     Op->Memory.ShiftType = ShiftType;
2699     Op->Memory.ShiftImm = ShiftImm;
2700     Op->Memory.Alignment = Alignment;
2701     Op->Memory.isNegative = isNegative;
2702     Op->StartLoc = S;
2703     Op->EndLoc = E;
2704     Op->AlignmentLoc = AlignmentLoc;
2705     return Op;
2706   }
2707
2708   static ARMOperand *CreatePostIdxReg(unsigned RegNum, bool isAdd,
2709                                       ARM_AM::ShiftOpc ShiftTy,
2710                                       unsigned ShiftImm,
2711                                       SMLoc S, SMLoc E) {
2712     ARMOperand *Op = new ARMOperand(k_PostIndexRegister);
2713     Op->PostIdxReg.RegNum = RegNum;
2714     Op->PostIdxReg.isAdd = isAdd;
2715     Op->PostIdxReg.ShiftTy = ShiftTy;
2716     Op->PostIdxReg.ShiftImm = ShiftImm;
2717     Op->StartLoc = S;
2718     Op->EndLoc = E;
2719     return Op;
2720   }
2721
2722   static ARMOperand *CreateMemBarrierOpt(ARM_MB::MemBOpt Opt, SMLoc S) {
2723     ARMOperand *Op = new ARMOperand(k_MemBarrierOpt);
2724     Op->MBOpt.Val = Opt;
2725     Op->StartLoc = S;
2726     Op->EndLoc = S;
2727     return Op;
2728   }
2729
2730   static ARMOperand *CreateInstSyncBarrierOpt(ARM_ISB::InstSyncBOpt Opt,
2731                                               SMLoc S) {
2732     ARMOperand *Op = new ARMOperand(k_InstSyncBarrierOpt);
2733     Op->ISBOpt.Val = Opt;
2734     Op->StartLoc = S;
2735     Op->EndLoc = S;
2736     return Op;
2737   }
2738
2739   static ARMOperand *CreateProcIFlags(ARM_PROC::IFlags IFlags, SMLoc S) {
2740     ARMOperand *Op = new ARMOperand(k_ProcIFlags);
2741     Op->IFlags.Val = IFlags;
2742     Op->StartLoc = S;
2743     Op->EndLoc = S;
2744     return Op;
2745   }
2746
2747   static ARMOperand *CreateMSRMask(unsigned MMask, SMLoc S) {
2748     ARMOperand *Op = new ARMOperand(k_MSRMask);
2749     Op->MMask.Val = MMask;
2750     Op->StartLoc = S;
2751     Op->EndLoc = S;
2752     return Op;
2753   }
2754 };
2755
2756 } // end anonymous namespace.
2757
2758 void ARMOperand::print(raw_ostream &OS) const {
2759   switch (Kind) {
2760   case k_CondCode:
2761     OS << "<ARMCC::" << ARMCondCodeToString(getCondCode()) << ">";
2762     break;
2763   case k_CCOut:
2764     OS << "<ccout " << getReg() << ">";
2765     break;
2766   case k_ITCondMask: {
2767     static const char *const MaskStr[] = {
2768       "()", "(t)", "(e)", "(tt)", "(et)", "(te)", "(ee)", "(ttt)", "(ett)",
2769       "(tet)", "(eet)", "(tte)", "(ete)", "(tee)", "(eee)"
2770     };
2771     assert((ITMask.Mask & 0xf) == ITMask.Mask);
2772     OS << "<it-mask " << MaskStr[ITMask.Mask] << ">";
2773     break;
2774   }
2775   case k_CoprocNum:
2776     OS << "<coprocessor number: " << getCoproc() << ">";
2777     break;
2778   case k_CoprocReg:
2779     OS << "<coprocessor register: " << getCoproc() << ">";
2780     break;
2781   case k_CoprocOption:
2782     OS << "<coprocessor option: " << CoprocOption.Val << ">";
2783     break;
2784   case k_MSRMask:
2785     OS << "<mask: " << getMSRMask() << ">";
2786     break;
2787   case k_Immediate:
2788     getImm()->print(OS);
2789     break;
2790   case k_MemBarrierOpt:
2791     OS << "<ARM_MB::" << MemBOptToString(getMemBarrierOpt(), false) << ">";
2792     break;
2793   case k_InstSyncBarrierOpt:
2794     OS << "<ARM_ISB::" << InstSyncBOptToString(getInstSyncBarrierOpt()) << ">";
2795     break;
2796   case k_Memory:
2797     OS << "<memory "
2798        << " base:" << Memory.BaseRegNum;
2799     OS << ">";
2800     break;
2801   case k_PostIndexRegister:
2802     OS << "post-idx register " << (PostIdxReg.isAdd ? "" : "-")
2803        << PostIdxReg.RegNum;
2804     if (PostIdxReg.ShiftTy != ARM_AM::no_shift)
2805       OS << ARM_AM::getShiftOpcStr(PostIdxReg.ShiftTy) << " "
2806          << PostIdxReg.ShiftImm;
2807     OS << ">";
2808     break;
2809   case k_ProcIFlags: {
2810     OS << "<ARM_PROC::";
2811     unsigned IFlags = getProcIFlags();
2812     for (int i=2; i >= 0; --i)
2813       if (IFlags & (1 << i))
2814         OS << ARM_PROC::IFlagsToString(1 << i);
2815     OS << ">";
2816     break;
2817   }
2818   case k_Register:
2819     OS << "<register " << getReg() << ">";
2820     break;
2821   case k_ShifterImmediate:
2822     OS << "<shift " << (ShifterImm.isASR ? "asr" : "lsl")
2823        << " #" << ShifterImm.Imm << ">";
2824     break;
2825   case k_ShiftedRegister:
2826     OS << "<so_reg_reg "
2827        << RegShiftedReg.SrcReg << " "
2828        << ARM_AM::getShiftOpcStr(RegShiftedReg.ShiftTy)
2829        << " " << RegShiftedReg.ShiftReg << ">";
2830     break;
2831   case k_ShiftedImmediate:
2832     OS << "<so_reg_imm "
2833        << RegShiftedImm.SrcReg << " "
2834        << ARM_AM::getShiftOpcStr(RegShiftedImm.ShiftTy)
2835        << " #" << RegShiftedImm.ShiftImm << ">";
2836     break;
2837   case k_RotateImmediate:
2838     OS << "<ror " << " #" << (RotImm.Imm * 8) << ">";
2839     break;
2840   case k_BitfieldDescriptor:
2841     OS << "<bitfield " << "lsb: " << Bitfield.LSB
2842        << ", width: " << Bitfield.Width << ">";
2843     break;
2844   case k_RegisterList:
2845   case k_DPRRegisterList:
2846   case k_SPRRegisterList: {
2847     OS << "<register_list ";
2848
2849     const SmallVectorImpl<unsigned> &RegList = getRegList();
2850     for (SmallVectorImpl<unsigned>::const_iterator
2851            I = RegList.begin(), E = RegList.end(); I != E; ) {
2852       OS << *I;
2853       if (++I < E) OS << ", ";
2854     }
2855
2856     OS << ">";
2857     break;
2858   }
2859   case k_VectorList:
2860     OS << "<vector_list " << VectorList.Count << " * "
2861        << VectorList.RegNum << ">";
2862     break;
2863   case k_VectorListAllLanes:
2864     OS << "<vector_list(all lanes) " << VectorList.Count << " * "
2865        << VectorList.RegNum << ">";
2866     break;
2867   case k_VectorListIndexed:
2868     OS << "<vector_list(lane " << VectorList.LaneIndex << ") "
2869        << VectorList.Count << " * " << VectorList.RegNum << ">";
2870     break;
2871   case k_Token:
2872     OS << "'" << getToken() << "'";
2873     break;
2874   case k_VectorIndex:
2875     OS << "<vectorindex " << getVectorIndex() << ">";
2876     break;
2877   }
2878 }
2879
2880 /// @name Auto-generated Match Functions
2881 /// {
2882
2883 static unsigned MatchRegisterName(StringRef Name);
2884
2885 /// }
2886
2887 bool ARMAsmParser::ParseRegister(unsigned &RegNo,
2888                                  SMLoc &StartLoc, SMLoc &EndLoc) {
2889   StartLoc = Parser.getTok().getLoc();
2890   EndLoc = Parser.getTok().getEndLoc();
2891   RegNo = tryParseRegister();
2892
2893   return (RegNo == (unsigned)-1);
2894 }
2895
2896 /// Try to parse a register name.  The token must be an Identifier when called,
2897 /// and if it is a register name the token is eaten and the register number is
2898 /// returned.  Otherwise return -1.
2899 ///
2900 int ARMAsmParser::tryParseRegister() {
2901   const AsmToken &Tok = Parser.getTok();
2902   if (Tok.isNot(AsmToken::Identifier)) return -1;
2903
2904   std::string lowerCase = Tok.getString().lower();
2905   unsigned RegNum = MatchRegisterName(lowerCase);
2906   if (!RegNum) {
2907     RegNum = StringSwitch<unsigned>(lowerCase)
2908       .Case("r13", ARM::SP)
2909       .Case("r14", ARM::LR)
2910       .Case("r15", ARM::PC)
2911       .Case("ip", ARM::R12)
2912       // Additional register name aliases for 'gas' compatibility.
2913       .Case("a1", ARM::R0)
2914       .Case("a2", ARM::R1)
2915       .Case("a3", ARM::R2)
2916       .Case("a4", ARM::R3)
2917       .Case("v1", ARM::R4)
2918       .Case("v2", ARM::R5)
2919       .Case("v3", ARM::R6)
2920       .Case("v4", ARM::R7)
2921       .Case("v5", ARM::R8)
2922       .Case("v6", ARM::R9)
2923       .Case("v7", ARM::R10)
2924       .Case("v8", ARM::R11)
2925       .Case("sb", ARM::R9)
2926       .Case("sl", ARM::R10)
2927       .Case("fp", ARM::R11)
2928       .Default(0);
2929   }
2930   if (!RegNum) {
2931     // Check for aliases registered via .req. Canonicalize to lower case.
2932     // That's more consistent since register names are case insensitive, and
2933     // it's how the original entry was passed in from MC/MCParser/AsmParser.
2934     StringMap<unsigned>::const_iterator Entry = RegisterReqs.find(lowerCase);
2935     // If no match, return failure.
2936     if (Entry == RegisterReqs.end())
2937       return -1;
2938     Parser.Lex(); // Eat identifier token.
2939     return Entry->getValue();
2940   }
2941
2942   Parser.Lex(); // Eat identifier token.
2943
2944   return RegNum;
2945 }
2946
2947 // Try to parse a shifter  (e.g., "lsl <amt>"). On success, return 0.
2948 // If a recoverable error occurs, return 1. If an irrecoverable error
2949 // occurs, return -1. An irrecoverable error is one where tokens have been
2950 // consumed in the process of trying to parse the shifter (i.e., when it is
2951 // indeed a shifter operand, but malformed).
2952 int ARMAsmParser::tryParseShiftRegister(
2953                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2954   SMLoc S = Parser.getTok().getLoc();
2955   const AsmToken &Tok = Parser.getTok();
2956   if (Tok.isNot(AsmToken::Identifier))
2957     return -1;
2958
2959   std::string lowerCase = Tok.getString().lower();
2960   ARM_AM::ShiftOpc ShiftTy = StringSwitch<ARM_AM::ShiftOpc>(lowerCase)
2961       .Case("asl", ARM_AM::lsl)
2962       .Case("lsl", ARM_AM::lsl)
2963       .Case("lsr", ARM_AM::lsr)
2964       .Case("asr", ARM_AM::asr)
2965       .Case("ror", ARM_AM::ror)
2966       .Case("rrx", ARM_AM::rrx)
2967       .Default(ARM_AM::no_shift);
2968
2969   if (ShiftTy == ARM_AM::no_shift)
2970     return 1;
2971
2972   Parser.Lex(); // Eat the operator.
2973
2974   // The source register for the shift has already been added to the
2975   // operand list, so we need to pop it off and combine it into the shifted
2976   // register operand instead.
2977   std::unique_ptr<ARMOperand> PrevOp((ARMOperand*)Operands.pop_back_val());
2978   if (!PrevOp->isReg())
2979     return Error(PrevOp->getStartLoc(), "shift must be of a register");
2980   int SrcReg = PrevOp->getReg();
2981
2982   SMLoc EndLoc;
2983   int64_t Imm = 0;
2984   int ShiftReg = 0;
2985   if (ShiftTy == ARM_AM::rrx) {
2986     // RRX Doesn't have an explicit shift amount. The encoder expects
2987     // the shift register to be the same as the source register. Seems odd,
2988     // but OK.
2989     ShiftReg = SrcReg;
2990   } else {
2991     // Figure out if this is shifted by a constant or a register (for non-RRX).
2992     if (Parser.getTok().is(AsmToken::Hash) ||
2993         Parser.getTok().is(AsmToken::Dollar)) {
2994       Parser.Lex(); // Eat hash.
2995       SMLoc ImmLoc = Parser.getTok().getLoc();
2996       const MCExpr *ShiftExpr = 0;
2997       if (getParser().parseExpression(ShiftExpr, EndLoc)) {
2998         Error(ImmLoc, "invalid immediate shift value");
2999         return -1;
3000       }
3001       // The expression must be evaluatable as an immediate.
3002       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftExpr);
3003       if (!CE) {
3004         Error(ImmLoc, "invalid immediate shift value");
3005         return -1;
3006       }
3007       // Range check the immediate.
3008       // lsl, ror: 0 <= imm <= 31
3009       // lsr, asr: 0 <= imm <= 32
3010       Imm = CE->getValue();
3011       if (Imm < 0 ||
3012           ((ShiftTy == ARM_AM::lsl || ShiftTy == ARM_AM::ror) && Imm > 31) ||
3013           ((ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr) && Imm > 32)) {
3014         Error(ImmLoc, "immediate shift value out of range");
3015         return -1;
3016       }
3017       // shift by zero is a nop. Always send it through as lsl.
3018       // ('as' compatibility)
3019       if (Imm == 0)
3020         ShiftTy = ARM_AM::lsl;
3021     } else if (Parser.getTok().is(AsmToken::Identifier)) {
3022       SMLoc L = Parser.getTok().getLoc();
3023       EndLoc = Parser.getTok().getEndLoc();
3024       ShiftReg = tryParseRegister();
3025       if (ShiftReg == -1) {
3026         Error (L, "expected immediate or register in shift operand");
3027         return -1;
3028       }
3029     } else {
3030       Error (Parser.getTok().getLoc(),
3031                     "expected immediate or register in shift operand");
3032       return -1;
3033     }
3034   }
3035
3036   if (ShiftReg && ShiftTy != ARM_AM::rrx)
3037     Operands.push_back(ARMOperand::CreateShiftedRegister(ShiftTy, SrcReg,
3038                                                          ShiftReg, Imm,
3039                                                          S, EndLoc));
3040   else
3041     Operands.push_back(ARMOperand::CreateShiftedImmediate(ShiftTy, SrcReg, Imm,
3042                                                           S, EndLoc));
3043
3044   return 0;
3045 }
3046
3047
3048 /// Try to parse a register name.  The token must be an Identifier when called.
3049 /// If it's a register, an AsmOperand is created. Another AsmOperand is created
3050 /// if there is a "writeback". 'true' if it's not a register.
3051 ///
3052 /// TODO this is likely to change to allow different register types and or to
3053 /// parse for a specific register type.
3054 bool ARMAsmParser::
3055 tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3056   const AsmToken &RegTok = Parser.getTok();
3057   int RegNo = tryParseRegister();
3058   if (RegNo == -1)
3059     return true;
3060
3061   Operands.push_back(ARMOperand::CreateReg(RegNo, RegTok.getLoc(),
3062                                            RegTok.getEndLoc()));
3063
3064   const AsmToken &ExclaimTok = Parser.getTok();
3065   if (ExclaimTok.is(AsmToken::Exclaim)) {
3066     Operands.push_back(ARMOperand::CreateToken(ExclaimTok.getString(),
3067                                                ExclaimTok.getLoc()));
3068     Parser.Lex(); // Eat exclaim token
3069     return false;
3070   }
3071
3072   // Also check for an index operand. This is only legal for vector registers,
3073   // but that'll get caught OK in operand matching, so we don't need to
3074   // explicitly filter everything else out here.
3075   if (Parser.getTok().is(AsmToken::LBrac)) {
3076     SMLoc SIdx = Parser.getTok().getLoc();
3077     Parser.Lex(); // Eat left bracket token.
3078
3079     const MCExpr *ImmVal;
3080     if (getParser().parseExpression(ImmVal))
3081       return true;
3082     const MCConstantExpr *MCE = dyn_cast<MCConstantExpr>(ImmVal);
3083     if (!MCE)
3084       return TokError("immediate value expected for vector index");
3085
3086     if (Parser.getTok().isNot(AsmToken::RBrac))
3087       return Error(Parser.getTok().getLoc(), "']' expected");
3088
3089     SMLoc E = Parser.getTok().getEndLoc();
3090     Parser.Lex(); // Eat right bracket token.
3091
3092     Operands.push_back(ARMOperand::CreateVectorIndex(MCE->getValue(),
3093                                                      SIdx, E,
3094                                                      getContext()));
3095   }
3096
3097   return false;
3098 }
3099
3100 /// MatchCoprocessorOperandName - Try to parse an coprocessor related
3101 /// instruction with a symbolic operand name. Example: "p1", "p7", "c3",
3102 /// "c5", ...
3103 static int MatchCoprocessorOperandName(StringRef Name, char CoprocOp) {
3104   // Use the same layout as the tablegen'erated register name matcher. Ugly,
3105   // but efficient.
3106   switch (Name.size()) {
3107   default: return -1;
3108   case 2:
3109     if (Name[0] != CoprocOp)
3110       return -1;
3111     switch (Name[1]) {
3112     default:  return -1;
3113     case '0': return 0;
3114     case '1': return 1;
3115     case '2': return 2;
3116     case '3': return 3;
3117     case '4': return 4;
3118     case '5': return 5;
3119     case '6': return 6;
3120     case '7': return 7;
3121     case '8': return 8;
3122     case '9': return 9;
3123     }
3124   case 3:
3125     if (Name[0] != CoprocOp || Name[1] != '1')
3126       return -1;
3127     switch (Name[2]) {
3128     default:  return -1;
3129     // p10 and p11 are invalid for coproc instructions (reserved for FP/NEON)
3130     case '0': return CoprocOp == 'p'? -1: 10;
3131     case '1': return CoprocOp == 'p'? -1: 11;
3132     case '2': return 12;
3133     case '3': return 13;
3134     case '4': return 14;
3135     case '5': return 15;
3136     }
3137   }
3138 }
3139
3140 /// parseITCondCode - Try to parse a condition code for an IT instruction.
3141 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3142 parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3143   SMLoc S = Parser.getTok().getLoc();
3144   const AsmToken &Tok = Parser.getTok();
3145   if (!Tok.is(AsmToken::Identifier))
3146     return MatchOperand_NoMatch;
3147   unsigned CC = StringSwitch<unsigned>(Tok.getString().lower())
3148     .Case("eq", ARMCC::EQ)
3149     .Case("ne", ARMCC::NE)
3150     .Case("hs", ARMCC::HS)
3151     .Case("cs", ARMCC::HS)
3152     .Case("lo", ARMCC::LO)
3153     .Case("cc", ARMCC::LO)
3154     .Case("mi", ARMCC::MI)
3155     .Case("pl", ARMCC::PL)
3156     .Case("vs", ARMCC::VS)
3157     .Case("vc", ARMCC::VC)
3158     .Case("hi", ARMCC::HI)
3159     .Case("ls", ARMCC::LS)
3160     .Case("ge", ARMCC::GE)
3161     .Case("lt", ARMCC::LT)
3162     .Case("gt", ARMCC::GT)
3163     .Case("le", ARMCC::LE)
3164     .Case("al", ARMCC::AL)
3165     .Default(~0U);
3166   if (CC == ~0U)
3167     return MatchOperand_NoMatch;
3168   Parser.Lex(); // Eat the token.
3169
3170   Operands.push_back(ARMOperand::CreateCondCode(ARMCC::CondCodes(CC), S));
3171
3172   return MatchOperand_Success;
3173 }
3174
3175 /// parseCoprocNumOperand - Try to parse an coprocessor number operand. The
3176 /// token must be an Identifier when called, and if it is a coprocessor
3177 /// number, the token is eaten and the operand is added to the operand list.
3178 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3179 parseCoprocNumOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3180   SMLoc S = Parser.getTok().getLoc();
3181   const AsmToken &Tok = Parser.getTok();
3182   if (Tok.isNot(AsmToken::Identifier))
3183     return MatchOperand_NoMatch;
3184
3185   int Num = MatchCoprocessorOperandName(Tok.getString(), 'p');
3186   if (Num == -1)
3187     return MatchOperand_NoMatch;
3188
3189   Parser.Lex(); // Eat identifier token.
3190   Operands.push_back(ARMOperand::CreateCoprocNum(Num, S));
3191   return MatchOperand_Success;
3192 }
3193
3194 /// parseCoprocRegOperand - Try to parse an coprocessor register operand. The
3195 /// token must be an Identifier when called, and if it is a coprocessor
3196 /// number, the token is eaten and the operand is added to the operand list.
3197 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3198 parseCoprocRegOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3199   SMLoc S = Parser.getTok().getLoc();
3200   const AsmToken &Tok = Parser.getTok();
3201   if (Tok.isNot(AsmToken::Identifier))
3202     return MatchOperand_NoMatch;
3203
3204   int Reg = MatchCoprocessorOperandName(Tok.getString(), 'c');
3205   if (Reg == -1)
3206     return MatchOperand_NoMatch;
3207
3208   Parser.Lex(); // Eat identifier token.
3209   Operands.push_back(ARMOperand::CreateCoprocReg(Reg, S));
3210   return MatchOperand_Success;
3211 }
3212
3213 /// parseCoprocOptionOperand - Try to parse an coprocessor option operand.
3214 /// coproc_option : '{' imm0_255 '}'
3215 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3216 parseCoprocOptionOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3217   SMLoc S = Parser.getTok().getLoc();
3218
3219   // If this isn't a '{', this isn't a coprocessor immediate operand.
3220   if (Parser.getTok().isNot(AsmToken::LCurly))
3221     return MatchOperand_NoMatch;
3222   Parser.Lex(); // Eat the '{'
3223
3224   const MCExpr *Expr;
3225   SMLoc Loc = Parser.getTok().getLoc();
3226   if (getParser().parseExpression(Expr)) {
3227     Error(Loc, "illegal expression");
3228     return MatchOperand_ParseFail;
3229   }
3230   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
3231   if (!CE || CE->getValue() < 0 || CE->getValue() > 255) {
3232     Error(Loc, "coprocessor option must be an immediate in range [0, 255]");
3233     return MatchOperand_ParseFail;
3234   }
3235   int Val = CE->getValue();
3236
3237   // Check for and consume the closing '}'
3238   if (Parser.getTok().isNot(AsmToken::RCurly))
3239     return MatchOperand_ParseFail;
3240   SMLoc E = Parser.getTok().getEndLoc();
3241   Parser.Lex(); // Eat the '}'
3242
3243   Operands.push_back(ARMOperand::CreateCoprocOption(Val, S, E));
3244   return MatchOperand_Success;
3245 }
3246
3247 // For register list parsing, we need to map from raw GPR register numbering
3248 // to the enumeration values. The enumeration values aren't sorted by
3249 // register number due to our using "sp", "lr" and "pc" as canonical names.
3250 static unsigned getNextRegister(unsigned Reg) {
3251   // If this is a GPR, we need to do it manually, otherwise we can rely
3252   // on the sort ordering of the enumeration since the other reg-classes
3253   // are sane.
3254   if (!ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3255     return Reg + 1;
3256   switch(Reg) {
3257   default: llvm_unreachable("Invalid GPR number!");
3258   case ARM::R0:  return ARM::R1;  case ARM::R1:  return ARM::R2;
3259   case ARM::R2:  return ARM::R3;  case ARM::R3:  return ARM::R4;
3260   case ARM::R4:  return ARM::R5;  case ARM::R5:  return ARM::R6;
3261   case ARM::R6:  return ARM::R7;  case ARM::R7:  return ARM::R8;
3262   case ARM::R8:  return ARM::R9;  case ARM::R9:  return ARM::R10;
3263   case ARM::R10: return ARM::R11; case ARM::R11: return ARM::R12;
3264   case ARM::R12: return ARM::SP;  case ARM::SP:  return ARM::LR;
3265   case ARM::LR:  return ARM::PC;  case ARM::PC:  return ARM::R0;
3266   }
3267 }
3268
3269 // Return the low-subreg of a given Q register.
3270 static unsigned getDRegFromQReg(unsigned QReg) {
3271   switch (QReg) {
3272   default: llvm_unreachable("expected a Q register!");
3273   case ARM::Q0:  return ARM::D0;
3274   case ARM::Q1:  return ARM::D2;
3275   case ARM::Q2:  return ARM::D4;
3276   case ARM::Q3:  return ARM::D6;
3277   case ARM::Q4:  return ARM::D8;
3278   case ARM::Q5:  return ARM::D10;
3279   case ARM::Q6:  return ARM::D12;
3280   case ARM::Q7:  return ARM::D14;
3281   case ARM::Q8:  return ARM::D16;
3282   case ARM::Q9:  return ARM::D18;
3283   case ARM::Q10: return ARM::D20;
3284   case ARM::Q11: return ARM::D22;
3285   case ARM::Q12: return ARM::D24;
3286   case ARM::Q13: return ARM::D26;
3287   case ARM::Q14: return ARM::D28;
3288   case ARM::Q15: return ARM::D30;
3289   }
3290 }
3291
3292 /// Parse a register list.
3293 bool ARMAsmParser::
3294 parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3295   assert(Parser.getTok().is(AsmToken::LCurly) &&
3296          "Token is not a Left Curly Brace");
3297   SMLoc S = Parser.getTok().getLoc();
3298   Parser.Lex(); // Eat '{' token.
3299   SMLoc RegLoc = Parser.getTok().getLoc();
3300
3301   // Check the first register in the list to see what register class
3302   // this is a list of.
3303   int Reg = tryParseRegister();
3304   if (Reg == -1)
3305     return Error(RegLoc, "register expected");
3306
3307   // The reglist instructions have at most 16 registers, so reserve
3308   // space for that many.
3309   int EReg = 0;
3310   SmallVector<std::pair<unsigned, unsigned>, 16> Registers;
3311
3312   // Allow Q regs and just interpret them as the two D sub-registers.
3313   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3314     Reg = getDRegFromQReg(Reg);
3315     EReg = MRI->getEncodingValue(Reg);
3316     Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3317     ++Reg;
3318   }
3319   const MCRegisterClass *RC;
3320   if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3321     RC = &ARMMCRegisterClasses[ARM::GPRRegClassID];
3322   else if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg))
3323     RC = &ARMMCRegisterClasses[ARM::DPRRegClassID];
3324   else if (ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg))
3325     RC = &ARMMCRegisterClasses[ARM::SPRRegClassID];
3326   else
3327     return Error(RegLoc, "invalid register in register list");
3328
3329   // Store the register.
3330   EReg = MRI->getEncodingValue(Reg);
3331   Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3332
3333   // This starts immediately after the first register token in the list,
3334   // so we can see either a comma or a minus (range separator) as a legal
3335   // next token.
3336   while (Parser.getTok().is(AsmToken::Comma) ||
3337          Parser.getTok().is(AsmToken::Minus)) {
3338     if (Parser.getTok().is(AsmToken::Minus)) {
3339       Parser.Lex(); // Eat the minus.
3340       SMLoc AfterMinusLoc = Parser.getTok().getLoc();
3341       int EndReg = tryParseRegister();
3342       if (EndReg == -1)
3343         return Error(AfterMinusLoc, "register expected");
3344       // Allow Q regs and just interpret them as the two D sub-registers.
3345       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3346         EndReg = getDRegFromQReg(EndReg) + 1;
3347       // If the register is the same as the start reg, there's nothing
3348       // more to do.
3349       if (Reg == EndReg)
3350         continue;
3351       // The register must be in the same register class as the first.
3352       if (!RC->contains(EndReg))
3353         return Error(AfterMinusLoc, "invalid register in register list");
3354       // Ranges must go from low to high.
3355       if (MRI->getEncodingValue(Reg) > MRI->getEncodingValue(EndReg))
3356         return Error(AfterMinusLoc, "bad range in register list");
3357
3358       // Add all the registers in the range to the register list.
3359       while (Reg != EndReg) {
3360         Reg = getNextRegister(Reg);
3361         EReg = MRI->getEncodingValue(Reg);
3362         Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3363       }
3364       continue;
3365     }
3366     Parser.Lex(); // Eat the comma.
3367     RegLoc = Parser.getTok().getLoc();
3368     int OldReg = Reg;
3369     const AsmToken RegTok = Parser.getTok();
3370     Reg = tryParseRegister();
3371     if (Reg == -1)
3372       return Error(RegLoc, "register expected");
3373     // Allow Q regs and just interpret them as the two D sub-registers.
3374     bool isQReg = false;
3375     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3376       Reg = getDRegFromQReg(Reg);
3377       isQReg = true;
3378     }
3379     // The register must be in the same register class as the first.
3380     if (!RC->contains(Reg))
3381       return Error(RegLoc, "invalid register in register list");
3382     // List must be monotonically increasing.
3383     if (MRI->getEncodingValue(Reg) < MRI->getEncodingValue(OldReg)) {
3384       if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3385         Warning(RegLoc, "register list not in ascending order");
3386       else
3387         return Error(RegLoc, "register list not in ascending order");
3388     }
3389     if (MRI->getEncodingValue(Reg) == MRI->getEncodingValue(OldReg)) {
3390       Warning(RegLoc, "duplicated register (" + RegTok.getString() +
3391               ") in register list");
3392       continue;
3393     }
3394     // VFP register lists must also be contiguous.
3395     if (RC != &ARMMCRegisterClasses[ARM::GPRRegClassID] &&
3396         Reg != OldReg + 1)
3397       return Error(RegLoc, "non-contiguous register range");
3398     EReg = MRI->getEncodingValue(Reg);
3399     Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3400     if (isQReg) {
3401       EReg = MRI->getEncodingValue(++Reg);
3402       Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3403     }
3404   }
3405
3406   if (Parser.getTok().isNot(AsmToken::RCurly))
3407     return Error(Parser.getTok().getLoc(), "'}' expected");
3408   SMLoc E = Parser.getTok().getEndLoc();
3409   Parser.Lex(); // Eat '}' token.
3410
3411   // Push the register list operand.
3412   Operands.push_back(ARMOperand::CreateRegList(Registers, S, E));
3413
3414   // The ARM system instruction variants for LDM/STM have a '^' token here.
3415   if (Parser.getTok().is(AsmToken::Caret)) {
3416     Operands.push_back(ARMOperand::CreateToken("^",Parser.getTok().getLoc()));
3417     Parser.Lex(); // Eat '^' token.
3418   }
3419
3420   return false;
3421 }
3422
3423 // Helper function to parse the lane index for vector lists.
3424 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3425 parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index, SMLoc &EndLoc) {
3426   Index = 0; // Always return a defined index value.
3427   if (Parser.getTok().is(AsmToken::LBrac)) {
3428     Parser.Lex(); // Eat the '['.
3429     if (Parser.getTok().is(AsmToken::RBrac)) {
3430       // "Dn[]" is the 'all lanes' syntax.
3431       LaneKind = AllLanes;
3432       EndLoc = Parser.getTok().getEndLoc();
3433       Parser.Lex(); // Eat the ']'.
3434       return MatchOperand_Success;
3435     }
3436
3437     // There's an optional '#' token here. Normally there wouldn't be, but
3438     // inline assemble puts one in, and it's friendly to accept that.
3439     if (Parser.getTok().is(AsmToken::Hash))
3440       Parser.Lex(); // Eat '#' or '$'.
3441
3442     const MCExpr *LaneIndex;
3443     SMLoc Loc = Parser.getTok().getLoc();
3444     if (getParser().parseExpression(LaneIndex)) {
3445       Error(Loc, "illegal expression");
3446       return MatchOperand_ParseFail;
3447     }
3448     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LaneIndex);
3449     if (!CE) {
3450       Error(Loc, "lane index must be empty or an integer");
3451       return MatchOperand_ParseFail;
3452     }
3453     if (Parser.getTok().isNot(AsmToken::RBrac)) {
3454       Error(Parser.getTok().getLoc(), "']' expected");
3455       return MatchOperand_ParseFail;
3456     }
3457     EndLoc = Parser.getTok().getEndLoc();
3458     Parser.Lex(); // Eat the ']'.
3459     int64_t Val = CE->getValue();
3460
3461     // FIXME: Make this range check context sensitive for .8, .16, .32.
3462     if (Val < 0 || Val > 7) {
3463       Error(Parser.getTok().getLoc(), "lane index out of range");
3464       return MatchOperand_ParseFail;
3465     }
3466     Index = Val;
3467     LaneKind = IndexedLane;
3468     return MatchOperand_Success;
3469   }
3470   LaneKind = NoLanes;
3471   return MatchOperand_Success;
3472 }
3473
3474 // parse a vector register list
3475 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3476 parseVectorList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3477   VectorLaneTy LaneKind;
3478   unsigned LaneIndex;
3479   SMLoc S = Parser.getTok().getLoc();
3480   // As an extension (to match gas), support a plain D register or Q register
3481   // (without encosing curly braces) as a single or double entry list,
3482   // respectively.
3483   if (Parser.getTok().is(AsmToken::Identifier)) {
3484     SMLoc E = Parser.getTok().getEndLoc();
3485     int Reg = tryParseRegister();
3486     if (Reg == -1)
3487       return MatchOperand_NoMatch;
3488     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg)) {
3489       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex, E);
3490       if (Res != MatchOperand_Success)
3491         return Res;
3492       switch (LaneKind) {
3493       case NoLanes:
3494         Operands.push_back(ARMOperand::CreateVectorList(Reg, 1, false, S, E));
3495         break;
3496       case AllLanes:
3497         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 1, false,
3498                                                                 S, E));
3499         break;
3500       case IndexedLane:
3501         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 1,
3502                                                                LaneIndex,
3503                                                                false, S, E));
3504         break;
3505       }
3506       return MatchOperand_Success;
3507     }
3508     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3509       Reg = getDRegFromQReg(Reg);
3510       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex, E);
3511       if (Res != MatchOperand_Success)
3512         return Res;
3513       switch (LaneKind) {
3514       case NoLanes:
3515         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3516                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3517         Operands.push_back(ARMOperand::CreateVectorList(Reg, 2, false, S, E));
3518         break;
3519       case AllLanes:
3520         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3521                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3522         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 2, false,
3523                                                                 S, E));
3524         break;
3525       case IndexedLane:
3526         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 2,
3527                                                                LaneIndex,
3528                                                                false, S, E));
3529         break;
3530       }
3531       return MatchOperand_Success;
3532     }
3533     Error(S, "vector register expected");
3534     return MatchOperand_ParseFail;
3535   }
3536
3537   if (Parser.getTok().isNot(AsmToken::LCurly))
3538     return MatchOperand_NoMatch;
3539
3540   Parser.Lex(); // Eat '{' token.
3541   SMLoc RegLoc = Parser.getTok().getLoc();
3542
3543   int Reg = tryParseRegister();
3544   if (Reg == -1) {
3545     Error(RegLoc, "register expected");
3546     return MatchOperand_ParseFail;
3547   }
3548   unsigned Count = 1;
3549   int Spacing = 0;
3550   unsigned FirstReg = Reg;
3551   // The list is of D registers, but we also allow Q regs and just interpret
3552   // them as the two D sub-registers.
3553   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3554     FirstReg = Reg = getDRegFromQReg(Reg);
3555     Spacing = 1; // double-spacing requires explicit D registers, otherwise
3556                  // it's ambiguous with four-register single spaced.
3557     ++Reg;
3558     ++Count;
3559   }
3560
3561   SMLoc E;
3562   if (parseVectorLane(LaneKind, LaneIndex, E) != MatchOperand_Success)
3563     return MatchOperand_ParseFail;
3564
3565   while (Parser.getTok().is(AsmToken::Comma) ||
3566          Parser.getTok().is(AsmToken::Minus)) {
3567     if (Parser.getTok().is(AsmToken::Minus)) {
3568       if (!Spacing)
3569         Spacing = 1; // Register range implies a single spaced list.
3570       else if (Spacing == 2) {
3571         Error(Parser.getTok().getLoc(),
3572               "sequential registers in double spaced list");
3573         return MatchOperand_ParseFail;
3574       }
3575       Parser.Lex(); // Eat the minus.
3576       SMLoc AfterMinusLoc = Parser.getTok().getLoc();
3577       int EndReg = tryParseRegister();
3578       if (EndReg == -1) {
3579         Error(AfterMinusLoc, "register expected");
3580         return MatchOperand_ParseFail;
3581       }
3582       // Allow Q regs and just interpret them as the two D sub-registers.
3583       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3584         EndReg = getDRegFromQReg(EndReg) + 1;
3585       // If the register is the same as the start reg, there's nothing
3586       // more to do.
3587       if (Reg == EndReg)
3588         continue;
3589       // The register must be in the same register class as the first.
3590       if (!ARMMCRegisterClasses[ARM::DPRRegClassID].contains(EndReg)) {
3591         Error(AfterMinusLoc, "invalid register in register list");
3592         return MatchOperand_ParseFail;
3593       }
3594       // Ranges must go from low to high.
3595       if (Reg > EndReg) {
3596         Error(AfterMinusLoc, "bad range in register list");
3597         return MatchOperand_ParseFail;
3598       }
3599       // Parse the lane specifier if present.
3600       VectorLaneTy NextLaneKind;
3601       unsigned NextLaneIndex;
3602       if (parseVectorLane(NextLaneKind, NextLaneIndex, E) !=
3603           MatchOperand_Success)
3604         return MatchOperand_ParseFail;
3605       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3606         Error(AfterMinusLoc, "mismatched lane index in register list");
3607         return MatchOperand_ParseFail;
3608       }
3609
3610       // Add all the registers in the range to the register list.
3611       Count += EndReg - Reg;
3612       Reg = EndReg;
3613       continue;
3614     }
3615     Parser.Lex(); // Eat the comma.
3616     RegLoc = Parser.getTok().getLoc();
3617     int OldReg = Reg;
3618     Reg = tryParseRegister();
3619     if (Reg == -1) {
3620       Error(RegLoc, "register expected");
3621       return MatchOperand_ParseFail;
3622     }
3623     // vector register lists must be contiguous.
3624     // It's OK to use the enumeration values directly here rather, as the
3625     // VFP register classes have the enum sorted properly.
3626     //
3627     // The list is of D registers, but we also allow Q regs and just interpret
3628     // them as the two D sub-registers.
3629     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3630       if (!Spacing)
3631         Spacing = 1; // Register range implies a single spaced list.
3632       else if (Spacing == 2) {
3633         Error(RegLoc,
3634               "invalid register in double-spaced list (must be 'D' register')");
3635         return MatchOperand_ParseFail;
3636       }
3637       Reg = getDRegFromQReg(Reg);
3638       if (Reg != OldReg + 1) {
3639         Error(RegLoc, "non-contiguous register range");
3640         return MatchOperand_ParseFail;
3641       }
3642       ++Reg;
3643       Count += 2;
3644       // Parse the lane specifier if present.
3645       VectorLaneTy NextLaneKind;
3646       unsigned NextLaneIndex;
3647       SMLoc LaneLoc = Parser.getTok().getLoc();
3648       if (parseVectorLane(NextLaneKind, NextLaneIndex, E) !=
3649           MatchOperand_Success)
3650         return MatchOperand_ParseFail;
3651       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3652         Error(LaneLoc, "mismatched lane index in register list");
3653         return MatchOperand_ParseFail;
3654       }
3655       continue;
3656     }
3657     // Normal D register.
3658     // Figure out the register spacing (single or double) of the list if
3659     // we don't know it already.
3660     if (!Spacing)
3661       Spacing = 1 + (Reg == OldReg + 2);
3662
3663     // Just check that it's contiguous and keep going.
3664     if (Reg != OldReg + Spacing) {
3665       Error(RegLoc, "non-contiguous register range");
3666       return MatchOperand_ParseFail;
3667     }
3668     ++Count;
3669     // Parse the lane specifier if present.
3670     VectorLaneTy NextLaneKind;
3671     unsigned NextLaneIndex;
3672     SMLoc EndLoc = Parser.getTok().getLoc();
3673     if (parseVectorLane(NextLaneKind, NextLaneIndex, E) != MatchOperand_Success)
3674       return MatchOperand_ParseFail;
3675     if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3676       Error(EndLoc, "mismatched lane index in register list");
3677       return MatchOperand_ParseFail;
3678     }
3679   }
3680
3681   if (Parser.getTok().isNot(AsmToken::RCurly)) {
3682     Error(Parser.getTok().getLoc(), "'}' expected");
3683     return MatchOperand_ParseFail;
3684   }
3685   E = Parser.getTok().getEndLoc();
3686   Parser.Lex(); // Eat '}' token.
3687
3688   switch (LaneKind) {
3689   case NoLanes:
3690     // Two-register operands have been converted to the
3691     // composite register classes.
3692     if (Count == 2) {
3693       const MCRegisterClass *RC = (Spacing == 1) ?
3694         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3695         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3696       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3697     }
3698
3699     Operands.push_back(ARMOperand::CreateVectorList(FirstReg, Count,
3700                                                     (Spacing == 2), S, E));
3701     break;
3702   case AllLanes:
3703     // Two-register operands have been converted to the
3704     // composite register classes.
3705     if (Count == 2) {
3706       const MCRegisterClass *RC = (Spacing == 1) ?
3707         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3708         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3709       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3710     }
3711     Operands.push_back(ARMOperand::CreateVectorListAllLanes(FirstReg, Count,
3712                                                             (Spacing == 2),
3713                                                             S, E));
3714     break;
3715   case IndexedLane:
3716     Operands.push_back(ARMOperand::CreateVectorListIndexed(FirstReg, Count,
3717                                                            LaneIndex,
3718                                                            (Spacing == 2),
3719                                                            S, E));
3720     break;
3721   }
3722   return MatchOperand_Success;
3723 }
3724
3725 /// parseMemBarrierOptOperand - Try to parse DSB/DMB data barrier options.
3726 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3727 parseMemBarrierOptOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3728   SMLoc S = Parser.getTok().getLoc();
3729   const AsmToken &Tok = Parser.getTok();
3730   unsigned Opt;
3731
3732   if (Tok.is(AsmToken::Identifier)) {
3733     StringRef OptStr = Tok.getString();
3734
3735     Opt = StringSwitch<unsigned>(OptStr.slice(0, OptStr.size()).lower())
3736       .Case("sy",    ARM_MB::SY)
3737       .Case("st",    ARM_MB::ST)
3738       .Case("ld",    ARM_MB::LD)
3739       .Case("sh",    ARM_MB::ISH)
3740       .Case("ish",   ARM_MB::ISH)
3741       .Case("shst",  ARM_MB::ISHST)
3742       .Case("ishst", ARM_MB::ISHST)
3743       .Case("ishld", ARM_MB::ISHLD)
3744       .Case("nsh",   ARM_MB::NSH)
3745       .Case("un",    ARM_MB::NSH)
3746       .Case("nshst", ARM_MB::NSHST)
3747       .Case("nshld", ARM_MB::NSHLD)
3748       .Case("unst",  ARM_MB::NSHST)
3749       .Case("osh",   ARM_MB::OSH)
3750       .Case("oshst", ARM_MB::OSHST)
3751       .Case("oshld", ARM_MB::OSHLD)
3752       .Default(~0U);
3753
3754     // ishld, oshld, nshld and ld are only available from ARMv8.
3755     if (!hasV8Ops() && (Opt == ARM_MB::ISHLD || Opt == ARM_MB::OSHLD ||
3756                         Opt == ARM_MB::NSHLD || Opt == ARM_MB::LD))
3757       Opt = ~0U;
3758
3759     if (Opt == ~0U)
3760       return MatchOperand_NoMatch;
3761
3762     Parser.Lex(); // Eat identifier token.
3763   } else if (Tok.is(AsmToken::Hash) ||
3764              Tok.is(AsmToken::Dollar) ||
3765              Tok.is(AsmToken::Integer)) {
3766     if (Parser.getTok().isNot(AsmToken::Integer))
3767       Parser.Lex(); // Eat '#' or '$'.
3768     SMLoc Loc = Parser.getTok().getLoc();
3769
3770     const MCExpr *MemBarrierID;
3771     if (getParser().parseExpression(MemBarrierID)) {
3772       Error(Loc, "illegal expression");
3773       return MatchOperand_ParseFail;
3774     }
3775
3776     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(MemBarrierID);
3777     if (!CE) {
3778       Error(Loc, "constant expression expected");
3779       return MatchOperand_ParseFail;
3780     }
3781
3782     int Val = CE->getValue();
3783     if (Val & ~0xf) {
3784       Error(Loc, "immediate value out of range");
3785       return MatchOperand_ParseFail;
3786     }
3787
3788     Opt = ARM_MB::RESERVED_0 + Val;
3789   } else
3790     return MatchOperand_ParseFail;
3791
3792   Operands.push_back(ARMOperand::CreateMemBarrierOpt((ARM_MB::MemBOpt)Opt, S));
3793   return MatchOperand_Success;
3794 }
3795
3796 /// parseInstSyncBarrierOptOperand - Try to parse ISB inst sync barrier options.
3797 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3798 parseInstSyncBarrierOptOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3799   SMLoc S = Parser.getTok().getLoc();
3800   const AsmToken &Tok = Parser.getTok();
3801   unsigned Opt;
3802
3803   if (Tok.is(AsmToken::Identifier)) {
3804     StringRef OptStr = Tok.getString();
3805
3806     if (OptStr.equals_lower("sy"))
3807       Opt = ARM_ISB::SY;
3808     else
3809       return MatchOperand_NoMatch;
3810
3811     Parser.Lex(); // Eat identifier token.
3812   } else if (Tok.is(AsmToken::Hash) ||
3813              Tok.is(AsmToken::Dollar) ||
3814              Tok.is(AsmToken::Integer)) {
3815     if (Parser.getTok().isNot(AsmToken::Integer))
3816       Parser.Lex(); // Eat '#' or '$'.
3817     SMLoc Loc = Parser.getTok().getLoc();
3818
3819     const MCExpr *ISBarrierID;
3820     if (getParser().parseExpression(ISBarrierID)) {
3821       Error(Loc, "illegal expression");
3822       return MatchOperand_ParseFail;
3823     }
3824
3825     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ISBarrierID);
3826     if (!CE) {
3827       Error(Loc, "constant expression expected");
3828       return MatchOperand_ParseFail;
3829     }
3830
3831     int Val = CE->getValue();
3832     if (Val & ~0xf) {
3833       Error(Loc, "immediate value out of range");
3834       return MatchOperand_ParseFail;
3835     }
3836
3837     Opt = ARM_ISB::RESERVED_0 + Val;
3838   } else
3839     return MatchOperand_ParseFail;
3840
3841   Operands.push_back(ARMOperand::CreateInstSyncBarrierOpt(
3842           (ARM_ISB::InstSyncBOpt)Opt, S));
3843   return MatchOperand_Success;
3844 }
3845
3846
3847 /// parseProcIFlagsOperand - Try to parse iflags from CPS instruction.
3848 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3849 parseProcIFlagsOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3850   SMLoc S = Parser.getTok().getLoc();
3851   const AsmToken &Tok = Parser.getTok();
3852   if (!Tok.is(AsmToken::Identifier))
3853     return MatchOperand_NoMatch;
3854   StringRef IFlagsStr = Tok.getString();
3855
3856   // An iflags string of "none" is interpreted to mean that none of the AIF
3857   // bits are set.  Not a terribly useful instruction, but a valid encoding.
3858   unsigned IFlags = 0;
3859   if (IFlagsStr != "none") {
3860         for (int i = 0, e = IFlagsStr.size(); i != e; ++i) {
3861       unsigned Flag = StringSwitch<unsigned>(IFlagsStr.substr(i, 1))
3862         .Case("a", ARM_PROC::A)
3863         .Case("i", ARM_PROC::I)
3864         .Case("f", ARM_PROC::F)
3865         .Default(~0U);
3866
3867       // If some specific iflag is already set, it means that some letter is
3868       // present more than once, this is not acceptable.
3869       if (Flag == ~0U || (IFlags & Flag))
3870         return MatchOperand_NoMatch;
3871
3872       IFlags |= Flag;
3873     }
3874   }
3875
3876   Parser.Lex(); // Eat identifier token.
3877   Operands.push_back(ARMOperand::CreateProcIFlags((ARM_PROC::IFlags)IFlags, S));
3878   return MatchOperand_Success;
3879 }
3880
3881 /// parseMSRMaskOperand - Try to parse mask flags from MSR instruction.
3882 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3883 parseMSRMaskOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3884   SMLoc S = Parser.getTok().getLoc();
3885   const AsmToken &Tok = Parser.getTok();
3886   if (!Tok.is(AsmToken::Identifier))
3887     return MatchOperand_NoMatch;
3888   StringRef Mask = Tok.getString();
3889
3890   if (isMClass()) {
3891     // See ARMv6-M 10.1.1
3892     std::string Name = Mask.lower();
3893     unsigned FlagsVal = StringSwitch<unsigned>(Name)
3894       // Note: in the documentation:
3895       //  ARM deprecates using MSR APSR without a _<bits> qualifier as an alias
3896       //  for MSR APSR_nzcvq.
3897       // but we do make it an alias here.  This is so to get the "mask encoding"
3898       // bits correct on MSR APSR writes.
3899       //
3900       // FIXME: Note the 0xc00 "mask encoding" bits version of the registers
3901       // should really only be allowed when writing a special register.  Note
3902       // they get dropped in the MRS instruction reading a special register as
3903       // the SYSm field is only 8 bits.
3904       //
3905       // FIXME: the _g and _nzcvqg versions are only allowed if the processor
3906       // includes the DSP extension but that is not checked.
3907       .Case("apsr", 0x800)
3908       .Case("apsr_nzcvq", 0x800)
3909       .Case("apsr_g", 0x400)
3910       .Case("apsr_nzcvqg", 0xc00)
3911       .Case("iapsr", 0x801)
3912       .Case("iapsr_nzcvq", 0x801)
3913       .Case("iapsr_g", 0x401)
3914       .Case("iapsr_nzcvqg", 0xc01)
3915       .Case("eapsr", 0x802)
3916       .Case("eapsr_nzcvq", 0x802)
3917       .Case("eapsr_g", 0x402)
3918       .Case("eapsr_nzcvqg", 0xc02)
3919       .Case("xpsr", 0x803)
3920       .Case("xpsr_nzcvq", 0x803)
3921       .Case("xpsr_g", 0x403)
3922       .Case("xpsr_nzcvqg", 0xc03)
3923       .Case("ipsr", 0x805)
3924       .Case("epsr", 0x806)
3925       .Case("iepsr", 0x807)
3926       .Case("msp", 0x808)
3927       .Case("psp", 0x809)
3928       .Case("primask", 0x810)
3929       .Case("basepri", 0x811)
3930       .Case("basepri_max", 0x812)
3931       .Case("faultmask", 0x813)
3932       .Case("control", 0x814)
3933       .Default(~0U);
3934
3935     if (FlagsVal == ~0U)
3936       return MatchOperand_NoMatch;
3937
3938     if (!hasV7Ops() && FlagsVal >= 0x811 && FlagsVal <= 0x813)
3939       // basepri, basepri_max and faultmask only valid for V7m.
3940       return MatchOperand_NoMatch;
3941
3942     Parser.Lex(); // Eat identifier token.
3943     Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
3944     return MatchOperand_Success;
3945   }
3946
3947   // Split spec_reg from flag, example: CPSR_sxf => "CPSR" and "sxf"
3948   size_t Start = 0, Next = Mask.find('_');
3949   StringRef Flags = "";
3950   std::string SpecReg = Mask.slice(Start, Next).lower();
3951   if (Next != StringRef::npos)
3952     Flags = Mask.slice(Next+1, Mask.size());
3953
3954   // FlagsVal contains the complete mask:
3955   // 3-0: Mask
3956   // 4: Special Reg (cpsr, apsr => 0; spsr => 1)
3957   unsigned FlagsVal = 0;
3958
3959   if (SpecReg == "apsr") {
3960     FlagsVal = StringSwitch<unsigned>(Flags)
3961     .Case("nzcvq",  0x8) // same as CPSR_f
3962     .Case("g",      0x4) // same as CPSR_s
3963     .Case("nzcvqg", 0xc) // same as CPSR_fs
3964     .Default(~0U);
3965
3966     if (FlagsVal == ~0U) {
3967       if (!Flags.empty())
3968         return MatchOperand_NoMatch;
3969       else
3970         FlagsVal = 8; // No flag
3971     }
3972   } else if (SpecReg == "cpsr" || SpecReg == "spsr") {
3973     // cpsr_all is an alias for cpsr_fc, as is plain cpsr.
3974     if (Flags == "all" || Flags == "")
3975       Flags = "fc";
3976     for (int i = 0, e = Flags.size(); i != e; ++i) {
3977       unsigned Flag = StringSwitch<unsigned>(Flags.substr(i, 1))
3978       .Case("c", 1)
3979       .Case("x", 2)
3980       .Case("s", 4)
3981       .Case("f", 8)
3982       .Default(~0U);
3983
3984       // If some specific flag is already set, it means that some letter is
3985       // present more than once, this is not acceptable.
3986       if (FlagsVal == ~0U || (FlagsVal & Flag))
3987         return MatchOperand_NoMatch;
3988       FlagsVal |= Flag;
3989     }
3990   } else // No match for special register.
3991     return MatchOperand_NoMatch;
3992
3993   // Special register without flags is NOT equivalent to "fc" flags.
3994   // NOTE: This is a divergence from gas' behavior.  Uncommenting the following
3995   // two lines would enable gas compatibility at the expense of breaking
3996   // round-tripping.
3997   //
3998   // if (!FlagsVal)
3999   //  FlagsVal = 0x9;
4000
4001   // Bit 4: Special Reg (cpsr, apsr => 0; spsr => 1)
4002   if (SpecReg == "spsr")
4003     FlagsVal |= 16;
4004
4005   Parser.Lex(); // Eat identifier token.
4006   Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
4007   return MatchOperand_Success;
4008 }
4009
4010 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4011 parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands, StringRef Op,
4012             int Low, int High) {
4013   const AsmToken &Tok = Parser.getTok();
4014   if (Tok.isNot(AsmToken::Identifier)) {
4015     Error(Parser.getTok().getLoc(), Op + " operand expected.");
4016     return MatchOperand_ParseFail;
4017   }
4018   StringRef ShiftName = Tok.getString();
4019   std::string LowerOp = Op.lower();
4020   std::string UpperOp = Op.upper();
4021   if (ShiftName != LowerOp && ShiftName != UpperOp) {
4022     Error(Parser.getTok().getLoc(), Op + " operand expected.");
4023     return MatchOperand_ParseFail;
4024   }
4025   Parser.Lex(); // Eat shift type token.
4026
4027   // There must be a '#' and a shift amount.
4028   if (Parser.getTok().isNot(AsmToken::Hash) &&
4029       Parser.getTok().isNot(AsmToken::Dollar)) {
4030     Error(Parser.getTok().getLoc(), "'#' expected");
4031     return MatchOperand_ParseFail;
4032   }
4033   Parser.Lex(); // Eat hash token.
4034
4035   const MCExpr *ShiftAmount;
4036   SMLoc Loc = Parser.getTok().getLoc();
4037   SMLoc EndLoc;
4038   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
4039     Error(Loc, "illegal expression");
4040     return MatchOperand_ParseFail;
4041   }
4042   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
4043   if (!CE) {
4044     Error(Loc, "constant expression expected");
4045     return MatchOperand_ParseFail;
4046   }
4047   int Val = CE->getValue();
4048   if (Val < Low || Val > High) {
4049     Error(Loc, "immediate value out of range");
4050     return MatchOperand_ParseFail;
4051   }
4052
4053   Operands.push_back(ARMOperand::CreateImm(CE, Loc, EndLoc));
4054
4055   return MatchOperand_Success;
4056 }
4057
4058 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4059 parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4060   const AsmToken &Tok = Parser.getTok();
4061   SMLoc S = Tok.getLoc();
4062   if (Tok.isNot(AsmToken::Identifier)) {
4063     Error(S, "'be' or 'le' operand expected");
4064     return MatchOperand_ParseFail;
4065   }
4066   int Val = StringSwitch<int>(Tok.getString().lower())
4067     .Case("be", 1)
4068     .Case("le", 0)
4069     .Default(-1);
4070   Parser.Lex(); // Eat the token.
4071
4072   if (Val == -1) {
4073     Error(S, "'be' or 'le' operand expected");
4074     return MatchOperand_ParseFail;
4075   }
4076   Operands.push_back(ARMOperand::CreateImm(MCConstantExpr::Create(Val,
4077                                                                   getContext()),
4078                                            S, Tok.getEndLoc()));
4079   return MatchOperand_Success;
4080 }
4081
4082 /// parseShifterImm - Parse the shifter immediate operand for SSAT/USAT
4083 /// instructions. Legal values are:
4084 ///     lsl #n  'n' in [0,31]
4085 ///     asr #n  'n' in [1,32]
4086 ///             n == 32 encoded as n == 0.
4087 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4088 parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4089   const AsmToken &Tok = Parser.getTok();
4090   SMLoc S = Tok.getLoc();
4091   if (Tok.isNot(AsmToken::Identifier)) {
4092     Error(S, "shift operator 'asr' or 'lsl' expected");
4093     return MatchOperand_ParseFail;
4094   }
4095   StringRef ShiftName = Tok.getString();
4096   bool isASR;
4097   if (ShiftName == "lsl" || ShiftName == "LSL")
4098     isASR = false;
4099   else if (ShiftName == "asr" || ShiftName == "ASR")
4100     isASR = true;
4101   else {
4102     Error(S, "shift operator 'asr' or 'lsl' expected");
4103     return MatchOperand_ParseFail;
4104   }
4105   Parser.Lex(); // Eat the operator.
4106
4107   // A '#' and a shift amount.
4108   if (Parser.getTok().isNot(AsmToken::Hash) &&
4109       Parser.getTok().isNot(AsmToken::Dollar)) {
4110     Error(Parser.getTok().getLoc(), "'#' expected");
4111     return MatchOperand_ParseFail;
4112   }
4113   Parser.Lex(); // Eat hash token.
4114   SMLoc ExLoc = Parser.getTok().getLoc();
4115
4116   const MCExpr *ShiftAmount;
4117   SMLoc EndLoc;
4118   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
4119     Error(ExLoc, "malformed shift expression");
4120     return MatchOperand_ParseFail;
4121   }
4122   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
4123   if (!CE) {
4124     Error(ExLoc, "shift amount must be an immediate");
4125     return MatchOperand_ParseFail;
4126   }
4127
4128   int64_t Val = CE->getValue();
4129   if (isASR) {
4130     // Shift amount must be in [1,32]
4131     if (Val < 1 || Val > 32) {
4132       Error(ExLoc, "'asr' shift amount must be in range [1,32]");
4133       return MatchOperand_ParseFail;
4134     }
4135     // asr #32 encoded as asr #0, but is not allowed in Thumb2 mode.
4136     if (isThumb() && Val == 32) {
4137       Error(ExLoc, "'asr #32' shift amount not allowed in Thumb mode");
4138       return MatchOperand_ParseFail;
4139     }
4140     if (Val == 32) Val = 0;
4141   } else {
4142     // Shift amount must be in [1,32]
4143     if (Val < 0 || Val > 31) {
4144       Error(ExLoc, "'lsr' shift amount must be in range [0,31]");
4145       return MatchOperand_ParseFail;
4146     }
4147   }
4148
4149   Operands.push_back(ARMOperand::CreateShifterImm(isASR, Val, S, EndLoc));
4150
4151   return MatchOperand_Success;
4152 }
4153
4154 /// parseRotImm - Parse the shifter immediate operand for SXTB/UXTB family
4155 /// of instructions. Legal values are:
4156 ///     ror #n  'n' in {0, 8, 16, 24}
4157 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4158 parseRotImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4159   const AsmToken &Tok = Parser.getTok();
4160   SMLoc S = Tok.getLoc();
4161   if (Tok.isNot(AsmToken::Identifier))
4162     return MatchOperand_NoMatch;
4163   StringRef ShiftName = Tok.getString();
4164   if (ShiftName != "ror" && ShiftName != "ROR")
4165     return MatchOperand_NoMatch;
4166   Parser.Lex(); // Eat the operator.
4167
4168   // A '#' and a rotate amount.
4169   if (Parser.getTok().isNot(AsmToken::Hash) &&
4170       Parser.getTok().isNot(AsmToken::Dollar)) {
4171     Error(Parser.getTok().getLoc(), "'#' expected");
4172     return MatchOperand_ParseFail;
4173   }
4174   Parser.Lex(); // Eat hash token.
4175   SMLoc ExLoc = Parser.getTok().getLoc();
4176
4177   const MCExpr *ShiftAmount;
4178   SMLoc EndLoc;
4179   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
4180     Error(ExLoc, "malformed rotate expression");
4181     return MatchOperand_ParseFail;
4182   }
4183   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
4184   if (!CE) {
4185     Error(ExLoc, "rotate amount must be an immediate");
4186     return MatchOperand_ParseFail;
4187   }
4188
4189   int64_t Val = CE->getValue();
4190   // Shift amount must be in {0, 8, 16, 24} (0 is undocumented extension)
4191   // normally, zero is represented in asm by omitting the rotate operand
4192   // entirely.
4193   if (Val != 8 && Val != 16 && Val != 24 && Val != 0) {
4194     Error(ExLoc, "'ror' rotate amount must be 8, 16, or 24");
4195     return MatchOperand_ParseFail;
4196   }
4197
4198   Operands.push_back(ARMOperand::CreateRotImm(Val, S, EndLoc));
4199
4200   return MatchOperand_Success;
4201 }
4202
4203 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4204 parseBitfield(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4205   SMLoc S = Parser.getTok().getLoc();
4206   // The bitfield descriptor is really two operands, the LSB and the width.
4207   if (Parser.getTok().isNot(AsmToken::Hash) &&
4208       Parser.getTok().isNot(AsmToken::Dollar)) {
4209     Error(Parser.getTok().getLoc(), "'#' expected");
4210     return MatchOperand_ParseFail;
4211   }
4212   Parser.Lex(); // Eat hash token.
4213
4214   const MCExpr *LSBExpr;
4215   SMLoc E = Parser.getTok().getLoc();
4216   if (getParser().parseExpression(LSBExpr)) {
4217     Error(E, "malformed immediate expression");
4218     return MatchOperand_ParseFail;
4219   }
4220   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LSBExpr);
4221   if (!CE) {
4222     Error(E, "'lsb' operand must be an immediate");
4223     return MatchOperand_ParseFail;
4224   }
4225
4226   int64_t LSB = CE->getValue();
4227   // The LSB must be in the range [0,31]
4228   if (LSB < 0 || LSB > 31) {
4229     Error(E, "'lsb' operand must be in the range [0,31]");
4230     return MatchOperand_ParseFail;
4231   }
4232   E = Parser.getTok().getLoc();
4233
4234   // Expect another immediate operand.
4235   if (Parser.getTok().isNot(AsmToken::Comma)) {
4236     Error(Parser.getTok().getLoc(), "too few operands");
4237     return MatchOperand_ParseFail;
4238   }
4239   Parser.Lex(); // Eat hash token.
4240   if (Parser.getTok().isNot(AsmToken::Hash) &&
4241       Parser.getTok().isNot(AsmToken::Dollar)) {
4242     Error(Parser.getTok().getLoc(), "'#' expected");
4243     return MatchOperand_ParseFail;
4244   }
4245   Parser.Lex(); // Eat hash token.
4246
4247   const MCExpr *WidthExpr;
4248   SMLoc EndLoc;
4249   if (getParser().parseExpression(WidthExpr, EndLoc)) {
4250     Error(E, "malformed immediate expression");
4251     return MatchOperand_ParseFail;
4252   }
4253   CE = dyn_cast<MCConstantExpr>(WidthExpr);
4254   if (!CE) {
4255     Error(E, "'width' operand must be an immediate");
4256     return MatchOperand_ParseFail;
4257   }
4258
4259   int64_t Width = CE->getValue();
4260   // The LSB must be in the range [1,32-lsb]
4261   if (Width < 1 || Width > 32 - LSB) {
4262     Error(E, "'width' operand must be in the range [1,32-lsb]");
4263     return MatchOperand_ParseFail;
4264   }
4265
4266   Operands.push_back(ARMOperand::CreateBitfield(LSB, Width, S, EndLoc));
4267
4268   return MatchOperand_Success;
4269 }
4270
4271 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4272 parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4273   // Check for a post-index addressing register operand. Specifically:
4274   // postidx_reg := '+' register {, shift}
4275   //              | '-' register {, shift}
4276   //              | register {, shift}
4277
4278   // This method must return MatchOperand_NoMatch without consuming any tokens
4279   // in the case where there is no match, as other alternatives take other
4280   // parse methods.
4281   AsmToken Tok = Parser.getTok();
4282   SMLoc S = Tok.getLoc();
4283   bool haveEaten = false;
4284   bool isAdd = true;
4285   if (Tok.is(AsmToken::Plus)) {
4286     Parser.Lex(); // Eat the '+' token.
4287     haveEaten = true;
4288   } else if (Tok.is(AsmToken::Minus)) {
4289     Parser.Lex(); // Eat the '-' token.
4290     isAdd = false;
4291     haveEaten = true;
4292   }
4293
4294   SMLoc E = Parser.getTok().getEndLoc();
4295   int Reg = tryParseRegister();
4296   if (Reg == -1) {
4297     if (!haveEaten)
4298       return MatchOperand_NoMatch;
4299     Error(Parser.getTok().getLoc(), "register expected");
4300     return MatchOperand_ParseFail;
4301   }
4302
4303   ARM_AM::ShiftOpc ShiftTy = ARM_AM::no_shift;
4304   unsigned ShiftImm = 0;
4305   if (Parser.getTok().is(AsmToken::Comma)) {
4306     Parser.Lex(); // Eat the ','.
4307     if (parseMemRegOffsetShift(ShiftTy, ShiftImm))
4308       return MatchOperand_ParseFail;
4309
4310     // FIXME: Only approximates end...may include intervening whitespace.
4311     E = Parser.getTok().getLoc();
4312   }
4313
4314   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ShiftTy,
4315                                                   ShiftImm, S, E));
4316
4317   return MatchOperand_Success;
4318 }
4319
4320 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4321 parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4322   // Check for a post-index addressing register operand. Specifically:
4323   // am3offset := '+' register
4324   //              | '-' register
4325   //              | register
4326   //              | # imm
4327   //              | # + imm
4328   //              | # - imm
4329
4330   // This method must return MatchOperand_NoMatch without consuming any tokens
4331   // in the case where there is no match, as other alternatives take other
4332   // parse methods.
4333   AsmToken Tok = Parser.getTok();
4334   SMLoc S = Tok.getLoc();
4335
4336   // Do immediates first, as we always parse those if we have a '#'.
4337   if (Parser.getTok().is(AsmToken::Hash) ||
4338       Parser.getTok().is(AsmToken::Dollar)) {
4339     Parser.Lex(); // Eat '#' or '$'.
4340     // Explicitly look for a '-', as we need to encode negative zero
4341     // differently.
4342     bool isNegative = Parser.getTok().is(AsmToken::Minus);
4343     const MCExpr *Offset;
4344     SMLoc E;
4345     if (getParser().parseExpression(Offset, E))
4346       return MatchOperand_ParseFail;
4347     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4348     if (!CE) {
4349       Error(S, "constant expression expected");
4350       return MatchOperand_ParseFail;
4351     }
4352     // Negative zero is encoded as the flag value INT32_MIN.
4353     int32_t Val = CE->getValue();
4354     if (isNegative && Val == 0)
4355       Val = INT32_MIN;
4356
4357     Operands.push_back(
4358       ARMOperand::CreateImm(MCConstantExpr::Create(Val, getContext()), S, E));
4359
4360     return MatchOperand_Success;
4361   }
4362
4363
4364   bool haveEaten = false;
4365   bool isAdd = true;
4366   if (Tok.is(AsmToken::Plus)) {
4367     Parser.Lex(); // Eat the '+' token.
4368     haveEaten = true;
4369   } else if (Tok.is(AsmToken::Minus)) {
4370     Parser.Lex(); // Eat the '-' token.
4371     isAdd = false;
4372     haveEaten = true;
4373   }
4374
4375   Tok = Parser.getTok();
4376   int Reg = tryParseRegister();
4377   if (Reg == -1) {
4378     if (!haveEaten)
4379       return MatchOperand_NoMatch;
4380     Error(Tok.getLoc(), "register expected");
4381     return MatchOperand_ParseFail;
4382   }
4383
4384   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ARM_AM::no_shift,
4385                                                   0, S, Tok.getEndLoc()));
4386
4387   return MatchOperand_Success;
4388 }
4389
4390 /// Convert parsed operands to MCInst.  Needed here because this instruction
4391 /// only has two register operands, but multiplication is commutative so
4392 /// assemblers should accept both "mul rD, rN, rD" and "mul rD, rD, rN".
4393 void ARMAsmParser::
4394 cvtThumbMultiply(MCInst &Inst,
4395            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4396   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4397   ((ARMOperand*)Operands[1])->addCCOutOperands(Inst, 1);
4398   // If we have a three-operand form, make sure to set Rn to be the operand
4399   // that isn't the same as Rd.
4400   unsigned RegOp = 4;
4401   if (Operands.size() == 6 &&
4402       ((ARMOperand*)Operands[4])->getReg() ==
4403         ((ARMOperand*)Operands[3])->getReg())
4404     RegOp = 5;
4405   ((ARMOperand*)Operands[RegOp])->addRegOperands(Inst, 1);
4406   Inst.addOperand(Inst.getOperand(0));
4407   ((ARMOperand*)Operands[2])->addCondCodeOperands(Inst, 2);
4408 }
4409
4410 void ARMAsmParser::
4411 cvtThumbBranches(MCInst &Inst,
4412            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4413   int CondOp = -1, ImmOp = -1;
4414   switch(Inst.getOpcode()) {
4415     case ARM::tB:
4416     case ARM::tBcc:  CondOp = 1; ImmOp = 2; break;
4417
4418     case ARM::t2B:
4419     case ARM::t2Bcc: CondOp = 1; ImmOp = 3; break;
4420
4421     default: llvm_unreachable("Unexpected instruction in cvtThumbBranches");
4422   }
4423   // first decide whether or not the branch should be conditional
4424   // by looking at it's location relative to an IT block
4425   if(inITBlock()) {
4426     // inside an IT block we cannot have any conditional branches. any
4427     // such instructions needs to be converted to unconditional form
4428     switch(Inst.getOpcode()) {
4429       case ARM::tBcc: Inst.setOpcode(ARM::tB); break;
4430       case ARM::t2Bcc: Inst.setOpcode(ARM::t2B); break;
4431     }
4432   } else {
4433     // outside IT blocks we can only have unconditional branches with AL
4434     // condition code or conditional branches with non-AL condition code
4435     unsigned Cond = static_cast<ARMOperand*>(Operands[CondOp])->getCondCode();
4436     switch(Inst.getOpcode()) {
4437       case ARM::tB:
4438       case ARM::tBcc:
4439         Inst.setOpcode(Cond == ARMCC::AL ? ARM::tB : ARM::tBcc);
4440         break;
4441       case ARM::t2B:
4442       case ARM::t2Bcc:
4443         Inst.setOpcode(Cond == ARMCC::AL ? ARM::t2B : ARM::t2Bcc);
4444         break;
4445     }
4446   }
4447
4448   // now decide on encoding size based on branch target range
4449   switch(Inst.getOpcode()) {
4450     // classify tB as either t2B or t1B based on range of immediate operand
4451     case ARM::tB: {
4452       ARMOperand* op = static_cast<ARMOperand*>(Operands[ImmOp]);
4453       if(!op->isSignedOffset<11, 1>() && isThumbTwo())
4454         Inst.setOpcode(ARM::t2B);
4455       break;
4456     }
4457     // classify tBcc as either t2Bcc or t1Bcc based on range of immediate operand
4458     case ARM::tBcc: {
4459       ARMOperand* op = static_cast<ARMOperand*>(Operands[ImmOp]);
4460       if(!op->isSignedOffset<8, 1>() && isThumbTwo())
4461         Inst.setOpcode(ARM::t2Bcc);
4462       break;
4463     }
4464   }
4465   ((ARMOperand*)Operands[ImmOp])->addImmOperands(Inst, 1);
4466   ((ARMOperand*)Operands[CondOp])->addCondCodeOperands(Inst, 2);
4467 }
4468
4469 /// Parse an ARM memory expression, return false if successful else return true
4470 /// or an error.  The first token must be a '[' when called.
4471 bool ARMAsmParser::
4472 parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4473   SMLoc S, E;
4474   assert(Parser.getTok().is(AsmToken::LBrac) &&
4475          "Token is not a Left Bracket");
4476   S = Parser.getTok().getLoc();
4477   Parser.Lex(); // Eat left bracket token.
4478
4479   const AsmToken &BaseRegTok = Parser.getTok();
4480   int BaseRegNum = tryParseRegister();
4481   if (BaseRegNum == -1)
4482     return Error(BaseRegTok.getLoc(), "register expected");
4483
4484   // The next token must either be a comma, a colon or a closing bracket.
4485   const AsmToken &Tok = Parser.getTok();
4486   if (!Tok.is(AsmToken::Colon) && !Tok.is(AsmToken::Comma) &&
4487       !Tok.is(AsmToken::RBrac))
4488     return Error(Tok.getLoc(), "malformed memory operand");
4489
4490   if (Tok.is(AsmToken::RBrac)) {
4491     E = Tok.getEndLoc();
4492     Parser.Lex(); // Eat right bracket token.
4493
4494     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0, ARM_AM::no_shift,
4495                                              0, 0, false, S, E));
4496
4497     // If there's a pre-indexing writeback marker, '!', just add it as a token
4498     // operand. It's rather odd, but syntactically valid.
4499     if (Parser.getTok().is(AsmToken::Exclaim)) {
4500       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4501       Parser.Lex(); // Eat the '!'.
4502     }
4503
4504     return false;
4505   }
4506
4507   assert((Tok.is(AsmToken::Colon) || Tok.is(AsmToken::Comma)) &&
4508          "Lost colon or comma in memory operand?!");
4509   if (Tok.is(AsmToken::Comma)) {
4510     Parser.Lex(); // Eat the comma.
4511   }
4512
4513   // If we have a ':', it's an alignment specifier.
4514   if (Parser.getTok().is(AsmToken::Colon)) {
4515     Parser.Lex(); // Eat the ':'.
4516     E = Parser.getTok().getLoc();
4517     SMLoc AlignmentLoc = Tok.getLoc();
4518
4519     const MCExpr *Expr;
4520     if (getParser().parseExpression(Expr))
4521      return true;
4522
4523     // The expression has to be a constant. Memory references with relocations
4524     // don't come through here, as they use the <label> forms of the relevant
4525     // instructions.
4526     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4527     if (!CE)
4528       return Error (E, "constant expression expected");
4529
4530     unsigned Align = 0;
4531     switch (CE->getValue()) {
4532     default:
4533       return Error(E,
4534                    "alignment specifier must be 16, 32, 64, 128, or 256 bits");
4535     case 16:  Align = 2; break;
4536     case 32:  Align = 4; break;
4537     case 64:  Align = 8; break;
4538     case 128: Align = 16; break;
4539     case 256: Align = 32; break;
4540     }
4541
4542     // Now we should have the closing ']'
4543     if (Parser.getTok().isNot(AsmToken::RBrac))
4544       return Error(Parser.getTok().getLoc(), "']' expected");
4545     E = Parser.getTok().getEndLoc();
4546     Parser.Lex(); // Eat right bracket token.
4547
4548     // Don't worry about range checking the value here. That's handled by
4549     // the is*() predicates.
4550     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0,
4551                                              ARM_AM::no_shift, 0, Align,
4552                                              false, S, E, AlignmentLoc));
4553
4554     // If there's a pre-indexing writeback marker, '!', just add it as a token
4555     // operand.
4556     if (Parser.getTok().is(AsmToken::Exclaim)) {
4557       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4558       Parser.Lex(); // Eat the '!'.
4559     }
4560
4561     return false;
4562   }
4563
4564   // If we have a '#', it's an immediate offset, else assume it's a register
4565   // offset. Be friendly and also accept a plain integer (without a leading
4566   // hash) for gas compatibility.
4567   if (Parser.getTok().is(AsmToken::Hash) ||
4568       Parser.getTok().is(AsmToken::Dollar) ||
4569       Parser.getTok().is(AsmToken::Integer)) {
4570     if (Parser.getTok().isNot(AsmToken::Integer))
4571       Parser.Lex(); // Eat '#' or '$'.
4572     E = Parser.getTok().getLoc();
4573
4574     bool isNegative = getParser().getTok().is(AsmToken::Minus);
4575     const MCExpr *Offset;
4576     if (getParser().parseExpression(Offset))
4577      return true;
4578
4579     // The expression has to be a constant. Memory references with relocations
4580     // don't come through here, as they use the <label> forms of the relevant
4581     // instructions.
4582     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4583     if (!CE)
4584       return Error (E, "constant expression expected");
4585
4586     // If the constant was #-0, represent it as INT32_MIN.
4587     int32_t Val = CE->getValue();
4588     if (isNegative && Val == 0)
4589       CE = MCConstantExpr::Create(INT32_MIN, getContext());
4590
4591     // Now we should have the closing ']'
4592     if (Parser.getTok().isNot(AsmToken::RBrac))
4593       return Error(Parser.getTok().getLoc(), "']' expected");
4594     E = Parser.getTok().getEndLoc();
4595     Parser.Lex(); // Eat right bracket token.
4596
4597     // Don't worry about range checking the value here. That's handled by
4598     // the is*() predicates.
4599     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, CE, 0,
4600                                              ARM_AM::no_shift, 0, 0,
4601                                              false, S, E));
4602
4603     // If there's a pre-indexing writeback marker, '!', just add it as a token
4604     // operand.
4605     if (Parser.getTok().is(AsmToken::Exclaim)) {
4606       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4607       Parser.Lex(); // Eat the '!'.
4608     }
4609
4610     return false;
4611   }
4612
4613   // The register offset is optionally preceded by a '+' or '-'
4614   bool isNegative = false;
4615   if (Parser.getTok().is(AsmToken::Minus)) {
4616     isNegative = true;
4617     Parser.Lex(); // Eat the '-'.
4618   } else if (Parser.getTok().is(AsmToken::Plus)) {
4619     // Nothing to do.
4620     Parser.Lex(); // Eat the '+'.
4621   }
4622
4623   E = Parser.getTok().getLoc();
4624   int OffsetRegNum = tryParseRegister();
4625   if (OffsetRegNum == -1)
4626     return Error(E, "register expected");
4627
4628   // If there's a shift operator, handle it.
4629   ARM_AM::ShiftOpc ShiftType = ARM_AM::no_shift;
4630   unsigned ShiftImm = 0;
4631   if (Parser.getTok().is(AsmToken::Comma)) {
4632     Parser.Lex(); // Eat the ','.
4633     if (parseMemRegOffsetShift(ShiftType, ShiftImm))
4634       return true;
4635   }
4636
4637   // Now we should have the closing ']'
4638   if (Parser.getTok().isNot(AsmToken::RBrac))
4639     return Error(Parser.getTok().getLoc(), "']' expected");
4640   E = Parser.getTok().getEndLoc();
4641   Parser.Lex(); // Eat right bracket token.
4642
4643   Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, OffsetRegNum,
4644                                            ShiftType, ShiftImm, 0, isNegative,
4645                                            S, E));
4646
4647   // If there's a pre-indexing writeback marker, '!', just add it as a token
4648   // operand.
4649   if (Parser.getTok().is(AsmToken::Exclaim)) {
4650     Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4651     Parser.Lex(); // Eat the '!'.
4652   }
4653
4654   return false;
4655 }
4656
4657 /// parseMemRegOffsetShift - one of these two:
4658 ///   ( lsl | lsr | asr | ror ) , # shift_amount
4659 ///   rrx
4660 /// return true if it parses a shift otherwise it returns false.
4661 bool ARMAsmParser::parseMemRegOffsetShift(ARM_AM::ShiftOpc &St,
4662                                           unsigned &Amount) {
4663   SMLoc Loc = Parser.getTok().getLoc();
4664   const AsmToken &Tok = Parser.getTok();
4665   if (Tok.isNot(AsmToken::Identifier))
4666     return true;
4667   StringRef ShiftName = Tok.getString();
4668   if (ShiftName == "lsl" || ShiftName == "LSL" ||
4669       ShiftName == "asl" || ShiftName == "ASL")
4670     St = ARM_AM::lsl;
4671   else if (ShiftName == "lsr" || ShiftName == "LSR")
4672     St = ARM_AM::lsr;
4673   else if (ShiftName == "asr" || ShiftName == "ASR")
4674     St = ARM_AM::asr;
4675   else if (ShiftName == "ror" || ShiftName == "ROR")
4676     St = ARM_AM::ror;
4677   else if (ShiftName == "rrx" || ShiftName == "RRX")
4678     St = ARM_AM::rrx;
4679   else
4680     return Error(Loc, "illegal shift operator");
4681   Parser.Lex(); // Eat shift type token.
4682
4683   // rrx stands alone.
4684   Amount = 0;
4685   if (St != ARM_AM::rrx) {
4686     Loc = Parser.getTok().getLoc();
4687     // A '#' and a shift amount.
4688     const AsmToken &HashTok = Parser.getTok();
4689     if (HashTok.isNot(AsmToken::Hash) &&
4690         HashTok.isNot(AsmToken::Dollar))
4691       return Error(HashTok.getLoc(), "'#' expected");
4692     Parser.Lex(); // Eat hash token.
4693
4694     const MCExpr *Expr;
4695     if (getParser().parseExpression(Expr))
4696       return true;
4697     // Range check the immediate.
4698     // lsl, ror: 0 <= imm <= 31
4699     // lsr, asr: 0 <= imm <= 32
4700     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4701     if (!CE)
4702       return Error(Loc, "shift amount must be an immediate");
4703     int64_t Imm = CE->getValue();
4704     if (Imm < 0 ||
4705         ((St == ARM_AM::lsl || St == ARM_AM::ror) && Imm > 31) ||
4706         ((St == ARM_AM::lsr || St == ARM_AM::asr) && Imm > 32))
4707       return Error(Loc, "immediate shift value out of range");
4708     // If <ShiftTy> #0, turn it into a no_shift.
4709     if (Imm == 0)
4710       St = ARM_AM::lsl;
4711     // For consistency, treat lsr #32 and asr #32 as having immediate value 0.
4712     if (Imm == 32)
4713       Imm = 0;
4714     Amount = Imm;
4715   }
4716
4717   return false;
4718 }
4719
4720 /// parseFPImm - A floating point immediate expression operand.
4721 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4722 parseFPImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4723   // Anything that can accept a floating point constant as an operand
4724   // needs to go through here, as the regular parseExpression is
4725   // integer only.
4726   //
4727   // This routine still creates a generic Immediate operand, containing
4728   // a bitcast of the 64-bit floating point value. The various operands
4729   // that accept floats can check whether the value is valid for them
4730   // via the standard is*() predicates.
4731
4732   SMLoc S = Parser.getTok().getLoc();
4733
4734   if (Parser.getTok().isNot(AsmToken::Hash) &&
4735       Parser.getTok().isNot(AsmToken::Dollar))
4736     return MatchOperand_NoMatch;
4737
4738   // Disambiguate the VMOV forms that can accept an FP immediate.
4739   // vmov.f32 <sreg>, #imm
4740   // vmov.f64 <dreg>, #imm
4741   // vmov.f32 <dreg>, #imm  @ vector f32x2
4742   // vmov.f32 <qreg>, #imm  @ vector f32x4
4743   //
4744   // There are also the NEON VMOV instructions which expect an
4745   // integer constant. Make sure we don't try to parse an FPImm
4746   // for these:
4747   // vmov.i{8|16|32|64} <dreg|qreg>, #imm
4748   ARMOperand *TyOp = static_cast<ARMOperand*>(Operands[2]);
4749   bool isVmovf = TyOp->isToken() && (TyOp->getToken() == ".f32" ||
4750                                      TyOp->getToken() == ".f64");
4751   ARMOperand *Mnemonic = static_cast<ARMOperand*>(Operands[0]);
4752   bool isFconst = Mnemonic->isToken() && (Mnemonic->getToken() == "fconstd" ||
4753                                           Mnemonic->getToken() == "fconsts");
4754   if (!(isVmovf || isFconst))
4755     return MatchOperand_NoMatch;
4756
4757   Parser.Lex(); // Eat '#' or '$'.
4758
4759   // Handle negation, as that still comes through as a separate token.
4760   bool isNegative = false;
4761   if (Parser.getTok().is(AsmToken::Minus)) {
4762     isNegative = true;
4763     Parser.Lex();
4764   }
4765   const AsmToken &Tok = Parser.getTok();
4766   SMLoc Loc = Tok.getLoc();
4767   if (Tok.is(AsmToken::Real) && isVmovf) {
4768     APFloat RealVal(APFloat::IEEEsingle, Tok.getString());
4769     uint64_t IntVal = RealVal.bitcastToAPInt().getZExtValue();
4770     // If we had a '-' in front, toggle the sign bit.
4771     IntVal ^= (uint64_t)isNegative << 31;
4772     Parser.Lex(); // Eat the token.
4773     Operands.push_back(ARMOperand::CreateImm(
4774           MCConstantExpr::Create(IntVal, getContext()),
4775           S, Parser.getTok().getLoc()));
4776     return MatchOperand_Success;
4777   }
4778   // Also handle plain integers. Instructions which allow floating point
4779   // immediates also allow a raw encoded 8-bit value.
4780   if (Tok.is(AsmToken::Integer) && isFconst) {
4781     int64_t Val = Tok.getIntVal();
4782     Parser.Lex(); // Eat the token.
4783     if (Val > 255 || Val < 0) {
4784       Error(Loc, "encoded floating point value out of range");
4785       return MatchOperand_ParseFail;
4786     }
4787     float RealVal = ARM_AM::getFPImmFloat(Val);
4788     Val = APFloat(RealVal).bitcastToAPInt().getZExtValue();
4789
4790     Operands.push_back(ARMOperand::CreateImm(
4791         MCConstantExpr::Create(Val, getContext()), S,
4792         Parser.getTok().getLoc()));
4793     return MatchOperand_Success;
4794   }
4795
4796   Error(Loc, "invalid floating point immediate");
4797   return MatchOperand_ParseFail;
4798 }
4799
4800 /// Parse a arm instruction operand.  For now this parses the operand regardless
4801 /// of the mnemonic.
4802 bool ARMAsmParser::parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands,
4803                                 StringRef Mnemonic) {
4804   SMLoc S, E;
4805
4806   // Check if the current operand has a custom associated parser, if so, try to
4807   // custom parse the operand, or fallback to the general approach.
4808   OperandMatchResultTy ResTy = MatchOperandParserImpl(Operands, Mnemonic);
4809   if (ResTy == MatchOperand_Success)
4810     return false;
4811   // If there wasn't a custom match, try the generic matcher below. Otherwise,
4812   // there was a match, but an error occurred, in which case, just return that
4813   // the operand parsing failed.
4814   if (ResTy == MatchOperand_ParseFail)
4815     return true;
4816
4817   switch (getLexer().getKind()) {
4818   default:
4819     Error(Parser.getTok().getLoc(), "unexpected token in operand");
4820     return true;
4821   case AsmToken::Identifier: {
4822     // If we've seen a branch mnemonic, the next operand must be a label.  This
4823     // is true even if the label is a register name.  So "br r1" means branch to
4824     // label "r1".
4825     bool ExpectLabel = Mnemonic == "b" || Mnemonic == "bl";
4826     if (!ExpectLabel) {
4827       if (!tryParseRegisterWithWriteBack(Operands))
4828         return false;
4829       int Res = tryParseShiftRegister(Operands);
4830       if (Res == 0) // success
4831         return false;
4832       else if (Res == -1) // irrecoverable error
4833         return true;
4834       // If this is VMRS, check for the apsr_nzcv operand.
4835       if (Mnemonic == "vmrs" &&
4836           Parser.getTok().getString().equals_lower("apsr_nzcv")) {
4837         S = Parser.getTok().getLoc();
4838         Parser.Lex();
4839         Operands.push_back(ARMOperand::CreateToken("APSR_nzcv", S));
4840         return false;
4841       }
4842     }
4843
4844     // Fall though for the Identifier case that is not a register or a
4845     // special name.
4846   }
4847   case AsmToken::LParen:  // parenthesized expressions like (_strcmp-4)
4848   case AsmToken::Integer: // things like 1f and 2b as a branch targets
4849   case AsmToken::String:  // quoted label names.
4850   case AsmToken::Dot: {   // . as a branch target
4851     // This was not a register so parse other operands that start with an
4852     // identifier (like labels) as expressions and create them as immediates.
4853     const MCExpr *IdVal;
4854     S = Parser.getTok().getLoc();
4855     if (getParser().parseExpression(IdVal))
4856       return true;
4857     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4858     Operands.push_back(ARMOperand::CreateImm(IdVal, S, E));
4859     return false;
4860   }
4861   case AsmToken::LBrac:
4862     return parseMemory(Operands);
4863   case AsmToken::LCurly:
4864     return parseRegisterList(Operands);
4865   case AsmToken::Dollar:
4866   case AsmToken::Hash: {
4867     // #42 -> immediate.
4868     S = Parser.getTok().getLoc();
4869     Parser.Lex();
4870
4871     if (Parser.getTok().isNot(AsmToken::Colon)) {
4872       bool isNegative = Parser.getTok().is(AsmToken::Minus);
4873       const MCExpr *ImmVal;
4874       if (getParser().parseExpression(ImmVal))
4875         return true;
4876       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ImmVal);
4877       if (CE) {
4878         int32_t Val = CE->getValue();
4879         if (isNegative && Val == 0)
4880           ImmVal = MCConstantExpr::Create(INT32_MIN, getContext());
4881       }
4882       E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4883       Operands.push_back(ARMOperand::CreateImm(ImmVal, S, E));
4884
4885       // There can be a trailing '!' on operands that we want as a separate
4886       // '!' Token operand. Handle that here. For example, the compatibility
4887       // alias for 'srsdb sp!, #imm' is 'srsdb #imm!'.
4888       if (Parser.getTok().is(AsmToken::Exclaim)) {
4889         Operands.push_back(ARMOperand::CreateToken(Parser.getTok().getString(),
4890                                                    Parser.getTok().getLoc()));
4891         Parser.Lex(); // Eat exclaim token
4892       }
4893       return false;
4894     }
4895     // w/ a ':' after the '#', it's just like a plain ':'.
4896     // FALLTHROUGH
4897   }
4898   case AsmToken::Colon: {
4899     // ":lower16:" and ":upper16:" expression prefixes
4900     // FIXME: Check it's an expression prefix,
4901     // e.g. (FOO - :lower16:BAR) isn't legal.
4902     ARMMCExpr::VariantKind RefKind;
4903     if (parsePrefix(RefKind))
4904       return true;
4905
4906     const MCExpr *SubExprVal;
4907     if (getParser().parseExpression(SubExprVal))
4908       return true;
4909
4910     const MCExpr *ExprVal = ARMMCExpr::Create(RefKind, SubExprVal,
4911                                               getContext());
4912     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4913     Operands.push_back(ARMOperand::CreateImm(ExprVal, S, E));
4914     return false;
4915   }
4916   case AsmToken::Equal: {
4917     if (Mnemonic != "ldr") // only parse for ldr pseudo (e.g. ldr r0, =val)
4918       return Error(Parser.getTok().getLoc(), "unexpected token in operand");
4919
4920     Parser.Lex(); // Eat '='
4921     const MCExpr *SubExprVal;
4922     if (getParser().parseExpression(SubExprVal))
4923       return true;
4924     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4925
4926     const MCExpr *CPLoc = getTargetStreamer().addConstantPoolEntry(SubExprVal);
4927     Operands.push_back(ARMOperand::CreateImm(CPLoc, S, E));
4928     return false;
4929   }
4930   }
4931 }
4932
4933 // parsePrefix - Parse ARM 16-bit relocations expression prefix, i.e.
4934 //  :lower16: and :upper16:.
4935 bool ARMAsmParser::parsePrefix(ARMMCExpr::VariantKind &RefKind) {
4936   RefKind = ARMMCExpr::VK_ARM_None;
4937
4938   // consume an optional '#' (GNU compatibility)
4939   if (getLexer().is(AsmToken::Hash))
4940     Parser.Lex();
4941
4942   // :lower16: and :upper16: modifiers
4943   assert(getLexer().is(AsmToken::Colon) && "expected a :");
4944   Parser.Lex(); // Eat ':'
4945
4946   if (getLexer().isNot(AsmToken::Identifier)) {
4947     Error(Parser.getTok().getLoc(), "expected prefix identifier in operand");
4948     return true;
4949   }
4950
4951   StringRef IDVal = Parser.getTok().getIdentifier();
4952   if (IDVal == "lower16") {
4953     RefKind = ARMMCExpr::VK_ARM_LO16;
4954   } else if (IDVal == "upper16") {
4955     RefKind = ARMMCExpr::VK_ARM_HI16;
4956   } else {
4957     Error(Parser.getTok().getLoc(), "unexpected prefix in operand");
4958     return true;
4959   }
4960   Parser.Lex();
4961
4962   if (getLexer().isNot(AsmToken::Colon)) {
4963     Error(Parser.getTok().getLoc(), "unexpected token after prefix");
4964     return true;
4965   }
4966   Parser.Lex(); // Eat the last ':'
4967   return false;
4968 }
4969
4970 /// \brief Given a mnemonic, split out possible predication code and carry
4971 /// setting letters to form a canonical mnemonic and flags.
4972 //
4973 // FIXME: Would be nice to autogen this.
4974 // FIXME: This is a bit of a maze of special cases.
4975 StringRef ARMAsmParser::splitMnemonic(StringRef Mnemonic,
4976                                       unsigned &PredicationCode,
4977                                       bool &CarrySetting,
4978                                       unsigned &ProcessorIMod,
4979                                       StringRef &ITMask) {
4980   PredicationCode = ARMCC::AL;
4981   CarrySetting = false;
4982   ProcessorIMod = 0;
4983
4984   // Ignore some mnemonics we know aren't predicated forms.
4985   //
4986   // FIXME: Would be nice to autogen this.
4987   if ((Mnemonic == "movs" && isThumb()) ||
4988       Mnemonic == "teq"   || Mnemonic == "vceq"   || Mnemonic == "svc"   ||
4989       Mnemonic == "mls"   || Mnemonic == "smmls"  || Mnemonic == "vcls"  ||
4990       Mnemonic == "vmls"  || Mnemonic == "vnmls"  || Mnemonic == "vacge" ||
4991       Mnemonic == "vcge"  || Mnemonic == "vclt"   || Mnemonic == "vacgt" ||
4992       Mnemonic == "vaclt" || Mnemonic == "vacle"  || Mnemonic == "hlt" ||
4993       Mnemonic == "vcgt"  || Mnemonic == "vcle"   || Mnemonic == "smlal" ||
4994       Mnemonic == "umaal" || Mnemonic == "umlal"  || Mnemonic == "vabal" ||
4995       Mnemonic == "vmlal" || Mnemonic == "vpadal" || Mnemonic == "vqdmlal" ||
4996       Mnemonic == "fmuls" || Mnemonic == "vmaxnm" || Mnemonic == "vminnm" ||
4997       Mnemonic == "vcvta" || Mnemonic == "vcvtn"  || Mnemonic == "vcvtp" ||
4998       Mnemonic == "vcvtm" || Mnemonic == "vrinta" || Mnemonic == "vrintn" ||
4999       Mnemonic == "vrintp" || Mnemonic == "vrintm" || Mnemonic.startswith("vsel"))
5000     return Mnemonic;
5001
5002   // First, split out any predication code. Ignore mnemonics we know aren't
5003   // predicated but do have a carry-set and so weren't caught above.
5004   if (Mnemonic != "adcs" && Mnemonic != "bics" && Mnemonic != "movs" &&
5005       Mnemonic != "muls" && Mnemonic != "smlals" && Mnemonic != "smulls" &&
5006       Mnemonic != "umlals" && Mnemonic != "umulls" && Mnemonic != "lsls" &&
5007       Mnemonic != "sbcs" && Mnemonic != "rscs") {
5008     unsigned CC = StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2))
5009       .Case("eq", ARMCC::EQ)
5010       .Case("ne", ARMCC::NE)
5011       .Case("hs", ARMCC::HS)
5012       .Case("cs", ARMCC::HS)
5013       .Case("lo", ARMCC::LO)
5014       .Case("cc", ARMCC::LO)
5015       .Case("mi", ARMCC::MI)
5016       .Case("pl", ARMCC::PL)
5017       .Case("vs", ARMCC::VS)
5018       .Case("vc", ARMCC::VC)
5019       .Case("hi", ARMCC::HI)
5020       .Case("ls", ARMCC::LS)
5021       .Case("ge", ARMCC::GE)
5022       .Case("lt", ARMCC::LT)
5023       .Case("gt", ARMCC::GT)
5024       .Case("le", ARMCC::LE)
5025       .Case("al", ARMCC::AL)
5026       .Default(~0U);
5027     if (CC != ~0U) {
5028       Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 2);
5029       PredicationCode = CC;
5030     }
5031   }
5032
5033   // Next, determine if we have a carry setting bit. We explicitly ignore all
5034   // the instructions we know end in 's'.
5035   if (Mnemonic.endswith("s") &&
5036       !(Mnemonic == "cps" || Mnemonic == "mls" ||
5037         Mnemonic == "mrs" || Mnemonic == "smmls" || Mnemonic == "vabs" ||
5038         Mnemonic == "vcls" || Mnemonic == "vmls" || Mnemonic == "vmrs" ||
5039         Mnemonic == "vnmls" || Mnemonic == "vqabs" || Mnemonic == "vrecps" ||
5040         Mnemonic == "vrsqrts" || Mnemonic == "srs" || Mnemonic == "flds" ||
5041         Mnemonic == "fmrs" || Mnemonic == "fsqrts" || Mnemonic == "fsubs" ||
5042         Mnemonic == "fsts" || Mnemonic == "fcpys" || Mnemonic == "fdivs" ||
5043         Mnemonic == "fmuls" || Mnemonic == "fcmps" || Mnemonic == "fcmpzs" ||
5044         Mnemonic == "vfms" || Mnemonic == "vfnms" || Mnemonic == "fconsts" ||
5045         (Mnemonic == "movs" && isThumb()))) {
5046     Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 1);
5047     CarrySetting = true;
5048   }
5049
5050   // The "cps" instruction can have a interrupt mode operand which is glued into
5051   // the mnemonic. Check if this is the case, split it and parse the imod op
5052   if (Mnemonic.startswith("cps")) {
5053     // Split out any imod code.
5054     unsigned IMod =
5055       StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2, 2))
5056       .Case("ie", ARM_PROC::IE)
5057       .Case("id", ARM_PROC::ID)
5058       .Default(~0U);
5059     if (IMod != ~0U) {
5060       Mnemonic = Mnemonic.slice(0, Mnemonic.size()-2);
5061       ProcessorIMod = IMod;
5062     }
5063   }
5064
5065   // The "it" instruction has the condition mask on the end of the mnemonic.
5066   if (Mnemonic.startswith("it")) {
5067     ITMask = Mnemonic.slice(2, Mnemonic.size());
5068     Mnemonic = Mnemonic.slice(0, 2);
5069   }
5070
5071   return Mnemonic;
5072 }
5073
5074 /// \brief Given a canonical mnemonic, determine if the instruction ever allows
5075 /// inclusion of carry set or predication code operands.
5076 //
5077 // FIXME: It would be nice to autogen this.
5078 void ARMAsmParser::
5079 getMnemonicAcceptInfo(StringRef Mnemonic, StringRef FullInst,
5080                      bool &CanAcceptCarrySet, bool &CanAcceptPredicationCode) {
5081   if (Mnemonic == "and" || Mnemonic == "lsl" || Mnemonic == "lsr" ||
5082       Mnemonic == "rrx" || Mnemonic == "ror" || Mnemonic == "sub" ||
5083       Mnemonic == "add" || Mnemonic == "adc" ||
5084       Mnemonic == "mul" || Mnemonic == "bic" || Mnemonic == "asr" ||
5085       Mnemonic == "orr" || Mnemonic == "mvn" ||
5086       Mnemonic == "rsb" || Mnemonic == "rsc" || Mnemonic == "orn" ||
5087       Mnemonic == "sbc" || Mnemonic == "eor" || Mnemonic == "neg" ||
5088       Mnemonic == "vfm" || Mnemonic == "vfnm" ||
5089       (!isThumb() && (Mnemonic == "smull" || Mnemonic == "mov" ||
5090                       Mnemonic == "mla" || Mnemonic == "smlal" ||
5091                       Mnemonic == "umlal" || Mnemonic == "umull"))) {
5092     CanAcceptCarrySet = true;
5093   } else
5094     CanAcceptCarrySet = false;
5095
5096   if (Mnemonic == "bkpt" || Mnemonic == "cbnz" || Mnemonic == "setend" ||
5097       Mnemonic == "cps" ||  Mnemonic == "it" ||  Mnemonic == "cbz" ||
5098       Mnemonic == "trap" || Mnemonic == "hlt" || Mnemonic.startswith("crc32") ||
5099       Mnemonic.startswith("cps") || Mnemonic.startswith("vsel") ||
5100       Mnemonic == "vmaxnm" || Mnemonic == "vminnm" || Mnemonic == "vcvta" ||
5101       Mnemonic == "vcvtn" || Mnemonic == "vcvtp" || Mnemonic == "vcvtm" ||
5102       Mnemonic == "vrinta" || Mnemonic == "vrintn" || Mnemonic == "vrintp" ||
5103       Mnemonic == "vrintm" || Mnemonic.startswith("aes") ||
5104       Mnemonic.startswith("sha1") || Mnemonic.startswith("sha256") ||
5105       (FullInst.startswith("vmull") && FullInst.endswith(".p64"))) {
5106     // These mnemonics are never predicable
5107     CanAcceptPredicationCode = false;
5108   } else if (!isThumb()) {
5109     // Some instructions are only predicable in Thumb mode
5110     CanAcceptPredicationCode
5111       = Mnemonic != "cdp2" && Mnemonic != "clrex" && Mnemonic != "mcr2" &&
5112         Mnemonic != "mcrr2" && Mnemonic != "mrc2" && Mnemonic != "mrrc2" &&
5113         Mnemonic != "dmb" && Mnemonic != "dsb" && Mnemonic != "isb" &&
5114         Mnemonic != "pld" && Mnemonic != "pli" && Mnemonic != "pldw" &&
5115         Mnemonic != "ldc2" && Mnemonic != "ldc2l" &&
5116         Mnemonic != "stc2" && Mnemonic != "stc2l" &&
5117         !Mnemonic.startswith("rfe") && !Mnemonic.startswith("srs");
5118   } else if (isThumbOne()) {
5119     if (hasV6MOps())
5120       CanAcceptPredicationCode = Mnemonic != "movs";
5121     else
5122       CanAcceptPredicationCode = Mnemonic != "nop" && Mnemonic != "movs";
5123   } else
5124     CanAcceptPredicationCode = true;
5125 }
5126
5127 bool ARMAsmParser::shouldOmitCCOutOperand(StringRef Mnemonic,
5128                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5129   // FIXME: This is all horribly hacky. We really need a better way to deal
5130   // with optional operands like this in the matcher table.
5131
5132   // The 'mov' mnemonic is special. One variant has a cc_out operand, while
5133   // another does not. Specifically, the MOVW instruction does not. So we
5134   // special case it here and remove the defaulted (non-setting) cc_out
5135   // operand if that's the instruction we're trying to match.
5136   //
5137   // We do this as post-processing of the explicit operands rather than just
5138   // conditionally adding the cc_out in the first place because we need
5139   // to check the type of the parsed immediate operand.
5140   if (Mnemonic == "mov" && Operands.size() > 4 && !isThumb() &&
5141       !static_cast<ARMOperand*>(Operands[4])->isARMSOImm() &&
5142       static_cast<ARMOperand*>(Operands[4])->isImm0_65535Expr() &&
5143       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
5144     return true;
5145
5146   // Register-register 'add' for thumb does not have a cc_out operand
5147   // when there are only two register operands.
5148   if (isThumb() && Mnemonic == "add" && Operands.size() == 5 &&
5149       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5150       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5151       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
5152     return true;
5153   // Register-register 'add' for thumb does not have a cc_out operand
5154   // when it's an ADD Rdm, SP, {Rdm|#imm0_255} instruction. We do
5155   // have to check the immediate range here since Thumb2 has a variant
5156   // that can handle a different range and has a cc_out operand.
5157   if (((isThumb() && Mnemonic == "add") ||
5158        (isThumbTwo() && Mnemonic == "sub")) &&
5159       Operands.size() == 6 &&
5160       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5161       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5162       static_cast<ARMOperand*>(Operands[4])->getReg() == ARM::SP &&
5163       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
5164       ((Mnemonic == "add" &&static_cast<ARMOperand*>(Operands[5])->isReg()) ||
5165        static_cast<ARMOperand*>(Operands[5])->isImm0_1020s4()))
5166     return true;
5167   // For Thumb2, add/sub immediate does not have a cc_out operand for the
5168   // imm0_4095 variant. That's the least-preferred variant when
5169   // selecting via the generic "add" mnemonic, so to know that we
5170   // should remove the cc_out operand, we have to explicitly check that
5171   // it's not one of the other variants. Ugh.
5172   if (isThumbTwo() && (Mnemonic == "add" || Mnemonic == "sub") &&
5173       Operands.size() == 6 &&
5174       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5175       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5176       static_cast<ARMOperand*>(Operands[5])->isImm()) {
5177     // Nest conditions rather than one big 'if' statement for readability.
5178     //
5179     // If both registers are low, we're in an IT block, and the immediate is
5180     // in range, we should use encoding T1 instead, which has a cc_out.
5181     if (inITBlock() &&
5182         isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) &&
5183         isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) &&
5184         static_cast<ARMOperand*>(Operands[5])->isImm0_7())
5185       return false;
5186     // Check against T3. If the second register is the PC, this is an
5187     // alternate form of ADR, which uses encoding T4, so check for that too.
5188     if (static_cast<ARMOperand*>(Operands[4])->getReg() != ARM::PC &&
5189         static_cast<ARMOperand*>(Operands[5])->isT2SOImm())
5190       return false;
5191
5192     // Otherwise, we use encoding T4, which does not have a cc_out
5193     // operand.
5194     return true;
5195   }
5196
5197   // The thumb2 multiply instruction doesn't have a CCOut register, so
5198   // if we have a "mul" mnemonic in Thumb mode, check if we'll be able to
5199   // use the 16-bit encoding or not.
5200   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 6 &&
5201       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
5202       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5203       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5204       static_cast<ARMOperand*>(Operands[5])->isReg() &&
5205       // If the registers aren't low regs, the destination reg isn't the
5206       // same as one of the source regs, or the cc_out operand is zero
5207       // outside of an IT block, we have to use the 32-bit encoding, so
5208       // remove the cc_out operand.
5209       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
5210        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
5211        !isARMLowRegister(static_cast<ARMOperand*>(Operands[5])->getReg()) ||
5212        !inITBlock() ||
5213        (static_cast<ARMOperand*>(Operands[3])->getReg() !=
5214         static_cast<ARMOperand*>(Operands[5])->getReg() &&
5215         static_cast<ARMOperand*>(Operands[3])->getReg() !=
5216         static_cast<ARMOperand*>(Operands[4])->getReg())))
5217     return true;
5218
5219   // Also check the 'mul' syntax variant that doesn't specify an explicit
5220   // destination register.
5221   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 5 &&
5222       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
5223       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5224       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5225       // If the registers aren't low regs  or the cc_out operand is zero
5226       // outside of an IT block, we have to use the 32-bit encoding, so
5227       // remove the cc_out operand.
5228       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
5229        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
5230        !inITBlock()))
5231     return true;
5232
5233
5234
5235   // Register-register 'add/sub' for thumb does not have a cc_out operand
5236   // when it's an ADD/SUB SP, #imm. Be lenient on count since there's also
5237   // the "add/sub SP, SP, #imm" version. If the follow-up operands aren't
5238   // right, this will result in better diagnostics (which operand is off)
5239   // anyway.
5240   if (isThumb() && (Mnemonic == "add" || Mnemonic == "sub") &&
5241       (Operands.size() == 5 || Operands.size() == 6) &&
5242       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5243       static_cast<ARMOperand*>(Operands[3])->getReg() == ARM::SP &&
5244       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
5245       (static_cast<ARMOperand*>(Operands[4])->isImm() ||
5246        (Operands.size() == 6 &&
5247         static_cast<ARMOperand*>(Operands[5])->isImm())))
5248     return true;
5249
5250   return false;
5251 }
5252
5253 bool ARMAsmParser::shouldOmitPredicateOperand(
5254     StringRef Mnemonic, SmallVectorImpl<MCParsedAsmOperand *> &Operands) {
5255   // VRINT{Z, R, X} have a predicate operand in VFP, but not in NEON
5256   unsigned RegIdx = 3;
5257   if ((Mnemonic == "vrintz" || Mnemonic == "vrintx" || Mnemonic == "vrintr") &&
5258       static_cast<ARMOperand *>(Operands[2])->getToken() == ".f32") {
5259     if (static_cast<ARMOperand *>(Operands[3])->isToken() &&
5260         static_cast<ARMOperand *>(Operands[3])->getToken() == ".f32")
5261       RegIdx = 4;
5262
5263     if (static_cast<ARMOperand *>(Operands[RegIdx])->isReg() &&
5264         (ARMMCRegisterClasses[ARM::DPRRegClassID]
5265              .contains(static_cast<ARMOperand *>(Operands[RegIdx])->getReg()) ||
5266          ARMMCRegisterClasses[ARM::QPRRegClassID]
5267              .contains(static_cast<ARMOperand *>(Operands[RegIdx])->getReg())))
5268       return true;
5269   }
5270   return false;
5271 }
5272
5273 static bool isDataTypeToken(StringRef Tok) {
5274   return Tok == ".8" || Tok == ".16" || Tok == ".32" || Tok == ".64" ||
5275     Tok == ".i8" || Tok == ".i16" || Tok == ".i32" || Tok == ".i64" ||
5276     Tok == ".u8" || Tok == ".u16" || Tok == ".u32" || Tok == ".u64" ||
5277     Tok == ".s8" || Tok == ".s16" || Tok == ".s32" || Tok == ".s64" ||
5278     Tok == ".p8" || Tok == ".p16" || Tok == ".f32" || Tok == ".f64" ||
5279     Tok == ".f" || Tok == ".d";
5280 }
5281
5282 // FIXME: This bit should probably be handled via an explicit match class
5283 // in the .td files that matches the suffix instead of having it be
5284 // a literal string token the way it is now.
5285 static bool doesIgnoreDataTypeSuffix(StringRef Mnemonic, StringRef DT) {
5286   return Mnemonic.startswith("vldm") || Mnemonic.startswith("vstm");
5287 }
5288 static void applyMnemonicAliases(StringRef &Mnemonic, unsigned Features,
5289                                  unsigned VariantID);
5290
5291 static bool RequiresVFPRegListValidation(StringRef Inst,
5292                                          bool &AcceptSinglePrecisionOnly,
5293                                          bool &AcceptDoublePrecisionOnly) {
5294   if (Inst.size() < 7)
5295     return false;
5296
5297   if (Inst.startswith("fldm") || Inst.startswith("fstm")) {
5298     StringRef AddressingMode = Inst.substr(4, 2);
5299     if (AddressingMode == "ia" || AddressingMode == "db" ||
5300         AddressingMode == "ea" || AddressingMode == "fd") {
5301       AcceptSinglePrecisionOnly = Inst[6] == 's';
5302       AcceptDoublePrecisionOnly = Inst[6] == 'd' || Inst[6] == 'x';
5303       return true;
5304     }
5305   }
5306
5307   return false;
5308 }
5309
5310 /// Parse an arm instruction mnemonic followed by its operands.
5311 bool ARMAsmParser::ParseInstruction(ParseInstructionInfo &Info, StringRef Name,
5312                                     SMLoc NameLoc,
5313                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5314   // FIXME: Can this be done via tablegen in some fashion?
5315   bool RequireVFPRegisterListCheck;
5316   bool AcceptSinglePrecisionOnly;
5317   bool AcceptDoublePrecisionOnly;
5318   RequireVFPRegisterListCheck =
5319     RequiresVFPRegListValidation(Name, AcceptSinglePrecisionOnly,
5320                                  AcceptDoublePrecisionOnly);
5321
5322   // Apply mnemonic aliases before doing anything else, as the destination
5323   // mnemonic may include suffices and we want to handle them normally.
5324   // The generic tblgen'erated code does this later, at the start of
5325   // MatchInstructionImpl(), but that's too late for aliases that include
5326   // any sort of suffix.
5327   unsigned AvailableFeatures = getAvailableFeatures();
5328   unsigned AssemblerDialect = getParser().getAssemblerDialect();
5329   applyMnemonicAliases(Name, AvailableFeatures, AssemblerDialect);
5330
5331   // First check for the ARM-specific .req directive.
5332   if (Parser.getTok().is(AsmToken::Identifier) &&
5333       Parser.getTok().getIdentifier() == ".req") {
5334     parseDirectiveReq(Name, NameLoc);
5335     // We always return 'error' for this, as we're done with this
5336     // statement and don't need to match the 'instruction."
5337     return true;
5338   }
5339
5340   // Create the leading tokens for the mnemonic, split by '.' characters.
5341   size_t Start = 0, Next = Name.find('.');
5342   StringRef Mnemonic = Name.slice(Start, Next);
5343
5344   // Split out the predication code and carry setting flag from the mnemonic.
5345   unsigned PredicationCode;
5346   unsigned ProcessorIMod;
5347   bool CarrySetting;
5348   StringRef ITMask;
5349   Mnemonic = splitMnemonic(Mnemonic, PredicationCode, CarrySetting,
5350                            ProcessorIMod, ITMask);
5351
5352   // In Thumb1, only the branch (B) instruction can be predicated.
5353   if (isThumbOne() && PredicationCode != ARMCC::AL && Mnemonic != "b") {
5354     Parser.eatToEndOfStatement();
5355     return Error(NameLoc, "conditional execution not supported in Thumb1");
5356   }
5357
5358   Operands.push_back(ARMOperand::CreateToken(Mnemonic, NameLoc));
5359
5360   // Handle the IT instruction ITMask. Convert it to a bitmask. This
5361   // is the mask as it will be for the IT encoding if the conditional
5362   // encoding has a '1' as it's bit0 (i.e. 't' ==> '1'). In the case
5363   // where the conditional bit0 is zero, the instruction post-processing
5364   // will adjust the mask accordingly.
5365   if (Mnemonic == "it") {
5366     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + 2);
5367     if (ITMask.size() > 3) {
5368       Parser.eatToEndOfStatement();
5369       return Error(Loc, "too many conditions on IT instruction");
5370     }
5371     unsigned Mask = 8;
5372     for (unsigned i = ITMask.size(); i != 0; --i) {
5373       char pos = ITMask[i - 1];
5374       if (pos != 't' && pos != 'e') {
5375         Parser.eatToEndOfStatement();
5376         return Error(Loc, "illegal IT block condition mask '" + ITMask + "'");
5377       }
5378       Mask >>= 1;
5379       if (ITMask[i - 1] == 't')
5380         Mask |= 8;
5381     }
5382     Operands.push_back(ARMOperand::CreateITMask(Mask, Loc));
5383   }
5384
5385   // FIXME: This is all a pretty gross hack. We should automatically handle
5386   // optional operands like this via tblgen.
5387
5388   // Next, add the CCOut and ConditionCode operands, if needed.
5389   //
5390   // For mnemonics which can ever incorporate a carry setting bit or predication
5391   // code, our matching model involves us always generating CCOut and
5392   // ConditionCode operands to match the mnemonic "as written" and then we let
5393   // the matcher deal with finding the right instruction or generating an
5394   // appropriate error.
5395   bool CanAcceptCarrySet, CanAcceptPredicationCode;
5396   getMnemonicAcceptInfo(Mnemonic, Name, CanAcceptCarrySet, CanAcceptPredicationCode);
5397
5398   // If we had a carry-set on an instruction that can't do that, issue an
5399   // error.
5400   if (!CanAcceptCarrySet && CarrySetting) {
5401     Parser.eatToEndOfStatement();
5402     return Error(NameLoc, "instruction '" + Mnemonic +
5403                  "' can not set flags, but 's' suffix specified");
5404   }
5405   // If we had a predication code on an instruction that can't do that, issue an
5406   // error.
5407   if (!CanAcceptPredicationCode && PredicationCode != ARMCC::AL) {
5408     Parser.eatToEndOfStatement();
5409     return Error(NameLoc, "instruction '" + Mnemonic +
5410                  "' is not predicable, but condition code specified");
5411   }
5412
5413   // Add the carry setting operand, if necessary.
5414   if (CanAcceptCarrySet) {
5415     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size());
5416     Operands.push_back(ARMOperand::CreateCCOut(CarrySetting ? ARM::CPSR : 0,
5417                                                Loc));
5418   }
5419
5420   // Add the predication code operand, if necessary.
5421   if (CanAcceptPredicationCode) {
5422     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size() +
5423                                       CarrySetting);
5424     Operands.push_back(ARMOperand::CreateCondCode(
5425                          ARMCC::CondCodes(PredicationCode), Loc));
5426   }
5427
5428   // Add the processor imod operand, if necessary.
5429   if (ProcessorIMod) {
5430     Operands.push_back(ARMOperand::CreateImm(
5431           MCConstantExpr::Create(ProcessorIMod, getContext()),
5432                                  NameLoc, NameLoc));
5433   }
5434
5435   // Add the remaining tokens in the mnemonic.
5436   while (Next != StringRef::npos) {
5437     Start = Next;
5438     Next = Name.find('.', Start + 1);
5439     StringRef ExtraToken = Name.slice(Start, Next);
5440
5441     // Some NEON instructions have an optional datatype suffix that is
5442     // completely ignored. Check for that.
5443     if (isDataTypeToken(ExtraToken) &&
5444         doesIgnoreDataTypeSuffix(Mnemonic, ExtraToken))
5445       continue;
5446
5447     // For for ARM mode generate an error if the .n qualifier is used.
5448     if (ExtraToken == ".n" && !isThumb()) {
5449       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5450       Parser.eatToEndOfStatement();
5451       return Error(Loc, "instruction with .n (narrow) qualifier not allowed in "
5452                    "arm mode");
5453     }
5454
5455     // The .n qualifier is always discarded as that is what the tables
5456     // and matcher expect.  In ARM mode the .w qualifier has no effect,
5457     // so discard it to avoid errors that can be caused by the matcher.
5458     if (ExtraToken != ".n" && (isThumb() || ExtraToken != ".w")) {
5459       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5460       Operands.push_back(ARMOperand::CreateToken(ExtraToken, Loc));
5461     }
5462   }
5463
5464   // Read the remaining operands.
5465   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5466     // Read the first operand.
5467     if (parseOperand(Operands, Mnemonic)) {
5468       Parser.eatToEndOfStatement();
5469       return true;
5470     }
5471
5472     while (getLexer().is(AsmToken::Comma)) {
5473       Parser.Lex();  // Eat the comma.
5474
5475       // Parse and remember the operand.
5476       if (parseOperand(Operands, Mnemonic)) {
5477         Parser.eatToEndOfStatement();
5478         return true;
5479       }
5480     }
5481   }
5482
5483   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5484     SMLoc Loc = getLexer().getLoc();
5485     Parser.eatToEndOfStatement();
5486     return Error(Loc, "unexpected token in argument list");
5487   }
5488
5489   Parser.Lex(); // Consume the EndOfStatement
5490
5491   if (RequireVFPRegisterListCheck) {
5492     ARMOperand *Op = static_cast<ARMOperand*>(Operands.back());
5493     if (AcceptSinglePrecisionOnly && !Op->isSPRRegList())
5494       return Error(Op->getStartLoc(),
5495                    "VFP/Neon single precision register expected");
5496     if (AcceptDoublePrecisionOnly && !Op->isDPRRegList())
5497       return Error(Op->getStartLoc(),
5498                    "VFP/Neon double precision register expected");
5499   }
5500
5501   // Some instructions, mostly Thumb, have forms for the same mnemonic that
5502   // do and don't have a cc_out optional-def operand. With some spot-checks
5503   // of the operand list, we can figure out which variant we're trying to
5504   // parse and adjust accordingly before actually matching. We shouldn't ever
5505   // try to remove a cc_out operand that was explicitly set on the the
5506   // mnemonic, of course (CarrySetting == true). Reason number #317 the
5507   // table driven matcher doesn't fit well with the ARM instruction set.
5508   if (!CarrySetting && shouldOmitCCOutOperand(Mnemonic, Operands)) {
5509     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5510     Operands.erase(Operands.begin() + 1);
5511     delete Op;
5512   }
5513
5514   // Some instructions have the same mnemonic, but don't always
5515   // have a predicate. Distinguish them here and delete the
5516   // predicate if needed.
5517   if (shouldOmitPredicateOperand(Mnemonic, Operands)) {
5518     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5519     Operands.erase(Operands.begin() + 1);
5520     delete Op;
5521   }
5522
5523   // ARM mode 'blx' need special handling, as the register operand version
5524   // is predicable, but the label operand version is not. So, we can't rely
5525   // on the Mnemonic based checking to correctly figure out when to put
5526   // a k_CondCode operand in the list. If we're trying to match the label
5527   // version, remove the k_CondCode operand here.
5528   if (!isThumb() && Mnemonic == "blx" && Operands.size() == 3 &&
5529       static_cast<ARMOperand*>(Operands[2])->isImm()) {
5530     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5531     Operands.erase(Operands.begin() + 1);
5532     delete Op;
5533   }
5534
5535   // Adjust operands of ldrexd/strexd to MCK_GPRPair.
5536   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
5537   // a single GPRPair reg operand is used in the .td file to replace the two
5538   // GPRs. However, when parsing from asm, the two GRPs cannot be automatically
5539   // expressed as a GPRPair, so we have to manually merge them.
5540   // FIXME: We would really like to be able to tablegen'erate this.
5541   if (!isThumb() && Operands.size() > 4 &&
5542       (Mnemonic == "ldrexd" || Mnemonic == "strexd" || Mnemonic == "ldaexd" ||
5543        Mnemonic == "stlexd")) {
5544     bool isLoad = (Mnemonic == "ldrexd" || Mnemonic == "ldaexd");
5545     unsigned Idx = isLoad ? 2 : 3;
5546     ARMOperand* Op1 = static_cast<ARMOperand*>(Operands[Idx]);
5547     ARMOperand* Op2 = static_cast<ARMOperand*>(Operands[Idx+1]);
5548
5549     const MCRegisterClass& MRC = MRI->getRegClass(ARM::GPRRegClassID);
5550     // Adjust only if Op1 and Op2 are GPRs.
5551     if (Op1->isReg() && Op2->isReg() && MRC.contains(Op1->getReg()) &&
5552         MRC.contains(Op2->getReg())) {
5553       unsigned Reg1 = Op1->getReg();
5554       unsigned Reg2 = Op2->getReg();
5555       unsigned Rt = MRI->getEncodingValue(Reg1);
5556       unsigned Rt2 = MRI->getEncodingValue(Reg2);
5557
5558       // Rt2 must be Rt + 1 and Rt must be even.
5559       if (Rt + 1 != Rt2 || (Rt & 1)) {
5560         Error(Op2->getStartLoc(), isLoad ?
5561             "destination operands must be sequential" :
5562             "source operands must be sequential");
5563         return true;
5564       }
5565       unsigned NewReg = MRI->getMatchingSuperReg(Reg1, ARM::gsub_0,
5566           &(MRI->getRegClass(ARM::GPRPairRegClassID)));
5567       Operands.erase(Operands.begin() + Idx, Operands.begin() + Idx + 2);
5568       Operands.insert(Operands.begin() + Idx, ARMOperand::CreateReg(
5569             NewReg, Op1->getStartLoc(), Op2->getEndLoc()));
5570       delete Op1;
5571       delete Op2;
5572     }
5573   }
5574
5575   // GNU Assembler extension (compatibility)
5576   if ((Mnemonic == "ldrd" || Mnemonic == "strd")) {
5577     ARMOperand *Op2 = static_cast<ARMOperand *>(Operands[2]);
5578     ARMOperand *Op3 = static_cast<ARMOperand *>(Operands[3]);
5579     if (Op3->isMem()) {
5580       assert(Op2->isReg() && "expected register argument");
5581
5582       unsigned SuperReg = MRI->getMatchingSuperReg(
5583           Op2->getReg(), ARM::gsub_0, &MRI->getRegClass(ARM::GPRPairRegClassID));
5584
5585       assert(SuperReg && "expected register pair");
5586
5587       unsigned PairedReg = MRI->getSubReg(SuperReg, ARM::gsub_1);
5588
5589       Operands.insert(Operands.begin() + 3,
5590                       ARMOperand::CreateReg(PairedReg,
5591                                             Op2->getStartLoc(),
5592                                             Op2->getEndLoc()));
5593     }
5594   }
5595
5596   // FIXME: As said above, this is all a pretty gross hack.  This instruction
5597   // does not fit with other "subs" and tblgen.
5598   // Adjust operands of B9.3.19 SUBS PC, LR, #imm (Thumb2) system instruction
5599   // so the Mnemonic is the original name "subs" and delete the predicate
5600   // operand so it will match the table entry.
5601   if (isThumbTwo() && Mnemonic == "sub" && Operands.size() == 6 &&
5602       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5603       static_cast<ARMOperand*>(Operands[3])->getReg() == ARM::PC &&
5604       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5605       static_cast<ARMOperand*>(Operands[4])->getReg() == ARM::LR &&
5606       static_cast<ARMOperand*>(Operands[5])->isImm()) {
5607     ARMOperand *Op0 = static_cast<ARMOperand*>(Operands[0]);
5608     Operands.erase(Operands.begin());
5609     delete Op0;
5610     Operands.insert(Operands.begin(), ARMOperand::CreateToken(Name, NameLoc));
5611
5612     ARMOperand *Op1 = static_cast<ARMOperand*>(Operands[1]);
5613     Operands.erase(Operands.begin() + 1);
5614     delete Op1;
5615   }
5616   return false;
5617 }
5618
5619 // Validate context-sensitive operand constraints.
5620
5621 // return 'true' if register list contains non-low GPR registers,
5622 // 'false' otherwise. If Reg is in the register list or is HiReg, set
5623 // 'containsReg' to true.
5624 static bool checkLowRegisterList(MCInst Inst, unsigned OpNo, unsigned Reg,
5625                                  unsigned HiReg, bool &containsReg) {
5626   containsReg = false;
5627   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5628     unsigned OpReg = Inst.getOperand(i).getReg();
5629     if (OpReg == Reg)
5630       containsReg = true;
5631     // Anything other than a low register isn't legal here.
5632     if (!isARMLowRegister(OpReg) && (!HiReg || OpReg != HiReg))
5633       return true;
5634   }
5635   return false;
5636 }
5637
5638 // Check if the specified regisgter is in the register list of the inst,
5639 // starting at the indicated operand number.
5640 static bool listContainsReg(MCInst &Inst, unsigned OpNo, unsigned Reg) {
5641   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5642     unsigned OpReg = Inst.getOperand(i).getReg();
5643     if (OpReg == Reg)
5644       return true;
5645   }
5646   return false;
5647 }
5648
5649 // Return true if instruction has the interesting property of being
5650 // allowed in IT blocks, but not being predicable.
5651 static bool instIsBreakpoint(const MCInst &Inst) {
5652     return Inst.getOpcode() == ARM::tBKPT ||
5653            Inst.getOpcode() == ARM::BKPT ||
5654            Inst.getOpcode() == ARM::tHLT ||
5655            Inst.getOpcode() == ARM::HLT;
5656
5657 }
5658
5659 // FIXME: We would really like to be able to tablegen'erate this.
5660 bool ARMAsmParser::
5661 validateInstruction(MCInst &Inst,
5662                     const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5663   const MCInstrDesc &MCID = MII.get(Inst.getOpcode());
5664   SMLoc Loc = Operands[0]->getStartLoc();
5665
5666   // Check the IT block state first.
5667   // NOTE: BKPT and HLT instructions have the interesting property of being
5668   // allowed in IT blocks, but not being predicable. They just always execute.
5669   if (inITBlock() && !instIsBreakpoint(Inst)) {
5670     unsigned Bit = 1;
5671     if (ITState.FirstCond)
5672       ITState.FirstCond = false;
5673     else
5674       Bit = (ITState.Mask >> (5 - ITState.CurPosition)) & 1;
5675     // The instruction must be predicable.
5676     if (!MCID.isPredicable())
5677       return Error(Loc, "instructions in IT block must be predicable");
5678     unsigned Cond = Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm();
5679     unsigned ITCond = Bit ? ITState.Cond :
5680       ARMCC::getOppositeCondition(ITState.Cond);
5681     if (Cond != ITCond) {
5682       // Find the condition code Operand to get its SMLoc information.
5683       SMLoc CondLoc;
5684       for (unsigned I = 1; I < Operands.size(); ++I)
5685         if (static_cast<ARMOperand*>(Operands[I])->isCondCode())
5686           CondLoc = Operands[I]->getStartLoc();
5687       return Error(CondLoc, "incorrect condition in IT block; got '" +
5688                    StringRef(ARMCondCodeToString(ARMCC::CondCodes(Cond))) +
5689                    "', but expected '" +
5690                    ARMCondCodeToString(ARMCC::CondCodes(ITCond)) + "'");
5691     }
5692   // Check for non-'al' condition codes outside of the IT block.
5693   } else if (isThumbTwo() && MCID.isPredicable() &&
5694              Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm() !=
5695              ARMCC::AL && Inst.getOpcode() != ARM::tBcc &&
5696              Inst.getOpcode() != ARM::t2Bcc)
5697     return Error(Loc, "predicated instructions must be in IT block");
5698
5699   const unsigned Opcode = Inst.getOpcode();
5700   switch (Opcode) {
5701   case ARM::LDRD:
5702   case ARM::LDRD_PRE:
5703   case ARM::LDRD_POST: {
5704     const unsigned RtReg = Inst.getOperand(0).getReg();
5705
5706     // Rt can't be R14.
5707     if (RtReg == ARM::LR)
5708       return Error(Operands[3]->getStartLoc(),
5709                    "Rt can't be R14");
5710
5711     const unsigned Rt = MRI->getEncodingValue(RtReg);
5712     // Rt must be even-numbered.
5713     if ((Rt & 1) == 1)
5714       return Error(Operands[3]->getStartLoc(),
5715                    "Rt must be even-numbered");
5716
5717     // Rt2 must be Rt + 1.
5718     const unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5719     if (Rt2 != Rt + 1)
5720       return Error(Operands[3]->getStartLoc(),
5721                    "destination operands must be sequential");
5722
5723     if (Opcode == ARM::LDRD_PRE || Opcode == ARM::LDRD_POST) {
5724       const unsigned Rn = MRI->getEncodingValue(Inst.getOperand(3).getReg());
5725       // For addressing modes with writeback, the base register needs to be
5726       // different from the destination registers.
5727       if (Rn == Rt || Rn == Rt2)
5728         return Error(Operands[3]->getStartLoc(),
5729                      "base register needs to be different from destination "
5730                      "registers");
5731     }
5732
5733     return false;
5734   }
5735   case ARM::t2LDRDi8:
5736   case ARM::t2LDRD_PRE:
5737   case ARM::t2LDRD_POST: {
5738     // Rt2 must be different from Rt.
5739     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5740     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5741     if (Rt2 == Rt)
5742       return Error(Operands[3]->getStartLoc(),
5743                    "destination operands can't be identical");
5744     return false;
5745   }
5746   case ARM::STRD: {
5747     // Rt2 must be Rt + 1.
5748     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5749     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5750     if (Rt2 != Rt + 1)
5751       return Error(Operands[3]->getStartLoc(),
5752                    "source operands must be sequential");
5753     return false;
5754   }
5755   case ARM::STRD_PRE:
5756   case ARM::STRD_POST: {
5757     // Rt2 must be Rt + 1.
5758     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5759     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(2).getReg());
5760     if (Rt2 != Rt + 1)
5761       return Error(Operands[3]->getStartLoc(),
5762                    "source operands must be sequential");
5763     return false;
5764   }
5765   case ARM::SBFX:
5766   case ARM::UBFX: {
5767     // Width must be in range [1, 32-lsb].
5768     unsigned LSB = Inst.getOperand(2).getImm();
5769     unsigned Widthm1 = Inst.getOperand(3).getImm();
5770     if (Widthm1 >= 32 - LSB)
5771       return Error(Operands[5]->getStartLoc(),
5772                    "bitfield width must be in range [1,32-lsb]");
5773     return false;
5774   }
5775   // Notionally handles ARM::tLDMIA_UPD too.
5776   case ARM::tLDMIA: {
5777     // If we're parsing Thumb2, the .w variant is available and handles
5778     // most cases that are normally illegal for a Thumb1 LDM instruction.
5779     // We'll make the transformation in processInstruction() if necessary.
5780     //
5781     // Thumb LDM instructions are writeback iff the base register is not
5782     // in the register list.
5783     unsigned Rn = Inst.getOperand(0).getReg();
5784     bool HasWritebackToken =
5785       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
5786        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
5787     bool ListContainsBase;
5788     if (checkLowRegisterList(Inst, 3, Rn, 0, ListContainsBase) && !isThumbTwo())
5789       return Error(Operands[3 + HasWritebackToken]->getStartLoc(),
5790                    "registers must be in range r0-r7");
5791     // If we should have writeback, then there should be a '!' token.
5792     if (!ListContainsBase && !HasWritebackToken && !isThumbTwo())
5793       return Error(Operands[2]->getStartLoc(),
5794                    "writeback operator '!' expected");
5795     // If we should not have writeback, there must not be a '!'. This is
5796     // true even for the 32-bit wide encodings.
5797     if (ListContainsBase && HasWritebackToken)
5798       return Error(Operands[3]->getStartLoc(),
5799                    "writeback operator '!' not allowed when base register "
5800                    "in register list");
5801
5802     break;
5803   }
5804   case ARM::LDMIA_UPD:
5805   case ARM::LDMDB_UPD:
5806   case ARM::LDMIB_UPD:
5807   case ARM::LDMDA_UPD:
5808     // ARM variants loading and updating the same register are only officially
5809     // UNPREDICTABLE on v7 upwards. Goodness knows what they did before.
5810     if (!hasV7Ops())
5811       break;
5812     // Fallthrough
5813   case ARM::t2LDMIA_UPD:
5814   case ARM::t2LDMDB_UPD:
5815   case ARM::t2STMIA_UPD:
5816   case ARM::t2STMDB_UPD: {
5817     if (listContainsReg(Inst, 3, Inst.getOperand(0).getReg()))
5818       return Error(Operands.back()->getStartLoc(),
5819                    "writeback register not allowed in register list");
5820     break;
5821   }
5822   case ARM::sysLDMIA_UPD:
5823   case ARM::sysLDMDA_UPD:
5824   case ARM::sysLDMDB_UPD:
5825   case ARM::sysLDMIB_UPD:
5826     if (!listContainsReg(Inst, 3, ARM::PC))
5827       return Error(Operands[4]->getStartLoc(),
5828                    "writeback register only allowed on system LDM "
5829                    "if PC in register-list");
5830     break;
5831   case ARM::sysSTMIA_UPD:
5832   case ARM::sysSTMDA_UPD:
5833   case ARM::sysSTMDB_UPD:
5834   case ARM::sysSTMIB_UPD:
5835     return Error(Operands[2]->getStartLoc(),
5836                  "system STM cannot have writeback register");
5837   case ARM::tMUL: {
5838     // The second source operand must be the same register as the destination
5839     // operand.
5840     //
5841     // In this case, we must directly check the parsed operands because the
5842     // cvtThumbMultiply() function is written in such a way that it guarantees
5843     // this first statement is always true for the new Inst.  Essentially, the
5844     // destination is unconditionally copied into the second source operand
5845     // without checking to see if it matches what we actually parsed.
5846     if (Operands.size() == 6 &&
5847         (((ARMOperand*)Operands[3])->getReg() !=
5848          ((ARMOperand*)Operands[5])->getReg()) &&
5849         (((ARMOperand*)Operands[3])->getReg() !=
5850          ((ARMOperand*)Operands[4])->getReg())) {
5851       return Error(Operands[3]->getStartLoc(),
5852                    "destination register must match source register");
5853     }
5854     break;
5855   }
5856   // Like for ldm/stm, push and pop have hi-reg handling version in Thumb2,
5857   // so only issue a diagnostic for thumb1. The instructions will be
5858   // switched to the t2 encodings in processInstruction() if necessary.
5859   case ARM::tPOP: {
5860     bool ListContainsBase;
5861     if (checkLowRegisterList(Inst, 2, 0, ARM::PC, ListContainsBase) &&
5862         !isThumbTwo())
5863       return Error(Operands[2]->getStartLoc(),
5864                    "registers must be in range r0-r7 or pc");
5865     break;
5866   }
5867   case ARM::tPUSH: {
5868     bool ListContainsBase;
5869     if (checkLowRegisterList(Inst, 2, 0, ARM::LR, ListContainsBase) &&
5870         !isThumbTwo())
5871       return Error(Operands[2]->getStartLoc(),
5872                    "registers must be in range r0-r7 or lr");
5873     break;
5874   }
5875   case ARM::tSTMIA_UPD: {
5876     bool ListContainsBase, InvalidLowList;
5877     InvalidLowList = checkLowRegisterList(Inst, 4, Inst.getOperand(0).getReg(),
5878                                           0, ListContainsBase);
5879     if (InvalidLowList && !isThumbTwo())
5880       return Error(Operands[4]->getStartLoc(),
5881                    "registers must be in range r0-r7");
5882
5883     // This would be converted to a 32-bit stm, but that's not valid if the
5884     // writeback register is in the list.
5885     if (InvalidLowList && ListContainsBase)
5886       return Error(Operands[4]->getStartLoc(),
5887                    "writeback operator '!' not allowed when base register "
5888                    "in register list");
5889     break;
5890   }
5891   case ARM::tADDrSP: {
5892     // If the non-SP source operand and the destination operand are not the
5893     // same, we need thumb2 (for the wide encoding), or we have an error.
5894     if (!isThumbTwo() &&
5895         Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
5896       return Error(Operands[4]->getStartLoc(),
5897                    "source register must be the same as destination");
5898     }
5899     break;
5900   }
5901   // Final range checking for Thumb unconditional branch instructions.
5902   case ARM::tB:
5903     if (!(static_cast<ARMOperand*>(Operands[2]))->isSignedOffset<11, 1>())
5904       return Error(Operands[2]->getStartLoc(), "branch target out of range");
5905     break;
5906   case ARM::t2B: {
5907     int op = (Operands[2]->isImm()) ? 2 : 3;
5908     if (!(static_cast<ARMOperand*>(Operands[op]))->isSignedOffset<24, 1>())
5909       return Error(Operands[op]->getStartLoc(), "branch target out of range");
5910     break;
5911   }
5912   // Final range checking for Thumb conditional branch instructions.
5913   case ARM::tBcc:
5914     if (!(static_cast<ARMOperand*>(Operands[2]))->isSignedOffset<8, 1>())
5915       return Error(Operands[2]->getStartLoc(), "branch target out of range");
5916     break;
5917   case ARM::t2Bcc: {
5918     int Op = (Operands[2]->isImm()) ? 2 : 3;
5919     if (!(static_cast<ARMOperand*>(Operands[Op]))->isSignedOffset<20, 1>())
5920       return Error(Operands[Op]->getStartLoc(), "branch target out of range");
5921     break;
5922   }
5923   case ARM::MOVi16:
5924   case ARM::t2MOVi16:
5925   case ARM::t2MOVTi16:
5926     {
5927     // We want to avoid misleadingly allowing something like "mov r0, <symbol>"
5928     // especially when we turn it into a movw and the expression <symbol> does
5929     // not have a :lower16: or :upper16 as part of the expression.  We don't
5930     // want the behavior of silently truncating, which can be unexpected and
5931     // lead to bugs that are difficult to find since this is an easy mistake
5932     // to make.
5933     int i = (Operands[3]->isImm()) ? 3 : 4;
5934     ARMOperand *Op = static_cast<ARMOperand*>(Operands[i]);
5935     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
5936     if (CE) break;
5937     const MCExpr *E = dyn_cast<MCExpr>(Op->getImm());
5938     if (!E) break;
5939     const ARMMCExpr *ARM16Expr = dyn_cast<ARMMCExpr>(E);
5940     if (!ARM16Expr || (ARM16Expr->getKind() != ARMMCExpr::VK_ARM_HI16 &&
5941                        ARM16Expr->getKind() != ARMMCExpr::VK_ARM_LO16)) {
5942       return Error(Op->getStartLoc(),
5943              "immediate expression for mov requires :lower16: or :upper16");
5944       break;
5945     }
5946     }
5947   }
5948
5949   return false;
5950 }
5951
5952 static unsigned getRealVSTOpcode(unsigned Opc, unsigned &Spacing) {
5953   switch(Opc) {
5954   default: llvm_unreachable("unexpected opcode!");
5955   // VST1LN
5956   case ARM::VST1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5957   case ARM::VST1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5958   case ARM::VST1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5959   case ARM::VST1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5960   case ARM::VST1LNdWB_register_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5961   case ARM::VST1LNdWB_register_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5962   case ARM::VST1LNdAsm_8:  Spacing = 1; return ARM::VST1LNd8;
5963   case ARM::VST1LNdAsm_16: Spacing = 1; return ARM::VST1LNd16;
5964   case ARM::VST1LNdAsm_32: Spacing = 1; return ARM::VST1LNd32;
5965
5966   // VST2LN
5967   case ARM::VST2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5968   case ARM::VST2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5969   case ARM::VST2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5970   case ARM::VST2LNqWB_fixed_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5971   case ARM::VST2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5972
5973   case ARM::VST2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5974   case ARM::VST2LNdWB_register_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5975   case ARM::VST2LNdWB_register_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5976   case ARM::VST2LNqWB_register_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5977   case ARM::VST2LNqWB_register_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5978
5979   case ARM::VST2LNdAsm_8:  Spacing = 1; return ARM::VST2LNd8;
5980   case ARM::VST2LNdAsm_16: Spacing = 1; return ARM::VST2LNd16;
5981   case ARM::VST2LNdAsm_32: Spacing = 1; return ARM::VST2LNd32;
5982   case ARM::VST2LNqAsm_16: Spacing = 2; return ARM::VST2LNq16;
5983   case ARM::VST2LNqAsm_32: Spacing = 2; return ARM::VST2LNq32;
5984
5985   // VST3LN
5986   case ARM::VST3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5987   case ARM::VST3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5988   case ARM::VST3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5989   case ARM::VST3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNq16_UPD;
5990   case ARM::VST3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5991   case ARM::VST3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5992   case ARM::VST3LNdWB_register_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5993   case ARM::VST3LNdWB_register_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5994   case ARM::VST3LNqWB_register_Asm_16: Spacing = 2; return ARM::VST3LNq16_UPD;
5995   case ARM::VST3LNqWB_register_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5996   case ARM::VST3LNdAsm_8:  Spacing = 1; return ARM::VST3LNd8;
5997   case ARM::VST3LNdAsm_16: Spacing = 1; return ARM::VST3LNd16;
5998   case ARM::VST3LNdAsm_32: Spacing = 1; return ARM::VST3LNd32;
5999   case ARM::VST3LNqAsm_16: Spacing = 2; return ARM::VST3LNq16;
6000   case ARM::VST3LNqAsm_32: Spacing = 2; return ARM::VST3LNq32;
6001
6002   // VST3
6003   case ARM::VST3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
6004   case ARM::VST3dWB_fixed_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
6005   case ARM::VST3dWB_fixed_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
6006   case ARM::VST3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
6007   case ARM::VST3qWB_fixed_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
6008   case ARM::VST3qWB_fixed_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
6009   case ARM::VST3dWB_register_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
6010   case ARM::VST3dWB_register_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
6011   case ARM::VST3dWB_register_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
6012   case ARM::VST3qWB_register_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
6013   case ARM::VST3qWB_register_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
6014   case ARM::VST3qWB_register_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
6015   case ARM::VST3dAsm_8:  Spacing = 1; return ARM::VST3d8;
6016   case ARM::VST3dAsm_16: Spacing = 1; return ARM::VST3d16;
6017   case ARM::VST3dAsm_32: Spacing = 1; return ARM::VST3d32;
6018   case ARM::VST3qAsm_8:  Spacing = 2; return ARM::VST3q8;
6019   case ARM::VST3qAsm_16: Spacing = 2; return ARM::VST3q16;
6020   case ARM::VST3qAsm_32: Spacing = 2; return ARM::VST3q32;
6021
6022   // VST4LN
6023   case ARM::VST4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
6024   case ARM::VST4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
6025   case ARM::VST4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
6026   case ARM::VST4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNq16_UPD;
6027   case ARM::VST4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
6028   case ARM::VST4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
6029   case ARM::VST4LNdWB_register_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
6030   case ARM::VST4LNdWB_register_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
6031   case ARM::VST4LNqWB_register_Asm_16: Spacing = 2; return ARM::VST4LNq16_UPD;
6032   case ARM::VST4LNqWB_register_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
6033   case ARM::VST4LNdAsm_8:  Spacing = 1; return ARM::VST4LNd8;
6034   case ARM::VST4LNdAsm_16: Spacing = 1; return ARM::VST4LNd16;
6035   case ARM::VST4LNdAsm_32: Spacing = 1; return ARM::VST4LNd32;
6036   case ARM::VST4LNqAsm_16: Spacing = 2; return ARM::VST4LNq16;
6037   case ARM::VST4LNqAsm_32: Spacing = 2; return ARM::VST4LNq32;
6038
6039   // VST4
6040   case ARM::VST4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
6041   case ARM::VST4dWB_fixed_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
6042   case ARM::VST4dWB_fixed_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
6043   case ARM::VST4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
6044   case ARM::VST4qWB_fixed_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
6045   case ARM::VST4qWB_fixed_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
6046   case ARM::VST4dWB_register_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
6047   case ARM::VST4dWB_register_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
6048   case ARM::VST4dWB_register_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
6049   case ARM::VST4qWB_register_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
6050   case ARM::VST4qWB_register_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
6051   case ARM::VST4qWB_register_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
6052   case ARM::VST4dAsm_8:  Spacing = 1; return ARM::VST4d8;
6053   case ARM::VST4dAsm_16: Spacing = 1; return ARM::VST4d16;
6054   case ARM::VST4dAsm_32: Spacing = 1; return ARM::VST4d32;
6055   case ARM::VST4qAsm_8:  Spacing = 2; return ARM::VST4q8;
6056   case ARM::VST4qAsm_16: Spacing = 2; return ARM::VST4q16;
6057   case ARM::VST4qAsm_32: Spacing = 2; return ARM::VST4q32;
6058   }
6059 }
6060
6061 static unsigned getRealVLDOpcode(unsigned Opc, unsigned &Spacing) {
6062   switch(Opc) {
6063   default: llvm_unreachable("unexpected opcode!");
6064   // VLD1LN
6065   case ARM::VLD1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
6066   case ARM::VLD1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
6067   case ARM::VLD1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
6068   case ARM::VLD1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
6069   case ARM::VLD1LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
6070   case ARM::VLD1LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
6071   case ARM::VLD1LNdAsm_8:  Spacing = 1; return ARM::VLD1LNd8;
6072   case ARM::VLD1LNdAsm_16: Spacing = 1; return ARM::VLD1LNd16;
6073   case ARM::VLD1LNdAsm_32: Spacing = 1; return ARM::VLD1LNd32;
6074
6075   // VLD2LN
6076   case ARM::VLD2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
6077   case ARM::VLD2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
6078   case ARM::VLD2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
6079   case ARM::VLD2LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNq16_UPD;
6080   case ARM::VLD2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
6081   case ARM::VLD2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
6082   case ARM::VLD2LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
6083   case ARM::VLD2LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
6084   case ARM::VLD2LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD2LNq16_UPD;
6085   case ARM::VLD2LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
6086   case ARM::VLD2LNdAsm_8:  Spacing = 1; return ARM::VLD2LNd8;
6087   case ARM::VLD2LNdAsm_16: Spacing = 1; return ARM::VLD2LNd16;
6088   case ARM::VLD2LNdAsm_32: Spacing = 1; return ARM::VLD2LNd32;
6089   case ARM::VLD2LNqAsm_16: Spacing = 2; return ARM::VLD2LNq16;
6090   case ARM::VLD2LNqAsm_32: Spacing = 2; return ARM::VLD2LNq32;
6091
6092   // VLD3DUP
6093   case ARM::VLD3DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
6094   case ARM::VLD3DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
6095   case ARM::VLD3DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
6096   case ARM::VLD3DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD3DUPq8_UPD;
6097   case ARM::VLD3DUPqWB_fixed_Asm_16: Spacing = 2; return ARM::VLD3DUPq16_UPD;
6098   case ARM::VLD3DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
6099   case ARM::VLD3DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
6100   case ARM::VLD3DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
6101   case ARM::VLD3DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
6102   case ARM::VLD3DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD3DUPq8_UPD;
6103   case ARM::VLD3DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD3DUPq16_UPD;
6104   case ARM::VLD3DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
6105   case ARM::VLD3DUPdAsm_8:  Spacing = 1; return ARM::VLD3DUPd8;
6106   case ARM::VLD3DUPdAsm_16: Spacing = 1; return ARM::VLD3DUPd16;
6107   case ARM::VLD3DUPdAsm_32: Spacing = 1; return ARM::VLD3DUPd32;
6108   case ARM::VLD3DUPqAsm_8: Spacing = 2; return ARM::VLD3DUPq8;
6109   case ARM::VLD3DUPqAsm_16: Spacing = 2; return ARM::VLD3DUPq16;
6110   case ARM::VLD3DUPqAsm_32: Spacing = 2; return ARM::VLD3DUPq32;
6111
6112   // VLD3LN
6113   case ARM::VLD3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
6114   case ARM::VLD3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
6115   case ARM::VLD3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
6116   case ARM::VLD3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNq16_UPD;
6117   case ARM::VLD3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
6118   case ARM::VLD3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
6119   case ARM::VLD3LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
6120   case ARM::VLD3LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
6121   case ARM::VLD3LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD3LNq16_UPD;
6122   case ARM::VLD3LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
6123   case ARM::VLD3LNdAsm_8:  Spacing = 1; return ARM::VLD3LNd8;
6124   case ARM::VLD3LNdAsm_16: Spacing = 1; return ARM::VLD3LNd16;
6125   case ARM::VLD3LNdAsm_32: Spacing = 1; return ARM::VLD3LNd32;
6126   case ARM::VLD3LNqAsm_16: Spacing = 2; return ARM::VLD3LNq16;
6127   case ARM::VLD3LNqAsm_32: Spacing = 2; return ARM::VLD3LNq32;
6128
6129   // VLD3
6130   case ARM::VLD3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
6131   case ARM::VLD3dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
6132   case ARM::VLD3dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
6133   case ARM::VLD3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
6134   case ARM::VLD3qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
6135   case ARM::VLD3qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
6136   case ARM::VLD3dWB_register_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
6137   case ARM::VLD3dWB_register_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
6138   case ARM::VLD3dWB_register_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
6139   case ARM::VLD3qWB_register_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
6140   case ARM::VLD3qWB_register_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
6141   case ARM::VLD3qWB_register_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
6142   case ARM::VLD3dAsm_8:  Spacing = 1; return ARM::VLD3d8;
6143   case ARM::VLD3dAsm_16: Spacing = 1; return ARM::VLD3d16;
6144   case ARM::VLD3dAsm_32: Spacing = 1; return ARM::VLD3d32;
6145   case ARM::VLD3qAsm_8:  Spacing = 2; return ARM::VLD3q8;
6146   case ARM::VLD3qAsm_16: Spacing = 2; return ARM::VLD3q16;
6147   case ARM::VLD3qAsm_32: Spacing = 2; return ARM::VLD3q32;
6148
6149   // VLD4LN
6150   case ARM::VLD4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
6151   case ARM::VLD4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
6152   case ARM::VLD4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
6153   case ARM::VLD4LNqWB_fixed_Asm_16: Spacing = 2; return ARM::VLD4LNq16_UPD;
6154   case ARM::VLD4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
6155   case ARM::VLD4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
6156   case ARM::VLD4LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
6157   case ARM::VLD4LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
6158   case ARM::VLD4LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD4LNq16_UPD;
6159   case ARM::VLD4LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
6160   case ARM::VLD4LNdAsm_8:  Spacing = 1; return ARM::VLD4LNd8;
6161   case ARM::VLD4LNdAsm_16: Spacing = 1; return ARM::VLD4LNd16;
6162   case ARM::VLD4LNdAsm_32: Spacing = 1; return ARM::VLD4LNd32;
6163   case ARM::VLD4LNqAsm_16: Spacing = 2; return ARM::VLD4LNq16;
6164   case ARM::VLD4LNqAsm_32: Spacing = 2; return ARM::VLD4LNq32;
6165
6166   // VLD4DUP
6167   case ARM::VLD4DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
6168   case ARM::VLD4DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
6169   case ARM::VLD4DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
6170   case ARM::VLD4DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD4DUPq8_UPD;
6171   case ARM::VLD4DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPq16_UPD;
6172   case ARM::VLD4DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
6173   case ARM::VLD4DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
6174   case ARM::VLD4DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
6175   case ARM::VLD4DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
6176   case ARM::VLD4DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD4DUPq8_UPD;
6177   case ARM::VLD4DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD4DUPq16_UPD;
6178   case ARM::VLD4DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
6179   case ARM::VLD4DUPdAsm_8:  Spacing = 1; return ARM::VLD4DUPd8;
6180   case ARM::VLD4DUPdAsm_16: Spacing = 1; return ARM::VLD4DUPd16;
6181   case ARM::VLD4DUPdAsm_32: Spacing = 1; return ARM::VLD4DUPd32;
6182   case ARM::VLD4DUPqAsm_8: Spacing = 2; return ARM::VLD4DUPq8;
6183   case ARM::VLD4DUPqAsm_16: Spacing = 2; return ARM::VLD4DUPq16;
6184   case ARM::VLD4DUPqAsm_32: Spacing = 2; return ARM::VLD4DUPq32;
6185
6186   // VLD4
6187   case ARM::VLD4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
6188   case ARM::VLD4dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
6189   case ARM::VLD4dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
6190   case ARM::VLD4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
6191   case ARM::VLD4qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
6192   case ARM::VLD4qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
6193   case ARM::VLD4dWB_register_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
6194   case ARM::VLD4dWB_register_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
6195   case ARM::VLD4dWB_register_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
6196   case ARM::VLD4qWB_register_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
6197   case ARM::VLD4qWB_register_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
6198   case ARM::VLD4qWB_register_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
6199   case ARM::VLD4dAsm_8:  Spacing = 1; return ARM::VLD4d8;
6200   case ARM::VLD4dAsm_16: Spacing = 1; return ARM::VLD4d16;
6201   case ARM::VLD4dAsm_32: Spacing = 1; return ARM::VLD4d32;
6202   case ARM::VLD4qAsm_8:  Spacing = 2; return ARM::VLD4q8;
6203   case ARM::VLD4qAsm_16: Spacing = 2; return ARM::VLD4q16;
6204   case ARM::VLD4qAsm_32: Spacing = 2; return ARM::VLD4q32;
6205   }
6206 }
6207
6208 bool ARMAsmParser::
6209 processInstruction(MCInst &Inst,
6210                    const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
6211   switch (Inst.getOpcode()) {
6212   // Alias for alternate form of 'ldr{,b}t Rt, [Rn], #imm' instruction.
6213   case ARM::LDRT_POST:
6214   case ARM::LDRBT_POST: {
6215     const unsigned Opcode =
6216       (Inst.getOpcode() == ARM::LDRT_POST) ? ARM::LDRT_POST_IMM
6217                                            : ARM::LDRBT_POST_IMM;
6218     MCInst TmpInst;
6219     TmpInst.setOpcode(Opcode);
6220     TmpInst.addOperand(Inst.getOperand(0));
6221     TmpInst.addOperand(Inst.getOperand(1));
6222     TmpInst.addOperand(Inst.getOperand(1));
6223     TmpInst.addOperand(MCOperand::CreateReg(0));
6224     TmpInst.addOperand(MCOperand::CreateImm(0));
6225     TmpInst.addOperand(Inst.getOperand(2));
6226     TmpInst.addOperand(Inst.getOperand(3));
6227     Inst = TmpInst;
6228     return true;
6229   }
6230   // Alias for alternate form of 'str{,b}t Rt, [Rn], #imm' instruction.
6231   case ARM::STRT_POST:
6232   case ARM::STRBT_POST: {
6233     const unsigned Opcode =
6234       (Inst.getOpcode() == ARM::STRT_POST) ? ARM::STRT_POST_IMM
6235                                            : ARM::STRBT_POST_IMM;
6236     MCInst TmpInst;
6237     TmpInst.setOpcode(Opcode);
6238     TmpInst.addOperand(Inst.getOperand(1));
6239     TmpInst.addOperand(Inst.getOperand(0));
6240     TmpInst.addOperand(Inst.getOperand(1));
6241     TmpInst.addOperand(MCOperand::CreateReg(0));
6242     TmpInst.addOperand(MCOperand::CreateImm(0));
6243     TmpInst.addOperand(Inst.getOperand(2));
6244     TmpInst.addOperand(Inst.getOperand(3));
6245     Inst = TmpInst;
6246     return true;
6247   }
6248   // Alias for alternate form of 'ADR Rd, #imm' instruction.
6249   case ARM::ADDri: {
6250     if (Inst.getOperand(1).getReg() != ARM::PC ||
6251         Inst.getOperand(5).getReg() != 0)
6252       return false;
6253     MCInst TmpInst;
6254     TmpInst.setOpcode(ARM::ADR);
6255     TmpInst.addOperand(Inst.getOperand(0));
6256     TmpInst.addOperand(Inst.getOperand(2));
6257     TmpInst.addOperand(Inst.getOperand(3));
6258     TmpInst.addOperand(Inst.getOperand(4));
6259     Inst = TmpInst;
6260     return true;
6261   }
6262   // Aliases for alternate PC+imm syntax of LDR instructions.
6263   case ARM::t2LDRpcrel:
6264     // Select the narrow version if the immediate will fit.
6265     if (Inst.getOperand(1).getImm() > 0 &&
6266         Inst.getOperand(1).getImm() <= 0xff &&
6267         !(static_cast<ARMOperand*>(Operands[2])->isToken() &&
6268          static_cast<ARMOperand*>(Operands[2])->getToken() == ".w"))
6269       Inst.setOpcode(ARM::tLDRpci);
6270     else
6271       Inst.setOpcode(ARM::t2LDRpci);
6272     return true;
6273   case ARM::t2LDRBpcrel:
6274     Inst.setOpcode(ARM::t2LDRBpci);
6275     return true;
6276   case ARM::t2LDRHpcrel:
6277     Inst.setOpcode(ARM::t2LDRHpci);
6278     return true;
6279   case ARM::t2LDRSBpcrel:
6280     Inst.setOpcode(ARM::t2LDRSBpci);
6281     return true;
6282   case ARM::t2LDRSHpcrel:
6283     Inst.setOpcode(ARM::t2LDRSHpci);
6284     return true;
6285   // Handle NEON VST complex aliases.
6286   case ARM::VST1LNdWB_register_Asm_8:
6287   case ARM::VST1LNdWB_register_Asm_16:
6288   case ARM::VST1LNdWB_register_Asm_32: {
6289     MCInst TmpInst;
6290     // Shuffle the operands around so the lane index operand is in the
6291     // right place.
6292     unsigned Spacing;
6293     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6294     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6295     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6296     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6297     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6298     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6299     TmpInst.addOperand(Inst.getOperand(1)); // lane
6300     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6301     TmpInst.addOperand(Inst.getOperand(6));
6302     Inst = TmpInst;
6303     return true;
6304   }
6305
6306   case ARM::VST2LNdWB_register_Asm_8:
6307   case ARM::VST2LNdWB_register_Asm_16:
6308   case ARM::VST2LNdWB_register_Asm_32:
6309   case ARM::VST2LNqWB_register_Asm_16:
6310   case ARM::VST2LNqWB_register_Asm_32: {
6311     MCInst TmpInst;
6312     // Shuffle the operands around so the lane index operand is in the
6313     // right place.
6314     unsigned Spacing;
6315     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6316     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6317     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6318     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6319     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6320     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6321     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6322                                             Spacing));
6323     TmpInst.addOperand(Inst.getOperand(1)); // lane
6324     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6325     TmpInst.addOperand(Inst.getOperand(6));
6326     Inst = TmpInst;
6327     return true;
6328   }
6329
6330   case ARM::VST3LNdWB_register_Asm_8:
6331   case ARM::VST3LNdWB_register_Asm_16:
6332   case ARM::VST3LNdWB_register_Asm_32:
6333   case ARM::VST3LNqWB_register_Asm_16:
6334   case ARM::VST3LNqWB_register_Asm_32: {
6335     MCInst TmpInst;
6336     // Shuffle the operands around so the lane index operand is in the
6337     // right place.
6338     unsigned Spacing;
6339     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6340     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6341     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6342     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6343     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6344     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6345     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6346                                             Spacing));
6347     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6348                                             Spacing * 2));
6349     TmpInst.addOperand(Inst.getOperand(1)); // lane
6350     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6351     TmpInst.addOperand(Inst.getOperand(6));
6352     Inst = TmpInst;
6353     return true;
6354   }
6355
6356   case ARM::VST4LNdWB_register_Asm_8:
6357   case ARM::VST4LNdWB_register_Asm_16:
6358   case ARM::VST4LNdWB_register_Asm_32:
6359   case ARM::VST4LNqWB_register_Asm_16:
6360   case ARM::VST4LNqWB_register_Asm_32: {
6361     MCInst TmpInst;
6362     // Shuffle the operands around so the lane index operand is in the
6363     // right place.
6364     unsigned Spacing;
6365     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6366     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6367     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6368     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6369     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6370     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6371     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6372                                             Spacing));
6373     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6374                                             Spacing * 2));
6375     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6376                                             Spacing * 3));
6377     TmpInst.addOperand(Inst.getOperand(1)); // lane
6378     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6379     TmpInst.addOperand(Inst.getOperand(6));
6380     Inst = TmpInst;
6381     return true;
6382   }
6383
6384   case ARM::VST1LNdWB_fixed_Asm_8:
6385   case ARM::VST1LNdWB_fixed_Asm_16:
6386   case ARM::VST1LNdWB_fixed_Asm_32: {
6387     MCInst TmpInst;
6388     // Shuffle the operands around so the lane index operand is in the
6389     // right place.
6390     unsigned Spacing;
6391     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6392     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6393     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6394     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6395     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6396     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6397     TmpInst.addOperand(Inst.getOperand(1)); // lane
6398     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6399     TmpInst.addOperand(Inst.getOperand(5));
6400     Inst = TmpInst;
6401     return true;
6402   }
6403
6404   case ARM::VST2LNdWB_fixed_Asm_8:
6405   case ARM::VST2LNdWB_fixed_Asm_16:
6406   case ARM::VST2LNdWB_fixed_Asm_32:
6407   case ARM::VST2LNqWB_fixed_Asm_16:
6408   case ARM::VST2LNqWB_fixed_Asm_32: {
6409     MCInst TmpInst;
6410     // Shuffle the operands around so the lane index operand is in the
6411     // right place.
6412     unsigned Spacing;
6413     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6414     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6415     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6416     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6417     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6418     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6419     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6420                                             Spacing));
6421     TmpInst.addOperand(Inst.getOperand(1)); // lane
6422     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6423     TmpInst.addOperand(Inst.getOperand(5));
6424     Inst = TmpInst;
6425     return true;
6426   }
6427
6428   case ARM::VST3LNdWB_fixed_Asm_8:
6429   case ARM::VST3LNdWB_fixed_Asm_16:
6430   case ARM::VST3LNdWB_fixed_Asm_32:
6431   case ARM::VST3LNqWB_fixed_Asm_16:
6432   case ARM::VST3LNqWB_fixed_Asm_32: {
6433     MCInst TmpInst;
6434     // Shuffle the operands around so the lane index operand is in the
6435     // right place.
6436     unsigned Spacing;
6437     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6438     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6439     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6440     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6441     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6442     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6443     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6444                                             Spacing));
6445     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6446                                             Spacing * 2));
6447     TmpInst.addOperand(Inst.getOperand(1)); // lane
6448     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6449     TmpInst.addOperand(Inst.getOperand(5));
6450     Inst = TmpInst;
6451     return true;
6452   }
6453
6454   case ARM::VST4LNdWB_fixed_Asm_8:
6455   case ARM::VST4LNdWB_fixed_Asm_16:
6456   case ARM::VST4LNdWB_fixed_Asm_32:
6457   case ARM::VST4LNqWB_fixed_Asm_16:
6458   case ARM::VST4LNqWB_fixed_Asm_32: {
6459     MCInst TmpInst;
6460     // Shuffle the operands around so the lane index operand is in the
6461     // right place.
6462     unsigned Spacing;
6463     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6464     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6465     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6466     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6467     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6468     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6469     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6470                                             Spacing));
6471     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6472                                             Spacing * 2));
6473     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6474                                             Spacing * 3));
6475     TmpInst.addOperand(Inst.getOperand(1)); // lane
6476     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6477     TmpInst.addOperand(Inst.getOperand(5));
6478     Inst = TmpInst;
6479     return true;
6480   }
6481
6482   case ARM::VST1LNdAsm_8:
6483   case ARM::VST1LNdAsm_16:
6484   case ARM::VST1LNdAsm_32: {
6485     MCInst TmpInst;
6486     // Shuffle the operands around so the lane index operand is in the
6487     // right place.
6488     unsigned Spacing;
6489     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6490     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6491     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6492     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6493     TmpInst.addOperand(Inst.getOperand(1)); // lane
6494     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6495     TmpInst.addOperand(Inst.getOperand(5));
6496     Inst = TmpInst;
6497     return true;
6498   }
6499
6500   case ARM::VST2LNdAsm_8:
6501   case ARM::VST2LNdAsm_16:
6502   case ARM::VST2LNdAsm_32:
6503   case ARM::VST2LNqAsm_16:
6504   case ARM::VST2LNqAsm_32: {
6505     MCInst TmpInst;
6506     // Shuffle the operands around so the lane index operand is in the
6507     // right place.
6508     unsigned Spacing;
6509     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6510     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6511     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6512     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6513     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6514                                             Spacing));
6515     TmpInst.addOperand(Inst.getOperand(1)); // lane
6516     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6517     TmpInst.addOperand(Inst.getOperand(5));
6518     Inst = TmpInst;
6519     return true;
6520   }
6521
6522   case ARM::VST3LNdAsm_8:
6523   case ARM::VST3LNdAsm_16:
6524   case ARM::VST3LNdAsm_32:
6525   case ARM::VST3LNqAsm_16:
6526   case ARM::VST3LNqAsm_32: {
6527     MCInst TmpInst;
6528     // Shuffle the operands around so the lane index operand is in the
6529     // right place.
6530     unsigned Spacing;
6531     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6532     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6533     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6534     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6535     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6536                                             Spacing));
6537     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6538                                             Spacing * 2));
6539     TmpInst.addOperand(Inst.getOperand(1)); // lane
6540     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6541     TmpInst.addOperand(Inst.getOperand(5));
6542     Inst = TmpInst;
6543     return true;
6544   }
6545
6546   case ARM::VST4LNdAsm_8:
6547   case ARM::VST4LNdAsm_16:
6548   case ARM::VST4LNdAsm_32:
6549   case ARM::VST4LNqAsm_16:
6550   case ARM::VST4LNqAsm_32: {
6551     MCInst TmpInst;
6552     // Shuffle the operands around so the lane index operand is in the
6553     // right place.
6554     unsigned Spacing;
6555     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6556     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6557     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6558     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6559     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6560                                             Spacing));
6561     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6562                                             Spacing * 2));
6563     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6564                                             Spacing * 3));
6565     TmpInst.addOperand(Inst.getOperand(1)); // lane
6566     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6567     TmpInst.addOperand(Inst.getOperand(5));
6568     Inst = TmpInst;
6569     return true;
6570   }
6571
6572   // Handle NEON VLD complex aliases.
6573   case ARM::VLD1LNdWB_register_Asm_8:
6574   case ARM::VLD1LNdWB_register_Asm_16:
6575   case ARM::VLD1LNdWB_register_Asm_32: {
6576     MCInst TmpInst;
6577     // Shuffle the operands around so the lane index operand is in the
6578     // right place.
6579     unsigned Spacing;
6580     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6581     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6582     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6583     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6584     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6585     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6586     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6587     TmpInst.addOperand(Inst.getOperand(1)); // lane
6588     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6589     TmpInst.addOperand(Inst.getOperand(6));
6590     Inst = TmpInst;
6591     return true;
6592   }
6593
6594   case ARM::VLD2LNdWB_register_Asm_8:
6595   case ARM::VLD2LNdWB_register_Asm_16:
6596   case ARM::VLD2LNdWB_register_Asm_32:
6597   case ARM::VLD2LNqWB_register_Asm_16:
6598   case ARM::VLD2LNqWB_register_Asm_32: {
6599     MCInst TmpInst;
6600     // Shuffle the operands around so the lane index operand is in the
6601     // right place.
6602     unsigned Spacing;
6603     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6604     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6605     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6606                                             Spacing));
6607     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6608     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6609     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6610     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6611     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6612     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6613                                             Spacing));
6614     TmpInst.addOperand(Inst.getOperand(1)); // lane
6615     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6616     TmpInst.addOperand(Inst.getOperand(6));
6617     Inst = TmpInst;
6618     return true;
6619   }
6620
6621   case ARM::VLD3LNdWB_register_Asm_8:
6622   case ARM::VLD3LNdWB_register_Asm_16:
6623   case ARM::VLD3LNdWB_register_Asm_32:
6624   case ARM::VLD3LNqWB_register_Asm_16:
6625   case ARM::VLD3LNqWB_register_Asm_32: {
6626     MCInst TmpInst;
6627     // Shuffle the operands around so the lane index operand is in the
6628     // right place.
6629     unsigned Spacing;
6630     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6631     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6632     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6633                                             Spacing));
6634     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6635                                             Spacing * 2));
6636     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6637     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6638     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6639     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6640     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6641     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6642                                             Spacing));
6643     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6644                                             Spacing * 2));
6645     TmpInst.addOperand(Inst.getOperand(1)); // lane
6646     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6647     TmpInst.addOperand(Inst.getOperand(6));
6648     Inst = TmpInst;
6649     return true;
6650   }
6651
6652   case ARM::VLD4LNdWB_register_Asm_8:
6653   case ARM::VLD4LNdWB_register_Asm_16:
6654   case ARM::VLD4LNdWB_register_Asm_32:
6655   case ARM::VLD4LNqWB_register_Asm_16:
6656   case ARM::VLD4LNqWB_register_Asm_32: {
6657     MCInst TmpInst;
6658     // Shuffle the operands around so the lane index operand is in the
6659     // right place.
6660     unsigned Spacing;
6661     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6662     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6663     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6664                                             Spacing));
6665     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6666                                             Spacing * 2));
6667     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6668                                             Spacing * 3));
6669     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6670     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6671     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6672     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6673     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6674     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6675                                             Spacing));
6676     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6677                                             Spacing * 2));
6678     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6679                                             Spacing * 3));
6680     TmpInst.addOperand(Inst.getOperand(1)); // lane
6681     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6682     TmpInst.addOperand(Inst.getOperand(6));
6683     Inst = TmpInst;
6684     return true;
6685   }
6686
6687   case ARM::VLD1LNdWB_fixed_Asm_8:
6688   case ARM::VLD1LNdWB_fixed_Asm_16:
6689   case ARM::VLD1LNdWB_fixed_Asm_32: {
6690     MCInst TmpInst;
6691     // Shuffle the operands around so the lane index operand is in the
6692     // right place.
6693     unsigned Spacing;
6694     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6695     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6696     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6697     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6698     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6699     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6700     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6701     TmpInst.addOperand(Inst.getOperand(1)); // lane
6702     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6703     TmpInst.addOperand(Inst.getOperand(5));
6704     Inst = TmpInst;
6705     return true;
6706   }
6707
6708   case ARM::VLD2LNdWB_fixed_Asm_8:
6709   case ARM::VLD2LNdWB_fixed_Asm_16:
6710   case ARM::VLD2LNdWB_fixed_Asm_32:
6711   case ARM::VLD2LNqWB_fixed_Asm_16:
6712   case ARM::VLD2LNqWB_fixed_Asm_32: {
6713     MCInst TmpInst;
6714     // Shuffle the operands around so the lane index operand is in the
6715     // right place.
6716     unsigned Spacing;
6717     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6718     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6719     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6720                                             Spacing));
6721     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6722     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6723     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6724     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6725     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6726     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6727                                             Spacing));
6728     TmpInst.addOperand(Inst.getOperand(1)); // lane
6729     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6730     TmpInst.addOperand(Inst.getOperand(5));
6731     Inst = TmpInst;
6732     return true;
6733   }
6734
6735   case ARM::VLD3LNdWB_fixed_Asm_8:
6736   case ARM::VLD3LNdWB_fixed_Asm_16:
6737   case ARM::VLD3LNdWB_fixed_Asm_32:
6738   case ARM::VLD3LNqWB_fixed_Asm_16:
6739   case ARM::VLD3LNqWB_fixed_Asm_32: {
6740     MCInst TmpInst;
6741     // Shuffle the operands around so the lane index operand is in the
6742     // right place.
6743     unsigned Spacing;
6744     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6745     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6746     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6747                                             Spacing));
6748     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6749                                             Spacing * 2));
6750     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6751     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6752     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6753     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6754     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6755     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6756                                             Spacing));
6757     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6758                                             Spacing * 2));
6759     TmpInst.addOperand(Inst.getOperand(1)); // lane
6760     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6761     TmpInst.addOperand(Inst.getOperand(5));
6762     Inst = TmpInst;
6763     return true;
6764   }
6765
6766   case ARM::VLD4LNdWB_fixed_Asm_8:
6767   case ARM::VLD4LNdWB_fixed_Asm_16:
6768   case ARM::VLD4LNdWB_fixed_Asm_32:
6769   case ARM::VLD4LNqWB_fixed_Asm_16:
6770   case ARM::VLD4LNqWB_fixed_Asm_32: {
6771     MCInst TmpInst;
6772     // Shuffle the operands around so the lane index operand is in the
6773     // right place.
6774     unsigned Spacing;
6775     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6776     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6777     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6778                                             Spacing));
6779     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6780                                             Spacing * 2));
6781     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6782                                             Spacing * 3));
6783     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6784     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6785     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6786     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6787     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6788     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6789                                             Spacing));
6790     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6791                                             Spacing * 2));
6792     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6793                                             Spacing * 3));
6794     TmpInst.addOperand(Inst.getOperand(1)); // lane
6795     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6796     TmpInst.addOperand(Inst.getOperand(5));
6797     Inst = TmpInst;
6798     return true;
6799   }
6800
6801   case ARM::VLD1LNdAsm_8:
6802   case ARM::VLD1LNdAsm_16:
6803   case ARM::VLD1LNdAsm_32: {
6804     MCInst TmpInst;
6805     // Shuffle the operands around so the lane index operand is in the
6806     // right place.
6807     unsigned Spacing;
6808     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6809     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6810     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6811     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6812     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6813     TmpInst.addOperand(Inst.getOperand(1)); // lane
6814     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6815     TmpInst.addOperand(Inst.getOperand(5));
6816     Inst = TmpInst;
6817     return true;
6818   }
6819
6820   case ARM::VLD2LNdAsm_8:
6821   case ARM::VLD2LNdAsm_16:
6822   case ARM::VLD2LNdAsm_32:
6823   case ARM::VLD2LNqAsm_16:
6824   case ARM::VLD2LNqAsm_32: {
6825     MCInst TmpInst;
6826     // Shuffle the operands around so the lane index operand is in the
6827     // right place.
6828     unsigned Spacing;
6829     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6830     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6831     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6832                                             Spacing));
6833     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6834     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6835     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6836     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6837                                             Spacing));
6838     TmpInst.addOperand(Inst.getOperand(1)); // lane
6839     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6840     TmpInst.addOperand(Inst.getOperand(5));
6841     Inst = TmpInst;
6842     return true;
6843   }
6844
6845   case ARM::VLD3LNdAsm_8:
6846   case ARM::VLD3LNdAsm_16:
6847   case ARM::VLD3LNdAsm_32:
6848   case ARM::VLD3LNqAsm_16:
6849   case ARM::VLD3LNqAsm_32: {
6850     MCInst TmpInst;
6851     // Shuffle the operands around so the lane index operand is in the
6852     // right place.
6853     unsigned Spacing;
6854     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6855     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6856     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6857                                             Spacing));
6858     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6859                                             Spacing * 2));
6860     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6861     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6862     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6863     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6864                                             Spacing));
6865     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6866                                             Spacing * 2));
6867     TmpInst.addOperand(Inst.getOperand(1)); // lane
6868     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6869     TmpInst.addOperand(Inst.getOperand(5));
6870     Inst = TmpInst;
6871     return true;
6872   }
6873
6874   case ARM::VLD4LNdAsm_8:
6875   case ARM::VLD4LNdAsm_16:
6876   case ARM::VLD4LNdAsm_32:
6877   case ARM::VLD4LNqAsm_16:
6878   case ARM::VLD4LNqAsm_32: {
6879     MCInst TmpInst;
6880     // Shuffle the operands around so the lane index operand is in the
6881     // right place.
6882     unsigned Spacing;
6883     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6884     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6885     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6886                                             Spacing));
6887     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6888                                             Spacing * 2));
6889     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6890                                             Spacing * 3));
6891     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6892     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6893     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6894     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6895                                             Spacing));
6896     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6897                                             Spacing * 2));
6898     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6899                                             Spacing * 3));
6900     TmpInst.addOperand(Inst.getOperand(1)); // lane
6901     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6902     TmpInst.addOperand(Inst.getOperand(5));
6903     Inst = TmpInst;
6904     return true;
6905   }
6906
6907   // VLD3DUP single 3-element structure to all lanes instructions.
6908   case ARM::VLD3DUPdAsm_8:
6909   case ARM::VLD3DUPdAsm_16:
6910   case ARM::VLD3DUPdAsm_32:
6911   case ARM::VLD3DUPqAsm_8:
6912   case ARM::VLD3DUPqAsm_16:
6913   case ARM::VLD3DUPqAsm_32: {
6914     MCInst TmpInst;
6915     unsigned Spacing;
6916     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6917     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6918     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6919                                             Spacing));
6920     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6921                                             Spacing * 2));
6922     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6923     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6924     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6925     TmpInst.addOperand(Inst.getOperand(4));
6926     Inst = TmpInst;
6927     return true;
6928   }
6929
6930   case ARM::VLD3DUPdWB_fixed_Asm_8:
6931   case ARM::VLD3DUPdWB_fixed_Asm_16:
6932   case ARM::VLD3DUPdWB_fixed_Asm_32:
6933   case ARM::VLD3DUPqWB_fixed_Asm_8:
6934   case ARM::VLD3DUPqWB_fixed_Asm_16:
6935   case ARM::VLD3DUPqWB_fixed_Asm_32: {
6936     MCInst TmpInst;
6937     unsigned Spacing;
6938     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6939     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6940     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6941                                             Spacing));
6942     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6943                                             Spacing * 2));
6944     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6945     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6946     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6947     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6948     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6949     TmpInst.addOperand(Inst.getOperand(4));
6950     Inst = TmpInst;
6951     return true;
6952   }
6953
6954   case ARM::VLD3DUPdWB_register_Asm_8:
6955   case ARM::VLD3DUPdWB_register_Asm_16:
6956   case ARM::VLD3DUPdWB_register_Asm_32:
6957   case ARM::VLD3DUPqWB_register_Asm_8:
6958   case ARM::VLD3DUPqWB_register_Asm_16:
6959   case ARM::VLD3DUPqWB_register_Asm_32: {
6960     MCInst TmpInst;
6961     unsigned Spacing;
6962     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6963     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6964     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6965                                             Spacing));
6966     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6967                                             Spacing * 2));
6968     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6969     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6970     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6971     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6972     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6973     TmpInst.addOperand(Inst.getOperand(5));
6974     Inst = TmpInst;
6975     return true;
6976   }
6977
6978   // VLD3 multiple 3-element structure instructions.
6979   case ARM::VLD3dAsm_8:
6980   case ARM::VLD3dAsm_16:
6981   case ARM::VLD3dAsm_32:
6982   case ARM::VLD3qAsm_8:
6983   case ARM::VLD3qAsm_16:
6984   case ARM::VLD3qAsm_32: {
6985     MCInst TmpInst;
6986     unsigned Spacing;
6987     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6988     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6989     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6990                                             Spacing));
6991     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6992                                             Spacing * 2));
6993     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6994     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6995     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6996     TmpInst.addOperand(Inst.getOperand(4));
6997     Inst = TmpInst;
6998     return true;
6999   }
7000
7001   case ARM::VLD3dWB_fixed_Asm_8:
7002   case ARM::VLD3dWB_fixed_Asm_16:
7003   case ARM::VLD3dWB_fixed_Asm_32:
7004   case ARM::VLD3qWB_fixed_Asm_8:
7005   case ARM::VLD3qWB_fixed_Asm_16:
7006   case ARM::VLD3qWB_fixed_Asm_32: {
7007     MCInst TmpInst;
7008     unsigned Spacing;
7009     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7010     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7011     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7012                                             Spacing));
7013     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7014                                             Spacing * 2));
7015     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7016     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7017     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7018     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
7019     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7020     TmpInst.addOperand(Inst.getOperand(4));
7021     Inst = TmpInst;
7022     return true;
7023   }
7024
7025   case ARM::VLD3dWB_register_Asm_8:
7026   case ARM::VLD3dWB_register_Asm_16:
7027   case ARM::VLD3dWB_register_Asm_32:
7028   case ARM::VLD3qWB_register_Asm_8:
7029   case ARM::VLD3qWB_register_Asm_16:
7030   case ARM::VLD3qWB_register_Asm_32: {
7031     MCInst TmpInst;
7032     unsigned Spacing;
7033     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7034     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7035     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7036                                             Spacing));
7037     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7038                                             Spacing * 2));
7039     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7040     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7041     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7042     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7043     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7044     TmpInst.addOperand(Inst.getOperand(5));
7045     Inst = TmpInst;
7046     return true;
7047   }
7048
7049   // VLD4DUP single 3-element structure to all lanes instructions.
7050   case ARM::VLD4DUPdAsm_8:
7051   case ARM::VLD4DUPdAsm_16:
7052   case ARM::VLD4DUPdAsm_32:
7053   case ARM::VLD4DUPqAsm_8:
7054   case ARM::VLD4DUPqAsm_16:
7055   case ARM::VLD4DUPqAsm_32: {
7056     MCInst TmpInst;
7057     unsigned Spacing;
7058     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7059     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7060     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7061                                             Spacing));
7062     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7063                                             Spacing * 2));
7064     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7065                                             Spacing * 3));
7066     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7067     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7068     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7069     TmpInst.addOperand(Inst.getOperand(4));
7070     Inst = TmpInst;
7071     return true;
7072   }
7073
7074   case ARM::VLD4DUPdWB_fixed_Asm_8:
7075   case ARM::VLD4DUPdWB_fixed_Asm_16:
7076   case ARM::VLD4DUPdWB_fixed_Asm_32:
7077   case ARM::VLD4DUPqWB_fixed_Asm_8:
7078   case ARM::VLD4DUPqWB_fixed_Asm_16:
7079   case ARM::VLD4DUPqWB_fixed_Asm_32: {
7080     MCInst TmpInst;
7081     unsigned Spacing;
7082     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7083     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7084     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7085                                             Spacing));
7086     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7087                                             Spacing * 2));
7088     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7089                                             Spacing * 3));
7090     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7091     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7092     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7093     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
7094     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7095     TmpInst.addOperand(Inst.getOperand(4));
7096     Inst = TmpInst;
7097     return true;
7098   }
7099
7100   case ARM::VLD4DUPdWB_register_Asm_8:
7101   case ARM::VLD4DUPdWB_register_Asm_16:
7102   case ARM::VLD4DUPdWB_register_Asm_32:
7103   case ARM::VLD4DUPqWB_register_Asm_8:
7104   case ARM::VLD4DUPqWB_register_Asm_16:
7105   case ARM::VLD4DUPqWB_register_Asm_32: {
7106     MCInst TmpInst;
7107     unsigned Spacing;
7108     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7109     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7110     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7111                                             Spacing));
7112     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7113                                             Spacing * 2));
7114     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7115                                             Spacing * 3));
7116     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7117     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7118     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7119     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7120     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7121     TmpInst.addOperand(Inst.getOperand(5));
7122     Inst = TmpInst;
7123     return true;
7124   }
7125
7126   // VLD4 multiple 4-element structure instructions.
7127   case ARM::VLD4dAsm_8:
7128   case ARM::VLD4dAsm_16:
7129   case ARM::VLD4dAsm_32:
7130   case ARM::VLD4qAsm_8:
7131   case ARM::VLD4qAsm_16:
7132   case ARM::VLD4qAsm_32: {
7133     MCInst TmpInst;
7134     unsigned Spacing;
7135     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7136     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7137     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7138                                             Spacing));
7139     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7140                                             Spacing * 2));
7141     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7142                                             Spacing * 3));
7143     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7144     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7145     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7146     TmpInst.addOperand(Inst.getOperand(4));
7147     Inst = TmpInst;
7148     return true;
7149   }
7150
7151   case ARM::VLD4dWB_fixed_Asm_8:
7152   case ARM::VLD4dWB_fixed_Asm_16:
7153   case ARM::VLD4dWB_fixed_Asm_32:
7154   case ARM::VLD4qWB_fixed_Asm_8:
7155   case ARM::VLD4qWB_fixed_Asm_16:
7156   case ARM::VLD4qWB_fixed_Asm_32: {
7157     MCInst TmpInst;
7158     unsigned Spacing;
7159     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7160     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7161     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7162                                             Spacing));
7163     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7164                                             Spacing * 2));
7165     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7166                                             Spacing * 3));
7167     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7168     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7169     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7170     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
7171     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7172     TmpInst.addOperand(Inst.getOperand(4));
7173     Inst = TmpInst;
7174     return true;
7175   }
7176
7177   case ARM::VLD4dWB_register_Asm_8:
7178   case ARM::VLD4dWB_register_Asm_16:
7179   case ARM::VLD4dWB_register_Asm_32:
7180   case ARM::VLD4qWB_register_Asm_8:
7181   case ARM::VLD4qWB_register_Asm_16:
7182   case ARM::VLD4qWB_register_Asm_32: {
7183     MCInst TmpInst;
7184     unsigned Spacing;
7185     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7186     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7187     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7188                                             Spacing));
7189     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7190                                             Spacing * 2));
7191     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7192                                             Spacing * 3));
7193     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7194     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7195     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7196     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7197     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7198     TmpInst.addOperand(Inst.getOperand(5));
7199     Inst = TmpInst;
7200     return true;
7201   }
7202
7203   // VST3 multiple 3-element structure instructions.
7204   case ARM::VST3dAsm_8:
7205   case ARM::VST3dAsm_16:
7206   case ARM::VST3dAsm_32:
7207   case ARM::VST3qAsm_8:
7208   case ARM::VST3qAsm_16:
7209   case ARM::VST3qAsm_32: {
7210     MCInst TmpInst;
7211     unsigned Spacing;
7212     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7213     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7214     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7215     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7216     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7217                                             Spacing));
7218     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7219                                             Spacing * 2));
7220     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7221     TmpInst.addOperand(Inst.getOperand(4));
7222     Inst = TmpInst;
7223     return true;
7224   }
7225
7226   case ARM::VST3dWB_fixed_Asm_8:
7227   case ARM::VST3dWB_fixed_Asm_16:
7228   case ARM::VST3dWB_fixed_Asm_32:
7229   case ARM::VST3qWB_fixed_Asm_8:
7230   case ARM::VST3qWB_fixed_Asm_16:
7231   case ARM::VST3qWB_fixed_Asm_32: {
7232     MCInst TmpInst;
7233     unsigned Spacing;
7234     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7235     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7236     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7237     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7238     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
7239     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7240     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7241                                             Spacing));
7242     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7243                                             Spacing * 2));
7244     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7245     TmpInst.addOperand(Inst.getOperand(4));
7246     Inst = TmpInst;
7247     return true;
7248   }
7249
7250   case ARM::VST3dWB_register_Asm_8:
7251   case ARM::VST3dWB_register_Asm_16:
7252   case ARM::VST3dWB_register_Asm_32:
7253   case ARM::VST3qWB_register_Asm_8:
7254   case ARM::VST3qWB_register_Asm_16:
7255   case ARM::VST3qWB_register_Asm_32: {
7256     MCInst TmpInst;
7257     unsigned Spacing;
7258     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7259     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7260     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7261     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7262     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7263     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7264     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7265                                             Spacing));
7266     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7267                                             Spacing * 2));
7268     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7269     TmpInst.addOperand(Inst.getOperand(5));
7270     Inst = TmpInst;
7271     return true;
7272   }
7273
7274   // VST4 multiple 3-element structure instructions.
7275   case ARM::VST4dAsm_8:
7276   case ARM::VST4dAsm_16:
7277   case ARM::VST4dAsm_32:
7278   case ARM::VST4qAsm_8:
7279   case ARM::VST4qAsm_16:
7280   case ARM::VST4qAsm_32: {
7281     MCInst TmpInst;
7282     unsigned Spacing;
7283     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7284     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7285     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7286     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7287     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7288                                             Spacing));
7289     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7290                                             Spacing * 2));
7291     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7292                                             Spacing * 3));
7293     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7294     TmpInst.addOperand(Inst.getOperand(4));
7295     Inst = TmpInst;
7296     return true;
7297   }
7298
7299   case ARM::VST4dWB_fixed_Asm_8:
7300   case ARM::VST4dWB_fixed_Asm_16:
7301   case ARM::VST4dWB_fixed_Asm_32:
7302   case ARM::VST4qWB_fixed_Asm_8:
7303   case ARM::VST4qWB_fixed_Asm_16:
7304   case ARM::VST4qWB_fixed_Asm_32: {
7305     MCInst TmpInst;
7306     unsigned Spacing;
7307     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7308     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7309     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7310     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7311     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
7312     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7313     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7314                                             Spacing));
7315     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7316                                             Spacing * 2));
7317     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7318                                             Spacing * 3));
7319     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7320     TmpInst.addOperand(Inst.getOperand(4));
7321     Inst = TmpInst;
7322     return true;
7323   }
7324
7325   case ARM::VST4dWB_register_Asm_8:
7326   case ARM::VST4dWB_register_Asm_16:
7327   case ARM::VST4dWB_register_Asm_32:
7328   case ARM::VST4qWB_register_Asm_8:
7329   case ARM::VST4qWB_register_Asm_16:
7330   case ARM::VST4qWB_register_Asm_32: {
7331     MCInst TmpInst;
7332     unsigned Spacing;
7333     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7334     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7335     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7336     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7337     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7338     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7339     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7340                                             Spacing));
7341     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7342                                             Spacing * 2));
7343     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
7344                                             Spacing * 3));
7345     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7346     TmpInst.addOperand(Inst.getOperand(5));
7347     Inst = TmpInst;
7348     return true;
7349   }
7350
7351   // Handle encoding choice for the shift-immediate instructions.
7352   case ARM::t2LSLri:
7353   case ARM::t2LSRri:
7354   case ARM::t2ASRri: {
7355     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7356         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7357         Inst.getOperand(5).getReg() == (inITBlock() ? 0 : ARM::CPSR) &&
7358         !(static_cast<ARMOperand*>(Operands[3])->isToken() &&
7359          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w")) {
7360       unsigned NewOpc;
7361       switch (Inst.getOpcode()) {
7362       default: llvm_unreachable("unexpected opcode");
7363       case ARM::t2LSLri: NewOpc = ARM::tLSLri; break;
7364       case ARM::t2LSRri: NewOpc = ARM::tLSRri; break;
7365       case ARM::t2ASRri: NewOpc = ARM::tASRri; break;
7366       }
7367       // The Thumb1 operands aren't in the same order. Awesome, eh?
7368       MCInst TmpInst;
7369       TmpInst.setOpcode(NewOpc);
7370       TmpInst.addOperand(Inst.getOperand(0));
7371       TmpInst.addOperand(Inst.getOperand(5));
7372       TmpInst.addOperand(Inst.getOperand(1));
7373       TmpInst.addOperand(Inst.getOperand(2));
7374       TmpInst.addOperand(Inst.getOperand(3));
7375       TmpInst.addOperand(Inst.getOperand(4));
7376       Inst = TmpInst;
7377       return true;
7378     }
7379     return false;
7380   }
7381
7382   // Handle the Thumb2 mode MOV complex aliases.
7383   case ARM::t2MOVsr:
7384   case ARM::t2MOVSsr: {
7385     // Which instruction to expand to depends on the CCOut operand and
7386     // whether we're in an IT block if the register operands are low
7387     // registers.
7388     bool isNarrow = false;
7389     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7390         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7391         isARMLowRegister(Inst.getOperand(2).getReg()) &&
7392         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7393         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsr))
7394       isNarrow = true;
7395     MCInst TmpInst;
7396     unsigned newOpc;
7397     switch(ARM_AM::getSORegShOp(Inst.getOperand(3).getImm())) {
7398     default: llvm_unreachable("unexpected opcode!");
7399     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRrr : ARM::t2ASRrr; break;
7400     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRrr : ARM::t2LSRrr; break;
7401     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLrr : ARM::t2LSLrr; break;
7402     case ARM_AM::ror: newOpc = isNarrow ? ARM::tROR   : ARM::t2RORrr; break;
7403     }
7404     TmpInst.setOpcode(newOpc);
7405     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7406     if (isNarrow)
7407       TmpInst.addOperand(MCOperand::CreateReg(
7408           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
7409     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7410     TmpInst.addOperand(Inst.getOperand(2)); // Rm
7411     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7412     TmpInst.addOperand(Inst.getOperand(5));
7413     if (!isNarrow)
7414       TmpInst.addOperand(MCOperand::CreateReg(
7415           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
7416     Inst = TmpInst;
7417     return true;
7418   }
7419   case ARM::t2MOVsi:
7420   case ARM::t2MOVSsi: {
7421     // Which instruction to expand to depends on the CCOut operand and
7422     // whether we're in an IT block if the register operands are low
7423     // registers.
7424     bool isNarrow = false;
7425     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7426         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7427         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsi))
7428       isNarrow = true;
7429     MCInst TmpInst;
7430     unsigned newOpc;
7431     switch(ARM_AM::getSORegShOp(Inst.getOperand(2).getImm())) {
7432     default: llvm_unreachable("unexpected opcode!");
7433     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRri : ARM::t2ASRri; break;
7434     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRri : ARM::t2LSRri; break;
7435     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLri : ARM::t2LSLri; break;
7436     case ARM_AM::ror: newOpc = ARM::t2RORri; isNarrow = false; break;
7437     case ARM_AM::rrx: isNarrow = false; newOpc = ARM::t2RRX; break;
7438     }
7439     unsigned Amount = ARM_AM::getSORegOffset(Inst.getOperand(2).getImm());
7440     if (Amount == 32) Amount = 0;
7441     TmpInst.setOpcode(newOpc);
7442     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7443     if (isNarrow)
7444       TmpInst.addOperand(MCOperand::CreateReg(
7445           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
7446     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7447     if (newOpc != ARM::t2RRX)
7448       TmpInst.addOperand(MCOperand::CreateImm(Amount));
7449     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7450     TmpInst.addOperand(Inst.getOperand(4));
7451     if (!isNarrow)
7452       TmpInst.addOperand(MCOperand::CreateReg(
7453           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
7454     Inst = TmpInst;
7455     return true;
7456   }
7457   // Handle the ARM mode MOV complex aliases.
7458   case ARM::ASRr:
7459   case ARM::LSRr:
7460   case ARM::LSLr:
7461   case ARM::RORr: {
7462     ARM_AM::ShiftOpc ShiftTy;
7463     switch(Inst.getOpcode()) {
7464     default: llvm_unreachable("unexpected opcode!");
7465     case ARM::ASRr: ShiftTy = ARM_AM::asr; break;
7466     case ARM::LSRr: ShiftTy = ARM_AM::lsr; break;
7467     case ARM::LSLr: ShiftTy = ARM_AM::lsl; break;
7468     case ARM::RORr: ShiftTy = ARM_AM::ror; break;
7469     }
7470     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, 0);
7471     MCInst TmpInst;
7472     TmpInst.setOpcode(ARM::MOVsr);
7473     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7474     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7475     TmpInst.addOperand(Inst.getOperand(2)); // Rm
7476     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
7477     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7478     TmpInst.addOperand(Inst.getOperand(4));
7479     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
7480     Inst = TmpInst;
7481     return true;
7482   }
7483   case ARM::ASRi:
7484   case ARM::LSRi:
7485   case ARM::LSLi:
7486   case ARM::RORi: {
7487     ARM_AM::ShiftOpc ShiftTy;
7488     switch(Inst.getOpcode()) {
7489     default: llvm_unreachable("unexpected opcode!");
7490     case ARM::ASRi: ShiftTy = ARM_AM::asr; break;
7491     case ARM::LSRi: ShiftTy = ARM_AM::lsr; break;
7492     case ARM::LSLi: ShiftTy = ARM_AM::lsl; break;
7493     case ARM::RORi: ShiftTy = ARM_AM::ror; break;
7494     }
7495     // A shift by zero is a plain MOVr, not a MOVsi.
7496     unsigned Amt = Inst.getOperand(2).getImm();
7497     unsigned Opc = Amt == 0 ? ARM::MOVr : ARM::MOVsi;
7498     // A shift by 32 should be encoded as 0 when permitted
7499     if (Amt == 32 && (ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr))
7500       Amt = 0;
7501     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, Amt);
7502     MCInst TmpInst;
7503     TmpInst.setOpcode(Opc);
7504     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7505     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7506     if (Opc == ARM::MOVsi)
7507       TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
7508     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7509     TmpInst.addOperand(Inst.getOperand(4));
7510     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
7511     Inst = TmpInst;
7512     return true;
7513   }
7514   case ARM::RRXi: {
7515     unsigned Shifter = ARM_AM::getSORegOpc(ARM_AM::rrx, 0);
7516     MCInst TmpInst;
7517     TmpInst.setOpcode(ARM::MOVsi);
7518     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7519     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7520     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
7521     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7522     TmpInst.addOperand(Inst.getOperand(3));
7523     TmpInst.addOperand(Inst.getOperand(4)); // cc_out
7524     Inst = TmpInst;
7525     return true;
7526   }
7527   case ARM::t2LDMIA_UPD: {
7528     // If this is a load of a single register, then we should use
7529     // a post-indexed LDR instruction instead, per the ARM ARM.
7530     if (Inst.getNumOperands() != 5)
7531       return false;
7532     MCInst TmpInst;
7533     TmpInst.setOpcode(ARM::t2LDR_POST);
7534     TmpInst.addOperand(Inst.getOperand(4)); // Rt
7535     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7536     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7537     TmpInst.addOperand(MCOperand::CreateImm(4));
7538     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7539     TmpInst.addOperand(Inst.getOperand(3));
7540     Inst = TmpInst;
7541     return true;
7542   }
7543   case ARM::t2STMDB_UPD: {
7544     // If this is a store of a single register, then we should use
7545     // a pre-indexed STR instruction instead, per the ARM ARM.
7546     if (Inst.getNumOperands() != 5)
7547       return false;
7548     MCInst TmpInst;
7549     TmpInst.setOpcode(ARM::t2STR_PRE);
7550     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7551     TmpInst.addOperand(Inst.getOperand(4)); // Rt
7552     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7553     TmpInst.addOperand(MCOperand::CreateImm(-4));
7554     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7555     TmpInst.addOperand(Inst.getOperand(3));
7556     Inst = TmpInst;
7557     return true;
7558   }
7559   case ARM::LDMIA_UPD:
7560     // If this is a load of a single register via a 'pop', then we should use
7561     // a post-indexed LDR instruction instead, per the ARM ARM.
7562     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "pop" &&
7563         Inst.getNumOperands() == 5) {
7564       MCInst TmpInst;
7565       TmpInst.setOpcode(ARM::LDR_POST_IMM);
7566       TmpInst.addOperand(Inst.getOperand(4)); // Rt
7567       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7568       TmpInst.addOperand(Inst.getOperand(1)); // Rn
7569       TmpInst.addOperand(MCOperand::CreateReg(0));  // am2offset
7570       TmpInst.addOperand(MCOperand::CreateImm(4));
7571       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7572       TmpInst.addOperand(Inst.getOperand(3));
7573       Inst = TmpInst;
7574       return true;
7575     }
7576     break;
7577   case ARM::STMDB_UPD:
7578     // If this is a store of a single register via a 'push', then we should use
7579     // a pre-indexed STR instruction instead, per the ARM ARM.
7580     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "push" &&
7581         Inst.getNumOperands() == 5) {
7582       MCInst TmpInst;
7583       TmpInst.setOpcode(ARM::STR_PRE_IMM);
7584       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
7585       TmpInst.addOperand(Inst.getOperand(4)); // Rt
7586       TmpInst.addOperand(Inst.getOperand(1)); // addrmode_imm12
7587       TmpInst.addOperand(MCOperand::CreateImm(-4));
7588       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
7589       TmpInst.addOperand(Inst.getOperand(3));
7590       Inst = TmpInst;
7591     }
7592     break;
7593   case ARM::t2ADDri12:
7594     // If the immediate fits for encoding T3 (t2ADDri) and the generic "add"
7595     // mnemonic was used (not "addw"), encoding T3 is preferred.
7596     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "add" ||
7597         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
7598       break;
7599     Inst.setOpcode(ARM::t2ADDri);
7600     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7601     break;
7602   case ARM::t2SUBri12:
7603     // If the immediate fits for encoding T3 (t2SUBri) and the generic "sub"
7604     // mnemonic was used (not "subw"), encoding T3 is preferred.
7605     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "sub" ||
7606         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
7607       break;
7608     Inst.setOpcode(ARM::t2SUBri);
7609     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7610     break;
7611   case ARM::tADDi8:
7612     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7613     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7614     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7615     // to encoding T1 if <Rd> is omitted."
7616     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7617       Inst.setOpcode(ARM::tADDi3);
7618       return true;
7619     }
7620     break;
7621   case ARM::tSUBi8:
7622     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7623     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7624     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7625     // to encoding T1 if <Rd> is omitted."
7626     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7627       Inst.setOpcode(ARM::tSUBi3);
7628       return true;
7629     }
7630     break;
7631   case ARM::t2ADDri:
7632   case ARM::t2SUBri: {
7633     // If the destination and first source operand are the same, and
7634     // the flags are compatible with the current IT status, use encoding T2
7635     // instead of T3. For compatibility with the system 'as'. Make sure the
7636     // wide encoding wasn't explicit.
7637     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7638         !isARMLowRegister(Inst.getOperand(0).getReg()) ||
7639         (unsigned)Inst.getOperand(2).getImm() > 255 ||
7640         ((!inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR) ||
7641         (inITBlock() && Inst.getOperand(5).getReg() != 0)) ||
7642         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7643          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7644       break;
7645     MCInst TmpInst;
7646     TmpInst.setOpcode(Inst.getOpcode() == ARM::t2ADDri ?
7647                       ARM::tADDi8 : ARM::tSUBi8);
7648     TmpInst.addOperand(Inst.getOperand(0));
7649     TmpInst.addOperand(Inst.getOperand(5));
7650     TmpInst.addOperand(Inst.getOperand(0));
7651     TmpInst.addOperand(Inst.getOperand(2));
7652     TmpInst.addOperand(Inst.getOperand(3));
7653     TmpInst.addOperand(Inst.getOperand(4));
7654     Inst = TmpInst;
7655     return true;
7656   }
7657   case ARM::t2ADDrr: {
7658     // If the destination and first source operand are the same, and
7659     // there's no setting of the flags, use encoding T2 instead of T3.
7660     // Note that this is only for ADD, not SUB. This mirrors the system
7661     // 'as' behaviour. Make sure the wide encoding wasn't explicit.
7662     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7663         Inst.getOperand(5).getReg() != 0 ||
7664         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7665          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7666       break;
7667     MCInst TmpInst;
7668     TmpInst.setOpcode(ARM::tADDhirr);
7669     TmpInst.addOperand(Inst.getOperand(0));
7670     TmpInst.addOperand(Inst.getOperand(0));
7671     TmpInst.addOperand(Inst.getOperand(2));
7672     TmpInst.addOperand(Inst.getOperand(3));
7673     TmpInst.addOperand(Inst.getOperand(4));
7674     Inst = TmpInst;
7675     return true;
7676   }
7677   case ARM::tADDrSP: {
7678     // If the non-SP source operand and the destination operand are not the
7679     // same, we need to use the 32-bit encoding if it's available.
7680     if (Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
7681       Inst.setOpcode(ARM::t2ADDrr);
7682       Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7683       return true;
7684     }
7685     break;
7686   }
7687   case ARM::tB:
7688     // A Thumb conditional branch outside of an IT block is a tBcc.
7689     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()) {
7690       Inst.setOpcode(ARM::tBcc);
7691       return true;
7692     }
7693     break;
7694   case ARM::t2B:
7695     // A Thumb2 conditional branch outside of an IT block is a t2Bcc.
7696     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()){
7697       Inst.setOpcode(ARM::t2Bcc);
7698       return true;
7699     }
7700     break;
7701   case ARM::t2Bcc:
7702     // If the conditional is AL or we're in an IT block, we really want t2B.
7703     if (Inst.getOperand(1).getImm() == ARMCC::AL || inITBlock()) {
7704       Inst.setOpcode(ARM::t2B);
7705       return true;
7706     }
7707     break;
7708   case ARM::tBcc:
7709     // If the conditional is AL, we really want tB.
7710     if (Inst.getOperand(1).getImm() == ARMCC::AL) {
7711       Inst.setOpcode(ARM::tB);
7712       return true;
7713     }
7714     break;
7715   case ARM::tLDMIA: {
7716     // If the register list contains any high registers, or if the writeback
7717     // doesn't match what tLDMIA can do, we need to use the 32-bit encoding
7718     // instead if we're in Thumb2. Otherwise, this should have generated
7719     // an error in validateInstruction().
7720     unsigned Rn = Inst.getOperand(0).getReg();
7721     bool hasWritebackToken =
7722       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7723        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
7724     bool listContainsBase;
7725     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) ||
7726         (!listContainsBase && !hasWritebackToken) ||
7727         (listContainsBase && hasWritebackToken)) {
7728       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7729       assert (isThumbTwo());
7730       Inst.setOpcode(hasWritebackToken ? ARM::t2LDMIA_UPD : ARM::t2LDMIA);
7731       // If we're switching to the updating version, we need to insert
7732       // the writeback tied operand.
7733       if (hasWritebackToken)
7734         Inst.insert(Inst.begin(),
7735                     MCOperand::CreateReg(Inst.getOperand(0).getReg()));
7736       return true;
7737     }
7738     break;
7739   }
7740   case ARM::tSTMIA_UPD: {
7741     // If the register list contains any high registers, we need to use
7742     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7743     // should have generated an error in validateInstruction().
7744     unsigned Rn = Inst.getOperand(0).getReg();
7745     bool listContainsBase;
7746     if (checkLowRegisterList(Inst, 4, Rn, 0, listContainsBase)) {
7747       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7748       assert (isThumbTwo());
7749       Inst.setOpcode(ARM::t2STMIA_UPD);
7750       return true;
7751     }
7752     break;
7753   }
7754   case ARM::tPOP: {
7755     bool listContainsBase;
7756     // If the register list contains any high registers, we need to use
7757     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7758     // should have generated an error in validateInstruction().
7759     if (!checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase))
7760       return false;
7761     assert (isThumbTwo());
7762     Inst.setOpcode(ARM::t2LDMIA_UPD);
7763     // Add the base register and writeback operands.
7764     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7765     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7766     return true;
7767   }
7768   case ARM::tPUSH: {
7769     bool listContainsBase;
7770     if (!checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase))
7771       return false;
7772     assert (isThumbTwo());
7773     Inst.setOpcode(ARM::t2STMDB_UPD);
7774     // Add the base register and writeback operands.
7775     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7776     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7777     return true;
7778   }
7779   case ARM::t2MOVi: {
7780     // If we can use the 16-bit encoding and the user didn't explicitly
7781     // request the 32-bit variant, transform it here.
7782     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7783         (unsigned)Inst.getOperand(1).getImm() <= 255 &&
7784         ((!inITBlock() && Inst.getOperand(2).getImm() == ARMCC::AL &&
7785          Inst.getOperand(4).getReg() == ARM::CPSR) ||
7786         (inITBlock() && Inst.getOperand(4).getReg() == 0)) &&
7787         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7788          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7789       // The operands aren't in the same order for tMOVi8...
7790       MCInst TmpInst;
7791       TmpInst.setOpcode(ARM::tMOVi8);
7792       TmpInst.addOperand(Inst.getOperand(0));
7793       TmpInst.addOperand(Inst.getOperand(4));
7794       TmpInst.addOperand(Inst.getOperand(1));
7795       TmpInst.addOperand(Inst.getOperand(2));
7796       TmpInst.addOperand(Inst.getOperand(3));
7797       Inst = TmpInst;
7798       return true;
7799     }
7800     break;
7801   }
7802   case ARM::t2MOVr: {
7803     // If we can use the 16-bit encoding and the user didn't explicitly
7804     // request the 32-bit variant, transform it here.
7805     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7806         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7807         Inst.getOperand(2).getImm() == ARMCC::AL &&
7808         Inst.getOperand(4).getReg() == ARM::CPSR &&
7809         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7810          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7811       // The operands aren't the same for tMOV[S]r... (no cc_out)
7812       MCInst TmpInst;
7813       TmpInst.setOpcode(Inst.getOperand(4).getReg() ? ARM::tMOVSr : ARM::tMOVr);
7814       TmpInst.addOperand(Inst.getOperand(0));
7815       TmpInst.addOperand(Inst.getOperand(1));
7816       TmpInst.addOperand(Inst.getOperand(2));
7817       TmpInst.addOperand(Inst.getOperand(3));
7818       Inst = TmpInst;
7819       return true;
7820     }
7821     break;
7822   }
7823   case ARM::t2SXTH:
7824   case ARM::t2SXTB:
7825   case ARM::t2UXTH:
7826   case ARM::t2UXTB: {
7827     // If we can use the 16-bit encoding and the user didn't explicitly
7828     // request the 32-bit variant, transform it here.
7829     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7830         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7831         Inst.getOperand(2).getImm() == 0 &&
7832         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7833          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7834       unsigned NewOpc;
7835       switch (Inst.getOpcode()) {
7836       default: llvm_unreachable("Illegal opcode!");
7837       case ARM::t2SXTH: NewOpc = ARM::tSXTH; break;
7838       case ARM::t2SXTB: NewOpc = ARM::tSXTB; break;
7839       case ARM::t2UXTH: NewOpc = ARM::tUXTH; break;
7840       case ARM::t2UXTB: NewOpc = ARM::tUXTB; break;
7841       }
7842       // The operands aren't the same for thumb1 (no rotate operand).
7843       MCInst TmpInst;
7844       TmpInst.setOpcode(NewOpc);
7845       TmpInst.addOperand(Inst.getOperand(0));
7846       TmpInst.addOperand(Inst.getOperand(1));
7847       TmpInst.addOperand(Inst.getOperand(3));
7848       TmpInst.addOperand(Inst.getOperand(4));
7849       Inst = TmpInst;
7850       return true;
7851     }
7852     break;
7853   }
7854   case ARM::MOVsi: {
7855     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(2).getImm());
7856     // rrx shifts and asr/lsr of #32 is encoded as 0
7857     if (SOpc == ARM_AM::rrx || SOpc == ARM_AM::asr || SOpc == ARM_AM::lsr)
7858       return false;
7859     if (ARM_AM::getSORegOffset(Inst.getOperand(2).getImm()) == 0) {
7860       // Shifting by zero is accepted as a vanilla 'MOVr'
7861       MCInst TmpInst;
7862       TmpInst.setOpcode(ARM::MOVr);
7863       TmpInst.addOperand(Inst.getOperand(0));
7864       TmpInst.addOperand(Inst.getOperand(1));
7865       TmpInst.addOperand(Inst.getOperand(3));
7866       TmpInst.addOperand(Inst.getOperand(4));
7867       TmpInst.addOperand(Inst.getOperand(5));
7868       Inst = TmpInst;
7869       return true;
7870     }
7871     return false;
7872   }
7873   case ARM::ANDrsi:
7874   case ARM::ORRrsi:
7875   case ARM::EORrsi:
7876   case ARM::BICrsi:
7877   case ARM::SUBrsi:
7878   case ARM::ADDrsi: {
7879     unsigned newOpc;
7880     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(3).getImm());
7881     if (SOpc == ARM_AM::rrx) return false;
7882     switch (Inst.getOpcode()) {
7883     default: llvm_unreachable("unexpected opcode!");
7884     case ARM::ANDrsi: newOpc = ARM::ANDrr; break;
7885     case ARM::ORRrsi: newOpc = ARM::ORRrr; break;
7886     case ARM::EORrsi: newOpc = ARM::EORrr; break;
7887     case ARM::BICrsi: newOpc = ARM::BICrr; break;
7888     case ARM::SUBrsi: newOpc = ARM::SUBrr; break;
7889     case ARM::ADDrsi: newOpc = ARM::ADDrr; break;
7890     }
7891     // If the shift is by zero, use the non-shifted instruction definition.
7892     // The exception is for right shifts, where 0 == 32
7893     if (ARM_AM::getSORegOffset(Inst.getOperand(3).getImm()) == 0 &&
7894         !(SOpc == ARM_AM::lsr || SOpc == ARM_AM::asr)) {
7895       MCInst TmpInst;
7896       TmpInst.setOpcode(newOpc);
7897       TmpInst.addOperand(Inst.getOperand(0));
7898       TmpInst.addOperand(Inst.getOperand(1));
7899       TmpInst.addOperand(Inst.getOperand(2));
7900       TmpInst.addOperand(Inst.getOperand(4));
7901       TmpInst.addOperand(Inst.getOperand(5));
7902       TmpInst.addOperand(Inst.getOperand(6));
7903       Inst = TmpInst;
7904       return true;
7905     }
7906     return false;
7907   }
7908   case ARM::ITasm:
7909   case ARM::t2IT: {
7910     // The mask bits for all but the first condition are represented as
7911     // the low bit of the condition code value implies 't'. We currently
7912     // always have 1 implies 't', so XOR toggle the bits if the low bit
7913     // of the condition code is zero.
7914     MCOperand &MO = Inst.getOperand(1);
7915     unsigned Mask = MO.getImm();
7916     unsigned OrigMask = Mask;
7917     unsigned TZ = countTrailingZeros(Mask);
7918     if ((Inst.getOperand(0).getImm() & 1) == 0) {
7919       assert(Mask && TZ <= 3 && "illegal IT mask value!");
7920       Mask ^= (0xE << TZ) & 0xF;
7921     }
7922     MO.setImm(Mask);
7923
7924     // Set up the IT block state according to the IT instruction we just
7925     // matched.
7926     assert(!inITBlock() && "nested IT blocks?!");
7927     ITState.Cond = ARMCC::CondCodes(Inst.getOperand(0).getImm());
7928     ITState.Mask = OrigMask; // Use the original mask, not the updated one.
7929     ITState.CurPosition = 0;
7930     ITState.FirstCond = true;
7931     break;
7932   }
7933   case ARM::t2LSLrr:
7934   case ARM::t2LSRrr:
7935   case ARM::t2ASRrr:
7936   case ARM::t2SBCrr:
7937   case ARM::t2RORrr:
7938   case ARM::t2BICrr:
7939   {
7940     // Assemblers should use the narrow encodings of these instructions when permissible.
7941     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7942          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7943         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7944         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7945          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7946         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7947          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7948       unsigned NewOpc;
7949       switch (Inst.getOpcode()) {
7950         default: llvm_unreachable("unexpected opcode");
7951         case ARM::t2LSLrr: NewOpc = ARM::tLSLrr; break;
7952         case ARM::t2LSRrr: NewOpc = ARM::tLSRrr; break;
7953         case ARM::t2ASRrr: NewOpc = ARM::tASRrr; break;
7954         case ARM::t2SBCrr: NewOpc = ARM::tSBC; break;
7955         case ARM::t2RORrr: NewOpc = ARM::tROR; break;
7956         case ARM::t2BICrr: NewOpc = ARM::tBIC; break;
7957       }
7958       MCInst TmpInst;
7959       TmpInst.setOpcode(NewOpc);
7960       TmpInst.addOperand(Inst.getOperand(0));
7961       TmpInst.addOperand(Inst.getOperand(5));
7962       TmpInst.addOperand(Inst.getOperand(1));
7963       TmpInst.addOperand(Inst.getOperand(2));
7964       TmpInst.addOperand(Inst.getOperand(3));
7965       TmpInst.addOperand(Inst.getOperand(4));
7966       Inst = TmpInst;
7967       return true;
7968     }
7969     return false;
7970   }
7971   case ARM::t2ANDrr:
7972   case ARM::t2EORrr:
7973   case ARM::t2ADCrr:
7974   case ARM::t2ORRrr:
7975   {
7976     // Assemblers should use the narrow encodings of these instructions when permissible.
7977     // These instructions are special in that they are commutable, so shorter encodings
7978     // are available more often.
7979     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7980          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7981         (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() ||
7982          Inst.getOperand(0).getReg() == Inst.getOperand(2).getReg()) &&
7983         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7984          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7985         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7986          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7987       unsigned NewOpc;
7988       switch (Inst.getOpcode()) {
7989         default: llvm_unreachable("unexpected opcode");
7990         case ARM::t2ADCrr: NewOpc = ARM::tADC; break;
7991         case ARM::t2ANDrr: NewOpc = ARM::tAND; break;
7992         case ARM::t2EORrr: NewOpc = ARM::tEOR; break;
7993         case ARM::t2ORRrr: NewOpc = ARM::tORR; break;
7994       }
7995       MCInst TmpInst;
7996       TmpInst.setOpcode(NewOpc);
7997       TmpInst.addOperand(Inst.getOperand(0));
7998       TmpInst.addOperand(Inst.getOperand(5));
7999       if (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg()) {
8000         TmpInst.addOperand(Inst.getOperand(1));
8001         TmpInst.addOperand(Inst.getOperand(2));
8002       } else {
8003         TmpInst.addOperand(Inst.getOperand(2));
8004         TmpInst.addOperand(Inst.getOperand(1));
8005       }
8006       TmpInst.addOperand(Inst.getOperand(3));
8007       TmpInst.addOperand(Inst.getOperand(4));
8008       Inst = TmpInst;
8009       return true;
8010     }
8011     return false;
8012   }
8013   }
8014   return false;
8015 }
8016
8017 unsigned ARMAsmParser::checkTargetMatchPredicate(MCInst &Inst) {
8018   // 16-bit thumb arithmetic instructions either require or preclude the 'S'
8019   // suffix depending on whether they're in an IT block or not.
8020   unsigned Opc = Inst.getOpcode();
8021   const MCInstrDesc &MCID = MII.get(Opc);
8022   if (MCID.TSFlags & ARMII::ThumbArithFlagSetting) {
8023     assert(MCID.hasOptionalDef() &&
8024            "optionally flag setting instruction missing optional def operand");
8025     assert(MCID.NumOperands == Inst.getNumOperands() &&
8026            "operand count mismatch!");
8027     // Find the optional-def operand (cc_out).
8028     unsigned OpNo;
8029     for (OpNo = 0;
8030          !MCID.OpInfo[OpNo].isOptionalDef() && OpNo < MCID.NumOperands;
8031          ++OpNo)
8032       ;
8033     // If we're parsing Thumb1, reject it completely.
8034     if (isThumbOne() && Inst.getOperand(OpNo).getReg() != ARM::CPSR)
8035       return Match_MnemonicFail;
8036     // If we're parsing Thumb2, which form is legal depends on whether we're
8037     // in an IT block.
8038     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() != ARM::CPSR &&
8039         !inITBlock())
8040       return Match_RequiresITBlock;
8041     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() == ARM::CPSR &&
8042         inITBlock())
8043       return Match_RequiresNotITBlock;
8044   }
8045   // Some high-register supporting Thumb1 encodings only allow both registers
8046   // to be from r0-r7 when in Thumb2.
8047   else if (Opc == ARM::tADDhirr && isThumbOne() &&
8048            isARMLowRegister(Inst.getOperand(1).getReg()) &&
8049            isARMLowRegister(Inst.getOperand(2).getReg()))
8050     return Match_RequiresThumb2;
8051   // Others only require ARMv6 or later.
8052   else if (Opc == ARM::tMOVr && isThumbOne() && !hasV6Ops() &&
8053            isARMLowRegister(Inst.getOperand(0).getReg()) &&
8054            isARMLowRegister(Inst.getOperand(1).getReg()))
8055     return Match_RequiresV6;
8056   return Match_Success;
8057 }
8058
8059 namespace llvm {
8060 template <> inline bool IsCPSRDead<MCInst>(MCInst *Instr) {
8061   return true; // In an assembly source, no need to second-guess
8062 }
8063 }
8064
8065 static const char *getSubtargetFeatureName(unsigned Val);
8066 bool ARMAsmParser::
8067 MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
8068                         SmallVectorImpl<MCParsedAsmOperand*> &Operands,
8069                         MCStreamer &Out, unsigned &ErrorInfo,
8070                         bool MatchingInlineAsm) {
8071   MCInst Inst;
8072   unsigned MatchResult;
8073
8074   MatchResult = MatchInstructionImpl(Operands, Inst, ErrorInfo,
8075                                      MatchingInlineAsm);
8076   switch (MatchResult) {
8077   default: break;
8078   case Match_Success:
8079     // Context sensitive operand constraints aren't handled by the matcher,
8080     // so check them here.
8081     if (validateInstruction(Inst, Operands)) {
8082       // Still progress the IT block, otherwise one wrong condition causes
8083       // nasty cascading errors.
8084       forwardITPosition();
8085       return true;
8086     }
8087
8088     { // processInstruction() updates inITBlock state, we need to save it away
8089       bool wasInITBlock = inITBlock();
8090
8091       // Some instructions need post-processing to, for example, tweak which
8092       // encoding is selected. Loop on it while changes happen so the
8093       // individual transformations can chain off each other. E.g.,
8094       // tPOP(r8)->t2LDMIA_UPD(sp,r8)->t2STR_POST(sp,r8)
8095       while (processInstruction(Inst, Operands))
8096         ;
8097
8098       // Only after the instruction is fully processed, we can validate it
8099       if (wasInITBlock && hasV8Ops() && isThumb() &&
8100           !isV8EligibleForIT(&Inst)) {
8101         Warning(IDLoc, "deprecated instruction in IT block");
8102       }
8103     }
8104
8105     // Only move forward at the very end so that everything in validate
8106     // and process gets a consistent answer about whether we're in an IT
8107     // block.
8108     forwardITPosition();
8109
8110     // ITasm is an ARM mode pseudo-instruction that just sets the ITblock and
8111     // doesn't actually encode.
8112     if (Inst.getOpcode() == ARM::ITasm)
8113       return false;
8114
8115     Inst.setLoc(IDLoc);
8116     Out.EmitInstruction(Inst, STI);
8117     return false;
8118   case Match_MissingFeature: {
8119     assert(ErrorInfo && "Unknown missing feature!");
8120     // Special case the error message for the very common case where only
8121     // a single subtarget feature is missing (Thumb vs. ARM, e.g.).
8122     std::string Msg = "instruction requires:";
8123     unsigned Mask = 1;
8124     for (unsigned i = 0; i < (sizeof(ErrorInfo)*8-1); ++i) {
8125       if (ErrorInfo & Mask) {
8126         Msg += " ";
8127         Msg += getSubtargetFeatureName(ErrorInfo & Mask);
8128       }
8129       Mask <<= 1;
8130     }
8131     return Error(IDLoc, Msg);
8132   }
8133   case Match_InvalidOperand: {
8134     SMLoc ErrorLoc = IDLoc;
8135     if (ErrorInfo != ~0U) {
8136       if (ErrorInfo >= Operands.size())
8137         return Error(IDLoc, "too few operands for instruction");
8138
8139       ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
8140       if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8141     }
8142
8143     return Error(ErrorLoc, "invalid operand for instruction");
8144   }
8145   case Match_MnemonicFail:
8146     return Error(IDLoc, "invalid instruction",
8147                  ((ARMOperand*)Operands[0])->getLocRange());
8148   case Match_RequiresNotITBlock:
8149     return Error(IDLoc, "flag setting instruction only valid outside IT block");
8150   case Match_RequiresITBlock:
8151     return Error(IDLoc, "instruction only valid inside IT block");
8152   case Match_RequiresV6:
8153     return Error(IDLoc, "instruction variant requires ARMv6 or later");
8154   case Match_RequiresThumb2:
8155     return Error(IDLoc, "instruction variant requires Thumb2");
8156   case Match_ImmRange0_15: {
8157     SMLoc ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
8158     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8159     return Error(ErrorLoc, "immediate operand must be in the range [0,15]");
8160   }
8161   case Match_ImmRange0_239: {
8162     SMLoc ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
8163     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8164     return Error(ErrorLoc, "immediate operand must be in the range [0,239]");
8165   }
8166   case Match_AlignedMemoryRequiresNone:
8167   case Match_DupAlignedMemoryRequiresNone:
8168   case Match_AlignedMemoryRequires16:
8169   case Match_DupAlignedMemoryRequires16:
8170   case Match_AlignedMemoryRequires32:
8171   case Match_DupAlignedMemoryRequires32:
8172   case Match_AlignedMemoryRequires64:
8173   case Match_DupAlignedMemoryRequires64:
8174   case Match_AlignedMemoryRequires64or128:
8175   case Match_DupAlignedMemoryRequires64or128:
8176   case Match_AlignedMemoryRequires64or128or256:
8177   {
8178     SMLoc ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getAlignmentLoc();
8179     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8180     switch (MatchResult) {
8181       default:
8182         llvm_unreachable("Missing Match_Aligned type");
8183       case Match_AlignedMemoryRequiresNone:
8184       case Match_DupAlignedMemoryRequiresNone:
8185         return Error(ErrorLoc, "alignment must be omitted");
8186       case Match_AlignedMemoryRequires16:
8187       case Match_DupAlignedMemoryRequires16:
8188         return Error(ErrorLoc, "alignment must be 16 or omitted");
8189       case Match_AlignedMemoryRequires32:
8190       case Match_DupAlignedMemoryRequires32:
8191         return Error(ErrorLoc, "alignment must be 32 or omitted");
8192       case Match_AlignedMemoryRequires64:
8193       case Match_DupAlignedMemoryRequires64:
8194         return Error(ErrorLoc, "alignment must be 64 or omitted");
8195       case Match_AlignedMemoryRequires64or128:
8196       case Match_DupAlignedMemoryRequires64or128:
8197         return Error(ErrorLoc, "alignment must be 64, 128 or omitted");
8198       case Match_AlignedMemoryRequires64or128or256:
8199         return Error(ErrorLoc, "alignment must be 64, 128, 256 or omitted");
8200     }
8201   }
8202   }
8203
8204   llvm_unreachable("Implement any new match types added!");
8205 }
8206
8207 /// parseDirective parses the arm specific directives
8208 bool ARMAsmParser::ParseDirective(AsmToken DirectiveID) {
8209   const MCObjectFileInfo::Environment Format =
8210     getContext().getObjectFileInfo()->getObjectFileType();
8211   bool IsMachO = Format == MCObjectFileInfo::IsMachO;
8212
8213   StringRef IDVal = DirectiveID.getIdentifier();
8214   if (IDVal == ".word")
8215     return parseLiteralValues(4, DirectiveID.getLoc());
8216   else if (IDVal == ".short" || IDVal == ".hword")
8217     return parseLiteralValues(2, DirectiveID.getLoc());
8218   else if (IDVal == ".thumb")
8219     return parseDirectiveThumb(DirectiveID.getLoc());
8220   else if (IDVal == ".arm")
8221     return parseDirectiveARM(DirectiveID.getLoc());
8222   else if (IDVal == ".thumb_func")
8223     return parseDirectiveThumbFunc(DirectiveID.getLoc());
8224   else if (IDVal == ".code")
8225     return parseDirectiveCode(DirectiveID.getLoc());
8226   else if (IDVal == ".syntax")
8227     return parseDirectiveSyntax(DirectiveID.getLoc());
8228   else if (IDVal == ".unreq")
8229     return parseDirectiveUnreq(DirectiveID.getLoc());
8230   else if (IDVal == ".fnend")
8231     return parseDirectiveFnEnd(DirectiveID.getLoc());
8232   else if (IDVal == ".cantunwind")
8233     return parseDirectiveCantUnwind(DirectiveID.getLoc());
8234   else if (IDVal == ".personality")
8235     return parseDirectivePersonality(DirectiveID.getLoc());
8236   else if (IDVal == ".handlerdata")
8237     return parseDirectiveHandlerData(DirectiveID.getLoc());
8238   else if (IDVal == ".setfp")
8239     return parseDirectiveSetFP(DirectiveID.getLoc());
8240   else if (IDVal == ".pad")
8241     return parseDirectivePad(DirectiveID.getLoc());
8242   else if (IDVal == ".save")
8243     return parseDirectiveRegSave(DirectiveID.getLoc(), false);
8244   else if (IDVal == ".vsave")
8245     return parseDirectiveRegSave(DirectiveID.getLoc(), true);
8246   else if (IDVal == ".ltorg" || IDVal == ".pool")
8247     return parseDirectiveLtorg(DirectiveID.getLoc());
8248   else if (IDVal == ".even")
8249     return parseDirectiveEven(DirectiveID.getLoc());
8250   else if (IDVal == ".personalityindex")
8251     return parseDirectivePersonalityIndex(DirectiveID.getLoc());
8252   else if (IDVal == ".unwind_raw")
8253     return parseDirectiveUnwindRaw(DirectiveID.getLoc());
8254   else if (IDVal == ".movsp")
8255     return parseDirectiveMovSP(DirectiveID.getLoc());
8256   else if (IDVal == ".arch_extension")
8257     return parseDirectiveArchExtension(DirectiveID.getLoc());
8258   else if (IDVal == ".align")
8259     return parseDirectiveAlign(DirectiveID.getLoc());
8260   else if (IDVal == ".thumb_set")
8261     return parseDirectiveThumbSet(DirectiveID.getLoc());
8262
8263   if (!IsMachO) {
8264     if (IDVal == ".arch")
8265       return parseDirectiveArch(DirectiveID.getLoc());
8266     else if (IDVal == ".cpu")
8267       return parseDirectiveCPU(DirectiveID.getLoc());
8268     else if (IDVal == ".eabi_attribute")
8269       return parseDirectiveEabiAttr(DirectiveID.getLoc());
8270     else if (IDVal == ".fpu")
8271       return parseDirectiveFPU(DirectiveID.getLoc());
8272     else if (IDVal == ".fnstart")
8273       return parseDirectiveFnStart(DirectiveID.getLoc());
8274     else if (IDVal == ".inst")
8275       return parseDirectiveInst(DirectiveID.getLoc());
8276     else if (IDVal == ".inst.n")
8277       return parseDirectiveInst(DirectiveID.getLoc(), 'n');
8278     else if (IDVal == ".inst.w")
8279       return parseDirectiveInst(DirectiveID.getLoc(), 'w');
8280     else if (IDVal == ".object_arch")
8281       return parseDirectiveObjectArch(DirectiveID.getLoc());
8282     else if (IDVal == ".tlsdescseq")
8283       return parseDirectiveTLSDescSeq(DirectiveID.getLoc());
8284   }
8285
8286   return true;
8287 }
8288
8289 /// parseLiteralValues
8290 ///  ::= .hword expression [, expression]*
8291 ///  ::= .short expression [, expression]*
8292 ///  ::= .word expression [, expression]*
8293 bool ARMAsmParser::parseLiteralValues(unsigned Size, SMLoc L) {
8294   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8295     for (;;) {
8296       const MCExpr *Value;
8297       if (getParser().parseExpression(Value)) {
8298         Parser.eatToEndOfStatement();
8299         return false;
8300       }
8301
8302       getParser().getStreamer().EmitValue(Value, Size);
8303
8304       if (getLexer().is(AsmToken::EndOfStatement))
8305         break;
8306
8307       // FIXME: Improve diagnostic.
8308       if (getLexer().isNot(AsmToken::Comma)) {
8309         Error(L, "unexpected token in directive");
8310         return false;
8311       }
8312       Parser.Lex();
8313     }
8314   }
8315
8316   Parser.Lex();
8317   return false;
8318 }
8319
8320 /// parseDirectiveThumb
8321 ///  ::= .thumb
8322 bool ARMAsmParser::parseDirectiveThumb(SMLoc L) {
8323   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8324     Error(L, "unexpected token in directive");
8325     return false;
8326   }
8327   Parser.Lex();
8328
8329   if (!hasThumb()) {
8330     Error(L, "target does not support Thumb mode");
8331     return false;
8332   }
8333
8334   if (!isThumb())
8335     SwitchMode();
8336
8337   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
8338   return false;
8339 }
8340
8341 /// parseDirectiveARM
8342 ///  ::= .arm
8343 bool ARMAsmParser::parseDirectiveARM(SMLoc L) {
8344   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8345     Error(L, "unexpected token in directive");
8346     return false;
8347   }
8348   Parser.Lex();
8349
8350   if (!hasARM()) {
8351     Error(L, "target does not support ARM mode");
8352     return false;
8353   }
8354
8355   if (isThumb())
8356     SwitchMode();
8357
8358   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
8359   return false;
8360 }
8361
8362 void ARMAsmParser::onLabelParsed(MCSymbol *Symbol) {
8363   if (NextSymbolIsThumb) {
8364     getParser().getStreamer().EmitThumbFunc(Symbol);
8365     NextSymbolIsThumb = false;
8366     return;
8367   }
8368
8369   if (!isThumb())
8370     return;
8371
8372   const MCObjectFileInfo::Environment Format =
8373     getContext().getObjectFileInfo()->getObjectFileType();
8374   switch (Format) {
8375   case MCObjectFileInfo::IsCOFF: {
8376     const MCSymbolData &SD =
8377       getParser().getStreamer().getOrCreateSymbolData(Symbol);
8378     char Type = COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
8379     if (SD.getFlags() & (Type << COFF::SF_TypeShift))
8380       getParser().getStreamer().EmitThumbFunc(Symbol);
8381     break;
8382   }
8383   case MCObjectFileInfo::IsELF: {
8384     const MCSymbolData &SD =
8385       getParser().getStreamer().getOrCreateSymbolData(Symbol);
8386     if (MCELF::GetType(SD) & (ELF::STT_FUNC << ELF_STT_Shift))
8387       getParser().getStreamer().EmitThumbFunc(Symbol);
8388     break;
8389   }
8390   case MCObjectFileInfo::IsMachO:
8391     break;
8392   }
8393 }
8394
8395 /// parseDirectiveThumbFunc
8396 ///  ::= .thumbfunc symbol_name
8397 bool ARMAsmParser::parseDirectiveThumbFunc(SMLoc L) {
8398   const MCAsmInfo *MAI = getParser().getStreamer().getContext().getAsmInfo();
8399   bool isMachO = MAI->hasSubsectionsViaSymbols();
8400
8401   // Darwin asm has (optionally) function name after .thumb_func direction
8402   // ELF doesn't
8403   if (isMachO) {
8404     const AsmToken &Tok = Parser.getTok();
8405     if (Tok.isNot(AsmToken::EndOfStatement)) {
8406       if (Tok.isNot(AsmToken::Identifier) && Tok.isNot(AsmToken::String)) {
8407         Error(L, "unexpected token in .thumb_func directive");
8408         return false;
8409       }
8410
8411       MCSymbol *Func =
8412           getParser().getContext().GetOrCreateSymbol(Tok.getIdentifier());
8413       getParser().getStreamer().EmitThumbFunc(Func);
8414       Parser.Lex(); // Consume the identifier token.
8415       return false;
8416     }
8417   }
8418
8419   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8420     Error(L, "unexpected token in directive");
8421     return false;
8422   }
8423
8424   NextSymbolIsThumb = true;
8425   return false;
8426 }
8427
8428 /// parseDirectiveSyntax
8429 ///  ::= .syntax unified | divided
8430 bool ARMAsmParser::parseDirectiveSyntax(SMLoc L) {
8431   const AsmToken &Tok = Parser.getTok();
8432   if (Tok.isNot(AsmToken::Identifier)) {
8433     Error(L, "unexpected token in .syntax directive");
8434     return false;
8435   }
8436
8437   StringRef Mode = Tok.getString();
8438   if (Mode == "unified" || Mode == "UNIFIED") {
8439     Parser.Lex();
8440   } else if (Mode == "divided" || Mode == "DIVIDED") {
8441     Error(L, "'.syntax divided' arm asssembly not supported");
8442     return false;
8443   } else {
8444     Error(L, "unrecognized syntax mode in .syntax directive");
8445     return false;
8446   }
8447
8448   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8449     Error(Parser.getTok().getLoc(), "unexpected token in directive");
8450     return false;
8451   }
8452   Parser.Lex();
8453
8454   // TODO tell the MC streamer the mode
8455   // getParser().getStreamer().Emit???();
8456   return false;
8457 }
8458
8459 /// parseDirectiveCode
8460 ///  ::= .code 16 | 32
8461 bool ARMAsmParser::parseDirectiveCode(SMLoc L) {
8462   const AsmToken &Tok = Parser.getTok();
8463   if (Tok.isNot(AsmToken::Integer)) {
8464     Error(L, "unexpected token in .code directive");
8465     return false;
8466   }
8467   int64_t Val = Parser.getTok().getIntVal();
8468   if (Val != 16 && Val != 32) {
8469     Error(L, "invalid operand to .code directive");
8470     return false;
8471   }
8472   Parser.Lex();
8473
8474   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8475     Error(Parser.getTok().getLoc(), "unexpected token in directive");
8476     return false;
8477   }
8478   Parser.Lex();
8479
8480   if (Val == 16) {
8481     if (!hasThumb()) {
8482       Error(L, "target does not support Thumb mode");
8483       return false;
8484     }
8485
8486     if (!isThumb())
8487       SwitchMode();
8488     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
8489   } else {
8490     if (!hasARM()) {
8491       Error(L, "target does not support ARM mode");
8492       return false;
8493     }
8494
8495     if (isThumb())
8496       SwitchMode();
8497     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
8498   }
8499
8500   return false;
8501 }
8502
8503 /// parseDirectiveReq
8504 ///  ::= name .req registername
8505 bool ARMAsmParser::parseDirectiveReq(StringRef Name, SMLoc L) {
8506   Parser.Lex(); // Eat the '.req' token.
8507   unsigned Reg;
8508   SMLoc SRegLoc, ERegLoc;
8509   if (ParseRegister(Reg, SRegLoc, ERegLoc)) {
8510     Parser.eatToEndOfStatement();
8511     Error(SRegLoc, "register name expected");
8512     return false;
8513   }
8514
8515   // Shouldn't be anything else.
8516   if (Parser.getTok().isNot(AsmToken::EndOfStatement)) {
8517     Parser.eatToEndOfStatement();
8518     Error(Parser.getTok().getLoc(), "unexpected input in .req directive.");
8519     return false;
8520   }
8521
8522   Parser.Lex(); // Consume the EndOfStatement
8523
8524   if (RegisterReqs.GetOrCreateValue(Name, Reg).getValue() != Reg) {
8525     Error(SRegLoc, "redefinition of '" + Name + "' does not match original.");
8526     return false;
8527   }
8528
8529   return false;
8530 }
8531
8532 /// parseDirectiveUneq
8533 ///  ::= .unreq registername
8534 bool ARMAsmParser::parseDirectiveUnreq(SMLoc L) {
8535   if (Parser.getTok().isNot(AsmToken::Identifier)) {
8536     Parser.eatToEndOfStatement();
8537     Error(L, "unexpected input in .unreq directive.");
8538     return false;
8539   }
8540   RegisterReqs.erase(Parser.getTok().getIdentifier().lower());
8541   Parser.Lex(); // Eat the identifier.
8542   return false;
8543 }
8544
8545 /// parseDirectiveArch
8546 ///  ::= .arch token
8547 bool ARMAsmParser::parseDirectiveArch(SMLoc L) {
8548   StringRef Arch = getParser().parseStringToEndOfStatement().trim();
8549
8550   unsigned ID = StringSwitch<unsigned>(Arch)
8551 #define ARM_ARCH_NAME(NAME, ID, DEFAULT_CPU_NAME, DEFAULT_CPU_ARCH) \
8552     .Case(NAME, ARM::ID)
8553 #define ARM_ARCH_ALIAS(NAME, ID) \
8554     .Case(NAME, ARM::ID)
8555 #include "MCTargetDesc/ARMArchName.def"
8556     .Default(ARM::INVALID_ARCH);
8557
8558   if (ID == ARM::INVALID_ARCH) {
8559     Error(L, "Unknown arch name");
8560     return false;
8561   }
8562
8563   getTargetStreamer().emitArch(ID);
8564   return false;
8565 }
8566
8567 /// parseDirectiveEabiAttr
8568 ///  ::= .eabi_attribute int, int [, "str"]
8569 ///  ::= .eabi_attribute Tag_name, int [, "str"]
8570 bool ARMAsmParser::parseDirectiveEabiAttr(SMLoc L) {
8571   int64_t Tag;
8572   SMLoc TagLoc;
8573   TagLoc = Parser.getTok().getLoc();
8574   if (Parser.getTok().is(AsmToken::Identifier)) {
8575     StringRef Name = Parser.getTok().getIdentifier();
8576     Tag = ARMBuildAttrs::AttrTypeFromString(Name);
8577     if (Tag == -1) {
8578       Error(TagLoc, "attribute name not recognised: " + Name);
8579       Parser.eatToEndOfStatement();
8580       return false;
8581     }
8582     Parser.Lex();
8583   } else {
8584     const MCExpr *AttrExpr;
8585
8586     TagLoc = Parser.getTok().getLoc();
8587     if (Parser.parseExpression(AttrExpr)) {
8588       Parser.eatToEndOfStatement();
8589       return false;
8590     }
8591
8592     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(AttrExpr);
8593     if (!CE) {
8594       Error(TagLoc, "expected numeric constant");
8595       Parser.eatToEndOfStatement();
8596       return false;
8597     }
8598
8599     Tag = CE->getValue();
8600   }
8601
8602   if (Parser.getTok().isNot(AsmToken::Comma)) {
8603     Error(Parser.getTok().getLoc(), "comma expected");
8604     Parser.eatToEndOfStatement();
8605     return false;
8606   }
8607   Parser.Lex(); // skip comma
8608
8609   StringRef StringValue = "";
8610   bool IsStringValue = false;
8611
8612   int64_t IntegerValue = 0;
8613   bool IsIntegerValue = false;
8614
8615   if (Tag == ARMBuildAttrs::CPU_raw_name || Tag == ARMBuildAttrs::CPU_name)
8616     IsStringValue = true;
8617   else if (Tag == ARMBuildAttrs::compatibility) {
8618     IsStringValue = true;
8619     IsIntegerValue = true;
8620   } else if (Tag < 32 || Tag % 2 == 0)
8621     IsIntegerValue = true;
8622   else if (Tag % 2 == 1)
8623     IsStringValue = true;
8624   else
8625     llvm_unreachable("invalid tag type");
8626
8627   if (IsIntegerValue) {
8628     const MCExpr *ValueExpr;
8629     SMLoc ValueExprLoc = Parser.getTok().getLoc();
8630     if (Parser.parseExpression(ValueExpr)) {
8631       Parser.eatToEndOfStatement();
8632       return false;
8633     }
8634
8635     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ValueExpr);
8636     if (!CE) {
8637       Error(ValueExprLoc, "expected numeric constant");
8638       Parser.eatToEndOfStatement();
8639       return false;
8640     }
8641
8642     IntegerValue = CE->getValue();
8643   }
8644
8645   if (Tag == ARMBuildAttrs::compatibility) {
8646     if (Parser.getTok().isNot(AsmToken::Comma))
8647       IsStringValue = false;
8648     else
8649       Parser.Lex();
8650   }
8651
8652   if (IsStringValue) {
8653     if (Parser.getTok().isNot(AsmToken::String)) {
8654       Error(Parser.getTok().getLoc(), "bad string constant");
8655       Parser.eatToEndOfStatement();
8656       return false;
8657     }
8658
8659     StringValue = Parser.getTok().getStringContents();
8660     Parser.Lex();
8661   }
8662
8663   if (IsIntegerValue && IsStringValue) {
8664     assert(Tag == ARMBuildAttrs::compatibility);
8665     getTargetStreamer().emitIntTextAttribute(Tag, IntegerValue, StringValue);
8666   } else if (IsIntegerValue)
8667     getTargetStreamer().emitAttribute(Tag, IntegerValue);
8668   else if (IsStringValue)
8669     getTargetStreamer().emitTextAttribute(Tag, StringValue);
8670   return false;
8671 }
8672
8673 /// parseDirectiveCPU
8674 ///  ::= .cpu str
8675 bool ARMAsmParser::parseDirectiveCPU(SMLoc L) {
8676   StringRef CPU = getParser().parseStringToEndOfStatement().trim();
8677   getTargetStreamer().emitTextAttribute(ARMBuildAttrs::CPU_name, CPU);
8678   return false;
8679 }
8680
8681 /// parseDirectiveFPU
8682 ///  ::= .fpu str
8683 bool ARMAsmParser::parseDirectiveFPU(SMLoc L) {
8684   StringRef FPU = getParser().parseStringToEndOfStatement().trim();
8685
8686   unsigned ID = StringSwitch<unsigned>(FPU)
8687 #define ARM_FPU_NAME(NAME, ID) .Case(NAME, ARM::ID)
8688 #include "ARMFPUName.def"
8689     .Default(ARM::INVALID_FPU);
8690
8691   if (ID == ARM::INVALID_FPU) {
8692     Error(L, "Unknown FPU name");
8693     return false;
8694   }
8695
8696   getTargetStreamer().emitFPU(ID);
8697   return false;
8698 }
8699
8700 /// parseDirectiveFnStart
8701 ///  ::= .fnstart
8702 bool ARMAsmParser::parseDirectiveFnStart(SMLoc L) {
8703   if (UC.hasFnStart()) {
8704     Error(L, ".fnstart starts before the end of previous one");
8705     UC.emitFnStartLocNotes();
8706     return false;
8707   }
8708
8709   // Reset the unwind directives parser state
8710   UC.reset();
8711
8712   getTargetStreamer().emitFnStart();
8713
8714   UC.recordFnStart(L);
8715   return false;
8716 }
8717
8718 /// parseDirectiveFnEnd
8719 ///  ::= .fnend
8720 bool ARMAsmParser::parseDirectiveFnEnd(SMLoc L) {
8721   // Check the ordering of unwind directives
8722   if (!UC.hasFnStart()) {
8723     Error(L, ".fnstart must precede .fnend directive");
8724     return false;
8725   }
8726
8727   // Reset the unwind directives parser state
8728   getTargetStreamer().emitFnEnd();
8729
8730   UC.reset();
8731   return false;
8732 }
8733
8734 /// parseDirectiveCantUnwind
8735 ///  ::= .cantunwind
8736 bool ARMAsmParser::parseDirectiveCantUnwind(SMLoc L) {
8737   UC.recordCantUnwind(L);
8738
8739   // Check the ordering of unwind directives
8740   if (!UC.hasFnStart()) {
8741     Error(L, ".fnstart must precede .cantunwind directive");
8742     return false;
8743   }
8744   if (UC.hasHandlerData()) {
8745     Error(L, ".cantunwind can't be used with .handlerdata directive");
8746     UC.emitHandlerDataLocNotes();
8747     return false;
8748   }
8749   if (UC.hasPersonality()) {
8750     Error(L, ".cantunwind can't be used with .personality directive");
8751     UC.emitPersonalityLocNotes();
8752     return false;
8753   }
8754
8755   getTargetStreamer().emitCantUnwind();
8756   return false;
8757 }
8758
8759 /// parseDirectivePersonality
8760 ///  ::= .personality name
8761 bool ARMAsmParser::parseDirectivePersonality(SMLoc L) {
8762   bool HasExistingPersonality = UC.hasPersonality();
8763
8764   UC.recordPersonality(L);
8765
8766   // Check the ordering of unwind directives
8767   if (!UC.hasFnStart()) {
8768     Error(L, ".fnstart must precede .personality directive");
8769     return false;
8770   }
8771   if (UC.cantUnwind()) {
8772     Error(L, ".personality can't be used with .cantunwind directive");
8773     UC.emitCantUnwindLocNotes();
8774     return false;
8775   }
8776   if (UC.hasHandlerData()) {
8777     Error(L, ".personality must precede .handlerdata directive");
8778     UC.emitHandlerDataLocNotes();
8779     return false;
8780   }
8781   if (HasExistingPersonality) {
8782     Parser.eatToEndOfStatement();
8783     Error(L, "multiple personality directives");
8784     UC.emitPersonalityLocNotes();
8785     return false;
8786   }
8787
8788   // Parse the name of the personality routine
8789   if (Parser.getTok().isNot(AsmToken::Identifier)) {
8790     Parser.eatToEndOfStatement();
8791     Error(L, "unexpected input in .personality directive.");
8792     return false;
8793   }
8794   StringRef Name(Parser.getTok().getIdentifier());
8795   Parser.Lex();
8796
8797   MCSymbol *PR = getParser().getContext().GetOrCreateSymbol(Name);
8798   getTargetStreamer().emitPersonality(PR);
8799   return false;
8800 }
8801
8802 /// parseDirectiveHandlerData
8803 ///  ::= .handlerdata
8804 bool ARMAsmParser::parseDirectiveHandlerData(SMLoc L) {
8805   UC.recordHandlerData(L);
8806
8807   // Check the ordering of unwind directives
8808   if (!UC.hasFnStart()) {
8809     Error(L, ".fnstart must precede .personality directive");
8810     return false;
8811   }
8812   if (UC.cantUnwind()) {
8813     Error(L, ".handlerdata can't be used with .cantunwind directive");
8814     UC.emitCantUnwindLocNotes();
8815     return false;
8816   }
8817
8818   getTargetStreamer().emitHandlerData();
8819   return false;
8820 }
8821
8822 /// parseDirectiveSetFP
8823 ///  ::= .setfp fpreg, spreg [, offset]
8824 bool ARMAsmParser::parseDirectiveSetFP(SMLoc L) {
8825   // Check the ordering of unwind directives
8826   if (!UC.hasFnStart()) {
8827     Error(L, ".fnstart must precede .setfp directive");
8828     return false;
8829   }
8830   if (UC.hasHandlerData()) {
8831     Error(L, ".setfp must precede .handlerdata directive");
8832     return false;
8833   }
8834
8835   // Parse fpreg
8836   SMLoc FPRegLoc = Parser.getTok().getLoc();
8837   int FPReg = tryParseRegister();
8838   if (FPReg == -1) {
8839     Error(FPRegLoc, "frame pointer register expected");
8840     return false;
8841   }
8842
8843   // Consume comma
8844   if (Parser.getTok().isNot(AsmToken::Comma)) {
8845     Error(Parser.getTok().getLoc(), "comma expected");
8846     return false;
8847   }
8848   Parser.Lex(); // skip comma
8849
8850   // Parse spreg
8851   SMLoc SPRegLoc = Parser.getTok().getLoc();
8852   int SPReg = tryParseRegister();
8853   if (SPReg == -1) {
8854     Error(SPRegLoc, "stack pointer register expected");
8855     return false;
8856   }
8857
8858   if (SPReg != ARM::SP && SPReg != UC.getFPReg()) {
8859     Error(SPRegLoc, "register should be either $sp or the latest fp register");
8860     return false;
8861   }
8862
8863   // Update the frame pointer register
8864   UC.saveFPReg(FPReg);
8865
8866   // Parse offset
8867   int64_t Offset = 0;
8868   if (Parser.getTok().is(AsmToken::Comma)) {
8869     Parser.Lex(); // skip comma
8870
8871     if (Parser.getTok().isNot(AsmToken::Hash) &&
8872         Parser.getTok().isNot(AsmToken::Dollar)) {
8873       Error(Parser.getTok().getLoc(), "'#' expected");
8874       return false;
8875     }
8876     Parser.Lex(); // skip hash token.
8877
8878     const MCExpr *OffsetExpr;
8879     SMLoc ExLoc = Parser.getTok().getLoc();
8880     SMLoc EndLoc;
8881     if (getParser().parseExpression(OffsetExpr, EndLoc)) {
8882       Error(ExLoc, "malformed setfp offset");
8883       return false;
8884     }
8885     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
8886     if (!CE) {
8887       Error(ExLoc, "setfp offset must be an immediate");
8888       return false;
8889     }
8890
8891     Offset = CE->getValue();
8892   }
8893
8894   getTargetStreamer().emitSetFP(static_cast<unsigned>(FPReg),
8895                                 static_cast<unsigned>(SPReg), Offset);
8896   return false;
8897 }
8898
8899 /// parseDirective
8900 ///  ::= .pad offset
8901 bool ARMAsmParser::parseDirectivePad(SMLoc L) {
8902   // Check the ordering of unwind directives
8903   if (!UC.hasFnStart()) {
8904     Error(L, ".fnstart must precede .pad directive");
8905     return false;
8906   }
8907   if (UC.hasHandlerData()) {
8908     Error(L, ".pad must precede .handlerdata directive");
8909     return false;
8910   }
8911
8912   // Parse the offset
8913   if (Parser.getTok().isNot(AsmToken::Hash) &&
8914       Parser.getTok().isNot(AsmToken::Dollar)) {
8915     Error(Parser.getTok().getLoc(), "'#' expected");
8916     return false;
8917   }
8918   Parser.Lex(); // skip hash token.
8919
8920   const MCExpr *OffsetExpr;
8921   SMLoc ExLoc = Parser.getTok().getLoc();
8922   SMLoc EndLoc;
8923   if (getParser().parseExpression(OffsetExpr, EndLoc)) {
8924     Error(ExLoc, "malformed pad offset");
8925     return false;
8926   }
8927   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
8928   if (!CE) {
8929     Error(ExLoc, "pad offset must be an immediate");
8930     return false;
8931   }
8932
8933   getTargetStreamer().emitPad(CE->getValue());
8934   return false;
8935 }
8936
8937 /// parseDirectiveRegSave
8938 ///  ::= .save  { registers }
8939 ///  ::= .vsave { registers }
8940 bool ARMAsmParser::parseDirectiveRegSave(SMLoc L, bool IsVector) {
8941   // Check the ordering of unwind directives
8942   if (!UC.hasFnStart()) {
8943     Error(L, ".fnstart must precede .save or .vsave directives");
8944     return false;
8945   }
8946   if (UC.hasHandlerData()) {
8947     Error(L, ".save or .vsave must precede .handlerdata directive");
8948     return false;
8949   }
8950
8951   // RAII object to make sure parsed operands are deleted.
8952   struct CleanupObject {
8953     SmallVector<MCParsedAsmOperand *, 1> Operands;
8954     ~CleanupObject() {
8955       for (unsigned I = 0, E = Operands.size(); I != E; ++I)
8956         delete Operands[I];
8957     }
8958   } CO;
8959
8960   // Parse the register list
8961   if (parseRegisterList(CO.Operands))
8962     return false;
8963   ARMOperand *Op = (ARMOperand*)CO.Operands[0];
8964   if (!IsVector && !Op->isRegList()) {
8965     Error(L, ".save expects GPR registers");
8966     return false;
8967   }
8968   if (IsVector && !Op->isDPRRegList()) {
8969     Error(L, ".vsave expects DPR registers");
8970     return false;
8971   }
8972
8973   getTargetStreamer().emitRegSave(Op->getRegList(), IsVector);
8974   return false;
8975 }
8976
8977 /// parseDirectiveInst
8978 ///  ::= .inst opcode [, ...]
8979 ///  ::= .inst.n opcode [, ...]
8980 ///  ::= .inst.w opcode [, ...]
8981 bool ARMAsmParser::parseDirectiveInst(SMLoc Loc, char Suffix) {
8982   int Width;
8983
8984   if (isThumb()) {
8985     switch (Suffix) {
8986     case 'n':
8987       Width = 2;
8988       break;
8989     case 'w':
8990       Width = 4;
8991       break;
8992     default:
8993       Parser.eatToEndOfStatement();
8994       Error(Loc, "cannot determine Thumb instruction size, "
8995                  "use inst.n/inst.w instead");
8996       return false;
8997     }
8998   } else {
8999     if (Suffix) {
9000       Parser.eatToEndOfStatement();
9001       Error(Loc, "width suffixes are invalid in ARM mode");
9002       return false;
9003     }
9004     Width = 4;
9005   }
9006
9007   if (getLexer().is(AsmToken::EndOfStatement)) {
9008     Parser.eatToEndOfStatement();
9009     Error(Loc, "expected expression following directive");
9010     return false;
9011   }
9012
9013   for (;;) {
9014     const MCExpr *Expr;
9015
9016     if (getParser().parseExpression(Expr)) {
9017       Error(Loc, "expected expression");
9018       return false;
9019     }
9020
9021     const MCConstantExpr *Value = dyn_cast_or_null<MCConstantExpr>(Expr);
9022     if (!Value) {
9023       Error(Loc, "expected constant expression");
9024       return false;
9025     }
9026
9027     switch (Width) {
9028     case 2:
9029       if (Value->getValue() > 0xffff) {
9030         Error(Loc, "inst.n operand is too big, use inst.w instead");
9031         return false;
9032       }
9033       break;
9034     case 4:
9035       if (Value->getValue() > 0xffffffff) {
9036         Error(Loc,
9037               StringRef(Suffix ? "inst.w" : "inst") + " operand is too big");
9038         return false;
9039       }
9040       break;
9041     default:
9042       llvm_unreachable("only supported widths are 2 and 4");
9043     }
9044
9045     getTargetStreamer().emitInst(Value->getValue(), Suffix);
9046
9047     if (getLexer().is(AsmToken::EndOfStatement))
9048       break;
9049
9050     if (getLexer().isNot(AsmToken::Comma)) {
9051       Error(Loc, "unexpected token in directive");
9052       return false;
9053     }
9054
9055     Parser.Lex();
9056   }
9057
9058   Parser.Lex();
9059   return false;
9060 }
9061
9062 /// parseDirectiveLtorg
9063 ///  ::= .ltorg | .pool
9064 bool ARMAsmParser::parseDirectiveLtorg(SMLoc L) {
9065   getTargetStreamer().emitCurrentConstantPool();
9066   return false;
9067 }
9068
9069 bool ARMAsmParser::parseDirectiveEven(SMLoc L) {
9070   const MCSection *Section = getStreamer().getCurrentSection().first;
9071
9072   if (getLexer().isNot(AsmToken::EndOfStatement)) {
9073     TokError("unexpected token in directive");
9074     return false;
9075   }
9076
9077   if (!Section) {
9078     getStreamer().InitSections();
9079     Section = getStreamer().getCurrentSection().first;
9080   }
9081
9082   assert(Section && "must have section to emit alignment");
9083   if (Section->UseCodeAlign())
9084     getStreamer().EmitCodeAlignment(2);
9085   else
9086     getStreamer().EmitValueToAlignment(2);
9087
9088   return false;
9089 }
9090
9091 /// parseDirectivePersonalityIndex
9092 ///   ::= .personalityindex index
9093 bool ARMAsmParser::parseDirectivePersonalityIndex(SMLoc L) {
9094   bool HasExistingPersonality = UC.hasPersonality();
9095
9096   UC.recordPersonalityIndex(L);
9097
9098   if (!UC.hasFnStart()) {
9099     Parser.eatToEndOfStatement();
9100     Error(L, ".fnstart must precede .personalityindex directive");
9101     return false;
9102   }
9103   if (UC.cantUnwind()) {
9104     Parser.eatToEndOfStatement();
9105     Error(L, ".personalityindex cannot be used with .cantunwind");
9106     UC.emitCantUnwindLocNotes();
9107     return false;
9108   }
9109   if (UC.hasHandlerData()) {
9110     Parser.eatToEndOfStatement();
9111     Error(L, ".personalityindex must precede .handlerdata directive");
9112     UC.emitHandlerDataLocNotes();
9113     return false;
9114   }
9115   if (HasExistingPersonality) {
9116     Parser.eatToEndOfStatement();
9117     Error(L, "multiple personality directives");
9118     UC.emitPersonalityLocNotes();
9119     return false;
9120   }
9121
9122   const MCExpr *IndexExpression;
9123   SMLoc IndexLoc = Parser.getTok().getLoc();
9124   if (Parser.parseExpression(IndexExpression)) {
9125     Parser.eatToEndOfStatement();
9126     return false;
9127   }
9128
9129   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(IndexExpression);
9130   if (!CE) {
9131     Parser.eatToEndOfStatement();
9132     Error(IndexLoc, "index must be a constant number");
9133     return false;
9134   }
9135   if (CE->getValue() < 0 ||
9136       CE->getValue() >= ARM::EHABI::NUM_PERSONALITY_INDEX) {
9137     Parser.eatToEndOfStatement();
9138     Error(IndexLoc, "personality routine index should be in range [0-3]");
9139     return false;
9140   }
9141
9142   getTargetStreamer().emitPersonalityIndex(CE->getValue());
9143   return false;
9144 }
9145
9146 /// parseDirectiveUnwindRaw
9147 ///   ::= .unwind_raw offset, opcode [, opcode...]
9148 bool ARMAsmParser::parseDirectiveUnwindRaw(SMLoc L) {
9149   if (!UC.hasFnStart()) {
9150     Parser.eatToEndOfStatement();
9151     Error(L, ".fnstart must precede .unwind_raw directives");
9152     return false;
9153   }
9154
9155   int64_t StackOffset;
9156
9157   const MCExpr *OffsetExpr;
9158   SMLoc OffsetLoc = getLexer().getLoc();
9159   if (getLexer().is(AsmToken::EndOfStatement) ||
9160       getParser().parseExpression(OffsetExpr)) {
9161     Error(OffsetLoc, "expected expression");
9162     Parser.eatToEndOfStatement();
9163     return false;
9164   }
9165
9166   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
9167   if (!CE) {
9168     Error(OffsetLoc, "offset must be a constant");
9169     Parser.eatToEndOfStatement();
9170     return false;
9171   }
9172
9173   StackOffset = CE->getValue();
9174
9175   if (getLexer().isNot(AsmToken::Comma)) {
9176     Error(getLexer().getLoc(), "expected comma");
9177     Parser.eatToEndOfStatement();
9178     return false;
9179   }
9180   Parser.Lex();
9181
9182   SmallVector<uint8_t, 16> Opcodes;
9183   for (;;) {
9184     const MCExpr *OE;
9185
9186     SMLoc OpcodeLoc = getLexer().getLoc();
9187     if (getLexer().is(AsmToken::EndOfStatement) || Parser.parseExpression(OE)) {
9188       Error(OpcodeLoc, "expected opcode expression");
9189       Parser.eatToEndOfStatement();
9190       return false;
9191     }
9192
9193     const MCConstantExpr *OC = dyn_cast<MCConstantExpr>(OE);
9194     if (!OC) {
9195       Error(OpcodeLoc, "opcode value must be a constant");
9196       Parser.eatToEndOfStatement();
9197       return false;
9198     }
9199
9200     const int64_t Opcode = OC->getValue();
9201     if (Opcode & ~0xff) {
9202       Error(OpcodeLoc, "invalid opcode");
9203       Parser.eatToEndOfStatement();
9204       return false;
9205     }
9206
9207     Opcodes.push_back(uint8_t(Opcode));
9208
9209     if (getLexer().is(AsmToken::EndOfStatement))
9210       break;
9211
9212     if (getLexer().isNot(AsmToken::Comma)) {
9213       Error(getLexer().getLoc(), "unexpected token in directive");
9214       Parser.eatToEndOfStatement();
9215       return false;
9216     }
9217
9218     Parser.Lex();
9219   }
9220
9221   getTargetStreamer().emitUnwindRaw(StackOffset, Opcodes);
9222
9223   Parser.Lex();
9224   return false;
9225 }
9226
9227 /// parseDirectiveTLSDescSeq
9228 ///   ::= .tlsdescseq tls-variable
9229 bool ARMAsmParser::parseDirectiveTLSDescSeq(SMLoc L) {
9230   if (getLexer().isNot(AsmToken::Identifier)) {
9231     TokError("expected variable after '.tlsdescseq' directive");
9232     Parser.eatToEndOfStatement();
9233     return false;
9234   }
9235
9236   const MCSymbolRefExpr *SRE =
9237     MCSymbolRefExpr::Create(Parser.getTok().getIdentifier(),
9238                             MCSymbolRefExpr::VK_ARM_TLSDESCSEQ, getContext());
9239   Lex();
9240
9241   if (getLexer().isNot(AsmToken::EndOfStatement)) {
9242     Error(Parser.getTok().getLoc(), "unexpected token");
9243     Parser.eatToEndOfStatement();
9244     return false;
9245   }
9246
9247   getTargetStreamer().AnnotateTLSDescriptorSequence(SRE);
9248   return false;
9249 }
9250
9251 /// parseDirectiveMovSP
9252 ///  ::= .movsp reg [, #offset]
9253 bool ARMAsmParser::parseDirectiveMovSP(SMLoc L) {
9254   if (!UC.hasFnStart()) {
9255     Parser.eatToEndOfStatement();
9256     Error(L, ".fnstart must precede .movsp directives");
9257     return false;
9258   }
9259   if (UC.getFPReg() != ARM::SP) {
9260     Parser.eatToEndOfStatement();
9261     Error(L, "unexpected .movsp directive");
9262     return false;
9263   }
9264
9265   SMLoc SPRegLoc = Parser.getTok().getLoc();
9266   int SPReg = tryParseRegister();
9267   if (SPReg == -1) {
9268     Parser.eatToEndOfStatement();
9269     Error(SPRegLoc, "register expected");
9270     return false;
9271   }
9272
9273   if (SPReg == ARM::SP || SPReg == ARM::PC) {
9274     Parser.eatToEndOfStatement();
9275     Error(SPRegLoc, "sp and pc are not permitted in .movsp directive");
9276     return false;
9277   }
9278
9279   int64_t Offset = 0;
9280   if (Parser.getTok().is(AsmToken::Comma)) {
9281     Parser.Lex();
9282
9283     if (Parser.getTok().isNot(AsmToken::Hash)) {
9284       Error(Parser.getTok().getLoc(), "expected #constant");
9285       Parser.eatToEndOfStatement();
9286       return false;
9287     }
9288     Parser.Lex();
9289
9290     const MCExpr *OffsetExpr;
9291     SMLoc OffsetLoc = Parser.getTok().getLoc();
9292     if (Parser.parseExpression(OffsetExpr)) {
9293       Parser.eatToEndOfStatement();
9294       Error(OffsetLoc, "malformed offset expression");
9295       return false;
9296     }
9297
9298     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
9299     if (!CE) {
9300       Parser.eatToEndOfStatement();
9301       Error(OffsetLoc, "offset must be an immediate constant");
9302       return false;
9303     }
9304
9305     Offset = CE->getValue();
9306   }
9307
9308   getTargetStreamer().emitMovSP(SPReg, Offset);
9309   UC.saveFPReg(SPReg);
9310
9311   return false;
9312 }
9313
9314 /// parseDirectiveObjectArch
9315 ///   ::= .object_arch name
9316 bool ARMAsmParser::parseDirectiveObjectArch(SMLoc L) {
9317   if (getLexer().isNot(AsmToken::Identifier)) {
9318     Error(getLexer().getLoc(), "unexpected token");
9319     Parser.eatToEndOfStatement();
9320     return false;
9321   }
9322
9323   StringRef Arch = Parser.getTok().getString();
9324   SMLoc ArchLoc = Parser.getTok().getLoc();
9325   getLexer().Lex();
9326
9327   unsigned ID = StringSwitch<unsigned>(Arch)
9328 #define ARM_ARCH_NAME(NAME, ID, DEFAULT_CPU_NAME, DEFAULT_CPU_ARCH) \
9329     .Case(NAME, ARM::ID)
9330 #define ARM_ARCH_ALIAS(NAME, ID) \
9331     .Case(NAME, ARM::ID)
9332 #include "MCTargetDesc/ARMArchName.def"
9333 #undef ARM_ARCH_NAME
9334 #undef ARM_ARCH_ALIAS
9335     .Default(ARM::INVALID_ARCH);
9336
9337   if (ID == ARM::INVALID_ARCH) {
9338     Error(ArchLoc, "unknown architecture '" + Arch + "'");
9339     Parser.eatToEndOfStatement();
9340     return false;
9341   }
9342
9343   getTargetStreamer().emitObjectArch(ID);
9344
9345   if (getLexer().isNot(AsmToken::EndOfStatement)) {
9346     Error(getLexer().getLoc(), "unexpected token");
9347     Parser.eatToEndOfStatement();
9348   }
9349
9350   return false;
9351 }
9352
9353 /// parseDirectiveAlign
9354 ///   ::= .align
9355 bool ARMAsmParser::parseDirectiveAlign(SMLoc L) {
9356   // NOTE: if this is not the end of the statement, fall back to the target
9357   // agnostic handling for this directive which will correctly handle this.
9358   if (getLexer().isNot(AsmToken::EndOfStatement))
9359     return true;
9360
9361   // '.align' is target specifically handled to mean 2**2 byte alignment.
9362   if (getStreamer().getCurrentSection().first->UseCodeAlign())
9363     getStreamer().EmitCodeAlignment(4, 0);
9364   else
9365     getStreamer().EmitValueToAlignment(4, 0, 1, 0);
9366
9367   return false;
9368 }
9369
9370 /// parseDirectiveThumbSet
9371 ///  ::= .thumb_set name, value
9372 bool ARMAsmParser::parseDirectiveThumbSet(SMLoc L) {
9373   StringRef Name;
9374   if (Parser.parseIdentifier(Name)) {
9375     TokError("expected identifier after '.thumb_set'");
9376     Parser.eatToEndOfStatement();
9377     return false;
9378   }
9379
9380   if (getLexer().isNot(AsmToken::Comma)) {
9381     TokError("expected comma after name '" + Name + "'");
9382     Parser.eatToEndOfStatement();
9383     return false;
9384   }
9385   Lex();
9386
9387   const MCExpr *Value;
9388   if (Parser.parseExpression(Value)) {
9389     TokError("missing expression");
9390     Parser.eatToEndOfStatement();
9391     return false;
9392   }
9393
9394   if (getLexer().isNot(AsmToken::EndOfStatement)) {
9395     TokError("unexpected token");
9396     Parser.eatToEndOfStatement();
9397     return false;
9398   }
9399   Lex();
9400
9401   MCSymbol *Alias = getContext().GetOrCreateSymbol(Name);
9402   if (const MCSymbolRefExpr *SRE = dyn_cast<MCSymbolRefExpr>(Value)) {
9403     MCSymbol *Sym = getContext().LookupSymbol(SRE->getSymbol().getName());
9404     if (!Sym->isDefined()) {
9405       getStreamer().EmitSymbolAttribute(Sym, MCSA_Global);
9406       getStreamer().EmitAssignment(Alias, Value);
9407       return false;
9408     }
9409
9410     const MCObjectFileInfo::Environment Format =
9411       getContext().getObjectFileInfo()->getObjectFileType();
9412     switch (Format) {
9413     case MCObjectFileInfo::IsCOFF: {
9414       char Type = COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
9415       getStreamer().EmitCOFFSymbolType(Type);
9416       // .set values are always local in COFF
9417       getStreamer().EmitSymbolAttribute(Alias, MCSA_Local);
9418       break;
9419     }
9420     case MCObjectFileInfo::IsELF:
9421       getStreamer().EmitSymbolAttribute(Alias, MCSA_ELF_TypeFunction);
9422       break;
9423     case MCObjectFileInfo::IsMachO:
9424       break;
9425     }
9426   }
9427
9428   // FIXME: set the function as being a thumb function via the assembler
9429   getStreamer().EmitThumbFunc(Alias);
9430   getStreamer().EmitAssignment(Alias, Value);
9431
9432   return false;
9433 }
9434
9435 /// Force static initialization.
9436 extern "C" void LLVMInitializeARMAsmParser() {
9437   RegisterMCAsmParser<ARMAsmParser> X(TheARMLETarget);
9438   RegisterMCAsmParser<ARMAsmParser> Y(TheARMBETarget);
9439   RegisterMCAsmParser<ARMAsmParser> A(TheThumbLETarget);
9440   RegisterMCAsmParser<ARMAsmParser> B(TheThumbBETarget);
9441 }
9442
9443 #define GET_REGISTER_MATCHER
9444 #define GET_SUBTARGET_FEATURE_NAME
9445 #define GET_MATCHER_IMPLEMENTATION
9446 #include "ARMGenAsmMatcher.inc"
9447
9448 static const struct ExtMapEntry {
9449   const char *Extension;
9450   const unsigned ArchCheck;
9451   const uint64_t Features;
9452 } Extensions[] = {
9453   { "crc", Feature_HasV8, ARM::FeatureCRC },
9454   { "crypto",  Feature_HasV8,
9455     ARM::FeatureCrypto | ARM::FeatureNEON | ARM::FeatureFPARMv8 },
9456   { "fp", Feature_HasV8, ARM::FeatureFPARMv8 },
9457   { "idiv", Feature_HasV7 | Feature_IsNotMClass,
9458     ARM::FeatureHWDiv | ARM::FeatureHWDivARM },
9459   // FIXME: iWMMXT not supported
9460   { "iwmmxt", Feature_None, 0 },
9461   // FIXME: iWMMXT2 not supported
9462   { "iwmmxt2", Feature_None, 0 },
9463   // FIXME: Maverick not supported
9464   { "maverick", Feature_None, 0 },
9465   { "mp", Feature_HasV7 | Feature_IsNotMClass, ARM::FeatureMP },
9466   // FIXME: ARMv6-m OS Extensions feature not checked
9467   { "os", Feature_None, 0 },
9468   // FIXME: Also available in ARMv6-K
9469   { "sec", Feature_HasV7, ARM::FeatureTrustZone },
9470   { "simd", Feature_HasV8, ARM::FeatureNEON | ARM::FeatureFPARMv8 },
9471   // FIXME: Only available in A-class, isel not predicated
9472   { "virt", Feature_HasV7, ARM::FeatureVirtualization },
9473   // FIXME: xscale not supported
9474   { "xscale", Feature_None, 0 },
9475 };
9476
9477 /// parseDirectiveArchExtension
9478 ///   ::= .arch_extension [no]feature
9479 bool ARMAsmParser::parseDirectiveArchExtension(SMLoc L) {
9480   if (getLexer().isNot(AsmToken::Identifier)) {
9481     Error(getLexer().getLoc(), "unexpected token");
9482     Parser.eatToEndOfStatement();
9483     return false;
9484   }
9485
9486   StringRef Extension = Parser.getTok().getString();
9487   SMLoc ExtLoc = Parser.getTok().getLoc();
9488   getLexer().Lex();
9489
9490   bool EnableFeature = true;
9491   if (Extension.startswith_lower("no")) {
9492     EnableFeature = false;
9493     Extension = Extension.substr(2);
9494   }
9495
9496   for (unsigned EI = 0, EE = array_lengthof(Extensions); EI != EE; ++EI) {
9497     if (Extensions[EI].Extension != Extension)
9498       continue;
9499
9500     unsigned FB = getAvailableFeatures();
9501     if ((FB & Extensions[EI].ArchCheck) != Extensions[EI].ArchCheck) {
9502       Error(ExtLoc, "architectural extension '" + Extension + "' is not "
9503             "allowed for the current base architecture");
9504       return false;
9505     }
9506
9507     if (!Extensions[EI].Features)
9508       report_fatal_error("unsupported architectural extension: " + Extension);
9509
9510     if (EnableFeature)
9511       FB |= ComputeAvailableFeatures(Extensions[EI].Features);
9512     else
9513       FB &= ~ComputeAvailableFeatures(Extensions[EI].Features);
9514
9515     setAvailableFeatures(FB);
9516     return false;
9517   }
9518
9519   Error(ExtLoc, "unknown architectural extension: " + Extension);
9520   Parser.eatToEndOfStatement();
9521   return false;
9522 }
9523
9524 // Define this matcher function after the auto-generated include so we
9525 // have the match class enum definitions.
9526 unsigned ARMAsmParser::validateTargetOperandClass(MCParsedAsmOperand *AsmOp,
9527                                                   unsigned Kind) {
9528   ARMOperand *Op = static_cast<ARMOperand*>(AsmOp);
9529   // If the kind is a token for a literal immediate, check if our asm
9530   // operand matches. This is for InstAliases which have a fixed-value
9531   // immediate in the syntax.
9532   switch (Kind) {
9533   default: break;
9534   case MCK__35_0:
9535     if (Op->isImm())
9536       if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm()))
9537         if (CE->getValue() == 0)
9538           return Match_Success;
9539     break;
9540   case MCK_ARMSOImm:
9541     if (Op->isImm()) {
9542       const MCExpr *SOExpr = Op->getImm();
9543       int64_t Value;
9544       if (!SOExpr->EvaluateAsAbsolute(Value))
9545         return Match_Success;
9546       assert((Value >= INT32_MIN && Value <= INT32_MAX) &&
9547              "expression value must be representiable in 32 bits");
9548     }
9549     break;
9550   case MCK_GPRPair:
9551     if (Op->isReg() &&
9552         MRI->getRegClass(ARM::GPRRegClassID).contains(Op->getReg()))
9553       return Match_Success;
9554     break;
9555   }
9556   return Match_InvalidOperand;
9557 }