lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "ARMMCExpr.h"
  21 #include "llvm/Support/Debug.h"
  22 #include "llvm/Support/raw_ostream.h"
  23
  24 //#define DEBUG(X) do { X; } while (0)
  25
  26 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  27 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  28 /// describing the operand info for each ARMInsts[i].
  29 ///
  30 /// Together with an instruction's encoding format, we can take advantage of the
  31 /// NumOperands and the OpInfo fields of the target instruction description in
  32 /// the quest to build out the MCOperand list for an MCInst.
  33 ///
  34 /// The general guideline is that with a known format, the number of dst and src
  35 /// operands are well-known.  The dst is built first, followed by the src
  36 /// operand(s).  The operands not yet used at this point are for the Implicit
  37 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  38 /// defined with two components:
  39 ///
  40 /// def pred { // Operand PredicateOperand
  41 ///   ValueType Type = OtherVT;
  42 ///   string PrintMethod = "printPredicateOperand";
  43 ///   string AsmOperandLowerMethod = ?;
  44 ///   dag MIOperandInfo = (ops i32imm, CCR);
  45 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  46 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  47 /// }
  48 ///
  49 /// which is manifested by the TargetOperandInfo[] of:
  50 ///
  51 /// { 0, 0|(1<<TOI::Predicate), 0 },
  52 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  53 ///
  54 /// So the first predicate MCOperand corresponds to the immediate part of the
  55 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  56 /// corresponds to a register kind of ARM::CPSR.
  57 ///
  58 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  59 ///
  60 /// def cc_out { // Operand OptionalDefOperand
  61 ///   ValueType Type = OtherVT;
  62 ///   string PrintMethod = "printSBitModifierOperand";
  63 ///   string AsmOperandLowerMethod = ?;
  64 ///   dag MIOperandInfo = (ops CCR);
  65 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  66 ///   dag DefaultOps = (ops (i32 zero_reg));
  67 /// }
  68 ///
  69 /// which is manifested by the one TargetOperandInfo of:
  70 ///
  71 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  72 ///
  73 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  74 #include "ARMGenInstrInfo.inc"
  75
  76 using namespace llvm;
  77
  78 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  79   return ARMInsts[Opcode].Name;
  80 }
  81
  82 // Return the register enum Based on RegClass and the raw register number.
  83 // FIXME: Auto-gened?
  84 static unsigned
  85 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  86   if (RegClassID == ARM::rGPRRegClassID) {
  87     // Check for The register numbers 13 and 15 that are not permitted for many
  88     // Thumb register specifiers.
  89     if (RawRegister == 13 || RawRegister == 15) {
  90       B->SetErr(-1);
  91       return 0;
  92     }
  93     // For this purpose, we can treat rGPR as if it were GPR.
  94     RegClassID = ARM::GPRRegClassID;
  95   }
  96
  97   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  98   // A7.3 register encoding
  99   //     Qd -> bit[12] == 0
 100   //     Qn -> bit[16] == 0
 101   //     Qm -> bit[0]  == 0
 102   //
 103   // If one of these bits is 1, the instruction is UNDEFINED.
 104   if (RegClassID == ARM::QPRRegClassID && slice(RawRegister, 0, 0) == 1) {
 105     B->SetErr(-1);
 106     return 0;
 107   }
 108   unsigned RegNum =
 109     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
 110
 111   switch (RegNum) {
 112   default:
 113     break;
 114   case 0:
 115     switch (RegClassID) {
 116     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 117     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 118     case ARM::DPR_VFP2RegClassID:
 119       return ARM::D0;
 120     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 121     case ARM::QPR_VFP2RegClassID:
 122       return ARM::Q0;
 123     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 124     }
 125     break;
 126   case 1:
 127     switch (RegClassID) {
 128     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 129     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 130     case ARM::DPR_VFP2RegClassID:
 131       return ARM::D1;
 132     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 133     case ARM::QPR_VFP2RegClassID:
 134       return ARM::Q1;
 135     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 136     }
 137     break;
 138   case 2:
 139     switch (RegClassID) {
 140     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 141     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 142     case ARM::DPR_VFP2RegClassID:
 143       return ARM::D2;
 144     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 145     case ARM::QPR_VFP2RegClassID:
 146       return ARM::Q2;
 147     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 148     }
 149     break;
 150   case 3:
 151     switch (RegClassID) {
 152     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 153     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 154     case ARM::DPR_VFP2RegClassID:
 155       return ARM::D3;
 156     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 157     case ARM::QPR_VFP2RegClassID:
 158       return ARM::Q3;
 159     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 160     }
 161     break;
 162   case 4:
 163     switch (RegClassID) {
 164     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 165     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 166     case ARM::DPR_VFP2RegClassID:
 167       return ARM::D4;
 168     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 169     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 170     }
 171     break;
 172   case 5:
 173     switch (RegClassID) {
 174     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 175     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 176     case ARM::DPR_VFP2RegClassID:
 177       return ARM::D5;
 178     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 179     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 180     }
 181     break;
 182   case 6:
 183     switch (RegClassID) {
 184     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 185     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 186     case ARM::DPR_VFP2RegClassID:
 187       return ARM::D6;
 188     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 189     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 190     }
 191     break;
 192   case 7:
 193     switch (RegClassID) {
 194     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 195     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 196     case ARM::DPR_VFP2RegClassID:
 197       return ARM::D7;
 198     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 199     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 200     }
 201     break;
 202   case 8:
 203     switch (RegClassID) {
 204     case ARM::GPRRegClassID: return ARM::R8;
 205     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 206     case ARM::QPRRegClassID: return ARM::Q8;
 207     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 208     }
 209     break;
 210   case 9:
 211     switch (RegClassID) {
 212     case ARM::GPRRegClassID: return ARM::R9;
 213     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 214     case ARM::QPRRegClassID: return ARM::Q9;
 215     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 216     }
 217     break;
 218   case 10:
 219     switch (RegClassID) {
 220     case ARM::GPRRegClassID: return ARM::R10;
 221     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 222     case ARM::QPRRegClassID: return ARM::Q10;
 223     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 224     }
 225     break;
 226   case 11:
 227     switch (RegClassID) {
 228     case ARM::GPRRegClassID: return ARM::R11;
 229     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 230     case ARM::QPRRegClassID: return ARM::Q11;
 231     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 232     }
 233     break;
 234   case 12:
 235     switch (RegClassID) {
 236     case ARM::GPRRegClassID: return ARM::R12;
 237     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 238     case ARM::QPRRegClassID: return ARM::Q12;
 239     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 240     }
 241     break;
 242   case 13:
 243     switch (RegClassID) {
 244     case ARM::GPRRegClassID: return ARM::SP;
 245     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 246     case ARM::QPRRegClassID: return ARM::Q13;
 247     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 248     }
 249     break;
 250   case 14:
 251     switch (RegClassID) {
 252     case ARM::GPRRegClassID: return ARM::LR;
 253     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 254     case ARM::QPRRegClassID: return ARM::Q14;
 255     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 256     }
 257     break;
 258   case 15:
 259     switch (RegClassID) {
 260     case ARM::GPRRegClassID: return ARM::PC;
 261     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 262     case ARM::QPRRegClassID: return ARM::Q15;
 263     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 264     }
 265     break;
 266   case 16:
 267     switch (RegClassID) {
 268     case ARM::DPRRegClassID: return ARM::D16;
 269     case ARM::SPRRegClassID: return ARM::S16;
 270     }
 271     break;
 272   case 17:
 273     switch (RegClassID) {
 274     case ARM::DPRRegClassID: return ARM::D17;
 275     case ARM::SPRRegClassID: return ARM::S17;
 276     }
 277     break;
 278   case 18:
 279     switch (RegClassID) {
 280     case ARM::DPRRegClassID: return ARM::D18;
 281     case ARM::SPRRegClassID: return ARM::S18;
 282     }
 283     break;
 284   case 19:
 285     switch (RegClassID) {
 286     case ARM::DPRRegClassID: return ARM::D19;
 287     case ARM::SPRRegClassID: return ARM::S19;
 288     }
 289     break;
 290   case 20:
 291     switch (RegClassID) {
 292     case ARM::DPRRegClassID: return ARM::D20;
 293     case ARM::SPRRegClassID: return ARM::S20;
 294     }
 295     break;
 296   case 21:
 297     switch (RegClassID) {
 298     case ARM::DPRRegClassID: return ARM::D21;
 299     case ARM::SPRRegClassID: return ARM::S21;
 300     }
 301     break;
 302   case 22:
 303     switch (RegClassID) {
 304     case ARM::DPRRegClassID: return ARM::D22;
 305     case ARM::SPRRegClassID: return ARM::S22;
 306     }
 307     break;
 308   case 23:
 309     switch (RegClassID) {
 310     case ARM::DPRRegClassID: return ARM::D23;
 311     case ARM::SPRRegClassID: return ARM::S23;
 312     }
 313     break;
 314   case 24:
 315     switch (RegClassID) {
 316     case ARM::DPRRegClassID: return ARM::D24;
 317     case ARM::SPRRegClassID: return ARM::S24;
 318     }
 319     break;
 320   case 25:
 321     switch (RegClassID) {
 322     case ARM::DPRRegClassID: return ARM::D25;
 323     case ARM::SPRRegClassID: return ARM::S25;
 324     }
 325     break;
 326   case 26:
 327     switch (RegClassID) {
 328     case ARM::DPRRegClassID: return ARM::D26;
 329     case ARM::SPRRegClassID: return ARM::S26;
 330     }
 331     break;
 332   case 27:
 333     switch (RegClassID) {
 334     case ARM::DPRRegClassID: return ARM::D27;
 335     case ARM::SPRRegClassID: return ARM::S27;
 336     }
 337     break;
 338   case 28:
 339     switch (RegClassID) {
 340     case ARM::DPRRegClassID: return ARM::D28;
 341     case ARM::SPRRegClassID: return ARM::S28;
 342     }
 343     break;
 344   case 29:
 345     switch (RegClassID) {
 346     case ARM::DPRRegClassID: return ARM::D29;
 347     case ARM::SPRRegClassID: return ARM::S29;
 348     }
 349     break;
 350   case 30:
 351     switch (RegClassID) {
 352     case ARM::DPRRegClassID: return ARM::D30;
 353     case ARM::SPRRegClassID: return ARM::S30;
 354     }
 355     break;
 356   case 31:
 357     switch (RegClassID) {
 358     case ARM::DPRRegClassID: return ARM::D31;
 359     case ARM::SPRRegClassID: return ARM::S31;
 360     }
 361     break;
 362   }
 363   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 364   // Encoding error.  Mark the builder with error code != 0.
 365   B->SetErr(-1);
 366   return 0;
 367 }
 368
 369 ///////////////////////////////
 370 //                           //
 371 //     Utility Functions     //
 372 //                           //
 373 ///////////////////////////////
 374
 375 // Extract/Decode Rd: Inst{15-12}.
 376 static inline unsigned decodeRd(uint32_t insn) {
 377   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 378 }
 379
 380 // Extract/Decode Rn: Inst{19-16}.
 381 static inline unsigned decodeRn(uint32_t insn) {
 382   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 383 }
 384
 385 // Extract/Decode Rm: Inst{3-0}.
 386 static inline unsigned decodeRm(uint32_t insn) {
 387   return (insn & ARMII::GPRRegMask);
 388 }
 389
 390 // Extract/Decode Rs: Inst{11-8}.
 391 static inline unsigned decodeRs(uint32_t insn) {
 392   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 393 }
 394
 395 static inline unsigned getCondField(uint32_t insn) {
 396   return (insn >> ARMII::CondShift);
 397 }
 398
 399 static inline unsigned getIBit(uint32_t insn) {
 400   return (insn >> ARMII::I_BitShift) & 1;
 401 }
 402
 403 static inline unsigned getAM3IBit(uint32_t insn) {
 404   return (insn >> ARMII::AM3_I_BitShift) & 1;
 405 }
 406
 407 static inline unsigned getPBit(uint32_t insn) {
 408   return (insn >> ARMII::P_BitShift) & 1;
 409 }
 410
 411 static inline unsigned getUBit(uint32_t insn) {
 412   return (insn >> ARMII::U_BitShift) & 1;
 413 }
 414
 415 static inline unsigned getPUBits(uint32_t insn) {
 416   return (insn >> ARMII::U_BitShift) & 3;
 417 }
 418
 419 static inline unsigned getSBit(uint32_t insn) {
 420   return (insn >> ARMII::S_BitShift) & 1;
 421 }
 422
 423 static inline unsigned getWBit(uint32_t insn) {
 424   return (insn >> ARMII::W_BitShift) & 1;
 425 }
 426
 427 static inline unsigned getDBit(uint32_t insn) {
 428   return (insn >> ARMII::D_BitShift) & 1;
 429 }
 430
 431 static inline unsigned getNBit(uint32_t insn) {
 432   return (insn >> ARMII::N_BitShift) & 1;
 433 }
 434
 435 static inline unsigned getMBit(uint32_t insn) {
 436   return (insn >> ARMII::M_BitShift) & 1;
 437 }
 438
 439 // See A8.4 Shifts applied to a register.
 440 //     A8.4.2 Register controlled shifts.
 441 //
 442 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 443 // into llvm enums for shift opcode.  The API clients should pass in the value
 444 // encoded with two bits, so the assert stays to signal a wrong API usage.
 445 //
 446 // A8-12: DecodeRegShift()
 447 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 448   switch (bits) {
 449   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 450   case 0:  return ARM_AM::lsl;
 451   case 1:  return ARM_AM::lsr;
 452   case 2:  return ARM_AM::asr;
 453   case 3:  return ARM_AM::ror;
 454   }
 455 }
 456
 457 // See A8.4 Shifts applied to a register.
 458 //     A8.4.1 Constant shifts.
 459 //
 460 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 461 // encodings into the intended ShiftOpc and shift amount.
 462 //
 463 // A8-11: DecodeImmShift()
 464 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 465   if (ShImm != 0)
 466     return;
 467   switch (ShOp) {
 468   case ARM_AM::no_shift:
 469   case ARM_AM::rrx:
 470     break;
 471   case ARM_AM::lsl:
 472     ShOp = ARM_AM::no_shift;
 473     break;
 474   case ARM_AM::lsr:
 475   case ARM_AM::asr:
 476     ShImm = 32;
 477     break;
 478   case ARM_AM::ror:
 479     ShOp = ARM_AM::rrx;
 480     break;
 481   }
 482 }
 483
 484 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 485 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 486 // clients should pass in the value encoded with two bits, so the assert stays
 487 // to signal a wrong API usage.
 488 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 489   switch (bits) {
 490   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 491   case 1:  return ARM_AM::ia;   // P=0 U=1
 492   case 3:  return ARM_AM::ib;   // P=1 U=1
 493   case 0:  return ARM_AM::da;   // P=0 U=0
 494   case 2:  return ARM_AM::db;   // P=1 U=0
 495   }
 496 }
 497
 498 ////////////////////////////////////////////
 499 //                                        //
 500 //    Disassemble function definitions    //
 501 //                                        //
 502 ////////////////////////////////////////////
 503
 504 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 505 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 506 /// followed by possible src(s).
 507 ///
 508 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 509 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 510 /// TryPredicateAndSBitModifier.
 511
 512 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 513     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 514
 515   assert(0 && "Unexpected pseudo instruction!");
 516   return false;
 517 }
 518
 519 // A8.6.94 MLA
 520 // if d == 15 || n == 15 || m == 15 || a == 15 then UNPREDICTABLE;
 521 //
 522 // A8.6.105 MUL
 523 // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 524 //
 525 // A8.6.246 UMULL
 526 // if dLo == 15 || dHi == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 527 // if dHi == dLo then UNPREDICTABLE;
 528 static bool BadRegsMulFrm(unsigned Opcode, uint32_t insn) {
 529   unsigned R19_16 = slice(insn, 19, 16);
 530   unsigned R15_12 = slice(insn, 15, 12);
 531   unsigned R11_8  = slice(insn, 11, 8);
 532   unsigned R3_0   = slice(insn, 3, 0);
 533   switch (Opcode) {
 534   default:
 535     // Did we miss an opcode?
 536     DEBUG(errs() << "BadRegsMulFrm: unexpected opcode!");
 537     return false;
 538   case ARM::MLA:     case ARM::MLS:     case ARM::SMLABB:  case ARM::SMLABT:
 539   case ARM::SMLATB:  case ARM::SMLATT:  case ARM::SMLAWB:  case ARM::SMLAWT:
 540   case ARM::SMMLA:   case ARM::SMMLAR:  case ARM::SMMLS:   case ARM::SMMLSR:
 541   case ARM::USADA8:
 542     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 543       return true;
 544     return false;
 545   case ARM::MUL:     case ARM::SMMUL:   case ARM::SMMULR:
 546   case ARM::SMULBB:  case ARM::SMULBT:  case ARM::SMULTB:  case ARM::SMULTT:
 547   case ARM::SMULWB:  case ARM::SMULWT:  case ARM::SMUAD:   case ARM::SMUADX:
 548   // A8.6.167 SMLAD & A8.6.172 SMLSD
 549   case ARM::SMLAD:   case ARM::SMLADX:  case ARM::SMLSD:   case ARM::SMLSDX:
 550   case ARM::USAD8:
 551     if (R19_16 == 15 || R11_8 == 15 || R3_0 == 15)
 552       return true;
 553     return false;
 554   case ARM::SMLAL:   case ARM::SMULL:   case ARM::UMAAL:   case ARM::UMLAL:
 555   case ARM::UMULL:
 556   case ARM::SMLALBB: case ARM::SMLALBT: case ARM::SMLALTB: case ARM::SMLALTT:
 557   case ARM::SMLALD:  case ARM::SMLALDX: case ARM::SMLSLD:  case ARM::SMLSLDX:
 558     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 559       return true;
 560     if (R19_16 == R15_12)
 561       return true;
 562     return false;;
 563   }
 564 }
 565
 566 // Multiply Instructions.
 567 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLAR,
 568 // SMMLS, SMMLAR, SMLAD, SMLADX, SMLSD, SMLSDX, and USADA8 (for convenience):
 569 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 570 // But note that register checking for {SMLAD, SMLADX, SMLSD, SMLSDX} is
 571 // only for {d, n, m}.
 572 //
 573 // MUL, SMMUL, SMMULR, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT, SMUAD,
 574 // SMUADX, and USAD8 (for convenience):
 575 //     Rd{19-16} Rn{3-0} Rm{11-8}
 576 //
 577 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT,
 578 // SMLALD, SMLADLX, SMLSLD, SMLSLDX:
 579 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 580 //
 581 // The mapping of the multiply registers to the "regular" ARM registers, where
 582 // there are convenience decoder functions, is:
 583 //
 584 // Inst{15-12} => Rd
 585 // Inst{19-16} => Rn
 586 // Inst{3-0} => Rm
 587 // Inst{11-8} => Rs
 588 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 589     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 590
 591   const TargetInstrDesc &TID = ARMInsts[Opcode];
 592   unsigned short NumDefs = TID.getNumDefs();
 593   const TargetOperandInfo *OpInfo = TID.OpInfo;
 594   unsigned &OpIdx = NumOpsAdded;
 595
 596   OpIdx = 0;
 597
 598   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 599   assert(NumOps >= 3
 600          && OpInfo[0].RegClass == ARM::GPRRegClassID
 601          && OpInfo[1].RegClass == ARM::GPRRegClassID
 602          && OpInfo[2].RegClass == ARM::GPRRegClassID
 603          && "Expect three register operands");
 604
 605   // Sanity check for the register encodings.
 606   if (BadRegsMulFrm(Opcode, insn))
 607     return false;
 608
 609   // Instructions with two destination registers have RdLo{15-12} first.
 610   if (NumDefs == 2) {
 611     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 612            "Expect 4th register operand");
 613     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 614                                                        decodeRd(insn))));
 615     ++OpIdx;
 616   }
 617
 618   // The destination register: RdHi{19-16} or Rd{19-16}.
 619   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 620                                                      decodeRn(insn))));
 621
 622   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 623   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 624                                                      decodeRm(insn))));
 625   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 626                                                      decodeRs(insn))));
 627   OpIdx += 3;
 628
 629   // Many multiply instructions (e.g., MLA) have three src registers.
 630   // The third register operand is Ra{15-12}.
 631   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 632     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 633                                                        decodeRd(insn))));
 634     ++OpIdx;
 635   }
 636
 637   return true;
 638 }
 639
 640 // Helper routines for disassembly of coprocessor instructions.
 641
 642 static bool LdStCopOpcode(unsigned Opcode) {
 643   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 644       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 645     return true;
 646   return false;
 647 }
 648 static bool CoprocessorOpcode(unsigned Opcode) {
 649   if (LdStCopOpcode(Opcode))
 650     return true;
 651
 652   switch (Opcode) {
 653   default:
 654     return false;
 655   case ARM::CDP:  case ARM::CDP2:
 656   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 657   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 658     return true;
 659   }
 660 }
 661 static inline unsigned GetCoprocessor(uint32_t insn) {
 662   return slice(insn, 11, 8);
 663 }
 664 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 665   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 666 }
 667 static inline unsigned GetCopOpc2(uint32_t insn) {
 668   return slice(insn, 7, 5);
 669 }
 670 static inline unsigned GetCopOpc(uint32_t insn) {
 671   return slice(insn, 7, 4);
 672 }
 673 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 674 // core registers.
 675 //
 676 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 677 //
 678 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 679 //
 680 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 681 //
 682 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 683 // and friends
 684 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 685 // and friends
 686 //                                        <-- addrmode2 -->
 687 //
 688 // LDC_OPTION:                    cop CRd Rn imm8
 689 // and friends
 690 // STC_OPTION:                    cop CRd Rn imm8
 691 // and friends
 692 //
 693 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 694     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 695
 696   assert(NumOps >= 4 && "Num of operands >= 4 for coprocessor instr");
 697
 698   unsigned &OpIdx = NumOpsAdded;
 699   // A8.6.92
 700   // if coproc == '101x' then SEE "Advanced SIMD and VFP"
 701   // But since the special instructions have more explicit encoding bits
 702   // specified, if coproc == 10 or 11, we should reject it as invalid.
 703   unsigned coproc = GetCoprocessor(insn);
 704   if ((Opcode == ARM::MCR || Opcode == ARM::MCRR ||
 705        Opcode == ARM::MRC || Opcode == ARM::MRRC) &&
 706       (coproc == 10 || coproc == 11)) {
 707     DEBUG(errs() << "Encoding error: coproc == 10 or 11 for MCR[R]/MR[R]C\n");
 708     return false;
 709   }
 710
 711   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 712                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 713
 714   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 715   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 716   bool LdStCop = LdStCopOpcode(Opcode);
 717   bool RtOut = (Opcode == ARM::MRC || Opcode == ARM::MRC2);
 718
 719   OpIdx = 0;
 720
 721   if (RtOut) {
 722     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 723                                                        decodeRd(insn))));
 724     ++OpIdx;
 725   }
 726   MI.addOperand(MCOperand::CreateImm(coproc));
 727   ++OpIdx;
 728
 729   if (LdStCop) {
 730     // Unindex if P:W = 0b00 --> _OPTION variant
 731     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 732
 733     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 734
 735     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 736                                                        decodeRn(insn))));
 737     OpIdx += 2;
 738
 739     if (PW) {
 740       MI.addOperand(MCOperand::CreateReg(0));
 741       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 742       const TargetInstrDesc &TID = ARMInsts[Opcode];
 743       unsigned IndexMode =
 744                   (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
 745       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 746                                           ARM_AM::no_shift, IndexMode);
 747       MI.addOperand(MCOperand::CreateImm(Offset));
 748       OpIdx += 2;
 749     } else {
 750       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 751       ++OpIdx;
 752     }
 753   } else {
 754     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 755                                                  : GetCopOpc1(insn, NoGPR)));
 756     ++OpIdx;
 757
 758     if (!RtOut) {
 759       MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 760                           : MCOperand::CreateReg(
 761                                 getRegisterEnum(B, ARM::GPRRegClassID,
 762                                                 decodeRd(insn))));
 763       ++OpIdx;
 764     }
 765
 766     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 767                                 getRegisterEnum(B, ARM::GPRRegClassID,
 768                                                 decodeRn(insn)))
 769                             : MCOperand::CreateImm(decodeRn(insn)));
 770
 771     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 772
 773     OpIdx += 2;
 774
 775     if (!OneCopOpc) {
 776       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 777       ++OpIdx;
 778     }
 779   }
 780
 781   return true;
 782 }
 783
 784 // Branch Instructions.
 785 // BL: SignExtend(Imm24:'00', 32)
 786 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 787 // SMC: ZeroExtend(imm4, 32)
 788 // SVC: ZeroExtend(Imm24, 32)
 789 //
 790 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 791 // Delegates to DisassembleCoprocessor() helper function.
 792 //
 793 // MRS/MRSsys: Rd
 794 // MSR/MSRsys: Rm mask=Inst{19-16}
 795 // BXJ:        Rm
 796 // MSRi/MSRsysi: so_imm
 797 // SRSW/SRS: ldstm_mode:$amode mode_imm
 798 // RFEW/RFE: ldstm_mode:$amode Rn
 799 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 800     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 801
 802   if (CoprocessorOpcode(Opcode))
 803     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 804
 805   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 806   if (!OpInfo) return false;
 807
 808   // MRS and MRSsys take one GPR reg Rd.
 809   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 810     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 811            "Reg operand expected");
 812     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 813                                                        decodeRd(insn))));
 814     NumOpsAdded = 1;
 815     return true;
 816   }
 817   // BXJ takes one GPR reg Rm.
 818   if (Opcode == ARM::BXJ) {
 819     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 820            "Reg operand expected");
 821     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 822                                                        decodeRm(insn))));
 823     NumOpsAdded = 1;
 824     return true;
 825   }
 826   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 827   // bit 4, and the special register fields in bits 3-0.
 828   if (Opcode == ARM::MSR) {
 829     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 830            "Reg operand expected");
 831     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 832                                        slice(insn, 19, 16) /* Special Reg */ ));
 833     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 834                                                        decodeRm(insn))));
 835     NumOpsAdded = 2;
 836     return true;
 837   }
 838   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 839   // R Bit in bit 4, and the special register fields in bits 3-0.
 840   if (Opcode == ARM::MSRi) {
 841     // A5.2.11 MSR (immediate), and hints & B6.1.6 MSR (immediate)
 842     // The hints instructions have more specific encodings, so if mask == 0,
 843     // we should reject this as an invalid instruction.
 844     if (slice(insn, 19, 16) == 0)
 845       return false;
 846     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 847                                        slice(insn, 19, 16) /* Special Reg */ ));
 848     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 849     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 850     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 851     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 852     unsigned Imm = insn & 0xFF;
 853     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 854     NumOpsAdded = 2;
 855     return true;
 856   }
 857   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 858       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 859     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 860     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 861
 862     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 863       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 864     else
 865       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 866                                                          decodeRn(insn))));
 867     NumOpsAdded = 3;
 868     return true;
 869   }
 870
 871   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 872           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 873          "Unexpected Opcode");
 874
 875   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 876
 877   int Imm32 = 0;
 878   if (Opcode == ARM::SMC) {
 879     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 880     Imm32 = slice(insn, 3, 0);
 881   } else if (Opcode == ARM::SVC) {
 882     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 883     Imm32 = slice(insn, 23, 0);
 884   } else {
 885     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 886     unsigned Imm26 = slice(insn, 23, 0) << 2;
 887     //Imm32 = signextend<signed int, 26>(Imm26);
 888     Imm32 = SignExtend32<26>(Imm26);
 889   }
 890
 891   MI.addOperand(MCOperand::CreateImm(Imm32));
 892   NumOpsAdded = 1;
 893
 894   return true;
 895 }
 896
 897 // Misc. Branch Instructions.
 898 // BX_RET, MOVPCLR
 899 // BLX, BLX_pred, BX, BX_pred
 900 // BLXi
 901 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 902     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 903
 904   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 905   if (!OpInfo) return false;
 906
 907   unsigned &OpIdx = NumOpsAdded;
 908
 909   OpIdx = 0;
 910
 911   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 912   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 913     return true;
 914
 915   // BLX and BX take one GPR reg.
 916   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 917       Opcode == ARM::BX || Opcode == ARM::BX_pred) {
 918     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 919            "Reg operand expected");
 920     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 921                                                        decodeRm(insn))));
 922     OpIdx = 1;
 923     return true;
 924   }
 925
 926   // BLXi takes imm32 (the PC offset).
 927   if (Opcode == ARM::BLXi) {
 928     assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 929     // SignExtend(imm24:H:'0', 32) where imm24 = Inst{23-0} and H = Inst{24}.
 930     unsigned Imm26 = slice(insn, 23, 0) << 2 | slice(insn, 24, 24) << 1;
 931     int Imm32 = SignExtend32<26>(Imm26);
 932     MI.addOperand(MCOperand::CreateImm(Imm32));
 933     OpIdx = 1;
 934     return true;
 935   }
 936
 937   return false;
 938 }
 939
 940 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 941   uint32_t lsb = slice(insn, 11, 7);
 942   uint32_t msb = slice(insn, 20, 16);
 943   uint32_t Val = 0;
 944   if (msb < lsb) {
 945     DEBUG(errs() << "Encoding error: msb < lsb\n");
 946     return false;
 947   }
 948
 949   for (uint32_t i = lsb; i <= msb; ++i)
 950     Val |= (1 << i);
 951   mask = ~Val;
 952   return true;
 953 }
 954
 955 // Standard data-processing instructions allow PC as a register specifier,
 956 // but we should reject other DPFrm instructions with PC as registers.
 957 static bool BadRegsDPFrm(unsigned Opcode, uint32_t insn) {
 958   switch (Opcode) {
 959   default:
 960     // Did we miss an opcode?
 961     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 || decodeRm(insn) == 15) {
 962       DEBUG(errs() << "DPFrm with bad reg specifier(s)\n");
 963       return true;
 964     }
 965   case ARM::ADCrr:  case ARM::ADDSrr: case ARM::ADDrr:  case ARM::ANDrr:
 966   case ARM::BICrr:  case ARM::CMNzrr: case ARM::CMPrr:  case ARM::EORrr:
 967   case ARM::ORRrr:  case ARM::RSBrr:  case ARM::RSCrr:  case ARM::SBCrr:
 968   case ARM::SUBSrr: case ARM::SUBrr:  case ARM::TEQrr:  case ARM::TSTrr:
 969     return false;
 970   }
 971 }
 972
 973 // A major complication is the fact that some of the saturating add/subtract
 974 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 975 // They are QADD, QDADD, QDSUB, and QSUB.
 976 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 977     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 978
 979   const TargetInstrDesc &TID = ARMInsts[Opcode];
 980   unsigned short NumDefs = TID.getNumDefs();
 981   bool isUnary = isUnaryDP(TID.TSFlags);
 982   const TargetOperandInfo *OpInfo = TID.OpInfo;
 983   unsigned &OpIdx = NumOpsAdded;
 984
 985   OpIdx = 0;
 986
 987   // Disassemble register def if there is one.
 988   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 989     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 990                                                        decodeRd(insn))));
 991     ++OpIdx;
 992   }
 993
 994   // Now disassemble the src operands.
 995   if (OpIdx >= NumOps)
 996     return false;
 997
 998   // Special-case handling of BFC/BFI/SBFX/UBFX.
 999   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
1000     // A8.6.17 BFC & A8.6.18 BFI
1001     // Sanity check Rd.
1002     if (decodeRd(insn) == 15)
1003       return false;
1004     MI.addOperand(MCOperand::CreateReg(0));
1005     if (Opcode == ARM::BFI) {
1006       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1007                                                          decodeRm(insn))));
1008       ++OpIdx;
1009     }
1010     uint32_t mask = 0;
1011     if (!getBFCInvMask(insn, mask))
1012       return false;
1013
1014     MI.addOperand(MCOperand::CreateImm(mask));
1015     OpIdx += 2;
1016     return true;
1017   }
1018   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
1019     // Sanity check Rd and Rm.
1020     if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1021       return false;
1022     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1023                                                        decodeRm(insn))));
1024     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
1025     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
1026     OpIdx += 3;
1027     return true;
1028   }
1029
1030   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
1031                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
1032
1033   // BinaryDP has an Rn operand.
1034   if (!isUnary) {
1035     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1036            "Reg operand expected");
1037     MI.addOperand(MCOperand::CreateReg(
1038                     getRegisterEnum(B, ARM::GPRRegClassID,
1039                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
1040     ++OpIdx;
1041   }
1042
1043   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
1044   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1045     MI.addOperand(MCOperand::CreateReg(0));
1046     ++OpIdx;
1047   }
1048
1049   // Now disassemble operand 2.
1050   if (OpIdx >= NumOps)
1051     return false;
1052
1053   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1054     // We have a reg/reg form.
1055     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
1056     // routed here as well.
1057     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
1058     if (BadRegsDPFrm(Opcode, insn))
1059       return false;
1060     MI.addOperand(MCOperand::CreateReg(
1061                     getRegisterEnum(B, ARM::GPRRegClassID,
1062                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1063     ++OpIdx;
1064   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1065     // These two instructions don't allow d as 15.
1066     if (decodeRd(insn) == 15)
1067       return false;
1068     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1069     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1070     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1071     if (!B->tryAddingSymbolicOperand(Imm16, 4, MI))
1072       MI.addOperand(MCOperand::CreateImm(Imm16));
1073     ++OpIdx;
1074   } else {
1075     // We have a reg/imm form.
1076     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1077     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1078     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1079     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1080     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1081     unsigned Imm = insn & 0xFF;
1082     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1083     ++OpIdx;
1084   }
1085
1086   return true;
1087 }
1088
1089 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1090     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1091
1092   const TargetInstrDesc &TID = ARMInsts[Opcode];
1093   unsigned short NumDefs = TID.getNumDefs();
1094   bool isUnary = isUnaryDP(TID.TSFlags);
1095   const TargetOperandInfo *OpInfo = TID.OpInfo;
1096   unsigned &OpIdx = NumOpsAdded;
1097
1098   OpIdx = 0;
1099
1100   // Disassemble register def if there is one.
1101   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1102     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1103                                                        decodeRd(insn))));
1104     ++OpIdx;
1105   }
1106
1107   // Disassemble the src operands.
1108   if (OpIdx >= NumOps)
1109     return false;
1110
1111   // BinaryDP has an Rn operand.
1112   if (!isUnary) {
1113     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1114            "Reg operand expected");
1115     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1116                                                        decodeRn(insn))));
1117     ++OpIdx;
1118   }
1119
1120   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1121   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1122     MI.addOperand(MCOperand::CreateReg(0));
1123     ++OpIdx;
1124   }
1125
1126   // Disassemble operand 2, which consists of three components.
1127   if (OpIdx + 2 >= NumOps)
1128     return false;
1129
1130   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1131          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1132          (OpInfo[OpIdx+2].RegClass < 0) &&
1133          "Expect 3 reg operands");
1134
1135   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1136   unsigned Rs = slice(insn, 4, 4);
1137
1138   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1139                                                      decodeRm(insn))));
1140   if (Rs) {
1141     // If Inst{7} != 0, we should reject this insn as an invalid encoding.
1142     if (slice(insn, 7, 7))
1143       return false;
1144
1145     // A8.6.3 ADC (register-shifted register)
1146     // if d == 15 || n == 15 || m == 15 || s == 15 then UNPREDICTABLE;
1147     //
1148     // This also accounts for shift instructions (register) where, fortunately,
1149     // Inst{19-16} = 0b0000.
1150     // A8.6.89 LSL (register)
1151     // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
1152     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 ||
1153         decodeRm(insn) == 15 || decodeRs(insn) == 15)
1154       return false;
1155
1156     // Register-controlled shifts: [Rm, Rs, shift].
1157     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1158                                                        decodeRs(insn))));
1159     // Inst{6-5} encodes the shift opcode.
1160     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1161     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1162   } else {
1163     // Constant shifts: [Rm, reg0, shift_imm].
1164     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1165     // Inst{6-5} encodes the shift opcode.
1166     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1167     // Inst{11-7} encodes the imm5 shift amount.
1168     unsigned ShImm = slice(insn, 11, 7);
1169
1170     // A8.4.1.  Possible rrx or shift amount of 32...
1171     getImmShiftSE(ShOp, ShImm);
1172     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1173   }
1174   OpIdx += 3;
1175
1176   return true;
1177 }
1178
1179 static bool BadRegsLdStFrm(unsigned Opcode, uint32_t insn, bool Store, bool WBack,
1180                            bool Imm) {
1181   const StringRef Name = ARMInsts[Opcode].Name;
1182   unsigned Rt = decodeRd(insn);
1183   unsigned Rn = decodeRn(insn);
1184   unsigned Rm = decodeRm(insn);
1185   unsigned P  = getPBit(insn);
1186   unsigned W  = getWBit(insn);
1187
1188   if (Store) {
1189     // Only STR (immediate, register) allows PC as the source.
1190     if (Name.startswith("STRB") && Rt == 15) {
1191       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1192       return true;
1193     }
1194     if (WBack && (Rn == 15 || Rn == Rt)) {
1195       DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1196       return true;
1197     }
1198     if (!Imm && Rm == 15) {
1199       DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1200       return true;
1201     }
1202   } else {
1203     // Only LDR (immediate, register) allows PC as the destination.
1204     if (Name.startswith("LDRB") && Rt == 15) {
1205       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1206       return true;
1207     }
1208     if (Imm) {
1209       // Immediate
1210       if (Rn == 15) {
1211         // The literal form must be in offset mode; it's an encoding error
1212         // otherwise.
1213         if (!(P == 1 && W == 0)) {
1214           DEBUG(errs() << "Ld literal form with !(P == 1 && W == 0)\n");
1215           return true;
1216         }
1217         // LDRB (literal) does not allow PC as the destination.
1218         if (Opcode != ARM::LDRi12 && Rt == 15) {
1219           DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1220           return true;
1221         }
1222       } else {
1223         // Write back while Rn == Rt does not make sense.
1224         if (WBack && (Rn == Rt)) {
1225           DEBUG(errs() << "if wback && n == t then UNPREDICTABLE\n");
1226           return true;
1227         }
1228       }
1229     } else {
1230       // Register
1231       if (Rm == 15) {
1232         DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1233         return true;
1234       }
1235       if (WBack && (Rn == 15 || Rn == Rt)) {
1236         DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1237         return true;
1238       }
1239     }
1240   }
1241   return false;
1242 }
1243
1244 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1245     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1246
1247   const TargetInstrDesc &TID = ARMInsts[Opcode];
1248   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1249   const TargetOperandInfo *OpInfo = TID.OpInfo;
1250   if (!OpInfo) return false;
1251
1252   unsigned &OpIdx = NumOpsAdded;
1253
1254   OpIdx = 0;
1255
1256   assert(((!isStore && TID.getNumDefs() > 0) ||
1257           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1258          && "Invalid arguments");
1259
1260   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1261   if (isPrePost && isStore) {
1262     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1263            "Reg operand expected");
1264     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1265                                                        decodeRn(insn))));
1266     ++OpIdx;
1267   }
1268
1269   // Disassemble the dst/src operand.
1270   if (OpIdx >= NumOps)
1271     return false;
1272
1273   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1274          "Reg operand expected");
1275   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1276                                                      decodeRd(insn))));
1277   ++OpIdx;
1278
1279   // After dst of a pre- and post-indexed load is the address base writeback.
1280   if (isPrePost && !isStore) {
1281     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1282            "Reg operand expected");
1283     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1284                                                        decodeRn(insn))));
1285     ++OpIdx;
1286   }
1287
1288   // Disassemble the base operand.
1289   if (OpIdx >= NumOps)
1290     return false;
1291
1292   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1293          "Reg operand expected");
1294   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1295          && "Index mode or tied_to operand expected");
1296   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1297                                                      decodeRn(insn))));
1298   ++OpIdx;
1299
1300   // For reg/reg form, base reg is followed by +/- reg shop imm.
1301   // For immediate form, it is followed by +/- imm12.
1302   // See also ARMAddressingModes.h (Addressing Mode #2).
1303   if (OpIdx + 1 >= NumOps)
1304     return false;
1305
1306   if (BadRegsLdStFrm(Opcode, insn, isStore, isPrePost, getIBit(insn)==0))
1307     return false;
1308
1309   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1310   unsigned IndexMode =
1311                (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1312   if (getIBit(insn) == 0) {
1313     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1314     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1315     // been populated.
1316     if (isPrePost) {
1317       MI.addOperand(MCOperand::CreateReg(0));
1318       OpIdx += 1;
1319     }
1320
1321     unsigned Imm12 = slice(insn, 11, 0);
1322     if (Opcode == ARM::LDRBi12 || Opcode == ARM::LDRi12 ||
1323         Opcode == ARM::STRBi12 || Opcode == ARM::STRi12) {
1324       // Disassemble the 12-bit immediate offset, which is the second operand in
1325       // $addrmode_imm12 => (ops GPR:$base, i32imm:$offsimm).
1326       int Offset = AddrOpcode == ARM_AM::add ? 1 * Imm12 : -1 * Imm12;
1327       MI.addOperand(MCOperand::CreateImm(Offset));
1328     } else {
1329       // Disassemble the 12-bit immediate offset, which is the second operand in
1330       // $am2offset => (ops GPR, i32imm).
1331       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift,
1332                                           IndexMode);
1333       MI.addOperand(MCOperand::CreateImm(Offset));
1334     }
1335     OpIdx += 1;
1336   } else {
1337     // If Inst{25} = 1 and Inst{4} != 0, we should reject this as invalid.
1338     if (slice(insn,4,4) == 1)
1339       return false;
1340
1341     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1342     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1343                                                        decodeRm(insn))));
1344     // Inst{6-5} encodes the shift opcode.
1345     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1346     // Inst{11-7} encodes the imm5 shift amount.
1347     unsigned ShImm = slice(insn, 11, 7);
1348
1349     // A8.4.1.  Possible rrx or shift amount of 32...
1350     getImmShiftSE(ShOp, ShImm);
1351     MI.addOperand(MCOperand::CreateImm(
1352                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp, IndexMode)));
1353     OpIdx += 2;
1354   }
1355
1356   return true;
1357 }
1358
1359 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1360     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1361   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1362 }
1363
1364 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1365     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1366   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1367 }
1368
1369 static bool HasDualReg(unsigned Opcode) {
1370   switch (Opcode) {
1371   default:
1372     return false;
1373   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1374   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1375     return true;
1376   }
1377 }
1378
1379 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1380     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1381
1382   const TargetInstrDesc &TID = ARMInsts[Opcode];
1383   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1384   const TargetOperandInfo *OpInfo = TID.OpInfo;
1385   if (!OpInfo) return false;
1386
1387   unsigned &OpIdx = NumOpsAdded;
1388
1389   OpIdx = 0;
1390
1391   assert(((!isStore && TID.getNumDefs() > 0) ||
1392           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1393          && "Invalid arguments");
1394
1395   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1396   if (isPrePost && isStore) {
1397     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1398            "Reg operand expected");
1399     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1400                                                        decodeRn(insn))));
1401     ++OpIdx;
1402   }
1403
1404   // Disassemble the dst/src operand.
1405   if (OpIdx >= NumOps)
1406     return false;
1407
1408   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1409          "Reg operand expected");
1410   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1411                                                      decodeRd(insn))));
1412   ++OpIdx;
1413
1414   // Fill in LDRD and STRD's second operand Rt operand.
1415   if (HasDualReg(Opcode)) {
1416     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1417                                                        decodeRd(insn) + 1)));
1418     ++OpIdx;
1419   }
1420
1421   // After dst of a pre- and post-indexed load is the address base writeback.
1422   if (isPrePost && !isStore) {
1423     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1424            "Reg operand expected");
1425     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1426                                                        decodeRn(insn))));
1427     ++OpIdx;
1428   }
1429
1430   // Disassemble the base operand.
1431   if (OpIdx >= NumOps)
1432     return false;
1433
1434   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1435          "Reg operand expected");
1436   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1437          && "Offset mode or tied_to operand expected");
1438   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1439                                                      decodeRn(insn))));
1440   ++OpIdx;
1441
1442   // For reg/reg form, base reg is followed by +/- reg.
1443   // For immediate form, it is followed by +/- imm8.
1444   // See also ARMAddressingModes.h (Addressing Mode #3).
1445   if (OpIdx + 1 >= NumOps)
1446     return false;
1447
1448   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1449          (OpInfo[OpIdx+1].RegClass < 0) &&
1450          "Expect 1 reg operand followed by 1 imm operand");
1451
1452   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1453   unsigned IndexMode =
1454                   (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1455   if (getAM3IBit(insn) == 1) {
1456     MI.addOperand(MCOperand::CreateReg(0));
1457
1458     // Disassemble the 8-bit immediate offset.
1459     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1460     unsigned Imm4L = insn & 0xF;
1461     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L,
1462                                         IndexMode);
1463     MI.addOperand(MCOperand::CreateImm(Offset));
1464   } else {
1465     // Disassemble the offset reg (Rm).
1466     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1467                                                        decodeRm(insn))));
1468     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0, IndexMode);
1469     MI.addOperand(MCOperand::CreateImm(Offset));
1470   }
1471   OpIdx += 2;
1472
1473   return true;
1474 }
1475
1476 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1477     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1478   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1479                                 B);
1480 }
1481
1482 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1483     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1484   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1485 }
1486
1487 // The algorithm for disassembly of LdStMulFrm is different from others because
1488 // it explicitly populates the two predicate operands after the base register.
1489 // After that, we need to populate the reglist with each affected register
1490 // encoded as an MCOperand.
1491 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1492     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1493
1494   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1495   NumOpsAdded = 0;
1496
1497   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1498
1499   // Writeback to base, if necessary.
1500   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1501       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1502       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1503       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1504     MI.addOperand(MCOperand::CreateReg(Base));
1505     ++NumOpsAdded;
1506   }
1507
1508   // Add the base register operand.
1509   MI.addOperand(MCOperand::CreateReg(Base));
1510
1511   // Handling the two predicate operands before the reglist.
1512   int64_t CondVal = getCondField(insn);
1513   if (CondVal == 0xF)
1514     return false;
1515   MI.addOperand(MCOperand::CreateImm(CondVal));
1516   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1517
1518   NumOpsAdded += 3;
1519
1520   // Fill the variadic part of reglist.
1521   unsigned RegListBits = insn & ((1 << 16) - 1);
1522   for (unsigned i = 0; i < 16; ++i) {
1523     if ((RegListBits >> i) & 1) {
1524       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1525                                                          i)));
1526       ++NumOpsAdded;
1527     }
1528   }
1529
1530   return true;
1531 }
1532
1533 // LDREX, LDREXB, LDREXH: Rd Rn
1534 // LDREXD:                Rd Rd+1 Rn
1535 // STREX, STREXB, STREXH: Rd Rm Rn
1536 // STREXD:                Rd Rm Rm+1 Rn
1537 //
1538 // SWP, SWPB:             Rd Rm Rn
1539 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1540     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1541
1542   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1543   if (!OpInfo) return false;
1544
1545   unsigned &OpIdx = NumOpsAdded;
1546
1547   OpIdx = 0;
1548
1549   assert(NumOps >= 2
1550          && OpInfo[0].RegClass == ARM::GPRRegClassID
1551          && OpInfo[1].RegClass == ARM::GPRRegClassID
1552          && "Expect 2 reg operands");
1553
1554   bool isStore = slice(insn, 20, 20) == 0;
1555   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1556
1557   // Add the destination operand.
1558   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1559                                                      decodeRd(insn))));
1560   ++OpIdx;
1561
1562   // Store register Exclusive needs a source operand.
1563   if (isStore) {
1564     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1565                                                        decodeRm(insn))));
1566     ++OpIdx;
1567
1568     if (isDW) {
1569       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1570                                                          decodeRm(insn)+1)));
1571       ++OpIdx;
1572     }
1573   } else if (isDW) {
1574     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1575                                                        decodeRd(insn)+1)));
1576     ++OpIdx;
1577   }
1578
1579   // Finally add the pointer operand.
1580   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1581                                                      decodeRn(insn))));
1582   ++OpIdx;
1583
1584   return true;
1585 }
1586
1587 // Misc. Arithmetic Instructions.
1588 // CLZ: Rd Rm
1589 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1590 // RBIT, REV, REV16, REVSH: Rd Rm
1591 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1592     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1593
1594   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1595   unsigned &OpIdx = NumOpsAdded;
1596
1597   OpIdx = 0;
1598
1599   assert(NumOps >= 2
1600          && OpInfo[0].RegClass == ARM::GPRRegClassID
1601          && OpInfo[1].RegClass == ARM::GPRRegClassID
1602          && "Expect 2 reg operands");
1603
1604   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1605
1606   // Sanity check the registers, which should not be 15.
1607   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1608     return false;
1609   if (ThreeReg && decodeRn(insn) == 15)
1610     return false;
1611
1612   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1613                                                      decodeRd(insn))));
1614   ++OpIdx;
1615
1616   if (ThreeReg) {
1617     assert(NumOps >= 4 && "Expect >= 4 operands");
1618     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1619                                                        decodeRn(insn))));
1620     ++OpIdx;
1621   }
1622
1623   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1624                                                      decodeRm(insn))));
1625   ++OpIdx;
1626
1627   // If there is still an operand info left which is an immediate operand, add
1628   // an additional imm5 LSL/ASR operand.
1629   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1630       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1631     // Extract the 5-bit immediate field Inst{11-7}.
1632     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1633     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1634     if (Opcode == ARM::PKHBT)
1635       Opc = ARM_AM::lsl;
1636     else if (Opcode == ARM::PKHTB)
1637       Opc = ARM_AM::asr;
1638     getImmShiftSE(Opc, ShiftAmt);
1639     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1640     ++OpIdx;
1641   }
1642
1643   return true;
1644 }
1645
1646 /// DisassembleSatFrm - Disassemble saturate instructions:
1647 /// SSAT, SSAT16, USAT, and USAT16.
1648 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1649     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1650
1651   // A8.6.183 SSAT
1652   // if d == 15 || n == 15 then UNPREDICTABLE;
1653   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1654     return false;
1655
1656   const TargetInstrDesc &TID = ARMInsts[Opcode];
1657   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1658
1659   // Disassemble register def.
1660   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1661                                                      decodeRd(insn))));
1662
1663   unsigned Pos = slice(insn, 20, 16);
1664   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1665     Pos += 1;
1666   MI.addOperand(MCOperand::CreateImm(Pos));
1667
1668   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1669                                                      decodeRm(insn))));
1670
1671   if (NumOpsAdded == 4) {
1672     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1673     // Inst{11-7} encodes the imm5 shift amount.
1674     unsigned ShAmt = slice(insn, 11, 7);
1675     if (ShAmt == 0) {
1676       // A8.6.183.  Possible ASR shift amount of 32...
1677       if (Opc == ARM_AM::asr)
1678         ShAmt = 32;
1679       else
1680         Opc = ARM_AM::no_shift;
1681     }
1682     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1683   }
1684   return true;
1685 }
1686
1687 // Extend instructions.
1688 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1689 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1690 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1691 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1692     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1693
1694   // A8.6.220 SXTAB
1695   // if d == 15 || m == 15 then UNPREDICTABLE;
1696   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1697     return false;
1698
1699   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1700   unsigned &OpIdx = NumOpsAdded;
1701
1702   OpIdx = 0;
1703
1704   assert(NumOps >= 2
1705          && OpInfo[0].RegClass == ARM::GPRRegClassID
1706          && OpInfo[1].RegClass == ARM::GPRRegClassID
1707          && "Expect 2 reg operands");
1708
1709   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1710
1711   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1712                                                      decodeRd(insn))));
1713   ++OpIdx;
1714
1715   if (ThreeReg) {
1716     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1717                                                        decodeRn(insn))));
1718     ++OpIdx;
1719   }
1720
1721   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1722                                                      decodeRm(insn))));
1723   ++OpIdx;
1724
1725   // If there is still an operand info left which is an immediate operand, add
1726   // an additional rotate immediate operand.
1727   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1728       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1729     // Extract the 2-bit rotate field Inst{11-10}.
1730     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1731     // Rotation by 8, 16, or 24 bits.
1732     MI.addOperand(MCOperand::CreateImm(rot << 3));
1733     ++OpIdx;
1734   }
1735
1736   return true;
1737 }
1738
1739 /////////////////////////////////////
1740 //                                 //
1741 //    Utility Functions For VFP    //
1742 //                                 //
1743 /////////////////////////////////////
1744
1745 // Extract/Decode Dd/Sd:
1746 //
1747 // SP => d = UInt(Vd:D)
1748 // DP => d = UInt(D:Vd)
1749 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1750   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1751                  : (decodeRd(insn) | getDBit(insn) << 4);
1752 }
1753
1754 // Extract/Decode Dn/Sn:
1755 //
1756 // SP => n = UInt(Vn:N)
1757 // DP => n = UInt(N:Vn)
1758 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1759   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1760                  : (decodeRn(insn) | getNBit(insn) << 4);
1761 }
1762
1763 // Extract/Decode Dm/Sm:
1764 //
1765 // SP => m = UInt(Vm:M)
1766 // DP => m = UInt(M:Vm)
1767 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1768   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1769                  : (decodeRm(insn) | getMBit(insn) << 4);
1770 }
1771
1772 // A7.5.1
1773 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1774   assert(N == 32 || N == 64);
1775
1776   uint64_t Result;
1777   unsigned bit6 = slice(byte, 6, 6);
1778   if (N == 32) {
1779     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1780     if (bit6)
1781       Result |= 0x1f << 25;
1782     else
1783       Result |= 0x1 << 30;
1784   } else {
1785     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1786              (uint64_t)slice(byte, 5, 0) << 48;
1787     if (bit6)
1788       Result |= 0xffULL << 54;
1789     else
1790       Result |= 0x1ULL << 62;
1791   }
1792   return APInt(N, Result);
1793 }
1794
1795 // VFP Unary Format Instructions:
1796 //
1797 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1798 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1799 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1800 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1801     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1802
1803   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1804
1805   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1806   unsigned &OpIdx = NumOpsAdded;
1807
1808   OpIdx = 0;
1809
1810   unsigned RegClass = OpInfo[OpIdx].RegClass;
1811   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1812          "Reg operand expected");
1813   bool isSP = (RegClass == ARM::SPRRegClassID);
1814
1815   MI.addOperand(MCOperand::CreateReg(
1816                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1817   ++OpIdx;
1818
1819   // Early return for compare with zero instructions.
1820   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1821       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1822     return true;
1823
1824   RegClass = OpInfo[OpIdx].RegClass;
1825   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1826          "Reg operand expected");
1827   isSP = (RegClass == ARM::SPRRegClassID);
1828
1829   MI.addOperand(MCOperand::CreateReg(
1830                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1831   ++OpIdx;
1832
1833   return true;
1834 }
1835
1836 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1837 // Some of them have operand constraints which tie the first operand in the
1838 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1839 // tied_to operand is simply skipped.
1840 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1841     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1842
1843   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1844
1845   const TargetInstrDesc &TID = ARMInsts[Opcode];
1846   const TargetOperandInfo *OpInfo = TID.OpInfo;
1847   unsigned &OpIdx = NumOpsAdded;
1848
1849   OpIdx = 0;
1850
1851   unsigned RegClass = OpInfo[OpIdx].RegClass;
1852   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1853          "Reg operand expected");
1854   bool isSP = (RegClass == ARM::SPRRegClassID);
1855
1856   MI.addOperand(MCOperand::CreateReg(
1857                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1858   ++OpIdx;
1859
1860   // Skip tied_to operand constraint.
1861   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1862     assert(NumOps >= 4 && "Expect >=4 operands");
1863     MI.addOperand(MCOperand::CreateReg(0));
1864     ++OpIdx;
1865   }
1866
1867   MI.addOperand(MCOperand::CreateReg(
1868                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1869   ++OpIdx;
1870
1871   MI.addOperand(MCOperand::CreateReg(
1872                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1873   ++OpIdx;
1874
1875   return true;
1876 }
1877
1878 // A8.6.295 vcvt (floating-point <-> integer)
1879 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1880 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1881 //
1882 // A8.6.297 vcvt (floating-point and fixed-point)
1883 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1884 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1885     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1886
1887   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1888
1889   const TargetInstrDesc &TID = ARMInsts[Opcode];
1890   const TargetOperandInfo *OpInfo = TID.OpInfo;
1891   if (!OpInfo) return false;
1892
1893   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1894   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1895   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1896
1897   if (fixed_point) {
1898     // A8.6.297
1899     assert(NumOps >= 3 && "Expect >= 3 operands");
1900     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1901     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1902     MI.addOperand(MCOperand::CreateReg(
1903                     getRegisterEnum(B, RegClassID,
1904                                     decodeVFPRd(insn, SP))));
1905
1906     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1907            "Tied to operand expected");
1908     MI.addOperand(MI.getOperand(0));
1909
1910     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1911            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1912     MI.addOperand(MCOperand::CreateImm(fbits));
1913
1914     NumOpsAdded = 3;
1915   } else {
1916     // A8.6.295
1917     // The Rd (destination) and Rm (source) bits have different interpretations
1918     // depending on their single-precisonness.
1919     unsigned d, m;
1920     if (slice(insn, 18, 18) == 1) { // to_integer operation
1921       d = decodeVFPRd(insn, true /* Is Single Precision */);
1922       MI.addOperand(MCOperand::CreateReg(
1923                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1924       m = decodeVFPRm(insn, SP);
1925       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1926     } else {
1927       d = decodeVFPRd(insn, SP);
1928       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1929       m = decodeVFPRm(insn, true /* Is Single Precision */);
1930       MI.addOperand(MCOperand::CreateReg(
1931                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1932     }
1933     NumOpsAdded = 2;
1934   }
1935
1936   return true;
1937 }
1938
1939 // VMOVRS - A8.6.330
1940 // Rt => Rd; Sn => UInt(Vn:N)
1941 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1942     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1943
1944   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1945
1946   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1947                                                      decodeRd(insn))));
1948   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1949                                                      decodeVFPRn(insn, true))));
1950   NumOpsAdded = 2;
1951   return true;
1952 }
1953
1954 // VMOVRRD - A8.6.332
1955 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1956 //
1957 // VMOVRRS - A8.6.331
1958 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1959 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1960     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1961
1962   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1963
1964   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1965   unsigned &OpIdx = NumOpsAdded;
1966
1967   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1968                                                      decodeRd(insn))));
1969   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1970                                                      decodeRn(insn))));
1971   OpIdx = 2;
1972
1973   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1974     unsigned Sm = decodeVFPRm(insn, true);
1975     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1976                                                        Sm)));
1977     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1978                                                        Sm+1)));
1979     OpIdx += 2;
1980   } else {
1981     MI.addOperand(MCOperand::CreateReg(
1982                     getRegisterEnum(B, ARM::DPRRegClassID,
1983                                     decodeVFPRm(insn, false))));
1984     ++OpIdx;
1985   }
1986   return true;
1987 }
1988
1989 // VMOVSR - A8.6.330
1990 // Rt => Rd; Sn => UInt(Vn:N)
1991 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1992     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1993
1994   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1995
1996   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1997                                                      decodeVFPRn(insn, true))));
1998   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1999                                                      decodeRd(insn))));
2000   NumOpsAdded = 2;
2001   return true;
2002 }
2003
2004 // VMOVDRR - A8.6.332
2005 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
2006 //
2007 // VMOVRRS - A8.6.331
2008 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
2009 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
2010     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2011
2012   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
2013
2014   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2015   unsigned &OpIdx = NumOpsAdded;
2016
2017   OpIdx = 0;
2018
2019   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
2020     unsigned Sm = decodeVFPRm(insn, true);
2021     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2022                                                        Sm)));
2023     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2024                                                        Sm+1)));
2025     OpIdx += 2;
2026   } else {
2027     MI.addOperand(MCOperand::CreateReg(
2028                     getRegisterEnum(B, ARM::DPRRegClassID,
2029                                     decodeVFPRm(insn, false))));
2030     ++OpIdx;
2031   }
2032
2033   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2034                                                      decodeRd(insn))));
2035   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2036                                                      decodeRn(insn))));
2037   OpIdx += 2;
2038   return true;
2039 }
2040
2041 // VFP Load/Store Instructions.
2042 // VLDRD, VLDRS, VSTRD, VSTRS
2043 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2044     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2045
2046   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
2047
2048   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
2049   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2050
2051   // Extract Dd/Sd for operand 0.
2052   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2053
2054   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
2055
2056   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2057   MI.addOperand(MCOperand::CreateReg(Base));
2058
2059   // Next comes the AM5 Opcode.
2060   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2061   unsigned char Imm8 = insn & 0xFF;
2062   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
2063
2064   NumOpsAdded = 3;
2065
2066   return true;
2067 }
2068
2069 // VFP Load/Store Multiple Instructions.
2070 // We have an optional write back reg, the base, and two predicate operands.
2071 // It is then followed by a reglist of either DPR(s) or SPR(s).
2072 //
2073 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
2074 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2075     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2076
2077   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
2078
2079   unsigned &OpIdx = NumOpsAdded;
2080
2081   OpIdx = 0;
2082
2083   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2084
2085   // Writeback to base, if necessary.
2086   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
2087       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
2088       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
2089       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
2090     MI.addOperand(MCOperand::CreateReg(Base));
2091     ++OpIdx;
2092   }
2093
2094   MI.addOperand(MCOperand::CreateReg(Base));
2095
2096   // Handling the two predicate operands before the reglist.
2097   int64_t CondVal = getCondField(insn);
2098   if (CondVal == 0xF)
2099     return false;
2100   MI.addOperand(MCOperand::CreateImm(CondVal));
2101   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
2102
2103   OpIdx += 3;
2104
2105   bool isSPVFP = (Opcode == ARM::VLDMSIA     ||
2106                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
2107                   Opcode == ARM::VSTMSIA     ||
2108                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
2109   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2110
2111   // Extract Dd/Sd.
2112   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2113
2114   // Fill the variadic part of reglist.
2115   unsigned char Imm8 = insn & 0xFF;
2116   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
2117
2118   // Apply some sanity checks before proceeding.
2119   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
2120     return false;
2121
2122   for (unsigned i = 0; i < Regs; ++i) {
2123     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
2124                                                        RegD + i)));
2125     ++OpIdx;
2126   }
2127
2128   return true;
2129 }
2130
2131 // Misc. VFP Instructions.
2132 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
2133 // FCONSTD (DPR and a VFPf64Imm operand)
2134 // FCONSTS (SPR and a VFPf32Imm operand)
2135 // VMRS/VMSR (GPR operand)
2136 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2137     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2138
2139   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2140   unsigned &OpIdx = NumOpsAdded;
2141
2142   OpIdx = 0;
2143
2144   if (Opcode == ARM::FMSTAT)
2145     return true;
2146
2147   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
2148
2149   unsigned RegEnum = 0;
2150   switch (OpInfo[0].RegClass) {
2151   case ARM::DPRRegClassID:
2152     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
2153     break;
2154   case ARM::SPRRegClassID:
2155     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
2156     break;
2157   case ARM::GPRRegClassID:
2158     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
2159     break;
2160   default:
2161     assert(0 && "Invalid reg class id");
2162     return false;
2163   }
2164
2165   MI.addOperand(MCOperand::CreateReg(RegEnum));
2166   ++OpIdx;
2167
2168   // Extract/decode the f64/f32 immediate.
2169   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2170         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2171     // The asm syntax specifies the floating point value, not the 8-bit literal.
2172     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
2173                              Opcode == ARM::FCONSTD ? 64 : 32);
2174     APFloat immFP = APFloat(immRaw, true);
2175     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
2176       immFP.convertToFloat();
2177     MI.addOperand(MCOperand::CreateFPImm(imm));
2178
2179     ++OpIdx;
2180   }
2181
2182   return true;
2183 }
2184
2185 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
2186 #include "ThumbDisassemblerCore.h"
2187
2188 /////////////////////////////////////////////////////
2189 //                                                 //
2190 //     Utility Functions For ARM Advanced SIMD     //
2191 //                                                 //
2192 /////////////////////////////////////////////////////
2193
2194 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2195 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2196
2197 // A7.3 Register encoding
2198
2199 // Extract/Decode NEON D/Vd:
2200 //
2201 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2202 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2203 // handling it in the getRegisterEnum() utility function.
2204 // D = Inst{22}, Vd = Inst{15-12}
2205 static unsigned decodeNEONRd(uint32_t insn) {
2206   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2207     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2208 }
2209
2210 // Extract/Decode NEON N/Vn:
2211 //
2212 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2213 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2214 // handling it in the getRegisterEnum() utility function.
2215 // N = Inst{7}, Vn = Inst{19-16}
2216 static unsigned decodeNEONRn(uint32_t insn) {
2217   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2218     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2219 }
2220
2221 // Extract/Decode NEON M/Vm:
2222 //
2223 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2224 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2225 // handling it in the getRegisterEnum() utility function.
2226 // M = Inst{5}, Vm = Inst{3-0}
2227 static unsigned decodeNEONRm(uint32_t insn) {
2228   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2229     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2230 }
2231
2232 namespace {
2233 enum ElemSize {
2234   ESizeNA = 0,
2235   ESize8 = 8,
2236   ESize16 = 16,
2237   ESize32 = 32,
2238   ESize64 = 64
2239 };
2240 } // End of unnamed namespace
2241
2242 // size        field -> Inst{11-10}
2243 // index_align field -> Inst{7-4}
2244 //
2245 // The Lane Index interpretation depends on the Data Size:
2246 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2247 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2248 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2249 //
2250 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2251 static unsigned decodeLaneIndex(uint32_t insn) {
2252   unsigned size = insn >> 10 & 3;
2253   assert((size == 0 || size == 1 || size == 2) &&
2254          "Encoding error: size should be either 0, 1, or 2");
2255
2256   unsigned index_align = insn >> 4 & 0xF;
2257   return (index_align >> 1) >> size;
2258 }
2259
2260 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2261 // op = Inst{5}, cmode = Inst{11-8}
2262 // i = Inst{24} (ARM architecture)
2263 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2264 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2265 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2266   unsigned char op = (insn >> 5) & 1;
2267   unsigned char cmode = (insn >> 8) & 0xF;
2268   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2269                        ((insn >> 16) & 7) << 4 |
2270                        (insn & 0xF);
2271   return (op << 12) | (cmode << 8) | Imm8;
2272 }
2273
2274 // A8.6.339 VMUL, VMULL (by scalar)
2275 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2276 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2277 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2278   switch (esize) {
2279   case ESize16:
2280     return insn & 7;
2281   case ESize32:
2282     return insn & 0xF;
2283   default:
2284     assert(0 && "Unreachable code!");
2285     return 0;
2286   }
2287 }
2288
2289 // A8.6.339 VMUL, VMULL (by scalar)
2290 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2291 // ESize32 => index = Inst{5}   (M)       D0-D15
2292 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2293   switch (esize) {
2294   case ESize16:
2295     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2296   case ESize32:
2297     return (insn >> 5) & 1;
2298   default:
2299     assert(0 && "Unreachable code!");
2300     return 0;
2301   }
2302 }
2303
2304 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2305 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2306 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2307   return 64 - ((insn >> 16) & 0x3F);
2308 }
2309
2310 // A8.6.302 VDUP (scalar)
2311 // ESize8  => index = Inst{19-17}
2312 // ESize16 => index = Inst{19-18}
2313 // ESize32 => index = Inst{19}
2314 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2315   switch (esize) {
2316   case ESize8:
2317     return (insn >> 17) & 7;
2318   case ESize16:
2319     return (insn >> 18) & 3;
2320   case ESize32:
2321     return (insn >> 19) & 1;
2322   default:
2323     assert(0 && "Unspecified element size!");
2324     return 0;
2325   }
2326 }
2327
2328 // A8.6.328 VMOV (ARM core register to scalar)
2329 // A8.6.329 VMOV (scalar to ARM core register)
2330 // ESize8  => index = Inst{21:6-5}
2331 // ESize16 => index = Inst{21:6}
2332 // ESize32 => index = Inst{21}
2333 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2334   switch (esize) {
2335   case ESize8:
2336     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2337   case ESize16:
2338     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2339   case ESize32:
2340     return ((insn >> 21) & 1);
2341   default:
2342     assert(0 && "Unspecified element size!");
2343     return 0;
2344   }
2345 }
2346
2347 // Imm6 = Inst{21-16}, L = Inst{7}
2348 //
2349 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2350 // case L:imm6 of
2351 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2352 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2353 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2354 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2355 //
2356 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2357 // case L:imm6 of
2358 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2359 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2360 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2361 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2362 //
2363 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2364   ElemSize esize = ESizeNA;
2365   unsigned L = (insn >> 7) & 1;
2366   unsigned imm6 = (insn >> 16) & 0x3F;
2367   if (L == 0) {
2368     if (imm6 >> 3 == 1)
2369       esize = ESize8;
2370     else if (imm6 >> 4 == 1)
2371       esize = ESize16;
2372     else if (imm6 >> 5 == 1)
2373       esize = ESize32;
2374     else
2375       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2376   } else
2377     esize = ESize64;
2378
2379   if (LeftShift)
2380     return esize == ESize64 ? imm6 : (imm6 - esize);
2381   else
2382     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2383 }
2384
2385 // A8.6.305 VEXT
2386 // Imm4 = Inst{11-8}
2387 static unsigned decodeN3VImm(uint32_t insn) {
2388   return (insn >> 8) & 0xF;
2389 }
2390
2391 // VLD*
2392 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2393 // VLD*LN*
2394 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2395 // VST*
2396 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2397 // VST*LN*
2398 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2399 //
2400 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2401 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2402     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2403     unsigned alignment, BO B) {
2404
2405   const TargetInstrDesc &TID = ARMInsts[Opcode];
2406   const TargetOperandInfo *OpInfo = TID.OpInfo;
2407
2408   // At least one DPR register plus addressing mode #6.
2409   assert(NumOps >= 3 && "Expect >= 3 operands");
2410
2411   unsigned &OpIdx = NumOpsAdded;
2412
2413   OpIdx = 0;
2414
2415   // We have homogeneous NEON registers for Load/Store.
2416   unsigned RegClass = 0;
2417
2418   // Double-spaced registers have increments of 2.
2419   unsigned Inc = DblSpaced ? 2 : 1;
2420
2421   unsigned Rn = decodeRn(insn);
2422   unsigned Rm = decodeRm(insn);
2423   unsigned Rd = decodeNEONRd(insn);
2424
2425   // A7.7.1 Advanced SIMD addressing mode.
2426   bool WB = Rm != 15;
2427
2428   // LLVM Addressing Mode #6.
2429   unsigned RmEnum = 0;
2430   if (WB && Rm != 13)
2431     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2432
2433   if (Store) {
2434     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2435     // then possible lane index.
2436     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2437            "Reg operand expected");
2438
2439     if (WB) {
2440       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2441                                                          Rn)));
2442       ++OpIdx;
2443     }
2444
2445     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2446            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2447     // addrmode6 := (ops GPR:$addr, i32imm)
2448     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2449                                                        Rn)));
2450     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2451     OpIdx += 2;
2452
2453     if (WB) {
2454       MI.addOperand(MCOperand::CreateReg(RmEnum));
2455       ++OpIdx;
2456     }
2457
2458     assert(OpIdx < NumOps &&
2459            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2460             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2461            "Reg operand expected");
2462
2463     RegClass = OpInfo[OpIdx].RegClass;
2464     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2465       MI.addOperand(MCOperand::CreateReg(
2466                       getRegisterEnum(B, RegClass, Rd)));
2467       Rd += Inc;
2468       ++OpIdx;
2469     }
2470
2471     // Handle possible lane index.
2472     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2473         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2474       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2475       ++OpIdx;
2476     }
2477
2478   } else {
2479     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2480     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2481     RegClass = OpInfo[0].RegClass;
2482
2483     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2484       MI.addOperand(MCOperand::CreateReg(
2485                       getRegisterEnum(B, RegClass, Rd)));
2486       Rd += Inc;
2487       ++OpIdx;
2488     }
2489
2490     if (WB) {
2491       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2492                                                          Rn)));
2493       ++OpIdx;
2494     }
2495
2496     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2497            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2498     // addrmode6 := (ops GPR:$addr, i32imm)
2499     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2500                                                        Rn)));
2501     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2502     OpIdx += 2;
2503
2504     if (WB) {
2505       MI.addOperand(MCOperand::CreateReg(RmEnum));
2506       ++OpIdx;
2507     }
2508
2509     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2510       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2511              "Tied to operand expected");
2512       MI.addOperand(MCOperand::CreateReg(0));
2513       ++OpIdx;
2514     }
2515
2516     // Handle possible lane index.
2517     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2518         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2519       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2520       ++OpIdx;
2521     }
2522   }
2523
2524   // Accessing registers past the end of the NEON register file is not
2525   // defined.
2526   if (Rd > 32)
2527     return false;
2528
2529   return true;
2530 }
2531
2532 // A8.6.308, A8.6.311, A8.6.314, A8.6.317.
2533 static bool Align4OneLaneInst(unsigned elem, unsigned size,
2534     unsigned index_align, unsigned & alignment) {
2535   unsigned bits = 0;
2536   switch (elem) {
2537   default:
2538     return false;
2539   case 1:
2540     // A8.6.308
2541     if (size == 0)
2542       return slice(index_align, 0, 0) == 0;
2543     else if (size == 1) {
2544       bits = slice(index_align, 1, 0);
2545       if (bits != 0 && bits != 1)
2546         return false;
2547       if (bits == 1)
2548         alignment = 16;
2549       return true;
2550     } else if (size == 2) {
2551       bits = slice(index_align, 2, 0);
2552       if (bits != 0 && bits != 3)
2553         return false;
2554       if (bits == 3)
2555         alignment = 32;
2556       return true;;
2557     }
2558     return true;
2559   case 2:
2560     // A8.6.311
2561     if (size == 0) {
2562       if (slice(index_align, 0, 0) == 1)
2563         alignment = 16;
2564       return true;
2565     } if (size == 1) {
2566       if (slice(index_align, 0, 0) == 1)
2567         alignment = 32;
2568       return true;
2569     } else if (size == 2) {
2570       if (slice(index_align, 1, 1) != 0)
2571         return false;
2572       if (slice(index_align, 0, 0) == 1)
2573         alignment = 64;
2574       return true;;
2575     }
2576     return true;
2577   case 3:
2578     // A8.6.314
2579     if (size == 0) {
2580       if (slice(index_align, 0, 0) != 0)
2581         return false;
2582       return true;
2583     } if (size == 1) {
2584       if (slice(index_align, 0, 0) != 0)
2585         return false;
2586       return true;
2587       return true;
2588     } else if (size == 2) {
2589       if (slice(index_align, 1, 0) != 0)
2590         return false;
2591       return true;;
2592     }
2593     return true;
2594   case 4:
2595     // A8.6.317
2596     if (size == 0) {
2597       if (slice(index_align, 0, 0) == 1)
2598         alignment = 32;
2599       return true;
2600     } if (size == 1) {
2601       if (slice(index_align, 0, 0) == 1)
2602         alignment = 64;
2603       return true;
2604     } else if (size == 2) {
2605       bits = slice(index_align, 1, 0);
2606       if (bits == 3)
2607         return false;
2608       if (bits == 1)
2609         alignment = 64;
2610       else if (bits == 2)
2611         alignment = 128;
2612       return true;;
2613     }
2614     return true;
2615   }
2616 }
2617
2618 // A7.7
2619 // If L (Inst{21}) == 0, store instructions.
2620 // Find out about double-spaced-ness of the Opcode and pass it on to
2621 // DisassembleNLdSt0().
2622 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2623     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2624
2625   const StringRef Name = ARMInsts[Opcode].Name;
2626   bool DblSpaced = false;
2627   // 0 represents standard alignment, i.e., unaligned data access.
2628   unsigned alignment = 0;
2629
2630   unsigned elem = 0; // legal values: {1, 2, 3, 4}
2631   if (Name.startswith("VST1") || Name.startswith("VLD1"))
2632     elem = 1;
2633
2634   if (Name.startswith("VST2") || Name.startswith("VLD2"))
2635     elem = 2;
2636
2637   if (Name.startswith("VST3") || Name.startswith("VLD3"))
2638     elem = 3;
2639
2640   if (Name.startswith("VST4") || Name.startswith("VLD4"))
2641     elem = 4;
2642
2643   if (Name.find("LN") != std::string::npos) {
2644     // To one lane instructions.
2645     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2646
2647     // Utility function takes number of elements, size, and index_align.
2648     if (!Align4OneLaneInst(elem,
2649                            slice(insn, 11, 10),
2650                            slice(insn, 7, 4),
2651                            alignment))
2652       return false;
2653
2654     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2655     if (Name.endswith("16") || Name.endswith("16_UPD"))
2656       DblSpaced = slice(insn, 5, 5) == 1;
2657
2658     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2659     if (Name.endswith("32") || Name.endswith("32_UPD"))
2660       DblSpaced = slice(insn, 6, 6) == 1;
2661   } else if (Name.find("DUP") != std::string::npos) {
2662     // Single element (or structure) to all lanes.
2663     // Inst{9-8} encodes the number of element(s) in the structure, with:
2664     // 0b00 (VLD1DUP) (for this, a bit makes sense only for data size 16 and 32.
2665     // 0b01 (VLD2DUP)
2666     // 0b10 (VLD3DUP) (for this, a bit must be encoded as 0)
2667     // 0b11 (VLD4DUP)
2668     //
2669     // Inst{7-6} encodes the data size, with:
2670     // 0b00 => 8, 0b01 => 16, 0b10 => 32
2671     //
2672     // Inst{4} (the a bit) encodes the align action (0: standard alignment)
2673     unsigned elem = slice(insn, 9, 8) + 1;
2674     unsigned a = slice(insn, 4, 4);
2675     if (elem != 3) {
2676       // 0b11 is not a valid encoding for Inst{7-6}.
2677       if (slice(insn, 7, 6) == 3)
2678         return false;
2679       unsigned data_size = 8 << slice(insn, 7, 6);
2680       // For VLD1DUP, a bit makes sense only for data size of 16 and 32.
2681       if (a && data_size == 8)
2682         return false;
2683
2684       // Now we can calculate the alignment!
2685       if (a)
2686         alignment = elem * data_size;
2687     } else {
2688       if (a) {
2689         // A8.6.315 VLD3 (single 3-element structure to all lanes)
2690         // The a bit must be encoded as 0.
2691         return false;
2692       }
2693     }
2694   } else {
2695     // Multiple n-element structures with type encoded as Inst{11-8}.
2696     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2697
2698     // Inst{5-4} encodes alignment.
2699     unsigned align = slice(insn, 5, 4);
2700     switch (align) {
2701     default:
2702       break;
2703     case 1:
2704       alignment = 64; break;
2705     case 2:
2706       alignment = 128; break;
2707     case 3:
2708       alignment = 256; break;
2709     }
2710
2711     unsigned type = slice(insn, 11, 8);
2712     // Reject UNDEFINED instructions based on type and align.
2713     // Plus set DblSpaced flag where appropriate.
2714     switch (elem) {
2715     default:
2716       break;
2717     case 1:
2718       // n == 1
2719       // A8.6.307 & A8.6.391
2720       if ((type == 7  && slice(align, 1, 1) == 1) ||
2721           (type == 10 && align == 3) ||
2722           (type == 6  && slice(align, 1, 1) == 1))
2723         return false;
2724       break;
2725     case 2:
2726       // n == 2 && type == 0b1001 -> DblSpaced = true
2727       // A8.6.310 & A8.6.393
2728       if ((type == 8 || type == 9) && align == 3)
2729         return false;
2730       DblSpaced = (type == 9);
2731       break;
2732     case 3:
2733       // n == 3 && type == 0b0101 -> DblSpaced = true
2734       // A8.6.313 & A8.6.395
2735       if (slice(insn, 7, 6) == 3 || slice(align, 1, 1) == 1)
2736         return false;
2737       DblSpaced = (type == 5);
2738       break;
2739     case 4:
2740       // n == 4 && type == 0b0001 -> DblSpaced = true
2741       // A8.6.316 & A8.6.397
2742       if (slice(insn, 7, 6) == 3)
2743         return false;
2744       DblSpaced = (type == 1);
2745       break;
2746     }
2747   }
2748   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2749                            slice(insn, 21, 21) == 0, DblSpaced, alignment/8, B);
2750 }
2751
2752 // VMOV (immediate)
2753 //   Qd/Dd imm
2754 // VBIC (immediate)
2755 // VORR (immediate)
2756 //   Qd/Dd imm src(=Qd/Dd)
2757 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2758     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2759
2760   const TargetInstrDesc &TID = ARMInsts[Opcode];
2761   const TargetOperandInfo *OpInfo = TID.OpInfo;
2762
2763   assert(NumOps >= 2 &&
2764          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2765           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2766          (OpInfo[1].RegClass < 0) &&
2767          "Expect 1 reg operand followed by 1 imm operand");
2768
2769   // Qd/Dd = Inst{22:15-12} => NEON Rd
2770   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2771                                                      decodeNEONRd(insn))));
2772
2773   ElemSize esize = ESizeNA;
2774   switch (Opcode) {
2775   case ARM::VMOVv8i8:
2776   case ARM::VMOVv16i8:
2777     esize = ESize8;
2778     break;
2779   case ARM::VMOVv4i16:
2780   case ARM::VMOVv8i16:
2781   case ARM::VMVNv4i16:
2782   case ARM::VMVNv8i16:
2783   case ARM::VBICiv4i16:
2784   case ARM::VBICiv8i16:
2785   case ARM::VORRiv4i16:
2786   case ARM::VORRiv8i16:
2787     esize = ESize16;
2788     break;
2789   case ARM::VMOVv2i32:
2790   case ARM::VMOVv4i32:
2791   case ARM::VMVNv2i32:
2792   case ARM::VMVNv4i32:
2793   case ARM::VBICiv2i32:
2794   case ARM::VBICiv4i32:
2795   case ARM::VORRiv2i32:
2796   case ARM::VORRiv4i32:
2797     esize = ESize32;
2798     break;
2799   case ARM::VMOVv1i64:
2800   case ARM::VMOVv2i64:
2801     esize = ESize64;
2802     break;
2803   default:
2804     assert(0 && "Unexpected opcode!");
2805     return false;
2806   }
2807
2808   // One register and a modified immediate value.
2809   // Add the imm operand.
2810   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2811
2812   NumOpsAdded = 2;
2813
2814   // VBIC/VORRiv*i* variants have an extra $src = $Vd to be filled in.
2815   if (NumOps >= 3 &&
2816       (OpInfo[2].RegClass == ARM::DPRRegClassID ||
2817        OpInfo[2].RegClass == ARM::QPRRegClassID)) {
2818     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2819                                                      decodeNEONRd(insn))));
2820     NumOpsAdded += 1;
2821   }
2822
2823   return true;
2824 }
2825
2826 namespace {
2827 enum N2VFlag {
2828   N2V_None,
2829   N2V_VectorDupLane,
2830   N2V_VectorConvert_Between_Float_Fixed
2831 };
2832 } // End of unnamed namespace
2833
2834 // Vector Convert [between floating-point and fixed-point]
2835 //   Qd/Dd Qm/Dm [fbits]
2836 //
2837 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2838 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2839 //   Qd/Dd Dm index
2840 //
2841 // Vector Move Long:
2842 //   Qd Dm
2843 //
2844 // Vector Move Narrow:
2845 //   Dd Qm
2846 //
2847 // Others
2848 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2849     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2850
2851   const TargetInstrDesc &TID = ARMInsts[Opc];
2852   const TargetOperandInfo *OpInfo = TID.OpInfo;
2853
2854   assert(NumOps >= 2 &&
2855          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2856           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2857          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2858           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2859          "Expect >= 2 operands and first 2 as reg operands");
2860
2861   unsigned &OpIdx = NumOpsAdded;
2862
2863   OpIdx = 0;
2864
2865   ElemSize esize = ESizeNA;
2866   if (Flag == N2V_VectorDupLane) {
2867     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2868     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2869            "Unexpected Opcode");
2870     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2871        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2872                                                            : ESize32);
2873   }
2874
2875   // Qd/Dd = Inst{22:15-12} => NEON Rd
2876   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2877                                                      decodeNEONRd(insn))));
2878   ++OpIdx;
2879
2880   // VPADAL...
2881   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2882     // TIED_TO operand.
2883     MI.addOperand(MCOperand::CreateReg(0));
2884     ++OpIdx;
2885   }
2886
2887   // Dm = Inst{5:3-0} => NEON Rm
2888   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2889                                                      decodeNEONRm(insn))));
2890   ++OpIdx;
2891
2892   // VZIP and others have two TIED_TO reg operands.
2893   int Idx;
2894   while (OpIdx < NumOps &&
2895          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2896     // Add TIED_TO operand.
2897     MI.addOperand(MI.getOperand(Idx));
2898     ++OpIdx;
2899   }
2900
2901   // Add the imm operand, if required.
2902   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2903       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2904
2905     unsigned imm = 0xFFFFFFFF;
2906
2907     if (Flag == N2V_VectorDupLane)
2908       imm = decodeNVLaneDupIndex(insn, esize);
2909     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2910       imm = decodeVCVTFractionBits(insn);
2911
2912     assert(imm != 0xFFFFFFFF && "Internal error");
2913     MI.addOperand(MCOperand::CreateImm(imm));
2914     ++OpIdx;
2915   }
2916
2917   return true;
2918 }
2919
2920 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2921     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2922
2923   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2924                                 N2V_None, B);
2925 }
2926 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2927     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2928
2929   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2930                                 N2V_VectorConvert_Between_Float_Fixed, B);
2931 }
2932 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2933     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2934
2935   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2936                                 N2V_VectorDupLane, B);
2937 }
2938
2939 // Vector Shift [Accumulate] Instructions.
2940 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2941 //
2942 // Vector Shift Left Long (with maximum shift count) Instructions.
2943 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2944 //
2945 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2946     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2947
2948   const TargetInstrDesc &TID = ARMInsts[Opcode];
2949   const TargetOperandInfo *OpInfo = TID.OpInfo;
2950
2951   assert(NumOps >= 3 &&
2952          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2953           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2954          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2955           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2956          "Expect >= 3 operands and first 2 as reg operands");
2957
2958   unsigned &OpIdx = NumOpsAdded;
2959
2960   OpIdx = 0;
2961
2962   // Qd/Dd = Inst{22:15-12} => NEON Rd
2963   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2964                                                      decodeNEONRd(insn))));
2965   ++OpIdx;
2966
2967   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2968     // TIED_TO operand.
2969     MI.addOperand(MCOperand::CreateReg(0));
2970     ++OpIdx;
2971   }
2972
2973   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2974           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2975          "Reg operand expected");
2976
2977   // Qm/Dm = Inst{5:3-0} => NEON Rm
2978   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2979                                                      decodeNEONRm(insn))));
2980   ++OpIdx;
2981
2982   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2983
2984   // Add the imm operand.
2985
2986   // VSHLL has maximum shift count as the imm, inferred from its size.
2987   unsigned Imm;
2988   switch (Opcode) {
2989   default:
2990     Imm = decodeNVSAmt(insn, LeftShift);
2991     break;
2992   case ARM::VSHLLi8:
2993     Imm = 8;
2994     break;
2995   case ARM::VSHLLi16:
2996     Imm = 16;
2997     break;
2998   case ARM::VSHLLi32:
2999     Imm = 32;
3000     break;
3001   }
3002   MI.addOperand(MCOperand::CreateImm(Imm));
3003   ++OpIdx;
3004
3005   return true;
3006 }
3007
3008 // Left shift instructions.
3009 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
3010     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3011
3012   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
3013                                  B);
3014 }
3015 // Right shift instructions have different shift amount interpretation.
3016 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
3017     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3018
3019   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
3020                                  B);
3021 }
3022
3023 namespace {
3024 enum N3VFlag {
3025   N3V_None,
3026   N3V_VectorExtract,
3027   N3V_VectorShift,
3028   N3V_Multiply_By_Scalar
3029 };
3030 } // End of unnamed namespace
3031
3032 // NEON Three Register Instructions with Optional Immediate Operand
3033 //
3034 // Vector Extract Instructions.
3035 // Qd/Dd Qn/Dn Qm/Dm imm4
3036 //
3037 // Vector Shift (Register) Instructions.
3038 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
3039 //
3040 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
3041 // Qd/Dd Qn/Dn RestrictedDm index
3042 //
3043 // Others
3044 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
3045     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
3046
3047   const TargetInstrDesc &TID = ARMInsts[Opcode];
3048   const TargetOperandInfo *OpInfo = TID.OpInfo;
3049
3050   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
3051   assert(NumOps >= 3 &&
3052          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3053           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3054          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
3055           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
3056          "Expect >= 3 operands and first 2 as reg operands");
3057
3058   unsigned &OpIdx = NumOpsAdded;
3059
3060   OpIdx = 0;
3061
3062   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
3063   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
3064   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
3065   ElemSize esize = ESizeNA;
3066   if (Flag == N3V_Multiply_By_Scalar) {
3067     unsigned size = (insn >> 20) & 3;
3068     if (size == 1) esize = ESize16;
3069     if (size == 2) esize = ESize32;
3070     assert (esize == ESize16 || esize == ESize32);
3071   }
3072
3073   // Qd/Dd = Inst{22:15-12} => NEON Rd
3074   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3075                                                      decodeNEONRd(insn))));
3076   ++OpIdx;
3077
3078   // VABA, VABAL, VBSLd, VBSLq, ...
3079   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
3080     // TIED_TO operand.
3081     MI.addOperand(MCOperand::CreateReg(0));
3082     ++OpIdx;
3083   }
3084
3085   // Dn = Inst{7:19-16} => NEON Rn
3086   // or
3087   // Dm = Inst{5:3-0} => NEON Rm
3088   MI.addOperand(MCOperand::CreateReg(
3089                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3090                                   VdVnVm ? decodeNEONRn(insn)
3091                                          : decodeNEONRm(insn))));
3092   ++OpIdx;
3093
3094   // Special case handling for VMOVDneon and VMOVQ because they are marked as
3095   // N3RegFrm.
3096   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
3097     return true;
3098
3099   // Dm = Inst{5:3-0} => NEON Rm
3100   // or
3101   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
3102   // or
3103   // Dn = Inst{7:19-16} => NEON Rn
3104   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
3105                                         : decodeNEONRm(insn))
3106                       : decodeNEONRn(insn);
3107
3108   MI.addOperand(MCOperand::CreateReg(
3109                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
3110   ++OpIdx;
3111
3112   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
3113       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
3114     // Add the imm operand.
3115     unsigned Imm = 0;
3116     if (IsImm4)
3117       Imm = decodeN3VImm(insn);
3118     else if (IsDmRestricted)
3119       Imm = decodeRestrictedDmIndex(insn, esize);
3120     else {
3121       assert(0 && "Internal error: unreachable code!");
3122       return false;
3123     }
3124
3125     MI.addOperand(MCOperand::CreateImm(Imm));
3126     ++OpIdx;
3127   }
3128
3129   return true;
3130 }
3131
3132 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3133     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3134
3135   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3136                                   N3V_None, B);
3137 }
3138 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
3139     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3140
3141   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3142                                   N3V_VectorShift, B);
3143 }
3144 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
3145     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3146
3147   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3148                                   N3V_VectorExtract, B);
3149 }
3150 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
3151     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3152
3153   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3154                                   N3V_Multiply_By_Scalar, B);
3155 }
3156
3157 // Vector Table Lookup
3158 //
3159 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
3160 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
3161 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
3162 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
3163 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3164     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3165
3166   const TargetInstrDesc &TID = ARMInsts[Opcode];
3167   const TargetOperandInfo *OpInfo = TID.OpInfo;
3168   if (!OpInfo) return false;
3169
3170   assert(NumOps >= 3 &&
3171          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3172          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3173          OpInfo[2].RegClass == ARM::DPRRegClassID &&
3174          "Expect >= 3 operands and first 3 as reg operands");
3175
3176   unsigned &OpIdx = NumOpsAdded;
3177
3178   OpIdx = 0;
3179
3180   unsigned Rn = decodeNEONRn(insn);
3181
3182   // {Dn} encoded as len = 0b00
3183   // {Dn Dn+1} encoded as len = 0b01
3184   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
3185   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
3186   unsigned Len = slice(insn, 9, 8) + 1;
3187
3188   // Dd (the destination vector)
3189   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3190                                                      decodeNEONRd(insn))));
3191   ++OpIdx;
3192
3193   // Process tied_to operand constraint.
3194   int Idx;
3195   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
3196     MI.addOperand(MI.getOperand(Idx));
3197     ++OpIdx;
3198   }
3199
3200   // Do the <list> now.
3201   for (unsigned i = 0; i < Len; ++i) {
3202     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3203            "Reg operand expected");
3204     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3205                                                        Rn + i)));
3206     ++OpIdx;
3207   }
3208
3209   // Dm (the index vector)
3210   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3211          "Reg operand (index vector) expected");
3212   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3213                                                      decodeNEONRm(insn))));
3214   ++OpIdx;
3215
3216   return true;
3217 }
3218
3219 // Vector Get Lane (move scalar to ARM core register) Instructions.
3220 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
3221 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3222     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3223
3224   const TargetInstrDesc &TID = ARMInsts[Opcode];
3225   const TargetOperandInfo *OpInfo = TID.OpInfo;
3226   if (!OpInfo) return false;
3227
3228   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
3229          OpInfo[0].RegClass == ARM::GPRRegClassID &&
3230          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3231          OpInfo[2].RegClass < 0 &&
3232          "Expect >= 3 operands with one dst operand");
3233
3234   ElemSize esize =
3235     Opcode == ARM::VGETLNi32 ? ESize32
3236       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
3237                                                                 : ESize8);
3238
3239   // Rt = Inst{15-12} => ARM Rd
3240   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3241                                                      decodeRd(insn))));
3242
3243   // Dn = Inst{7:19-16} => NEON Rn
3244   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3245                                                      decodeNEONRn(insn))));
3246
3247   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3248
3249   NumOpsAdded = 3;
3250   return true;
3251 }
3252
3253 // Vector Set Lane (move ARM core register to scalar) Instructions.
3254 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
3255 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3256     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3257
3258   const TargetInstrDesc &TID = ARMInsts[Opcode];
3259   const TargetOperandInfo *OpInfo = TID.OpInfo;
3260   if (!OpInfo) return false;
3261
3262   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
3263          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3264          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3265          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
3266          OpInfo[2].RegClass == ARM::GPRRegClassID &&
3267          OpInfo[3].RegClass < 0 &&
3268          "Expect >= 3 operands with one dst operand");
3269
3270   ElemSize esize =
3271     Opcode == ARM::VSETLNi8 ? ESize8
3272                             : (Opcode == ARM::VSETLNi16 ? ESize16
3273                                                         : ESize32);
3274
3275   // Dd = Inst{7:19-16} => NEON Rn
3276   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3277                                                      decodeNEONRn(insn))));
3278
3279   // TIED_TO operand.
3280   MI.addOperand(MCOperand::CreateReg(0));
3281
3282   // Rt = Inst{15-12} => ARM Rd
3283   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3284                                                      decodeRd(insn))));
3285
3286   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3287
3288   NumOpsAdded = 4;
3289   return true;
3290 }
3291
3292 // Vector Duplicate Instructions (from ARM core register to all elements).
3293 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
3294 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3295     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3296
3297   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3298
3299   assert(NumOps >= 2 &&
3300          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3301           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3302          OpInfo[1].RegClass == ARM::GPRRegClassID &&
3303          "Expect >= 2 operands and first 2 as reg operand");
3304
3305   unsigned RegClass = OpInfo[0].RegClass;
3306
3307   // Qd/Dd = Inst{7:19-16} => NEON Rn
3308   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
3309                                                      decodeNEONRn(insn))));
3310
3311   // Rt = Inst{15-12} => ARM Rd
3312   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3313                                                      decodeRd(insn))));
3314
3315   NumOpsAdded = 2;
3316   return true;
3317 }
3318
3319 static inline bool PreLoadOpcode(unsigned Opcode) {
3320   switch(Opcode) {
3321   case ARM::PLDi12:  case ARM::PLDrs:
3322   case ARM::PLDWi12: case ARM::PLDWrs:
3323   case ARM::PLIi12:  case ARM::PLIrs:
3324     return true;
3325   default:
3326     return false;
3327   }
3328 }
3329
3330 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3331     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3332
3333   // Preload Data/Instruction requires either 2 or 3 operands.
3334   // PLDi12, PLDWi12, PLIi12: addrmode_imm12
3335   // PLDrs, PLDWrs, PLIrs:    ldst_so_reg
3336
3337   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3338                                                      decodeRn(insn))));
3339
3340   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
3341       || Opcode == ARM::PLIi12) {
3342     unsigned Imm12 = slice(insn, 11, 0);
3343     bool Negative = getUBit(insn) == 0;
3344
3345     // A8.6.118 PLD (literal) PLDWi12 with Rn=PC is transformed to PLDi12.
3346     if (Opcode == ARM::PLDWi12 && slice(insn, 19, 16) == 0xF) {
3347       DEBUG(errs() << "Rn == '1111': PLDWi12 morphed to PLDi12\n");
3348       MI.setOpcode(ARM::PLDi12);
3349     }
3350
3351     // -0 is represented specially. All other values are as normal.
3352     int Offset = Negative ? -1 * Imm12 : Imm12;
3353     if (Imm12 == 0 && Negative)
3354       Offset = INT32_MIN;
3355
3356     MI.addOperand(MCOperand::CreateImm(Offset));
3357     NumOpsAdded = 2;
3358   } else {
3359     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3360                                                        decodeRm(insn))));
3361
3362     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
3363
3364     // Inst{6-5} encodes the shift opcode.
3365     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
3366     // Inst{11-7} encodes the imm5 shift amount.
3367     unsigned ShImm = slice(insn, 11, 7);
3368
3369     // A8.4.1.  Possible rrx or shift amount of 32...
3370     getImmShiftSE(ShOp, ShImm);
3371     MI.addOperand(MCOperand::CreateImm(
3372                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
3373     NumOpsAdded = 3;
3374   }
3375
3376   return true;
3377 }
3378
3379 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3380     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3381
3382   if (Opcode == ARM::DMB || Opcode == ARM::DSB) {
3383     // Inst{3-0} encodes the memory barrier option for the variants.
3384     unsigned opt = slice(insn, 3, 0);
3385     switch (opt) {
3386     case ARM_MB::SY:  case ARM_MB::ST:
3387     case ARM_MB::ISH: case ARM_MB::ISHST:
3388     case ARM_MB::NSH: case ARM_MB::NSHST:
3389     case ARM_MB::OSH: case ARM_MB::OSHST:
3390       MI.addOperand(MCOperand::CreateImm(opt));
3391       NumOpsAdded = 1;
3392       return true;
3393     default:
3394       return false;
3395     }
3396   }
3397
3398   switch (Opcode) {
3399   case ARM::CLREX:
3400   case ARM::NOP:
3401   case ARM::TRAP:
3402   case ARM::YIELD:
3403   case ARM::WFE:
3404   case ARM::WFI:
3405   case ARM::SEV:
3406     return true;
3407   case ARM::SWP:
3408   case ARM::SWPB:
3409     // SWP, SWPB: Rd Rm Rn
3410     // Delegate to DisassembleLdStExFrm()....
3411     return DisassembleLdStExFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3412   default:
3413     break;
3414   }
3415
3416   if (Opcode == ARM::SETEND) {
3417     NumOpsAdded = 1;
3418     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
3419     return true;
3420   }
3421
3422   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
3423   // opcodes which match the same real instruction. This is needed since there's
3424   // no current handling of optional arguments. Fix here when a better handling
3425   // of optional arguments is implemented.
3426   if (Opcode == ARM::CPS3p) {   // M = 1
3427     // Let's reject these impossible imod values by returning false:
3428     // 1. (imod=0b01)
3429     //
3430     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
3431     // invalid combination, so we just check for imod=0b00 here.
3432     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3433       return false;
3434     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3435     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3436     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
3437     NumOpsAdded = 3;
3438     return true;
3439   }
3440   if (Opcode == ARM::CPS2p) { // mode = 0, M = 0
3441     // Let's reject these impossible imod values by returning false:
3442     // 1. (imod=0b00,M=0)
3443     // 2. (imod=0b01)
3444     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3445       return false;
3446     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3447     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3448     NumOpsAdded = 2;
3449     return true;
3450   }
3451   if (Opcode == ARM::CPS1p) { // imod = 0, iflags = 0, M = 1
3452     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
3453     NumOpsAdded = 1;
3454     return true;
3455   }
3456
3457   // DBG has its option specified in Inst{3-0}.
3458   if (Opcode == ARM::DBG) {
3459     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3460     NumOpsAdded = 1;
3461     return true;
3462   }
3463
3464   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3465   if (Opcode == ARM::BKPT) {
3466     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3467                                        slice(insn, 3, 0)));
3468     NumOpsAdded = 1;
3469     return true;
3470   }
3471
3472   if (PreLoadOpcode(Opcode))
3473     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3474
3475   assert(0 && "Unexpected misc instruction!");
3476   return false;
3477 }
3478
3479 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3480 /// We divide the disassembly task into different categories, with each one
3481 /// corresponding to a specific instruction encoding format.  There could be
3482 /// exceptions when handling a specific format, and that is why the Opcode is
3483 /// also present in the function prototype.
3484 static const DisassembleFP FuncPtrs[] = {
3485   &DisassemblePseudo,
3486   &DisassembleMulFrm,
3487   &DisassembleBrFrm,
3488   &DisassembleBrMiscFrm,
3489   &DisassembleDPFrm,
3490   &DisassembleDPSoRegFrm,
3491   &DisassembleLdFrm,
3492   &DisassembleStFrm,
3493   &DisassembleLdMiscFrm,
3494   &DisassembleStMiscFrm,
3495   &DisassembleLdStMulFrm,
3496   &DisassembleLdStExFrm,
3497   &DisassembleArithMiscFrm,
3498   &DisassembleSatFrm,
3499   &DisassembleExtFrm,
3500   &DisassembleVFPUnaryFrm,
3501   &DisassembleVFPBinaryFrm,
3502   &DisassembleVFPConv1Frm,
3503   &DisassembleVFPConv2Frm,
3504   &DisassembleVFPConv3Frm,
3505   &DisassembleVFPConv4Frm,
3506   &DisassembleVFPConv5Frm,
3507   &DisassembleVFPLdStFrm,
3508   &DisassembleVFPLdStMulFrm,
3509   &DisassembleVFPMiscFrm,
3510   &DisassembleThumbFrm,
3511   &DisassembleMiscFrm,
3512   &DisassembleNGetLnFrm,
3513   &DisassembleNSetLnFrm,
3514   &DisassembleNDupFrm,
3515
3516   // VLD and VST (including one lane) Instructions.
3517   &DisassembleNLdSt,
3518
3519   // A7.4.6 One register and a modified immediate value
3520   // 1-Register Instructions with imm.
3521   // LLVM only defines VMOVv instructions.
3522   &DisassembleN1RegModImmFrm,
3523
3524   // 2-Register Instructions with no imm.
3525   &DisassembleN2RegFrm,
3526
3527   // 2-Register Instructions with imm (vector convert float/fixed point).
3528   &DisassembleNVCVTFrm,
3529
3530   // 2-Register Instructions with imm (vector dup lane).
3531   &DisassembleNVecDupLnFrm,
3532
3533   // Vector Shift Left Instructions.
3534   &DisassembleN2RegVecShLFrm,
3535
3536   // Vector Shift Righ Instructions, which has different interpretation of the
3537   // shift amount from the imm6 field.
3538   &DisassembleN2RegVecShRFrm,
3539
3540   // 3-Register Data-Processing Instructions.
3541   &DisassembleN3RegFrm,
3542
3543   // Vector Shift (Register) Instructions.
3544   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3545   &DisassembleN3RegVecShFrm,
3546
3547   // Vector Extract Instructions.
3548   &DisassembleNVecExtractFrm,
3549
3550   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3551   // By Scalar Instructions.
3552   &DisassembleNVecMulScalarFrm,
3553
3554   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3555   // values in a table and generate a new vector.
3556   &DisassembleNVTBLFrm,
3557
3558   NULL
3559 };
3560
3561 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3562 /// The general idea is to set the Opcode for the MCInst, followed by adding
3563 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3564 /// to the Format-specific disassemble function for disassembly, followed by
3565 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3566 /// which follow the Dst/Src Operands.
3567 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3568   // Stage 1 sets the Opcode.
3569   MI.setOpcode(Opcode);
3570   // If the number of operands is zero, we're done!
3571   if (NumOps == 0)
3572     return true;
3573
3574   // Stage 2 calls the format-specific disassemble function to build the operand
3575   // list.
3576   if (Disasm == NULL)
3577     return false;
3578   unsigned NumOpsAdded = 0;
3579   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3580
3581   if (!OK || this->Err != 0) return false;
3582   if (NumOpsAdded >= NumOps)
3583     return true;
3584
3585   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3586   // FIXME: Should this be done selectively?
3587   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3588 }
3589
3590 // A8.3 Conditional execution
3591 // A8.3.1 Pseudocode details of conditional execution
3592 // Condition bits '111x' indicate the instruction is always executed.
3593 static uint32_t CondCode(uint32_t CondField) {
3594   if (CondField == 0xF)
3595     return ARMCC::AL;
3596   return CondField;
3597 }
3598
3599 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3600 /// of some Thumb instructions which come before the reglist operands.  It
3601 /// returns true if the two predicate operands have been processed.
3602 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3603     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3604
3605   assert(NumOpsRemaining > 0 && "Invalid argument");
3606
3607   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3608   unsigned Idx = MI.getNumOperands();
3609
3610   // First, we check whether this instr specifies the PredicateOperand through
3611   // a pair of TargetOperandInfos with isPredicate() property.
3612   if (NumOpsRemaining >= 2 &&
3613       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3614       OpInfo[Idx].RegClass < 0 &&
3615       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3616   {
3617     // If we are inside an IT block, get the IT condition bits maintained via
3618     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3619     // See also A2.5.2.
3620     if (InITBlock())
3621       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3622     else
3623       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3624     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3625     return true;
3626   }
3627
3628   return false;
3629 }
3630
3631 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3632 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3633 /// constituents.
3634 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3635     uint32_t insn, unsigned short NumOpsRemaining) {
3636
3637   assert(NumOpsRemaining > 0 && "Invalid argument");
3638
3639   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3640   const std::string &Name = ARMInsts[Opcode].Name;
3641   unsigned Idx = MI.getNumOperands();
3642   uint64_t TSFlags = ARMInsts[Opcode].TSFlags;
3643
3644   // First, we check whether this instr specifies the PredicateOperand through
3645   // a pair of TargetOperandInfos with isPredicate() property.
3646   if (NumOpsRemaining >= 2 &&
3647       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3648       OpInfo[Idx].RegClass < 0 &&
3649       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3650   {
3651     // If we are inside an IT block, get the IT condition bits maintained via
3652     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3653     // See also A2.5.2.
3654     if (InITBlock())
3655       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3656     else {
3657       if (Name.length() > 1 && Name[0] == 't') {
3658         // Thumb conditional branch instructions have their cond field embedded,
3659         // like ARM.
3660         //
3661         // A8.6.16 B
3662         // Check for undefined encodings.
3663         unsigned cond;
3664         if (Name == "t2Bcc") {
3665           if ((cond = slice(insn, 25, 22)) >= 14)
3666             return false;
3667           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3668         } else if (Name == "tBcc") {
3669           if ((cond = slice(insn, 11, 8)) == 14)
3670             return false;
3671           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3672         } else
3673           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3674       } else {
3675         // ARM instructions get their condition field from Inst{31-28}.
3676         // We should reject Inst{31-28} = 0b1111 as invalid encoding.
3677         if (!isNEONDomain(TSFlags) && getCondField(insn) == 0xF)
3678           return false;
3679         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3680       }
3681     }
3682     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3683     Idx += 2;
3684     NumOpsRemaining -= 2;
3685   }
3686
3687   if (NumOpsRemaining == 0)
3688     return true;
3689
3690   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3691   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3692     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3693     --NumOpsRemaining;
3694   }
3695
3696   if (NumOpsRemaining == 0)
3697     return true;
3698   else
3699     return false;
3700 }
3701
3702 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3703 /// after BuildIt is finished.
3704 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3705     uint32_t insn) {
3706
3707   if (!SP) return Status;
3708
3709   if (Opcode == ARM::t2IT)
3710     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3711   else if (InITBlock())
3712     SP->UpdateIT();
3713
3714   return Status;
3715 }
3716
3717 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3718 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3719                                      unsigned short num)
3720   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3721   unsigned Idx = (unsigned)format;
3722   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3723   Disasm = FuncPtrs[Idx];
3724 }
3725
3726 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3727 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3728 /// Return NULL if it fails to create/return a proper builder.  API clients
3729 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3730 /// performed by the API clients to improve performance.
3731 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3732   // For "Unknown format", fail by returning a NULL pointer.
3733   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3734     DEBUG(errs() << "Unknown format\n");
3735     return 0;
3736   }
3737
3738   return new ARMBasicMCBuilder(Opcode, Format,
3739                                ARMInsts[Opcode].getNumOperands());
3740 }
3741
3742 /// tryAddingSymbolicOperand - tryAddingSymbolicOperand trys to add a symbolic
3743 /// operand in place of the immediate Value in the MCInst.  The immediate
3744 /// Value has had any PC adjustment made by the caller.  If the getOpInfo()
3745 /// function was set as part of the setupBuilderForSymbolicDisassembly() call
3746 /// then that function is called to get any symbolic information at the
3747 /// builder's Address for this instrution.  If that returns non-zero then the
3748 /// symbolic information it returns is used to create an MCExpr and that is
3749 /// added as an operand to the MCInst.  This function returns true if it adds
3750 /// an operand to the MCInst and false otherwise.
3751 bool ARMBasicMCBuilder::tryAddingSymbolicOperand(uint64_t Value,
3752                                                  uint64_t InstSize,
3753                                                  MCInst &MI) {
3754   if (!GetOpInfo)
3755     return false;
3756
3757   struct LLVMOpInfo1 SymbolicOp;
3758   SymbolicOp.Value = Value;
3759   if (!GetOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp))
3760     return false;
3761
3762   const MCExpr *Add = NULL;
3763   if (SymbolicOp.AddSymbol.Present) {
3764     if (SymbolicOp.AddSymbol.Name) {
3765       StringRef Name(SymbolicOp.AddSymbol.Name);
3766       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3767       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
3768     } else {
3769       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
3770     }
3771   }
3772
3773   const MCExpr *Sub = NULL;
3774   if (SymbolicOp.SubtractSymbol.Present) {
3775     if (SymbolicOp.SubtractSymbol.Name) {
3776       StringRef Name(SymbolicOp.SubtractSymbol.Name);
3777       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3778       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
3779     } else {
3780       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
3781     }
3782   }
3783
3784   const MCExpr *Off = NULL;
3785   if (SymbolicOp.Value != 0)
3786     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
3787
3788   const MCExpr *Expr;
3789   if (Sub) {
3790     const MCExpr *LHS;
3791     if (Add)
3792       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
3793     else
3794       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
3795     if (Off != 0)
3796       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
3797     else
3798       Expr = LHS;
3799   } else if (Add) {
3800     if (Off != 0)
3801       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
3802     else
3803       Expr = Add;
3804   } else {
3805     if (Off != 0)
3806       Expr = Off;
3807     else
3808       Expr = MCConstantExpr::Create(0, *Ctx);
3809   }
3810
3811   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
3812     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
3813   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
3814     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
3815   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
3816     MI.addOperand(MCOperand::CreateExpr(Expr));
3817   else
3818     assert("bad SymbolicOp.VariantKind");
3819
3820   return true;
3821 }