lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "ARMMCExpr.h"
  21 #include "llvm/Support/Debug.h"
  22 #include "llvm/Support/raw_ostream.h"
  23
  24 //#define DEBUG(X) do { X; } while (0)
  25
  26 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  27 /// MCInstrDesc ARMInsts[] definition and the MCOperandInfo[]'s describing the
  28 /// operand info for each ARMInsts[i].
  29 ///
  30 /// Together with an instruction's encoding format, we can take advantage of the
  31 /// NumOperands and the OpInfo fields of the target instruction description in
  32 /// the quest to build out the MCOperand list for an MCInst.
  33 ///
  34 /// The general guideline is that with a known format, the number of dst and src
  35 /// operands are well-known.  The dst is built first, followed by the src
  36 /// operand(s).  The operands not yet used at this point are for the Implicit
  37 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  38 /// defined with two components:
  39 ///
  40 /// def pred { // Operand PredicateOperand
  41 ///   ValueType Type = OtherVT;
  42 ///   string PrintMethod = "printPredicateOperand";
  43 ///   string AsmOperandLowerMethod = ?;
  44 ///   dag MIOperandInfo = (ops i32imm, CCR);
  45 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  46 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  47 /// }
  48 ///
  49 /// which is manifested by the MCOperandInfo[] of:
  50 ///
  51 /// { 0, 0|(1<<MCOI::Predicate), 0 },
  52 /// { ARM::CCRRegClassID, 0|(1<<MCOI::Predicate), 0 }
  53 ///
  54 /// So the first predicate MCOperand corresponds to the immediate part of the
  55 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  56 /// corresponds to a register kind of ARM::CPSR.
  57 ///
  58 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  59 ///
  60 /// def cc_out { // Operand OptionalDefOperand
  61 ///   ValueType Type = OtherVT;
  62 ///   string PrintMethod = "printSBitModifierOperand";
  63 ///   string AsmOperandLowerMethod = ?;
  64 ///   dag MIOperandInfo = (ops CCR);
  65 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  66 ///   dag DefaultOps = (ops (i32 zero_reg));
  67 /// }
  68 ///
  69 /// which is manifested by the one MCOperandInfo of:
  70 ///
  71 /// { ARM::CCRRegClassID, 0|(1<<MCOI::OptionalDef), 0 }
  72 ///
  73
  74 namespace llvm {
  75 extern MCInstrDesc ARMInsts[];
  76 }
  77
  78 using namespace llvm;
  79
  80 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  81   return ARMInsts[Opcode].Name;
  82 }
  83
  84 // Return the register enum Based on RegClass and the raw register number.
  85 // FIXME: Auto-gened?
  86 static unsigned
  87 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  88   if (RegClassID == ARM::rGPRRegClassID) {
  89     // Check for The register numbers 13 and 15 that are not permitted for many
  90     // Thumb register specifiers.
  91     if (RawRegister == 13 || RawRegister == 15) {
  92       B->SetErr(-1);
  93       return 0;
  94     }
  95     // For this purpose, we can treat rGPR as if it were GPR.
  96     RegClassID = ARM::GPRRegClassID;
  97   }
  98
  99   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
 100   // A7.3 register encoding
 101   //     Qd -> bit[12] == 0
 102   //     Qn -> bit[16] == 0
 103   //     Qm -> bit[0]  == 0
 104   //
 105   // If one of these bits is 1, the instruction is UNDEFINED.
 106   if (RegClassID == ARM::QPRRegClassID && slice(RawRegister, 0, 0) == 1) {
 107     B->SetErr(-1);
 108     return 0;
 109   }
 110   unsigned RegNum =
 111     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
 112
 113   switch (RegNum) {
 114   default:
 115     break;
 116   case 0:
 117     switch (RegClassID) {
 118     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 119     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 120     case ARM::DPR_VFP2RegClassID:
 121       return ARM::D0;
 122     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 123     case ARM::QPR_VFP2RegClassID:
 124       return ARM::Q0;
 125     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 126     }
 127     break;
 128   case 1:
 129     switch (RegClassID) {
 130     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 131     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 132     case ARM::DPR_VFP2RegClassID:
 133       return ARM::D1;
 134     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 135     case ARM::QPR_VFP2RegClassID:
 136       return ARM::Q1;
 137     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 138     }
 139     break;
 140   case 2:
 141     switch (RegClassID) {
 142     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 143     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 144     case ARM::DPR_VFP2RegClassID:
 145       return ARM::D2;
 146     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 147     case ARM::QPR_VFP2RegClassID:
 148       return ARM::Q2;
 149     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 150     }
 151     break;
 152   case 3:
 153     switch (RegClassID) {
 154     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 155     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 156     case ARM::DPR_VFP2RegClassID:
 157       return ARM::D3;
 158     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 159     case ARM::QPR_VFP2RegClassID:
 160       return ARM::Q3;
 161     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 162     }
 163     break;
 164   case 4:
 165     switch (RegClassID) {
 166     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 167     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 168     case ARM::DPR_VFP2RegClassID:
 169       return ARM::D4;
 170     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 171     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 172     }
 173     break;
 174   case 5:
 175     switch (RegClassID) {
 176     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 177     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 178     case ARM::DPR_VFP2RegClassID:
 179       return ARM::D5;
 180     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 181     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 182     }
 183     break;
 184   case 6:
 185     switch (RegClassID) {
 186     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 187     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 188     case ARM::DPR_VFP2RegClassID:
 189       return ARM::D6;
 190     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 191     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 192     }
 193     break;
 194   case 7:
 195     switch (RegClassID) {
 196     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 197     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 198     case ARM::DPR_VFP2RegClassID:
 199       return ARM::D7;
 200     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 201     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 202     }
 203     break;
 204   case 8:
 205     switch (RegClassID) {
 206     case ARM::GPRRegClassID: return ARM::R8;
 207     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 208     case ARM::QPRRegClassID: return ARM::Q8;
 209     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 210     }
 211     break;
 212   case 9:
 213     switch (RegClassID) {
 214     case ARM::GPRRegClassID: return ARM::R9;
 215     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 216     case ARM::QPRRegClassID: return ARM::Q9;
 217     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 218     }
 219     break;
 220   case 10:
 221     switch (RegClassID) {
 222     case ARM::GPRRegClassID: return ARM::R10;
 223     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 224     case ARM::QPRRegClassID: return ARM::Q10;
 225     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 226     }
 227     break;
 228   case 11:
 229     switch (RegClassID) {
 230     case ARM::GPRRegClassID: return ARM::R11;
 231     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 232     case ARM::QPRRegClassID: return ARM::Q11;
 233     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 234     }
 235     break;
 236   case 12:
 237     switch (RegClassID) {
 238     case ARM::GPRRegClassID: return ARM::R12;
 239     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 240     case ARM::QPRRegClassID: return ARM::Q12;
 241     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 242     }
 243     break;
 244   case 13:
 245     switch (RegClassID) {
 246     case ARM::GPRRegClassID: return ARM::SP;
 247     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 248     case ARM::QPRRegClassID: return ARM::Q13;
 249     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 250     }
 251     break;
 252   case 14:
 253     switch (RegClassID) {
 254     case ARM::GPRRegClassID: return ARM::LR;
 255     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 256     case ARM::QPRRegClassID: return ARM::Q14;
 257     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 258     }
 259     break;
 260   case 15:
 261     switch (RegClassID) {
 262     case ARM::GPRRegClassID: return ARM::PC;
 263     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 264     case ARM::QPRRegClassID: return ARM::Q15;
 265     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 266     }
 267     break;
 268   case 16:
 269     switch (RegClassID) {
 270     case ARM::DPRRegClassID: return ARM::D16;
 271     case ARM::SPRRegClassID: return ARM::S16;
 272     }
 273     break;
 274   case 17:
 275     switch (RegClassID) {
 276     case ARM::DPRRegClassID: return ARM::D17;
 277     case ARM::SPRRegClassID: return ARM::S17;
 278     }
 279     break;
 280   case 18:
 281     switch (RegClassID) {
 282     case ARM::DPRRegClassID: return ARM::D18;
 283     case ARM::SPRRegClassID: return ARM::S18;
 284     }
 285     break;
 286   case 19:
 287     switch (RegClassID) {
 288     case ARM::DPRRegClassID: return ARM::D19;
 289     case ARM::SPRRegClassID: return ARM::S19;
 290     }
 291     break;
 292   case 20:
 293     switch (RegClassID) {
 294     case ARM::DPRRegClassID: return ARM::D20;
 295     case ARM::SPRRegClassID: return ARM::S20;
 296     }
 297     break;
 298   case 21:
 299     switch (RegClassID) {
 300     case ARM::DPRRegClassID: return ARM::D21;
 301     case ARM::SPRRegClassID: return ARM::S21;
 302     }
 303     break;
 304   case 22:
 305     switch (RegClassID) {
 306     case ARM::DPRRegClassID: return ARM::D22;
 307     case ARM::SPRRegClassID: return ARM::S22;
 308     }
 309     break;
 310   case 23:
 311     switch (RegClassID) {
 312     case ARM::DPRRegClassID: return ARM::D23;
 313     case ARM::SPRRegClassID: return ARM::S23;
 314     }
 315     break;
 316   case 24:
 317     switch (RegClassID) {
 318     case ARM::DPRRegClassID: return ARM::D24;
 319     case ARM::SPRRegClassID: return ARM::S24;
 320     }
 321     break;
 322   case 25:
 323     switch (RegClassID) {
 324     case ARM::DPRRegClassID: return ARM::D25;
 325     case ARM::SPRRegClassID: return ARM::S25;
 326     }
 327     break;
 328   case 26:
 329     switch (RegClassID) {
 330     case ARM::DPRRegClassID: return ARM::D26;
 331     case ARM::SPRRegClassID: return ARM::S26;
 332     }
 333     break;
 334   case 27:
 335     switch (RegClassID) {
 336     case ARM::DPRRegClassID: return ARM::D27;
 337     case ARM::SPRRegClassID: return ARM::S27;
 338     }
 339     break;
 340   case 28:
 341     switch (RegClassID) {
 342     case ARM::DPRRegClassID: return ARM::D28;
 343     case ARM::SPRRegClassID: return ARM::S28;
 344     }
 345     break;
 346   case 29:
 347     switch (RegClassID) {
 348     case ARM::DPRRegClassID: return ARM::D29;
 349     case ARM::SPRRegClassID: return ARM::S29;
 350     }
 351     break;
 352   case 30:
 353     switch (RegClassID) {
 354     case ARM::DPRRegClassID: return ARM::D30;
 355     case ARM::SPRRegClassID: return ARM::S30;
 356     }
 357     break;
 358   case 31:
 359     switch (RegClassID) {
 360     case ARM::DPRRegClassID: return ARM::D31;
 361     case ARM::SPRRegClassID: return ARM::S31;
 362     }
 363     break;
 364   }
 365   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 366   // Encoding error.  Mark the builder with error code != 0.
 367   B->SetErr(-1);
 368   return 0;
 369 }
 370
 371 ///////////////////////////////
 372 //                           //
 373 //     Utility Functions     //
 374 //                           //
 375 ///////////////////////////////
 376
 377 // Extract/Decode Rd: Inst{15-12}.
 378 static inline unsigned decodeRd(uint32_t insn) {
 379   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 380 }
 381
 382 // Extract/Decode Rn: Inst{19-16}.
 383 static inline unsigned decodeRn(uint32_t insn) {
 384   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 385 }
 386
 387 // Extract/Decode Rm: Inst{3-0}.
 388 static inline unsigned decodeRm(uint32_t insn) {
 389   return (insn & ARMII::GPRRegMask);
 390 }
 391
 392 // Extract/Decode Rs: Inst{11-8}.
 393 static inline unsigned decodeRs(uint32_t insn) {
 394   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 395 }
 396
 397 static inline unsigned getCondField(uint32_t insn) {
 398   return (insn >> ARMII::CondShift);
 399 }
 400
 401 static inline unsigned getIBit(uint32_t insn) {
 402   return (insn >> ARMII::I_BitShift) & 1;
 403 }
 404
 405 static inline unsigned getAM3IBit(uint32_t insn) {
 406   return (insn >> ARMII::AM3_I_BitShift) & 1;
 407 }
 408
 409 static inline unsigned getPBit(uint32_t insn) {
 410   return (insn >> ARMII::P_BitShift) & 1;
 411 }
 412
 413 static inline unsigned getUBit(uint32_t insn) {
 414   return (insn >> ARMII::U_BitShift) & 1;
 415 }
 416
 417 static inline unsigned getPUBits(uint32_t insn) {
 418   return (insn >> ARMII::U_BitShift) & 3;
 419 }
 420
 421 static inline unsigned getSBit(uint32_t insn) {
 422   return (insn >> ARMII::S_BitShift) & 1;
 423 }
 424
 425 static inline unsigned getWBit(uint32_t insn) {
 426   return (insn >> ARMII::W_BitShift) & 1;
 427 }
 428
 429 static inline unsigned getDBit(uint32_t insn) {
 430   return (insn >> ARMII::D_BitShift) & 1;
 431 }
 432
 433 static inline unsigned getNBit(uint32_t insn) {
 434   return (insn >> ARMII::N_BitShift) & 1;
 435 }
 436
 437 static inline unsigned getMBit(uint32_t insn) {
 438   return (insn >> ARMII::M_BitShift) & 1;
 439 }
 440
 441 // See A8.4 Shifts applied to a register.
 442 //     A8.4.2 Register controlled shifts.
 443 //
 444 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 445 // into llvm enums for shift opcode.  The API clients should pass in the value
 446 // encoded with two bits, so the assert stays to signal a wrong API usage.
 447 //
 448 // A8-12: DecodeRegShift()
 449 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 450   switch (bits) {
 451   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 452   case 0:  return ARM_AM::lsl;
 453   case 1:  return ARM_AM::lsr;
 454   case 2:  return ARM_AM::asr;
 455   case 3:  return ARM_AM::ror;
 456   }
 457 }
 458
 459 // See A8.4 Shifts applied to a register.
 460 //     A8.4.1 Constant shifts.
 461 //
 462 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 463 // encodings into the intended ShiftOpc and shift amount.
 464 //
 465 // A8-11: DecodeImmShift()
 466 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 467   if (ShImm != 0)
 468     return;
 469   switch (ShOp) {
 470   case ARM_AM::no_shift:
 471   case ARM_AM::rrx:
 472     break;
 473   case ARM_AM::lsl:
 474     ShOp = ARM_AM::no_shift;
 475     break;
 476   case ARM_AM::lsr:
 477   case ARM_AM::asr:
 478     ShImm = 32;
 479     break;
 480   case ARM_AM::ror:
 481     ShOp = ARM_AM::rrx;
 482     break;
 483   }
 484 }
 485
 486 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 487 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 488 // clients should pass in the value encoded with two bits, so the assert stays
 489 // to signal a wrong API usage.
 490 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 491   switch (bits) {
 492   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 493   case 1:  return ARM_AM::ia;   // P=0 U=1
 494   case 3:  return ARM_AM::ib;   // P=1 U=1
 495   case 0:  return ARM_AM::da;   // P=0 U=0
 496   case 2:  return ARM_AM::db;   // P=1 U=0
 497   }
 498 }
 499
 500 ////////////////////////////////////////////
 501 //                                        //
 502 //    Disassemble function definitions    //
 503 //                                        //
 504 ////////////////////////////////////////////
 505
 506 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 507 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 508 /// followed by possible src(s).
 509 ///
 510 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 511 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 512 /// TryPredicateAndSBitModifier.
 513
 514 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 515     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 516
 517   assert(0 && "Unexpected pseudo instruction!");
 518   return false;
 519 }
 520
 521 // A8.6.94 MLA
 522 // if d == 15 || n == 15 || m == 15 || a == 15 then UNPREDICTABLE;
 523 //
 524 // A8.6.105 MUL
 525 // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 526 //
 527 // A8.6.246 UMULL
 528 // if dLo == 15 || dHi == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 529 // if dHi == dLo then UNPREDICTABLE;
 530 static bool BadRegsMulFrm(unsigned Opcode, uint32_t insn) {
 531   unsigned R19_16 = slice(insn, 19, 16);
 532   unsigned R15_12 = slice(insn, 15, 12);
 533   unsigned R11_8  = slice(insn, 11, 8);
 534   unsigned R3_0   = slice(insn, 3, 0);
 535   switch (Opcode) {
 536   default:
 537     // Did we miss an opcode?
 538     DEBUG(errs() << "BadRegsMulFrm: unexpected opcode!");
 539     return false;
 540   case ARM::MLA:     case ARM::MLS:     case ARM::SMLABB:  case ARM::SMLABT:
 541   case ARM::SMLATB:  case ARM::SMLATT:  case ARM::SMLAWB:  case ARM::SMLAWT:
 542   case ARM::SMMLA:   case ARM::SMMLAR:  case ARM::SMMLS:   case ARM::SMMLSR:
 543   case ARM::USADA8:
 544     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 545       return true;
 546     return false;
 547   case ARM::MUL:     case ARM::SMMUL:   case ARM::SMMULR:
 548   case ARM::SMULBB:  case ARM::SMULBT:  case ARM::SMULTB:  case ARM::SMULTT:
 549   case ARM::SMULWB:  case ARM::SMULWT:  case ARM::SMUAD:   case ARM::SMUADX:
 550   // A8.6.167 SMLAD & A8.6.172 SMLSD
 551   case ARM::SMLAD:   case ARM::SMLADX:  case ARM::SMLSD:   case ARM::SMLSDX:
 552   case ARM::USAD8:
 553     if (R19_16 == 15 || R11_8 == 15 || R3_0 == 15)
 554       return true;
 555     return false;
 556   case ARM::SMLAL:   case ARM::SMULL:   case ARM::UMAAL:   case ARM::UMLAL:
 557   case ARM::UMULL:
 558   case ARM::SMLALBB: case ARM::SMLALBT: case ARM::SMLALTB: case ARM::SMLALTT:
 559   case ARM::SMLALD:  case ARM::SMLALDX: case ARM::SMLSLD:  case ARM::SMLSLDX:
 560     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 561       return true;
 562     if (R19_16 == R15_12)
 563       return true;
 564     return false;;
 565   }
 566 }
 567
 568 // Multiply Instructions.
 569 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLAR,
 570 // SMMLS, SMMLAR, SMLAD, SMLADX, SMLSD, SMLSDX, and USADA8 (for convenience):
 571 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 572 // But note that register checking for {SMLAD, SMLADX, SMLSD, SMLSDX} is
 573 // only for {d, n, m}.
 574 //
 575 // MUL, SMMUL, SMMULR, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT, SMUAD,
 576 // SMUADX, and USAD8 (for convenience):
 577 //     Rd{19-16} Rn{3-0} Rm{11-8}
 578 //
 579 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT,
 580 // SMLALD, SMLADLX, SMLSLD, SMLSLDX:
 581 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 582 //
 583 // The mapping of the multiply registers to the "regular" ARM registers, where
 584 // there are convenience decoder functions, is:
 585 //
 586 // Inst{15-12} => Rd
 587 // Inst{19-16} => Rn
 588 // Inst{3-0} => Rm
 589 // Inst{11-8} => Rs
 590 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 591     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 592
 593   const MCInstrDesc &MCID = ARMInsts[Opcode];
 594   unsigned short NumDefs = MCID.getNumDefs();
 595   const MCOperandInfo *OpInfo = MCID.OpInfo;
 596   unsigned &OpIdx = NumOpsAdded;
 597
 598   OpIdx = 0;
 599
 600   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 601   assert(NumOps >= 3
 602          && OpInfo[0].RegClass == ARM::GPRRegClassID
 603          && OpInfo[1].RegClass == ARM::GPRRegClassID
 604          && OpInfo[2].RegClass == ARM::GPRRegClassID
 605          && "Expect three register operands");
 606
 607   // Sanity check for the register encodings.
 608   if (BadRegsMulFrm(Opcode, insn))
 609     return false;
 610
 611   // Instructions with two destination registers have RdLo{15-12} first.
 612   if (NumDefs == 2) {
 613     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 614            "Expect 4th register operand");
 615     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 616                                                        decodeRd(insn))));
 617     ++OpIdx;
 618   }
 619
 620   // The destination register: RdHi{19-16} or Rd{19-16}.
 621   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 622                                                      decodeRn(insn))));
 623
 624   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 625   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 626                                                      decodeRm(insn))));
 627   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 628                                                      decodeRs(insn))));
 629   OpIdx += 3;
 630
 631   // Many multiply instructions (e.g., MLA) have three src registers.
 632   // The third register operand is Ra{15-12}.
 633   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 634     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 635                                                        decodeRd(insn))));
 636     ++OpIdx;
 637   }
 638
 639   return true;
 640 }
 641
 642 // Helper routines for disassembly of coprocessor instructions.
 643
 644 static bool LdStCopOpcode(unsigned Opcode) {
 645   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 646       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 647     return true;
 648   return false;
 649 }
 650 static bool CoprocessorOpcode(unsigned Opcode) {
 651   if (LdStCopOpcode(Opcode))
 652     return true;
 653
 654   switch (Opcode) {
 655   default:
 656     return false;
 657   case ARM::CDP:  case ARM::CDP2:
 658   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 659   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 660     return true;
 661   }
 662 }
 663 static inline unsigned GetCoprocessor(uint32_t insn) {
 664   return slice(insn, 11, 8);
 665 }
 666 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 667   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 668 }
 669 static inline unsigned GetCopOpc2(uint32_t insn) {
 670   return slice(insn, 7, 5);
 671 }
 672 static inline unsigned GetCopOpc(uint32_t insn) {
 673   return slice(insn, 7, 4);
 674 }
 675 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 676 // core registers.
 677 //
 678 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 679 //
 680 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 681 //
 682 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 683 //
 684 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 685 // and friends
 686 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 687 // and friends
 688 //                                        <-- addrmode2 -->
 689 //
 690 // LDC_OPTION:                    cop CRd Rn imm8
 691 // and friends
 692 // STC_OPTION:                    cop CRd Rn imm8
 693 // and friends
 694 //
 695 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 696     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 697
 698   assert(NumOps >= 4 && "Num of operands >= 4 for coprocessor instr");
 699
 700   unsigned &OpIdx = NumOpsAdded;
 701   // A8.6.92
 702   // if coproc == '101x' then SEE "Advanced SIMD and VFP"
 703   // But since the special instructions have more explicit encoding bits
 704   // specified, if coproc == 10 or 11, we should reject it as invalid.
 705   unsigned coproc = GetCoprocessor(insn);
 706   if ((Opcode == ARM::MCR || Opcode == ARM::MCRR ||
 707        Opcode == ARM::MRC || Opcode == ARM::MRRC) &&
 708       (coproc == 10 || coproc == 11)) {
 709     DEBUG(errs() << "Encoding error: coproc == 10 or 11 for MCR[R]/MR[R]C\n");
 710     return false;
 711   }
 712
 713   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 714                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 715
 716   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 717   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 718   bool LdStCop = LdStCopOpcode(Opcode);
 719   bool RtOut = (Opcode == ARM::MRC || Opcode == ARM::MRC2);
 720
 721   OpIdx = 0;
 722
 723   if (RtOut) {
 724     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 725                                                        decodeRd(insn))));
 726     ++OpIdx;
 727   }
 728   MI.addOperand(MCOperand::CreateImm(coproc));
 729   ++OpIdx;
 730
 731   if (LdStCop) {
 732     // Unindex if P:W = 0b00 --> _OPTION variant
 733     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 734
 735     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 736
 737     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 738                                                        decodeRn(insn))));
 739     OpIdx += 2;
 740
 741     if (PW) {
 742       MI.addOperand(MCOperand::CreateReg(0));
 743       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 744       const MCInstrDesc &MCID = ARMInsts[Opcode];
 745       unsigned IndexMode =
 746                  (MCID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
 747       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 748                                           ARM_AM::no_shift, IndexMode);
 749       MI.addOperand(MCOperand::CreateImm(Offset));
 750       OpIdx += 2;
 751     } else {
 752       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 753       ++OpIdx;
 754     }
 755   } else {
 756     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 757                                                  : GetCopOpc1(insn, NoGPR)));
 758     ++OpIdx;
 759
 760     if (!RtOut) {
 761       MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 762                           : MCOperand::CreateReg(
 763                                 getRegisterEnum(B, ARM::GPRRegClassID,
 764                                                 decodeRd(insn))));
 765       ++OpIdx;
 766     }
 767
 768     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 769                                 getRegisterEnum(B, ARM::GPRRegClassID,
 770                                                 decodeRn(insn)))
 771                             : MCOperand::CreateImm(decodeRn(insn)));
 772
 773     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 774
 775     OpIdx += 2;
 776
 777     if (!OneCopOpc) {
 778       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 779       ++OpIdx;
 780     }
 781   }
 782
 783   return true;
 784 }
 785
 786 // Branch Instructions.
 787 // BL: SignExtend(Imm24:'00', 32)
 788 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 789 // SMC: ZeroExtend(imm4, 32)
 790 // SVC: ZeroExtend(Imm24, 32)
 791 //
 792 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 793 // Delegates to DisassembleCoprocessor() helper function.
 794 //
 795 // MRS/MRSsys: Rd
 796 // MSR/MSRsys: Rm mask=Inst{19-16}
 797 // BXJ:        Rm
 798 // MSRi/MSRsysi: so_imm
 799 // SRSW/SRS: ldstm_mode:$amode mode_imm
 800 // RFEW/RFE: ldstm_mode:$amode Rn
 801 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 802     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 803
 804   if (CoprocessorOpcode(Opcode))
 805     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 806
 807   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 808   if (!OpInfo) return false;
 809
 810   // MRS and MRSsys take one GPR reg Rd.
 811   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 812     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 813            "Reg operand expected");
 814     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 815                                                        decodeRd(insn))));
 816     NumOpsAdded = 1;
 817     return true;
 818   }
 819   // BXJ takes one GPR reg Rm.
 820   if (Opcode == ARM::BXJ) {
 821     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 822            "Reg operand expected");
 823     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 824                                                        decodeRm(insn))));
 825     NumOpsAdded = 1;
 826     return true;
 827   }
 828   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 829   // bit 4, and the special register fields in bits 3-0.
 830   if (Opcode == ARM::MSR) {
 831     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 832            "Reg operand expected");
 833     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 834                                        slice(insn, 19, 16) /* Special Reg */ ));
 835     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 836                                                        decodeRm(insn))));
 837     NumOpsAdded = 2;
 838     return true;
 839   }
 840   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 841   // R Bit in bit 4, and the special register fields in bits 3-0.
 842   if (Opcode == ARM::MSRi) {
 843     // A5.2.11 MSR (immediate), and hints & B6.1.6 MSR (immediate)
 844     // The hints instructions have more specific encodings, so if mask == 0,
 845     // we should reject this as an invalid instruction.
 846     if (slice(insn, 19, 16) == 0)
 847       return false;
 848     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 849                                        slice(insn, 19, 16) /* Special Reg */ ));
 850     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 851     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 852     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 853     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 854     unsigned Imm = insn & 0xFF;
 855     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 856     NumOpsAdded = 2;
 857     return true;
 858   }
 859   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 860       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 861     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 862     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 863
 864     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 865       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 866     else
 867       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 868                                                          decodeRn(insn))));
 869     NumOpsAdded = 3;
 870     return true;
 871   }
 872
 873   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 874           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 875          "Unexpected Opcode");
 876
 877   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 878
 879   int Imm32 = 0;
 880   if (Opcode == ARM::SMC) {
 881     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 882     Imm32 = slice(insn, 3, 0);
 883   } else if (Opcode == ARM::SVC) {
 884     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 885     Imm32 = slice(insn, 23, 0);
 886   } else {
 887     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 888     unsigned Imm26 = slice(insn, 23, 0) << 2;
 889     //Imm32 = signextend<signed int, 26>(Imm26);
 890     Imm32 = SignExtend32<26>(Imm26);
 891   }
 892
 893   MI.addOperand(MCOperand::CreateImm(Imm32));
 894   NumOpsAdded = 1;
 895
 896   return true;
 897 }
 898
 899 // Misc. Branch Instructions.
 900 // BX_RET, MOVPCLR
 901 // BLX, BLX_pred, BX, BX_pred
 902 // BLXi
 903 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 904     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 905
 906   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 907   if (!OpInfo) return false;
 908
 909   unsigned &OpIdx = NumOpsAdded;
 910
 911   OpIdx = 0;
 912
 913   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 914   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 915     return true;
 916
 917   // BLX and BX take one GPR reg.
 918   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 919       Opcode == ARM::BX || Opcode == ARM::BX_pred) {
 920     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 921            "Reg operand expected");
 922     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 923                                                        decodeRm(insn))));
 924     OpIdx = 1;
 925     return true;
 926   }
 927
 928   // BLXi takes imm32 (the PC offset).
 929   if (Opcode == ARM::BLXi) {
 930     assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 931     // SignExtend(imm24:H:'0', 32) where imm24 = Inst{23-0} and H = Inst{24}.
 932     unsigned Imm26 = slice(insn, 23, 0) << 2 | slice(insn, 24, 24) << 1;
 933     int Imm32 = SignExtend32<26>(Imm26);
 934     MI.addOperand(MCOperand::CreateImm(Imm32));
 935     OpIdx = 1;
 936     return true;
 937   }
 938
 939   return false;
 940 }
 941
 942 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 943   uint32_t lsb = slice(insn, 11, 7);
 944   uint32_t msb = slice(insn, 20, 16);
 945   uint32_t Val = 0;
 946   if (msb < lsb) {
 947     DEBUG(errs() << "Encoding error: msb < lsb\n");
 948     return false;
 949   }
 950
 951   for (uint32_t i = lsb; i <= msb; ++i)
 952     Val |= (1 << i);
 953   mask = ~Val;
 954   return true;
 955 }
 956
 957 // Standard data-processing instructions allow PC as a register specifier,
 958 // but we should reject other DPFrm instructions with PC as registers.
 959 static bool BadRegsDPFrm(unsigned Opcode, uint32_t insn) {
 960   switch (Opcode) {
 961   default:
 962     // Did we miss an opcode?
 963     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 || decodeRm(insn) == 15) {
 964       DEBUG(errs() << "DPFrm with bad reg specifier(s)\n");
 965       return true;
 966     }
 967   case ARM::ADCrr:  case ARM::ADDSrr: case ARM::ADDrr:  case ARM::ANDrr:
 968   case ARM::BICrr:  case ARM::CMNzrr: case ARM::CMPrr:  case ARM::EORrr:
 969   case ARM::ORRrr:  case ARM::RSBrr:  case ARM::RSCrr:  case ARM::SBCrr:
 970   case ARM::SUBSrr: case ARM::SUBrr:  case ARM::TEQrr:  case ARM::TSTrr:
 971     return false;
 972   }
 973 }
 974
 975 // A major complication is the fact that some of the saturating add/subtract
 976 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 977 // They are QADD, QDADD, QDSUB, and QSUB.
 978 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 979     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 980
 981   const MCInstrDesc &MCID = ARMInsts[Opcode];
 982   unsigned short NumDefs = MCID.getNumDefs();
 983   bool isUnary = isUnaryDP(MCID.TSFlags);
 984   const MCOperandInfo *OpInfo = MCID.OpInfo;
 985   unsigned &OpIdx = NumOpsAdded;
 986
 987   OpIdx = 0;
 988
 989   // Disassemble register def if there is one.
 990   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 991     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 992                                                        decodeRd(insn))));
 993     ++OpIdx;
 994   }
 995
 996   // Now disassemble the src operands.
 997   if (OpIdx >= NumOps)
 998     return false;
 999
1000   // Special-case handling of BFC/BFI/SBFX/UBFX.
1001   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
1002     // A8.6.17 BFC & A8.6.18 BFI
1003     // Sanity check Rd.
1004     if (decodeRd(insn) == 15)
1005       return false;
1006     MI.addOperand(MCOperand::CreateReg(0));
1007     if (Opcode == ARM::BFI) {
1008       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1009                                                          decodeRm(insn))));
1010       ++OpIdx;
1011     }
1012     uint32_t mask = 0;
1013     if (!getBFCInvMask(insn, mask))
1014       return false;
1015
1016     MI.addOperand(MCOperand::CreateImm(mask));
1017     OpIdx += 2;
1018     return true;
1019   }
1020   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
1021     // Sanity check Rd and Rm.
1022     if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1023       return false;
1024     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1025                                                        decodeRm(insn))));
1026     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
1027     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
1028     OpIdx += 3;
1029     return true;
1030   }
1031
1032   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
1033                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
1034
1035   // BinaryDP has an Rn operand.
1036   if (!isUnary) {
1037     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1038            "Reg operand expected");
1039     MI.addOperand(MCOperand::CreateReg(
1040                     getRegisterEnum(B, ARM::GPRRegClassID,
1041                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
1042     ++OpIdx;
1043   }
1044
1045   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
1046   if (isUnary && (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)) {
1047     MI.addOperand(MCOperand::CreateReg(0));
1048     ++OpIdx;
1049   }
1050
1051   // Now disassemble operand 2.
1052   if (OpIdx >= NumOps)
1053     return false;
1054
1055   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1056     // We have a reg/reg form.
1057     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
1058     // routed here as well.
1059     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
1060     if (BadRegsDPFrm(Opcode, insn))
1061       return false;
1062     MI.addOperand(MCOperand::CreateReg(
1063                     getRegisterEnum(B, ARM::GPRRegClassID,
1064                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1065     ++OpIdx;
1066   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1067     // These two instructions don't allow d as 15.
1068     if (decodeRd(insn) == 15)
1069       return false;
1070     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1071     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1072     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1073     if (!B->tryAddingSymbolicOperand(Imm16, 4, MI))
1074       MI.addOperand(MCOperand::CreateImm(Imm16));
1075     ++OpIdx;
1076   } else {
1077     // We have a reg/imm form.
1078     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1079     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1080     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1081     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1082     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1083     unsigned Imm = insn & 0xFF;
1084     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1085     ++OpIdx;
1086   }
1087
1088   return true;
1089 }
1090
1091 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1092     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1093
1094   const MCInstrDesc &MCID = ARMInsts[Opcode];
1095   unsigned short NumDefs = MCID.getNumDefs();
1096   bool isUnary = isUnaryDP(MCID.TSFlags);
1097   const MCOperandInfo *OpInfo = MCID.OpInfo;
1098   unsigned &OpIdx = NumOpsAdded;
1099
1100   OpIdx = 0;
1101
1102   // Disassemble register def if there is one.
1103   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1104     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1105                                                        decodeRd(insn))));
1106     ++OpIdx;
1107   }
1108
1109   // Disassemble the src operands.
1110   if (OpIdx >= NumOps)
1111     return false;
1112
1113   // BinaryDP has an Rn operand.
1114   if (!isUnary) {
1115     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1116            "Reg operand expected");
1117     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1118                                                        decodeRn(insn))));
1119     ++OpIdx;
1120   }
1121
1122   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1123   if (isUnary && (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)) {
1124     MI.addOperand(MCOperand::CreateReg(0));
1125     ++OpIdx;
1126   }
1127
1128   // Disassemble operand 2, which consists of three components.
1129   if (OpIdx + 2 >= NumOps)
1130     return false;
1131
1132   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1133          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1134          (OpInfo[OpIdx+2].RegClass < 0) &&
1135          "Expect 3 reg operands");
1136
1137   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1138   unsigned Rs = slice(insn, 4, 4);
1139
1140   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1141                                                      decodeRm(insn))));
1142   if (Rs) {
1143     // If Inst{7} != 0, we should reject this insn as an invalid encoding.
1144     if (slice(insn, 7, 7))
1145       return false;
1146
1147     // A8.6.3 ADC (register-shifted register)
1148     // if d == 15 || n == 15 || m == 15 || s == 15 then UNPREDICTABLE;
1149     //
1150     // This also accounts for shift instructions (register) where, fortunately,
1151     // Inst{19-16} = 0b0000.
1152     // A8.6.89 LSL (register)
1153     // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
1154     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 ||
1155         decodeRm(insn) == 15 || decodeRs(insn) == 15)
1156       return false;
1157
1158     // Register-controlled shifts: [Rm, Rs, shift].
1159     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1160                                                        decodeRs(insn))));
1161     // Inst{6-5} encodes the shift opcode.
1162     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1163     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1164   } else {
1165     // Constant shifts: [Rm, reg0, shift_imm].
1166     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1167     // Inst{6-5} encodes the shift opcode.
1168     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1169     // Inst{11-7} encodes the imm5 shift amount.
1170     unsigned ShImm = slice(insn, 11, 7);
1171
1172     // A8.4.1.  Possible rrx or shift amount of 32...
1173     getImmShiftSE(ShOp, ShImm);
1174     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1175   }
1176   OpIdx += 3;
1177
1178   return true;
1179 }
1180
1181 static bool BadRegsLdStFrm(unsigned Opcode, uint32_t insn, bool Store, bool WBack,
1182                            bool Imm) {
1183   const StringRef Name = ARMInsts[Opcode].Name;
1184   unsigned Rt = decodeRd(insn);
1185   unsigned Rn = decodeRn(insn);
1186   unsigned Rm = decodeRm(insn);
1187   unsigned P  = getPBit(insn);
1188   unsigned W  = getWBit(insn);
1189
1190   if (Store) {
1191     // Only STR (immediate, register) allows PC as the source.
1192     if (Name.startswith("STRB") && Rt == 15) {
1193       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1194       return true;
1195     }
1196     if (WBack && (Rn == 15 || Rn == Rt)) {
1197       DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1198       return true;
1199     }
1200     if (!Imm && Rm == 15) {
1201       DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1202       return true;
1203     }
1204   } else {
1205     // Only LDR (immediate, register) allows PC as the destination.
1206     if (Name.startswith("LDRB") && Rt == 15) {
1207       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1208       return true;
1209     }
1210     if (Imm) {
1211       // Immediate
1212       if (Rn == 15) {
1213         // The literal form must be in offset mode; it's an encoding error
1214         // otherwise.
1215         if (!(P == 1 && W == 0)) {
1216           DEBUG(errs() << "Ld literal form with !(P == 1 && W == 0)\n");
1217           return true;
1218         }
1219         // LDRB (literal) does not allow PC as the destination.
1220         if (Opcode != ARM::LDRi12 && Rt == 15) {
1221           DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1222           return true;
1223         }
1224       } else {
1225         // Write back while Rn == Rt does not make sense.
1226         if (WBack && (Rn == Rt)) {
1227           DEBUG(errs() << "if wback && n == t then UNPREDICTABLE\n");
1228           return true;
1229         }
1230       }
1231     } else {
1232       // Register
1233       if (Rm == 15) {
1234         DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1235         return true;
1236       }
1237       if (WBack && (Rn == 15 || Rn == Rt)) {
1238         DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1239         return true;
1240       }
1241     }
1242   }
1243   return false;
1244 }
1245
1246 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1247     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1248
1249   const MCInstrDesc &MCID = ARMInsts[Opcode];
1250   bool isPrePost = isPrePostLdSt(MCID.TSFlags);
1251   const MCOperandInfo *OpInfo = MCID.OpInfo;
1252   if (!OpInfo) return false;
1253
1254   unsigned &OpIdx = NumOpsAdded;
1255
1256   OpIdx = 0;
1257
1258   assert(((!isStore && MCID.getNumDefs() > 0) ||
1259           (isStore && (MCID.getNumDefs() == 0 || isPrePost)))
1260          && "Invalid arguments");
1261
1262   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1263   if (isPrePost && isStore) {
1264     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1265            "Reg operand expected");
1266     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1267                                                        decodeRn(insn))));
1268     ++OpIdx;
1269   }
1270
1271   // Disassemble the dst/src operand.
1272   if (OpIdx >= NumOps)
1273     return false;
1274
1275   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1276          "Reg operand expected");
1277   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1278                                                      decodeRd(insn))));
1279   ++OpIdx;
1280
1281   // After dst of a pre- and post-indexed load is the address base writeback.
1282   if (isPrePost && !isStore) {
1283     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1284            "Reg operand expected");
1285     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1286                                                        decodeRn(insn))));
1287     ++OpIdx;
1288   }
1289
1290   // Disassemble the base operand.
1291   if (OpIdx >= NumOps)
1292     return false;
1293
1294   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1295          "Reg operand expected");
1296   assert((!isPrePost || (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1))
1297          && "Index mode or tied_to operand expected");
1298   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1299                                                      decodeRn(insn))));
1300   ++OpIdx;
1301
1302   // For reg/reg form, base reg is followed by +/- reg shop imm.
1303   // For immediate form, it is followed by +/- imm12.
1304   // See also ARMAddressingModes.h (Addressing Mode #2).
1305   if (OpIdx + 1 >= NumOps)
1306     return false;
1307
1308   if (BadRegsLdStFrm(Opcode, insn, isStore, isPrePost, getIBit(insn)==0))
1309     return false;
1310
1311   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1312   unsigned IndexMode =
1313                (MCID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1314   if (getIBit(insn) == 0) {
1315     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1316     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1317     // been populated.
1318     if (isPrePost) {
1319       MI.addOperand(MCOperand::CreateReg(0));
1320       OpIdx += 1;
1321     }
1322
1323     unsigned Imm12 = slice(insn, 11, 0);
1324     if (Opcode == ARM::LDRBi12 || Opcode == ARM::LDRi12 ||
1325         Opcode == ARM::STRBi12 || Opcode == ARM::STRi12) {
1326       // Disassemble the 12-bit immediate offset, which is the second operand in
1327       // $addrmode_imm12 => (ops GPR:$base, i32imm:$offsimm).
1328       int Offset = AddrOpcode == ARM_AM::add ? 1 * Imm12 : -1 * Imm12;
1329       MI.addOperand(MCOperand::CreateImm(Offset));
1330     } else {
1331       // Disassemble the 12-bit immediate offset, which is the second operand in
1332       // $am2offset => (ops GPR, i32imm).
1333       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift,
1334                                           IndexMode);
1335       MI.addOperand(MCOperand::CreateImm(Offset));
1336     }
1337     OpIdx += 1;
1338   } else {
1339     // If Inst{25} = 1 and Inst{4} != 0, we should reject this as invalid.
1340     if (slice(insn,4,4) == 1)
1341       return false;
1342
1343     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1344     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1345                                                        decodeRm(insn))));
1346     // Inst{6-5} encodes the shift opcode.
1347     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1348     // Inst{11-7} encodes the imm5 shift amount.
1349     unsigned ShImm = slice(insn, 11, 7);
1350
1351     // A8.4.1.  Possible rrx or shift amount of 32...
1352     getImmShiftSE(ShOp, ShImm);
1353     MI.addOperand(MCOperand::CreateImm(
1354                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp, IndexMode)));
1355     OpIdx += 2;
1356   }
1357
1358   return true;
1359 }
1360
1361 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1362     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1363   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1364 }
1365
1366 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1367     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1368   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1369 }
1370
1371 static bool HasDualReg(unsigned Opcode) {
1372   switch (Opcode) {
1373   default:
1374     return false;
1375   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1376   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1377     return true;
1378   }
1379 }
1380
1381 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1382     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1383
1384   const MCInstrDesc &MCID = ARMInsts[Opcode];
1385   bool isPrePost = isPrePostLdSt(MCID.TSFlags);
1386   const MCOperandInfo *OpInfo = MCID.OpInfo;
1387   if (!OpInfo) return false;
1388
1389   unsigned &OpIdx = NumOpsAdded;
1390
1391   OpIdx = 0;
1392
1393   assert(((!isStore && MCID.getNumDefs() > 0) ||
1394           (isStore && (MCID.getNumDefs() == 0 || isPrePost)))
1395          && "Invalid arguments");
1396
1397   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1398   if (isPrePost && isStore) {
1399     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1400            "Reg operand expected");
1401     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1402                                                        decodeRn(insn))));
1403     ++OpIdx;
1404   }
1405
1406   // Disassemble the dst/src operand.
1407   if (OpIdx >= NumOps)
1408     return false;
1409
1410   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1411          "Reg operand expected");
1412   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1413                                                      decodeRd(insn))));
1414   ++OpIdx;
1415
1416   // Fill in LDRD and STRD's second operand Rt operand.
1417   if (HasDualReg(Opcode)) {
1418     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1419                                                        decodeRd(insn) + 1)));
1420     ++OpIdx;
1421   }
1422
1423   // After dst of a pre- and post-indexed load is the address base writeback.
1424   if (isPrePost && !isStore) {
1425     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1426            "Reg operand expected");
1427     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1428                                                        decodeRn(insn))));
1429     ++OpIdx;
1430   }
1431
1432   // Disassemble the base operand.
1433   if (OpIdx >= NumOps)
1434     return false;
1435
1436   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1437          "Reg operand expected");
1438   assert((!isPrePost || (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1))
1439          && "Offset mode or tied_to operand expected");
1440   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1441                                                      decodeRn(insn))));
1442   ++OpIdx;
1443
1444   // For reg/reg form, base reg is followed by +/- reg.
1445   // For immediate form, it is followed by +/- imm8.
1446   // See also ARMAddressingModes.h (Addressing Mode #3).
1447   if (OpIdx + 1 >= NumOps)
1448     return false;
1449
1450   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1451          (OpInfo[OpIdx+1].RegClass < 0) &&
1452          "Expect 1 reg operand followed by 1 imm operand");
1453
1454   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1455   unsigned IndexMode =
1456                  (MCID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1457   if (getAM3IBit(insn) == 1) {
1458     MI.addOperand(MCOperand::CreateReg(0));
1459
1460     // Disassemble the 8-bit immediate offset.
1461     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1462     unsigned Imm4L = insn & 0xF;
1463     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L,
1464                                         IndexMode);
1465     MI.addOperand(MCOperand::CreateImm(Offset));
1466   } else {
1467     // Disassemble the offset reg (Rm).
1468     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1469                                                        decodeRm(insn))));
1470     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0, IndexMode);
1471     MI.addOperand(MCOperand::CreateImm(Offset));
1472   }
1473   OpIdx += 2;
1474
1475   return true;
1476 }
1477
1478 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1479     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1480   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1481                                 B);
1482 }
1483
1484 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1485     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1486   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1487 }
1488
1489 // The algorithm for disassembly of LdStMulFrm is different from others because
1490 // it explicitly populates the two predicate operands after the base register.
1491 // After that, we need to populate the reglist with each affected register
1492 // encoded as an MCOperand.
1493 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1494     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1495
1496   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1497   NumOpsAdded = 0;
1498
1499   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1500
1501   // Writeback to base, if necessary.
1502   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1503       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1504       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1505       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1506     MI.addOperand(MCOperand::CreateReg(Base));
1507     ++NumOpsAdded;
1508   }
1509
1510   // Add the base register operand.
1511   MI.addOperand(MCOperand::CreateReg(Base));
1512
1513   // Handling the two predicate operands before the reglist.
1514   int64_t CondVal = getCondField(insn);
1515   if (CondVal == 0xF)
1516     return false;
1517   MI.addOperand(MCOperand::CreateImm(CondVal));
1518   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1519
1520   NumOpsAdded += 3;
1521
1522   // Fill the variadic part of reglist.
1523   unsigned RegListBits = insn & ((1 << 16) - 1);
1524   for (unsigned i = 0; i < 16; ++i) {
1525     if ((RegListBits >> i) & 1) {
1526       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1527                                                          i)));
1528       ++NumOpsAdded;
1529     }
1530   }
1531
1532   return true;
1533 }
1534
1535 // LDREX, LDREXB, LDREXH: Rd Rn
1536 // LDREXD:                Rd Rd+1 Rn
1537 // STREX, STREXB, STREXH: Rd Rm Rn
1538 // STREXD:                Rd Rm Rm+1 Rn
1539 //
1540 // SWP, SWPB:             Rd Rm Rn
1541 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1542     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1543
1544   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1545   if (!OpInfo) return false;
1546
1547   unsigned &OpIdx = NumOpsAdded;
1548
1549   OpIdx = 0;
1550
1551   assert(NumOps >= 2
1552          && OpInfo[0].RegClass == ARM::GPRRegClassID
1553          && OpInfo[1].RegClass == ARM::GPRRegClassID
1554          && "Expect 2 reg operands");
1555
1556   bool isStore = slice(insn, 20, 20) == 0;
1557   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1558
1559   // Add the destination operand.
1560   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1561                                                      decodeRd(insn))));
1562   ++OpIdx;
1563
1564   // Store register Exclusive needs a source operand.
1565   if (isStore) {
1566     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1567                                                        decodeRm(insn))));
1568     ++OpIdx;
1569
1570     if (isDW) {
1571       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1572                                                          decodeRm(insn)+1)));
1573       ++OpIdx;
1574     }
1575   } else if (isDW) {
1576     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1577                                                        decodeRd(insn)+1)));
1578     ++OpIdx;
1579   }
1580
1581   // Finally add the pointer operand.
1582   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1583                                                      decodeRn(insn))));
1584   ++OpIdx;
1585
1586   return true;
1587 }
1588
1589 // Misc. Arithmetic Instructions.
1590 // CLZ: Rd Rm
1591 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1592 // RBIT, REV, REV16, REVSH: Rd Rm
1593 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1594     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1595
1596   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1597   unsigned &OpIdx = NumOpsAdded;
1598
1599   OpIdx = 0;
1600
1601   assert(NumOps >= 2
1602          && OpInfo[0].RegClass == ARM::GPRRegClassID
1603          && OpInfo[1].RegClass == ARM::GPRRegClassID
1604          && "Expect 2 reg operands");
1605
1606   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1607
1608   // Sanity check the registers, which should not be 15.
1609   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1610     return false;
1611   if (ThreeReg && decodeRn(insn) == 15)
1612     return false;
1613
1614   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1615                                                      decodeRd(insn))));
1616   ++OpIdx;
1617
1618   if (ThreeReg) {
1619     assert(NumOps >= 4 && "Expect >= 4 operands");
1620     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1621                                                        decodeRn(insn))));
1622     ++OpIdx;
1623   }
1624
1625   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1626                                                      decodeRm(insn))));
1627   ++OpIdx;
1628
1629   // If there is still an operand info left which is an immediate operand, add
1630   // an additional imm5 LSL/ASR operand.
1631   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1632       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1633     // Extract the 5-bit immediate field Inst{11-7}.
1634     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1635     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1636     if (Opcode == ARM::PKHBT)
1637       Opc = ARM_AM::lsl;
1638     else if (Opcode == ARM::PKHTB)
1639       Opc = ARM_AM::asr;
1640     getImmShiftSE(Opc, ShiftAmt);
1641     if (Opcode == ARM::PKHBT || Opcode == ARM::PKHTB)
1642       MI.addOperand(MCOperand::CreateImm(ShiftAmt));
1643      else
1644       MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1645     ++OpIdx;
1646   }
1647
1648   return true;
1649 }
1650
1651 /// DisassembleSatFrm - Disassemble saturate instructions:
1652 /// SSAT, SSAT16, USAT, and USAT16.
1653 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1654     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1655
1656   // A8.6.183 SSAT
1657   // if d == 15 || n == 15 then UNPREDICTABLE;
1658   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1659     return false;
1660
1661   const MCInstrDesc &MCID = ARMInsts[Opcode];
1662   NumOpsAdded = MCID.getNumOperands() - 2; // ignore predicate operands
1663
1664   // Disassemble register def.
1665   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1666                                                      decodeRd(insn))));
1667
1668   unsigned Pos = slice(insn, 20, 16);
1669   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1670     Pos += 1;
1671   MI.addOperand(MCOperand::CreateImm(Pos));
1672
1673   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1674                                                      decodeRm(insn))));
1675
1676   if (NumOpsAdded == 4) {
1677     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1678     // Inst{11-7} encodes the imm5 shift amount.
1679     unsigned ShAmt = slice(insn, 11, 7);
1680     if (ShAmt == 0) {
1681       // A8.6.183.  Possible ASR shift amount of 32...
1682       if (Opc == ARM_AM::asr)
1683         ShAmt = 32;
1684       else
1685         Opc = ARM_AM::no_shift;
1686     }
1687     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1688   }
1689   return true;
1690 }
1691
1692 // Extend instructions.
1693 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1694 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1695 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1696 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1698
1699   // A8.6.220 SXTAB
1700   // if d == 15 || m == 15 then UNPREDICTABLE;
1701   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1702     return false;
1703
1704   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1705   unsigned &OpIdx = NumOpsAdded;
1706
1707   OpIdx = 0;
1708
1709   assert(NumOps >= 2
1710          && OpInfo[0].RegClass == ARM::GPRRegClassID
1711          && OpInfo[1].RegClass == ARM::GPRRegClassID
1712          && "Expect 2 reg operands");
1713
1714   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1715
1716   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1717                                                      decodeRd(insn))));
1718   ++OpIdx;
1719
1720   if (ThreeReg) {
1721     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1722                                                        decodeRn(insn))));
1723     ++OpIdx;
1724   }
1725
1726   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1727                                                      decodeRm(insn))));
1728   ++OpIdx;
1729
1730   // If there is still an operand info left which is an immediate operand, add
1731   // an additional rotate immediate operand.
1732   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1733       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1734     // Extract the 2-bit rotate field Inst{11-10}.
1735     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1736     // Rotation by 8, 16, or 24 bits.
1737     MI.addOperand(MCOperand::CreateImm(rot << 3));
1738     ++OpIdx;
1739   }
1740
1741   return true;
1742 }
1743
1744 /////////////////////////////////////
1745 //                                 //
1746 //    Utility Functions For VFP    //
1747 //                                 //
1748 /////////////////////////////////////
1749
1750 // Extract/Decode Dd/Sd:
1751 //
1752 // SP => d = UInt(Vd:D)
1753 // DP => d = UInt(D:Vd)
1754 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1755   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1756                  : (decodeRd(insn) | getDBit(insn) << 4);
1757 }
1758
1759 // Extract/Decode Dn/Sn:
1760 //
1761 // SP => n = UInt(Vn:N)
1762 // DP => n = UInt(N:Vn)
1763 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1764   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1765                  : (decodeRn(insn) | getNBit(insn) << 4);
1766 }
1767
1768 // Extract/Decode Dm/Sm:
1769 //
1770 // SP => m = UInt(Vm:M)
1771 // DP => m = UInt(M:Vm)
1772 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1773   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1774                  : (decodeRm(insn) | getMBit(insn) << 4);
1775 }
1776
1777 // A7.5.1
1778 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1779   assert(N == 32 || N == 64);
1780
1781   uint64_t Result;
1782   unsigned bit6 = slice(byte, 6, 6);
1783   if (N == 32) {
1784     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1785     if (bit6)
1786       Result |= 0x1f << 25;
1787     else
1788       Result |= 0x1 << 30;
1789   } else {
1790     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1791              (uint64_t)slice(byte, 5, 0) << 48;
1792     if (bit6)
1793       Result |= 0xffULL << 54;
1794     else
1795       Result |= 0x1ULL << 62;
1796   }
1797   return APInt(N, Result);
1798 }
1799
1800 // VFP Unary Format Instructions:
1801 //
1802 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1803 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1804 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1805 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1806     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1807
1808   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1809
1810   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1811   unsigned &OpIdx = NumOpsAdded;
1812
1813   OpIdx = 0;
1814
1815   unsigned RegClass = OpInfo[OpIdx].RegClass;
1816   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1817          "Reg operand expected");
1818   bool isSP = (RegClass == ARM::SPRRegClassID);
1819
1820   MI.addOperand(MCOperand::CreateReg(
1821                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1822   ++OpIdx;
1823
1824   // Early return for compare with zero instructions.
1825   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1826       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1827     return true;
1828
1829   RegClass = OpInfo[OpIdx].RegClass;
1830   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1831          "Reg operand expected");
1832   isSP = (RegClass == ARM::SPRRegClassID);
1833
1834   MI.addOperand(MCOperand::CreateReg(
1835                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1836   ++OpIdx;
1837
1838   return true;
1839 }
1840
1841 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1842 // Some of them have operand constraints which tie the first operand in the
1843 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1844 // tied_to operand is simply skipped.
1845 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1846     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1847
1848   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1849
1850   const MCInstrDesc &MCID = ARMInsts[Opcode];
1851   const MCOperandInfo *OpInfo = MCID.OpInfo;
1852   unsigned &OpIdx = NumOpsAdded;
1853
1854   OpIdx = 0;
1855
1856   unsigned RegClass = OpInfo[OpIdx].RegClass;
1857   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1858          "Reg operand expected");
1859   bool isSP = (RegClass == ARM::SPRRegClassID);
1860
1861   MI.addOperand(MCOperand::CreateReg(
1862                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1863   ++OpIdx;
1864
1865   // Skip tied_to operand constraint.
1866   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
1867     assert(NumOps >= 4 && "Expect >=4 operands");
1868     MI.addOperand(MCOperand::CreateReg(0));
1869     ++OpIdx;
1870   }
1871
1872   MI.addOperand(MCOperand::CreateReg(
1873                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1874   ++OpIdx;
1875
1876   MI.addOperand(MCOperand::CreateReg(
1877                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1878   ++OpIdx;
1879
1880   return true;
1881 }
1882
1883 // A8.6.295 vcvt (floating-point <-> integer)
1884 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1885 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1886 //
1887 // A8.6.297 vcvt (floating-point and fixed-point)
1888 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1889 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1890     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1891
1892   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1893
1894   const MCInstrDesc &MCID = ARMInsts[Opcode];
1895   const MCOperandInfo *OpInfo = MCID.OpInfo;
1896   if (!OpInfo) return false;
1897
1898   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1899   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1900   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1901
1902   if (fixed_point) {
1903     // A8.6.297
1904     assert(NumOps >= 3 && "Expect >= 3 operands");
1905     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1906     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1907     MI.addOperand(MCOperand::CreateReg(
1908                     getRegisterEnum(B, RegClassID,
1909                                     decodeVFPRd(insn, SP))));
1910
1911     assert(MCID.getOperandConstraint(1, MCOI::TIED_TO) != -1 &&
1912            "Tied to operand expected");
1913     MI.addOperand(MI.getOperand(0));
1914
1915     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1916            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1917     MI.addOperand(MCOperand::CreateImm(fbits));
1918
1919     NumOpsAdded = 3;
1920   } else {
1921     // A8.6.295
1922     // The Rd (destination) and Rm (source) bits have different interpretations
1923     // depending on their single-precisonness.
1924     unsigned d, m;
1925     if (slice(insn, 18, 18) == 1) { // to_integer operation
1926       d = decodeVFPRd(insn, true /* Is Single Precision */);
1927       MI.addOperand(MCOperand::CreateReg(
1928                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1929       m = decodeVFPRm(insn, SP);
1930       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1931     } else {
1932       d = decodeVFPRd(insn, SP);
1933       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1934       m = decodeVFPRm(insn, true /* Is Single Precision */);
1935       MI.addOperand(MCOperand::CreateReg(
1936                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1937     }
1938     NumOpsAdded = 2;
1939   }
1940
1941   return true;
1942 }
1943
1944 // VMOVRS - A8.6.330
1945 // Rt => Rd; Sn => UInt(Vn:N)
1946 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1947     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1948
1949   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1950
1951   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1952                                                      decodeRd(insn))));
1953   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1954                                                      decodeVFPRn(insn, true))));
1955   NumOpsAdded = 2;
1956   return true;
1957 }
1958
1959 // VMOVRRD - A8.6.332
1960 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1961 //
1962 // VMOVRRS - A8.6.331
1963 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1964 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1965     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1966
1967   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1968
1969   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1970   unsigned &OpIdx = NumOpsAdded;
1971
1972   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1973                                                      decodeRd(insn))));
1974   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1975                                                      decodeRn(insn))));
1976   OpIdx = 2;
1977
1978   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1979     unsigned Sm = decodeVFPRm(insn, true);
1980     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1981                                                        Sm)));
1982     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1983                                                        Sm+1)));
1984     OpIdx += 2;
1985   } else {
1986     MI.addOperand(MCOperand::CreateReg(
1987                     getRegisterEnum(B, ARM::DPRRegClassID,
1988                                     decodeVFPRm(insn, false))));
1989     ++OpIdx;
1990   }
1991   return true;
1992 }
1993
1994 // VMOVSR - A8.6.330
1995 // Rt => Rd; Sn => UInt(Vn:N)
1996 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1997     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1998
1999   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
2000
2001   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2002                                                      decodeVFPRn(insn, true))));
2003   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2004                                                      decodeRd(insn))));
2005   NumOpsAdded = 2;
2006   return true;
2007 }
2008
2009 // VMOVDRR - A8.6.332
2010 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
2011 //
2012 // VMOVRRS - A8.6.331
2013 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
2014 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
2015     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2016
2017   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
2018
2019   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2020   unsigned &OpIdx = NumOpsAdded;
2021
2022   OpIdx = 0;
2023
2024   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
2025     unsigned Sm = decodeVFPRm(insn, true);
2026     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2027                                                        Sm)));
2028     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2029                                                        Sm+1)));
2030     OpIdx += 2;
2031   } else {
2032     MI.addOperand(MCOperand::CreateReg(
2033                     getRegisterEnum(B, ARM::DPRRegClassID,
2034                                     decodeVFPRm(insn, false))));
2035     ++OpIdx;
2036   }
2037
2038   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2039                                                      decodeRd(insn))));
2040   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2041                                                      decodeRn(insn))));
2042   OpIdx += 2;
2043   return true;
2044 }
2045
2046 // VFP Load/Store Instructions.
2047 // VLDRD, VLDRS, VSTRD, VSTRS
2048 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2049     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2050
2051   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
2052
2053   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
2054   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2055
2056   // Extract Dd/Sd for operand 0.
2057   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2058
2059   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
2060
2061   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2062   MI.addOperand(MCOperand::CreateReg(Base));
2063
2064   // Next comes the AM5 Opcode.
2065   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2066   unsigned char Imm8 = insn & 0xFF;
2067   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
2068
2069   NumOpsAdded = 3;
2070
2071   return true;
2072 }
2073
2074 // VFP Load/Store Multiple Instructions.
2075 // We have an optional write back reg, the base, and two predicate operands.
2076 // It is then followed by a reglist of either DPR(s) or SPR(s).
2077 //
2078 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
2079 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2080     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2081
2082   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
2083
2084   unsigned &OpIdx = NumOpsAdded;
2085
2086   OpIdx = 0;
2087
2088   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2089
2090   // Writeback to base, if necessary.
2091   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
2092       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
2093       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
2094       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
2095     MI.addOperand(MCOperand::CreateReg(Base));
2096     ++OpIdx;
2097   }
2098
2099   MI.addOperand(MCOperand::CreateReg(Base));
2100
2101   // Handling the two predicate operands before the reglist.
2102   int64_t CondVal = getCondField(insn);
2103   if (CondVal == 0xF)
2104     return false;
2105   MI.addOperand(MCOperand::CreateImm(CondVal));
2106   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
2107
2108   OpIdx += 3;
2109
2110   bool isSPVFP = (Opcode == ARM::VLDMSIA     ||
2111                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
2112                   Opcode == ARM::VSTMSIA     ||
2113                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
2114   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2115
2116   // Extract Dd/Sd.
2117   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2118
2119   // Fill the variadic part of reglist.
2120   unsigned char Imm8 = insn & 0xFF;
2121   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
2122
2123   // Apply some sanity checks before proceeding.
2124   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
2125     return false;
2126
2127   for (unsigned i = 0; i < Regs; ++i) {
2128     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
2129                                                        RegD + i)));
2130     ++OpIdx;
2131   }
2132
2133   return true;
2134 }
2135
2136 // Misc. VFP Instructions.
2137 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
2138 // FCONSTD (DPR and a VFPf64Imm operand)
2139 // FCONSTS (SPR and a VFPf32Imm operand)
2140 // VMRS/VMSR (GPR operand)
2141 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2142     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2143
2144   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2145   unsigned &OpIdx = NumOpsAdded;
2146
2147   OpIdx = 0;
2148
2149   if (Opcode == ARM::FMSTAT)
2150     return true;
2151
2152   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
2153
2154   unsigned RegEnum = 0;
2155   switch (OpInfo[0].RegClass) {
2156   case ARM::DPRRegClassID:
2157     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
2158     break;
2159   case ARM::SPRRegClassID:
2160     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
2161     break;
2162   case ARM::GPRRegClassID:
2163     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
2164     break;
2165   default:
2166     assert(0 && "Invalid reg class id");
2167     return false;
2168   }
2169
2170   MI.addOperand(MCOperand::CreateReg(RegEnum));
2171   ++OpIdx;
2172
2173   // Extract/decode the f64/f32 immediate.
2174   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2175         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2176     // The asm syntax specifies the floating point value, not the 8-bit literal.
2177     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
2178                              Opcode == ARM::FCONSTD ? 64 : 32);
2179     APFloat immFP = APFloat(immRaw, true);
2180     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
2181       immFP.convertToFloat();
2182     MI.addOperand(MCOperand::CreateFPImm(imm));
2183
2184     ++OpIdx;
2185   }
2186
2187   return true;
2188 }
2189
2190 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
2191 #include "ThumbDisassemblerCore.h"
2192
2193 /////////////////////////////////////////////////////
2194 //                                                 //
2195 //     Utility Functions For ARM Advanced SIMD     //
2196 //                                                 //
2197 /////////////////////////////////////////////////////
2198
2199 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2200 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2201
2202 // A7.3 Register encoding
2203
2204 // Extract/Decode NEON D/Vd:
2205 //
2206 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2207 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2208 // handling it in the getRegisterEnum() utility function.
2209 // D = Inst{22}, Vd = Inst{15-12}
2210 static unsigned decodeNEONRd(uint32_t insn) {
2211   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2212     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2213 }
2214
2215 // Extract/Decode NEON N/Vn:
2216 //
2217 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2218 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2219 // handling it in the getRegisterEnum() utility function.
2220 // N = Inst{7}, Vn = Inst{19-16}
2221 static unsigned decodeNEONRn(uint32_t insn) {
2222   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2223     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2224 }
2225
2226 // Extract/Decode NEON M/Vm:
2227 //
2228 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2229 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2230 // handling it in the getRegisterEnum() utility function.
2231 // M = Inst{5}, Vm = Inst{3-0}
2232 static unsigned decodeNEONRm(uint32_t insn) {
2233   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2234     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2235 }
2236
2237 namespace {
2238 enum ElemSize {
2239   ESizeNA = 0,
2240   ESize8 = 8,
2241   ESize16 = 16,
2242   ESize32 = 32,
2243   ESize64 = 64
2244 };
2245 } // End of unnamed namespace
2246
2247 // size        field -> Inst{11-10}
2248 // index_align field -> Inst{7-4}
2249 //
2250 // The Lane Index interpretation depends on the Data Size:
2251 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2252 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2253 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2254 //
2255 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2256 static unsigned decodeLaneIndex(uint32_t insn) {
2257   unsigned size = insn >> 10 & 3;
2258   assert((size == 0 || size == 1 || size == 2) &&
2259          "Encoding error: size should be either 0, 1, or 2");
2260
2261   unsigned index_align = insn >> 4 & 0xF;
2262   return (index_align >> 1) >> size;
2263 }
2264
2265 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2266 // op = Inst{5}, cmode = Inst{11-8}
2267 // i = Inst{24} (ARM architecture)
2268 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2269 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2270 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2271   unsigned char op = (insn >> 5) & 1;
2272   unsigned char cmode = (insn >> 8) & 0xF;
2273   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2274                        ((insn >> 16) & 7) << 4 |
2275                        (insn & 0xF);
2276   return (op << 12) | (cmode << 8) | Imm8;
2277 }
2278
2279 // A8.6.339 VMUL, VMULL (by scalar)
2280 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2281 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2282 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2283   switch (esize) {
2284   case ESize16:
2285     return insn & 7;
2286   case ESize32:
2287     return insn & 0xF;
2288   default:
2289     assert(0 && "Unreachable code!");
2290     return 0;
2291   }
2292 }
2293
2294 // A8.6.339 VMUL, VMULL (by scalar)
2295 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2296 // ESize32 => index = Inst{5}   (M)       D0-D15
2297 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2298   switch (esize) {
2299   case ESize16:
2300     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2301   case ESize32:
2302     return (insn >> 5) & 1;
2303   default:
2304     assert(0 && "Unreachable code!");
2305     return 0;
2306   }
2307 }
2308
2309 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2310 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2311 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2312   return 64 - ((insn >> 16) & 0x3F);
2313 }
2314
2315 // A8.6.302 VDUP (scalar)
2316 // ESize8  => index = Inst{19-17}
2317 // ESize16 => index = Inst{19-18}
2318 // ESize32 => index = Inst{19}
2319 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2320   switch (esize) {
2321   case ESize8:
2322     return (insn >> 17) & 7;
2323   case ESize16:
2324     return (insn >> 18) & 3;
2325   case ESize32:
2326     return (insn >> 19) & 1;
2327   default:
2328     assert(0 && "Unspecified element size!");
2329     return 0;
2330   }
2331 }
2332
2333 // A8.6.328 VMOV (ARM core register to scalar)
2334 // A8.6.329 VMOV (scalar to ARM core register)
2335 // ESize8  => index = Inst{21:6-5}
2336 // ESize16 => index = Inst{21:6}
2337 // ESize32 => index = Inst{21}
2338 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2339   switch (esize) {
2340   case ESize8:
2341     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2342   case ESize16:
2343     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2344   case ESize32:
2345     return ((insn >> 21) & 1);
2346   default:
2347     assert(0 && "Unspecified element size!");
2348     return 0;
2349   }
2350 }
2351
2352 // Imm6 = Inst{21-16}, L = Inst{7}
2353 //
2354 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2355 // case L:imm6 of
2356 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2357 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2358 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2359 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2360 //
2361 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2362 // case L:imm6 of
2363 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2364 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2365 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2366 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2367 //
2368 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2369   ElemSize esize = ESizeNA;
2370   unsigned L = (insn >> 7) & 1;
2371   unsigned imm6 = (insn >> 16) & 0x3F;
2372   if (L == 0) {
2373     if (imm6 >> 3 == 1)
2374       esize = ESize8;
2375     else if (imm6 >> 4 == 1)
2376       esize = ESize16;
2377     else if (imm6 >> 5 == 1)
2378       esize = ESize32;
2379     else
2380       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2381   } else
2382     esize = ESize64;
2383
2384   if (LeftShift)
2385     return esize == ESize64 ? imm6 : (imm6 - esize);
2386   else
2387     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2388 }
2389
2390 // A8.6.305 VEXT
2391 // Imm4 = Inst{11-8}
2392 static unsigned decodeN3VImm(uint32_t insn) {
2393   return (insn >> 8) & 0xF;
2394 }
2395
2396 // VLD*
2397 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2398 // VLD*LN*
2399 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2400 // VST*
2401 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2402 // VST*LN*
2403 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2404 //
2405 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2406 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2407     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2408     unsigned alignment, BO B) {
2409
2410   const MCInstrDesc &MCID = ARMInsts[Opcode];
2411   const MCOperandInfo *OpInfo = MCID.OpInfo;
2412
2413   // At least one DPR register plus addressing mode #6.
2414   assert(NumOps >= 3 && "Expect >= 3 operands");
2415
2416   unsigned &OpIdx = NumOpsAdded;
2417
2418   OpIdx = 0;
2419
2420   // We have homogeneous NEON registers for Load/Store.
2421   unsigned RegClass = 0;
2422
2423   // Double-spaced registers have increments of 2.
2424   unsigned Inc = DblSpaced ? 2 : 1;
2425
2426   unsigned Rn = decodeRn(insn);
2427   unsigned Rm = decodeRm(insn);
2428   unsigned Rd = decodeNEONRd(insn);
2429
2430   // A7.7.1 Advanced SIMD addressing mode.
2431   bool WB = Rm != 15;
2432
2433   // LLVM Addressing Mode #6.
2434   unsigned RmEnum = 0;
2435   if (WB && Rm != 13)
2436     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2437
2438   if (Store) {
2439     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2440     // then possible lane index.
2441     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2442            "Reg operand expected");
2443
2444     if (WB) {
2445       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2446                                                          Rn)));
2447       ++OpIdx;
2448     }
2449
2450     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2451            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2452     // addrmode6 := (ops GPR:$addr, i32imm)
2453     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2454                                                        Rn)));
2455     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2456     OpIdx += 2;
2457
2458     if (WB) {
2459       MI.addOperand(MCOperand::CreateReg(RmEnum));
2460       ++OpIdx;
2461     }
2462
2463     assert(OpIdx < NumOps &&
2464            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2465             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2466            "Reg operand expected");
2467
2468     RegClass = OpInfo[OpIdx].RegClass;
2469     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2470       MI.addOperand(MCOperand::CreateReg(
2471                       getRegisterEnum(B, RegClass, Rd)));
2472       Rd += Inc;
2473       ++OpIdx;
2474     }
2475
2476     // Handle possible lane index.
2477     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2478         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2479       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2480       ++OpIdx;
2481     }
2482
2483   } else {
2484     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2485     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2486     RegClass = OpInfo[0].RegClass;
2487
2488     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2489       MI.addOperand(MCOperand::CreateReg(
2490                       getRegisterEnum(B, RegClass, Rd)));
2491       Rd += Inc;
2492       ++OpIdx;
2493     }
2494
2495     if (WB) {
2496       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2497                                                          Rn)));
2498       ++OpIdx;
2499     }
2500
2501     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2502            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2503     // addrmode6 := (ops GPR:$addr, i32imm)
2504     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2505                                                        Rn)));
2506     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2507     OpIdx += 2;
2508
2509     if (WB) {
2510       MI.addOperand(MCOperand::CreateReg(RmEnum));
2511       ++OpIdx;
2512     }
2513
2514     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2515       assert(MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1 &&
2516              "Tied to operand expected");
2517       MI.addOperand(MCOperand::CreateReg(0));
2518       ++OpIdx;
2519     }
2520
2521     // Handle possible lane index.
2522     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2523         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2524       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2525       ++OpIdx;
2526     }
2527   }
2528
2529   // Accessing registers past the end of the NEON register file is not
2530   // defined.
2531   if (Rd > 32)
2532     return false;
2533
2534   return true;
2535 }
2536
2537 // A8.6.308, A8.6.311, A8.6.314, A8.6.317.
2538 static bool Align4OneLaneInst(unsigned elem, unsigned size,
2539     unsigned index_align, unsigned & alignment) {
2540   unsigned bits = 0;
2541   switch (elem) {
2542   default:
2543     return false;
2544   case 1:
2545     // A8.6.308
2546     if (size == 0)
2547       return slice(index_align, 0, 0) == 0;
2548     else if (size == 1) {
2549       bits = slice(index_align, 1, 0);
2550       if (bits != 0 && bits != 1)
2551         return false;
2552       if (bits == 1)
2553         alignment = 16;
2554       return true;
2555     } else if (size == 2) {
2556       bits = slice(index_align, 2, 0);
2557       if (bits != 0 && bits != 3)
2558         return false;
2559       if (bits == 3)
2560         alignment = 32;
2561       return true;;
2562     }
2563     return true;
2564   case 2:
2565     // A8.6.311
2566     if (size == 0) {
2567       if (slice(index_align, 0, 0) == 1)
2568         alignment = 16;
2569       return true;
2570     } if (size == 1) {
2571       if (slice(index_align, 0, 0) == 1)
2572         alignment = 32;
2573       return true;
2574     } else if (size == 2) {
2575       if (slice(index_align, 1, 1) != 0)
2576         return false;
2577       if (slice(index_align, 0, 0) == 1)
2578         alignment = 64;
2579       return true;;
2580     }
2581     return true;
2582   case 3:
2583     // A8.6.314
2584     if (size == 0) {
2585       if (slice(index_align, 0, 0) != 0)
2586         return false;
2587       return true;
2588     } if (size == 1) {
2589       if (slice(index_align, 0, 0) != 0)
2590         return false;
2591       return true;
2592       return true;
2593     } else if (size == 2) {
2594       if (slice(index_align, 1, 0) != 0)
2595         return false;
2596       return true;;
2597     }
2598     return true;
2599   case 4:
2600     // A8.6.317
2601     if (size == 0) {
2602       if (slice(index_align, 0, 0) == 1)
2603         alignment = 32;
2604       return true;
2605     } if (size == 1) {
2606       if (slice(index_align, 0, 0) == 1)
2607         alignment = 64;
2608       return true;
2609     } else if (size == 2) {
2610       bits = slice(index_align, 1, 0);
2611       if (bits == 3)
2612         return false;
2613       if (bits == 1)
2614         alignment = 64;
2615       else if (bits == 2)
2616         alignment = 128;
2617       return true;;
2618     }
2619     return true;
2620   }
2621 }
2622
2623 // A7.7
2624 // If L (Inst{21}) == 0, store instructions.
2625 // Find out about double-spaced-ness of the Opcode and pass it on to
2626 // DisassembleNLdSt0().
2627 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2628     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2629
2630   const StringRef Name = ARMInsts[Opcode].Name;
2631   bool DblSpaced = false;
2632   // 0 represents standard alignment, i.e., unaligned data access.
2633   unsigned alignment = 0;
2634
2635   unsigned elem = 0; // legal values: {1, 2, 3, 4}
2636   if (Name.startswith("VST1") || Name.startswith("VLD1"))
2637     elem = 1;
2638
2639   if (Name.startswith("VST2") || Name.startswith("VLD2"))
2640     elem = 2;
2641
2642   if (Name.startswith("VST3") || Name.startswith("VLD3"))
2643     elem = 3;
2644
2645   if (Name.startswith("VST4") || Name.startswith("VLD4"))
2646     elem = 4;
2647
2648   if (Name.find("LN") != std::string::npos) {
2649     // To one lane instructions.
2650     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2651
2652     // Utility function takes number of elements, size, and index_align.
2653     if (!Align4OneLaneInst(elem,
2654                            slice(insn, 11, 10),
2655                            slice(insn, 7, 4),
2656                            alignment))
2657       return false;
2658
2659     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2660     if (Name.endswith("16") || Name.endswith("16_UPD"))
2661       DblSpaced = slice(insn, 5, 5) == 1;
2662
2663     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2664     if (Name.endswith("32") || Name.endswith("32_UPD"))
2665       DblSpaced = slice(insn, 6, 6) == 1;
2666   } else if (Name.find("DUP") != std::string::npos) {
2667     // Single element (or structure) to all lanes.
2668     // Inst{9-8} encodes the number of element(s) in the structure, with:
2669     // 0b00 (VLD1DUP) (for this, a bit makes sense only for data size 16 and 32.
2670     // 0b01 (VLD2DUP)
2671     // 0b10 (VLD3DUP) (for this, a bit must be encoded as 0)
2672     // 0b11 (VLD4DUP)
2673     //
2674     // Inst{7-6} encodes the data size, with:
2675     // 0b00 => 8, 0b01 => 16, 0b10 => 32
2676     //
2677     // Inst{4} (the a bit) encodes the align action (0: standard alignment)
2678     unsigned elem = slice(insn, 9, 8) + 1;
2679     unsigned a = slice(insn, 4, 4);
2680     if (elem != 3) {
2681       // 0b11 is not a valid encoding for Inst{7-6}.
2682       if (slice(insn, 7, 6) == 3)
2683         return false;
2684       unsigned data_size = 8 << slice(insn, 7, 6);
2685       // For VLD1DUP, a bit makes sense only for data size of 16 and 32.
2686       if (a && data_size == 8)
2687         return false;
2688
2689       // Now we can calculate the alignment!
2690       if (a)
2691         alignment = elem * data_size;
2692     } else {
2693       if (a) {
2694         // A8.6.315 VLD3 (single 3-element structure to all lanes)
2695         // The a bit must be encoded as 0.
2696         return false;
2697       }
2698     }
2699   } else {
2700     // Multiple n-element structures with type encoded as Inst{11-8}.
2701     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2702
2703     // Inst{5-4} encodes alignment.
2704     unsigned align = slice(insn, 5, 4);
2705     switch (align) {
2706     default:
2707       break;
2708     case 1:
2709       alignment = 64; break;
2710     case 2:
2711       alignment = 128; break;
2712     case 3:
2713       alignment = 256; break;
2714     }
2715
2716     unsigned type = slice(insn, 11, 8);
2717     // Reject UNDEFINED instructions based on type and align.
2718     // Plus set DblSpaced flag where appropriate.
2719     switch (elem) {
2720     default:
2721       break;
2722     case 1:
2723       // n == 1
2724       // A8.6.307 & A8.6.391
2725       if ((type == 7  && slice(align, 1, 1) == 1) ||
2726           (type == 10 && align == 3) ||
2727           (type == 6  && slice(align, 1, 1) == 1))
2728         return false;
2729       break;
2730     case 2:
2731       // n == 2 && type == 0b1001 -> DblSpaced = true
2732       // A8.6.310 & A8.6.393
2733       if ((type == 8 || type == 9) && align == 3)
2734         return false;
2735       DblSpaced = (type == 9);
2736       break;
2737     case 3:
2738       // n == 3 && type == 0b0101 -> DblSpaced = true
2739       // A8.6.313 & A8.6.395
2740       if (slice(insn, 7, 6) == 3 || slice(align, 1, 1) == 1)
2741         return false;
2742       DblSpaced = (type == 5);
2743       break;
2744     case 4:
2745       // n == 4 && type == 0b0001 -> DblSpaced = true
2746       // A8.6.316 & A8.6.397
2747       if (slice(insn, 7, 6) == 3)
2748         return false;
2749       DblSpaced = (type == 1);
2750       break;
2751     }
2752   }
2753   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2754                            slice(insn, 21, 21) == 0, DblSpaced, alignment/8, B);
2755 }
2756
2757 // VMOV (immediate)
2758 //   Qd/Dd imm
2759 // VBIC (immediate)
2760 // VORR (immediate)
2761 //   Qd/Dd imm src(=Qd/Dd)
2762 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2763     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2764
2765   const MCInstrDesc &MCID = ARMInsts[Opcode];
2766   const MCOperandInfo *OpInfo = MCID.OpInfo;
2767
2768   assert(NumOps >= 2 &&
2769          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2770           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2771          (OpInfo[1].RegClass < 0) &&
2772          "Expect 1 reg operand followed by 1 imm operand");
2773
2774   // Qd/Dd = Inst{22:15-12} => NEON Rd
2775   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2776                                                      decodeNEONRd(insn))));
2777
2778   ElemSize esize = ESizeNA;
2779   switch (Opcode) {
2780   case ARM::VMOVv8i8:
2781   case ARM::VMOVv16i8:
2782     esize = ESize8;
2783     break;
2784   case ARM::VMOVv4i16:
2785   case ARM::VMOVv8i16:
2786   case ARM::VMVNv4i16:
2787   case ARM::VMVNv8i16:
2788   case ARM::VBICiv4i16:
2789   case ARM::VBICiv8i16:
2790   case ARM::VORRiv4i16:
2791   case ARM::VORRiv8i16:
2792     esize = ESize16;
2793     break;
2794   case ARM::VMOVv2i32:
2795   case ARM::VMOVv4i32:
2796   case ARM::VMVNv2i32:
2797   case ARM::VMVNv4i32:
2798   case ARM::VBICiv2i32:
2799   case ARM::VBICiv4i32:
2800   case ARM::VORRiv2i32:
2801   case ARM::VORRiv4i32:
2802     esize = ESize32;
2803     break;
2804   case ARM::VMOVv1i64:
2805   case ARM::VMOVv2i64:
2806     esize = ESize64;
2807     break;
2808   default:
2809     assert(0 && "Unexpected opcode!");
2810     return false;
2811   }
2812
2813   // One register and a modified immediate value.
2814   // Add the imm operand.
2815   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2816
2817   NumOpsAdded = 2;
2818
2819   // VBIC/VORRiv*i* variants have an extra $src = $Vd to be filled in.
2820   if (NumOps >= 3 &&
2821       (OpInfo[2].RegClass == ARM::DPRRegClassID ||
2822        OpInfo[2].RegClass == ARM::QPRRegClassID)) {
2823     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2824                                                      decodeNEONRd(insn))));
2825     NumOpsAdded += 1;
2826   }
2827
2828   return true;
2829 }
2830
2831 namespace {
2832 enum N2VFlag {
2833   N2V_None,
2834   N2V_VectorDupLane,
2835   N2V_VectorConvert_Between_Float_Fixed
2836 };
2837 } // End of unnamed namespace
2838
2839 // Vector Convert [between floating-point and fixed-point]
2840 //   Qd/Dd Qm/Dm [fbits]
2841 //
2842 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2843 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2844 //   Qd/Dd Dm index
2845 //
2846 // Vector Move Long:
2847 //   Qd Dm
2848 //
2849 // Vector Move Narrow:
2850 //   Dd Qm
2851 //
2852 // Others
2853 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2854     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2855
2856   const MCInstrDesc &MCID = ARMInsts[Opc];
2857   const MCOperandInfo *OpInfo = MCID.OpInfo;
2858
2859   assert(NumOps >= 2 &&
2860          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2861           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2862          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2863           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2864          "Expect >= 2 operands and first 2 as reg operands");
2865
2866   unsigned &OpIdx = NumOpsAdded;
2867
2868   OpIdx = 0;
2869
2870   ElemSize esize = ESizeNA;
2871   if (Flag == N2V_VectorDupLane) {
2872     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2873     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2874            "Unexpected Opcode");
2875     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2876        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2877                                                            : ESize32);
2878   }
2879
2880   // Qd/Dd = Inst{22:15-12} => NEON Rd
2881   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2882                                                      decodeNEONRd(insn))));
2883   ++OpIdx;
2884
2885   // VPADAL...
2886   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
2887     // TIED_TO operand.
2888     MI.addOperand(MCOperand::CreateReg(0));
2889     ++OpIdx;
2890   }
2891
2892   // Dm = Inst{5:3-0} => NEON Rm
2893   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2894                                                      decodeNEONRm(insn))));
2895   ++OpIdx;
2896
2897   // VZIP and others have two TIED_TO reg operands.
2898   int Idx;
2899   while (OpIdx < NumOps &&
2900          (Idx = MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO)) != -1) {
2901     // Add TIED_TO operand.
2902     MI.addOperand(MI.getOperand(Idx));
2903     ++OpIdx;
2904   }
2905
2906   // Add the imm operand, if required.
2907   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2908       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2909
2910     unsigned imm = 0xFFFFFFFF;
2911
2912     if (Flag == N2V_VectorDupLane)
2913       imm = decodeNVLaneDupIndex(insn, esize);
2914     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2915       imm = decodeVCVTFractionBits(insn);
2916
2917     assert(imm != 0xFFFFFFFF && "Internal error");
2918     MI.addOperand(MCOperand::CreateImm(imm));
2919     ++OpIdx;
2920   }
2921
2922   return true;
2923 }
2924
2925 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2926     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2927
2928   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2929                                 N2V_None, B);
2930 }
2931 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2932     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2933
2934   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2935                                 N2V_VectorConvert_Between_Float_Fixed, B);
2936 }
2937 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2938     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2939
2940   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2941                                 N2V_VectorDupLane, B);
2942 }
2943
2944 // Vector Shift [Accumulate] Instructions.
2945 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2946 //
2947 // Vector Shift Left Long (with maximum shift count) Instructions.
2948 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2949 //
2950 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2951     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2952
2953   const MCInstrDesc &MCID = ARMInsts[Opcode];
2954   const MCOperandInfo *OpInfo = MCID.OpInfo;
2955
2956   assert(NumOps >= 3 &&
2957          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2958           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2959          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2960           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2961          "Expect >= 3 operands and first 2 as reg operands");
2962
2963   unsigned &OpIdx = NumOpsAdded;
2964
2965   OpIdx = 0;
2966
2967   // Qd/Dd = Inst{22:15-12} => NEON Rd
2968   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2969                                                      decodeNEONRd(insn))));
2970   ++OpIdx;
2971
2972   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
2973     // TIED_TO operand.
2974     MI.addOperand(MCOperand::CreateReg(0));
2975     ++OpIdx;
2976   }
2977
2978   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2979           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2980          "Reg operand expected");
2981
2982   // Qm/Dm = Inst{5:3-0} => NEON Rm
2983   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2984                                                      decodeNEONRm(insn))));
2985   ++OpIdx;
2986
2987   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2988
2989   // Add the imm operand.
2990
2991   // VSHLL has maximum shift count as the imm, inferred from its size.
2992   unsigned Imm;
2993   switch (Opcode) {
2994   default:
2995     Imm = decodeNVSAmt(insn, LeftShift);
2996     break;
2997   case ARM::VSHLLi8:
2998     Imm = 8;
2999     break;
3000   case ARM::VSHLLi16:
3001     Imm = 16;
3002     break;
3003   case ARM::VSHLLi32:
3004     Imm = 32;
3005     break;
3006   }
3007   MI.addOperand(MCOperand::CreateImm(Imm));
3008   ++OpIdx;
3009
3010   return true;
3011 }
3012
3013 // Left shift instructions.
3014 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
3015     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3016
3017   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
3018                                  B);
3019 }
3020 // Right shift instructions have different shift amount interpretation.
3021 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
3022     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3023
3024   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
3025                                  B);
3026 }
3027
3028 namespace {
3029 enum N3VFlag {
3030   N3V_None,
3031   N3V_VectorExtract,
3032   N3V_VectorShift,
3033   N3V_Multiply_By_Scalar
3034 };
3035 } // End of unnamed namespace
3036
3037 // NEON Three Register Instructions with Optional Immediate Operand
3038 //
3039 // Vector Extract Instructions.
3040 // Qd/Dd Qn/Dn Qm/Dm imm4
3041 //
3042 // Vector Shift (Register) Instructions.
3043 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
3044 //
3045 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
3046 // Qd/Dd Qn/Dn RestrictedDm index
3047 //
3048 // Others
3049 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
3050     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
3051
3052   const MCInstrDesc &MCID = ARMInsts[Opcode];
3053   const MCOperandInfo *OpInfo = MCID.OpInfo;
3054
3055   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
3056   assert(NumOps >= 3 &&
3057          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3058           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3059          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
3060           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
3061          "Expect >= 3 operands and first 2 as reg operands");
3062
3063   unsigned &OpIdx = NumOpsAdded;
3064
3065   OpIdx = 0;
3066
3067   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
3068   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
3069   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
3070   ElemSize esize = ESizeNA;
3071   if (Flag == N3V_Multiply_By_Scalar) {
3072     unsigned size = (insn >> 20) & 3;
3073     if (size == 1) esize = ESize16;
3074     if (size == 2) esize = ESize32;
3075     assert (esize == ESize16 || esize == ESize32);
3076   }
3077
3078   // Qd/Dd = Inst{22:15-12} => NEON Rd
3079   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3080                                                      decodeNEONRd(insn))));
3081   ++OpIdx;
3082
3083   // VABA, VABAL, VBSLd, VBSLq, ...
3084   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
3085     // TIED_TO operand.
3086     MI.addOperand(MCOperand::CreateReg(0));
3087     ++OpIdx;
3088   }
3089
3090   // Dn = Inst{7:19-16} => NEON Rn
3091   // or
3092   // Dm = Inst{5:3-0} => NEON Rm
3093   MI.addOperand(MCOperand::CreateReg(
3094                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3095                                   VdVnVm ? decodeNEONRn(insn)
3096                                          : decodeNEONRm(insn))));
3097   ++OpIdx;
3098
3099   // Dm = Inst{5:3-0} => NEON Rm
3100   // or
3101   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
3102   // or
3103   // Dn = Inst{7:19-16} => NEON Rn
3104   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
3105                                         : decodeNEONRm(insn))
3106                       : decodeNEONRn(insn);
3107
3108   MI.addOperand(MCOperand::CreateReg(
3109                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
3110   ++OpIdx;
3111
3112   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
3113       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
3114     // Add the imm operand.
3115     unsigned Imm = 0;
3116     if (IsImm4)
3117       Imm = decodeN3VImm(insn);
3118     else if (IsDmRestricted)
3119       Imm = decodeRestrictedDmIndex(insn, esize);
3120     else {
3121       assert(0 && "Internal error: unreachable code!");
3122       return false;
3123     }
3124
3125     MI.addOperand(MCOperand::CreateImm(Imm));
3126     ++OpIdx;
3127   }
3128
3129   return true;
3130 }
3131
3132 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3133     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3134
3135   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3136                                   N3V_None, B);
3137 }
3138 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
3139     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3140
3141   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3142                                   N3V_VectorShift, B);
3143 }
3144 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
3145     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3146
3147   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3148                                   N3V_VectorExtract, B);
3149 }
3150 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
3151     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3152
3153   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3154                                   N3V_Multiply_By_Scalar, B);
3155 }
3156
3157 // Vector Table Lookup
3158 //
3159 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
3160 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
3161 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
3162 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
3163 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3164     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3165
3166   const MCInstrDesc &MCID = ARMInsts[Opcode];
3167   const MCOperandInfo *OpInfo = MCID.OpInfo;
3168   if (!OpInfo) return false;
3169
3170   assert(NumOps >= 3 &&
3171          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3172          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3173          OpInfo[2].RegClass == ARM::DPRRegClassID &&
3174          "Expect >= 3 operands and first 3 as reg operands");
3175
3176   unsigned &OpIdx = NumOpsAdded;
3177
3178   OpIdx = 0;
3179
3180   unsigned Rn = decodeNEONRn(insn);
3181
3182   // {Dn} encoded as len = 0b00
3183   // {Dn Dn+1} encoded as len = 0b01
3184   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
3185   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
3186   unsigned Len = slice(insn, 9, 8) + 1;
3187
3188   // Dd (the destination vector)
3189   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3190                                                      decodeNEONRd(insn))));
3191   ++OpIdx;
3192
3193   // Process tied_to operand constraint.
3194   int Idx;
3195   if ((Idx = MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO)) != -1) {
3196     MI.addOperand(MI.getOperand(Idx));
3197     ++OpIdx;
3198   }
3199
3200   // Do the <list> now.
3201   for (unsigned i = 0; i < Len; ++i) {
3202     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3203            "Reg operand expected");
3204     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3205                                                        Rn + i)));
3206     ++OpIdx;
3207   }
3208
3209   // Dm (the index vector)
3210   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3211          "Reg operand (index vector) expected");
3212   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3213                                                      decodeNEONRm(insn))));
3214   ++OpIdx;
3215
3216   return true;
3217 }
3218
3219 // Vector Get Lane (move scalar to ARM core register) Instructions.
3220 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
3221 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3222     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3223
3224   const MCInstrDesc &MCID = ARMInsts[Opcode];
3225   const MCOperandInfo *OpInfo = MCID.OpInfo;
3226   if (!OpInfo) return false;
3227
3228   assert(MCID.getNumDefs() == 1 && NumOps >= 3 &&
3229          OpInfo[0].RegClass == ARM::GPRRegClassID &&
3230          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3231          OpInfo[2].RegClass < 0 &&
3232          "Expect >= 3 operands with one dst operand");
3233
3234   ElemSize esize =
3235     Opcode == ARM::VGETLNi32 ? ESize32
3236       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
3237                                                                 : ESize8);
3238
3239   // Rt = Inst{15-12} => ARM Rd
3240   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3241                                                      decodeRd(insn))));
3242
3243   // Dn = Inst{7:19-16} => NEON Rn
3244   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3245                                                      decodeNEONRn(insn))));
3246
3247   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3248
3249   NumOpsAdded = 3;
3250   return true;
3251 }
3252
3253 // Vector Set Lane (move ARM core register to scalar) Instructions.
3254 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
3255 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3256     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3257
3258   const MCInstrDesc &MCID = ARMInsts[Opcode];
3259   const MCOperandInfo *OpInfo = MCID.OpInfo;
3260   if (!OpInfo) return false;
3261
3262   assert(MCID.getNumDefs() == 1 && NumOps >= 3 &&
3263          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3264          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3265          MCID.getOperandConstraint(1, MCOI::TIED_TO) != -1 &&
3266          OpInfo[2].RegClass == ARM::GPRRegClassID &&
3267          OpInfo[3].RegClass < 0 &&
3268          "Expect >= 3 operands with one dst operand");
3269
3270   ElemSize esize =
3271     Opcode == ARM::VSETLNi8 ? ESize8
3272                             : (Opcode == ARM::VSETLNi16 ? ESize16
3273                                                         : ESize32);
3274
3275   // Dd = Inst{7:19-16} => NEON Rn
3276   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3277                                                      decodeNEONRn(insn))));
3278
3279   // TIED_TO operand.
3280   MI.addOperand(MCOperand::CreateReg(0));
3281
3282   // Rt = Inst{15-12} => ARM Rd
3283   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3284                                                      decodeRd(insn))));
3285
3286   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3287
3288   NumOpsAdded = 4;
3289   return true;
3290 }
3291
3292 // Vector Duplicate Instructions (from ARM core register to all elements).
3293 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
3294 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3295     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3296
3297   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3298
3299   assert(NumOps >= 2 &&
3300          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3301           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3302          OpInfo[1].RegClass == ARM::GPRRegClassID &&
3303          "Expect >= 2 operands and first 2 as reg operand");
3304
3305   unsigned RegClass = OpInfo[0].RegClass;
3306
3307   // Qd/Dd = Inst{7:19-16} => NEON Rn
3308   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
3309                                                      decodeNEONRn(insn))));
3310
3311   // Rt = Inst{15-12} => ARM Rd
3312   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3313                                                      decodeRd(insn))));
3314
3315   NumOpsAdded = 2;
3316   return true;
3317 }
3318
3319 static inline bool PreLoadOpcode(unsigned Opcode) {
3320   switch(Opcode) {
3321   case ARM::PLDi12:  case ARM::PLDrs:
3322   case ARM::PLDWi12: case ARM::PLDWrs:
3323   case ARM::PLIi12:  case ARM::PLIrs:
3324     return true;
3325   default:
3326     return false;
3327   }
3328 }
3329
3330 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3331     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3332
3333   // Preload Data/Instruction requires either 2 or 3 operands.
3334   // PLDi12, PLDWi12, PLIi12: addrmode_imm12
3335   // PLDrs, PLDWrs, PLIrs:    ldst_so_reg
3336
3337   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3338                                                      decodeRn(insn))));
3339
3340   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
3341       || Opcode == ARM::PLIi12) {
3342     unsigned Imm12 = slice(insn, 11, 0);
3343     bool Negative = getUBit(insn) == 0;
3344
3345     // A8.6.118 PLD (literal) PLDWi12 with Rn=PC is transformed to PLDi12.
3346     if (Opcode == ARM::PLDWi12 && slice(insn, 19, 16) == 0xF) {
3347       DEBUG(errs() << "Rn == '1111': PLDWi12 morphed to PLDi12\n");
3348       MI.setOpcode(ARM::PLDi12);
3349     }
3350
3351     // -0 is represented specially. All other values are as normal.
3352     int Offset = Negative ? -1 * Imm12 : Imm12;
3353     if (Imm12 == 0 && Negative)
3354       Offset = INT32_MIN;
3355
3356     MI.addOperand(MCOperand::CreateImm(Offset));
3357     NumOpsAdded = 2;
3358   } else {
3359     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3360                                                        decodeRm(insn))));
3361
3362     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
3363
3364     // Inst{6-5} encodes the shift opcode.
3365     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
3366     // Inst{11-7} encodes the imm5 shift amount.
3367     unsigned ShImm = slice(insn, 11, 7);
3368
3369     // A8.4.1.  Possible rrx or shift amount of 32...
3370     getImmShiftSE(ShOp, ShImm);
3371     MI.addOperand(MCOperand::CreateImm(
3372                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
3373     NumOpsAdded = 3;
3374   }
3375
3376   return true;
3377 }
3378
3379 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3380     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3381
3382   if (Opcode == ARM::DMB || Opcode == ARM::DSB || Opcode == ARM::ISB) {
3383     // Inst{3-0} encodes the memory barrier option for the variants.
3384     unsigned opt = slice(insn, 3, 0);
3385     switch (opt) {
3386     case ARM_MB::SY:  case ARM_MB::ST:
3387     case ARM_MB::ISH: case ARM_MB::ISHST:
3388     case ARM_MB::NSH: case ARM_MB::NSHST:
3389     case ARM_MB::OSH: case ARM_MB::OSHST:
3390       MI.addOperand(MCOperand::CreateImm(opt));
3391       NumOpsAdded = 1;
3392       return true;
3393     default:
3394       return false;
3395     }
3396   }
3397
3398   switch (Opcode) {
3399   case ARM::CLREX:
3400   case ARM::NOP:
3401   case ARM::TRAP:
3402   case ARM::YIELD:
3403   case ARM::WFE:
3404   case ARM::WFI:
3405   case ARM::SEV:
3406     return true;
3407   case ARM::SWP:
3408   case ARM::SWPB:
3409     // SWP, SWPB: Rd Rm Rn
3410     // Delegate to DisassembleLdStExFrm()....
3411     return DisassembleLdStExFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3412   default:
3413     break;
3414   }
3415
3416   if (Opcode == ARM::SETEND) {
3417     NumOpsAdded = 1;
3418     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
3419     return true;
3420   }
3421
3422   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
3423   // opcodes which match the same real instruction. This is needed since there's
3424   // no current handling of optional arguments. Fix here when a better handling
3425   // of optional arguments is implemented.
3426   if (Opcode == ARM::CPS3p) {   // M = 1
3427     // Let's reject these impossible imod values by returning false:
3428     // 1. (imod=0b01)
3429     //
3430     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
3431     // invalid combination, so we just check for imod=0b00 here.
3432     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3433       return false;
3434     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3435     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3436     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
3437     NumOpsAdded = 3;
3438     return true;
3439   }
3440   if (Opcode == ARM::CPS2p) { // mode = 0, M = 0
3441     // Let's reject these impossible imod values by returning false:
3442     // 1. (imod=0b00,M=0)
3443     // 2. (imod=0b01)
3444     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3445       return false;
3446     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3447     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3448     NumOpsAdded = 2;
3449     return true;
3450   }
3451   if (Opcode == ARM::CPS1p) { // imod = 0, iflags = 0, M = 1
3452     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
3453     NumOpsAdded = 1;
3454     return true;
3455   }
3456
3457   // DBG has its option specified in Inst{3-0}.
3458   if (Opcode == ARM::DBG) {
3459     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3460     NumOpsAdded = 1;
3461     return true;
3462   }
3463
3464   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3465   if (Opcode == ARM::BKPT) {
3466     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3467                                        slice(insn, 3, 0)));
3468     NumOpsAdded = 1;
3469     return true;
3470   }
3471
3472   if (PreLoadOpcode(Opcode))
3473     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3474
3475   assert(0 && "Unexpected misc instruction!");
3476   return false;
3477 }
3478
3479 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3480 /// We divide the disassembly task into different categories, with each one
3481 /// corresponding to a specific instruction encoding format.  There could be
3482 /// exceptions when handling a specific format, and that is why the Opcode is
3483 /// also present in the function prototype.
3484 static const DisassembleFP FuncPtrs[] = {
3485   &DisassemblePseudo,
3486   &DisassembleMulFrm,
3487   &DisassembleBrFrm,
3488   &DisassembleBrMiscFrm,
3489   &DisassembleDPFrm,
3490   &DisassembleDPSoRegFrm,
3491   &DisassembleLdFrm,
3492   &DisassembleStFrm,
3493   &DisassembleLdMiscFrm,
3494   &DisassembleStMiscFrm,
3495   &DisassembleLdStMulFrm,
3496   &DisassembleLdStExFrm,
3497   &DisassembleArithMiscFrm,
3498   &DisassembleSatFrm,
3499   &DisassembleExtFrm,
3500   &DisassembleVFPUnaryFrm,
3501   &DisassembleVFPBinaryFrm,
3502   &DisassembleVFPConv1Frm,
3503   &DisassembleVFPConv2Frm,
3504   &DisassembleVFPConv3Frm,
3505   &DisassembleVFPConv4Frm,
3506   &DisassembleVFPConv5Frm,
3507   &DisassembleVFPLdStFrm,
3508   &DisassembleVFPLdStMulFrm,
3509   &DisassembleVFPMiscFrm,
3510   &DisassembleThumbFrm,
3511   &DisassembleMiscFrm,
3512   &DisassembleNGetLnFrm,
3513   &DisassembleNSetLnFrm,
3514   &DisassembleNDupFrm,
3515
3516   // VLD and VST (including one lane) Instructions.
3517   &DisassembleNLdSt,
3518
3519   // A7.4.6 One register and a modified immediate value
3520   // 1-Register Instructions with imm.
3521   // LLVM only defines VMOVv instructions.
3522   &DisassembleN1RegModImmFrm,
3523
3524   // 2-Register Instructions with no imm.
3525   &DisassembleN2RegFrm,
3526
3527   // 2-Register Instructions with imm (vector convert float/fixed point).
3528   &DisassembleNVCVTFrm,
3529
3530   // 2-Register Instructions with imm (vector dup lane).
3531   &DisassembleNVecDupLnFrm,
3532
3533   // Vector Shift Left Instructions.
3534   &DisassembleN2RegVecShLFrm,
3535
3536   // Vector Shift Righ Instructions, which has different interpretation of the
3537   // shift amount from the imm6 field.
3538   &DisassembleN2RegVecShRFrm,
3539
3540   // 3-Register Data-Processing Instructions.
3541   &DisassembleN3RegFrm,
3542
3543   // Vector Shift (Register) Instructions.
3544   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3545   &DisassembleN3RegVecShFrm,
3546
3547   // Vector Extract Instructions.
3548   &DisassembleNVecExtractFrm,
3549
3550   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3551   // By Scalar Instructions.
3552   &DisassembleNVecMulScalarFrm,
3553
3554   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3555   // values in a table and generate a new vector.
3556   &DisassembleNVTBLFrm,
3557
3558   NULL
3559 };
3560
3561 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3562 /// The general idea is to set the Opcode for the MCInst, followed by adding
3563 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3564 /// to the Format-specific disassemble function for disassembly, followed by
3565 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3566 /// which follow the Dst/Src Operands.
3567 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3568   // Stage 1 sets the Opcode.
3569   MI.setOpcode(Opcode);
3570   // If the number of operands is zero, we're done!
3571   if (NumOps == 0)
3572     return true;
3573
3574   // Stage 2 calls the format-specific disassemble function to build the operand
3575   // list.
3576   if (Disasm == NULL)
3577     return false;
3578   unsigned NumOpsAdded = 0;
3579   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3580
3581   if (!OK || this->Err != 0) return false;
3582   if (NumOpsAdded >= NumOps)
3583     return true;
3584
3585   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3586   // FIXME: Should this be done selectively?
3587   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3588 }
3589
3590 // A8.3 Conditional execution
3591 // A8.3.1 Pseudocode details of conditional execution
3592 // Condition bits '111x' indicate the instruction is always executed.
3593 static uint32_t CondCode(uint32_t CondField) {
3594   if (CondField == 0xF)
3595     return ARMCC::AL;
3596   return CondField;
3597 }
3598
3599 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3600 /// of some Thumb instructions which come before the reglist operands.  It
3601 /// returns true if the two predicate operands have been processed.
3602 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3603     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3604
3605   assert(NumOpsRemaining > 0 && "Invalid argument");
3606
3607   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3608   unsigned Idx = MI.getNumOperands();
3609
3610   // First, we check whether this instr specifies the PredicateOperand through
3611   // a pair of MCOperandInfos with isPredicate() property.
3612   if (NumOpsRemaining >= 2 &&
3613       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3614       OpInfo[Idx].RegClass < 0 &&
3615       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3616   {
3617     // If we are inside an IT block, get the IT condition bits maintained via
3618     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3619     // See also A2.5.2.
3620     if (InITBlock())
3621       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3622     else
3623       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3624     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3625     return true;
3626   }
3627
3628   return false;
3629 }
3630
3631 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3632 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3633 /// constituents.
3634 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3635     uint32_t insn, unsigned short NumOpsRemaining) {
3636
3637   assert(NumOpsRemaining > 0 && "Invalid argument");
3638
3639   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3640   const std::string &Name = ARMInsts[Opcode].Name;
3641   unsigned Idx = MI.getNumOperands();
3642   uint64_t TSFlags = ARMInsts[Opcode].TSFlags;
3643
3644   // First, we check whether this instr specifies the PredicateOperand through
3645   // a pair of MCOperandInfos with isPredicate() property.
3646   if (NumOpsRemaining >= 2 &&
3647       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3648       OpInfo[Idx].RegClass < 0 &&
3649       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3650   {
3651     // If we are inside an IT block, get the IT condition bits maintained via
3652     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3653     // See also A2.5.2.
3654     if (InITBlock())
3655       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3656     else {
3657       if (Name.length() > 1 && Name[0] == 't') {
3658         // Thumb conditional branch instructions have their cond field embedded,
3659         // like ARM.
3660         //
3661         // A8.6.16 B
3662         // Check for undefined encodings.
3663         unsigned cond;
3664         if (Name == "t2Bcc") {
3665           if ((cond = slice(insn, 25, 22)) >= 14)
3666             return false;
3667           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3668         } else if (Name == "tBcc") {
3669           if ((cond = slice(insn, 11, 8)) == 14)
3670             return false;
3671           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3672         } else
3673           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3674       } else {
3675         // ARM instructions get their condition field from Inst{31-28}.
3676         // We should reject Inst{31-28} = 0b1111 as invalid encoding.
3677         if (!isNEONDomain(TSFlags) && getCondField(insn) == 0xF)
3678           return false;
3679         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3680       }
3681     }
3682     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3683     Idx += 2;
3684     NumOpsRemaining -= 2;
3685   }
3686
3687   if (NumOpsRemaining == 0)
3688     return true;
3689
3690   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3691   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3692     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3693     --NumOpsRemaining;
3694   }
3695
3696   if (NumOpsRemaining == 0)
3697     return true;
3698   else
3699     return false;
3700 }
3701
3702 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3703 /// after BuildIt is finished.
3704 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3705     uint32_t insn) {
3706
3707   if (!SP) return Status;
3708
3709   if (Opcode == ARM::t2IT)
3710     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3711   else if (InITBlock())
3712     SP->UpdateIT();
3713
3714   return Status;
3715 }
3716
3717 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3718 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3719                                      unsigned short num)
3720   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3721   unsigned Idx = (unsigned)format;
3722   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3723   Disasm = FuncPtrs[Idx];
3724 }
3725
3726 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3727 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3728 /// Return NULL if it fails to create/return a proper builder.  API clients
3729 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3730 /// performed by the API clients to improve performance.
3731 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3732   // For "Unknown format", fail by returning a NULL pointer.
3733   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3734     DEBUG(errs() << "Unknown format\n");
3735     return 0;
3736   }
3737
3738   return new ARMBasicMCBuilder(Opcode, Format,
3739                                ARMInsts[Opcode].getNumOperands());
3740 }
3741
3742 /// tryAddingSymbolicOperand - tryAddingSymbolicOperand trys to add a symbolic
3743 /// operand in place of the immediate Value in the MCInst.  The immediate
3744 /// Value has had any PC adjustment made by the caller.  If the getOpInfo()
3745 /// function was set as part of the setupBuilderForSymbolicDisassembly() call
3746 /// then that function is called to get any symbolic information at the
3747 /// builder's Address for this instrution.  If that returns non-zero then the
3748 /// symbolic information it returns is used to create an MCExpr and that is
3749 /// added as an operand to the MCInst.  This function returns true if it adds
3750 /// an operand to the MCInst and false otherwise.
3751 bool ARMBasicMCBuilder::tryAddingSymbolicOperand(uint64_t Value,
3752                                                  uint64_t InstSize,
3753                                                  MCInst &MI) {
3754   if (!GetOpInfo)
3755     return false;
3756
3757   struct LLVMOpInfo1 SymbolicOp;
3758   SymbolicOp.Value = Value;
3759   if (!GetOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp))
3760     return false;
3761
3762   const MCExpr *Add = NULL;
3763   if (SymbolicOp.AddSymbol.Present) {
3764     if (SymbolicOp.AddSymbol.Name) {
3765       StringRef Name(SymbolicOp.AddSymbol.Name);
3766       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3767       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
3768     } else {
3769       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
3770     }
3771   }
3772
3773   const MCExpr *Sub = NULL;
3774   if (SymbolicOp.SubtractSymbol.Present) {
3775     if (SymbolicOp.SubtractSymbol.Name) {
3776       StringRef Name(SymbolicOp.SubtractSymbol.Name);
3777       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3778       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
3779     } else {
3780       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
3781     }
3782   }
3783
3784   const MCExpr *Off = NULL;
3785   if (SymbolicOp.Value != 0)
3786     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
3787
3788   const MCExpr *Expr;
3789   if (Sub) {
3790     const MCExpr *LHS;
3791     if (Add)
3792       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
3793     else
3794       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
3795     if (Off != 0)
3796       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
3797     else
3798       Expr = LHS;
3799   } else if (Add) {
3800     if (Off != 0)
3801       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
3802     else
3803       Expr = Add;
3804   } else {
3805     if (Off != 0)
3806       Expr = Off;
3807     else
3808       Expr = MCConstantExpr::Create(0, *Ctx);
3809   }
3810
3811   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
3812     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
3813   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
3814     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
3815   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
3816     MI.addOperand(MCOperand::CreateExpr(Expr));
3817   else
3818     assert("bad SymbolicOp.VariantKind");
3819
3820   return true;
3821 }