lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // FIXME: Auto-gened?
  83 static unsigned
  84 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  85   // For this purpose, we can treat rGPR as if it were GPR.
  86   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  87
  88   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  89   unsigned RegNum =
  90     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  91
  92   switch (RegNum) {
  93   default:
  94     break;
  95   case 0:
  96     switch (RegClassID) {
  97     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
  98     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
  99     case ARM::DPR_VFP2RegClassID:
 100       return ARM::D0;
 101     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 102     case ARM::QPR_VFP2RegClassID:
 103       return ARM::Q0;
 104     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 105     }
 106     break;
 107   case 1:
 108     switch (RegClassID) {
 109     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 110     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 111     case ARM::DPR_VFP2RegClassID:
 112       return ARM::D1;
 113     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 114     case ARM::QPR_VFP2RegClassID:
 115       return ARM::Q1;
 116     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 117     }
 118     break;
 119   case 2:
 120     switch (RegClassID) {
 121     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 122     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 123     case ARM::DPR_VFP2RegClassID:
 124       return ARM::D2;
 125     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 126     case ARM::QPR_VFP2RegClassID:
 127       return ARM::Q2;
 128     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 129     }
 130     break;
 131   case 3:
 132     switch (RegClassID) {
 133     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 134     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 135     case ARM::DPR_VFP2RegClassID:
 136       return ARM::D3;
 137     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 138     case ARM::QPR_VFP2RegClassID:
 139       return ARM::Q3;
 140     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 141     }
 142     break;
 143   case 4:
 144     switch (RegClassID) {
 145     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 146     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 147     case ARM::DPR_VFP2RegClassID:
 148       return ARM::D4;
 149     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 150     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 151     }
 152     break;
 153   case 5:
 154     switch (RegClassID) {
 155     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 156     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 157     case ARM::DPR_VFP2RegClassID:
 158       return ARM::D5;
 159     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 160     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 161     }
 162     break;
 163   case 6:
 164     switch (RegClassID) {
 165     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 166     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 167     case ARM::DPR_VFP2RegClassID:
 168       return ARM::D6;
 169     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 170     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 171     }
 172     break;
 173   case 7:
 174     switch (RegClassID) {
 175     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 176     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 177     case ARM::DPR_VFP2RegClassID:
 178       return ARM::D7;
 179     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 180     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 181     }
 182     break;
 183   case 8:
 184     switch (RegClassID) {
 185     case ARM::GPRRegClassID: return ARM::R8;
 186     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 187     case ARM::QPRRegClassID: return ARM::Q8;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 189     }
 190     break;
 191   case 9:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R9;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 195     case ARM::QPRRegClassID: return ARM::Q9;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 197     }
 198     break;
 199   case 10:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R10;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 203     case ARM::QPRRegClassID: return ARM::Q10;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 205     }
 206     break;
 207   case 11:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R11;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 211     case ARM::QPRRegClassID: return ARM::Q11;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 213     }
 214     break;
 215   case 12:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R12;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 219     case ARM::QPRRegClassID: return ARM::Q12;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 221     }
 222     break;
 223   case 13:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::SP;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 227     case ARM::QPRRegClassID: return ARM::Q13;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 229     }
 230     break;
 231   case 14:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::LR;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 235     case ARM::QPRRegClassID: return ARM::Q14;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 237     }
 238     break;
 239   case 15:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::PC;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 243     case ARM::QPRRegClassID: return ARM::Q15;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 245     }
 246     break;
 247   case 16:
 248     switch (RegClassID) {
 249     case ARM::DPRRegClassID: return ARM::D16;
 250     case ARM::SPRRegClassID: return ARM::S16;
 251     }
 252     break;
 253   case 17:
 254     switch (RegClassID) {
 255     case ARM::DPRRegClassID: return ARM::D17;
 256     case ARM::SPRRegClassID: return ARM::S17;
 257     }
 258     break;
 259   case 18:
 260     switch (RegClassID) {
 261     case ARM::DPRRegClassID: return ARM::D18;
 262     case ARM::SPRRegClassID: return ARM::S18;
 263     }
 264     break;
 265   case 19:
 266     switch (RegClassID) {
 267     case ARM::DPRRegClassID: return ARM::D19;
 268     case ARM::SPRRegClassID: return ARM::S19;
 269     }
 270     break;
 271   case 20:
 272     switch (RegClassID) {
 273     case ARM::DPRRegClassID: return ARM::D20;
 274     case ARM::SPRRegClassID: return ARM::S20;
 275     }
 276     break;
 277   case 21:
 278     switch (RegClassID) {
 279     case ARM::DPRRegClassID: return ARM::D21;
 280     case ARM::SPRRegClassID: return ARM::S21;
 281     }
 282     break;
 283   case 22:
 284     switch (RegClassID) {
 285     case ARM::DPRRegClassID: return ARM::D22;
 286     case ARM::SPRRegClassID: return ARM::S22;
 287     }
 288     break;
 289   case 23:
 290     switch (RegClassID) {
 291     case ARM::DPRRegClassID: return ARM::D23;
 292     case ARM::SPRRegClassID: return ARM::S23;
 293     }
 294     break;
 295   case 24:
 296     switch (RegClassID) {
 297     case ARM::DPRRegClassID: return ARM::D24;
 298     case ARM::SPRRegClassID: return ARM::S24;
 299     }
 300     break;
 301   case 25:
 302     switch (RegClassID) {
 303     case ARM::DPRRegClassID: return ARM::D25;
 304     case ARM::SPRRegClassID: return ARM::S25;
 305     }
 306     break;
 307   case 26:
 308     switch (RegClassID) {
 309     case ARM::DPRRegClassID: return ARM::D26;
 310     case ARM::SPRRegClassID: return ARM::S26;
 311     }
 312     break;
 313   case 27:
 314     switch (RegClassID) {
 315     case ARM::DPRRegClassID: return ARM::D27;
 316     case ARM::SPRRegClassID: return ARM::S27;
 317     }
 318     break;
 319   case 28:
 320     switch (RegClassID) {
 321     case ARM::DPRRegClassID: return ARM::D28;
 322     case ARM::SPRRegClassID: return ARM::S28;
 323     }
 324     break;
 325   case 29:
 326     switch (RegClassID) {
 327     case ARM::DPRRegClassID: return ARM::D29;
 328     case ARM::SPRRegClassID: return ARM::S29;
 329     }
 330     break;
 331   case 30:
 332     switch (RegClassID) {
 333     case ARM::DPRRegClassID: return ARM::D30;
 334     case ARM::SPRRegClassID: return ARM::S30;
 335     }
 336     break;
 337   case 31:
 338     switch (RegClassID) {
 339     case ARM::DPRRegClassID: return ARM::D31;
 340     case ARM::SPRRegClassID: return ARM::S31;
 341     }
 342     break;
 343   }
 344   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 345   // Encoding error.  Mark the builder with error code != 0.
 346   B->SetErr(-1);
 347   return 0;
 348 }
 349
 350 ///////////////////////////////
 351 //                           //
 352 //     Utility Functions     //
 353 //                           //
 354 ///////////////////////////////
 355
 356 // Extract/Decode Rd: Inst{15-12}.
 357 static inline unsigned decodeRd(uint32_t insn) {
 358   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 359 }
 360
 361 // Extract/Decode Rn: Inst{19-16}.
 362 static inline unsigned decodeRn(uint32_t insn) {
 363   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rm: Inst{3-0}.
 367 static inline unsigned decodeRm(uint32_t insn) {
 368   return (insn & ARMII::GPRRegMask);
 369 }
 370
 371 // Extract/Decode Rs: Inst{11-8}.
 372 static inline unsigned decodeRs(uint32_t insn) {
 373   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 374 }
 375
 376 static inline unsigned getCondField(uint32_t insn) {
 377   return (insn >> ARMII::CondShift);
 378 }
 379
 380 static inline unsigned getIBit(uint32_t insn) {
 381   return (insn >> ARMII::I_BitShift) & 1;
 382 }
 383
 384 static inline unsigned getAM3IBit(uint32_t insn) {
 385   return (insn >> ARMII::AM3_I_BitShift) & 1;
 386 }
 387
 388 static inline unsigned getPBit(uint32_t insn) {
 389   return (insn >> ARMII::P_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getUBit(uint32_t insn) {
 393   return (insn >> ARMII::U_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPUBits(uint32_t insn) {
 397   return (insn >> ARMII::U_BitShift) & 3;
 398 }
 399
 400 static inline unsigned getSBit(uint32_t insn) {
 401   return (insn >> ARMII::S_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getWBit(uint32_t insn) {
 405   return (insn >> ARMII::W_BitShift) & 1;
 406 }
 407
 408 static inline unsigned getDBit(uint32_t insn) {
 409   return (insn >> ARMII::D_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getNBit(uint32_t insn) {
 413   return (insn >> ARMII::N_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getMBit(uint32_t insn) {
 417   return (insn >> ARMII::M_BitShift) & 1;
 418 }
 419
 420 // See A8.4 Shifts applied to a register.
 421 //     A8.4.2 Register controlled shifts.
 422 //
 423 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 424 // into llvm enums for shift opcode.  The API clients should pass in the value
 425 // encoded with two bits, so the assert stays to signal a wrong API usage.
 426 //
 427 // A8-12: DecodeRegShift()
 428 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 429   switch (bits) {
 430   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 431   case 0:  return ARM_AM::lsl;
 432   case 1:  return ARM_AM::lsr;
 433   case 2:  return ARM_AM::asr;
 434   case 3:  return ARM_AM::ror;
 435   }
 436 }
 437
 438 // See A8.4 Shifts applied to a register.
 439 //     A8.4.1 Constant shifts.
 440 //
 441 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 442 // encodings into the intended ShiftOpc and shift amount.
 443 //
 444 // A8-11: DecodeImmShift()
 445 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 446   if (ShImm != 0)
 447     return;
 448   switch (ShOp) {
 449   case ARM_AM::no_shift:
 450   case ARM_AM::rrx:
 451     break;
 452   case ARM_AM::lsl:
 453     ShOp = ARM_AM::no_shift;
 454     break;
 455   case ARM_AM::lsr:
 456   case ARM_AM::asr:
 457     ShImm = 32;
 458     break;
 459   case ARM_AM::ror:
 460     ShOp = ARM_AM::rrx;
 461     break;
 462   }
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BLr9: SignExtend(Imm24:'00', 32)
 683 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: ldstm_mode:$amode mode_imm
 695 // RFEW/RFE: ldstm_mode:$amode Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 724   // bit 4, and the special register fields in bits 3-0.
 725   if (Opcode == ARM::MSR) {
 726     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 727            "Reg operand expected");
 728     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 729                                        slice(insn, 19, 16) /* Special Reg */ ));
 730     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 731                                                        decodeRm(insn))));
 732     NumOpsAdded = 2;
 733     return true;
 734   }
 735   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 736   // R Bit in bit 4, and the special register fields in bits 3-0.
 737   if (Opcode == ARM::MSRi) {
 738     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 739                                        slice(insn, 19, 16) /* Special Reg */ ));
 740     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 741     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 742     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 743     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 744     unsigned Imm = insn & 0xFF;
 745     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 746     NumOpsAdded = 2;
 747     return true;
 748   }
 749   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 750       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 751     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 752     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 753
 754     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 755       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 756     else
 757       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 758                                                          decodeRn(insn))));
 759     NumOpsAdded = 3;
 760     return true;
 761   }
 762
 763   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 764           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 765          "Unexpected Opcode");
 766
 767   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 768
 769   int Imm32 = 0;
 770   if (Opcode == ARM::SMC) {
 771     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 772     Imm32 = slice(insn, 3, 0);
 773   } else if (Opcode == ARM::SVC) {
 774     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 775     Imm32 = slice(insn, 23, 0);
 776   } else {
 777     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 778     unsigned Imm26 = slice(insn, 23, 0) << 2;
 779     //Imm32 = signextend<signed int, 26>(Imm26);
 780     Imm32 = SignExtend32<26>(Imm26);
 781
 782     // When executing an ARM instruction, PC reads as the address of the current
 783     // instruction plus 8.  The assembler subtracts 8 from the difference
 784     // between the branch instruction and the target address, disassembler has
 785     // to add 8 to compensate.
 786     Imm32 += 8;
 787   }
 788
 789   MI.addOperand(MCOperand::CreateImm(Imm32));
 790   NumOpsAdded = 1;
 791
 792   return true;
 793 }
 794
 795 // Misc. Branch Instructions.
 796 // BLXr9, BXr9
 797 // BX, BX_RET
 798 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 799     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 800
 801   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 802   if (!OpInfo) return false;
 803
 804   unsigned &OpIdx = NumOpsAdded;
 805
 806   OpIdx = 0;
 807
 808   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 809   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 810     return true;
 811
 812   // BLX and BX take one GPR reg.
 813   if (Opcode == ARM::BLXr9 || Opcode == ARM::BLXr9_pred ||
 814       Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 815       Opcode == ARM::BX) {
 816     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 817            "Reg operand expected");
 818     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 819                                                        decodeRm(insn))));
 820     OpIdx = 1;
 821     return true;
 822   }
 823
 824   return false;
 825 }
 826
 827 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 828   uint32_t lsb = slice(insn, 11, 7);
 829   uint32_t msb = slice(insn, 20, 16);
 830   uint32_t Val = 0;
 831   if (msb < lsb) {
 832     DEBUG(errs() << "Encoding error: msb < lsb\n");
 833     return false;
 834   }
 835
 836   for (uint32_t i = lsb; i <= msb; ++i)
 837     Val |= (1 << i);
 838   mask = ~Val;
 839   return true;
 840 }
 841
 842 // A major complication is the fact that some of the saturating add/subtract
 843 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 844 // They are QADD, QDADD, QDSUB, and QSUB.
 845 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 846     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 847
 848   const TargetInstrDesc &TID = ARMInsts[Opcode];
 849   unsigned short NumDefs = TID.getNumDefs();
 850   bool isUnary = isUnaryDP(TID.TSFlags);
 851   const TargetOperandInfo *OpInfo = TID.OpInfo;
 852   unsigned &OpIdx = NumOpsAdded;
 853
 854   OpIdx = 0;
 855
 856   // Disassemble register def if there is one.
 857   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 858     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 859                                                        decodeRd(insn))));
 860     ++OpIdx;
 861   }
 862
 863   // Now disassemble the src operands.
 864   if (OpIdx >= NumOps)
 865     return false;
 866
 867   // Special-case handling of BFC/BFI/SBFX/UBFX.
 868   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 869     MI.addOperand(MCOperand::CreateReg(0));
 870     if (Opcode == ARM::BFI) {
 871       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 872                                                          decodeRm(insn))));
 873       ++OpIdx;
 874     }
 875     uint32_t mask = 0;
 876     if (!getBFCInvMask(insn, mask))
 877       return false;
 878
 879     MI.addOperand(MCOperand::CreateImm(mask));
 880     OpIdx += 2;
 881     return true;
 882   }
 883   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 884     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 885                                                        decodeRm(insn))));
 886     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 887     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 888     OpIdx += 3;
 889     return true;
 890   }
 891
 892   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 893                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 894
 895   // BinaryDP has an Rn operand.
 896   if (!isUnary) {
 897     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 898            "Reg operand expected");
 899     MI.addOperand(MCOperand::CreateReg(
 900                     getRegisterEnum(B, ARM::GPRRegClassID,
 901                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 902     ++OpIdx;
 903   }
 904
 905   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 906   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 907     MI.addOperand(MCOperand::CreateReg(0));
 908     ++OpIdx;
 909   }
 910
 911   // Now disassemble operand 2.
 912   if (OpIdx >= NumOps)
 913     return false;
 914
 915   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 916     // We have a reg/reg form.
 917     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 918     // routed here as well.
 919     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 920     MI.addOperand(MCOperand::CreateReg(
 921                     getRegisterEnum(B, ARM::GPRRegClassID,
 922                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 923     ++OpIdx;
 924   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 925     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 926     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 927     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 928     MI.addOperand(MCOperand::CreateImm(Imm16));
 929     ++OpIdx;
 930   } else {
 931     // We have a reg/imm form.
 932     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 933     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 934     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 935     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 936     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 937     unsigned Imm = insn & 0xFF;
 938     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 939     ++OpIdx;
 940   }
 941
 942   return true;
 943 }
 944
 945 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 946     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 947
 948   const TargetInstrDesc &TID = ARMInsts[Opcode];
 949   unsigned short NumDefs = TID.getNumDefs();
 950   bool isUnary = isUnaryDP(TID.TSFlags);
 951   const TargetOperandInfo *OpInfo = TID.OpInfo;
 952   unsigned &OpIdx = NumOpsAdded;
 953
 954   OpIdx = 0;
 955
 956   // Disassemble register def if there is one.
 957   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 958     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 959                                                        decodeRd(insn))));
 960     ++OpIdx;
 961   }
 962
 963   // Disassemble the src operands.
 964   if (OpIdx >= NumOps)
 965     return false;
 966
 967   // BinaryDP has an Rn operand.
 968   if (!isUnary) {
 969     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 970            "Reg operand expected");
 971     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 972                                                        decodeRn(insn))));
 973     ++OpIdx;
 974   }
 975
 976   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
 977   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 978     MI.addOperand(MCOperand::CreateReg(0));
 979     ++OpIdx;
 980   }
 981
 982   // Disassemble operand 2, which consists of three components.
 983   if (OpIdx + 2 >= NumOps)
 984     return false;
 985
 986   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
 987          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
 988          (OpInfo[OpIdx+2].RegClass < 0) &&
 989          "Expect 3 reg operands");
 990
 991   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
 992   unsigned Rs = slice(insn, 4, 4);
 993
 994   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 995                                                      decodeRm(insn))));
 996   if (Rs) {
 997     // Register-controlled shifts: [Rm, Rs, shift].
 998     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 999                                                        decodeRs(insn))));
1000     // Inst{6-5} encodes the shift opcode.
1001     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1002     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1003   } else {
1004     // Constant shifts: [Rm, reg0, shift_imm].
1005     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1006     // Inst{6-5} encodes the shift opcode.
1007     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1008     // Inst{11-7} encodes the imm5 shift amount.
1009     unsigned ShImm = slice(insn, 11, 7);
1010
1011     // A8.4.1.  Possible rrx or shift amount of 32...
1012     getImmShiftSE(ShOp, ShImm);
1013     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1014   }
1015   OpIdx += 3;
1016
1017   return true;
1018 }
1019
1020 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1021     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1022
1023   const TargetInstrDesc &TID = ARMInsts[Opcode];
1024   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1025   const TargetOperandInfo *OpInfo = TID.OpInfo;
1026   if (!OpInfo) return false;
1027
1028   unsigned &OpIdx = NumOpsAdded;
1029
1030   OpIdx = 0;
1031
1032   assert(((!isStore && TID.getNumDefs() > 0) ||
1033           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1034          && "Invalid arguments");
1035
1036   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1037   if (isPrePost && isStore) {
1038     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1039            "Reg operand expected");
1040     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1041                                                        decodeRn(insn))));
1042     ++OpIdx;
1043   }
1044
1045   // Disassemble the dst/src operand.
1046   if (OpIdx >= NumOps)
1047     return false;
1048
1049   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1050          "Reg operand expected");
1051   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1052                                                      decodeRd(insn))));
1053   ++OpIdx;
1054
1055   // After dst of a pre- and post-indexed load is the address base writeback.
1056   if (isPrePost && !isStore) {
1057     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1058            "Reg operand expected");
1059     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1060                                                        decodeRn(insn))));
1061     ++OpIdx;
1062   }
1063
1064   // Disassemble the base operand.
1065   if (OpIdx >= NumOps)
1066     return false;
1067
1068   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1069          "Reg operand expected");
1070   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1071          && "Index mode or tied_to operand expected");
1072   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1073                                                      decodeRn(insn))));
1074   ++OpIdx;
1075
1076   // For reg/reg form, base reg is followed by +/- reg shop imm.
1077   // For immediate form, it is followed by +/- imm12.
1078   // See also ARMAddressingModes.h (Addressing Mode #2).
1079   if (OpIdx + 1 >= NumOps)
1080     return false;
1081
1082   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1083          (OpInfo[OpIdx+1].RegClass < 0) &&
1084          "Expect 1 reg operand followed by 1 imm operand");
1085
1086   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1087   if (getIBit(insn) == 0) {
1088     MI.addOperand(MCOperand::CreateReg(0));
1089
1090     // Disassemble the 12-bit immediate offset.
1091     unsigned Imm12 = slice(insn, 11, 0);
1092     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1093     MI.addOperand(MCOperand::CreateImm(Offset));
1094   } else {
1095     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1096     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1097                                                        decodeRm(insn))));
1098     // Inst{6-5} encodes the shift opcode.
1099     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1100     // Inst{11-7} encodes the imm5 shift amount.
1101     unsigned ShImm = slice(insn, 11, 7);
1102
1103     // A8.4.1.  Possible rrx or shift amount of 32...
1104     getImmShiftSE(ShOp, ShImm);
1105     MI.addOperand(MCOperand::CreateImm(
1106                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1107   }
1108   OpIdx += 2;
1109
1110   return true;
1111 }
1112
1113 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1114     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1115   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1116 }
1117
1118 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1119     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1120   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1121 }
1122
1123 static bool HasDualReg(unsigned Opcode) {
1124   switch (Opcode) {
1125   default:
1126     return false;
1127   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1128   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1129     return true;
1130   }
1131 }
1132
1133 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1134     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1135
1136   const TargetInstrDesc &TID = ARMInsts[Opcode];
1137   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1138   const TargetOperandInfo *OpInfo = TID.OpInfo;
1139   if (!OpInfo) return false;
1140
1141   unsigned &OpIdx = NumOpsAdded;
1142
1143   OpIdx = 0;
1144
1145   assert(((!isStore && TID.getNumDefs() > 0) ||
1146           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1147          && "Invalid arguments");
1148
1149   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1150   if (isPrePost && isStore) {
1151     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1152            "Reg operand expected");
1153     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1154                                                        decodeRn(insn))));
1155     ++OpIdx;
1156   }
1157
1158   bool DualReg = HasDualReg(Opcode);
1159
1160   // Disassemble the dst/src operand.
1161   if (OpIdx >= NumOps)
1162     return false;
1163
1164   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1165          "Reg operand expected");
1166   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1167                                                      decodeRd(insn))));
1168   ++OpIdx;
1169
1170   // Fill in LDRD and STRD's second operand.
1171   if (DualReg) {
1172     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1173                                                        decodeRd(insn) + 1)));
1174     ++OpIdx;
1175   }
1176
1177   // After dst of a pre- and post-indexed load is the address base writeback.
1178   if (isPrePost && !isStore) {
1179     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1180            "Reg operand expected");
1181     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1182                                                        decodeRn(insn))));
1183     ++OpIdx;
1184   }
1185
1186   // Disassemble the base operand.
1187   if (OpIdx >= NumOps)
1188     return false;
1189
1190   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1191          "Reg operand expected");
1192   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1193          && "Index mode or tied_to operand expected");
1194   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1195                                                      decodeRn(insn))));
1196   ++OpIdx;
1197
1198   // For reg/reg form, base reg is followed by +/- reg.
1199   // For immediate form, it is followed by +/- imm8.
1200   // See also ARMAddressingModes.h (Addressing Mode #3).
1201   if (OpIdx + 1 >= NumOps)
1202     return false;
1203
1204   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1205          (OpInfo[OpIdx+1].RegClass < 0) &&
1206          "Expect 1 reg operand followed by 1 imm operand");
1207
1208   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1209   if (getAM3IBit(insn) == 1) {
1210     MI.addOperand(MCOperand::CreateReg(0));
1211
1212     // Disassemble the 8-bit immediate offset.
1213     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1214     unsigned Imm4L = insn & 0xF;
1215     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1216     MI.addOperand(MCOperand::CreateImm(Offset));
1217   } else {
1218     // Disassemble the offset reg (Rm).
1219     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1220                                                        decodeRm(insn))));
1221     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1222     MI.addOperand(MCOperand::CreateImm(Offset));
1223   }
1224   OpIdx += 2;
1225
1226   return true;
1227 }
1228
1229 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1230     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1231   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1232                                 B);
1233 }
1234
1235 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1236     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1237   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1238 }
1239
1240 // The algorithm for disassembly of LdStMulFrm is different from others because
1241 // it explicitly populates the two predicate operands after operand 0 (the base)
1242 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1243 // reglist with each affected register encoded as an MCOperand.
1244 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1245     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1246
1247   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1248   NumOpsAdded = 0;
1249
1250   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1251
1252   // Writeback to base, if necessary.
1253   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1254       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1255       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1256       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1257     MI.addOperand(MCOperand::CreateReg(Base));
1258     ++NumOpsAdded;
1259   }
1260
1261   // Add the base register operand.
1262   MI.addOperand(MCOperand::CreateReg(Base));
1263
1264   // Handling the two predicate operands before the reglist.
1265   int64_t CondVal = insn >> ARMII::CondShift;
1266   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1267   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1268
1269   NumOpsAdded += 3;
1270
1271   // Fill the variadic part of reglist.
1272   unsigned RegListBits = insn & ((1 << 16) - 1);
1273   for (unsigned i = 0; i < 16; ++i) {
1274     if ((RegListBits >> i) & 1) {
1275       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1276                                                          i)));
1277       ++NumOpsAdded;
1278     }
1279   }
1280
1281   return true;
1282 }
1283
1284 // LDREX, LDREXB, LDREXH: Rd Rn
1285 // LDREXD:                Rd Rd+1 Rn
1286 // STREX, STREXB, STREXH: Rd Rm Rn
1287 // STREXD:                Rd Rm Rm+1 Rn
1288 //
1289 // SWP, SWPB:             Rd Rm Rn
1290 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1291     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1292
1293   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1294   if (!OpInfo) return false;
1295
1296   unsigned &OpIdx = NumOpsAdded;
1297
1298   OpIdx = 0;
1299
1300   assert(NumOps >= 2
1301          && OpInfo[0].RegClass == ARM::GPRRegClassID
1302          && OpInfo[1].RegClass == ARM::GPRRegClassID
1303          && "Expect 2 reg operands");
1304
1305   bool isStore = slice(insn, 20, 20) == 0;
1306   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1307
1308   // Add the destination operand.
1309   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1310                                                      decodeRd(insn))));
1311   ++OpIdx;
1312
1313   // Store register Exclusive needs a source operand.
1314   if (isStore) {
1315     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1316                                                        decodeRm(insn))));
1317     ++OpIdx;
1318
1319     if (isDW) {
1320       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1321                                                          decodeRm(insn)+1)));
1322       ++OpIdx;
1323     }
1324   } else if (isDW) {
1325     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1326                                                        decodeRd(insn)+1)));
1327     ++OpIdx;
1328   }
1329
1330   // Finally add the pointer operand.
1331   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1332                                                      decodeRn(insn))));
1333   ++OpIdx;
1334
1335   return true;
1336 }
1337
1338 // Misc. Arithmetic Instructions.
1339 // CLZ: Rd Rm
1340 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1341 // RBIT, REV, REV16, REVSH: Rd Rm
1342 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1343     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1344
1345   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1346   unsigned &OpIdx = NumOpsAdded;
1347
1348   OpIdx = 0;
1349
1350   assert(NumOps >= 2
1351          && OpInfo[0].RegClass == ARM::GPRRegClassID
1352          && OpInfo[1].RegClass == ARM::GPRRegClassID
1353          && "Expect 2 reg operands");
1354
1355   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1356
1357   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1358                                                      decodeRd(insn))));
1359   ++OpIdx;
1360
1361   if (ThreeReg) {
1362     assert(NumOps >= 4 && "Expect >= 4 operands");
1363     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1364                                                        decodeRn(insn))));
1365     ++OpIdx;
1366   }
1367
1368   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1369                                                      decodeRm(insn))));
1370   ++OpIdx;
1371
1372   // If there is still an operand info left which is an immediate operand, add
1373   // an additional imm5 LSL/ASR operand.
1374   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1375       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1376     // Extract the 5-bit immediate field Inst{11-7}.
1377     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1378     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1379     if (Opcode == ARM::PKHBT)
1380       Opc = ARM_AM::lsl;
1381     else if (Opcode == ARM::PKHBT)
1382       Opc = ARM_AM::asr;
1383     getImmShiftSE(Opc, ShiftAmt);
1384     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1385     ++OpIdx;
1386   }
1387
1388   return true;
1389 }
1390
1391 /// DisassembleSatFrm - Disassemble saturate instructions:
1392 /// SSAT, SSAT16, USAT, and USAT16.
1393 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1394     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1395
1396   const TargetInstrDesc &TID = ARMInsts[Opcode];
1397   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1398
1399   // Disassemble register def.
1400   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1401                                                      decodeRd(insn))));
1402
1403   unsigned Pos = slice(insn, 20, 16);
1404   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1405     Pos += 1;
1406   MI.addOperand(MCOperand::CreateImm(Pos));
1407
1408   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1409                                                      decodeRm(insn))));
1410
1411   if (NumOpsAdded == 4) {
1412     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1413     // Inst{11-7} encodes the imm5 shift amount.
1414     unsigned ShAmt = slice(insn, 11, 7);
1415     if (ShAmt == 0) {
1416       // A8.6.183.  Possible ASR shift amount of 32...
1417       if (Opc == ARM_AM::asr)
1418         ShAmt = 32;
1419       else
1420         Opc = ARM_AM::no_shift;
1421     }
1422     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1423   }
1424   return true;
1425 }
1426
1427 // Extend instructions.
1428 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1429 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1430 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1431 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1432     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1433
1434   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1435   unsigned &OpIdx = NumOpsAdded;
1436
1437   OpIdx = 0;
1438
1439   assert(NumOps >= 2
1440          && OpInfo[0].RegClass == ARM::GPRRegClassID
1441          && OpInfo[1].RegClass == ARM::GPRRegClassID
1442          && "Expect 2 reg operands");
1443
1444   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1445
1446   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1447                                                      decodeRd(insn))));
1448   ++OpIdx;
1449
1450   if (ThreeReg) {
1451     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1452                                                        decodeRn(insn))));
1453     ++OpIdx;
1454   }
1455
1456   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1457                                                      decodeRm(insn))));
1458   ++OpIdx;
1459
1460   // If there is still an operand info left which is an immediate operand, add
1461   // an additional rotate immediate operand.
1462   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1463       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1464     // Extract the 2-bit rotate field Inst{11-10}.
1465     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1466     // Rotation by 8, 16, or 24 bits.
1467     MI.addOperand(MCOperand::CreateImm(rot << 3));
1468     ++OpIdx;
1469   }
1470
1471   return true;
1472 }
1473
1474 /////////////////////////////////////
1475 //                                 //
1476 //    Utility Functions For VFP    //
1477 //                                 //
1478 /////////////////////////////////////
1479
1480 // Extract/Decode Dd/Sd:
1481 //
1482 // SP => d = UInt(Vd:D)
1483 // DP => d = UInt(D:Vd)
1484 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1485   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1486                  : (decodeRd(insn) | getDBit(insn) << 4);
1487 }
1488
1489 // Extract/Decode Dn/Sn:
1490 //
1491 // SP => n = UInt(Vn:N)
1492 // DP => n = UInt(N:Vn)
1493 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1494   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1495                  : (decodeRn(insn) | getNBit(insn) << 4);
1496 }
1497
1498 // Extract/Decode Dm/Sm:
1499 //
1500 // SP => m = UInt(Vm:M)
1501 // DP => m = UInt(M:Vm)
1502 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1503   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1504                  : (decodeRm(insn) | getMBit(insn) << 4);
1505 }
1506
1507 // A7.5.1
1508 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1509   assert(N == 32 || N == 64);
1510
1511   uint64_t Result;
1512   unsigned bit6 = slice(byte, 6, 6);
1513   if (N == 32) {
1514     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1515     if (bit6)
1516       Result |= 0x1f << 25;
1517     else
1518       Result |= 0x1 << 30;
1519   } else {
1520     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1521              (uint64_t)slice(byte, 5, 0) << 48;
1522     if (bit6)
1523       Result |= 0xffULL << 54;
1524     else
1525       Result |= 0x1ULL << 62;
1526   }
1527   return APInt(N, Result);
1528 }
1529
1530 // VFP Unary Format Instructions:
1531 //
1532 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1533 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1534 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1535 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1536     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1537
1538   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1539
1540   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1541   unsigned &OpIdx = NumOpsAdded;
1542
1543   OpIdx = 0;
1544
1545   unsigned RegClass = OpInfo[OpIdx].RegClass;
1546   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1547          "Reg operand expected");
1548   bool isSP = (RegClass == ARM::SPRRegClassID);
1549
1550   MI.addOperand(MCOperand::CreateReg(
1551                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1552   ++OpIdx;
1553
1554   // Early return for compare with zero instructions.
1555   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1556       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1557     return true;
1558
1559   RegClass = OpInfo[OpIdx].RegClass;
1560   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1561          "Reg operand expected");
1562   isSP = (RegClass == ARM::SPRRegClassID);
1563
1564   MI.addOperand(MCOperand::CreateReg(
1565                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1566   ++OpIdx;
1567
1568   return true;
1569 }
1570
1571 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1572 // Some of them have operand constraints which tie the first operand in the
1573 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1574 // tied_to operand is simply skipped.
1575 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1576     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1577
1578   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1579
1580   const TargetInstrDesc &TID = ARMInsts[Opcode];
1581   const TargetOperandInfo *OpInfo = TID.OpInfo;
1582   unsigned &OpIdx = NumOpsAdded;
1583
1584   OpIdx = 0;
1585
1586   unsigned RegClass = OpInfo[OpIdx].RegClass;
1587   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1588          "Reg operand expected");
1589   bool isSP = (RegClass == ARM::SPRRegClassID);
1590
1591   MI.addOperand(MCOperand::CreateReg(
1592                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1593   ++OpIdx;
1594
1595   // Skip tied_to operand constraint.
1596   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1597     assert(NumOps >= 4 && "Expect >=4 operands");
1598     MI.addOperand(MCOperand::CreateReg(0));
1599     ++OpIdx;
1600   }
1601
1602   MI.addOperand(MCOperand::CreateReg(
1603                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1604   ++OpIdx;
1605
1606   MI.addOperand(MCOperand::CreateReg(
1607                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1608   ++OpIdx;
1609
1610   return true;
1611 }
1612
1613 // A8.6.295 vcvt (floating-point <-> integer)
1614 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1615 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1616 //
1617 // A8.6.297 vcvt (floating-point and fixed-point)
1618 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1619 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1620     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1621
1622   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1623
1624   const TargetInstrDesc &TID = ARMInsts[Opcode];
1625   const TargetOperandInfo *OpInfo = TID.OpInfo;
1626   if (!OpInfo) return false;
1627
1628   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1629   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1630   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1631
1632   if (fixed_point) {
1633     // A8.6.297
1634     assert(NumOps >= 3 && "Expect >= 3 operands");
1635     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1636     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1637     MI.addOperand(MCOperand::CreateReg(
1638                     getRegisterEnum(B, RegClassID,
1639                                     decodeVFPRd(insn, SP))));
1640
1641     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1642            "Tied to operand expected");
1643     MI.addOperand(MI.getOperand(0));
1644
1645     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1646            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1647     MI.addOperand(MCOperand::CreateImm(fbits));
1648
1649     NumOpsAdded = 3;
1650   } else {
1651     // A8.6.295
1652     // The Rd (destination) and Rm (source) bits have different interpretations
1653     // depending on their single-precisonness.
1654     unsigned d, m;
1655     if (slice(insn, 18, 18) == 1) { // to_integer operation
1656       d = decodeVFPRd(insn, true /* Is Single Precision */);
1657       MI.addOperand(MCOperand::CreateReg(
1658                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1659       m = decodeVFPRm(insn, SP);
1660       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1661     } else {
1662       d = decodeVFPRd(insn, SP);
1663       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1664       m = decodeVFPRm(insn, true /* Is Single Precision */);
1665       MI.addOperand(MCOperand::CreateReg(
1666                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1667     }
1668     NumOpsAdded = 2;
1669   }
1670
1671   return true;
1672 }
1673
1674 // VMOVRS - A8.6.330
1675 // Rt => Rd; Sn => UInt(Vn:N)
1676 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1677     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1678
1679   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1680
1681   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1682                                                      decodeRd(insn))));
1683   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1684                                                      decodeVFPRn(insn, true))));
1685   NumOpsAdded = 2;
1686   return true;
1687 }
1688
1689 // VMOVRRD - A8.6.332
1690 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1691 //
1692 // VMOVRRS - A8.6.331
1693 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1694 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1695     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1696
1697   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1698
1699   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1700   unsigned &OpIdx = NumOpsAdded;
1701
1702   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1703                                                      decodeRd(insn))));
1704   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1705                                                      decodeRn(insn))));
1706   OpIdx = 2;
1707
1708   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1709     unsigned Sm = decodeVFPRm(insn, true);
1710     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1711                                                        Sm)));
1712     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1713                                                        Sm+1)));
1714     OpIdx += 2;
1715   } else {
1716     MI.addOperand(MCOperand::CreateReg(
1717                     getRegisterEnum(B, ARM::DPRRegClassID,
1718                                     decodeVFPRm(insn, false))));
1719     ++OpIdx;
1720   }
1721   return true;
1722 }
1723
1724 // VMOVSR - A8.6.330
1725 // Rt => Rd; Sn => UInt(Vn:N)
1726 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1727     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1728
1729   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1730
1731   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1732                                                      decodeVFPRn(insn, true))));
1733   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1734                                                      decodeRd(insn))));
1735   NumOpsAdded = 2;
1736   return true;
1737 }
1738
1739 // VMOVDRR - A8.6.332
1740 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1741 //
1742 // VMOVRRS - A8.6.331
1743 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1744 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1745     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1746
1747   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1748
1749   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1750   unsigned &OpIdx = NumOpsAdded;
1751
1752   OpIdx = 0;
1753
1754   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1755     unsigned Sm = decodeVFPRm(insn, true);
1756     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1757                                                        Sm)));
1758     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1759                                                        Sm+1)));
1760     OpIdx += 2;
1761   } else {
1762     MI.addOperand(MCOperand::CreateReg(
1763                     getRegisterEnum(B, ARM::DPRRegClassID,
1764                                     decodeVFPRm(insn, false))));
1765     ++OpIdx;
1766   }
1767
1768   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1769                                                      decodeRd(insn))));
1770   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1771                                                      decodeRn(insn))));
1772   OpIdx += 2;
1773   return true;
1774 }
1775
1776 // VFP Load/Store Instructions.
1777 // VLDRD, VLDRS, VSTRD, VSTRS
1778 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1779     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1780
1781   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1782
1783   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1784   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1785
1786   // Extract Dd/Sd for operand 0.
1787   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1788
1789   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1790
1791   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1792   MI.addOperand(MCOperand::CreateReg(Base));
1793
1794   // Next comes the AM5 Opcode.
1795   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1796   unsigned char Imm8 = insn & 0xFF;
1797   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1798
1799   NumOpsAdded = 3;
1800
1801   return true;
1802 }
1803
1804 // VFP Load/Store Multiple Instructions.
1805 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1806 // operand 1 (the AM4 mode imm) is followed by two predicate operands.  It is
1807 // followed by a reglist of either DPR(s) or SPR(s).
1808 //
1809 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1810 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1811     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1812
1813   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1814
1815   unsigned &OpIdx = NumOpsAdded;
1816
1817   OpIdx = 0;
1818
1819   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1820
1821   // Writeback to base, if necessary.
1822   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
1823       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
1824       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
1825       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
1826     MI.addOperand(MCOperand::CreateReg(Base));
1827     ++OpIdx;
1828   }
1829
1830   MI.addOperand(MCOperand::CreateReg(Base));
1831
1832   // Next comes the AM4 Opcode.
1833   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1834   // Must be either "ia" or "db" submode.
1835   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1836     DEBUG(errs() << "Illegal addressing mode 4 sub-mode!\n");
1837     return false;
1838   }
1839   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1840
1841   // Handling the two predicate operands before the reglist.
1842   int64_t CondVal = insn >> ARMII::CondShift;
1843   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1844   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1845
1846   OpIdx += 4;
1847
1848   bool isSPVFP = (Opcode == ARM::VLDMSIA     || Opcode == ARM::VLDMSDB     ||
1849                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
1850                   Opcode == ARM::VSTMSIA     || Opcode == ARM::VSTMSDB     ||
1851                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
1852   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1853
1854   // Extract Dd/Sd.
1855   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1856
1857   // Fill the variadic part of reglist.
1858   unsigned char Imm8 = insn & 0xFF;
1859   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1860   for (unsigned i = 0; i < Regs; ++i) {
1861     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1862                                                        RegD + i)));
1863     ++OpIdx;
1864   }
1865
1866   return true;
1867 }
1868
1869 // Misc. VFP Instructions.
1870 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1871 // FCONSTD (DPR and a VFPf64Imm operand)
1872 // FCONSTS (SPR and a VFPf32Imm operand)
1873 // VMRS/VMSR (GPR operand)
1874 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1875     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1876
1877   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1878   unsigned &OpIdx = NumOpsAdded;
1879
1880   OpIdx = 0;
1881
1882   if (Opcode == ARM::FMSTAT)
1883     return true;
1884
1885   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1886
1887   unsigned RegEnum = 0;
1888   switch (OpInfo[0].RegClass) {
1889   case ARM::DPRRegClassID:
1890     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1891     break;
1892   case ARM::SPRRegClassID:
1893     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1894     break;
1895   case ARM::GPRRegClassID:
1896     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1897     break;
1898   default:
1899     assert(0 && "Invalid reg class id");
1900     return false;
1901   }
1902
1903   MI.addOperand(MCOperand::CreateReg(RegEnum));
1904   ++OpIdx;
1905
1906   // Extract/decode the f64/f32 immediate.
1907   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1908         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1909     // The asm syntax specifies the floating point value, not the 8-bit literal.
1910     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1911                              Opcode == ARM::FCONSTD ? 64 : 32);
1912     APFloat immFP = APFloat(immRaw, true);
1913     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
1914       immFP.convertToFloat();
1915     MI.addOperand(MCOperand::CreateFPImm(imm));
1916
1917     ++OpIdx;
1918   }
1919
1920   return true;
1921 }
1922
1923 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1924 #include "ThumbDisassemblerCore.h"
1925
1926 /////////////////////////////////////////////////////
1927 //                                                 //
1928 //     Utility Functions For ARM Advanced SIMD     //
1929 //                                                 //
1930 /////////////////////////////////////////////////////
1931
1932 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1933 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1934
1935 // A7.3 Register encoding
1936
1937 // Extract/Decode NEON D/Vd:
1938 //
1939 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
1940 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
1941 // handling it in the getRegisterEnum() utility function.
1942 // D = Inst{22}, Vd = Inst{15-12}
1943 static unsigned decodeNEONRd(uint32_t insn) {
1944   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
1945     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
1946 }
1947
1948 // Extract/Decode NEON N/Vn:
1949 //
1950 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
1951 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
1952 // handling it in the getRegisterEnum() utility function.
1953 // N = Inst{7}, Vn = Inst{19-16}
1954 static unsigned decodeNEONRn(uint32_t insn) {
1955   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
1956     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
1957 }
1958
1959 // Extract/Decode NEON M/Vm:
1960 //
1961 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
1962 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
1963 // handling it in the getRegisterEnum() utility function.
1964 // M = Inst{5}, Vm = Inst{3-0}
1965 static unsigned decodeNEONRm(uint32_t insn) {
1966   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
1967     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
1968 }
1969
1970 namespace {
1971 enum ElemSize {
1972   ESizeNA = 0,
1973   ESize8 = 8,
1974   ESize16 = 16,
1975   ESize32 = 32,
1976   ESize64 = 64
1977 };
1978 } // End of unnamed namespace
1979
1980 // size        field -> Inst{11-10}
1981 // index_align field -> Inst{7-4}
1982 //
1983 // The Lane Index interpretation depends on the Data Size:
1984 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
1985 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
1986 //   32 (encoded as size = 0b10) -> Index = index_align[3]
1987 //
1988 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
1989 static unsigned decodeLaneIndex(uint32_t insn) {
1990   unsigned size = insn >> 10 & 3;
1991   assert((size == 0 || size == 1 || size == 2) &&
1992          "Encoding error: size should be either 0, 1, or 2");
1993
1994   unsigned index_align = insn >> 4 & 0xF;
1995   return (index_align >> 1) >> size;
1996 }
1997
1998 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
1999 // op = Inst{5}, cmode = Inst{11-8}
2000 // i = Inst{24} (ARM architecture)
2001 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2002 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2003 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2004   unsigned char op = (insn >> 5) & 1;
2005   unsigned char cmode = (insn >> 8) & 0xF;
2006   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2007                        ((insn >> 16) & 7) << 4 |
2008                        (insn & 0xF);
2009   return (op << 12) | (cmode << 8) | Imm8;
2010 }
2011
2012 // A8.6.339 VMUL, VMULL (by scalar)
2013 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2014 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2015 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2016   switch (esize) {
2017   case ESize16:
2018     return insn & 7;
2019   case ESize32:
2020     return insn & 0xF;
2021   default:
2022     assert(0 && "Unreachable code!");
2023     return 0;
2024   }
2025 }
2026
2027 // A8.6.339 VMUL, VMULL (by scalar)
2028 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2029 // ESize32 => index = Inst{5}   (M)       D0-D15
2030 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2031   switch (esize) {
2032   case ESize16:
2033     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2034   case ESize32:
2035     return (insn >> 5) & 1;
2036   default:
2037     assert(0 && "Unreachable code!");
2038     return 0;
2039   }
2040 }
2041
2042 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2043 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2044 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2045   return 64 - ((insn >> 16) & 0x3F);
2046 }
2047
2048 // A8.6.302 VDUP (scalar)
2049 // ESize8  => index = Inst{19-17}
2050 // ESize16 => index = Inst{19-18}
2051 // ESize32 => index = Inst{19}
2052 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2053   switch (esize) {
2054   case ESize8:
2055     return (insn >> 17) & 7;
2056   case ESize16:
2057     return (insn >> 18) & 3;
2058   case ESize32:
2059     return (insn >> 19) & 1;
2060   default:
2061     assert(0 && "Unspecified element size!");
2062     return 0;
2063   }
2064 }
2065
2066 // A8.6.328 VMOV (ARM core register to scalar)
2067 // A8.6.329 VMOV (scalar to ARM core register)
2068 // ESize8  => index = Inst{21:6-5}
2069 // ESize16 => index = Inst{21:6}
2070 // ESize32 => index = Inst{21}
2071 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2072   switch (esize) {
2073   case ESize8:
2074     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2075   case ESize16:
2076     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2077   case ESize32:
2078     return ((insn >> 21) & 1);
2079   default:
2080     assert(0 && "Unspecified element size!");
2081     return 0;
2082   }
2083 }
2084
2085 // Imm6 = Inst{21-16}, L = Inst{7}
2086 //
2087 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2088 // case L:imm6 of
2089 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2090 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2091 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2092 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2093 //
2094 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2095 // case L:imm6 of
2096 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2097 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2098 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2099 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2100 //
2101 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2102   ElemSize esize = ESizeNA;
2103   unsigned L = (insn >> 7) & 1;
2104   unsigned imm6 = (insn >> 16) & 0x3F;
2105   if (L == 0) {
2106     if (imm6 >> 3 == 1)
2107       esize = ESize8;
2108     else if (imm6 >> 4 == 1)
2109       esize = ESize16;
2110     else if (imm6 >> 5 == 1)
2111       esize = ESize32;
2112     else
2113       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2114   } else
2115     esize = ESize64;
2116
2117   if (LeftShift)
2118     return esize == ESize64 ? imm6 : (imm6 - esize);
2119   else
2120     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2121 }
2122
2123 // A8.6.305 VEXT
2124 // Imm4 = Inst{11-8}
2125 static unsigned decodeN3VImm(uint32_t insn) {
2126   return (insn >> 8) & 0xF;
2127 }
2128
2129 // VLD*
2130 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2131 // VLD*LN*
2132 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2133 // VST*
2134 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2135 // VST*LN*
2136 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2137 //
2138 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2139 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2140     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2141     BO B) {
2142
2143   const TargetInstrDesc &TID = ARMInsts[Opcode];
2144   const TargetOperandInfo *OpInfo = TID.OpInfo;
2145
2146   // At least one DPR register plus addressing mode #6.
2147   assert(NumOps >= 3 && "Expect >= 3 operands");
2148
2149   unsigned &OpIdx = NumOpsAdded;
2150
2151   OpIdx = 0;
2152
2153   // We have homogeneous NEON registers for Load/Store.
2154   unsigned RegClass = 0;
2155
2156   // Double-spaced registers have increments of 2.
2157   unsigned Inc = DblSpaced ? 2 : 1;
2158
2159   unsigned Rn = decodeRn(insn);
2160   unsigned Rm = decodeRm(insn);
2161   unsigned Rd = decodeNEONRd(insn);
2162
2163   // A7.7.1 Advanced SIMD addressing mode.
2164   bool WB = Rm != 15;
2165
2166   // LLVM Addressing Mode #6.
2167   unsigned RmEnum = 0;
2168   if (WB && Rm != 13)
2169     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2170
2171   if (Store) {
2172     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2173     // then possible lane index.
2174     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2175            "Reg operand expected");
2176
2177     if (WB) {
2178       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2179                                                          Rn)));
2180       ++OpIdx;
2181     }
2182
2183     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2184            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2185     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2186                                                        Rn)));
2187     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2188     OpIdx += 2;
2189
2190     if (WB) {
2191       MI.addOperand(MCOperand::CreateReg(RmEnum));
2192       ++OpIdx;
2193     }
2194
2195     assert(OpIdx < NumOps &&
2196            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2197             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2198            "Reg operand expected");
2199
2200     RegClass = OpInfo[OpIdx].RegClass;
2201     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2202       MI.addOperand(MCOperand::CreateReg(
2203                       getRegisterEnum(B, RegClass, Rd)));
2204       Rd += Inc;
2205       ++OpIdx;
2206     }
2207
2208     // Handle possible lane index.
2209     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2210         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2211       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2212       ++OpIdx;
2213     }
2214
2215   } else {
2216     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2217     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2218     RegClass = OpInfo[0].RegClass;
2219
2220     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2221       MI.addOperand(MCOperand::CreateReg(
2222                       getRegisterEnum(B, RegClass, Rd)));
2223       Rd += Inc;
2224       ++OpIdx;
2225     }
2226
2227     if (WB) {
2228       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2229                                                          Rn)));
2230       ++OpIdx;
2231     }
2232
2233     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2234            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2235     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2236                                                        Rn)));
2237     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2238     OpIdx += 2;
2239
2240     if (WB) {
2241       MI.addOperand(MCOperand::CreateReg(RmEnum));
2242       ++OpIdx;
2243     }
2244
2245     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2246       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2247              "Tied to operand expected");
2248       MI.addOperand(MCOperand::CreateReg(0));
2249       ++OpIdx;
2250     }
2251
2252     // Handle possible lane index.
2253     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2254         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2255       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2256       ++OpIdx;
2257     }
2258   }
2259
2260   // Accessing registers past the end of the NEON register file is not
2261   // defined.
2262   if (Rd > 32)
2263     return false;
2264
2265   return true;
2266 }
2267
2268 // A7.7
2269 // If L (Inst{21}) == 0, store instructions.
2270 // Find out about double-spaced-ness of the Opcode and pass it on to
2271 // DisassembleNLdSt0().
2272 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2273     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2274
2275   const StringRef Name = ARMInsts[Opcode].Name;
2276   bool DblSpaced = false;
2277
2278   if (Name.find("LN") != std::string::npos) {
2279     // To one lane instructions.
2280     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2281
2282     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2283     if (Name.endswith("16") || Name.endswith("16_UPD"))
2284       DblSpaced = slice(insn, 5, 5) == 1;
2285
2286     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2287     if (Name.endswith("32") || Name.endswith("32_UPD"))
2288       DblSpaced = slice(insn, 6, 6) == 1;
2289
2290   } else {
2291     // Multiple n-element structures with type encoded as Inst{11-8}.
2292     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2293
2294     // n == 2 && type == 0b1001 -> DblSpaced = true
2295     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2296       DblSpaced = slice(insn, 11, 8) == 9;
2297
2298     // n == 3 && type == 0b0101 -> DblSpaced = true
2299     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2300       DblSpaced = slice(insn, 11, 8) == 5;
2301
2302     // n == 4 && type == 0b0001 -> DblSpaced = true
2303     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2304       DblSpaced = slice(insn, 11, 8) == 1;
2305
2306   }
2307   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2308                            slice(insn, 21, 21) == 0, DblSpaced, B);
2309 }
2310
2311 // VMOV (immediate)
2312 //   Qd/Dd imm
2313 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2314     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2315
2316   const TargetInstrDesc &TID = ARMInsts[Opcode];
2317   const TargetOperandInfo *OpInfo = TID.OpInfo;
2318
2319   assert(NumOps >= 2 &&
2320          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2321           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2322          (OpInfo[1].RegClass < 0) &&
2323          "Expect 1 reg operand followed by 1 imm operand");
2324
2325   // Qd/Dd = Inst{22:15-12} => NEON Rd
2326   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2327                                                      decodeNEONRd(insn))));
2328
2329   ElemSize esize = ESizeNA;
2330   switch (Opcode) {
2331   case ARM::VMOVv8i8:
2332   case ARM::VMOVv16i8:
2333     esize = ESize8;
2334     break;
2335   case ARM::VMOVv4i16:
2336   case ARM::VMOVv8i16:
2337   case ARM::VMVNv4i16:
2338   case ARM::VMVNv8i16:
2339     esize = ESize16;
2340     break;
2341   case ARM::VMOVv2i32:
2342   case ARM::VMOVv4i32:
2343   case ARM::VMVNv2i32:
2344   case ARM::VMVNv4i32:
2345     esize = ESize32;
2346     break;
2347   case ARM::VMOVv1i64:
2348   case ARM::VMOVv2i64:
2349     esize = ESize64;
2350     break;
2351   default:
2352     assert(0 && "Unreachable code!");
2353     return false;
2354   }
2355
2356   // One register and a modified immediate value.
2357   // Add the imm operand.
2358   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2359
2360   NumOpsAdded = 2;
2361   return true;
2362 }
2363
2364 namespace {
2365 enum N2VFlag {
2366   N2V_None,
2367   N2V_VectorDupLane,
2368   N2V_VectorConvert_Between_Float_Fixed
2369 };
2370 } // End of unnamed namespace
2371
2372 // Vector Convert [between floating-point and fixed-point]
2373 //   Qd/Dd Qm/Dm [fbits]
2374 //
2375 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2376 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2377 //   Qd/Dd Dm index
2378 //
2379 // Vector Move Long:
2380 //   Qd Dm
2381 //
2382 // Vector Move Narrow:
2383 //   Dd Qm
2384 //
2385 // Others
2386 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2387     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2388
2389   const TargetInstrDesc &TID = ARMInsts[Opc];
2390   const TargetOperandInfo *OpInfo = TID.OpInfo;
2391
2392   assert(NumOps >= 2 &&
2393          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2394           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2395          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2396           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2397          "Expect >= 2 operands and first 2 as reg operands");
2398
2399   unsigned &OpIdx = NumOpsAdded;
2400
2401   OpIdx = 0;
2402
2403   ElemSize esize = ESizeNA;
2404   if (Flag == N2V_VectorDupLane) {
2405     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2406     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2407            "Unexpected Opcode");
2408     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2409        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2410                                                            : ESize32);
2411   }
2412
2413   // Qd/Dd = Inst{22:15-12} => NEON Rd
2414   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2415                                                      decodeNEONRd(insn))));
2416   ++OpIdx;
2417
2418   // VPADAL...
2419   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2420     // TIED_TO operand.
2421     MI.addOperand(MCOperand::CreateReg(0));
2422     ++OpIdx;
2423   }
2424
2425   // Dm = Inst{5:3-0} => NEON Rm
2426   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2427                                                      decodeNEONRm(insn))));
2428   ++OpIdx;
2429
2430   // VZIP and others have two TIED_TO reg operands.
2431   int Idx;
2432   while (OpIdx < NumOps &&
2433          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2434     // Add TIED_TO operand.
2435     MI.addOperand(MI.getOperand(Idx));
2436     ++OpIdx;
2437   }
2438
2439   // Add the imm operand, if required.
2440   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2441       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2442
2443     unsigned imm = 0xFFFFFFFF;
2444
2445     if (Flag == N2V_VectorDupLane)
2446       imm = decodeNVLaneDupIndex(insn, esize);
2447     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2448       imm = decodeVCVTFractionBits(insn);
2449
2450     assert(imm != 0xFFFFFFFF && "Internal error");
2451     MI.addOperand(MCOperand::CreateImm(imm));
2452     ++OpIdx;
2453   }
2454
2455   return true;
2456 }
2457
2458 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2459     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2460
2461   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2462                                 N2V_None, B);
2463 }
2464 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2465     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2466
2467   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2468                                 N2V_VectorConvert_Between_Float_Fixed, B);
2469 }
2470 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2471     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2472
2473   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2474                                 N2V_VectorDupLane, B);
2475 }
2476
2477 // Vector Shift [Accumulate] Instructions.
2478 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2479 //
2480 // Vector Shift Left Long (with maximum shift count) Instructions.
2481 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2482 //
2483 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2484     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2485
2486   const TargetInstrDesc &TID = ARMInsts[Opcode];
2487   const TargetOperandInfo *OpInfo = TID.OpInfo;
2488
2489   assert(NumOps >= 3 &&
2490          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2491           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2492          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2493           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2494          "Expect >= 3 operands and first 2 as reg operands");
2495
2496   unsigned &OpIdx = NumOpsAdded;
2497
2498   OpIdx = 0;
2499
2500   // Qd/Dd = Inst{22:15-12} => NEON Rd
2501   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2502                                                      decodeNEONRd(insn))));
2503   ++OpIdx;
2504
2505   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2506     // TIED_TO operand.
2507     MI.addOperand(MCOperand::CreateReg(0));
2508     ++OpIdx;
2509   }
2510
2511   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2512           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2513          "Reg operand expected");
2514
2515   // Qm/Dm = Inst{5:3-0} => NEON Rm
2516   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2517                                                      decodeNEONRm(insn))));
2518   ++OpIdx;
2519
2520   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2521
2522   // Add the imm operand.
2523
2524   // VSHLL has maximum shift count as the imm, inferred from its size.
2525   unsigned Imm;
2526   switch (Opcode) {
2527   default:
2528     Imm = decodeNVSAmt(insn, LeftShift);
2529     break;
2530   case ARM::VSHLLi8:
2531     Imm = 8;
2532     break;
2533   case ARM::VSHLLi16:
2534     Imm = 16;
2535     break;
2536   case ARM::VSHLLi32:
2537     Imm = 32;
2538     break;
2539   }
2540   MI.addOperand(MCOperand::CreateImm(Imm));
2541   ++OpIdx;
2542
2543   return true;
2544 }
2545
2546 // Left shift instructions.
2547 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2548     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2549
2550   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2551                                  B);
2552 }
2553 // Right shift instructions have different shift amount interpretation.
2554 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2555     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2556
2557   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2558                                  B);
2559 }
2560
2561 namespace {
2562 enum N3VFlag {
2563   N3V_None,
2564   N3V_VectorExtract,
2565   N3V_VectorShift,
2566   N3V_Multiply_By_Scalar
2567 };
2568 } // End of unnamed namespace
2569
2570 // NEON Three Register Instructions with Optional Immediate Operand
2571 //
2572 // Vector Extract Instructions.
2573 // Qd/Dd Qn/Dn Qm/Dm imm4
2574 //
2575 // Vector Shift (Register) Instructions.
2576 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2577 //
2578 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2579 // Qd/Dd Qn/Dn RestrictedDm index
2580 //
2581 // Others
2582 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2583     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2584
2585   const TargetInstrDesc &TID = ARMInsts[Opcode];
2586   const TargetOperandInfo *OpInfo = TID.OpInfo;
2587
2588   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2589   assert(NumOps >= 3 &&
2590          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2591           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2592          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2593           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2594          "Expect >= 3 operands and first 2 as reg operands");
2595
2596   unsigned &OpIdx = NumOpsAdded;
2597
2598   OpIdx = 0;
2599
2600   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2601   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2602   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2603   ElemSize esize = ESizeNA;
2604   if (Flag == N3V_Multiply_By_Scalar) {
2605     unsigned size = (insn >> 20) & 3;
2606     if (size == 1) esize = ESize16;
2607     if (size == 2) esize = ESize32;
2608     assert (esize == ESize16 || esize == ESize32);
2609   }
2610
2611   // Qd/Dd = Inst{22:15-12} => NEON Rd
2612   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2613                                                      decodeNEONRd(insn))));
2614   ++OpIdx;
2615
2616   // VABA, VABAL, VBSLd, VBSLq, ...
2617   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2618     // TIED_TO operand.
2619     MI.addOperand(MCOperand::CreateReg(0));
2620     ++OpIdx;
2621   }
2622
2623   // Dn = Inst{7:19-16} => NEON Rn
2624   // or
2625   // Dm = Inst{5:3-0} => NEON Rm
2626   MI.addOperand(MCOperand::CreateReg(
2627                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2628                                   VdVnVm ? decodeNEONRn(insn)
2629                                          : decodeNEONRm(insn))));
2630   ++OpIdx;
2631
2632   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2633   // N3RegFrm.
2634   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2635     return true;
2636
2637   // Dm = Inst{5:3-0} => NEON Rm
2638   // or
2639   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2640   // or
2641   // Dn = Inst{7:19-16} => NEON Rn
2642   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2643                                         : decodeNEONRm(insn))
2644                       : decodeNEONRn(insn);
2645
2646   MI.addOperand(MCOperand::CreateReg(
2647                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2648   ++OpIdx;
2649
2650   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2651       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2652     // Add the imm operand.
2653     unsigned Imm = 0;
2654     if (IsImm4)
2655       Imm = decodeN3VImm(insn);
2656     else if (IsDmRestricted)
2657       Imm = decodeRestrictedDmIndex(insn, esize);
2658     else {
2659       assert(0 && "Internal error: unreachable code!");
2660       return false;
2661     }
2662
2663     MI.addOperand(MCOperand::CreateImm(Imm));
2664     ++OpIdx;
2665   }
2666
2667   return true;
2668 }
2669
2670 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2671     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2672
2673   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2674                                   N3V_None, B);
2675 }
2676 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2677     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2678
2679   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2680                                   N3V_VectorShift, B);
2681 }
2682 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
2683     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2684
2685   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2686                                   N3V_VectorExtract, B);
2687 }
2688 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2689     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2690
2691   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2692                                   N3V_Multiply_By_Scalar, B);
2693 }
2694
2695 // Vector Table Lookup
2696 //
2697 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2698 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2699 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2700 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2701 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2702     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2703
2704   const TargetInstrDesc &TID = ARMInsts[Opcode];
2705   const TargetOperandInfo *OpInfo = TID.OpInfo;
2706   if (!OpInfo) return false;
2707
2708   assert(NumOps >= 3 &&
2709          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2710          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2711          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2712          "Expect >= 3 operands and first 3 as reg operands");
2713
2714   unsigned &OpIdx = NumOpsAdded;
2715
2716   OpIdx = 0;
2717
2718   unsigned Rn = decodeNEONRn(insn);
2719
2720   // {Dn} encoded as len = 0b00
2721   // {Dn Dn+1} encoded as len = 0b01
2722   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2723   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2724   unsigned Len = slice(insn, 9, 8) + 1;
2725
2726   // Dd (the destination vector)
2727   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2728                                                      decodeNEONRd(insn))));
2729   ++OpIdx;
2730
2731   // Process tied_to operand constraint.
2732   int Idx;
2733   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2734     MI.addOperand(MI.getOperand(Idx));
2735     ++OpIdx;
2736   }
2737
2738   // Do the <list> now.
2739   for (unsigned i = 0; i < Len; ++i) {
2740     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2741            "Reg operand expected");
2742     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2743                                                        Rn + i)));
2744     ++OpIdx;
2745   }
2746
2747   // Dm (the index vector)
2748   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2749          "Reg operand (index vector) expected");
2750   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2751                                                      decodeNEONRm(insn))));
2752   ++OpIdx;
2753
2754   return true;
2755 }
2756
2757 // Vector Get Lane (move scalar to ARM core register) Instructions.
2758 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2759 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2760     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2761
2762   const TargetInstrDesc &TID = ARMInsts[Opcode];
2763   const TargetOperandInfo *OpInfo = TID.OpInfo;
2764   if (!OpInfo) return false;
2765
2766   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2767          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2768          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2769          OpInfo[2].RegClass < 0 &&
2770          "Expect >= 3 operands with one dst operand");
2771
2772   ElemSize esize =
2773     Opcode == ARM::VGETLNi32 ? ESize32
2774       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2775                                                                 : ESize32);
2776
2777   // Rt = Inst{15-12} => ARM Rd
2778   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2779                                                      decodeRd(insn))));
2780
2781   // Dn = Inst{7:19-16} => NEON Rn
2782   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2783                                                      decodeNEONRn(insn))));
2784
2785   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2786
2787   NumOpsAdded = 3;
2788   return true;
2789 }
2790
2791 // Vector Set Lane (move ARM core register to scalar) Instructions.
2792 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2793 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2794     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2795
2796   const TargetInstrDesc &TID = ARMInsts[Opcode];
2797   const TargetOperandInfo *OpInfo = TID.OpInfo;
2798   if (!OpInfo) return false;
2799
2800   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2801          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2802          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2803          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2804          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2805          OpInfo[3].RegClass < 0 &&
2806          "Expect >= 3 operands with one dst operand");
2807
2808   ElemSize esize =
2809     Opcode == ARM::VSETLNi8 ? ESize8
2810                             : (Opcode == ARM::VSETLNi16 ? ESize16
2811                                                         : ESize32);
2812
2813   // Dd = Inst{7:19-16} => NEON Rn
2814   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2815                                                      decodeNEONRn(insn))));
2816
2817   // TIED_TO operand.
2818   MI.addOperand(MCOperand::CreateReg(0));
2819
2820   // Rt = Inst{15-12} => ARM Rd
2821   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2822                                                      decodeRd(insn))));
2823
2824   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2825
2826   NumOpsAdded = 4;
2827   return true;
2828 }
2829
2830 // Vector Duplicate Instructions (from ARM core register to all elements).
2831 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2832 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2833     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2834
2835   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2836
2837   assert(NumOps >= 2 &&
2838          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2839           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2840          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2841          "Expect >= 2 operands and first 2 as reg operand");
2842
2843   unsigned RegClass = OpInfo[0].RegClass;
2844
2845   // Qd/Dd = Inst{7:19-16} => NEON Rn
2846   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2847                                                      decodeNEONRn(insn))));
2848
2849   // Rt = Inst{15-12} => ARM Rd
2850   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2851                                                      decodeRd(insn))));
2852
2853   NumOpsAdded = 2;
2854   return true;
2855 }
2856
2857 // A8.6.41 DMB
2858 // A8.6.42 DSB
2859 // A8.6.49 ISB
2860 static inline bool MemBarrierInstr(uint32_t insn) {
2861   unsigned op7_4 = slice(insn, 7, 4);
2862   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2863     return true;
2864
2865   return false;
2866 }
2867
2868 static inline bool PreLoadOpcode(unsigned Opcode) {
2869   switch(Opcode) {
2870   case ARM::PLDi12:  case ARM::PLDrs:
2871   case ARM::PLDWi12: case ARM::PLDWrs:
2872   case ARM::PLIi12:  case ARM::PLIrs:
2873     return true;
2874   default:
2875     return false;
2876   }
2877 }
2878
2879 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2880     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2881
2882   // Preload Data/Instruction requires either 2 or 3 operands.
2883   // PLDi, PLDWi, PLIi:                addrmode_imm12
2884   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: ldst_so_reg
2885
2886   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2887                                                      decodeRn(insn))));
2888
2889   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
2890       || Opcode == ARM::PLIi12) {
2891     unsigned Imm12 = slice(insn, 11, 0);
2892     bool Negative = getUBit(insn) == 0;
2893     // -0 is represented specially. All other values are as normal.
2894     if (Imm12 == 0 && Negative)
2895       Imm12 = INT32_MIN;
2896     MI.addOperand(MCOperand::CreateImm(Imm12));
2897     NumOpsAdded = 2;
2898   } else {
2899     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2900                                                        decodeRm(insn))));
2901
2902     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2903
2904     // Inst{6-5} encodes the shift opcode.
2905     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2906     // Inst{11-7} encodes the imm5 shift amount.
2907     unsigned ShImm = slice(insn, 11, 7);
2908
2909     // A8.4.1.  Possible rrx or shift amount of 32...
2910     getImmShiftSE(ShOp, ShImm);
2911     MI.addOperand(MCOperand::CreateImm(
2912                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2913     NumOpsAdded = 3;
2914   }
2915
2916   return true;
2917 }
2918
2919 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2920     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2921
2922   if (MemBarrierInstr(insn)) {
2923     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
2924     // of within the generic ARMBasicMCBuilder::BuildIt() method.
2925     //
2926     // Inst{3-0} encodes the memory barrier option for the variants.
2927     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2928     NumOpsAdded = 1;
2929     return true;
2930   }
2931
2932   switch (Opcode) {
2933   case ARM::CLREX:
2934   case ARM::NOP:
2935   case ARM::TRAP:
2936   case ARM::YIELD:
2937   case ARM::WFE:
2938   case ARM::WFI:
2939   case ARM::SEV:
2940     return true;
2941   default:
2942     break;
2943   }
2944
2945   if (Opcode == ARM::SETEND) {
2946     NumOpsAdded = 1;
2947     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
2948     return true;
2949   }
2950
2951   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
2952   // opcodes which match the same real instruction. This is needed since there's
2953   // no current handling of optional arguments. Fix here when a better handling
2954   // of optional arguments is implemented.
2955   if (Opcode == ARM::CPS3p) {
2956     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
2957     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
2958     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
2959     NumOpsAdded = 3;
2960     return true;
2961   }
2962   if (Opcode == ARM::CPS2p) {
2963     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
2964     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
2965     NumOpsAdded = 2;
2966     return true;
2967   }
2968   if (Opcode == ARM::CPS1p) {
2969     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
2970     NumOpsAdded = 1;
2971     return true;
2972   }
2973
2974   // DBG has its option specified in Inst{3-0}.
2975   if (Opcode == ARM::DBG) {
2976     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2977     NumOpsAdded = 1;
2978     return true;
2979   }
2980
2981   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
2982   if (Opcode == ARM::BKPT) {
2983     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
2984                                        slice(insn, 3, 0)));
2985     NumOpsAdded = 1;
2986     return true;
2987   }
2988
2989   if (PreLoadOpcode(Opcode))
2990     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2991
2992   assert(0 && "Unexpected misc instruction!");
2993   return false;
2994 }
2995
2996 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
2997 /// We divide the disassembly task into different categories, with each one
2998 /// corresponding to a specific instruction encoding format.  There could be
2999 /// exceptions when handling a specific format, and that is why the Opcode is
3000 /// also present in the function prototype.
3001 static const DisassembleFP FuncPtrs[] = {
3002   &DisassemblePseudo,
3003   &DisassembleMulFrm,
3004   &DisassembleBrFrm,
3005   &DisassembleBrMiscFrm,
3006   &DisassembleDPFrm,
3007   &DisassembleDPSoRegFrm,
3008   &DisassembleLdFrm,
3009   &DisassembleStFrm,
3010   &DisassembleLdMiscFrm,
3011   &DisassembleStMiscFrm,
3012   &DisassembleLdStMulFrm,
3013   &DisassembleLdStExFrm,
3014   &DisassembleArithMiscFrm,
3015   &DisassembleSatFrm,
3016   &DisassembleExtFrm,
3017   &DisassembleVFPUnaryFrm,
3018   &DisassembleVFPBinaryFrm,
3019   &DisassembleVFPConv1Frm,
3020   &DisassembleVFPConv2Frm,
3021   &DisassembleVFPConv3Frm,
3022   &DisassembleVFPConv4Frm,
3023   &DisassembleVFPConv5Frm,
3024   &DisassembleVFPLdStFrm,
3025   &DisassembleVFPLdStMulFrm,
3026   &DisassembleVFPMiscFrm,
3027   &DisassembleThumbFrm,
3028   &DisassembleMiscFrm,
3029   &DisassembleNGetLnFrm,
3030   &DisassembleNSetLnFrm,
3031   &DisassembleNDupFrm,
3032
3033   // VLD and VST (including one lane) Instructions.
3034   &DisassembleNLdSt,
3035
3036   // A7.4.6 One register and a modified immediate value
3037   // 1-Register Instructions with imm.
3038   // LLVM only defines VMOVv instructions.
3039   &DisassembleN1RegModImmFrm,
3040
3041   // 2-Register Instructions with no imm.
3042   &DisassembleN2RegFrm,
3043
3044   // 2-Register Instructions with imm (vector convert float/fixed point).
3045   &DisassembleNVCVTFrm,
3046
3047   // 2-Register Instructions with imm (vector dup lane).
3048   &DisassembleNVecDupLnFrm,
3049
3050   // Vector Shift Left Instructions.
3051   &DisassembleN2RegVecShLFrm,
3052
3053   // Vector Shift Righ Instructions, which has different interpretation of the
3054   // shift amount from the imm6 field.
3055   &DisassembleN2RegVecShRFrm,
3056
3057   // 3-Register Data-Processing Instructions.
3058   &DisassembleN3RegFrm,
3059
3060   // Vector Shift (Register) Instructions.
3061   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3062   &DisassembleN3RegVecShFrm,
3063
3064   // Vector Extract Instructions.
3065   &DisassembleNVecExtractFrm,
3066
3067   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3068   // By Scalar Instructions.
3069   &DisassembleNVecMulScalarFrm,
3070
3071   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3072   // values in a table and generate a new vector.
3073   &DisassembleNVTBLFrm,
3074
3075   NULL
3076 };
3077
3078 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3079 /// The general idea is to set the Opcode for the MCInst, followed by adding
3080 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3081 /// to the Format-specific disassemble function for disassembly, followed by
3082 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3083 /// which follow the Dst/Src Operands.
3084 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3085   // Stage 1 sets the Opcode.
3086   MI.setOpcode(Opcode);
3087   // If the number of operands is zero, we're done!
3088   if (NumOps == 0)
3089     return true;
3090
3091   // Stage 2 calls the format-specific disassemble function to build the operand
3092   // list.
3093   if (Disasm == NULL)
3094     return false;
3095   unsigned NumOpsAdded = 0;
3096   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3097
3098   if (!OK || this->Err != 0) return false;
3099   if (NumOpsAdded >= NumOps)
3100     return true;
3101
3102   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3103   // FIXME: Should this be done selectively?
3104   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3105 }
3106
3107 // A8.3 Conditional execution
3108 // A8.3.1 Pseudocode details of conditional execution
3109 // Condition bits '111x' indicate the instruction is always executed.
3110 static uint32_t CondCode(uint32_t CondField) {
3111   if (CondField == 0xF)
3112     return ARMCC::AL;
3113   return CondField;
3114 }
3115
3116 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3117 /// of some Thumb instructions which come before the reglist operands.  It
3118 /// returns true if the two predicate operands have been processed.
3119 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3120     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3121
3122   assert(NumOpsRemaining > 0 && "Invalid argument");
3123
3124   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3125   unsigned Idx = MI.getNumOperands();
3126
3127   // First, we check whether this instr specifies the PredicateOperand through
3128   // a pair of TargetOperandInfos with isPredicate() property.
3129   if (NumOpsRemaining >= 2 &&
3130       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3131       OpInfo[Idx].RegClass < 0 &&
3132       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3133   {
3134     // If we are inside an IT block, get the IT condition bits maintained via
3135     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3136     // See also A2.5.2.
3137     if (InITBlock())
3138       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3139     else
3140       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3141     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3142     return true;
3143   }
3144
3145   return false;
3146 }
3147
3148 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3149 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3150 /// constituents.
3151 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3152     uint32_t insn, unsigned short NumOpsRemaining) {
3153
3154   assert(NumOpsRemaining > 0 && "Invalid argument");
3155
3156   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3157   const std::string &Name = ARMInsts[Opcode].Name;
3158   unsigned Idx = MI.getNumOperands();
3159
3160   // First, we check whether this instr specifies the PredicateOperand through
3161   // a pair of TargetOperandInfos with isPredicate() property.
3162   if (NumOpsRemaining >= 2 &&
3163       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3164       OpInfo[Idx].RegClass < 0 &&
3165       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3166   {
3167     // If we are inside an IT block, get the IT condition bits maintained via
3168     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3169     // See also A2.5.2.
3170     if (InITBlock())
3171       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3172     else {
3173       if (Name.length() > 1 && Name[0] == 't') {
3174         // Thumb conditional branch instructions have their cond field embedded,
3175         // like ARM.
3176         //
3177         // A8.6.16 B
3178         if (Name == "t2Bcc")
3179           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3180         else if (Name == "tBcc")
3181           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3182         else
3183           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3184       } else {
3185         // ARM instructions get their condition field from Inst{31-28}.
3186         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3187       }
3188     }
3189     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3190     Idx += 2;
3191     NumOpsRemaining -= 2;
3192   }
3193
3194   if (NumOpsRemaining == 0)
3195     return true;
3196
3197   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3198   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3199     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3200     --NumOpsRemaining;
3201   }
3202
3203   if (NumOpsRemaining == 0)
3204     return true;
3205   else
3206     return false;
3207 }
3208
3209 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3210 /// after BuildIt is finished.
3211 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3212     uint32_t insn) {
3213
3214   if (!SP) return Status;
3215
3216   if (Opcode == ARM::t2IT)
3217     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3218   else if (InITBlock())
3219     SP->UpdateIT();
3220
3221   return Status;
3222 }
3223
3224 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3225 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3226                                      unsigned short num)
3227   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3228   unsigned Idx = (unsigned)format;
3229   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3230   Disasm = FuncPtrs[Idx];
3231 }
3232
3233 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3234 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3235 /// Return NULL if it fails to create/return a proper builder.  API clients
3236 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3237 /// performed by the API clients to improve performance.
3238 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3239   // For "Unknown format", fail by returning a NULL pointer.
3240   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3241     DEBUG(errs() << "Unknown format\n");
3242     return 0;
3243   }
3244
3245   return new ARMBasicMCBuilder(Opcode, Format,
3246                                ARMInsts[Opcode].getNumOperands());
3247 }