lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  24 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  25 /// describing the operand info for each ARMInsts[i].
  26 ///
  27 /// Together with an instruction's encoding format, we can take advantage of the
  28 /// NumOperands and the OpInfo fields of the target instruction description in
  29 /// the quest to build out the MCOperand list for an MCInst.
  30 ///
  31 /// The general guideline is that with a known format, the number of dst and src
  32 /// operands are well-known.  The dst is built first, followed by the src
  33 /// operand(s).  The operands not yet used at this point are for the Implicit
  34 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  35 /// defined with two components:
  36 ///
  37 /// def pred { // Operand PredicateOperand
  38 ///   ValueType Type = OtherVT;
  39 ///   string PrintMethod = "printPredicateOperand";
  40 ///   string AsmOperandLowerMethod = ?;
  41 ///   dag MIOperandInfo = (ops i32imm, CCR);
  42 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  43 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  44 /// }
  45 ///
  46 /// which is manifested by the TargetOperandInfo[] of:
  47 ///
  48 /// { 0, 0|(1<<TOI::Predicate), 0 },
  49 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  50 ///
  51 /// So the first predicate MCOperand corresponds to the immediate part of the
  52 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  53 /// corresponds to a register kind of ARM::CPSR.
  54 ///
  55 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  56 ///
  57 /// def cc_out { // Operand OptionalDefOperand
  58 ///   ValueType Type = OtherVT;
  59 ///   string PrintMethod = "printSBitModifierOperand";
  60 ///   string AsmOperandLowerMethod = ?;
  61 ///   dag MIOperandInfo = (ops CCR);
  62 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  63 ///   dag DefaultOps = (ops (i32 zero_reg));
  64 /// }
  65 ///
  66 /// which is manifested by the one TargetOperandInfo of:
  67 ///
  68 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  69 ///
  70 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  71 #include "ARMGenInstrInfo.inc"
  72
  73 using namespace llvm;
  74
  75 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  76   return ARMInsts[Opcode].Name;
  77 }
  78
  79 // Return the register enum Based on RegClass and the raw register number.
  80 // For DRegPair, see comments below.
  81 // FIXME: Auto-gened?
  82 static unsigned getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister,
  83                                 bool DRegPair = false) {
  84
  85   if (DRegPair && RegClassID == ARM::QPRRegClassID) {
  86     // LLVM expects { Dd, Dd+1 } to form a super register; this is not specified
  87     // in the ARM Architecture Manual as far as I understand it (A8.6.307).
  88     // Therefore, we morph the RegClassID to be the sub register class and don't
  89     // subsequently transform the RawRegister encoding when calculating RegNum.
  90     //
  91     // See also ARMinstPrinter::printOperand() wrt "dregpair" modifier part
  92     // where this workaround is meant for.
  93     RegClassID = ARM::DPRRegClassID;
  94   }
  95
  96   // For this purpose, we can treat rGPR as if it were GPR.
  97   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  98
  99   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
 100   unsigned RegNum =
 101     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
 102
 103   switch (RegNum) {
 104   default:
 105     break;
 106   case 0:
 107     switch (RegClassID) {
 108     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 109     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 110     case ARM::DPR_VFP2RegClassID:
 111       return ARM::D0;
 112     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 113     case ARM::QPR_VFP2RegClassID:
 114       return ARM::Q0;
 115     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 116     }
 117     break;
 118   case 1:
 119     switch (RegClassID) {
 120     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 121     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 122     case ARM::DPR_VFP2RegClassID:
 123       return ARM::D1;
 124     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 125     case ARM::QPR_VFP2RegClassID:
 126       return ARM::Q1;
 127     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 128     }
 129     break;
 130   case 2:
 131     switch (RegClassID) {
 132     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 133     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 134     case ARM::DPR_VFP2RegClassID:
 135       return ARM::D2;
 136     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 137     case ARM::QPR_VFP2RegClassID:
 138       return ARM::Q2;
 139     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 140     }
 141     break;
 142   case 3:
 143     switch (RegClassID) {
 144     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 145     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 146     case ARM::DPR_VFP2RegClassID:
 147       return ARM::D3;
 148     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 149     case ARM::QPR_VFP2RegClassID:
 150       return ARM::Q3;
 151     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 152     }
 153     break;
 154   case 4:
 155     switch (RegClassID) {
 156     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 157     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 158     case ARM::DPR_VFP2RegClassID:
 159       return ARM::D4;
 160     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 161     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 162     }
 163     break;
 164   case 5:
 165     switch (RegClassID) {
 166     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 167     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 168     case ARM::DPR_VFP2RegClassID:
 169       return ARM::D5;
 170     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 171     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 172     }
 173     break;
 174   case 6:
 175     switch (RegClassID) {
 176     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 177     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 178     case ARM::DPR_VFP2RegClassID:
 179       return ARM::D6;
 180     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 181     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 182     }
 183     break;
 184   case 7:
 185     switch (RegClassID) {
 186     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 187     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 188     case ARM::DPR_VFP2RegClassID:
 189       return ARM::D7;
 190     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 191     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 192     }
 193     break;
 194   case 8:
 195     switch (RegClassID) {
 196     case ARM::GPRRegClassID: return ARM::R8;
 197     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 198     case ARM::QPRRegClassID: return ARM::Q8;
 199     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 200     }
 201     break;
 202   case 9:
 203     switch (RegClassID) {
 204     case ARM::GPRRegClassID: return ARM::R9;
 205     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 206     case ARM::QPRRegClassID: return ARM::Q9;
 207     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 208     }
 209     break;
 210   case 10:
 211     switch (RegClassID) {
 212     case ARM::GPRRegClassID: return ARM::R10;
 213     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 214     case ARM::QPRRegClassID: return ARM::Q10;
 215     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 216     }
 217     break;
 218   case 11:
 219     switch (RegClassID) {
 220     case ARM::GPRRegClassID: return ARM::R11;
 221     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 222     case ARM::QPRRegClassID: return ARM::Q11;
 223     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 224     }
 225     break;
 226   case 12:
 227     switch (RegClassID) {
 228     case ARM::GPRRegClassID: return ARM::R12;
 229     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 230     case ARM::QPRRegClassID: return ARM::Q12;
 231     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 232     }
 233     break;
 234   case 13:
 235     switch (RegClassID) {
 236     case ARM::GPRRegClassID: return ARM::SP;
 237     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 238     case ARM::QPRRegClassID: return ARM::Q13;
 239     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 240     }
 241     break;
 242   case 14:
 243     switch (RegClassID) {
 244     case ARM::GPRRegClassID: return ARM::LR;
 245     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 246     case ARM::QPRRegClassID: return ARM::Q14;
 247     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 248     }
 249     break;
 250   case 15:
 251     switch (RegClassID) {
 252     case ARM::GPRRegClassID: return ARM::PC;
 253     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 254     case ARM::QPRRegClassID: return ARM::Q15;
 255     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 256     }
 257     break;
 258   case 16:
 259     switch (RegClassID) {
 260     case ARM::DPRRegClassID: return ARM::D16;
 261     case ARM::SPRRegClassID: return ARM::S16;
 262     }
 263     break;
 264   case 17:
 265     switch (RegClassID) {
 266     case ARM::DPRRegClassID: return ARM::D17;
 267     case ARM::SPRRegClassID: return ARM::S17;
 268     }
 269     break;
 270   case 18:
 271     switch (RegClassID) {
 272     case ARM::DPRRegClassID: return ARM::D18;
 273     case ARM::SPRRegClassID: return ARM::S18;
 274     }
 275     break;
 276   case 19:
 277     switch (RegClassID) {
 278     case ARM::DPRRegClassID: return ARM::D19;
 279     case ARM::SPRRegClassID: return ARM::S19;
 280     }
 281     break;
 282   case 20:
 283     switch (RegClassID) {
 284     case ARM::DPRRegClassID: return ARM::D20;
 285     case ARM::SPRRegClassID: return ARM::S20;
 286     }
 287     break;
 288   case 21:
 289     switch (RegClassID) {
 290     case ARM::DPRRegClassID: return ARM::D21;
 291     case ARM::SPRRegClassID: return ARM::S21;
 292     }
 293     break;
 294   case 22:
 295     switch (RegClassID) {
 296     case ARM::DPRRegClassID: return ARM::D22;
 297     case ARM::SPRRegClassID: return ARM::S22;
 298     }
 299     break;
 300   case 23:
 301     switch (RegClassID) {
 302     case ARM::DPRRegClassID: return ARM::D23;
 303     case ARM::SPRRegClassID: return ARM::S23;
 304     }
 305     break;
 306   case 24:
 307     switch (RegClassID) {
 308     case ARM::DPRRegClassID: return ARM::D24;
 309     case ARM::SPRRegClassID: return ARM::S24;
 310     }
 311     break;
 312   case 25:
 313     switch (RegClassID) {
 314     case ARM::DPRRegClassID: return ARM::D25;
 315     case ARM::SPRRegClassID: return ARM::S25;
 316     }
 317     break;
 318   case 26:
 319     switch (RegClassID) {
 320     case ARM::DPRRegClassID: return ARM::D26;
 321     case ARM::SPRRegClassID: return ARM::S26;
 322     }
 323     break;
 324   case 27:
 325     switch (RegClassID) {
 326     case ARM::DPRRegClassID: return ARM::D27;
 327     case ARM::SPRRegClassID: return ARM::S27;
 328     }
 329     break;
 330   case 28:
 331     switch (RegClassID) {
 332     case ARM::DPRRegClassID: return ARM::D28;
 333     case ARM::SPRRegClassID: return ARM::S28;
 334     }
 335     break;
 336   case 29:
 337     switch (RegClassID) {
 338     case ARM::DPRRegClassID: return ARM::D29;
 339     case ARM::SPRRegClassID: return ARM::S29;
 340     }
 341     break;
 342   case 30:
 343     switch (RegClassID) {
 344     case ARM::DPRRegClassID: return ARM::D30;
 345     case ARM::SPRRegClassID: return ARM::S30;
 346     }
 347     break;
 348   case 31:
 349     switch (RegClassID) {
 350     case ARM::DPRRegClassID: return ARM::D31;
 351     case ARM::SPRRegClassID: return ARM::S31;
 352     }
 353     break;
 354   }
 355   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 356   // Encoding error.  Mark the builder with error code != 0.
 357   B->SetErr(-1);
 358   return 0;
 359 }
 360
 361 ///////////////////////////////
 362 //                           //
 363 //     Utility Functions     //
 364 //                           //
 365 ///////////////////////////////
 366
 367 // Extract/Decode Rd: Inst{15-12}.
 368 static inline unsigned decodeRd(uint32_t insn) {
 369   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 370 }
 371
 372 // Extract/Decode Rn: Inst{19-16}.
 373 static inline unsigned decodeRn(uint32_t insn) {
 374   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 375 }
 376
 377 // Extract/Decode Rm: Inst{3-0}.
 378 static inline unsigned decodeRm(uint32_t insn) {
 379   return (insn & ARMII::GPRRegMask);
 380 }
 381
 382 // Extract/Decode Rs: Inst{11-8}.
 383 static inline unsigned decodeRs(uint32_t insn) {
 384   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 385 }
 386
 387 static inline unsigned getCondField(uint32_t insn) {
 388   return (insn >> ARMII::CondShift);
 389 }
 390
 391 static inline unsigned getIBit(uint32_t insn) {
 392   return (insn >> ARMII::I_BitShift) & 1;
 393 }
 394
 395 static inline unsigned getAM3IBit(uint32_t insn) {
 396   return (insn >> ARMII::AM3_I_BitShift) & 1;
 397 }
 398
 399 static inline unsigned getPBit(uint32_t insn) {
 400   return (insn >> ARMII::P_BitShift) & 1;
 401 }
 402
 403 static inline unsigned getUBit(uint32_t insn) {
 404   return (insn >> ARMII::U_BitShift) & 1;
 405 }
 406
 407 static inline unsigned getPUBits(uint32_t insn) {
 408   return (insn >> ARMII::U_BitShift) & 3;
 409 }
 410
 411 static inline unsigned getSBit(uint32_t insn) {
 412   return (insn >> ARMII::S_BitShift) & 1;
 413 }
 414
 415 static inline unsigned getWBit(uint32_t insn) {
 416   return (insn >> ARMII::W_BitShift) & 1;
 417 }
 418
 419 static inline unsigned getDBit(uint32_t insn) {
 420   return (insn >> ARMII::D_BitShift) & 1;
 421 }
 422
 423 static inline unsigned getNBit(uint32_t insn) {
 424   return (insn >> ARMII::N_BitShift) & 1;
 425 }
 426
 427 static inline unsigned getMBit(uint32_t insn) {
 428   return (insn >> ARMII::M_BitShift) & 1;
 429 }
 430
 431 // See A8.4 Shifts applied to a register.
 432 //     A8.4.2 Register controlled shifts.
 433 //
 434 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 435 // into llvm enums for shift opcode.  The API clients should pass in the value
 436 // encoded with two bits, so the assert stays to signal a wrong API usage.
 437 //
 438 // A8-12: DecodeRegShift()
 439 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 440   switch (bits) {
 441   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 442   case 0:  return ARM_AM::lsl;
 443   case 1:  return ARM_AM::lsr;
 444   case 2:  return ARM_AM::asr;
 445   case 3:  return ARM_AM::ror;
 446   }
 447 }
 448
 449 // See A8.4 Shifts applied to a register.
 450 //     A8.4.1 Constant shifts.
 451 //
 452 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 453 // encodings into the intended ShiftOpc and shift amount.
 454 //
 455 // A8-11: DecodeImmShift()
 456 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 457   // If type == 0b11 and imm5 == 0, we have an rrx, instead.
 458   if (ShOp == ARM_AM::ror && ShImm == 0)
 459     ShOp = ARM_AM::rrx;
 460   // If (lsr or asr) and imm5 == 0, shift amount is 32.
 461   if ((ShOp == ARM_AM::lsr || ShOp == ARM_AM::asr) && ShImm == 0)
 462     ShImm = 32;
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BLr9: SignExtend(Imm24:'00', 32)
 683 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: addrmode4:$addr mode_imm
 695 // RFEW/RFE: addrmode4:$addr Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR and MSRsys take one GPR reg Rm, followed by the mask.
 724   if (Opcode == ARM::MSR || Opcode == ARM::MSRsys) {
 725     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 726            "Reg operand expected");
 727     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 728                                                        decodeRm(insn))));
 729     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 730     NumOpsAdded = 2;
 731     return true;
 732   }
 733   // MSRi and MSRsysi take one so_imm operand, followed by the mask.
 734   if (Opcode == ARM::MSRi || Opcode == ARM::MSRsysi) {
 735     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 736     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 737     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 738     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 739     unsigned Imm = insn & 0xFF;
 740     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 741     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 742     NumOpsAdded = 2;
 743     return true;
 744   }
 745   // SRSW and SRS requires addrmode4:$addr for ${addr:submode}, followed by the
 746   // mode immediate (Inst{4-0}).
 747   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 748       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 749     // ARMInstPrinter::printAddrMode4Operand() prints special mode string
 750     // if the base register is SP; so don't set ARM::SP.
 751     MI.addOperand(MCOperand::CreateReg(0));
 752     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 753     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 754
 755     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 756       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 757     else
 758       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 759                                                          decodeRn(insn))));
 760     NumOpsAdded = 3;
 761     return true;
 762   }
 763
 764   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 765           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 766          "Unexpected Opcode");
 767
 768   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 769
 770   int Imm32 = 0;
 771   if (Opcode == ARM::SMC) {
 772     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 773     Imm32 = slice(insn, 3, 0);
 774   } else if (Opcode == ARM::SVC) {
 775     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 776     Imm32 = slice(insn, 23, 0);
 777   } else {
 778     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 779     unsigned Imm26 = slice(insn, 23, 0) << 2;
 780     //Imm32 = signextend<signed int, 26>(Imm26);
 781     Imm32 = SignExtend32<26>(Imm26);
 782
 783     // When executing an ARM instruction, PC reads as the address of the current
 784     // instruction plus 8.  The assembler subtracts 8 from the difference
 785     // between the branch instruction and the target address, disassembler has
 786     // to add 8 to compensate.
 787     Imm32 += 8;
 788   }
 789
 790   MI.addOperand(MCOperand::CreateImm(Imm32));
 791   NumOpsAdded = 1;
 792
 793   return true;
 794 }
 795
 796 // Misc. Branch Instructions.
 797 // BR_JTadd, BR_JTr, BR_JTm
 798 // BLXr9, BXr9
 799 // BRIND, BX_RET
 800 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 801     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 802
 803   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 804   if (!OpInfo) return false;
 805
 806   unsigned &OpIdx = NumOpsAdded;
 807
 808   OpIdx = 0;
 809
 810   // BX_RET has only two predicate operands, do an early return.
 811   if (Opcode == ARM::BX_RET)
 812     return true;
 813
 814   // BLXr9 and BRIND take one GPR reg.
 815   if (Opcode == ARM::BLXr9 || Opcode == ARM::BRIND) {
 816     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 817            "Reg operand expected");
 818     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 819                                                        decodeRm(insn))));
 820     OpIdx = 1;
 821     return true;
 822   }
 823
 824   // BR_JTadd is an ADD with Rd = PC, (Rn, Rm) as the target and index regs.
 825   if (Opcode == ARM::BR_JTadd) {
 826     // InOperandList with GPR:$target and GPR:$idx regs.
 827
 828     assert(NumOps == 4 && "Expect 4 operands");
 829     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 830                                                        decodeRn(insn))));
 831     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 832                                                        decodeRm(insn))));
 833
 834     // Fill in the two remaining imm operands to signify build completion.
 835     MI.addOperand(MCOperand::CreateImm(0));
 836     MI.addOperand(MCOperand::CreateImm(0));
 837
 838     OpIdx = 4;
 839     return true;
 840   }
 841
 842   // BR_JTr is a MOV with Rd = PC, and Rm as the source register.
 843   if (Opcode == ARM::BR_JTr) {
 844     // InOperandList with GPR::$target reg.
 845
 846     assert(NumOps == 3 && "Expect 3 operands");
 847     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 848                                                        decodeRm(insn))));
 849
 850     // Fill in the two remaining imm operands to signify build completion.
 851     MI.addOperand(MCOperand::CreateImm(0));
 852     MI.addOperand(MCOperand::CreateImm(0));
 853
 854     OpIdx = 3;
 855     return true;
 856   }
 857
 858   // BR_JTm is an LDR with Rt = PC.
 859   if (Opcode == ARM::BR_JTm) {
 860     // This is the reg/reg form, with base reg followed by +/- reg shop imm.
 861     // See also ARMAddressingModes.h (Addressing Mode #2).
 862
 863     assert(NumOps == 5 && getIBit(insn) == 1 && "Expect 5 operands && I-bit=1");
 864     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 865                                                        decodeRn(insn))));
 866
 867     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 868
 869     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
 870     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 871                                                        decodeRm(insn))));
 872     // Inst{6-5} encodes the shift opcode.
 873     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 874     // Inst{11-7} encodes the imm5 shift amount.
 875     unsigned ShImm = slice(insn, 11, 7);
 876
 877     // A8.4.1.  Possible rrx or shift amount of 32...
 878     getImmShiftSE(ShOp, ShImm);
 879     MI.addOperand(MCOperand::CreateImm(
 880                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
 881
 882     // Fill in the two remaining imm operands to signify build completion.
 883     MI.addOperand(MCOperand::CreateImm(0));
 884     MI.addOperand(MCOperand::CreateImm(0));
 885
 886     OpIdx = 5;
 887     return true;
 888   }
 889
 890   return false;
 891 }
 892
 893 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 894   uint32_t lsb = slice(insn, 11, 7);
 895   uint32_t msb = slice(insn, 20, 16);
 896   uint32_t Val = 0;
 897   if (msb < lsb) {
 898     DEBUG(errs() << "Encoding error: msb < lsb\n");
 899     return false;
 900   }
 901
 902   for (uint32_t i = lsb; i <= msb; ++i)
 903     Val |= (1 << i);
 904   mask = ~Val;
 905   return true;
 906 }
 907
 908 // A major complication is the fact that some of the saturating add/subtract
 909 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 910 // They are QADD, QDADD, QDSUB, and QSUB.
 911 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 912     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 913
 914   const TargetInstrDesc &TID = ARMInsts[Opcode];
 915   unsigned short NumDefs = TID.getNumDefs();
 916   bool isUnary = isUnaryDP(TID.TSFlags);
 917   const TargetOperandInfo *OpInfo = TID.OpInfo;
 918   unsigned &OpIdx = NumOpsAdded;
 919
 920   OpIdx = 0;
 921
 922   // Disassemble register def if there is one.
 923   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 924     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 925                                                        decodeRd(insn))));
 926     ++OpIdx;
 927   }
 928
 929   // Now disassemble the src operands.
 930   if (OpIdx >= NumOps)
 931     return false;
 932
 933   // Special-case handling of BFC/BFI/SBFX/UBFX.
 934   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 935     MI.addOperand(MCOperand::CreateReg(0));
 936     if (Opcode == ARM::BFI) {
 937       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 938                                                          decodeRm(insn))));
 939       ++OpIdx;
 940     }
 941     uint32_t mask = 0;
 942     if (!getBFCInvMask(insn, mask))
 943       return false;
 944
 945     MI.addOperand(MCOperand::CreateImm(mask));
 946     OpIdx += 2;
 947     return true;
 948   }
 949   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 950     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 951                                                        decodeRm(insn))));
 952     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 953     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 954     OpIdx += 3;
 955     return true;
 956   }
 957
 958   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 959                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 960
 961   // BinaryDP has an Rn operand.
 962   if (!isUnary) {
 963     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 964            "Reg operand expected");
 965     MI.addOperand(MCOperand::CreateReg(
 966                     getRegisterEnum(B, ARM::GPRRegClassID,
 967                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 968     ++OpIdx;
 969   }
 970
 971   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 972   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 973     MI.addOperand(MCOperand::CreateReg(0));
 974     ++OpIdx;
 975   }
 976
 977   // Now disassemble operand 2.
 978   if (OpIdx >= NumOps)
 979     return false;
 980
 981   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 982     // We have a reg/reg form.
 983     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 984     // routed here as well.
 985     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 986     MI.addOperand(MCOperand::CreateReg(
 987                     getRegisterEnum(B, ARM::GPRRegClassID,
 988                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 989     ++OpIdx;
 990   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 991     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 992     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 993     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 994     MI.addOperand(MCOperand::CreateImm(Imm16));
 995     ++OpIdx;
 996   } else {
 997     // We have a reg/imm form.
 998     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 999     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1000     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1001     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1002     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1003     unsigned Imm = insn & 0xFF;
1004     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1005     ++OpIdx;
1006   }
1007
1008   return true;
1009 }
1010
1011 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1012     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1013
1014   const TargetInstrDesc &TID = ARMInsts[Opcode];
1015   unsigned short NumDefs = TID.getNumDefs();
1016   bool isUnary = isUnaryDP(TID.TSFlags);
1017   const TargetOperandInfo *OpInfo = TID.OpInfo;
1018   unsigned &OpIdx = NumOpsAdded;
1019
1020   OpIdx = 0;
1021
1022   // Disassemble register def if there is one.
1023   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1024     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1025                                                        decodeRd(insn))));
1026     ++OpIdx;
1027   }
1028
1029   // Disassemble the src operands.
1030   if (OpIdx >= NumOps)
1031     return false;
1032
1033   // BinaryDP has an Rn operand.
1034   if (!isUnary) {
1035     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1036            "Reg operand expected");
1037     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1038                                                        decodeRn(insn))));
1039     ++OpIdx;
1040   }
1041
1042   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1043   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1044     MI.addOperand(MCOperand::CreateReg(0));
1045     ++OpIdx;
1046   }
1047
1048   // Disassemble operand 2, which consists of three components.
1049   if (OpIdx + 2 >= NumOps)
1050     return false;
1051
1052   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1053          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1054          (OpInfo[OpIdx+2].RegClass < 0) &&
1055          "Expect 3 reg operands");
1056
1057   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1058   unsigned Rs = slice(insn, 4, 4);
1059
1060   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1061                                                      decodeRm(insn))));
1062   if (Rs) {
1063     // Register-controlled shifts: [Rm, Rs, shift].
1064     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1065                                                        decodeRs(insn))));
1066     // Inst{6-5} encodes the shift opcode.
1067     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1068     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1069   } else {
1070     // Constant shifts: [Rm, reg0, shift_imm].
1071     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1072     // Inst{6-5} encodes the shift opcode.
1073     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1074     // Inst{11-7} encodes the imm5 shift amount.
1075     unsigned ShImm = slice(insn, 11, 7);
1076
1077     // A8.4.1.  Possible rrx or shift amount of 32...
1078     getImmShiftSE(ShOp, ShImm);
1079     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1080   }
1081   OpIdx += 3;
1082
1083   return true;
1084 }
1085
1086 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1087     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1088
1089   const TargetInstrDesc &TID = ARMInsts[Opcode];
1090   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1091   const TargetOperandInfo *OpInfo = TID.OpInfo;
1092   if (!OpInfo) return false;
1093
1094   unsigned &OpIdx = NumOpsAdded;
1095
1096   OpIdx = 0;
1097
1098   assert(((!isStore && TID.getNumDefs() > 0) ||
1099           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1100          && "Invalid arguments");
1101
1102   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1103   if (isPrePost && isStore) {
1104     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1105            "Reg operand expected");
1106     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1107                                                        decodeRn(insn))));
1108     ++OpIdx;
1109   }
1110
1111   // Disassemble the dst/src operand.
1112   if (OpIdx >= NumOps)
1113     return false;
1114
1115   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1116          "Reg operand expected");
1117   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1118                                                      decodeRd(insn))));
1119   ++OpIdx;
1120
1121   // After dst of a pre- and post-indexed load is the address base writeback.
1122   if (isPrePost && !isStore) {
1123     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1124            "Reg operand expected");
1125     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1126                                                        decodeRn(insn))));
1127     ++OpIdx;
1128   }
1129
1130   // Disassemble the base operand.
1131   if (OpIdx >= NumOps)
1132     return false;
1133
1134   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1135          "Reg operand expected");
1136   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1137          && "Index mode or tied_to operand expected");
1138   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1139                                                      decodeRn(insn))));
1140   ++OpIdx;
1141
1142   // For reg/reg form, base reg is followed by +/- reg shop imm.
1143   // For immediate form, it is followed by +/- imm12.
1144   // See also ARMAddressingModes.h (Addressing Mode #2).
1145   if (OpIdx + 1 >= NumOps)
1146     return false;
1147
1148   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1149          (OpInfo[OpIdx+1].RegClass < 0) &&
1150          "Expect 1 reg operand followed by 1 imm operand");
1151
1152   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1153   if (getIBit(insn) == 0) {
1154     MI.addOperand(MCOperand::CreateReg(0));
1155
1156     // Disassemble the 12-bit immediate offset.
1157     unsigned Imm12 = slice(insn, 11, 0);
1158     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1159     MI.addOperand(MCOperand::CreateImm(Offset));
1160   } else {
1161     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1162     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1163                                                        decodeRm(insn))));
1164     // Inst{6-5} encodes the shift opcode.
1165     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1166     // Inst{11-7} encodes the imm5 shift amount.
1167     unsigned ShImm = slice(insn, 11, 7);
1168
1169     // A8.4.1.  Possible rrx or shift amount of 32...
1170     getImmShiftSE(ShOp, ShImm);
1171     MI.addOperand(MCOperand::CreateImm(
1172                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1173   }
1174   OpIdx += 2;
1175
1176   return true;
1177 }
1178
1179 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1180     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1181   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1182 }
1183
1184 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1185     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1186   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1187 }
1188
1189 static bool HasDualReg(unsigned Opcode) {
1190   switch (Opcode) {
1191   default:
1192     return false;
1193   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1194   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1195     return true;
1196   }
1197 }
1198
1199 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1200     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1201
1202   const TargetInstrDesc &TID = ARMInsts[Opcode];
1203   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1204   const TargetOperandInfo *OpInfo = TID.OpInfo;
1205   if (!OpInfo) return false;
1206
1207   unsigned &OpIdx = NumOpsAdded;
1208
1209   OpIdx = 0;
1210
1211   assert(((!isStore && TID.getNumDefs() > 0) ||
1212           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1213          && "Invalid arguments");
1214
1215   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1216   if (isPrePost && isStore) {
1217     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1218            "Reg operand expected");
1219     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1220                                                        decodeRn(insn))));
1221     ++OpIdx;
1222   }
1223
1224   bool DualReg = HasDualReg(Opcode);
1225
1226   // Disassemble the dst/src operand.
1227   if (OpIdx >= NumOps)
1228     return false;
1229
1230   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1231          "Reg operand expected");
1232   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1233                                                      decodeRd(insn))));
1234   ++OpIdx;
1235
1236   // Fill in LDRD and STRD's second operand.
1237   if (DualReg) {
1238     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1239                                                        decodeRd(insn) + 1)));
1240     ++OpIdx;
1241   }
1242
1243   // After dst of a pre- and post-indexed load is the address base writeback.
1244   if (isPrePost && !isStore) {
1245     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1246            "Reg operand expected");
1247     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1248                                                        decodeRn(insn))));
1249     ++OpIdx;
1250   }
1251
1252   // Disassemble the base operand.
1253   if (OpIdx >= NumOps)
1254     return false;
1255
1256   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1257          "Reg operand expected");
1258   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1259          && "Index mode or tied_to operand expected");
1260   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1261                                                      decodeRn(insn))));
1262   ++OpIdx;
1263
1264   // For reg/reg form, base reg is followed by +/- reg.
1265   // For immediate form, it is followed by +/- imm8.
1266   // See also ARMAddressingModes.h (Addressing Mode #3).
1267   if (OpIdx + 1 >= NumOps)
1268     return false;
1269
1270   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1271          (OpInfo[OpIdx+1].RegClass < 0) &&
1272          "Expect 1 reg operand followed by 1 imm operand");
1273
1274   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1275   if (getAM3IBit(insn) == 1) {
1276     MI.addOperand(MCOperand::CreateReg(0));
1277
1278     // Disassemble the 8-bit immediate offset.
1279     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1280     unsigned Imm4L = insn & 0xF;
1281     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1282     MI.addOperand(MCOperand::CreateImm(Offset));
1283   } else {
1284     // Disassemble the offset reg (Rm).
1285     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1286                                                        decodeRm(insn))));
1287     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1288     MI.addOperand(MCOperand::CreateImm(Offset));
1289   }
1290   OpIdx += 2;
1291
1292   return true;
1293 }
1294
1295 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1296     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1297   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1298                                 B);
1299 }
1300
1301 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1302     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1303   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1304 }
1305
1306 // The algorithm for disassembly of LdStMulFrm is different from others because
1307 // it explicitly populates the two predicate operands after operand 0 (the base)
1308 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1309 // reglist with each affected register encoded as an MCOperand.
1310 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1311     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1312
1313   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1314
1315   unsigned &OpIdx = NumOpsAdded;
1316
1317   OpIdx = 0;
1318
1319   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1320
1321   // Writeback to base, if necessary.
1322   if (Opcode == ARM::LDM_UPD || Opcode == ARM::STM_UPD) {
1323     MI.addOperand(MCOperand::CreateReg(Base));
1324     ++OpIdx;
1325   }
1326
1327   MI.addOperand(MCOperand::CreateReg(Base));
1328
1329   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1330   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1331
1332   // Handling the two predicate operands before the reglist.
1333   int64_t CondVal = insn >> ARMII::CondShift;
1334   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1335   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1336
1337   OpIdx += 4;
1338
1339   // Fill the variadic part of reglist.
1340   unsigned RegListBits = insn & ((1 << 16) - 1);
1341   for (unsigned i = 0; i < 16; ++i) {
1342     if ((RegListBits >> i) & 1) {
1343       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1344                                                          i)));
1345       ++OpIdx;
1346     }
1347   }
1348
1349   return true;
1350 }
1351
1352 // LDREX, LDREXB, LDREXH: Rd Rn
1353 // LDREXD:                Rd Rd+1 Rn
1354 // STREX, STREXB, STREXH: Rd Rm Rn
1355 // STREXD:                Rd Rm Rm+1 Rn
1356 //
1357 // SWP, SWPB:             Rd Rm Rn
1358 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1359     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1360
1361   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1362   if (!OpInfo) return false;
1363
1364   unsigned &OpIdx = NumOpsAdded;
1365
1366   OpIdx = 0;
1367
1368   assert(NumOps >= 2
1369          && OpInfo[0].RegClass == ARM::GPRRegClassID
1370          && OpInfo[1].RegClass == ARM::GPRRegClassID
1371          && "Expect 2 reg operands");
1372
1373   bool isStore = slice(insn, 20, 20) == 0;
1374   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1375
1376   // Add the destination operand.
1377   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1378                                                      decodeRd(insn))));
1379   ++OpIdx;
1380
1381   // Store register Exclusive needs a source operand.
1382   if (isStore) {
1383     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1384                                                        decodeRm(insn))));
1385     ++OpIdx;
1386
1387     if (isDW) {
1388       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1389                                                          decodeRm(insn)+1)));
1390       ++OpIdx;
1391     }
1392   } else if (isDW) {
1393     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1394                                                        decodeRd(insn)+1)));
1395     ++OpIdx;
1396   }
1397
1398   // Finally add the pointer operand.
1399   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1400                                                      decodeRn(insn))));
1401   ++OpIdx;
1402
1403   return true;
1404 }
1405
1406 // Misc. Arithmetic Instructions.
1407 // CLZ: Rd Rm
1408 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1409 // RBIT, REV, REV16, REVSH: Rd Rm
1410 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1411     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1412
1413   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1414   unsigned &OpIdx = NumOpsAdded;
1415
1416   OpIdx = 0;
1417
1418   assert(NumOps >= 2
1419          && OpInfo[0].RegClass == ARM::GPRRegClassID
1420          && OpInfo[1].RegClass == ARM::GPRRegClassID
1421          && "Expect 2 reg operands");
1422
1423   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1424
1425   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1426                                                      decodeRd(insn))));
1427   ++OpIdx;
1428
1429   if (ThreeReg) {
1430     assert(NumOps >= 4 && "Expect >= 4 operands");
1431     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1432                                                        decodeRn(insn))));
1433     ++OpIdx;
1434   }
1435
1436   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1437                                                      decodeRm(insn))));
1438   ++OpIdx;
1439
1440   // If there is still an operand info left which is an immediate operand, add
1441   // an additional imm5 LSL/ASR operand.
1442   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1443       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1444     // Extract the 5-bit immediate field Inst{11-7}.
1445     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1446     MI.addOperand(MCOperand::CreateImm(ShiftAmt));
1447     ++OpIdx;
1448   }
1449
1450   return true;
1451 }
1452
1453 /// DisassembleSatFrm - Disassemble saturate instructions:
1454 /// SSAT, SSAT16, USAT, and USAT16.
1455 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1456     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1457
1458   const TargetInstrDesc &TID = ARMInsts[Opcode];
1459   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1460
1461   // Disassemble register def.
1462   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1463                                                      decodeRd(insn))));
1464
1465   unsigned Pos = slice(insn, 20, 16);
1466   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1467     Pos += 1;
1468   MI.addOperand(MCOperand::CreateImm(Pos));
1469
1470   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1471                                                      decodeRm(insn))));
1472
1473   if (NumOpsAdded == 4) {
1474     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1475     // Inst{11-7} encodes the imm5 shift amount.
1476     unsigned ShAmt = slice(insn, 11, 7);
1477     if (ShAmt == 0) {
1478       // A8.6.183.  Possible ASR shift amount of 32...
1479       if (Opc == ARM_AM::asr)
1480         ShAmt = 32;
1481       else
1482         Opc = ARM_AM::no_shift;
1483     }
1484     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1485   }
1486   return true;
1487 }
1488
1489 // Extend instructions.
1490 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1491 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1492 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1493 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1494     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1495
1496   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1497   unsigned &OpIdx = NumOpsAdded;
1498
1499   OpIdx = 0;
1500
1501   assert(NumOps >= 2
1502          && OpInfo[0].RegClass == ARM::GPRRegClassID
1503          && OpInfo[1].RegClass == ARM::GPRRegClassID
1504          && "Expect 2 reg operands");
1505
1506   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1507
1508   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1509                                                      decodeRd(insn))));
1510   ++OpIdx;
1511
1512   if (ThreeReg) {
1513     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1514                                                        decodeRn(insn))));
1515     ++OpIdx;
1516   }
1517
1518   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1519                                                      decodeRm(insn))));
1520   ++OpIdx;
1521
1522   // If there is still an operand info left which is an immediate operand, add
1523   // an additional rotate immediate operand.
1524   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1525       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1526     // Extract the 2-bit rotate field Inst{11-10}.
1527     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1528     // Rotation by 8, 16, or 24 bits.
1529     MI.addOperand(MCOperand::CreateImm(rot << 3));
1530     ++OpIdx;
1531   }
1532
1533   return true;
1534 }
1535
1536 /////////////////////////////////////
1537 //                                 //
1538 //    Utility Functions For VFP    //
1539 //                                 //
1540 /////////////////////////////////////
1541
1542 // Extract/Decode Dd/Sd:
1543 //
1544 // SP => d = UInt(Vd:D)
1545 // DP => d = UInt(D:Vd)
1546 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1547   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1548                  : (decodeRd(insn) | getDBit(insn) << 4);
1549 }
1550
1551 // Extract/Decode Dn/Sn:
1552 //
1553 // SP => n = UInt(Vn:N)
1554 // DP => n = UInt(N:Vn)
1555 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1556   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1557                  : (decodeRn(insn) | getNBit(insn) << 4);
1558 }
1559
1560 // Extract/Decode Dm/Sm:
1561 //
1562 // SP => m = UInt(Vm:M)
1563 // DP => m = UInt(M:Vm)
1564 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1565   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1566                  : (decodeRm(insn) | getMBit(insn) << 4);
1567 }
1568
1569 // A7.5.1
1570 #if 0
1571 static uint64_t VFPExpandImm(unsigned char byte, unsigned N) {
1572   assert(N == 32 || N == 64);
1573
1574   uint64_t Result;
1575   unsigned bit6 = slice(byte, 6, 6);
1576   if (N == 32) {
1577     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1578     if (bit6)
1579       Result |= 0x1f << 25;
1580     else
1581       Result |= 0x1 << 30;
1582   } else {
1583     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1584              (uint64_t)slice(byte, 5, 0) << 48;
1585     if (bit6)
1586       Result |= 0xffL << 54;
1587     else
1588       Result |= 0x1L << 62;
1589   }
1590   return Result;
1591 }
1592 #endif
1593
1594 // VFP Unary Format Instructions:
1595 //
1596 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1597 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1598 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1599 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1600     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1601
1602   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1603
1604   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1605   unsigned &OpIdx = NumOpsAdded;
1606
1607   OpIdx = 0;
1608
1609   unsigned RegClass = OpInfo[OpIdx].RegClass;
1610   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1611          "Reg operand expected");
1612   bool isSP = (RegClass == ARM::SPRRegClassID);
1613
1614   MI.addOperand(MCOperand::CreateReg(
1615                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1616   ++OpIdx;
1617
1618   // Early return for compare with zero instructions.
1619   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1620       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1621     return true;
1622
1623   RegClass = OpInfo[OpIdx].RegClass;
1624   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1625          "Reg operand expected");
1626   isSP = (RegClass == ARM::SPRRegClassID);
1627
1628   MI.addOperand(MCOperand::CreateReg(
1629                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1630   ++OpIdx;
1631
1632   return true;
1633 }
1634
1635 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1636 // Some of them have operand constraints which tie the first operand in the
1637 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1638 // tied_to operand is simply skipped.
1639 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1640     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1641
1642   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1643
1644   const TargetInstrDesc &TID = ARMInsts[Opcode];
1645   const TargetOperandInfo *OpInfo = TID.OpInfo;
1646   unsigned &OpIdx = NumOpsAdded;
1647
1648   OpIdx = 0;
1649
1650   unsigned RegClass = OpInfo[OpIdx].RegClass;
1651   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1652          "Reg operand expected");
1653   bool isSP = (RegClass == ARM::SPRRegClassID);
1654
1655   MI.addOperand(MCOperand::CreateReg(
1656                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1657   ++OpIdx;
1658
1659   // Skip tied_to operand constraint.
1660   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1661     assert(NumOps >= 4 && "Expect >=4 operands");
1662     MI.addOperand(MCOperand::CreateReg(0));
1663     ++OpIdx;
1664   }
1665
1666   MI.addOperand(MCOperand::CreateReg(
1667                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1668   ++OpIdx;
1669
1670   MI.addOperand(MCOperand::CreateReg(
1671                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1672   ++OpIdx;
1673
1674   return true;
1675 }
1676
1677 // A8.6.295 vcvt (floating-point <-> integer)
1678 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1679 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1680 //
1681 // A8.6.297 vcvt (floating-point and fixed-point)
1682 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1683 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1684     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1685
1686   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1687
1688   const TargetInstrDesc &TID = ARMInsts[Opcode];
1689   const TargetOperandInfo *OpInfo = TID.OpInfo;
1690   if (!OpInfo) return false;
1691
1692   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1693   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1694   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1695
1696   if (fixed_point) {
1697     // A8.6.297
1698     assert(NumOps >= 3 && "Expect >= 3 operands");
1699     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1700     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1701     MI.addOperand(MCOperand::CreateReg(
1702                     getRegisterEnum(B, RegClassID,
1703                                     decodeVFPRd(insn, SP))));
1704
1705     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1706            "Tied to operand expected");
1707     MI.addOperand(MI.getOperand(0));
1708
1709     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1710            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1711     MI.addOperand(MCOperand::CreateImm(fbits));
1712
1713     NumOpsAdded = 3;
1714   } else {
1715     // A8.6.295
1716     // The Rd (destination) and Rm (source) bits have different interpretations
1717     // depending on their single-precisonness.
1718     unsigned d, m;
1719     if (slice(insn, 18, 18) == 1) { // to_integer operation
1720       d = decodeVFPRd(insn, true /* Is Single Precision */);
1721       MI.addOperand(MCOperand::CreateReg(
1722                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1723       m = decodeVFPRm(insn, SP);
1724       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1725     } else {
1726       d = decodeVFPRd(insn, SP);
1727       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1728       m = decodeVFPRm(insn, true /* Is Single Precision */);
1729       MI.addOperand(MCOperand::CreateReg(
1730                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1731     }
1732     NumOpsAdded = 2;
1733   }
1734
1735   return true;
1736 }
1737
1738 // VMOVRS - A8.6.330
1739 // Rt => Rd; Sn => UInt(Vn:N)
1740 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1741     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1742
1743   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1744
1745   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1746                                                      decodeRd(insn))));
1747   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1748                                                      decodeVFPRn(insn, true))));
1749   NumOpsAdded = 2;
1750   return true;
1751 }
1752
1753 // VMOVRRD - A8.6.332
1754 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1755 //
1756 // VMOVRRS - A8.6.331
1757 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1758 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1759     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1760
1761   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1762
1763   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1764   unsigned &OpIdx = NumOpsAdded;
1765
1766   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1767                                                      decodeRd(insn))));
1768   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1769                                                      decodeRn(insn))));
1770   OpIdx = 2;
1771
1772   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1773     unsigned Sm = decodeVFPRm(insn, true);
1774     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1775                                                        Sm)));
1776     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1777                                                        Sm+1)));
1778     OpIdx += 2;
1779   } else {
1780     MI.addOperand(MCOperand::CreateReg(
1781                     getRegisterEnum(B, ARM::DPRRegClassID,
1782                                     decodeVFPRm(insn, false))));
1783     ++OpIdx;
1784   }
1785   return true;
1786 }
1787
1788 // VMOVSR - A8.6.330
1789 // Rt => Rd; Sn => UInt(Vn:N)
1790 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1791     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1792
1793   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1794
1795   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1796                                                      decodeVFPRn(insn, true))));
1797   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1798                                                      decodeRd(insn))));
1799   NumOpsAdded = 2;
1800   return true;
1801 }
1802
1803 // VMOVDRR - A8.6.332
1804 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1805 //
1806 // VMOVRRS - A8.6.331
1807 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1808 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1809     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1810
1811   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1812
1813   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1814   unsigned &OpIdx = NumOpsAdded;
1815
1816   OpIdx = 0;
1817
1818   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1819     unsigned Sm = decodeVFPRm(insn, true);
1820     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1821                                                        Sm)));
1822     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1823                                                        Sm+1)));
1824     OpIdx += 2;
1825   } else {
1826     MI.addOperand(MCOperand::CreateReg(
1827                     getRegisterEnum(B, ARM::DPRRegClassID,
1828                                     decodeVFPRm(insn, false))));
1829     ++OpIdx;
1830   }
1831
1832   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1833                                                      decodeRd(insn))));
1834   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1835                                                      decodeRn(insn))));
1836   OpIdx += 2;
1837   return true;
1838 }
1839
1840 // VFP Load/Store Instructions.
1841 // VLDRD, VLDRS, VSTRD, VSTRS
1842 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1843     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1844
1845   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1846
1847   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS) ? true : false;
1848   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1849
1850   // Extract Dd/Sd for operand 0.
1851   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1852
1853   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1854
1855   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1856   MI.addOperand(MCOperand::CreateReg(Base));
1857
1858   // Next comes the AM5 Opcode.
1859   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1860   unsigned char Imm8 = insn & 0xFF;
1861   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1862
1863   NumOpsAdded = 3;
1864
1865   return true;
1866 }
1867
1868 // VFP Load/Store Multiple Instructions.
1869 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1870 // operand 1 (the AM5 mode imm) is followed by two predicate operands.  It is
1871 // followed by a reglist of either DPR(s) or SPR(s).
1872 //
1873 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1874 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1875     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1876
1877   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1878
1879   unsigned &OpIdx = NumOpsAdded;
1880
1881   OpIdx = 0;
1882
1883   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1884
1885   // Writeback to base, if necessary.
1886   if (Opcode == ARM::VLDMD_UPD || Opcode == ARM::VLDMS_UPD ||
1887       Opcode == ARM::VSTMD_UPD || Opcode == ARM::VSTMS_UPD) {
1888     MI.addOperand(MCOperand::CreateReg(Base));
1889     ++OpIdx;
1890   }
1891
1892   MI.addOperand(MCOperand::CreateReg(Base));
1893
1894   // Next comes the AM5 Opcode.
1895   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1896   // Must be either "ia" or "db" submode.
1897   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1898     DEBUG(errs() << "Illegal addressing mode 5 sub-mode!\n");
1899     return false;
1900   }
1901
1902   unsigned char Imm8 = insn & 0xFF;
1903   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(SubMode, Imm8)));
1904
1905   // Handling the two predicate operands before the reglist.
1906   int64_t CondVal = insn >> ARMII::CondShift;
1907   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1908   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1909
1910   OpIdx += 4;
1911
1912   bool isSPVFP = (Opcode == ARM::VLDMS || Opcode == ARM::VLDMS_UPD ||
1913      Opcode == ARM::VSTMS || Opcode == ARM::VSTMS_UPD) ? true : false;
1914   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1915
1916   // Extract Dd/Sd.
1917   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1918
1919   // Fill the variadic part of reglist.
1920   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1921   for (unsigned i = 0; i < Regs; ++i) {
1922     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1923                                                        RegD + i)));
1924     ++OpIdx;
1925   }
1926
1927   return true;
1928 }
1929
1930 // Misc. VFP Instructions.
1931 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1932 // FCONSTD (DPR and a VFPf64Imm operand)
1933 // FCONSTS (SPR and a VFPf32Imm operand)
1934 // VMRS/VMSR (GPR operand)
1935 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1936     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1937
1938   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1939   unsigned &OpIdx = NumOpsAdded;
1940
1941   OpIdx = 0;
1942
1943   if (Opcode == ARM::FMSTAT)
1944     return true;
1945
1946   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1947
1948   unsigned RegEnum = 0;
1949   switch (OpInfo[0].RegClass) {
1950   case ARM::DPRRegClassID:
1951     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1952     break;
1953   case ARM::SPRRegClassID:
1954     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1955     break;
1956   case ARM::GPRRegClassID:
1957     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1958     break;
1959   default:
1960     assert(0 && "Invalid reg class id");
1961     return false;
1962   }
1963
1964   MI.addOperand(MCOperand::CreateReg(RegEnum));
1965   ++OpIdx;
1966
1967   // Extract/decode the f64/f32 immediate.
1968   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1969         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1970     // The asm syntax specifies the before-expanded <imm>.
1971     // Not VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1972     //                  Opcode == ARM::FCONSTD ? 64 : 32)
1973     MI.addOperand(MCOperand::CreateImm(slice(insn,19,16)<<4 | slice(insn,3,0)));
1974     ++OpIdx;
1975   }
1976
1977   return true;
1978 }
1979
1980 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1981 #include "ThumbDisassemblerCore.h"
1982
1983 /////////////////////////////////////////////////////
1984 //                                                 //
1985 //     Utility Functions For ARM Advanced SIMD     //
1986 //                                                 //
1987 /////////////////////////////////////////////////////
1988
1989 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1990 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1991
1992 // A7.3 Register encoding
1993
1994 // Extract/Decode NEON D/Vd:
1995 //
1996 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
1997 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
1998 // handling it in the getRegisterEnum() utility function.
1999 // D = Inst{22}, Vd = Inst{15-12}
2000 static unsigned decodeNEONRd(uint32_t insn) {
2001   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2002     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2003 }
2004
2005 // Extract/Decode NEON N/Vn:
2006 //
2007 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2008 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2009 // handling it in the getRegisterEnum() utility function.
2010 // N = Inst{7}, Vn = Inst{19-16}
2011 static unsigned decodeNEONRn(uint32_t insn) {
2012   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2013     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2014 }
2015
2016 // Extract/Decode NEON M/Vm:
2017 //
2018 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2019 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2020 // handling it in the getRegisterEnum() utility function.
2021 // M = Inst{5}, Vm = Inst{3-0}
2022 static unsigned decodeNEONRm(uint32_t insn) {
2023   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2024     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2025 }
2026
2027 namespace {
2028 enum ElemSize {
2029   ESizeNA = 0,
2030   ESize8 = 8,
2031   ESize16 = 16,
2032   ESize32 = 32,
2033   ESize64 = 64
2034 };
2035 } // End of unnamed namespace
2036
2037 // size        field -> Inst{11-10}
2038 // index_align field -> Inst{7-4}
2039 //
2040 // The Lane Index interpretation depends on the Data Size:
2041 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2042 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2043 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2044 //
2045 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2046 static unsigned decodeLaneIndex(uint32_t insn) {
2047   unsigned size = insn >> 10 & 3;
2048   assert((size == 0 || size == 1 || size == 2) &&
2049          "Encoding error: size should be either 0, 1, or 2");
2050
2051   unsigned index_align = insn >> 4 & 0xF;
2052   return (index_align >> 1) >> size;
2053 }
2054
2055 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2056 // op = Inst{5}, cmode = Inst{11-8}
2057 // i = Inst{24} (ARM architecture)
2058 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2059 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2060 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2061   unsigned char op = (insn >> 5) & 1;
2062   unsigned char cmode = (insn >> 8) & 0xF;
2063   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2064                        ((insn >> 16) & 7) << 4 |
2065                        (insn & 0xF);
2066   return (op << 12) | (cmode << 8) | Imm8;
2067 }
2068
2069 // A8.6.339 VMUL, VMULL (by scalar)
2070 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2071 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2072 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2073   switch (esize) {
2074   case ESize16:
2075     return insn & 7;
2076   case ESize32:
2077     return insn & 0xF;
2078   default:
2079     assert(0 && "Unreachable code!");
2080     return 0;
2081   }
2082 }
2083
2084 // A8.6.339 VMUL, VMULL (by scalar)
2085 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2086 // ESize32 => index = Inst{5}   (M)       D0-D15
2087 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2088   switch (esize) {
2089   case ESize16:
2090     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2091   case ESize32:
2092     return (insn >> 5) & 1;
2093   default:
2094     assert(0 && "Unreachable code!");
2095     return 0;
2096   }
2097 }
2098
2099 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2100 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2101 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2102   return 64 - ((insn >> 16) & 0x3F);
2103 }
2104
2105 // A8.6.302 VDUP (scalar)
2106 // ESize8  => index = Inst{19-17}
2107 // ESize16 => index = Inst{19-18}
2108 // ESize32 => index = Inst{19}
2109 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2110   switch (esize) {
2111   case ESize8:
2112     return (insn >> 17) & 7;
2113   case ESize16:
2114     return (insn >> 18) & 3;
2115   case ESize32:
2116     return (insn >> 19) & 1;
2117   default:
2118     assert(0 && "Unspecified element size!");
2119     return 0;
2120   }
2121 }
2122
2123 // A8.6.328 VMOV (ARM core register to scalar)
2124 // A8.6.329 VMOV (scalar to ARM core register)
2125 // ESize8  => index = Inst{21:6-5}
2126 // ESize16 => index = Inst{21:6}
2127 // ESize32 => index = Inst{21}
2128 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2129   switch (esize) {
2130   case ESize8:
2131     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2132   case ESize16:
2133     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2134   case ESize32:
2135     return ((insn >> 21) & 1);
2136   default:
2137     assert(0 && "Unspecified element size!");
2138     return 0;
2139   }
2140 }
2141
2142 // Imm6 = Inst{21-16}, L = Inst{7}
2143 //
2144 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2145 // case L:imm6 of
2146 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2147 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2148 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2149 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2150 //
2151 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2152 // case L:imm6 of
2153 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2154 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2155 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2156 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2157 //
2158 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2159   ElemSize esize = ESizeNA;
2160   unsigned L = (insn >> 7) & 1;
2161   unsigned imm6 = (insn >> 16) & 0x3F;
2162   if (L == 0) {
2163     if (imm6 >> 3 == 1)
2164       esize = ESize8;
2165     else if (imm6 >> 4 == 1)
2166       esize = ESize16;
2167     else if (imm6 >> 5 == 1)
2168       esize = ESize32;
2169     else
2170       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2171   } else
2172     esize = ESize64;
2173
2174   if (LeftShift)
2175     return esize == ESize64 ? imm6 : (imm6 - esize);
2176   else
2177     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2178 }
2179
2180 // A8.6.305 VEXT
2181 // Imm4 = Inst{11-8}
2182 static unsigned decodeN3VImm(uint32_t insn) {
2183   return (insn >> 8) & 0xF;
2184 }
2185
2186 static bool UseDRegPair(unsigned Opcode) {
2187   switch (Opcode) {
2188   default:
2189     return false;
2190   case ARM::VLD1q8_UPD:
2191   case ARM::VLD1q16_UPD:
2192   case ARM::VLD1q32_UPD:
2193   case ARM::VLD1q64_UPD:
2194   case ARM::VST1q8_UPD:
2195   case ARM::VST1q16_UPD:
2196   case ARM::VST1q32_UPD:
2197   case ARM::VST1q64_UPD:
2198     return true;
2199   }
2200 }
2201
2202 // VLD*
2203 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2204 // VLD*LN*
2205 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2206 // VST*
2207 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2208 // VST*LN*
2209 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2210 //
2211 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2212 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2213     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2214     BO B) {
2215
2216   const TargetInstrDesc &TID = ARMInsts[Opcode];
2217   const TargetOperandInfo *OpInfo = TID.OpInfo;
2218
2219   // At least one DPR register plus addressing mode #6.
2220   assert(NumOps >= 3 && "Expect >= 3 operands");
2221
2222   unsigned &OpIdx = NumOpsAdded;
2223
2224   OpIdx = 0;
2225
2226   // We have homogeneous NEON registers for Load/Store.
2227   unsigned RegClass = 0;
2228   bool DRegPair = UseDRegPair(Opcode);
2229
2230   // Double-spaced registers have increments of 2.
2231   unsigned Inc = (DblSpaced || DRegPair) ? 2 : 1;
2232
2233   unsigned Rn = decodeRn(insn);
2234   unsigned Rm = decodeRm(insn);
2235   unsigned Rd = decodeNEONRd(insn);
2236
2237   // A7.7.1 Advanced SIMD addressing mode.
2238   bool WB = Rm != 15;
2239
2240   // LLVM Addressing Mode #6.
2241   unsigned RmEnum = 0;
2242   if (WB && Rm != 13)
2243     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2244
2245   if (Store) {
2246     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2247     // then possible lane index.
2248     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2249            "Reg operand expected");
2250
2251     if (WB) {
2252       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2253                                                          Rn)));
2254       ++OpIdx;
2255     }
2256
2257     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2258            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2259     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2260                                                        Rn)));
2261     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2262     OpIdx += 2;
2263
2264     if (WB) {
2265       MI.addOperand(MCOperand::CreateReg(RmEnum));
2266       ++OpIdx;
2267     }
2268
2269     assert(OpIdx < NumOps &&
2270            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2271             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2272            "Reg operand expected");
2273
2274     RegClass = OpInfo[OpIdx].RegClass;
2275     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2276       MI.addOperand(MCOperand::CreateReg(
2277                       getRegisterEnum(B, RegClass, Rd, DRegPair)));
2278       Rd += Inc;
2279       ++OpIdx;
2280     }
2281
2282     // Handle possible lane index.
2283     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2284         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2285       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2286       ++OpIdx;
2287     }
2288
2289   } else {
2290     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2291     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2292     RegClass = OpInfo[0].RegClass;
2293
2294     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2295       MI.addOperand(MCOperand::CreateReg(
2296                       getRegisterEnum(B, RegClass, Rd, DRegPair)));
2297       Rd += Inc;
2298       ++OpIdx;
2299     }
2300
2301     if (WB) {
2302       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2303                                                          Rn)));
2304       ++OpIdx;
2305     }
2306
2307     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2308            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2309     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2310                                                        Rn)));
2311     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2312     OpIdx += 2;
2313
2314     if (WB) {
2315       MI.addOperand(MCOperand::CreateReg(RmEnum));
2316       ++OpIdx;
2317     }
2318
2319     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2320       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2321              "Tied to operand expected");
2322       MI.addOperand(MCOperand::CreateReg(0));
2323       ++OpIdx;
2324     }
2325
2326     // Handle possible lane index.
2327     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2328         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2329       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2330       ++OpIdx;
2331     }
2332   }
2333
2334   // Accessing registers past the end of the NEON register file is not
2335   // defined.
2336   if (Rd > 32)
2337     return false;
2338
2339   return true;
2340 }
2341
2342 // A7.7
2343 // If L (Inst{21}) == 0, store instructions.
2344 // Find out about double-spaced-ness of the Opcode and pass it on to
2345 // DisassembleNLdSt0().
2346 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2347     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2348
2349   const StringRef Name = ARMInsts[Opcode].Name;
2350   bool DblSpaced = false;
2351
2352   if (Name.find("LN") != std::string::npos) {
2353     // To one lane instructions.
2354     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2355
2356     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2357     if (Name.endswith("16") || Name.endswith("16_UPD"))
2358       DblSpaced = slice(insn, 5, 5) == 1;
2359
2360     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2361     if (Name.endswith("32") || Name.endswith("32_UPD"))
2362       DblSpaced = slice(insn, 6, 6) == 1;
2363
2364   } else {
2365     // Multiple n-element structures with type encoded as Inst{11-8}.
2366     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2367
2368     // n == 2 && type == 0b1001 -> DblSpaced = true
2369     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2370       DblSpaced = slice(insn, 11, 8) == 9;
2371
2372     // n == 3 && type == 0b0101 -> DblSpaced = true
2373     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2374       DblSpaced = slice(insn, 11, 8) == 5;
2375
2376     // n == 4 && type == 0b0001 -> DblSpaced = true
2377     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2378       DblSpaced = slice(insn, 11, 8) == 1;
2379
2380   }
2381   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2382                            slice(insn, 21, 21) == 0, DblSpaced, B);
2383 }
2384
2385 // VMOV (immediate)
2386 //   Qd/Dd imm
2387 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2388     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2389
2390   const TargetInstrDesc &TID = ARMInsts[Opcode];
2391   const TargetOperandInfo *OpInfo = TID.OpInfo;
2392
2393   assert(NumOps >= 2 &&
2394          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2395           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2396          (OpInfo[1].RegClass < 0) &&
2397          "Expect 1 reg operand followed by 1 imm operand");
2398
2399   // Qd/Dd = Inst{22:15-12} => NEON Rd
2400   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2401                                                      decodeNEONRd(insn))));
2402
2403   ElemSize esize = ESizeNA;
2404   switch (Opcode) {
2405   case ARM::VMOVv8i8:
2406   case ARM::VMOVv16i8:
2407     esize = ESize8;
2408     break;
2409   case ARM::VMOVv4i16:
2410   case ARM::VMOVv8i16:
2411   case ARM::VMVNv4i16:
2412   case ARM::VMVNv8i16:
2413     esize = ESize16;
2414     break;
2415   case ARM::VMOVv2i32:
2416   case ARM::VMOVv4i32:
2417   case ARM::VMVNv2i32:
2418   case ARM::VMVNv4i32:
2419     esize = ESize32;
2420     break;
2421   case ARM::VMOVv1i64:
2422   case ARM::VMOVv2i64:
2423     esize = ESize64;
2424     break;
2425   default:
2426     assert(0 && "Unreachable code!");
2427     return false;
2428   }
2429
2430   // One register and a modified immediate value.
2431   // Add the imm operand.
2432   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2433
2434   NumOpsAdded = 2;
2435   return true;
2436 }
2437
2438 namespace {
2439 enum N2VFlag {
2440   N2V_None,
2441   N2V_VectorDupLane,
2442   N2V_VectorConvert_Between_Float_Fixed
2443 };
2444 } // End of unnamed namespace
2445
2446 // Vector Convert [between floating-point and fixed-point]
2447 //   Qd/Dd Qm/Dm [fbits]
2448 //
2449 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2450 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2451 //   Qd/Dd Dm index
2452 //
2453 // Vector Move Long:
2454 //   Qd Dm
2455 //
2456 // Vector Move Narrow:
2457 //   Dd Qm
2458 //
2459 // Others
2460 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2461     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2462
2463   const TargetInstrDesc &TID = ARMInsts[Opc];
2464   const TargetOperandInfo *OpInfo = TID.OpInfo;
2465
2466   assert(NumOps >= 2 &&
2467          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2468           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2469          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2470           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2471          "Expect >= 2 operands and first 2 as reg operands");
2472
2473   unsigned &OpIdx = NumOpsAdded;
2474
2475   OpIdx = 0;
2476
2477   ElemSize esize = ESizeNA;
2478   if (Flag == N2V_VectorDupLane) {
2479     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2480     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2481            "Unexpected Opcode");
2482     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2483        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2484                                                            : ESize32);
2485   }
2486
2487   // Qd/Dd = Inst{22:15-12} => NEON Rd
2488   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2489                                                      decodeNEONRd(insn))));
2490   ++OpIdx;
2491
2492   // VPADAL...
2493   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2494     // TIED_TO operand.
2495     MI.addOperand(MCOperand::CreateReg(0));
2496     ++OpIdx;
2497   }
2498
2499   // Dm = Inst{5:3-0} => NEON Rm
2500   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2501                                                      decodeNEONRm(insn))));
2502   ++OpIdx;
2503
2504   // VZIP and others have two TIED_TO reg operands.
2505   int Idx;
2506   while (OpIdx < NumOps &&
2507          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2508     // Add TIED_TO operand.
2509     MI.addOperand(MI.getOperand(Idx));
2510     ++OpIdx;
2511   }
2512
2513   // Add the imm operand, if required.
2514   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2515       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2516
2517     unsigned imm = 0xFFFFFFFF;
2518
2519     if (Flag == N2V_VectorDupLane)
2520       imm = decodeNVLaneDupIndex(insn, esize);
2521     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2522       imm = decodeVCVTFractionBits(insn);
2523
2524     assert(imm != 0xFFFFFFFF && "Internal error");
2525     MI.addOperand(MCOperand::CreateImm(imm));
2526     ++OpIdx;
2527   }
2528
2529   return true;
2530 }
2531
2532 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2533     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2534
2535   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2536                                 N2V_None, B);
2537 }
2538 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2539     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2540
2541   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2542                                 N2V_VectorConvert_Between_Float_Fixed, B);
2543 }
2544 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2545     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2546
2547   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2548                                 N2V_VectorDupLane, B);
2549 }
2550
2551 // Vector Shift [Accumulate] Instructions.
2552 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2553 //
2554 // Vector Shift Left Long (with maximum shift count) Instructions.
2555 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2556 //
2557 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2558     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2559
2560   const TargetInstrDesc &TID = ARMInsts[Opcode];
2561   const TargetOperandInfo *OpInfo = TID.OpInfo;
2562
2563   assert(NumOps >= 3 &&
2564          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2565           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2566          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2567           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2568          "Expect >= 3 operands and first 2 as reg operands");
2569
2570   unsigned &OpIdx = NumOpsAdded;
2571
2572   OpIdx = 0;
2573
2574   // Qd/Dd = Inst{22:15-12} => NEON Rd
2575   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2576                                                      decodeNEONRd(insn))));
2577   ++OpIdx;
2578
2579   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2580     // TIED_TO operand.
2581     MI.addOperand(MCOperand::CreateReg(0));
2582     ++OpIdx;
2583   }
2584
2585   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2586           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2587          "Reg operand expected");
2588
2589   // Qm/Dm = Inst{5:3-0} => NEON Rm
2590   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2591                                                      decodeNEONRm(insn))));
2592   ++OpIdx;
2593
2594   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2595
2596   // Add the imm operand.
2597
2598   // VSHLL has maximum shift count as the imm, inferred from its size.
2599   unsigned Imm;
2600   switch (Opcode) {
2601   default:
2602     Imm = decodeNVSAmt(insn, LeftShift);
2603     break;
2604   case ARM::VSHLLi8:
2605     Imm = 8;
2606     break;
2607   case ARM::VSHLLi16:
2608     Imm = 16;
2609     break;
2610   case ARM::VSHLLi32:
2611     Imm = 32;
2612     break;
2613   }
2614   MI.addOperand(MCOperand::CreateImm(Imm));
2615   ++OpIdx;
2616
2617   return true;
2618 }
2619
2620 // Left shift instructions.
2621 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2622     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2623
2624   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2625                                  B);
2626 }
2627 // Right shift instructions have different shift amount interpretation.
2628 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2629     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2630
2631   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2632                                  B);
2633 }
2634
2635 namespace {
2636 enum N3VFlag {
2637   N3V_None,
2638   N3V_VectorExtract,
2639   N3V_VectorShift,
2640   N3V_Multiply_By_Scalar
2641 };
2642 } // End of unnamed namespace
2643
2644 // NEON Three Register Instructions with Optional Immediate Operand
2645 //
2646 // Vector Extract Instructions.
2647 // Qd/Dd Qn/Dn Qm/Dm imm4
2648 //
2649 // Vector Shift (Register) Instructions.
2650 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2651 //
2652 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2653 // Qd/Dd Qn/Dn RestrictedDm index
2654 //
2655 // Others
2656 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2657     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2658
2659   const TargetInstrDesc &TID = ARMInsts[Opcode];
2660   const TargetOperandInfo *OpInfo = TID.OpInfo;
2661
2662   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2663   assert(NumOps >= 3 &&
2664          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2665           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2666          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2667           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2668          "Expect >= 3 operands and first 2 as reg operands");
2669
2670   unsigned &OpIdx = NumOpsAdded;
2671
2672   OpIdx = 0;
2673
2674   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2675   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2676   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2677   ElemSize esize = ESizeNA;
2678   if (Flag == N3V_Multiply_By_Scalar) {
2679     unsigned size = (insn >> 20) & 3;
2680     if (size == 1) esize = ESize16;
2681     if (size == 2) esize = ESize32;
2682     assert (esize == ESize16 || esize == ESize32);
2683   }
2684
2685   // Qd/Dd = Inst{22:15-12} => NEON Rd
2686   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2687                                                      decodeNEONRd(insn))));
2688   ++OpIdx;
2689
2690   // VABA, VABAL, VBSLd, VBSLq, ...
2691   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2692     // TIED_TO operand.
2693     MI.addOperand(MCOperand::CreateReg(0));
2694     ++OpIdx;
2695   }
2696
2697   // Dn = Inst{7:19-16} => NEON Rn
2698   // or
2699   // Dm = Inst{5:3-0} => NEON Rm
2700   MI.addOperand(MCOperand::CreateReg(
2701                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2702                                   VdVnVm ? decodeNEONRn(insn)
2703                                          : decodeNEONRm(insn))));
2704   ++OpIdx;
2705
2706   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2707   // N3RegFrm.
2708   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2709     return true;
2710
2711   // Dm = Inst{5:3-0} => NEON Rm
2712   // or
2713   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2714   // or
2715   // Dn = Inst{7:19-16} => NEON Rn
2716   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2717                                         : decodeNEONRm(insn))
2718                       : decodeNEONRn(insn);
2719
2720   MI.addOperand(MCOperand::CreateReg(
2721                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2722   ++OpIdx;
2723
2724   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2725       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2726     // Add the imm operand.
2727     unsigned Imm = 0;
2728     if (IsImm4)
2729       Imm = decodeN3VImm(insn);
2730     else if (IsDmRestricted)
2731       Imm = decodeRestrictedDmIndex(insn, esize);
2732     else {
2733       assert(0 && "Internal error: unreachable code!");
2734       return false;
2735     }
2736
2737     MI.addOperand(MCOperand::CreateImm(Imm));
2738     ++OpIdx;
2739   }
2740
2741   return true;
2742 }
2743
2744 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2745     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2746
2747   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2748                                   N3V_None, B);
2749 }
2750 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2751     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2752
2753   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2754                                   N3V_VectorShift, B);
2755 }
2756 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2757     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2758
2759   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2760                                   N3V_VectorExtract, B);
2761 }
2762 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2763     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2764
2765   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2766                                   N3V_Multiply_By_Scalar, B);
2767 }
2768
2769 // Vector Table Lookup
2770 //
2771 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2772 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2773 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2774 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2775 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2776     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2777
2778   const TargetInstrDesc &TID = ARMInsts[Opcode];
2779   const TargetOperandInfo *OpInfo = TID.OpInfo;
2780   if (!OpInfo) return false;
2781
2782   assert(NumOps >= 3 &&
2783          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2784          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2785          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2786          "Expect >= 3 operands and first 3 as reg operands");
2787
2788   unsigned &OpIdx = NumOpsAdded;
2789
2790   OpIdx = 0;
2791
2792   unsigned Rn = decodeNEONRn(insn);
2793
2794   // {Dn} encoded as len = 0b00
2795   // {Dn Dn+1} encoded as len = 0b01
2796   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2797   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2798   unsigned Len = slice(insn, 9, 8) + 1;
2799
2800   // Dd (the destination vector)
2801   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2802                                                      decodeNEONRd(insn))));
2803   ++OpIdx;
2804
2805   // Process tied_to operand constraint.
2806   int Idx;
2807   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2808     MI.addOperand(MI.getOperand(Idx));
2809     ++OpIdx;
2810   }
2811
2812   // Do the <list> now.
2813   for (unsigned i = 0; i < Len; ++i) {
2814     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2815            "Reg operand expected");
2816     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2817                                                        Rn + i)));
2818     ++OpIdx;
2819   }
2820
2821   // Dm (the index vector)
2822   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2823          "Reg operand (index vector) expected");
2824   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2825                                                      decodeNEONRm(insn))));
2826   ++OpIdx;
2827
2828   return true;
2829 }
2830
2831 // Vector Get Lane (move scalar to ARM core register) Instructions.
2832 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2833 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2834     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2835
2836   const TargetInstrDesc &TID = ARMInsts[Opcode];
2837   const TargetOperandInfo *OpInfo = TID.OpInfo;
2838   if (!OpInfo) return false;
2839
2840   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2841          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2842          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2843          OpInfo[2].RegClass < 0 &&
2844          "Expect >= 3 operands with one dst operand");
2845
2846   ElemSize esize =
2847     Opcode == ARM::VGETLNi32 ? ESize32
2848       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2849                                                                 : ESize32);
2850
2851   // Rt = Inst{15-12} => ARM Rd
2852   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2853                                                      decodeRd(insn))));
2854
2855   // Dn = Inst{7:19-16} => NEON Rn
2856   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2857                                                      decodeNEONRn(insn))));
2858
2859   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2860
2861   NumOpsAdded = 3;
2862   return true;
2863 }
2864
2865 // Vector Set Lane (move ARM core register to scalar) Instructions.
2866 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2867 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2868     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2869
2870   const TargetInstrDesc &TID = ARMInsts[Opcode];
2871   const TargetOperandInfo *OpInfo = TID.OpInfo;
2872   if (!OpInfo) return false;
2873
2874   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2875          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2876          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2877          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2878          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2879          OpInfo[3].RegClass < 0 &&
2880          "Expect >= 3 operands with one dst operand");
2881
2882   ElemSize esize =
2883     Opcode == ARM::VSETLNi8 ? ESize8
2884                             : (Opcode == ARM::VSETLNi16 ? ESize16
2885                                                         : ESize32);
2886
2887   // Dd = Inst{7:19-16} => NEON Rn
2888   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2889                                                      decodeNEONRn(insn))));
2890
2891   // TIED_TO operand.
2892   MI.addOperand(MCOperand::CreateReg(0));
2893
2894   // Rt = Inst{15-12} => ARM Rd
2895   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2896                                                      decodeRd(insn))));
2897
2898   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2899
2900   NumOpsAdded = 4;
2901   return true;
2902 }
2903
2904 // Vector Duplicate Instructions (from ARM core register to all elements).
2905 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2906 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2907     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2908
2909   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2910
2911   assert(NumOps >= 2 &&
2912          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2913           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2914          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2915          "Expect >= 2 operands and first 2 as reg operand");
2916
2917   unsigned RegClass = OpInfo[0].RegClass;
2918
2919   // Qd/Dd = Inst{7:19-16} => NEON Rn
2920   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2921                                                      decodeNEONRn(insn))));
2922
2923   // Rt = Inst{15-12} => ARM Rd
2924   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2925                                                      decodeRd(insn))));
2926
2927   NumOpsAdded = 2;
2928   return true;
2929 }
2930
2931 // A8.6.41 DMB
2932 // A8.6.42 DSB
2933 // A8.6.49 ISB
2934 static inline bool MemBarrierInstr(uint32_t insn) {
2935   unsigned op7_4 = slice(insn, 7, 4);
2936   if (slice(insn, 31, 20) == 0xf57 && (op7_4 >= 4 && op7_4 <= 6))
2937     return true;
2938
2939   return false;
2940 }
2941
2942 static inline bool PreLoadOpcode(unsigned Opcode) {
2943   switch(Opcode) {
2944   case ARM::PLDi:  case ARM::PLDr:
2945   case ARM::PLDWi: case ARM::PLDWr:
2946   case ARM::PLIi:  case ARM::PLIr:
2947     return true;
2948   default:
2949     return false;
2950   }
2951 }
2952
2953 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2954     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2955
2956   // Preload Data/Instruction requires either 2 or 4 operands.
2957   // PLDi, PLDWi, PLIi:                Rn [+/-]imm12 add = (U == '1')
2958   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: Rn Rm addrmode2_opc
2959
2960   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2961                                                      decodeRn(insn))));
2962
2963   if (Opcode == ARM::PLDi || Opcode == ARM::PLDWi || Opcode == ARM::PLIi) {
2964     unsigned Imm12 = slice(insn, 11, 0);
2965     bool Negative = getUBit(insn) == 0;
2966     int Offset = Negative ? -1 - Imm12 : 1 * Imm12;
2967     MI.addOperand(MCOperand::CreateImm(Offset));
2968     NumOpsAdded = 2;
2969   } else {
2970     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2971                                                        decodeRm(insn))));
2972
2973     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2974
2975     // Inst{6-5} encodes the shift opcode.
2976     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2977     // Inst{11-7} encodes the imm5 shift amount.
2978     unsigned ShImm = slice(insn, 11, 7);
2979
2980     // A8.4.1.  Possible rrx or shift amount of 32...
2981     getImmShiftSE(ShOp, ShImm);
2982     MI.addOperand(MCOperand::CreateImm(
2983                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2984     NumOpsAdded = 3;
2985   }
2986
2987   return true;
2988 }
2989
2990 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2991     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2992
2993   if (MemBarrierInstr(insn))
2994     return true;
2995
2996   switch (Opcode) {
2997   case ARM::CLREX:
2998   case ARM::NOP:
2999   case ARM::TRAP:
3000   case ARM::YIELD:
3001   case ARM::WFE:
3002   case ARM::WFI:
3003   case ARM::SEV:
3004   case ARM::SETENDBE:
3005   case ARM::SETENDLE:
3006     return true;
3007   default:
3008     break;
3009   }
3010
3011   // CPS has a singleton $opt operand that contains the following information:
3012   // opt{4-0} = mode from Inst{4-0}
3013   // opt{5} = changemode from Inst{17}
3014   // opt{8-6} = AIF from Inst{8-6}
3015   // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
3016   if (Opcode == ARM::CPS) {
3017     unsigned Option = slice(insn, 4, 0) | slice(insn, 17, 17) << 5 |
3018       slice(insn, 8, 6) << 6 | slice(insn, 19, 18) << 9;
3019     MI.addOperand(MCOperand::CreateImm(Option));
3020     NumOpsAdded = 1;
3021     return true;
3022   }
3023
3024   // DBG has its option specified in Inst{3-0}.
3025   if (Opcode == ARM::DBG) {
3026     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3027     NumOpsAdded = 1;
3028     return true;
3029   }
3030
3031   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3032   if (Opcode == ARM::BKPT) {
3033     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3034                                        slice(insn, 3, 0)));
3035     NumOpsAdded = 1;
3036     return true;
3037   }
3038
3039   if (PreLoadOpcode(Opcode))
3040     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3041
3042   assert(0 && "Unexpected misc instruction!");
3043   return false;
3044 }
3045
3046 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3047 /// We divide the disassembly task into different categories, with each one
3048 /// corresponding to a specific instruction encoding format.  There could be
3049 /// exceptions when handling a specific format, and that is why the Opcode is
3050 /// also present in the function prototype.
3051 static const DisassembleFP FuncPtrs[] = {
3052   &DisassemblePseudo,
3053   &DisassembleMulFrm,
3054   &DisassembleBrFrm,
3055   &DisassembleBrMiscFrm,
3056   &DisassembleDPFrm,
3057   &DisassembleDPSoRegFrm,
3058   &DisassembleLdFrm,
3059   &DisassembleStFrm,
3060   &DisassembleLdMiscFrm,
3061   &DisassembleStMiscFrm,
3062   &DisassembleLdStMulFrm,
3063   &DisassembleLdStExFrm,
3064   &DisassembleArithMiscFrm,
3065   &DisassembleSatFrm,
3066   &DisassembleExtFrm,
3067   &DisassembleVFPUnaryFrm,
3068   &DisassembleVFPBinaryFrm,
3069   &DisassembleVFPConv1Frm,
3070   &DisassembleVFPConv2Frm,
3071   &DisassembleVFPConv3Frm,
3072   &DisassembleVFPConv4Frm,
3073   &DisassembleVFPConv5Frm,
3074   &DisassembleVFPLdStFrm,
3075   &DisassembleVFPLdStMulFrm,
3076   &DisassembleVFPMiscFrm,
3077   &DisassembleThumbFrm,
3078   &DisassembleMiscFrm,
3079   &DisassembleNGetLnFrm,
3080   &DisassembleNSetLnFrm,
3081   &DisassembleNDupFrm,
3082
3083   // VLD and VST (including one lane) Instructions.
3084   &DisassembleNLdSt,
3085
3086   // A7.4.6 One register and a modified immediate value
3087   // 1-Register Instructions with imm.
3088   // LLVM only defines VMOVv instructions.
3089   &DisassembleN1RegModImmFrm,
3090
3091   // 2-Register Instructions with no imm.
3092   &DisassembleN2RegFrm,
3093
3094   // 2-Register Instructions with imm (vector convert float/fixed point).
3095   &DisassembleNVCVTFrm,
3096
3097   // 2-Register Instructions with imm (vector dup lane).
3098   &DisassembleNVecDupLnFrm,
3099
3100   // Vector Shift Left Instructions.
3101   &DisassembleN2RegVecShLFrm,
3102
3103   // Vector Shift Righ Instructions, which has different interpretation of the
3104   // shift amount from the imm6 field.
3105   &DisassembleN2RegVecShRFrm,
3106
3107   // 3-Register Data-Processing Instructions.
3108   &DisassembleN3RegFrm,
3109
3110   // Vector Shift (Register) Instructions.
3111   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3112   &DisassembleN3RegVecShFrm,
3113
3114   // Vector Extract Instructions.
3115   &DisassembleNVecExtractFrm,
3116
3117   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3118   // By Scalar Instructions.
3119   &DisassembleNVecMulScalarFrm,
3120
3121   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3122   // values in a table and generate a new vector.
3123   &DisassembleNVTBLFrm,
3124
3125   NULL
3126 };
3127
3128 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3129 /// The general idea is to set the Opcode for the MCInst, followed by adding
3130 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3131 /// to the Format-specific disassemble function for disassembly, followed by
3132 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3133 /// which follow the Dst/Src Operands.
3134 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3135   // Stage 1 sets the Opcode.
3136   MI.setOpcode(Opcode);
3137   // If the number of operands is zero, we're done!
3138   if (NumOps == 0)
3139     return true;
3140
3141   // Stage 2 calls the format-specific disassemble function to build the operand
3142   // list.
3143   if (Disasm == NULL)
3144     return false;
3145   unsigned NumOpsAdded = 0;
3146   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3147
3148   if (!OK || this->Err != 0) return false;
3149   if (NumOpsAdded >= NumOps)
3150     return true;
3151
3152   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3153   // FIXME: Should this be done selectively?
3154   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3155 }
3156
3157 // A8.3 Conditional execution
3158 // A8.3.1 Pseudocode details of conditional execution
3159 // Condition bits '111x' indicate the instruction is always executed.
3160 static uint32_t CondCode(uint32_t CondField) {
3161   if (CondField == 0xF)
3162     return ARMCC::AL;
3163   return CondField;
3164 }
3165
3166 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3167 /// of some Thumb instructions which come before the reglist operands.  It
3168 /// returns true if the two predicate operands have been processed.
3169 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3170     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3171
3172   assert(NumOpsRemaining > 0 && "Invalid argument");
3173
3174   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3175   unsigned Idx = MI.getNumOperands();
3176
3177   // First, we check whether this instr specifies the PredicateOperand through
3178   // a pair of TargetOperandInfos with isPredicate() property.
3179   if (NumOpsRemaining >= 2 &&
3180       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3181       OpInfo[Idx].RegClass < 0 &&
3182       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3183   {
3184     // If we are inside an IT block, get the IT condition bits maintained via
3185     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3186     // See also A2.5.2.
3187     if (InITBlock())
3188       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3189     else
3190       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3191     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3192     return true;
3193   }
3194
3195   return false;
3196 }
3197
3198 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3199 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3200 /// constituents.
3201 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3202     uint32_t insn, unsigned short NumOpsRemaining) {
3203
3204   assert(NumOpsRemaining > 0 && "Invalid argument");
3205
3206   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3207   const std::string &Name = ARMInsts[Opcode].Name;
3208   unsigned Idx = MI.getNumOperands();
3209
3210   // First, we check whether this instr specifies the PredicateOperand through
3211   // a pair of TargetOperandInfos with isPredicate() property.
3212   if (NumOpsRemaining >= 2 &&
3213       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3214       OpInfo[Idx].RegClass < 0 &&
3215       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3216   {
3217     // If we are inside an IT block, get the IT condition bits maintained via
3218     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3219     // See also A2.5.2.
3220     if (InITBlock())
3221       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3222     else {
3223       if (Name.length() > 1 && Name[0] == 't') {
3224         // Thumb conditional branch instructions have their cond field embedded,
3225         // like ARM.
3226         //
3227         // A8.6.16 B
3228         if (Name == "t2Bcc")
3229           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3230         else if (Name == "tBcc")
3231           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3232         else
3233           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3234       } else {
3235         // ARM instructions get their condition field from Inst{31-28}.
3236         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3237       }
3238     }
3239     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3240     Idx += 2;
3241     NumOpsRemaining -= 2;
3242   }
3243
3244   if (NumOpsRemaining == 0)
3245     return true;
3246
3247   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3248   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3249     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3250     --NumOpsRemaining;
3251   }
3252
3253   if (NumOpsRemaining == 0)
3254     return true;
3255   else
3256     return false;
3257 }
3258
3259 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3260 /// after BuildIt is finished.
3261 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3262     uint32_t insn) {
3263
3264   if (!SP) return Status;
3265
3266   if (Opcode == ARM::t2IT)
3267     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3268   else if (InITBlock())
3269     SP->UpdateIT();
3270
3271   return Status;
3272 }
3273
3274 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3275 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3276                                      unsigned short num)
3277   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3278   unsigned Idx = (unsigned)format;
3279   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3280   Disasm = FuncPtrs[Idx];
3281 }
3282
3283 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3284 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3285 /// Return NULL if it fails to create/return a proper builder.  API clients
3286 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3287 /// performed by the API clients to improve performance.
3288 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3289   // For "Unknown format", fail by returning a NULL pointer.
3290   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3291     DEBUG(errs() << "Unknown format\n");
3292     return 0;
3293   }
3294
3295   return new ARMBasicMCBuilder(Opcode, Format,
3296                                ARMInsts[Opcode].getNumOperands());
3297 }