lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // For DRegPair, see comments below.
  83 // FIXME: Auto-gened?
  84 static unsigned getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister,
  85                                 bool DRegPair = false) {
  86
  87   if (DRegPair && RegClassID == ARM::QPRRegClassID) {
  88     // LLVM expects { Dd, Dd+1 } to form a super register; this is not specified
  89     // in the ARM Architecture Manual as far as I understand it (A8.6.307).
  90     // Therefore, we morph the RegClassID to be the sub register class and don't
  91     // subsequently transform the RawRegister encoding when calculating RegNum.
  92     //
  93     // See also ARMinstPrinter::printOperand() wrt "dregpair" modifier part
  94     // where this workaround is meant for.
  95     RegClassID = ARM::DPRRegClassID;
  96   }
  97
  98   // For this purpose, we can treat rGPR as if it were GPR.
  99   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
 100
 101   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
 102   unsigned RegNum =
 103     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
 104
 105   switch (RegNum) {
 106   default:
 107     break;
 108   case 0:
 109     switch (RegClassID) {
 110     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 111     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 112     case ARM::DPR_VFP2RegClassID:
 113       return ARM::D0;
 114     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 115     case ARM::QPR_VFP2RegClassID:
 116       return ARM::Q0;
 117     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 118     }
 119     break;
 120   case 1:
 121     switch (RegClassID) {
 122     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 123     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 124     case ARM::DPR_VFP2RegClassID:
 125       return ARM::D1;
 126     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 127     case ARM::QPR_VFP2RegClassID:
 128       return ARM::Q1;
 129     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 130     }
 131     break;
 132   case 2:
 133     switch (RegClassID) {
 134     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 135     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 136     case ARM::DPR_VFP2RegClassID:
 137       return ARM::D2;
 138     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 139     case ARM::QPR_VFP2RegClassID:
 140       return ARM::Q2;
 141     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 142     }
 143     break;
 144   case 3:
 145     switch (RegClassID) {
 146     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 147     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 148     case ARM::DPR_VFP2RegClassID:
 149       return ARM::D3;
 150     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 151     case ARM::QPR_VFP2RegClassID:
 152       return ARM::Q3;
 153     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 154     }
 155     break;
 156   case 4:
 157     switch (RegClassID) {
 158     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 159     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 160     case ARM::DPR_VFP2RegClassID:
 161       return ARM::D4;
 162     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 163     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 164     }
 165     break;
 166   case 5:
 167     switch (RegClassID) {
 168     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 169     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 170     case ARM::DPR_VFP2RegClassID:
 171       return ARM::D5;
 172     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 173     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 174     }
 175     break;
 176   case 6:
 177     switch (RegClassID) {
 178     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 179     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 180     case ARM::DPR_VFP2RegClassID:
 181       return ARM::D6;
 182     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 183     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 184     }
 185     break;
 186   case 7:
 187     switch (RegClassID) {
 188     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 189     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 190     case ARM::DPR_VFP2RegClassID:
 191       return ARM::D7;
 192     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 193     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 194     }
 195     break;
 196   case 8:
 197     switch (RegClassID) {
 198     case ARM::GPRRegClassID: return ARM::R8;
 199     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 200     case ARM::QPRRegClassID: return ARM::Q8;
 201     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 202     }
 203     break;
 204   case 9:
 205     switch (RegClassID) {
 206     case ARM::GPRRegClassID: return ARM::R9;
 207     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 208     case ARM::QPRRegClassID: return ARM::Q9;
 209     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 210     }
 211     break;
 212   case 10:
 213     switch (RegClassID) {
 214     case ARM::GPRRegClassID: return ARM::R10;
 215     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 216     case ARM::QPRRegClassID: return ARM::Q10;
 217     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 218     }
 219     break;
 220   case 11:
 221     switch (RegClassID) {
 222     case ARM::GPRRegClassID: return ARM::R11;
 223     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 224     case ARM::QPRRegClassID: return ARM::Q11;
 225     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 226     }
 227     break;
 228   case 12:
 229     switch (RegClassID) {
 230     case ARM::GPRRegClassID: return ARM::R12;
 231     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 232     case ARM::QPRRegClassID: return ARM::Q12;
 233     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 234     }
 235     break;
 236   case 13:
 237     switch (RegClassID) {
 238     case ARM::GPRRegClassID: return ARM::SP;
 239     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 240     case ARM::QPRRegClassID: return ARM::Q13;
 241     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 242     }
 243     break;
 244   case 14:
 245     switch (RegClassID) {
 246     case ARM::GPRRegClassID: return ARM::LR;
 247     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 248     case ARM::QPRRegClassID: return ARM::Q14;
 249     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 250     }
 251     break;
 252   case 15:
 253     switch (RegClassID) {
 254     case ARM::GPRRegClassID: return ARM::PC;
 255     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 256     case ARM::QPRRegClassID: return ARM::Q15;
 257     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 258     }
 259     break;
 260   case 16:
 261     switch (RegClassID) {
 262     case ARM::DPRRegClassID: return ARM::D16;
 263     case ARM::SPRRegClassID: return ARM::S16;
 264     }
 265     break;
 266   case 17:
 267     switch (RegClassID) {
 268     case ARM::DPRRegClassID: return ARM::D17;
 269     case ARM::SPRRegClassID: return ARM::S17;
 270     }
 271     break;
 272   case 18:
 273     switch (RegClassID) {
 274     case ARM::DPRRegClassID: return ARM::D18;
 275     case ARM::SPRRegClassID: return ARM::S18;
 276     }
 277     break;
 278   case 19:
 279     switch (RegClassID) {
 280     case ARM::DPRRegClassID: return ARM::D19;
 281     case ARM::SPRRegClassID: return ARM::S19;
 282     }
 283     break;
 284   case 20:
 285     switch (RegClassID) {
 286     case ARM::DPRRegClassID: return ARM::D20;
 287     case ARM::SPRRegClassID: return ARM::S20;
 288     }
 289     break;
 290   case 21:
 291     switch (RegClassID) {
 292     case ARM::DPRRegClassID: return ARM::D21;
 293     case ARM::SPRRegClassID: return ARM::S21;
 294     }
 295     break;
 296   case 22:
 297     switch (RegClassID) {
 298     case ARM::DPRRegClassID: return ARM::D22;
 299     case ARM::SPRRegClassID: return ARM::S22;
 300     }
 301     break;
 302   case 23:
 303     switch (RegClassID) {
 304     case ARM::DPRRegClassID: return ARM::D23;
 305     case ARM::SPRRegClassID: return ARM::S23;
 306     }
 307     break;
 308   case 24:
 309     switch (RegClassID) {
 310     case ARM::DPRRegClassID: return ARM::D24;
 311     case ARM::SPRRegClassID: return ARM::S24;
 312     }
 313     break;
 314   case 25:
 315     switch (RegClassID) {
 316     case ARM::DPRRegClassID: return ARM::D25;
 317     case ARM::SPRRegClassID: return ARM::S25;
 318     }
 319     break;
 320   case 26:
 321     switch (RegClassID) {
 322     case ARM::DPRRegClassID: return ARM::D26;
 323     case ARM::SPRRegClassID: return ARM::S26;
 324     }
 325     break;
 326   case 27:
 327     switch (RegClassID) {
 328     case ARM::DPRRegClassID: return ARM::D27;
 329     case ARM::SPRRegClassID: return ARM::S27;
 330     }
 331     break;
 332   case 28:
 333     switch (RegClassID) {
 334     case ARM::DPRRegClassID: return ARM::D28;
 335     case ARM::SPRRegClassID: return ARM::S28;
 336     }
 337     break;
 338   case 29:
 339     switch (RegClassID) {
 340     case ARM::DPRRegClassID: return ARM::D29;
 341     case ARM::SPRRegClassID: return ARM::S29;
 342     }
 343     break;
 344   case 30:
 345     switch (RegClassID) {
 346     case ARM::DPRRegClassID: return ARM::D30;
 347     case ARM::SPRRegClassID: return ARM::S30;
 348     }
 349     break;
 350   case 31:
 351     switch (RegClassID) {
 352     case ARM::DPRRegClassID: return ARM::D31;
 353     case ARM::SPRRegClassID: return ARM::S31;
 354     }
 355     break;
 356   }
 357   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 358   // Encoding error.  Mark the builder with error code != 0.
 359   B->SetErr(-1);
 360   return 0;
 361 }
 362
 363 ///////////////////////////////
 364 //                           //
 365 //     Utility Functions     //
 366 //                           //
 367 ///////////////////////////////
 368
 369 // Extract/Decode Rd: Inst{15-12}.
 370 static inline unsigned decodeRd(uint32_t insn) {
 371   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 372 }
 373
 374 // Extract/Decode Rn: Inst{19-16}.
 375 static inline unsigned decodeRn(uint32_t insn) {
 376   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 377 }
 378
 379 // Extract/Decode Rm: Inst{3-0}.
 380 static inline unsigned decodeRm(uint32_t insn) {
 381   return (insn & ARMII::GPRRegMask);
 382 }
 383
 384 // Extract/Decode Rs: Inst{11-8}.
 385 static inline unsigned decodeRs(uint32_t insn) {
 386   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 387 }
 388
 389 static inline unsigned getCondField(uint32_t insn) {
 390   return (insn >> ARMII::CondShift);
 391 }
 392
 393 static inline unsigned getIBit(uint32_t insn) {
 394   return (insn >> ARMII::I_BitShift) & 1;
 395 }
 396
 397 static inline unsigned getAM3IBit(uint32_t insn) {
 398   return (insn >> ARMII::AM3_I_BitShift) & 1;
 399 }
 400
 401 static inline unsigned getPBit(uint32_t insn) {
 402   return (insn >> ARMII::P_BitShift) & 1;
 403 }
 404
 405 static inline unsigned getUBit(uint32_t insn) {
 406   return (insn >> ARMII::U_BitShift) & 1;
 407 }
 408
 409 static inline unsigned getPUBits(uint32_t insn) {
 410   return (insn >> ARMII::U_BitShift) & 3;
 411 }
 412
 413 static inline unsigned getSBit(uint32_t insn) {
 414   return (insn >> ARMII::S_BitShift) & 1;
 415 }
 416
 417 static inline unsigned getWBit(uint32_t insn) {
 418   return (insn >> ARMII::W_BitShift) & 1;
 419 }
 420
 421 static inline unsigned getDBit(uint32_t insn) {
 422   return (insn >> ARMII::D_BitShift) & 1;
 423 }
 424
 425 static inline unsigned getNBit(uint32_t insn) {
 426   return (insn >> ARMII::N_BitShift) & 1;
 427 }
 428
 429 static inline unsigned getMBit(uint32_t insn) {
 430   return (insn >> ARMII::M_BitShift) & 1;
 431 }
 432
 433 // See A8.4 Shifts applied to a register.
 434 //     A8.4.2 Register controlled shifts.
 435 //
 436 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 437 // into llvm enums for shift opcode.  The API clients should pass in the value
 438 // encoded with two bits, so the assert stays to signal a wrong API usage.
 439 //
 440 // A8-12: DecodeRegShift()
 441 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 442   switch (bits) {
 443   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 444   case 0:  return ARM_AM::lsl;
 445   case 1:  return ARM_AM::lsr;
 446   case 2:  return ARM_AM::asr;
 447   case 3:  return ARM_AM::ror;
 448   }
 449 }
 450
 451 // See A8.4 Shifts applied to a register.
 452 //     A8.4.1 Constant shifts.
 453 //
 454 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 455 // encodings into the intended ShiftOpc and shift amount.
 456 //
 457 // A8-11: DecodeImmShift()
 458 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 459   if (ShImm != 0)
 460     return;
 461   switch (ShOp) {
 462   case ARM_AM::no_shift:
 463   case ARM_AM::rrx:
 464     break;
 465   case ARM_AM::lsl:
 466     ShOp = ARM_AM::no_shift;
 467     break;
 468   case ARM_AM::lsr:
 469   case ARM_AM::asr:
 470     ShImm = 32;
 471     break;
 472   case ARM_AM::ror:
 473     ShOp = ARM_AM::rrx;
 474     break;
 475   }
 476 }
 477
 478 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 479 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 480 // clients should pass in the value encoded with two bits, so the assert stays
 481 // to signal a wrong API usage.
 482 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 483   switch (bits) {
 484   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 485   case 1:  return ARM_AM::ia;   // P=0 U=1
 486   case 3:  return ARM_AM::ib;   // P=1 U=1
 487   case 0:  return ARM_AM::da;   // P=0 U=0
 488   case 2:  return ARM_AM::db;   // P=1 U=0
 489   }
 490 }
 491
 492 ////////////////////////////////////////////
 493 //                                        //
 494 //    Disassemble function definitions    //
 495 //                                        //
 496 ////////////////////////////////////////////
 497
 498 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 499 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 500 /// followed by possible src(s).
 501 ///
 502 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 503 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 504 /// TryPredicateAndSBitModifier.
 505
 506 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 507     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 508
 509   assert(0 && "Unexpected pseudo instruction!");
 510   return false;
 511 }
 512
 513 // Multiply Instructions.
 514 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 515 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 516 //
 517 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 518 //     Rd{19-16} Rn{3-0} Rm{11-8}
 519 //
 520 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 521 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 522 //
 523 // The mapping of the multiply registers to the "regular" ARM registers, where
 524 // there are convenience decoder functions, is:
 525 //
 526 // Inst{15-12} => Rd
 527 // Inst{19-16} => Rn
 528 // Inst{3-0} => Rm
 529 // Inst{11-8} => Rs
 530 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 531     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 532
 533   const TargetInstrDesc &TID = ARMInsts[Opcode];
 534   unsigned short NumDefs = TID.getNumDefs();
 535   const TargetOperandInfo *OpInfo = TID.OpInfo;
 536   unsigned &OpIdx = NumOpsAdded;
 537
 538   OpIdx = 0;
 539
 540   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 541   assert(NumOps >= 3
 542          && OpInfo[0].RegClass == ARM::GPRRegClassID
 543          && OpInfo[1].RegClass == ARM::GPRRegClassID
 544          && OpInfo[2].RegClass == ARM::GPRRegClassID
 545          && "Expect three register operands");
 546
 547   // Instructions with two destination registers have RdLo{15-12} first.
 548   if (NumDefs == 2) {
 549     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 550            "Expect 4th register operand");
 551     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 552                                                        decodeRd(insn))));
 553     ++OpIdx;
 554   }
 555
 556   // The destination register: RdHi{19-16} or Rd{19-16}.
 557   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                      decodeRn(insn))));
 559
 560   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 561   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 562                                                      decodeRm(insn))));
 563   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 564                                                      decodeRs(insn))));
 565   OpIdx += 3;
 566
 567   // Many multiply instructions (e.g., MLA) have three src registers.
 568   // The third register operand is Ra{15-12}.
 569   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 570     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 571                                                        decodeRd(insn))));
 572     ++OpIdx;
 573   }
 574
 575   return true;
 576 }
 577
 578 // Helper routines for disassembly of coprocessor instructions.
 579
 580 static bool LdStCopOpcode(unsigned Opcode) {
 581   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 582       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 583     return true;
 584   return false;
 585 }
 586 static bool CoprocessorOpcode(unsigned Opcode) {
 587   if (LdStCopOpcode(Opcode))
 588     return true;
 589
 590   switch (Opcode) {
 591   default:
 592     return false;
 593   case ARM::CDP:  case ARM::CDP2:
 594   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 595   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 596     return true;
 597   }
 598 }
 599 static inline unsigned GetCoprocessor(uint32_t insn) {
 600   return slice(insn, 11, 8);
 601 }
 602 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 603   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 604 }
 605 static inline unsigned GetCopOpc2(uint32_t insn) {
 606   return slice(insn, 7, 5);
 607 }
 608 static inline unsigned GetCopOpc(uint32_t insn) {
 609   return slice(insn, 7, 4);
 610 }
 611 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 612 // core registers.
 613 //
 614 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 615 //
 616 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 617 //
 618 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 619 //
 620 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 621 // and friends
 622 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 623 // and friends
 624 //                                        <-- addrmode2 -->
 625 //
 626 // LDC_OPTION:                    cop CRd Rn imm8
 627 // and friends
 628 // STC_OPTION:                    cop CRd Rn imm8
 629 // and friends
 630 //
 631 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 632     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 633
 634   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 635
 636   unsigned &OpIdx = NumOpsAdded;
 637   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 638                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 639   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 640   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 641   bool LdStCop = LdStCopOpcode(Opcode);
 642
 643   OpIdx = 0;
 644
 645   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 646
 647   if (LdStCop) {
 648     // Unindex if P:W = 0b00 --> _OPTION variant
 649     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 650
 651     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 652
 653     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 654                                                        decodeRn(insn))));
 655
 656     if (PW) {
 657       MI.addOperand(MCOperand::CreateReg(0));
 658       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 659       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 660                                           ARM_AM::no_shift);
 661       MI.addOperand(MCOperand::CreateImm(Offset));
 662       OpIdx = 5;
 663     } else {
 664       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 665       OpIdx = 4;
 666     }
 667   } else {
 668     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 669                                                  : GetCopOpc1(insn, NoGPR)));
 670
 671     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 672                         : MCOperand::CreateReg(
 673                             getRegisterEnum(B, ARM::GPRRegClassID,
 674                                             decodeRd(insn))));
 675
 676     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 677                                 getRegisterEnum(B, ARM::GPRRegClassID,
 678                                                 decodeRn(insn)))
 679                             : MCOperand::CreateImm(decodeRn(insn)));
 680
 681     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 682
 683     OpIdx = 5;
 684
 685     if (!OneCopOpc) {
 686       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 687       ++OpIdx;
 688     }
 689   }
 690
 691   return true;
 692 }
 693
 694 // Branch Instructions.
 695 // BLr9: SignExtend(Imm24:'00', 32)
 696 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 697 // SMC: ZeroExtend(imm4, 32)
 698 // SVC: ZeroExtend(Imm24, 32)
 699 //
 700 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 701 // Delegates to DisassembleCoprocessor() helper function.
 702 //
 703 // MRS/MRSsys: Rd
 704 // MSR/MSRsys: Rm mask=Inst{19-16}
 705 // BXJ:        Rm
 706 // MSRi/MSRsysi: so_imm
 707 // SRSW/SRS: addrmode4:$addr mode_imm
 708 // RFEW/RFE: addrmode4:$addr Rn
 709 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 710     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 711
 712   if (CoprocessorOpcode(Opcode))
 713     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 714
 715   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 716   if (!OpInfo) return false;
 717
 718   // MRS and MRSsys take one GPR reg Rd.
 719   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 720     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 721            "Reg operand expected");
 722     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 723                                                        decodeRd(insn))));
 724     NumOpsAdded = 1;
 725     return true;
 726   }
 727   // BXJ takes one GPR reg Rm.
 728   if (Opcode == ARM::BXJ) {
 729     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 730            "Reg operand expected");
 731     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 732                                                        decodeRm(insn))));
 733     NumOpsAdded = 1;
 734     return true;
 735   }
 736   // MSR and MSRsys take one GPR reg Rm, followed by the mask.
 737   if (Opcode == ARM::MSR || Opcode == ARM::MSRsys) {
 738     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 739            "Reg operand expected");
 740     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 741                                                        decodeRm(insn))));
 742     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 743     NumOpsAdded = 2;
 744     return true;
 745   }
 746   // MSRi and MSRsysi take one so_imm operand, followed by the mask.
 747   if (Opcode == ARM::MSRi || Opcode == ARM::MSRsysi) {
 748     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 749     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 750     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 751     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 752     unsigned Imm = insn & 0xFF;
 753     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 754     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 755     NumOpsAdded = 2;
 756     return true;
 757   }
 758   // SRSW and SRS requires addrmode4:$addr for ${addr:submode}, followed by the
 759   // mode immediate (Inst{4-0}).
 760   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 761       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 762     // ARMInstPrinter::printAddrMode4Operand() prints special mode string
 763     // if the base register is SP; so don't set ARM::SP.
 764     MI.addOperand(MCOperand::CreateReg(0));
 765     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 766     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 767
 768     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 769       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 770     else
 771       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 772                                                          decodeRn(insn))));
 773     NumOpsAdded = 3;
 774     return true;
 775   }
 776
 777   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 778           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 779          "Unexpected Opcode");
 780
 781   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 782
 783   int Imm32 = 0;
 784   if (Opcode == ARM::SMC) {
 785     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 786     Imm32 = slice(insn, 3, 0);
 787   } else if (Opcode == ARM::SVC) {
 788     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 789     Imm32 = slice(insn, 23, 0);
 790   } else {
 791     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 792     unsigned Imm26 = slice(insn, 23, 0) << 2;
 793     //Imm32 = signextend<signed int, 26>(Imm26);
 794     Imm32 = SignExtend32<26>(Imm26);
 795
 796     // When executing an ARM instruction, PC reads as the address of the current
 797     // instruction plus 8.  The assembler subtracts 8 from the difference
 798     // between the branch instruction and the target address, disassembler has
 799     // to add 8 to compensate.
 800     Imm32 += 8;
 801   }
 802
 803   MI.addOperand(MCOperand::CreateImm(Imm32));
 804   NumOpsAdded = 1;
 805
 806   return true;
 807 }
 808
 809 // Misc. Branch Instructions.
 810 // BR_JTadd, BR_JTr, BR_JTm
 811 // BLXr9, BXr9
 812 // BRIND, BX_RET
 813 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 814     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 815
 816   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 817   if (!OpInfo) return false;
 818
 819   unsigned &OpIdx = NumOpsAdded;
 820
 821   OpIdx = 0;
 822
 823   // BX_RET has only two predicate operands, do an early return.
 824   if (Opcode == ARM::BX_RET)
 825     return true;
 826
 827   // BLXr9 and BRIND take one GPR reg.
 828   if (Opcode == ARM::BLXr9 || Opcode == ARM::BRIND) {
 829     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 830            "Reg operand expected");
 831     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 832                                                        decodeRm(insn))));
 833     OpIdx = 1;
 834     return true;
 835   }
 836
 837   // BR_JTadd is an ADD with Rd = PC, (Rn, Rm) as the target and index regs.
 838   if (Opcode == ARM::BR_JTadd) {
 839     // InOperandList with GPR:$target and GPR:$idx regs.
 840
 841     assert(NumOps == 4 && "Expect 4 operands");
 842     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 843                                                        decodeRn(insn))));
 844     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 845                                                        decodeRm(insn))));
 846
 847     // Fill in the two remaining imm operands to signify build completion.
 848     MI.addOperand(MCOperand::CreateImm(0));
 849     MI.addOperand(MCOperand::CreateImm(0));
 850
 851     OpIdx = 4;
 852     return true;
 853   }
 854
 855   // BR_JTr is a MOV with Rd = PC, and Rm as the source register.
 856   if (Opcode == ARM::BR_JTr) {
 857     // InOperandList with GPR::$target reg.
 858
 859     assert(NumOps == 3 && "Expect 3 operands");
 860     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 861                                                        decodeRm(insn))));
 862
 863     // Fill in the two remaining imm operands to signify build completion.
 864     MI.addOperand(MCOperand::CreateImm(0));
 865     MI.addOperand(MCOperand::CreateImm(0));
 866
 867     OpIdx = 3;
 868     return true;
 869   }
 870
 871   // BR_JTm is an LDR with Rt = PC.
 872   if (Opcode == ARM::BR_JTm) {
 873     // This is the reg/reg form, with base reg followed by +/- reg shop imm.
 874     // See also ARMAddressingModes.h (Addressing Mode #2).
 875
 876     assert(NumOps == 5 && getIBit(insn) == 1 && "Expect 5 operands && I-bit=1");
 877     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 878                                                        decodeRn(insn))));
 879
 880     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 881
 882     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
 883     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 884                                                        decodeRm(insn))));
 885     // Inst{6-5} encodes the shift opcode.
 886     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 887     // Inst{11-7} encodes the imm5 shift amount.
 888     unsigned ShImm = slice(insn, 11, 7);
 889
 890     // A8.4.1.  Possible rrx or shift amount of 32...
 891     getImmShiftSE(ShOp, ShImm);
 892     MI.addOperand(MCOperand::CreateImm(
 893                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
 894
 895     // Fill in the two remaining imm operands to signify build completion.
 896     MI.addOperand(MCOperand::CreateImm(0));
 897     MI.addOperand(MCOperand::CreateImm(0));
 898
 899     OpIdx = 5;
 900     return true;
 901   }
 902
 903   return false;
 904 }
 905
 906 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 907   uint32_t lsb = slice(insn, 11, 7);
 908   uint32_t msb = slice(insn, 20, 16);
 909   uint32_t Val = 0;
 910   if (msb < lsb) {
 911     DEBUG(errs() << "Encoding error: msb < lsb\n");
 912     return false;
 913   }
 914
 915   for (uint32_t i = lsb; i <= msb; ++i)
 916     Val |= (1 << i);
 917   mask = ~Val;
 918   return true;
 919 }
 920
 921 // A major complication is the fact that some of the saturating add/subtract
 922 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 923 // They are QADD, QDADD, QDSUB, and QSUB.
 924 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 925     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 926
 927   const TargetInstrDesc &TID = ARMInsts[Opcode];
 928   unsigned short NumDefs = TID.getNumDefs();
 929   bool isUnary = isUnaryDP(TID.TSFlags);
 930   const TargetOperandInfo *OpInfo = TID.OpInfo;
 931   unsigned &OpIdx = NumOpsAdded;
 932
 933   OpIdx = 0;
 934
 935   // Disassemble register def if there is one.
 936   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 937     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 938                                                        decodeRd(insn))));
 939     ++OpIdx;
 940   }
 941
 942   // Now disassemble the src operands.
 943   if (OpIdx >= NumOps)
 944     return false;
 945
 946   // Special-case handling of BFC/BFI/SBFX/UBFX.
 947   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 948     MI.addOperand(MCOperand::CreateReg(0));
 949     if (Opcode == ARM::BFI) {
 950       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 951                                                          decodeRm(insn))));
 952       ++OpIdx;
 953     }
 954     uint32_t mask = 0;
 955     if (!getBFCInvMask(insn, mask))
 956       return false;
 957
 958     MI.addOperand(MCOperand::CreateImm(mask));
 959     OpIdx += 2;
 960     return true;
 961   }
 962   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 963     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 964                                                        decodeRm(insn))));
 965     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 966     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 967     OpIdx += 3;
 968     return true;
 969   }
 970
 971   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 972                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 973
 974   // BinaryDP has an Rn operand.
 975   if (!isUnary) {
 976     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 977            "Reg operand expected");
 978     MI.addOperand(MCOperand::CreateReg(
 979                     getRegisterEnum(B, ARM::GPRRegClassID,
 980                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 981     ++OpIdx;
 982   }
 983
 984   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 985   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 986     MI.addOperand(MCOperand::CreateReg(0));
 987     ++OpIdx;
 988   }
 989
 990   // Now disassemble operand 2.
 991   if (OpIdx >= NumOps)
 992     return false;
 993
 994   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 995     // We have a reg/reg form.
 996     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 997     // routed here as well.
 998     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 999     MI.addOperand(MCOperand::CreateReg(
1000                     getRegisterEnum(B, ARM::GPRRegClassID,
1001                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1002     ++OpIdx;
1003   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1004     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1005     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1006     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1007     MI.addOperand(MCOperand::CreateImm(Imm16));
1008     ++OpIdx;
1009   } else {
1010     // We have a reg/imm form.
1011     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1012     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1013     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1014     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1015     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1016     unsigned Imm = insn & 0xFF;
1017     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1018     ++OpIdx;
1019   }
1020
1021   return true;
1022 }
1023
1024 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1025     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1026
1027   const TargetInstrDesc &TID = ARMInsts[Opcode];
1028   unsigned short NumDefs = TID.getNumDefs();
1029   bool isUnary = isUnaryDP(TID.TSFlags);
1030   const TargetOperandInfo *OpInfo = TID.OpInfo;
1031   unsigned &OpIdx = NumOpsAdded;
1032
1033   OpIdx = 0;
1034
1035   // Disassemble register def if there is one.
1036   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1037     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1038                                                        decodeRd(insn))));
1039     ++OpIdx;
1040   }
1041
1042   // Disassemble the src operands.
1043   if (OpIdx >= NumOps)
1044     return false;
1045
1046   // BinaryDP has an Rn operand.
1047   if (!isUnary) {
1048     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1049            "Reg operand expected");
1050     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1051                                                        decodeRn(insn))));
1052     ++OpIdx;
1053   }
1054
1055   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1056   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1057     MI.addOperand(MCOperand::CreateReg(0));
1058     ++OpIdx;
1059   }
1060
1061   // Disassemble operand 2, which consists of three components.
1062   if (OpIdx + 2 >= NumOps)
1063     return false;
1064
1065   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1066          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1067          (OpInfo[OpIdx+2].RegClass < 0) &&
1068          "Expect 3 reg operands");
1069
1070   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1071   unsigned Rs = slice(insn, 4, 4);
1072
1073   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1074                                                      decodeRm(insn))));
1075   if (Rs) {
1076     // Register-controlled shifts: [Rm, Rs, shift].
1077     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1078                                                        decodeRs(insn))));
1079     // Inst{6-5} encodes the shift opcode.
1080     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1081     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1082   } else {
1083     // Constant shifts: [Rm, reg0, shift_imm].
1084     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1085     // Inst{6-5} encodes the shift opcode.
1086     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1087     // Inst{11-7} encodes the imm5 shift amount.
1088     unsigned ShImm = slice(insn, 11, 7);
1089
1090     // A8.4.1.  Possible rrx or shift amount of 32...
1091     getImmShiftSE(ShOp, ShImm);
1092     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1093   }
1094   OpIdx += 3;
1095
1096   return true;
1097 }
1098
1099 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1100     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1101
1102   const TargetInstrDesc &TID = ARMInsts[Opcode];
1103   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1104   const TargetOperandInfo *OpInfo = TID.OpInfo;
1105   if (!OpInfo) return false;
1106
1107   unsigned &OpIdx = NumOpsAdded;
1108
1109   OpIdx = 0;
1110
1111   assert(((!isStore && TID.getNumDefs() > 0) ||
1112           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1113          && "Invalid arguments");
1114
1115   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1116   if (isPrePost && isStore) {
1117     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1118            "Reg operand expected");
1119     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1120                                                        decodeRn(insn))));
1121     ++OpIdx;
1122   }
1123
1124   // Disassemble the dst/src operand.
1125   if (OpIdx >= NumOps)
1126     return false;
1127
1128   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1129          "Reg operand expected");
1130   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1131                                                      decodeRd(insn))));
1132   ++OpIdx;
1133
1134   // After dst of a pre- and post-indexed load is the address base writeback.
1135   if (isPrePost && !isStore) {
1136     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1137            "Reg operand expected");
1138     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1139                                                        decodeRn(insn))));
1140     ++OpIdx;
1141   }
1142
1143   // Disassemble the base operand.
1144   if (OpIdx >= NumOps)
1145     return false;
1146
1147   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1148          "Reg operand expected");
1149   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1150          && "Index mode or tied_to operand expected");
1151   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1152                                                      decodeRn(insn))));
1153   ++OpIdx;
1154
1155   // For reg/reg form, base reg is followed by +/- reg shop imm.
1156   // For immediate form, it is followed by +/- imm12.
1157   // See also ARMAddressingModes.h (Addressing Mode #2).
1158   if (OpIdx + 1 >= NumOps)
1159     return false;
1160
1161   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1162          (OpInfo[OpIdx+1].RegClass < 0) &&
1163          "Expect 1 reg operand followed by 1 imm operand");
1164
1165   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1166   if (getIBit(insn) == 0) {
1167     MI.addOperand(MCOperand::CreateReg(0));
1168
1169     // Disassemble the 12-bit immediate offset.
1170     unsigned Imm12 = slice(insn, 11, 0);
1171     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1172     MI.addOperand(MCOperand::CreateImm(Offset));
1173   } else {
1174     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1175     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1176                                                        decodeRm(insn))));
1177     // Inst{6-5} encodes the shift opcode.
1178     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1179     // Inst{11-7} encodes the imm5 shift amount.
1180     unsigned ShImm = slice(insn, 11, 7);
1181
1182     // A8.4.1.  Possible rrx or shift amount of 32...
1183     getImmShiftSE(ShOp, ShImm);
1184     MI.addOperand(MCOperand::CreateImm(
1185                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1186   }
1187   OpIdx += 2;
1188
1189   return true;
1190 }
1191
1192 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1193     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1194   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1195 }
1196
1197 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1198     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1199   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1200 }
1201
1202 static bool HasDualReg(unsigned Opcode) {
1203   switch (Opcode) {
1204   default:
1205     return false;
1206   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1207   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1208     return true;
1209   }
1210 }
1211
1212 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1213     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1214
1215   const TargetInstrDesc &TID = ARMInsts[Opcode];
1216   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1217   const TargetOperandInfo *OpInfo = TID.OpInfo;
1218   if (!OpInfo) return false;
1219
1220   unsigned &OpIdx = NumOpsAdded;
1221
1222   OpIdx = 0;
1223
1224   assert(((!isStore && TID.getNumDefs() > 0) ||
1225           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1226          && "Invalid arguments");
1227
1228   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1229   if (isPrePost && isStore) {
1230     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1231            "Reg operand expected");
1232     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1233                                                        decodeRn(insn))));
1234     ++OpIdx;
1235   }
1236
1237   bool DualReg = HasDualReg(Opcode);
1238
1239   // Disassemble the dst/src operand.
1240   if (OpIdx >= NumOps)
1241     return false;
1242
1243   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1244          "Reg operand expected");
1245   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1246                                                      decodeRd(insn))));
1247   ++OpIdx;
1248
1249   // Fill in LDRD and STRD's second operand.
1250   if (DualReg) {
1251     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1252                                                        decodeRd(insn) + 1)));
1253     ++OpIdx;
1254   }
1255
1256   // After dst of a pre- and post-indexed load is the address base writeback.
1257   if (isPrePost && !isStore) {
1258     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1259            "Reg operand expected");
1260     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1261                                                        decodeRn(insn))));
1262     ++OpIdx;
1263   }
1264
1265   // Disassemble the base operand.
1266   if (OpIdx >= NumOps)
1267     return false;
1268
1269   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1270          "Reg operand expected");
1271   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1272          && "Index mode or tied_to operand expected");
1273   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1274                                                      decodeRn(insn))));
1275   ++OpIdx;
1276
1277   // For reg/reg form, base reg is followed by +/- reg.
1278   // For immediate form, it is followed by +/- imm8.
1279   // See also ARMAddressingModes.h (Addressing Mode #3).
1280   if (OpIdx + 1 >= NumOps)
1281     return false;
1282
1283   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1284          (OpInfo[OpIdx+1].RegClass < 0) &&
1285          "Expect 1 reg operand followed by 1 imm operand");
1286
1287   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1288   if (getAM3IBit(insn) == 1) {
1289     MI.addOperand(MCOperand::CreateReg(0));
1290
1291     // Disassemble the 8-bit immediate offset.
1292     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1293     unsigned Imm4L = insn & 0xF;
1294     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1295     MI.addOperand(MCOperand::CreateImm(Offset));
1296   } else {
1297     // Disassemble the offset reg (Rm).
1298     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1299                                                        decodeRm(insn))));
1300     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1301     MI.addOperand(MCOperand::CreateImm(Offset));
1302   }
1303   OpIdx += 2;
1304
1305   return true;
1306 }
1307
1308 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1309     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1310   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1311                                 B);
1312 }
1313
1314 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1315     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1316   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1317 }
1318
1319 // The algorithm for disassembly of LdStMulFrm is different from others because
1320 // it explicitly populates the two predicate operands after operand 0 (the base)
1321 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1322 // reglist with each affected register encoded as an MCOperand.
1323 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1324     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1325
1326   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1327
1328   unsigned &OpIdx = NumOpsAdded;
1329
1330   OpIdx = 0;
1331
1332   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1333
1334   // Writeback to base, if necessary.
1335   if (Opcode == ARM::LDM_UPD || Opcode == ARM::STM_UPD) {
1336     MI.addOperand(MCOperand::CreateReg(Base));
1337     ++OpIdx;
1338   }
1339
1340   MI.addOperand(MCOperand::CreateReg(Base));
1341
1342   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1343   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1344
1345   // Handling the two predicate operands before the reglist.
1346   int64_t CondVal = insn >> ARMII::CondShift;
1347   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1348   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1349
1350   OpIdx += 4;
1351
1352   // Fill the variadic part of reglist.
1353   unsigned RegListBits = insn & ((1 << 16) - 1);
1354   for (unsigned i = 0; i < 16; ++i) {
1355     if ((RegListBits >> i) & 1) {
1356       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1357                                                          i)));
1358       ++OpIdx;
1359     }
1360   }
1361
1362   return true;
1363 }
1364
1365 // LDREX, LDREXB, LDREXH: Rd Rn
1366 // LDREXD:                Rd Rd+1 Rn
1367 // STREX, STREXB, STREXH: Rd Rm Rn
1368 // STREXD:                Rd Rm Rm+1 Rn
1369 //
1370 // SWP, SWPB:             Rd Rm Rn
1371 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1372     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1373
1374   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1375   if (!OpInfo) return false;
1376
1377   unsigned &OpIdx = NumOpsAdded;
1378
1379   OpIdx = 0;
1380
1381   assert(NumOps >= 2
1382          && OpInfo[0].RegClass == ARM::GPRRegClassID
1383          && OpInfo[1].RegClass == ARM::GPRRegClassID
1384          && "Expect 2 reg operands");
1385
1386   bool isStore = slice(insn, 20, 20) == 0;
1387   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1388
1389   // Add the destination operand.
1390   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1391                                                      decodeRd(insn))));
1392   ++OpIdx;
1393
1394   // Store register Exclusive needs a source operand.
1395   if (isStore) {
1396     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1397                                                        decodeRm(insn))));
1398     ++OpIdx;
1399
1400     if (isDW) {
1401       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1402                                                          decodeRm(insn)+1)));
1403       ++OpIdx;
1404     }
1405   } else if (isDW) {
1406     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1407                                                        decodeRd(insn)+1)));
1408     ++OpIdx;
1409   }
1410
1411   // Finally add the pointer operand.
1412   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1413                                                      decodeRn(insn))));
1414   ++OpIdx;
1415
1416   return true;
1417 }
1418
1419 // Misc. Arithmetic Instructions.
1420 // CLZ: Rd Rm
1421 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1422 // RBIT, REV, REV16, REVSH: Rd Rm
1423 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1424     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1425
1426   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1427   unsigned &OpIdx = NumOpsAdded;
1428
1429   OpIdx = 0;
1430
1431   assert(NumOps >= 2
1432          && OpInfo[0].RegClass == ARM::GPRRegClassID
1433          && OpInfo[1].RegClass == ARM::GPRRegClassID
1434          && "Expect 2 reg operands");
1435
1436   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1437
1438   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1439                                                      decodeRd(insn))));
1440   ++OpIdx;
1441
1442   if (ThreeReg) {
1443     assert(NumOps >= 4 && "Expect >= 4 operands");
1444     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1445                                                        decodeRn(insn))));
1446     ++OpIdx;
1447   }
1448
1449   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1450                                                      decodeRm(insn))));
1451   ++OpIdx;
1452
1453   // If there is still an operand info left which is an immediate operand, add
1454   // an additional imm5 LSL/ASR operand.
1455   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1456       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1457     // Extract the 5-bit immediate field Inst{11-7}.
1458     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1459     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1460     if (Opcode == ARM::PKHBT)
1461       Opc = ARM_AM::lsl;
1462     else if (Opcode == ARM::PKHBT)
1463       Opc = ARM_AM::asr;
1464     getImmShiftSE(Opc, ShiftAmt);
1465     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1466     ++OpIdx;
1467   }
1468
1469   return true;
1470 }
1471
1472 /// DisassembleSatFrm - Disassemble saturate instructions:
1473 /// SSAT, SSAT16, USAT, and USAT16.
1474 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1475     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1476
1477   const TargetInstrDesc &TID = ARMInsts[Opcode];
1478   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1479
1480   // Disassemble register def.
1481   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1482                                                      decodeRd(insn))));
1483
1484   unsigned Pos = slice(insn, 20, 16);
1485   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1486     Pos += 1;
1487   MI.addOperand(MCOperand::CreateImm(Pos));
1488
1489   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1490                                                      decodeRm(insn))));
1491
1492   if (NumOpsAdded == 4) {
1493     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1494     // Inst{11-7} encodes the imm5 shift amount.
1495     unsigned ShAmt = slice(insn, 11, 7);
1496     if (ShAmt == 0) {
1497       // A8.6.183.  Possible ASR shift amount of 32...
1498       if (Opc == ARM_AM::asr)
1499         ShAmt = 32;
1500       else
1501         Opc = ARM_AM::no_shift;
1502     }
1503     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1504   }
1505   return true;
1506 }
1507
1508 // Extend instructions.
1509 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1510 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1511 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1512 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1513     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1514
1515   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1516   unsigned &OpIdx = NumOpsAdded;
1517
1518   OpIdx = 0;
1519
1520   assert(NumOps >= 2
1521          && OpInfo[0].RegClass == ARM::GPRRegClassID
1522          && OpInfo[1].RegClass == ARM::GPRRegClassID
1523          && "Expect 2 reg operands");
1524
1525   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1526
1527   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1528                                                      decodeRd(insn))));
1529   ++OpIdx;
1530
1531   if (ThreeReg) {
1532     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1533                                                        decodeRn(insn))));
1534     ++OpIdx;
1535   }
1536
1537   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1538                                                      decodeRm(insn))));
1539   ++OpIdx;
1540
1541   // If there is still an operand info left which is an immediate operand, add
1542   // an additional rotate immediate operand.
1543   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1544       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1545     // Extract the 2-bit rotate field Inst{11-10}.
1546     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1547     // Rotation by 8, 16, or 24 bits.
1548     MI.addOperand(MCOperand::CreateImm(rot << 3));
1549     ++OpIdx;
1550   }
1551
1552   return true;
1553 }
1554
1555 /////////////////////////////////////
1556 //                                 //
1557 //    Utility Functions For VFP    //
1558 //                                 //
1559 /////////////////////////////////////
1560
1561 // Extract/Decode Dd/Sd:
1562 //
1563 // SP => d = UInt(Vd:D)
1564 // DP => d = UInt(D:Vd)
1565 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1566   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1567                  : (decodeRd(insn) | getDBit(insn) << 4);
1568 }
1569
1570 // Extract/Decode Dn/Sn:
1571 //
1572 // SP => n = UInt(Vn:N)
1573 // DP => n = UInt(N:Vn)
1574 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1575   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1576                  : (decodeRn(insn) | getNBit(insn) << 4);
1577 }
1578
1579 // Extract/Decode Dm/Sm:
1580 //
1581 // SP => m = UInt(Vm:M)
1582 // DP => m = UInt(M:Vm)
1583 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1584   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1585                  : (decodeRm(insn) | getMBit(insn) << 4);
1586 }
1587
1588 // A7.5.1
1589 #if 0
1590 static uint64_t VFPExpandImm(unsigned char byte, unsigned N) {
1591   assert(N == 32 || N == 64);
1592
1593   uint64_t Result;
1594   unsigned bit6 = slice(byte, 6, 6);
1595   if (N == 32) {
1596     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1597     if (bit6)
1598       Result |= 0x1f << 25;
1599     else
1600       Result |= 0x1 << 30;
1601   } else {
1602     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1603              (uint64_t)slice(byte, 5, 0) << 48;
1604     if (bit6)
1605       Result |= 0xffL << 54;
1606     else
1607       Result |= 0x1L << 62;
1608   }
1609   return Result;
1610 }
1611 #endif
1612
1613 // VFP Unary Format Instructions:
1614 //
1615 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1616 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1617 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1618 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1620
1621   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1622
1623   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1624   unsigned &OpIdx = NumOpsAdded;
1625
1626   OpIdx = 0;
1627
1628   unsigned RegClass = OpInfo[OpIdx].RegClass;
1629   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1630          "Reg operand expected");
1631   bool isSP = (RegClass == ARM::SPRRegClassID);
1632
1633   MI.addOperand(MCOperand::CreateReg(
1634                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1635   ++OpIdx;
1636
1637   // Early return for compare with zero instructions.
1638   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1639       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1640     return true;
1641
1642   RegClass = OpInfo[OpIdx].RegClass;
1643   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1644          "Reg operand expected");
1645   isSP = (RegClass == ARM::SPRRegClassID);
1646
1647   MI.addOperand(MCOperand::CreateReg(
1648                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1649   ++OpIdx;
1650
1651   return true;
1652 }
1653
1654 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1655 // Some of them have operand constraints which tie the first operand in the
1656 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1657 // tied_to operand is simply skipped.
1658 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1659     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1660
1661   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1662
1663   const TargetInstrDesc &TID = ARMInsts[Opcode];
1664   const TargetOperandInfo *OpInfo = TID.OpInfo;
1665   unsigned &OpIdx = NumOpsAdded;
1666
1667   OpIdx = 0;
1668
1669   unsigned RegClass = OpInfo[OpIdx].RegClass;
1670   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1671          "Reg operand expected");
1672   bool isSP = (RegClass == ARM::SPRRegClassID);
1673
1674   MI.addOperand(MCOperand::CreateReg(
1675                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1676   ++OpIdx;
1677
1678   // Skip tied_to operand constraint.
1679   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1680     assert(NumOps >= 4 && "Expect >=4 operands");
1681     MI.addOperand(MCOperand::CreateReg(0));
1682     ++OpIdx;
1683   }
1684
1685   MI.addOperand(MCOperand::CreateReg(
1686                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1687   ++OpIdx;
1688
1689   MI.addOperand(MCOperand::CreateReg(
1690                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1691   ++OpIdx;
1692
1693   return true;
1694 }
1695
1696 // A8.6.295 vcvt (floating-point <-> integer)
1697 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1698 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1699 //
1700 // A8.6.297 vcvt (floating-point and fixed-point)
1701 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1702 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1703     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1704
1705   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1706
1707   const TargetInstrDesc &TID = ARMInsts[Opcode];
1708   const TargetOperandInfo *OpInfo = TID.OpInfo;
1709   if (!OpInfo) return false;
1710
1711   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1712   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1713   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1714
1715   if (fixed_point) {
1716     // A8.6.297
1717     assert(NumOps >= 3 && "Expect >= 3 operands");
1718     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1719     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1720     MI.addOperand(MCOperand::CreateReg(
1721                     getRegisterEnum(B, RegClassID,
1722                                     decodeVFPRd(insn, SP))));
1723
1724     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1725            "Tied to operand expected");
1726     MI.addOperand(MI.getOperand(0));
1727
1728     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1729            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1730     MI.addOperand(MCOperand::CreateImm(fbits));
1731
1732     NumOpsAdded = 3;
1733   } else {
1734     // A8.6.295
1735     // The Rd (destination) and Rm (source) bits have different interpretations
1736     // depending on their single-precisonness.
1737     unsigned d, m;
1738     if (slice(insn, 18, 18) == 1) { // to_integer operation
1739       d = decodeVFPRd(insn, true /* Is Single Precision */);
1740       MI.addOperand(MCOperand::CreateReg(
1741                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1742       m = decodeVFPRm(insn, SP);
1743       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1744     } else {
1745       d = decodeVFPRd(insn, SP);
1746       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1747       m = decodeVFPRm(insn, true /* Is Single Precision */);
1748       MI.addOperand(MCOperand::CreateReg(
1749                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1750     }
1751     NumOpsAdded = 2;
1752   }
1753
1754   return true;
1755 }
1756
1757 // VMOVRS - A8.6.330
1758 // Rt => Rd; Sn => UInt(Vn:N)
1759 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1760     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1761
1762   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1763
1764   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1765                                                      decodeRd(insn))));
1766   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1767                                                      decodeVFPRn(insn, true))));
1768   NumOpsAdded = 2;
1769   return true;
1770 }
1771
1772 // VMOVRRD - A8.6.332
1773 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1774 //
1775 // VMOVRRS - A8.6.331
1776 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1777 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1778     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1779
1780   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1781
1782   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1783   unsigned &OpIdx = NumOpsAdded;
1784
1785   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1786                                                      decodeRd(insn))));
1787   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1788                                                      decodeRn(insn))));
1789   OpIdx = 2;
1790
1791   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1792     unsigned Sm = decodeVFPRm(insn, true);
1793     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1794                                                        Sm)));
1795     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1796                                                        Sm+1)));
1797     OpIdx += 2;
1798   } else {
1799     MI.addOperand(MCOperand::CreateReg(
1800                     getRegisterEnum(B, ARM::DPRRegClassID,
1801                                     decodeVFPRm(insn, false))));
1802     ++OpIdx;
1803   }
1804   return true;
1805 }
1806
1807 // VMOVSR - A8.6.330
1808 // Rt => Rd; Sn => UInt(Vn:N)
1809 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1810     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1811
1812   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1813
1814   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1815                                                      decodeVFPRn(insn, true))));
1816   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1817                                                      decodeRd(insn))));
1818   NumOpsAdded = 2;
1819   return true;
1820 }
1821
1822 // VMOVDRR - A8.6.332
1823 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1824 //
1825 // VMOVRRS - A8.6.331
1826 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1827 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1828     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1829
1830   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1831
1832   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1833   unsigned &OpIdx = NumOpsAdded;
1834
1835   OpIdx = 0;
1836
1837   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1838     unsigned Sm = decodeVFPRm(insn, true);
1839     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1840                                                        Sm)));
1841     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1842                                                        Sm+1)));
1843     OpIdx += 2;
1844   } else {
1845     MI.addOperand(MCOperand::CreateReg(
1846                     getRegisterEnum(B, ARM::DPRRegClassID,
1847                                     decodeVFPRm(insn, false))));
1848     ++OpIdx;
1849   }
1850
1851   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1852                                                      decodeRd(insn))));
1853   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1854                                                      decodeRn(insn))));
1855   OpIdx += 2;
1856   return true;
1857 }
1858
1859 // VFP Load/Store Instructions.
1860 // VLDRD, VLDRS, VSTRD, VSTRS
1861 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1862     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1863
1864   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1865
1866   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS) ? true : false;
1867   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1868
1869   // Extract Dd/Sd for operand 0.
1870   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1871
1872   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1873
1874   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1875   MI.addOperand(MCOperand::CreateReg(Base));
1876
1877   // Next comes the AM5 Opcode.
1878   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1879   unsigned char Imm8 = insn & 0xFF;
1880   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1881
1882   NumOpsAdded = 3;
1883
1884   return true;
1885 }
1886
1887 // VFP Load/Store Multiple Instructions.
1888 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1889 // operand 1 (the AM5 mode imm) is followed by two predicate operands.  It is
1890 // followed by a reglist of either DPR(s) or SPR(s).
1891 //
1892 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1893 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1894     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1895
1896   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1897
1898   unsigned &OpIdx = NumOpsAdded;
1899
1900   OpIdx = 0;
1901
1902   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1903
1904   // Writeback to base, if necessary.
1905   if (Opcode == ARM::VLDMD_UPD || Opcode == ARM::VLDMS_UPD ||
1906       Opcode == ARM::VSTMD_UPD || Opcode == ARM::VSTMS_UPD) {
1907     MI.addOperand(MCOperand::CreateReg(Base));
1908     ++OpIdx;
1909   }
1910
1911   MI.addOperand(MCOperand::CreateReg(Base));
1912
1913   // Next comes the AM5 Opcode.
1914   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1915   // Must be either "ia" or "db" submode.
1916   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1917     DEBUG(errs() << "Illegal addressing mode 5 sub-mode!\n");
1918     return false;
1919   }
1920
1921   unsigned char Imm8 = insn & 0xFF;
1922   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(SubMode, Imm8)));
1923
1924   // Handling the two predicate operands before the reglist.
1925   int64_t CondVal = insn >> ARMII::CondShift;
1926   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1927   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1928
1929   OpIdx += 4;
1930
1931   bool isSPVFP = (Opcode == ARM::VLDMS || Opcode == ARM::VLDMS_UPD ||
1932      Opcode == ARM::VSTMS || Opcode == ARM::VSTMS_UPD) ? true : false;
1933   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1934
1935   // Extract Dd/Sd.
1936   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1937
1938   // Fill the variadic part of reglist.
1939   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1940   for (unsigned i = 0; i < Regs; ++i) {
1941     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1942                                                        RegD + i)));
1943     ++OpIdx;
1944   }
1945
1946   return true;
1947 }
1948
1949 // Misc. VFP Instructions.
1950 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1951 // FCONSTD (DPR and a VFPf64Imm operand)
1952 // FCONSTS (SPR and a VFPf32Imm operand)
1953 // VMRS/VMSR (GPR operand)
1954 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1955     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1956
1957   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1958   unsigned &OpIdx = NumOpsAdded;
1959
1960   OpIdx = 0;
1961
1962   if (Opcode == ARM::FMSTAT)
1963     return true;
1964
1965   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1966
1967   unsigned RegEnum = 0;
1968   switch (OpInfo[0].RegClass) {
1969   case ARM::DPRRegClassID:
1970     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1971     break;
1972   case ARM::SPRRegClassID:
1973     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1974     break;
1975   case ARM::GPRRegClassID:
1976     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1977     break;
1978   default:
1979     assert(0 && "Invalid reg class id");
1980     return false;
1981   }
1982
1983   MI.addOperand(MCOperand::CreateReg(RegEnum));
1984   ++OpIdx;
1985
1986   // Extract/decode the f64/f32 immediate.
1987   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1988         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1989     // The asm syntax specifies the before-expanded <imm>.
1990     // Not VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1991     //                  Opcode == ARM::FCONSTD ? 64 : 32)
1992     MI.addOperand(MCOperand::CreateImm(slice(insn,19,16)<<4 | slice(insn,3,0)));
1993     ++OpIdx;
1994   }
1995
1996   return true;
1997 }
1998
1999 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
2000 #include "ThumbDisassemblerCore.h"
2001
2002 /////////////////////////////////////////////////////
2003 //                                                 //
2004 //     Utility Functions For ARM Advanced SIMD     //
2005 //                                                 //
2006 /////////////////////////////////////////////////////
2007
2008 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2009 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2010
2011 // A7.3 Register encoding
2012
2013 // Extract/Decode NEON D/Vd:
2014 //
2015 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2016 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2017 // handling it in the getRegisterEnum() utility function.
2018 // D = Inst{22}, Vd = Inst{15-12}
2019 static unsigned decodeNEONRd(uint32_t insn) {
2020   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2021     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2022 }
2023
2024 // Extract/Decode NEON N/Vn:
2025 //
2026 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2027 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2028 // handling it in the getRegisterEnum() utility function.
2029 // N = Inst{7}, Vn = Inst{19-16}
2030 static unsigned decodeNEONRn(uint32_t insn) {
2031   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2032     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2033 }
2034
2035 // Extract/Decode NEON M/Vm:
2036 //
2037 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2038 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2039 // handling it in the getRegisterEnum() utility function.
2040 // M = Inst{5}, Vm = Inst{3-0}
2041 static unsigned decodeNEONRm(uint32_t insn) {
2042   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2043     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2044 }
2045
2046 namespace {
2047 enum ElemSize {
2048   ESizeNA = 0,
2049   ESize8 = 8,
2050   ESize16 = 16,
2051   ESize32 = 32,
2052   ESize64 = 64
2053 };
2054 } // End of unnamed namespace
2055
2056 // size        field -> Inst{11-10}
2057 // index_align field -> Inst{7-4}
2058 //
2059 // The Lane Index interpretation depends on the Data Size:
2060 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2061 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2062 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2063 //
2064 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2065 static unsigned decodeLaneIndex(uint32_t insn) {
2066   unsigned size = insn >> 10 & 3;
2067   assert((size == 0 || size == 1 || size == 2) &&
2068          "Encoding error: size should be either 0, 1, or 2");
2069
2070   unsigned index_align = insn >> 4 & 0xF;
2071   return (index_align >> 1) >> size;
2072 }
2073
2074 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2075 // op = Inst{5}, cmode = Inst{11-8}
2076 // i = Inst{24} (ARM architecture)
2077 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2078 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2079 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2080   unsigned char op = (insn >> 5) & 1;
2081   unsigned char cmode = (insn >> 8) & 0xF;
2082   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2083                        ((insn >> 16) & 7) << 4 |
2084                        (insn & 0xF);
2085   return (op << 12) | (cmode << 8) | Imm8;
2086 }
2087
2088 // A8.6.339 VMUL, VMULL (by scalar)
2089 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2090 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2091 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2092   switch (esize) {
2093   case ESize16:
2094     return insn & 7;
2095   case ESize32:
2096     return insn & 0xF;
2097   default:
2098     assert(0 && "Unreachable code!");
2099     return 0;
2100   }
2101 }
2102
2103 // A8.6.339 VMUL, VMULL (by scalar)
2104 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2105 // ESize32 => index = Inst{5}   (M)       D0-D15
2106 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2107   switch (esize) {
2108   case ESize16:
2109     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2110   case ESize32:
2111     return (insn >> 5) & 1;
2112   default:
2113     assert(0 && "Unreachable code!");
2114     return 0;
2115   }
2116 }
2117
2118 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2119 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2120 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2121   return 64 - ((insn >> 16) & 0x3F);
2122 }
2123
2124 // A8.6.302 VDUP (scalar)
2125 // ESize8  => index = Inst{19-17}
2126 // ESize16 => index = Inst{19-18}
2127 // ESize32 => index = Inst{19}
2128 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2129   switch (esize) {
2130   case ESize8:
2131     return (insn >> 17) & 7;
2132   case ESize16:
2133     return (insn >> 18) & 3;
2134   case ESize32:
2135     return (insn >> 19) & 1;
2136   default:
2137     assert(0 && "Unspecified element size!");
2138     return 0;
2139   }
2140 }
2141
2142 // A8.6.328 VMOV (ARM core register to scalar)
2143 // A8.6.329 VMOV (scalar to ARM core register)
2144 // ESize8  => index = Inst{21:6-5}
2145 // ESize16 => index = Inst{21:6}
2146 // ESize32 => index = Inst{21}
2147 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2148   switch (esize) {
2149   case ESize8:
2150     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2151   case ESize16:
2152     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2153   case ESize32:
2154     return ((insn >> 21) & 1);
2155   default:
2156     assert(0 && "Unspecified element size!");
2157     return 0;
2158   }
2159 }
2160
2161 // Imm6 = Inst{21-16}, L = Inst{7}
2162 //
2163 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2164 // case L:imm6 of
2165 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2166 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2167 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2168 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2169 //
2170 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2171 // case L:imm6 of
2172 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2173 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2174 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2175 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2176 //
2177 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2178   ElemSize esize = ESizeNA;
2179   unsigned L = (insn >> 7) & 1;
2180   unsigned imm6 = (insn >> 16) & 0x3F;
2181   if (L == 0) {
2182     if (imm6 >> 3 == 1)
2183       esize = ESize8;
2184     else if (imm6 >> 4 == 1)
2185       esize = ESize16;
2186     else if (imm6 >> 5 == 1)
2187       esize = ESize32;
2188     else
2189       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2190   } else
2191     esize = ESize64;
2192
2193   if (LeftShift)
2194     return esize == ESize64 ? imm6 : (imm6 - esize);
2195   else
2196     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2197 }
2198
2199 // A8.6.305 VEXT
2200 // Imm4 = Inst{11-8}
2201 static unsigned decodeN3VImm(uint32_t insn) {
2202   return (insn >> 8) & 0xF;
2203 }
2204
2205 static bool UseDRegPair(unsigned Opcode) {
2206   switch (Opcode) {
2207   default:
2208     return false;
2209   case ARM::VLD1q8_UPD:
2210   case ARM::VLD1q16_UPD:
2211   case ARM::VLD1q32_UPD:
2212   case ARM::VLD1q64_UPD:
2213   case ARM::VST1q8_UPD:
2214   case ARM::VST1q16_UPD:
2215   case ARM::VST1q32_UPD:
2216   case ARM::VST1q64_UPD:
2217     return true;
2218   }
2219 }
2220
2221 // VLD*
2222 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2223 // VLD*LN*
2224 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2225 // VST*
2226 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2227 // VST*LN*
2228 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2229 //
2230 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2231 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2232     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2233     BO B) {
2234
2235   const TargetInstrDesc &TID = ARMInsts[Opcode];
2236   const TargetOperandInfo *OpInfo = TID.OpInfo;
2237
2238   // At least one DPR register plus addressing mode #6.
2239   assert(NumOps >= 3 && "Expect >= 3 operands");
2240
2241   unsigned &OpIdx = NumOpsAdded;
2242
2243   OpIdx = 0;
2244
2245   // We have homogeneous NEON registers for Load/Store.
2246   unsigned RegClass = 0;
2247   bool DRegPair = UseDRegPair(Opcode);
2248
2249   // Double-spaced registers have increments of 2.
2250   unsigned Inc = (DblSpaced || DRegPair) ? 2 : 1;
2251
2252   unsigned Rn = decodeRn(insn);
2253   unsigned Rm = decodeRm(insn);
2254   unsigned Rd = decodeNEONRd(insn);
2255
2256   // A7.7.1 Advanced SIMD addressing mode.
2257   bool WB = Rm != 15;
2258
2259   // LLVM Addressing Mode #6.
2260   unsigned RmEnum = 0;
2261   if (WB && Rm != 13)
2262     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2263
2264   if (Store) {
2265     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2266     // then possible lane index.
2267     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2268            "Reg operand expected");
2269
2270     if (WB) {
2271       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2272                                                          Rn)));
2273       ++OpIdx;
2274     }
2275
2276     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2277            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2278     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2279                                                        Rn)));
2280     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2281     OpIdx += 2;
2282
2283     if (WB) {
2284       MI.addOperand(MCOperand::CreateReg(RmEnum));
2285       ++OpIdx;
2286     }
2287
2288     assert(OpIdx < NumOps &&
2289            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2290             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2291            "Reg operand expected");
2292
2293     RegClass = OpInfo[OpIdx].RegClass;
2294     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2295       MI.addOperand(MCOperand::CreateReg(
2296                       getRegisterEnum(B, RegClass, Rd, DRegPair)));
2297       Rd += Inc;
2298       ++OpIdx;
2299     }
2300
2301     // Handle possible lane index.
2302     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2303         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2304       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2305       ++OpIdx;
2306     }
2307
2308   } else {
2309     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2310     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2311     RegClass = OpInfo[0].RegClass;
2312
2313     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2314       MI.addOperand(MCOperand::CreateReg(
2315                       getRegisterEnum(B, RegClass, Rd, DRegPair)));
2316       Rd += Inc;
2317       ++OpIdx;
2318     }
2319
2320     if (WB) {
2321       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2322                                                          Rn)));
2323       ++OpIdx;
2324     }
2325
2326     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2327            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2328     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2329                                                        Rn)));
2330     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2331     OpIdx += 2;
2332
2333     if (WB) {
2334       MI.addOperand(MCOperand::CreateReg(RmEnum));
2335       ++OpIdx;
2336     }
2337
2338     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2339       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2340              "Tied to operand expected");
2341       MI.addOperand(MCOperand::CreateReg(0));
2342       ++OpIdx;
2343     }
2344
2345     // Handle possible lane index.
2346     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2347         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2348       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2349       ++OpIdx;
2350     }
2351   }
2352
2353   // Accessing registers past the end of the NEON register file is not
2354   // defined.
2355   if (Rd > 32)
2356     return false;
2357
2358   return true;
2359 }
2360
2361 // A7.7
2362 // If L (Inst{21}) == 0, store instructions.
2363 // Find out about double-spaced-ness of the Opcode and pass it on to
2364 // DisassembleNLdSt0().
2365 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2366     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2367
2368   const StringRef Name = ARMInsts[Opcode].Name;
2369   bool DblSpaced = false;
2370
2371   if (Name.find("LN") != std::string::npos) {
2372     // To one lane instructions.
2373     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2374
2375     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2376     if (Name.endswith("16") || Name.endswith("16_UPD"))
2377       DblSpaced = slice(insn, 5, 5) == 1;
2378
2379     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2380     if (Name.endswith("32") || Name.endswith("32_UPD"))
2381       DblSpaced = slice(insn, 6, 6) == 1;
2382
2383   } else {
2384     // Multiple n-element structures with type encoded as Inst{11-8}.
2385     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2386
2387     // n == 2 && type == 0b1001 -> DblSpaced = true
2388     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2389       DblSpaced = slice(insn, 11, 8) == 9;
2390
2391     // n == 3 && type == 0b0101 -> DblSpaced = true
2392     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2393       DblSpaced = slice(insn, 11, 8) == 5;
2394
2395     // n == 4 && type == 0b0001 -> DblSpaced = true
2396     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2397       DblSpaced = slice(insn, 11, 8) == 1;
2398
2399   }
2400   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2401                            slice(insn, 21, 21) == 0, DblSpaced, B);
2402 }
2403
2404 // VMOV (immediate)
2405 //   Qd/Dd imm
2406 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2407     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2408
2409   const TargetInstrDesc &TID = ARMInsts[Opcode];
2410   const TargetOperandInfo *OpInfo = TID.OpInfo;
2411
2412   assert(NumOps >= 2 &&
2413          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2414           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2415          (OpInfo[1].RegClass < 0) &&
2416          "Expect 1 reg operand followed by 1 imm operand");
2417
2418   // Qd/Dd = Inst{22:15-12} => NEON Rd
2419   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2420                                                      decodeNEONRd(insn))));
2421
2422   ElemSize esize = ESizeNA;
2423   switch (Opcode) {
2424   case ARM::VMOVv8i8:
2425   case ARM::VMOVv16i8:
2426     esize = ESize8;
2427     break;
2428   case ARM::VMOVv4i16:
2429   case ARM::VMOVv8i16:
2430   case ARM::VMVNv4i16:
2431   case ARM::VMVNv8i16:
2432     esize = ESize16;
2433     break;
2434   case ARM::VMOVv2i32:
2435   case ARM::VMOVv4i32:
2436   case ARM::VMVNv2i32:
2437   case ARM::VMVNv4i32:
2438     esize = ESize32;
2439     break;
2440   case ARM::VMOVv1i64:
2441   case ARM::VMOVv2i64:
2442     esize = ESize64;
2443     break;
2444   default:
2445     assert(0 && "Unreachable code!");
2446     return false;
2447   }
2448
2449   // One register and a modified immediate value.
2450   // Add the imm operand.
2451   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2452
2453   NumOpsAdded = 2;
2454   return true;
2455 }
2456
2457 namespace {
2458 enum N2VFlag {
2459   N2V_None,
2460   N2V_VectorDupLane,
2461   N2V_VectorConvert_Between_Float_Fixed
2462 };
2463 } // End of unnamed namespace
2464
2465 // Vector Convert [between floating-point and fixed-point]
2466 //   Qd/Dd Qm/Dm [fbits]
2467 //
2468 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2469 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2470 //   Qd/Dd Dm index
2471 //
2472 // Vector Move Long:
2473 //   Qd Dm
2474 //
2475 // Vector Move Narrow:
2476 //   Dd Qm
2477 //
2478 // Others
2479 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2480     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2481
2482   const TargetInstrDesc &TID = ARMInsts[Opc];
2483   const TargetOperandInfo *OpInfo = TID.OpInfo;
2484
2485   assert(NumOps >= 2 &&
2486          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2487           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2488          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2489           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2490          "Expect >= 2 operands and first 2 as reg operands");
2491
2492   unsigned &OpIdx = NumOpsAdded;
2493
2494   OpIdx = 0;
2495
2496   ElemSize esize = ESizeNA;
2497   if (Flag == N2V_VectorDupLane) {
2498     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2499     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2500            "Unexpected Opcode");
2501     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2502        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2503                                                            : ESize32);
2504   }
2505
2506   // Qd/Dd = Inst{22:15-12} => NEON Rd
2507   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2508                                                      decodeNEONRd(insn))));
2509   ++OpIdx;
2510
2511   // VPADAL...
2512   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2513     // TIED_TO operand.
2514     MI.addOperand(MCOperand::CreateReg(0));
2515     ++OpIdx;
2516   }
2517
2518   // Dm = Inst{5:3-0} => NEON Rm
2519   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2520                                                      decodeNEONRm(insn))));
2521   ++OpIdx;
2522
2523   // VZIP and others have two TIED_TO reg operands.
2524   int Idx;
2525   while (OpIdx < NumOps &&
2526          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2527     // Add TIED_TO operand.
2528     MI.addOperand(MI.getOperand(Idx));
2529     ++OpIdx;
2530   }
2531
2532   // Add the imm operand, if required.
2533   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2534       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2535
2536     unsigned imm = 0xFFFFFFFF;
2537
2538     if (Flag == N2V_VectorDupLane)
2539       imm = decodeNVLaneDupIndex(insn, esize);
2540     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2541       imm = decodeVCVTFractionBits(insn);
2542
2543     assert(imm != 0xFFFFFFFF && "Internal error");
2544     MI.addOperand(MCOperand::CreateImm(imm));
2545     ++OpIdx;
2546   }
2547
2548   return true;
2549 }
2550
2551 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2552     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2553
2554   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2555                                 N2V_None, B);
2556 }
2557 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2558     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2559
2560   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2561                                 N2V_VectorConvert_Between_Float_Fixed, B);
2562 }
2563 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2564     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2565
2566   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2567                                 N2V_VectorDupLane, B);
2568 }
2569
2570 // Vector Shift [Accumulate] Instructions.
2571 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2572 //
2573 // Vector Shift Left Long (with maximum shift count) Instructions.
2574 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2575 //
2576 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2577     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2578
2579   const TargetInstrDesc &TID = ARMInsts[Opcode];
2580   const TargetOperandInfo *OpInfo = TID.OpInfo;
2581
2582   assert(NumOps >= 3 &&
2583          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2584           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2585          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2586           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2587          "Expect >= 3 operands and first 2 as reg operands");
2588
2589   unsigned &OpIdx = NumOpsAdded;
2590
2591   OpIdx = 0;
2592
2593   // Qd/Dd = Inst{22:15-12} => NEON Rd
2594   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2595                                                      decodeNEONRd(insn))));
2596   ++OpIdx;
2597
2598   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2599     // TIED_TO operand.
2600     MI.addOperand(MCOperand::CreateReg(0));
2601     ++OpIdx;
2602   }
2603
2604   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2605           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2606          "Reg operand expected");
2607
2608   // Qm/Dm = Inst{5:3-0} => NEON Rm
2609   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2610                                                      decodeNEONRm(insn))));
2611   ++OpIdx;
2612
2613   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2614
2615   // Add the imm operand.
2616
2617   // VSHLL has maximum shift count as the imm, inferred from its size.
2618   unsigned Imm;
2619   switch (Opcode) {
2620   default:
2621     Imm = decodeNVSAmt(insn, LeftShift);
2622     break;
2623   case ARM::VSHLLi8:
2624     Imm = 8;
2625     break;
2626   case ARM::VSHLLi16:
2627     Imm = 16;
2628     break;
2629   case ARM::VSHLLi32:
2630     Imm = 32;
2631     break;
2632   }
2633   MI.addOperand(MCOperand::CreateImm(Imm));
2634   ++OpIdx;
2635
2636   return true;
2637 }
2638
2639 // Left shift instructions.
2640 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2641     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2642
2643   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2644                                  B);
2645 }
2646 // Right shift instructions have different shift amount interpretation.
2647 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2648     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2649
2650   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2651                                  B);
2652 }
2653
2654 namespace {
2655 enum N3VFlag {
2656   N3V_None,
2657   N3V_VectorExtract,
2658   N3V_VectorShift,
2659   N3V_Multiply_By_Scalar
2660 };
2661 } // End of unnamed namespace
2662
2663 // NEON Three Register Instructions with Optional Immediate Operand
2664 //
2665 // Vector Extract Instructions.
2666 // Qd/Dd Qn/Dn Qm/Dm imm4
2667 //
2668 // Vector Shift (Register) Instructions.
2669 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2670 //
2671 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2672 // Qd/Dd Qn/Dn RestrictedDm index
2673 //
2674 // Others
2675 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2676     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2677
2678   const TargetInstrDesc &TID = ARMInsts[Opcode];
2679   const TargetOperandInfo *OpInfo = TID.OpInfo;
2680
2681   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2682   assert(NumOps >= 3 &&
2683          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2684           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2685          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2686           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2687          "Expect >= 3 operands and first 2 as reg operands");
2688
2689   unsigned &OpIdx = NumOpsAdded;
2690
2691   OpIdx = 0;
2692
2693   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2694   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2695   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2696   ElemSize esize = ESizeNA;
2697   if (Flag == N3V_Multiply_By_Scalar) {
2698     unsigned size = (insn >> 20) & 3;
2699     if (size == 1) esize = ESize16;
2700     if (size == 2) esize = ESize32;
2701     assert (esize == ESize16 || esize == ESize32);
2702   }
2703
2704   // Qd/Dd = Inst{22:15-12} => NEON Rd
2705   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2706                                                      decodeNEONRd(insn))));
2707   ++OpIdx;
2708
2709   // VABA, VABAL, VBSLd, VBSLq, ...
2710   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2711     // TIED_TO operand.
2712     MI.addOperand(MCOperand::CreateReg(0));
2713     ++OpIdx;
2714   }
2715
2716   // Dn = Inst{7:19-16} => NEON Rn
2717   // or
2718   // Dm = Inst{5:3-0} => NEON Rm
2719   MI.addOperand(MCOperand::CreateReg(
2720                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2721                                   VdVnVm ? decodeNEONRn(insn)
2722                                          : decodeNEONRm(insn))));
2723   ++OpIdx;
2724
2725   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2726   // N3RegFrm.
2727   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2728     return true;
2729
2730   // Dm = Inst{5:3-0} => NEON Rm
2731   // or
2732   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2733   // or
2734   // Dn = Inst{7:19-16} => NEON Rn
2735   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2736                                         : decodeNEONRm(insn))
2737                       : decodeNEONRn(insn);
2738
2739   MI.addOperand(MCOperand::CreateReg(
2740                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2741   ++OpIdx;
2742
2743   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2744       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2745     // Add the imm operand.
2746     unsigned Imm = 0;
2747     if (IsImm4)
2748       Imm = decodeN3VImm(insn);
2749     else if (IsDmRestricted)
2750       Imm = decodeRestrictedDmIndex(insn, esize);
2751     else {
2752       assert(0 && "Internal error: unreachable code!");
2753       return false;
2754     }
2755
2756     MI.addOperand(MCOperand::CreateImm(Imm));
2757     ++OpIdx;
2758   }
2759
2760   return true;
2761 }
2762
2763 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2764     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2765
2766   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2767                                   N3V_None, B);
2768 }
2769 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2770     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2771
2772   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2773                                   N3V_VectorShift, B);
2774 }
2775 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2776     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2777
2778   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2779                                   N3V_VectorExtract, B);
2780 }
2781 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2782     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2783
2784   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2785                                   N3V_Multiply_By_Scalar, B);
2786 }
2787
2788 // Vector Table Lookup
2789 //
2790 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2791 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2792 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2793 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2794 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2795     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2796
2797   const TargetInstrDesc &TID = ARMInsts[Opcode];
2798   const TargetOperandInfo *OpInfo = TID.OpInfo;
2799   if (!OpInfo) return false;
2800
2801   assert(NumOps >= 3 &&
2802          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2803          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2804          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2805          "Expect >= 3 operands and first 3 as reg operands");
2806
2807   unsigned &OpIdx = NumOpsAdded;
2808
2809   OpIdx = 0;
2810
2811   unsigned Rn = decodeNEONRn(insn);
2812
2813   // {Dn} encoded as len = 0b00
2814   // {Dn Dn+1} encoded as len = 0b01
2815   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2816   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2817   unsigned Len = slice(insn, 9, 8) + 1;
2818
2819   // Dd (the destination vector)
2820   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2821                                                      decodeNEONRd(insn))));
2822   ++OpIdx;
2823
2824   // Process tied_to operand constraint.
2825   int Idx;
2826   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2827     MI.addOperand(MI.getOperand(Idx));
2828     ++OpIdx;
2829   }
2830
2831   // Do the <list> now.
2832   for (unsigned i = 0; i < Len; ++i) {
2833     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2834            "Reg operand expected");
2835     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2836                                                        Rn + i)));
2837     ++OpIdx;
2838   }
2839
2840   // Dm (the index vector)
2841   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2842          "Reg operand (index vector) expected");
2843   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2844                                                      decodeNEONRm(insn))));
2845   ++OpIdx;
2846
2847   return true;
2848 }
2849
2850 // Vector Get Lane (move scalar to ARM core register) Instructions.
2851 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2852 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2853     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2854
2855   const TargetInstrDesc &TID = ARMInsts[Opcode];
2856   const TargetOperandInfo *OpInfo = TID.OpInfo;
2857   if (!OpInfo) return false;
2858
2859   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2860          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2861          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2862          OpInfo[2].RegClass < 0 &&
2863          "Expect >= 3 operands with one dst operand");
2864
2865   ElemSize esize =
2866     Opcode == ARM::VGETLNi32 ? ESize32
2867       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2868                                                                 : ESize32);
2869
2870   // Rt = Inst{15-12} => ARM Rd
2871   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2872                                                      decodeRd(insn))));
2873
2874   // Dn = Inst{7:19-16} => NEON Rn
2875   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2876                                                      decodeNEONRn(insn))));
2877
2878   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2879
2880   NumOpsAdded = 3;
2881   return true;
2882 }
2883
2884 // Vector Set Lane (move ARM core register to scalar) Instructions.
2885 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2886 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2887     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2888
2889   const TargetInstrDesc &TID = ARMInsts[Opcode];
2890   const TargetOperandInfo *OpInfo = TID.OpInfo;
2891   if (!OpInfo) return false;
2892
2893   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2894          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2895          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2896          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2897          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2898          OpInfo[3].RegClass < 0 &&
2899          "Expect >= 3 operands with one dst operand");
2900
2901   ElemSize esize =
2902     Opcode == ARM::VSETLNi8 ? ESize8
2903                             : (Opcode == ARM::VSETLNi16 ? ESize16
2904                                                         : ESize32);
2905
2906   // Dd = Inst{7:19-16} => NEON Rn
2907   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2908                                                      decodeNEONRn(insn))));
2909
2910   // TIED_TO operand.
2911   MI.addOperand(MCOperand::CreateReg(0));
2912
2913   // Rt = Inst{15-12} => ARM Rd
2914   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2915                                                      decodeRd(insn))));
2916
2917   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2918
2919   NumOpsAdded = 4;
2920   return true;
2921 }
2922
2923 // Vector Duplicate Instructions (from ARM core register to all elements).
2924 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2925 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2926     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2927
2928   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2929
2930   assert(NumOps >= 2 &&
2931          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2932           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2933          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2934          "Expect >= 2 operands and first 2 as reg operand");
2935
2936   unsigned RegClass = OpInfo[0].RegClass;
2937
2938   // Qd/Dd = Inst{7:19-16} => NEON Rn
2939   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2940                                                      decodeNEONRn(insn))));
2941
2942   // Rt = Inst{15-12} => ARM Rd
2943   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2944                                                      decodeRd(insn))));
2945
2946   NumOpsAdded = 2;
2947   return true;
2948 }
2949
2950 // A8.6.41 DMB
2951 // A8.6.42 DSB
2952 // A8.6.49 ISB
2953 static inline bool MemBarrierInstr(uint32_t insn) {
2954   unsigned op7_4 = slice(insn, 7, 4);
2955   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2956     return true;
2957
2958   return false;
2959 }
2960
2961 static inline bool PreLoadOpcode(unsigned Opcode) {
2962   switch(Opcode) {
2963   case ARM::PLDi:  case ARM::PLDr:
2964   case ARM::PLDWi: case ARM::PLDWr:
2965   case ARM::PLIi:  case ARM::PLIr:
2966     return true;
2967   default:
2968     return false;
2969   }
2970 }
2971
2972 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2973     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2974
2975   // Preload Data/Instruction requires either 2 or 4 operands.
2976   // PLDi, PLDWi, PLIi:                Rn [+/-]imm12 add = (U == '1')
2977   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: Rn Rm addrmode2_opc
2978
2979   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2980                                                      decodeRn(insn))));
2981
2982   if (Opcode == ARM::PLDi || Opcode == ARM::PLDWi || Opcode == ARM::PLIi) {
2983     unsigned Imm12 = slice(insn, 11, 0);
2984     bool Negative = getUBit(insn) == 0;
2985     int Offset = Negative ? -1 - Imm12 : 1 * Imm12;
2986     MI.addOperand(MCOperand::CreateImm(Offset));
2987     NumOpsAdded = 2;
2988   } else {
2989     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2990                                                        decodeRm(insn))));
2991
2992     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2993
2994     // Inst{6-5} encodes the shift opcode.
2995     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2996     // Inst{11-7} encodes the imm5 shift amount.
2997     unsigned ShImm = slice(insn, 11, 7);
2998
2999     // A8.4.1.  Possible rrx or shift amount of 32...
3000     getImmShiftSE(ShOp, ShImm);
3001     MI.addOperand(MCOperand::CreateImm(
3002                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
3003     NumOpsAdded = 3;
3004   }
3005
3006   return true;
3007 }
3008
3009 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3010     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3011
3012   if (MemBarrierInstr(insn)) {
3013     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
3014     // of within the generic ARMBasicMCBuilder::BuildIt() method.
3015     //
3016     // Inst{3-0} encodes the memory barrier option for the variants.
3017     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3018     NumOpsAdded = 1;
3019     return true;
3020   }
3021
3022   switch (Opcode) {
3023   case ARM::CLREX:
3024   case ARM::NOP:
3025   case ARM::TRAP:
3026   case ARM::YIELD:
3027   case ARM::WFE:
3028   case ARM::WFI:
3029   case ARM::SEV:
3030   case ARM::SETENDBE:
3031   case ARM::SETENDLE:
3032     return true;
3033   default:
3034     break;
3035   }
3036
3037   // CPS has a singleton $opt operand that contains the following information:
3038   // opt{4-0} = mode from Inst{4-0}
3039   // opt{5} = changemode from Inst{17}
3040   // opt{8-6} = AIF from Inst{8-6}
3041   // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
3042   if (Opcode == ARM::CPS) {
3043     unsigned Option = slice(insn, 4, 0) | slice(insn, 17, 17) << 5 |
3044       slice(insn, 8, 6) << 6 | slice(insn, 19, 18) << 9;
3045     MI.addOperand(MCOperand::CreateImm(Option));
3046     NumOpsAdded = 1;
3047     return true;
3048   }
3049
3050   // DBG has its option specified in Inst{3-0}.
3051   if (Opcode == ARM::DBG) {
3052     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3053     NumOpsAdded = 1;
3054     return true;
3055   }
3056
3057   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3058   if (Opcode == ARM::BKPT) {
3059     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3060                                        slice(insn, 3, 0)));
3061     NumOpsAdded = 1;
3062     return true;
3063   }
3064
3065   if (PreLoadOpcode(Opcode))
3066     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3067
3068   assert(0 && "Unexpected misc instruction!");
3069   return false;
3070 }
3071
3072 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3073 /// We divide the disassembly task into different categories, with each one
3074 /// corresponding to a specific instruction encoding format.  There could be
3075 /// exceptions when handling a specific format, and that is why the Opcode is
3076 /// also present in the function prototype.
3077 static const DisassembleFP FuncPtrs[] = {
3078   &DisassemblePseudo,
3079   &DisassembleMulFrm,
3080   &DisassembleBrFrm,
3081   &DisassembleBrMiscFrm,
3082   &DisassembleDPFrm,
3083   &DisassembleDPSoRegFrm,
3084   &DisassembleLdFrm,
3085   &DisassembleStFrm,
3086   &DisassembleLdMiscFrm,
3087   &DisassembleStMiscFrm,
3088   &DisassembleLdStMulFrm,
3089   &DisassembleLdStExFrm,
3090   &DisassembleArithMiscFrm,
3091   &DisassembleSatFrm,
3092   &DisassembleExtFrm,
3093   &DisassembleVFPUnaryFrm,
3094   &DisassembleVFPBinaryFrm,
3095   &DisassembleVFPConv1Frm,
3096   &DisassembleVFPConv2Frm,
3097   &DisassembleVFPConv3Frm,
3098   &DisassembleVFPConv4Frm,
3099   &DisassembleVFPConv5Frm,
3100   &DisassembleVFPLdStFrm,
3101   &DisassembleVFPLdStMulFrm,
3102   &DisassembleVFPMiscFrm,
3103   &DisassembleThumbFrm,
3104   &DisassembleMiscFrm,
3105   &DisassembleNGetLnFrm,
3106   &DisassembleNSetLnFrm,
3107   &DisassembleNDupFrm,
3108
3109   // VLD and VST (including one lane) Instructions.
3110   &DisassembleNLdSt,
3111
3112   // A7.4.6 One register and a modified immediate value
3113   // 1-Register Instructions with imm.
3114   // LLVM only defines VMOVv instructions.
3115   &DisassembleN1RegModImmFrm,
3116
3117   // 2-Register Instructions with no imm.
3118   &DisassembleN2RegFrm,
3119
3120   // 2-Register Instructions with imm (vector convert float/fixed point).
3121   &DisassembleNVCVTFrm,
3122
3123   // 2-Register Instructions with imm (vector dup lane).
3124   &DisassembleNVecDupLnFrm,
3125
3126   // Vector Shift Left Instructions.
3127   &DisassembleN2RegVecShLFrm,
3128
3129   // Vector Shift Righ Instructions, which has different interpretation of the
3130   // shift amount from the imm6 field.
3131   &DisassembleN2RegVecShRFrm,
3132
3133   // 3-Register Data-Processing Instructions.
3134   &DisassembleN3RegFrm,
3135
3136   // Vector Shift (Register) Instructions.
3137   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3138   &DisassembleN3RegVecShFrm,
3139
3140   // Vector Extract Instructions.
3141   &DisassembleNVecExtractFrm,
3142
3143   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3144   // By Scalar Instructions.
3145   &DisassembleNVecMulScalarFrm,
3146
3147   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3148   // values in a table and generate a new vector.
3149   &DisassembleNVTBLFrm,
3150
3151   NULL
3152 };
3153
3154 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3155 /// The general idea is to set the Opcode for the MCInst, followed by adding
3156 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3157 /// to the Format-specific disassemble function for disassembly, followed by
3158 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3159 /// which follow the Dst/Src Operands.
3160 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3161   // Stage 1 sets the Opcode.
3162   MI.setOpcode(Opcode);
3163   // If the number of operands is zero, we're done!
3164   if (NumOps == 0)
3165     return true;
3166
3167   // Stage 2 calls the format-specific disassemble function to build the operand
3168   // list.
3169   if (Disasm == NULL)
3170     return false;
3171   unsigned NumOpsAdded = 0;
3172   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3173
3174   if (!OK || this->Err != 0) return false;
3175   if (NumOpsAdded >= NumOps)
3176     return true;
3177
3178   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3179   // FIXME: Should this be done selectively?
3180   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3181 }
3182
3183 // A8.3 Conditional execution
3184 // A8.3.1 Pseudocode details of conditional execution
3185 // Condition bits '111x' indicate the instruction is always executed.
3186 static uint32_t CondCode(uint32_t CondField) {
3187   if (CondField == 0xF)
3188     return ARMCC::AL;
3189   return CondField;
3190 }
3191
3192 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3193 /// of some Thumb instructions which come before the reglist operands.  It
3194 /// returns true if the two predicate operands have been processed.
3195 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3196     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3197
3198   assert(NumOpsRemaining > 0 && "Invalid argument");
3199
3200   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3201   unsigned Idx = MI.getNumOperands();
3202
3203   // First, we check whether this instr specifies the PredicateOperand through
3204   // a pair of TargetOperandInfos with isPredicate() property.
3205   if (NumOpsRemaining >= 2 &&
3206       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3207       OpInfo[Idx].RegClass < 0 &&
3208       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3209   {
3210     // If we are inside an IT block, get the IT condition bits maintained via
3211     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3212     // See also A2.5.2.
3213     if (InITBlock())
3214       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3215     else
3216       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3217     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3218     return true;
3219   }
3220
3221   return false;
3222 }
3223
3224 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3225 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3226 /// constituents.
3227 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3228     uint32_t insn, unsigned short NumOpsRemaining) {
3229
3230   assert(NumOpsRemaining > 0 && "Invalid argument");
3231
3232   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3233   const std::string &Name = ARMInsts[Opcode].Name;
3234   unsigned Idx = MI.getNumOperands();
3235
3236   // First, we check whether this instr specifies the PredicateOperand through
3237   // a pair of TargetOperandInfos with isPredicate() property.
3238   if (NumOpsRemaining >= 2 &&
3239       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3240       OpInfo[Idx].RegClass < 0 &&
3241       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3242   {
3243     // If we are inside an IT block, get the IT condition bits maintained via
3244     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3245     // See also A2.5.2.
3246     if (InITBlock())
3247       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3248     else {
3249       if (Name.length() > 1 && Name[0] == 't') {
3250         // Thumb conditional branch instructions have their cond field embedded,
3251         // like ARM.
3252         //
3253         // A8.6.16 B
3254         if (Name == "t2Bcc")
3255           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3256         else if (Name == "tBcc")
3257           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3258         else
3259           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3260       } else {
3261         // ARM instructions get their condition field from Inst{31-28}.
3262         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3263       }
3264     }
3265     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3266     Idx += 2;
3267     NumOpsRemaining -= 2;
3268   }
3269
3270   if (NumOpsRemaining == 0)
3271     return true;
3272
3273   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3274   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3275     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3276     --NumOpsRemaining;
3277   }
3278
3279   if (NumOpsRemaining == 0)
3280     return true;
3281   else
3282     return false;
3283 }
3284
3285 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3286 /// after BuildIt is finished.
3287 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3288     uint32_t insn) {
3289
3290   if (!SP) return Status;
3291
3292   if (Opcode == ARM::t2IT)
3293     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3294   else if (InITBlock())
3295     SP->UpdateIT();
3296
3297   return Status;
3298 }
3299
3300 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3301 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3302                                      unsigned short num)
3303   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3304   unsigned Idx = (unsigned)format;
3305   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3306   Disasm = FuncPtrs[Idx];
3307 }
3308
3309 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3310 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3311 /// Return NULL if it fails to create/return a proper builder.  API clients
3312 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3313 /// performed by the API clients to improve performance.
3314 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3315   // For "Unknown format", fail by returning a NULL pointer.
3316   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3317     DEBUG(errs() << "Unknown format\n");
3318     return 0;
3319   }
3320
3321   return new ARMBasicMCBuilder(Opcode, Format,
3322                                ARMInsts[Opcode].getNumOperands());
3323 }