lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // FIXME: Auto-gened?
  83 static unsigned
  84 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  85   // For this purpose, we can treat rGPR as if it were GPR.
  86   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  87
  88   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  89   unsigned RegNum =
  90     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  91
  92   switch (RegNum) {
  93   default:
  94     break;
  95   case 0:
  96     switch (RegClassID) {
  97     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
  98     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
  99     case ARM::DPR_VFP2RegClassID:
 100       return ARM::D0;
 101     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 102     case ARM::QPR_VFP2RegClassID:
 103       return ARM::Q0;
 104     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 105     }
 106     break;
 107   case 1:
 108     switch (RegClassID) {
 109     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 110     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 111     case ARM::DPR_VFP2RegClassID:
 112       return ARM::D1;
 113     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 114     case ARM::QPR_VFP2RegClassID:
 115       return ARM::Q1;
 116     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 117     }
 118     break;
 119   case 2:
 120     switch (RegClassID) {
 121     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 122     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 123     case ARM::DPR_VFP2RegClassID:
 124       return ARM::D2;
 125     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 126     case ARM::QPR_VFP2RegClassID:
 127       return ARM::Q2;
 128     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 129     }
 130     break;
 131   case 3:
 132     switch (RegClassID) {
 133     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 134     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 135     case ARM::DPR_VFP2RegClassID:
 136       return ARM::D3;
 137     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 138     case ARM::QPR_VFP2RegClassID:
 139       return ARM::Q3;
 140     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 141     }
 142     break;
 143   case 4:
 144     switch (RegClassID) {
 145     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 146     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 147     case ARM::DPR_VFP2RegClassID:
 148       return ARM::D4;
 149     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 150     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 151     }
 152     break;
 153   case 5:
 154     switch (RegClassID) {
 155     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 156     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 157     case ARM::DPR_VFP2RegClassID:
 158       return ARM::D5;
 159     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 160     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 161     }
 162     break;
 163   case 6:
 164     switch (RegClassID) {
 165     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 166     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 167     case ARM::DPR_VFP2RegClassID:
 168       return ARM::D6;
 169     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 170     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 171     }
 172     break;
 173   case 7:
 174     switch (RegClassID) {
 175     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 176     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 177     case ARM::DPR_VFP2RegClassID:
 178       return ARM::D7;
 179     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 180     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 181     }
 182     break;
 183   case 8:
 184     switch (RegClassID) {
 185     case ARM::GPRRegClassID: return ARM::R8;
 186     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 187     case ARM::QPRRegClassID: return ARM::Q8;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 189     }
 190     break;
 191   case 9:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R9;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 195     case ARM::QPRRegClassID: return ARM::Q9;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 197     }
 198     break;
 199   case 10:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R10;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 203     case ARM::QPRRegClassID: return ARM::Q10;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 205     }
 206     break;
 207   case 11:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R11;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 211     case ARM::QPRRegClassID: return ARM::Q11;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 213     }
 214     break;
 215   case 12:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R12;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 219     case ARM::QPRRegClassID: return ARM::Q12;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 221     }
 222     break;
 223   case 13:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::SP;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 227     case ARM::QPRRegClassID: return ARM::Q13;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 229     }
 230     break;
 231   case 14:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::LR;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 235     case ARM::QPRRegClassID: return ARM::Q14;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 237     }
 238     break;
 239   case 15:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::PC;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 243     case ARM::QPRRegClassID: return ARM::Q15;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 245     }
 246     break;
 247   case 16:
 248     switch (RegClassID) {
 249     case ARM::DPRRegClassID: return ARM::D16;
 250     case ARM::SPRRegClassID: return ARM::S16;
 251     }
 252     break;
 253   case 17:
 254     switch (RegClassID) {
 255     case ARM::DPRRegClassID: return ARM::D17;
 256     case ARM::SPRRegClassID: return ARM::S17;
 257     }
 258     break;
 259   case 18:
 260     switch (RegClassID) {
 261     case ARM::DPRRegClassID: return ARM::D18;
 262     case ARM::SPRRegClassID: return ARM::S18;
 263     }
 264     break;
 265   case 19:
 266     switch (RegClassID) {
 267     case ARM::DPRRegClassID: return ARM::D19;
 268     case ARM::SPRRegClassID: return ARM::S19;
 269     }
 270     break;
 271   case 20:
 272     switch (RegClassID) {
 273     case ARM::DPRRegClassID: return ARM::D20;
 274     case ARM::SPRRegClassID: return ARM::S20;
 275     }
 276     break;
 277   case 21:
 278     switch (RegClassID) {
 279     case ARM::DPRRegClassID: return ARM::D21;
 280     case ARM::SPRRegClassID: return ARM::S21;
 281     }
 282     break;
 283   case 22:
 284     switch (RegClassID) {
 285     case ARM::DPRRegClassID: return ARM::D22;
 286     case ARM::SPRRegClassID: return ARM::S22;
 287     }
 288     break;
 289   case 23:
 290     switch (RegClassID) {
 291     case ARM::DPRRegClassID: return ARM::D23;
 292     case ARM::SPRRegClassID: return ARM::S23;
 293     }
 294     break;
 295   case 24:
 296     switch (RegClassID) {
 297     case ARM::DPRRegClassID: return ARM::D24;
 298     case ARM::SPRRegClassID: return ARM::S24;
 299     }
 300     break;
 301   case 25:
 302     switch (RegClassID) {
 303     case ARM::DPRRegClassID: return ARM::D25;
 304     case ARM::SPRRegClassID: return ARM::S25;
 305     }
 306     break;
 307   case 26:
 308     switch (RegClassID) {
 309     case ARM::DPRRegClassID: return ARM::D26;
 310     case ARM::SPRRegClassID: return ARM::S26;
 311     }
 312     break;
 313   case 27:
 314     switch (RegClassID) {
 315     case ARM::DPRRegClassID: return ARM::D27;
 316     case ARM::SPRRegClassID: return ARM::S27;
 317     }
 318     break;
 319   case 28:
 320     switch (RegClassID) {
 321     case ARM::DPRRegClassID: return ARM::D28;
 322     case ARM::SPRRegClassID: return ARM::S28;
 323     }
 324     break;
 325   case 29:
 326     switch (RegClassID) {
 327     case ARM::DPRRegClassID: return ARM::D29;
 328     case ARM::SPRRegClassID: return ARM::S29;
 329     }
 330     break;
 331   case 30:
 332     switch (RegClassID) {
 333     case ARM::DPRRegClassID: return ARM::D30;
 334     case ARM::SPRRegClassID: return ARM::S30;
 335     }
 336     break;
 337   case 31:
 338     switch (RegClassID) {
 339     case ARM::DPRRegClassID: return ARM::D31;
 340     case ARM::SPRRegClassID: return ARM::S31;
 341     }
 342     break;
 343   }
 344   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 345   // Encoding error.  Mark the builder with error code != 0.
 346   B->SetErr(-1);
 347   return 0;
 348 }
 349
 350 ///////////////////////////////
 351 //                           //
 352 //     Utility Functions     //
 353 //                           //
 354 ///////////////////////////////
 355
 356 // Extract/Decode Rd: Inst{15-12}.
 357 static inline unsigned decodeRd(uint32_t insn) {
 358   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 359 }
 360
 361 // Extract/Decode Rn: Inst{19-16}.
 362 static inline unsigned decodeRn(uint32_t insn) {
 363   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rm: Inst{3-0}.
 367 static inline unsigned decodeRm(uint32_t insn) {
 368   return (insn & ARMII::GPRRegMask);
 369 }
 370
 371 // Extract/Decode Rs: Inst{11-8}.
 372 static inline unsigned decodeRs(uint32_t insn) {
 373   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 374 }
 375
 376 static inline unsigned getCondField(uint32_t insn) {
 377   return (insn >> ARMII::CondShift);
 378 }
 379
 380 static inline unsigned getIBit(uint32_t insn) {
 381   return (insn >> ARMII::I_BitShift) & 1;
 382 }
 383
 384 static inline unsigned getAM3IBit(uint32_t insn) {
 385   return (insn >> ARMII::AM3_I_BitShift) & 1;
 386 }
 387
 388 static inline unsigned getPBit(uint32_t insn) {
 389   return (insn >> ARMII::P_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getUBit(uint32_t insn) {
 393   return (insn >> ARMII::U_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPUBits(uint32_t insn) {
 397   return (insn >> ARMII::U_BitShift) & 3;
 398 }
 399
 400 static inline unsigned getSBit(uint32_t insn) {
 401   return (insn >> ARMII::S_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getWBit(uint32_t insn) {
 405   return (insn >> ARMII::W_BitShift) & 1;
 406 }
 407
 408 static inline unsigned getDBit(uint32_t insn) {
 409   return (insn >> ARMII::D_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getNBit(uint32_t insn) {
 413   return (insn >> ARMII::N_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getMBit(uint32_t insn) {
 417   return (insn >> ARMII::M_BitShift) & 1;
 418 }
 419
 420 // See A8.4 Shifts applied to a register.
 421 //     A8.4.2 Register controlled shifts.
 422 //
 423 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 424 // into llvm enums for shift opcode.  The API clients should pass in the value
 425 // encoded with two bits, so the assert stays to signal a wrong API usage.
 426 //
 427 // A8-12: DecodeRegShift()
 428 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 429   switch (bits) {
 430   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 431   case 0:  return ARM_AM::lsl;
 432   case 1:  return ARM_AM::lsr;
 433   case 2:  return ARM_AM::asr;
 434   case 3:  return ARM_AM::ror;
 435   }
 436 }
 437
 438 // See A8.4 Shifts applied to a register.
 439 //     A8.4.1 Constant shifts.
 440 //
 441 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 442 // encodings into the intended ShiftOpc and shift amount.
 443 //
 444 // A8-11: DecodeImmShift()
 445 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 446   if (ShImm != 0)
 447     return;
 448   switch (ShOp) {
 449   case ARM_AM::no_shift:
 450   case ARM_AM::rrx:
 451     break;
 452   case ARM_AM::lsl:
 453     ShOp = ARM_AM::no_shift;
 454     break;
 455   case ARM_AM::lsr:
 456   case ARM_AM::asr:
 457     ShImm = 32;
 458     break;
 459   case ARM_AM::ror:
 460     ShOp = ARM_AM::rrx;
 461     break;
 462   }
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BLr9: SignExtend(Imm24:'00', 32)
 683 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: ldstm_mode:$amode mode_imm
 695 // RFEW/RFE: ldstm_mode:$amode Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 724   // bit 4, and the special register fields in bits 3-0.
 725   if (Opcode == ARM::MSR) {
 726     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 727            "Reg operand expected");
 728     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 729                                        slice(insn, 19, 16) /* Special Reg */ ));
 730     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 731                                                        decodeRm(insn))));
 732     NumOpsAdded = 2;
 733     return true;
 734   }
 735   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 736   // R Bit in bit 4, and the special register fields in bits 3-0.
 737   if (Opcode == ARM::MSRi) {
 738     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 739                                        slice(insn, 19, 16) /* Special Reg */ ));
 740     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 741     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 742     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 743     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 744     unsigned Imm = insn & 0xFF;
 745     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 746     NumOpsAdded = 2;
 747     return true;
 748   }
 749   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 750       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 751     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 752     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 753
 754     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 755       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 756     else
 757       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 758                                                          decodeRn(insn))));
 759     NumOpsAdded = 3;
 760     return true;
 761   }
 762
 763   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 764           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 765          "Unexpected Opcode");
 766
 767   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 768
 769   int Imm32 = 0;
 770   if (Opcode == ARM::SMC) {
 771     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 772     Imm32 = slice(insn, 3, 0);
 773   } else if (Opcode == ARM::SVC) {
 774     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 775     Imm32 = slice(insn, 23, 0);
 776   } else {
 777     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 778     unsigned Imm26 = slice(insn, 23, 0) << 2;
 779     //Imm32 = signextend<signed int, 26>(Imm26);
 780     Imm32 = SignExtend32<26>(Imm26);
 781
 782     // When executing an ARM instruction, PC reads as the address of the current
 783     // instruction plus 8.  The assembler subtracts 8 from the difference
 784     // between the branch instruction and the target address, disassembler has
 785     // to add 8 to compensate.
 786     Imm32 += 8;
 787   }
 788
 789   MI.addOperand(MCOperand::CreateImm(Imm32));
 790   NumOpsAdded = 1;
 791
 792   return true;
 793 }
 794
 795 // Misc. Branch Instructions.
 796 // BLXr9, BXr9
 797 // BX, BX_RET
 798 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 799     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 800
 801   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 802   if (!OpInfo) return false;
 803
 804   unsigned &OpIdx = NumOpsAdded;
 805
 806   OpIdx = 0;
 807
 808   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 809   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 810     return true;
 811
 812   // BLX and BX take one GPR reg.
 813   if (Opcode == ARM::BLXr9 || Opcode == ARM::BLXr9_pred ||
 814       Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 815       Opcode == ARM::BX) {
 816     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 817            "Reg operand expected");
 818     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 819                                                        decodeRm(insn))));
 820     OpIdx = 1;
 821     return true;
 822   }
 823
 824   return false;
 825 }
 826
 827 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 828   uint32_t lsb = slice(insn, 11, 7);
 829   uint32_t msb = slice(insn, 20, 16);
 830   uint32_t Val = 0;
 831   if (msb < lsb) {
 832     DEBUG(errs() << "Encoding error: msb < lsb\n");
 833     return false;
 834   }
 835
 836   for (uint32_t i = lsb; i <= msb; ++i)
 837     Val |= (1 << i);
 838   mask = ~Val;
 839   return true;
 840 }
 841
 842 // A major complication is the fact that some of the saturating add/subtract
 843 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 844 // They are QADD, QDADD, QDSUB, and QSUB.
 845 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 846     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 847
 848   const TargetInstrDesc &TID = ARMInsts[Opcode];
 849   unsigned short NumDefs = TID.getNumDefs();
 850   bool isUnary = isUnaryDP(TID.TSFlags);
 851   const TargetOperandInfo *OpInfo = TID.OpInfo;
 852   unsigned &OpIdx = NumOpsAdded;
 853
 854   OpIdx = 0;
 855
 856   // Disassemble register def if there is one.
 857   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 858     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 859                                                        decodeRd(insn))));
 860     ++OpIdx;
 861   }
 862
 863   // Now disassemble the src operands.
 864   if (OpIdx >= NumOps)
 865     return false;
 866
 867   // Special-case handling of BFC/BFI/SBFX/UBFX.
 868   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 869     MI.addOperand(MCOperand::CreateReg(0));
 870     if (Opcode == ARM::BFI) {
 871       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 872                                                          decodeRm(insn))));
 873       ++OpIdx;
 874     }
 875     uint32_t mask = 0;
 876     if (!getBFCInvMask(insn, mask))
 877       return false;
 878
 879     MI.addOperand(MCOperand::CreateImm(mask));
 880     OpIdx += 2;
 881     return true;
 882   }
 883   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 884     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 885                                                        decodeRm(insn))));
 886     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 887     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 888     OpIdx += 3;
 889     return true;
 890   }
 891
 892   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 893                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 894
 895   // BinaryDP has an Rn operand.
 896   if (!isUnary) {
 897     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 898            "Reg operand expected");
 899     MI.addOperand(MCOperand::CreateReg(
 900                     getRegisterEnum(B, ARM::GPRRegClassID,
 901                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 902     ++OpIdx;
 903   }
 904
 905   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 906   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 907     MI.addOperand(MCOperand::CreateReg(0));
 908     ++OpIdx;
 909   }
 910
 911   // Now disassemble operand 2.
 912   if (OpIdx >= NumOps)
 913     return false;
 914
 915   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 916     // We have a reg/reg form.
 917     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 918     // routed here as well.
 919     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 920     MI.addOperand(MCOperand::CreateReg(
 921                     getRegisterEnum(B, ARM::GPRRegClassID,
 922                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 923     ++OpIdx;
 924   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 925     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 926     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 927     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 928     MI.addOperand(MCOperand::CreateImm(Imm16));
 929     ++OpIdx;
 930   } else {
 931     // We have a reg/imm form.
 932     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 933     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 934     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 935     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 936     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 937     unsigned Imm = insn & 0xFF;
 938     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 939     ++OpIdx;
 940   }
 941
 942   return true;
 943 }
 944
 945 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 946     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 947
 948   const TargetInstrDesc &TID = ARMInsts[Opcode];
 949   unsigned short NumDefs = TID.getNumDefs();
 950   bool isUnary = isUnaryDP(TID.TSFlags);
 951   const TargetOperandInfo *OpInfo = TID.OpInfo;
 952   unsigned &OpIdx = NumOpsAdded;
 953
 954   OpIdx = 0;
 955
 956   // Disassemble register def if there is one.
 957   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 958     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 959                                                        decodeRd(insn))));
 960     ++OpIdx;
 961   }
 962
 963   // Disassemble the src operands.
 964   if (OpIdx >= NumOps)
 965     return false;
 966
 967   // BinaryDP has an Rn operand.
 968   if (!isUnary) {
 969     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 970            "Reg operand expected");
 971     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 972                                                        decodeRn(insn))));
 973     ++OpIdx;
 974   }
 975
 976   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
 977   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 978     MI.addOperand(MCOperand::CreateReg(0));
 979     ++OpIdx;
 980   }
 981
 982   // Disassemble operand 2, which consists of three components.
 983   if (OpIdx + 2 >= NumOps)
 984     return false;
 985
 986   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
 987          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
 988          (OpInfo[OpIdx+2].RegClass < 0) &&
 989          "Expect 3 reg operands");
 990
 991   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
 992   unsigned Rs = slice(insn, 4, 4);
 993
 994   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 995                                                      decodeRm(insn))));
 996   if (Rs) {
 997     // Register-controlled shifts: [Rm, Rs, shift].
 998     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 999                                                        decodeRs(insn))));
1000     // Inst{6-5} encodes the shift opcode.
1001     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1002     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1003   } else {
1004     // Constant shifts: [Rm, reg0, shift_imm].
1005     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1006     // Inst{6-5} encodes the shift opcode.
1007     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1008     // Inst{11-7} encodes the imm5 shift amount.
1009     unsigned ShImm = slice(insn, 11, 7);
1010
1011     // A8.4.1.  Possible rrx or shift amount of 32...
1012     getImmShiftSE(ShOp, ShImm);
1013     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1014   }
1015   OpIdx += 3;
1016
1017   return true;
1018 }
1019
1020 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1021     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1022
1023   const TargetInstrDesc &TID = ARMInsts[Opcode];
1024   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1025   const TargetOperandInfo *OpInfo = TID.OpInfo;
1026   if (!OpInfo) return false;
1027
1028   unsigned &OpIdx = NumOpsAdded;
1029
1030   OpIdx = 0;
1031
1032   assert(((!isStore && TID.getNumDefs() > 0) ||
1033           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1034          && "Invalid arguments");
1035
1036   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1037   if (isPrePost && isStore) {
1038     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1039            "Reg operand expected");
1040     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1041                                                        decodeRn(insn))));
1042     ++OpIdx;
1043   }
1044
1045   // Disassemble the dst/src operand.
1046   if (OpIdx >= NumOps)
1047     return false;
1048
1049   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1050          "Reg operand expected");
1051   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1052                                                      decodeRd(insn))));
1053   ++OpIdx;
1054
1055   // After dst of a pre- and post-indexed load is the address base writeback.
1056   if (isPrePost && !isStore) {
1057     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1058            "Reg operand expected");
1059     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1060                                                        decodeRn(insn))));
1061     ++OpIdx;
1062   }
1063
1064   // Disassemble the base operand.
1065   if (OpIdx >= NumOps)
1066     return false;
1067
1068   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1069          "Reg operand expected");
1070   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1071          && "Index mode or tied_to operand expected");
1072   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1073                                                      decodeRn(insn))));
1074   ++OpIdx;
1075
1076   // For reg/reg form, base reg is followed by +/- reg shop imm.
1077   // For immediate form, it is followed by +/- imm12.
1078   // See also ARMAddressingModes.h (Addressing Mode #2).
1079   if (OpIdx + 1 >= NumOps)
1080     return false;
1081
1082   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1083   if (getIBit(insn) == 0) {
1084     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1085     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1086     // been populated.
1087     if (isPrePost) {
1088       MI.addOperand(MCOperand::CreateReg(0));
1089       OpIdx += 1;
1090     }
1091
1092     // Disassemble the 12-bit immediate offset.
1093     unsigned Imm12 = slice(insn, 11, 0);
1094     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1095     MI.addOperand(MCOperand::CreateImm(Offset));
1096     OpIdx += 1;
1097   } else {
1098     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1099     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1100                                                        decodeRm(insn))));
1101     // Inst{6-5} encodes the shift opcode.
1102     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1103     // Inst{11-7} encodes the imm5 shift amount.
1104     unsigned ShImm = slice(insn, 11, 7);
1105
1106     // A8.4.1.  Possible rrx or shift amount of 32...
1107     getImmShiftSE(ShOp, ShImm);
1108     MI.addOperand(MCOperand::CreateImm(
1109                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1110     OpIdx += 2;
1111   }
1112
1113   return true;
1114 }
1115
1116 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1117     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1118   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1119 }
1120
1121 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1122     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1123   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1124 }
1125
1126 static bool HasDualReg(unsigned Opcode) {
1127   switch (Opcode) {
1128   default:
1129     return false;
1130   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1131   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1132     return true;
1133   }
1134 }
1135
1136 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1137     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1138
1139   const TargetInstrDesc &TID = ARMInsts[Opcode];
1140   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1141   const TargetOperandInfo *OpInfo = TID.OpInfo;
1142   if (!OpInfo) return false;
1143
1144   unsigned &OpIdx = NumOpsAdded;
1145
1146   OpIdx = 0;
1147
1148   assert(((!isStore && TID.getNumDefs() > 0) ||
1149           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1150          && "Invalid arguments");
1151
1152   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1153   if (isPrePost && isStore) {
1154     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1155            "Reg operand expected");
1156     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1157                                                        decodeRn(insn))));
1158     ++OpIdx;
1159   }
1160
1161   bool DualReg = HasDualReg(Opcode);
1162
1163   // Disassemble the dst/src operand.
1164   if (OpIdx >= NumOps)
1165     return false;
1166
1167   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1168          "Reg operand expected");
1169   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1170                                                      decodeRd(insn))));
1171   ++OpIdx;
1172
1173   // Fill in LDRD and STRD's second operand.
1174   if (DualReg) {
1175     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1176                                                        decodeRd(insn) + 1)));
1177     ++OpIdx;
1178   }
1179
1180   // After dst of a pre- and post-indexed load is the address base writeback.
1181   if (isPrePost && !isStore) {
1182     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1183            "Reg operand expected");
1184     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1185                                                        decodeRn(insn))));
1186     ++OpIdx;
1187   }
1188
1189   // Disassemble the base operand.
1190   if (OpIdx >= NumOps)
1191     return false;
1192
1193   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1194          "Reg operand expected");
1195   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1196          && "Index mode or tied_to operand expected");
1197   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1198                                                      decodeRn(insn))));
1199   ++OpIdx;
1200
1201   // For reg/reg form, base reg is followed by +/- reg.
1202   // For immediate form, it is followed by +/- imm8.
1203   // See also ARMAddressingModes.h (Addressing Mode #3).
1204   if (OpIdx + 1 >= NumOps)
1205     return false;
1206
1207   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1208          (OpInfo[OpIdx+1].RegClass < 0) &&
1209          "Expect 1 reg operand followed by 1 imm operand");
1210
1211   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1212   if (getAM3IBit(insn) == 1) {
1213     MI.addOperand(MCOperand::CreateReg(0));
1214
1215     // Disassemble the 8-bit immediate offset.
1216     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1217     unsigned Imm4L = insn & 0xF;
1218     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1219     MI.addOperand(MCOperand::CreateImm(Offset));
1220   } else {
1221     // Disassemble the offset reg (Rm).
1222     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1223                                                        decodeRm(insn))));
1224     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1225     MI.addOperand(MCOperand::CreateImm(Offset));
1226   }
1227   OpIdx += 2;
1228
1229   return true;
1230 }
1231
1232 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1233     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1234   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1235                                 B);
1236 }
1237
1238 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1239     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1240   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1241 }
1242
1243 // The algorithm for disassembly of LdStMulFrm is different from others because
1244 // it explicitly populates the two predicate operands after operand 0 (the base)
1245 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1246 // reglist with each affected register encoded as an MCOperand.
1247 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1248     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1249
1250   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1251   NumOpsAdded = 0;
1252
1253   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1254
1255   // Writeback to base, if necessary.
1256   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1257       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1258       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1259       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1260     MI.addOperand(MCOperand::CreateReg(Base));
1261     ++NumOpsAdded;
1262   }
1263
1264   // Add the base register operand.
1265   MI.addOperand(MCOperand::CreateReg(Base));
1266
1267   // Handling the two predicate operands before the reglist.
1268   int64_t CondVal = insn >> ARMII::CondShift;
1269   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1270   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1271
1272   NumOpsAdded += 3;
1273
1274   // Fill the variadic part of reglist.
1275   unsigned RegListBits = insn & ((1 << 16) - 1);
1276   for (unsigned i = 0; i < 16; ++i) {
1277     if ((RegListBits >> i) & 1) {
1278       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1279                                                          i)));
1280       ++NumOpsAdded;
1281     }
1282   }
1283
1284   return true;
1285 }
1286
1287 // LDREX, LDREXB, LDREXH: Rd Rn
1288 // LDREXD:                Rd Rd+1 Rn
1289 // STREX, STREXB, STREXH: Rd Rm Rn
1290 // STREXD:                Rd Rm Rm+1 Rn
1291 //
1292 // SWP, SWPB:             Rd Rm Rn
1293 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1294     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1295
1296   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1297   if (!OpInfo) return false;
1298
1299   unsigned &OpIdx = NumOpsAdded;
1300
1301   OpIdx = 0;
1302
1303   assert(NumOps >= 2
1304          && OpInfo[0].RegClass == ARM::GPRRegClassID
1305          && OpInfo[1].RegClass == ARM::GPRRegClassID
1306          && "Expect 2 reg operands");
1307
1308   bool isStore = slice(insn, 20, 20) == 0;
1309   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1310
1311   // Add the destination operand.
1312   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1313                                                      decodeRd(insn))));
1314   ++OpIdx;
1315
1316   // Store register Exclusive needs a source operand.
1317   if (isStore) {
1318     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1319                                                        decodeRm(insn))));
1320     ++OpIdx;
1321
1322     if (isDW) {
1323       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1324                                                          decodeRm(insn)+1)));
1325       ++OpIdx;
1326     }
1327   } else if (isDW) {
1328     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1329                                                        decodeRd(insn)+1)));
1330     ++OpIdx;
1331   }
1332
1333   // Finally add the pointer operand.
1334   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1335                                                      decodeRn(insn))));
1336   ++OpIdx;
1337
1338   return true;
1339 }
1340
1341 // Misc. Arithmetic Instructions.
1342 // CLZ: Rd Rm
1343 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1344 // RBIT, REV, REV16, REVSH: Rd Rm
1345 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1346     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1347
1348   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1349   unsigned &OpIdx = NumOpsAdded;
1350
1351   OpIdx = 0;
1352
1353   assert(NumOps >= 2
1354          && OpInfo[0].RegClass == ARM::GPRRegClassID
1355          && OpInfo[1].RegClass == ARM::GPRRegClassID
1356          && "Expect 2 reg operands");
1357
1358   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1359
1360   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1361                                                      decodeRd(insn))));
1362   ++OpIdx;
1363
1364   if (ThreeReg) {
1365     assert(NumOps >= 4 && "Expect >= 4 operands");
1366     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1367                                                        decodeRn(insn))));
1368     ++OpIdx;
1369   }
1370
1371   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1372                                                      decodeRm(insn))));
1373   ++OpIdx;
1374
1375   // If there is still an operand info left which is an immediate operand, add
1376   // an additional imm5 LSL/ASR operand.
1377   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1378       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1379     // Extract the 5-bit immediate field Inst{11-7}.
1380     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1381     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1382     if (Opcode == ARM::PKHBT)
1383       Opc = ARM_AM::lsl;
1384     else if (Opcode == ARM::PKHBT)
1385       Opc = ARM_AM::asr;
1386     getImmShiftSE(Opc, ShiftAmt);
1387     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1388     ++OpIdx;
1389   }
1390
1391   return true;
1392 }
1393
1394 /// DisassembleSatFrm - Disassemble saturate instructions:
1395 /// SSAT, SSAT16, USAT, and USAT16.
1396 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1397     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1398
1399   const TargetInstrDesc &TID = ARMInsts[Opcode];
1400   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1401
1402   // Disassemble register def.
1403   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1404                                                      decodeRd(insn))));
1405
1406   unsigned Pos = slice(insn, 20, 16);
1407   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1408     Pos += 1;
1409   MI.addOperand(MCOperand::CreateImm(Pos));
1410
1411   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1412                                                      decodeRm(insn))));
1413
1414   if (NumOpsAdded == 4) {
1415     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1416     // Inst{11-7} encodes the imm5 shift amount.
1417     unsigned ShAmt = slice(insn, 11, 7);
1418     if (ShAmt == 0) {
1419       // A8.6.183.  Possible ASR shift amount of 32...
1420       if (Opc == ARM_AM::asr)
1421         ShAmt = 32;
1422       else
1423         Opc = ARM_AM::no_shift;
1424     }
1425     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1426   }
1427   return true;
1428 }
1429
1430 // Extend instructions.
1431 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1432 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1433 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1434 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1435     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1436
1437   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1438   unsigned &OpIdx = NumOpsAdded;
1439
1440   OpIdx = 0;
1441
1442   assert(NumOps >= 2
1443          && OpInfo[0].RegClass == ARM::GPRRegClassID
1444          && OpInfo[1].RegClass == ARM::GPRRegClassID
1445          && "Expect 2 reg operands");
1446
1447   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1448
1449   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1450                                                      decodeRd(insn))));
1451   ++OpIdx;
1452
1453   if (ThreeReg) {
1454     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1455                                                        decodeRn(insn))));
1456     ++OpIdx;
1457   }
1458
1459   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1460                                                      decodeRm(insn))));
1461   ++OpIdx;
1462
1463   // If there is still an operand info left which is an immediate operand, add
1464   // an additional rotate immediate operand.
1465   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1466       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1467     // Extract the 2-bit rotate field Inst{11-10}.
1468     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1469     // Rotation by 8, 16, or 24 bits.
1470     MI.addOperand(MCOperand::CreateImm(rot << 3));
1471     ++OpIdx;
1472   }
1473
1474   return true;
1475 }
1476
1477 /////////////////////////////////////
1478 //                                 //
1479 //    Utility Functions For VFP    //
1480 //                                 //
1481 /////////////////////////////////////
1482
1483 // Extract/Decode Dd/Sd:
1484 //
1485 // SP => d = UInt(Vd:D)
1486 // DP => d = UInt(D:Vd)
1487 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1488   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1489                  : (decodeRd(insn) | getDBit(insn) << 4);
1490 }
1491
1492 // Extract/Decode Dn/Sn:
1493 //
1494 // SP => n = UInt(Vn:N)
1495 // DP => n = UInt(N:Vn)
1496 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1497   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1498                  : (decodeRn(insn) | getNBit(insn) << 4);
1499 }
1500
1501 // Extract/Decode Dm/Sm:
1502 //
1503 // SP => m = UInt(Vm:M)
1504 // DP => m = UInt(M:Vm)
1505 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1506   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1507                  : (decodeRm(insn) | getMBit(insn) << 4);
1508 }
1509
1510 // A7.5.1
1511 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1512   assert(N == 32 || N == 64);
1513
1514   uint64_t Result;
1515   unsigned bit6 = slice(byte, 6, 6);
1516   if (N == 32) {
1517     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1518     if (bit6)
1519       Result |= 0x1f << 25;
1520     else
1521       Result |= 0x1 << 30;
1522   } else {
1523     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1524              (uint64_t)slice(byte, 5, 0) << 48;
1525     if (bit6)
1526       Result |= 0xffULL << 54;
1527     else
1528       Result |= 0x1ULL << 62;
1529   }
1530   return APInt(N, Result);
1531 }
1532
1533 // VFP Unary Format Instructions:
1534 //
1535 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1536 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1537 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1538 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1539     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1540
1541   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1542
1543   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1544   unsigned &OpIdx = NumOpsAdded;
1545
1546   OpIdx = 0;
1547
1548   unsigned RegClass = OpInfo[OpIdx].RegClass;
1549   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1550          "Reg operand expected");
1551   bool isSP = (RegClass == ARM::SPRRegClassID);
1552
1553   MI.addOperand(MCOperand::CreateReg(
1554                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1555   ++OpIdx;
1556
1557   // Early return for compare with zero instructions.
1558   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1559       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1560     return true;
1561
1562   RegClass = OpInfo[OpIdx].RegClass;
1563   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1564          "Reg operand expected");
1565   isSP = (RegClass == ARM::SPRRegClassID);
1566
1567   MI.addOperand(MCOperand::CreateReg(
1568                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1569   ++OpIdx;
1570
1571   return true;
1572 }
1573
1574 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1575 // Some of them have operand constraints which tie the first operand in the
1576 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1577 // tied_to operand is simply skipped.
1578 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1579     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1580
1581   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1582
1583   const TargetInstrDesc &TID = ARMInsts[Opcode];
1584   const TargetOperandInfo *OpInfo = TID.OpInfo;
1585   unsigned &OpIdx = NumOpsAdded;
1586
1587   OpIdx = 0;
1588
1589   unsigned RegClass = OpInfo[OpIdx].RegClass;
1590   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1591          "Reg operand expected");
1592   bool isSP = (RegClass == ARM::SPRRegClassID);
1593
1594   MI.addOperand(MCOperand::CreateReg(
1595                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1596   ++OpIdx;
1597
1598   // Skip tied_to operand constraint.
1599   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1600     assert(NumOps >= 4 && "Expect >=4 operands");
1601     MI.addOperand(MCOperand::CreateReg(0));
1602     ++OpIdx;
1603   }
1604
1605   MI.addOperand(MCOperand::CreateReg(
1606                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1607   ++OpIdx;
1608
1609   MI.addOperand(MCOperand::CreateReg(
1610                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1611   ++OpIdx;
1612
1613   return true;
1614 }
1615
1616 // A8.6.295 vcvt (floating-point <-> integer)
1617 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1618 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1619 //
1620 // A8.6.297 vcvt (floating-point and fixed-point)
1621 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1622 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1623     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1624
1625   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1626
1627   const TargetInstrDesc &TID = ARMInsts[Opcode];
1628   const TargetOperandInfo *OpInfo = TID.OpInfo;
1629   if (!OpInfo) return false;
1630
1631   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1632   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1633   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1634
1635   if (fixed_point) {
1636     // A8.6.297
1637     assert(NumOps >= 3 && "Expect >= 3 operands");
1638     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1639     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1640     MI.addOperand(MCOperand::CreateReg(
1641                     getRegisterEnum(B, RegClassID,
1642                                     decodeVFPRd(insn, SP))));
1643
1644     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1645            "Tied to operand expected");
1646     MI.addOperand(MI.getOperand(0));
1647
1648     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1649            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1650     MI.addOperand(MCOperand::CreateImm(fbits));
1651
1652     NumOpsAdded = 3;
1653   } else {
1654     // A8.6.295
1655     // The Rd (destination) and Rm (source) bits have different interpretations
1656     // depending on their single-precisonness.
1657     unsigned d, m;
1658     if (slice(insn, 18, 18) == 1) { // to_integer operation
1659       d = decodeVFPRd(insn, true /* Is Single Precision */);
1660       MI.addOperand(MCOperand::CreateReg(
1661                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1662       m = decodeVFPRm(insn, SP);
1663       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1664     } else {
1665       d = decodeVFPRd(insn, SP);
1666       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1667       m = decodeVFPRm(insn, true /* Is Single Precision */);
1668       MI.addOperand(MCOperand::CreateReg(
1669                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1670     }
1671     NumOpsAdded = 2;
1672   }
1673
1674   return true;
1675 }
1676
1677 // VMOVRS - A8.6.330
1678 // Rt => Rd; Sn => UInt(Vn:N)
1679 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1680     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1681
1682   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1683
1684   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1685                                                      decodeRd(insn))));
1686   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1687                                                      decodeVFPRn(insn, true))));
1688   NumOpsAdded = 2;
1689   return true;
1690 }
1691
1692 // VMOVRRD - A8.6.332
1693 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1694 //
1695 // VMOVRRS - A8.6.331
1696 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1697 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1698     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1699
1700   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1701
1702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1703   unsigned &OpIdx = NumOpsAdded;
1704
1705   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1706                                                      decodeRd(insn))));
1707   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1708                                                      decodeRn(insn))));
1709   OpIdx = 2;
1710
1711   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1712     unsigned Sm = decodeVFPRm(insn, true);
1713     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1714                                                        Sm)));
1715     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1716                                                        Sm+1)));
1717     OpIdx += 2;
1718   } else {
1719     MI.addOperand(MCOperand::CreateReg(
1720                     getRegisterEnum(B, ARM::DPRRegClassID,
1721                                     decodeVFPRm(insn, false))));
1722     ++OpIdx;
1723   }
1724   return true;
1725 }
1726
1727 // VMOVSR - A8.6.330
1728 // Rt => Rd; Sn => UInt(Vn:N)
1729 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1730     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1731
1732   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1733
1734   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1735                                                      decodeVFPRn(insn, true))));
1736   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1737                                                      decodeRd(insn))));
1738   NumOpsAdded = 2;
1739   return true;
1740 }
1741
1742 // VMOVDRR - A8.6.332
1743 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1744 //
1745 // VMOVRRS - A8.6.331
1746 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1747 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1748     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1749
1750   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1751
1752   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1753   unsigned &OpIdx = NumOpsAdded;
1754
1755   OpIdx = 0;
1756
1757   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1758     unsigned Sm = decodeVFPRm(insn, true);
1759     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1760                                                        Sm)));
1761     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1762                                                        Sm+1)));
1763     OpIdx += 2;
1764   } else {
1765     MI.addOperand(MCOperand::CreateReg(
1766                     getRegisterEnum(B, ARM::DPRRegClassID,
1767                                     decodeVFPRm(insn, false))));
1768     ++OpIdx;
1769   }
1770
1771   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1772                                                      decodeRd(insn))));
1773   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1774                                                      decodeRn(insn))));
1775   OpIdx += 2;
1776   return true;
1777 }
1778
1779 // VFP Load/Store Instructions.
1780 // VLDRD, VLDRS, VSTRD, VSTRS
1781 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1782     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1783
1784   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1785
1786   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1787   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1788
1789   // Extract Dd/Sd for operand 0.
1790   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1791
1792   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1793
1794   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1795   MI.addOperand(MCOperand::CreateReg(Base));
1796
1797   // Next comes the AM5 Opcode.
1798   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1799   unsigned char Imm8 = insn & 0xFF;
1800   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1801
1802   NumOpsAdded = 3;
1803
1804   return true;
1805 }
1806
1807 // VFP Load/Store Multiple Instructions.
1808 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1809 // operand 1 (the AM4 mode imm) is followed by two predicate operands.  It is
1810 // followed by a reglist of either DPR(s) or SPR(s).
1811 //
1812 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1813 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1814     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1815
1816   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1817
1818   unsigned &OpIdx = NumOpsAdded;
1819
1820   OpIdx = 0;
1821
1822   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1823
1824   // Writeback to base, if necessary.
1825   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
1826       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
1827       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
1828       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
1829     MI.addOperand(MCOperand::CreateReg(Base));
1830     ++OpIdx;
1831   }
1832
1833   MI.addOperand(MCOperand::CreateReg(Base));
1834
1835   // Next comes the AM4 Opcode.
1836   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1837   // Must be either "ia" or "db" submode.
1838   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1839     DEBUG(errs() << "Illegal addressing mode 4 sub-mode!\n");
1840     return false;
1841   }
1842   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1843
1844   // Handling the two predicate operands before the reglist.
1845   int64_t CondVal = insn >> ARMII::CondShift;
1846   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1847   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1848
1849   OpIdx += 4;
1850
1851   bool isSPVFP = (Opcode == ARM::VLDMSIA     || Opcode == ARM::VLDMSDB     ||
1852                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
1853                   Opcode == ARM::VSTMSIA     || Opcode == ARM::VSTMSDB     ||
1854                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
1855   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1856
1857   // Extract Dd/Sd.
1858   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1859
1860   // Fill the variadic part of reglist.
1861   unsigned char Imm8 = insn & 0xFF;
1862   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1863   for (unsigned i = 0; i < Regs; ++i) {
1864     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1865                                                        RegD + i)));
1866     ++OpIdx;
1867   }
1868
1869   return true;
1870 }
1871
1872 // Misc. VFP Instructions.
1873 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1874 // FCONSTD (DPR and a VFPf64Imm operand)
1875 // FCONSTS (SPR and a VFPf32Imm operand)
1876 // VMRS/VMSR (GPR operand)
1877 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1878     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1879
1880   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1881   unsigned &OpIdx = NumOpsAdded;
1882
1883   OpIdx = 0;
1884
1885   if (Opcode == ARM::FMSTAT)
1886     return true;
1887
1888   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1889
1890   unsigned RegEnum = 0;
1891   switch (OpInfo[0].RegClass) {
1892   case ARM::DPRRegClassID:
1893     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1894     break;
1895   case ARM::SPRRegClassID:
1896     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1897     break;
1898   case ARM::GPRRegClassID:
1899     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1900     break;
1901   default:
1902     assert(0 && "Invalid reg class id");
1903     return false;
1904   }
1905
1906   MI.addOperand(MCOperand::CreateReg(RegEnum));
1907   ++OpIdx;
1908
1909   // Extract/decode the f64/f32 immediate.
1910   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1911         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1912     // The asm syntax specifies the floating point value, not the 8-bit literal.
1913     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1914                              Opcode == ARM::FCONSTD ? 64 : 32);
1915     APFloat immFP = APFloat(immRaw, true);
1916     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
1917       immFP.convertToFloat();
1918     MI.addOperand(MCOperand::CreateFPImm(imm));
1919
1920     ++OpIdx;
1921   }
1922
1923   return true;
1924 }
1925
1926 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1927 #include "ThumbDisassemblerCore.h"
1928
1929 /////////////////////////////////////////////////////
1930 //                                                 //
1931 //     Utility Functions For ARM Advanced SIMD     //
1932 //                                                 //
1933 /////////////////////////////////////////////////////
1934
1935 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1936 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1937
1938 // A7.3 Register encoding
1939
1940 // Extract/Decode NEON D/Vd:
1941 //
1942 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
1943 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
1944 // handling it in the getRegisterEnum() utility function.
1945 // D = Inst{22}, Vd = Inst{15-12}
1946 static unsigned decodeNEONRd(uint32_t insn) {
1947   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
1948     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
1949 }
1950
1951 // Extract/Decode NEON N/Vn:
1952 //
1953 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
1954 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
1955 // handling it in the getRegisterEnum() utility function.
1956 // N = Inst{7}, Vn = Inst{19-16}
1957 static unsigned decodeNEONRn(uint32_t insn) {
1958   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
1959     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
1960 }
1961
1962 // Extract/Decode NEON M/Vm:
1963 //
1964 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
1965 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
1966 // handling it in the getRegisterEnum() utility function.
1967 // M = Inst{5}, Vm = Inst{3-0}
1968 static unsigned decodeNEONRm(uint32_t insn) {
1969   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
1970     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
1971 }
1972
1973 namespace {
1974 enum ElemSize {
1975   ESizeNA = 0,
1976   ESize8 = 8,
1977   ESize16 = 16,
1978   ESize32 = 32,
1979   ESize64 = 64
1980 };
1981 } // End of unnamed namespace
1982
1983 // size        field -> Inst{11-10}
1984 // index_align field -> Inst{7-4}
1985 //
1986 // The Lane Index interpretation depends on the Data Size:
1987 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
1988 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
1989 //   32 (encoded as size = 0b10) -> Index = index_align[3]
1990 //
1991 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
1992 static unsigned decodeLaneIndex(uint32_t insn) {
1993   unsigned size = insn >> 10 & 3;
1994   assert((size == 0 || size == 1 || size == 2) &&
1995          "Encoding error: size should be either 0, 1, or 2");
1996
1997   unsigned index_align = insn >> 4 & 0xF;
1998   return (index_align >> 1) >> size;
1999 }
2000
2001 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2002 // op = Inst{5}, cmode = Inst{11-8}
2003 // i = Inst{24} (ARM architecture)
2004 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2005 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2006 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2007   unsigned char op = (insn >> 5) & 1;
2008   unsigned char cmode = (insn >> 8) & 0xF;
2009   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2010                        ((insn >> 16) & 7) << 4 |
2011                        (insn & 0xF);
2012   return (op << 12) | (cmode << 8) | Imm8;
2013 }
2014
2015 // A8.6.339 VMUL, VMULL (by scalar)
2016 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2017 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2018 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2019   switch (esize) {
2020   case ESize16:
2021     return insn & 7;
2022   case ESize32:
2023     return insn & 0xF;
2024   default:
2025     assert(0 && "Unreachable code!");
2026     return 0;
2027   }
2028 }
2029
2030 // A8.6.339 VMUL, VMULL (by scalar)
2031 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2032 // ESize32 => index = Inst{5}   (M)       D0-D15
2033 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2034   switch (esize) {
2035   case ESize16:
2036     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2037   case ESize32:
2038     return (insn >> 5) & 1;
2039   default:
2040     assert(0 && "Unreachable code!");
2041     return 0;
2042   }
2043 }
2044
2045 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2046 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2047 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2048   return 64 - ((insn >> 16) & 0x3F);
2049 }
2050
2051 // A8.6.302 VDUP (scalar)
2052 // ESize8  => index = Inst{19-17}
2053 // ESize16 => index = Inst{19-18}
2054 // ESize32 => index = Inst{19}
2055 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2056   switch (esize) {
2057   case ESize8:
2058     return (insn >> 17) & 7;
2059   case ESize16:
2060     return (insn >> 18) & 3;
2061   case ESize32:
2062     return (insn >> 19) & 1;
2063   default:
2064     assert(0 && "Unspecified element size!");
2065     return 0;
2066   }
2067 }
2068
2069 // A8.6.328 VMOV (ARM core register to scalar)
2070 // A8.6.329 VMOV (scalar to ARM core register)
2071 // ESize8  => index = Inst{21:6-5}
2072 // ESize16 => index = Inst{21:6}
2073 // ESize32 => index = Inst{21}
2074 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2075   switch (esize) {
2076   case ESize8:
2077     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2078   case ESize16:
2079     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2080   case ESize32:
2081     return ((insn >> 21) & 1);
2082   default:
2083     assert(0 && "Unspecified element size!");
2084     return 0;
2085   }
2086 }
2087
2088 // Imm6 = Inst{21-16}, L = Inst{7}
2089 //
2090 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2091 // case L:imm6 of
2092 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2093 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2094 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2095 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2096 //
2097 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2098 // case L:imm6 of
2099 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2100 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2101 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2102 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2103 //
2104 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2105   ElemSize esize = ESizeNA;
2106   unsigned L = (insn >> 7) & 1;
2107   unsigned imm6 = (insn >> 16) & 0x3F;
2108   if (L == 0) {
2109     if (imm6 >> 3 == 1)
2110       esize = ESize8;
2111     else if (imm6 >> 4 == 1)
2112       esize = ESize16;
2113     else if (imm6 >> 5 == 1)
2114       esize = ESize32;
2115     else
2116       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2117   } else
2118     esize = ESize64;
2119
2120   if (LeftShift)
2121     return esize == ESize64 ? imm6 : (imm6 - esize);
2122   else
2123     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2124 }
2125
2126 // A8.6.305 VEXT
2127 // Imm4 = Inst{11-8}
2128 static unsigned decodeN3VImm(uint32_t insn) {
2129   return (insn >> 8) & 0xF;
2130 }
2131
2132 // VLD*
2133 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2134 // VLD*LN*
2135 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2136 // VST*
2137 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2138 // VST*LN*
2139 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2140 //
2141 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2142 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2143     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2144     BO B) {
2145
2146   const TargetInstrDesc &TID = ARMInsts[Opcode];
2147   const TargetOperandInfo *OpInfo = TID.OpInfo;
2148
2149   // At least one DPR register plus addressing mode #6.
2150   assert(NumOps >= 3 && "Expect >= 3 operands");
2151
2152   unsigned &OpIdx = NumOpsAdded;
2153
2154   OpIdx = 0;
2155
2156   // We have homogeneous NEON registers for Load/Store.
2157   unsigned RegClass = 0;
2158
2159   // Double-spaced registers have increments of 2.
2160   unsigned Inc = DblSpaced ? 2 : 1;
2161
2162   unsigned Rn = decodeRn(insn);
2163   unsigned Rm = decodeRm(insn);
2164   unsigned Rd = decodeNEONRd(insn);
2165
2166   // A7.7.1 Advanced SIMD addressing mode.
2167   bool WB = Rm != 15;
2168
2169   // LLVM Addressing Mode #6.
2170   unsigned RmEnum = 0;
2171   if (WB && Rm != 13)
2172     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2173
2174   if (Store) {
2175     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2176     // then possible lane index.
2177     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2178            "Reg operand expected");
2179
2180     if (WB) {
2181       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2182                                                          Rn)));
2183       ++OpIdx;
2184     }
2185
2186     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2187            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2188     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2189                                                        Rn)));
2190     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2191     OpIdx += 2;
2192
2193     if (WB) {
2194       MI.addOperand(MCOperand::CreateReg(RmEnum));
2195       ++OpIdx;
2196     }
2197
2198     assert(OpIdx < NumOps &&
2199            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2200             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2201            "Reg operand expected");
2202
2203     RegClass = OpInfo[OpIdx].RegClass;
2204     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2205       MI.addOperand(MCOperand::CreateReg(
2206                       getRegisterEnum(B, RegClass, Rd)));
2207       Rd += Inc;
2208       ++OpIdx;
2209     }
2210
2211     // Handle possible lane index.
2212     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2213         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2214       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2215       ++OpIdx;
2216     }
2217
2218   } else {
2219     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2220     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2221     RegClass = OpInfo[0].RegClass;
2222
2223     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2224       MI.addOperand(MCOperand::CreateReg(
2225                       getRegisterEnum(B, RegClass, Rd)));
2226       Rd += Inc;
2227       ++OpIdx;
2228     }
2229
2230     if (WB) {
2231       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2232                                                          Rn)));
2233       ++OpIdx;
2234     }
2235
2236     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2237            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2238     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2239                                                        Rn)));
2240     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2241     OpIdx += 2;
2242
2243     if (WB) {
2244       MI.addOperand(MCOperand::CreateReg(RmEnum));
2245       ++OpIdx;
2246     }
2247
2248     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2249       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2250              "Tied to operand expected");
2251       MI.addOperand(MCOperand::CreateReg(0));
2252       ++OpIdx;
2253     }
2254
2255     // Handle possible lane index.
2256     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2257         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2258       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2259       ++OpIdx;
2260     }
2261   }
2262
2263   // Accessing registers past the end of the NEON register file is not
2264   // defined.
2265   if (Rd > 32)
2266     return false;
2267
2268   return true;
2269 }
2270
2271 // A7.7
2272 // If L (Inst{21}) == 0, store instructions.
2273 // Find out about double-spaced-ness of the Opcode and pass it on to
2274 // DisassembleNLdSt0().
2275 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2276     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2277
2278   const StringRef Name = ARMInsts[Opcode].Name;
2279   bool DblSpaced = false;
2280
2281   if (Name.find("LN") != std::string::npos) {
2282     // To one lane instructions.
2283     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2284
2285     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2286     if (Name.endswith("16") || Name.endswith("16_UPD"))
2287       DblSpaced = slice(insn, 5, 5) == 1;
2288
2289     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2290     if (Name.endswith("32") || Name.endswith("32_UPD"))
2291       DblSpaced = slice(insn, 6, 6) == 1;
2292
2293   } else {
2294     // Multiple n-element structures with type encoded as Inst{11-8}.
2295     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2296
2297     // n == 2 && type == 0b1001 -> DblSpaced = true
2298     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2299       DblSpaced = slice(insn, 11, 8) == 9;
2300
2301     // n == 3 && type == 0b0101 -> DblSpaced = true
2302     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2303       DblSpaced = slice(insn, 11, 8) == 5;
2304
2305     // n == 4 && type == 0b0001 -> DblSpaced = true
2306     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2307       DblSpaced = slice(insn, 11, 8) == 1;
2308
2309   }
2310   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2311                            slice(insn, 21, 21) == 0, DblSpaced, B);
2312 }
2313
2314 // VMOV (immediate)
2315 //   Qd/Dd imm
2316 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2317     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2318
2319   const TargetInstrDesc &TID = ARMInsts[Opcode];
2320   const TargetOperandInfo *OpInfo = TID.OpInfo;
2321
2322   assert(NumOps >= 2 &&
2323          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2324           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2325          (OpInfo[1].RegClass < 0) &&
2326          "Expect 1 reg operand followed by 1 imm operand");
2327
2328   // Qd/Dd = Inst{22:15-12} => NEON Rd
2329   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2330                                                      decodeNEONRd(insn))));
2331
2332   ElemSize esize = ESizeNA;
2333   switch (Opcode) {
2334   case ARM::VMOVv8i8:
2335   case ARM::VMOVv16i8:
2336     esize = ESize8;
2337     break;
2338   case ARM::VMOVv4i16:
2339   case ARM::VMOVv8i16:
2340   case ARM::VMVNv4i16:
2341   case ARM::VMVNv8i16:
2342     esize = ESize16;
2343     break;
2344   case ARM::VMOVv2i32:
2345   case ARM::VMOVv4i32:
2346   case ARM::VMVNv2i32:
2347   case ARM::VMVNv4i32:
2348     esize = ESize32;
2349     break;
2350   case ARM::VMOVv1i64:
2351   case ARM::VMOVv2i64:
2352     esize = ESize64;
2353     break;
2354   default:
2355     assert(0 && "Unreachable code!");
2356     return false;
2357   }
2358
2359   // One register and a modified immediate value.
2360   // Add the imm operand.
2361   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2362
2363   NumOpsAdded = 2;
2364   return true;
2365 }
2366
2367 namespace {
2368 enum N2VFlag {
2369   N2V_None,
2370   N2V_VectorDupLane,
2371   N2V_VectorConvert_Between_Float_Fixed
2372 };
2373 } // End of unnamed namespace
2374
2375 // Vector Convert [between floating-point and fixed-point]
2376 //   Qd/Dd Qm/Dm [fbits]
2377 //
2378 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2379 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2380 //   Qd/Dd Dm index
2381 //
2382 // Vector Move Long:
2383 //   Qd Dm
2384 //
2385 // Vector Move Narrow:
2386 //   Dd Qm
2387 //
2388 // Others
2389 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2390     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2391
2392   const TargetInstrDesc &TID = ARMInsts[Opc];
2393   const TargetOperandInfo *OpInfo = TID.OpInfo;
2394
2395   assert(NumOps >= 2 &&
2396          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2397           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2398          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2399           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2400          "Expect >= 2 operands and first 2 as reg operands");
2401
2402   unsigned &OpIdx = NumOpsAdded;
2403
2404   OpIdx = 0;
2405
2406   ElemSize esize = ESizeNA;
2407   if (Flag == N2V_VectorDupLane) {
2408     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2409     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2410            "Unexpected Opcode");
2411     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2412        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2413                                                            : ESize32);
2414   }
2415
2416   // Qd/Dd = Inst{22:15-12} => NEON Rd
2417   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2418                                                      decodeNEONRd(insn))));
2419   ++OpIdx;
2420
2421   // VPADAL...
2422   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2423     // TIED_TO operand.
2424     MI.addOperand(MCOperand::CreateReg(0));
2425     ++OpIdx;
2426   }
2427
2428   // Dm = Inst{5:3-0} => NEON Rm
2429   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2430                                                      decodeNEONRm(insn))));
2431   ++OpIdx;
2432
2433   // VZIP and others have two TIED_TO reg operands.
2434   int Idx;
2435   while (OpIdx < NumOps &&
2436          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2437     // Add TIED_TO operand.
2438     MI.addOperand(MI.getOperand(Idx));
2439     ++OpIdx;
2440   }
2441
2442   // Add the imm operand, if required.
2443   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2444       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2445
2446     unsigned imm = 0xFFFFFFFF;
2447
2448     if (Flag == N2V_VectorDupLane)
2449       imm = decodeNVLaneDupIndex(insn, esize);
2450     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2451       imm = decodeVCVTFractionBits(insn);
2452
2453     assert(imm != 0xFFFFFFFF && "Internal error");
2454     MI.addOperand(MCOperand::CreateImm(imm));
2455     ++OpIdx;
2456   }
2457
2458   return true;
2459 }
2460
2461 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2462     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2463
2464   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2465                                 N2V_None, B);
2466 }
2467 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2468     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2469
2470   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2471                                 N2V_VectorConvert_Between_Float_Fixed, B);
2472 }
2473 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2474     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2475
2476   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2477                                 N2V_VectorDupLane, B);
2478 }
2479
2480 // Vector Shift [Accumulate] Instructions.
2481 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2482 //
2483 // Vector Shift Left Long (with maximum shift count) Instructions.
2484 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2485 //
2486 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2487     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2488
2489   const TargetInstrDesc &TID = ARMInsts[Opcode];
2490   const TargetOperandInfo *OpInfo = TID.OpInfo;
2491
2492   assert(NumOps >= 3 &&
2493          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2494           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2495          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2496           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2497          "Expect >= 3 operands and first 2 as reg operands");
2498
2499   unsigned &OpIdx = NumOpsAdded;
2500
2501   OpIdx = 0;
2502
2503   // Qd/Dd = Inst{22:15-12} => NEON Rd
2504   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2505                                                      decodeNEONRd(insn))));
2506   ++OpIdx;
2507
2508   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2509     // TIED_TO operand.
2510     MI.addOperand(MCOperand::CreateReg(0));
2511     ++OpIdx;
2512   }
2513
2514   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2515           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2516          "Reg operand expected");
2517
2518   // Qm/Dm = Inst{5:3-0} => NEON Rm
2519   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2520                                                      decodeNEONRm(insn))));
2521   ++OpIdx;
2522
2523   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2524
2525   // Add the imm operand.
2526
2527   // VSHLL has maximum shift count as the imm, inferred from its size.
2528   unsigned Imm;
2529   switch (Opcode) {
2530   default:
2531     Imm = decodeNVSAmt(insn, LeftShift);
2532     break;
2533   case ARM::VSHLLi8:
2534     Imm = 8;
2535     break;
2536   case ARM::VSHLLi16:
2537     Imm = 16;
2538     break;
2539   case ARM::VSHLLi32:
2540     Imm = 32;
2541     break;
2542   }
2543   MI.addOperand(MCOperand::CreateImm(Imm));
2544   ++OpIdx;
2545
2546   return true;
2547 }
2548
2549 // Left shift instructions.
2550 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2551     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2552
2553   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2554                                  B);
2555 }
2556 // Right shift instructions have different shift amount interpretation.
2557 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2558     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2559
2560   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2561                                  B);
2562 }
2563
2564 namespace {
2565 enum N3VFlag {
2566   N3V_None,
2567   N3V_VectorExtract,
2568   N3V_VectorShift,
2569   N3V_Multiply_By_Scalar
2570 };
2571 } // End of unnamed namespace
2572
2573 // NEON Three Register Instructions with Optional Immediate Operand
2574 //
2575 // Vector Extract Instructions.
2576 // Qd/Dd Qn/Dn Qm/Dm imm4
2577 //
2578 // Vector Shift (Register) Instructions.
2579 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2580 //
2581 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2582 // Qd/Dd Qn/Dn RestrictedDm index
2583 //
2584 // Others
2585 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2586     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2587
2588   const TargetInstrDesc &TID = ARMInsts[Opcode];
2589   const TargetOperandInfo *OpInfo = TID.OpInfo;
2590
2591   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2592   assert(NumOps >= 3 &&
2593          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2594           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2595          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2596           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2597          "Expect >= 3 operands and first 2 as reg operands");
2598
2599   unsigned &OpIdx = NumOpsAdded;
2600
2601   OpIdx = 0;
2602
2603   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2604   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2605   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2606   ElemSize esize = ESizeNA;
2607   if (Flag == N3V_Multiply_By_Scalar) {
2608     unsigned size = (insn >> 20) & 3;
2609     if (size == 1) esize = ESize16;
2610     if (size == 2) esize = ESize32;
2611     assert (esize == ESize16 || esize == ESize32);
2612   }
2613
2614   // Qd/Dd = Inst{22:15-12} => NEON Rd
2615   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2616                                                      decodeNEONRd(insn))));
2617   ++OpIdx;
2618
2619   // VABA, VABAL, VBSLd, VBSLq, ...
2620   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2621     // TIED_TO operand.
2622     MI.addOperand(MCOperand::CreateReg(0));
2623     ++OpIdx;
2624   }
2625
2626   // Dn = Inst{7:19-16} => NEON Rn
2627   // or
2628   // Dm = Inst{5:3-0} => NEON Rm
2629   MI.addOperand(MCOperand::CreateReg(
2630                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2631                                   VdVnVm ? decodeNEONRn(insn)
2632                                          : decodeNEONRm(insn))));
2633   ++OpIdx;
2634
2635   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2636   // N3RegFrm.
2637   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2638     return true;
2639
2640   // Dm = Inst{5:3-0} => NEON Rm
2641   // or
2642   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2643   // or
2644   // Dn = Inst{7:19-16} => NEON Rn
2645   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2646                                         : decodeNEONRm(insn))
2647                       : decodeNEONRn(insn);
2648
2649   MI.addOperand(MCOperand::CreateReg(
2650                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2651   ++OpIdx;
2652
2653   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2654       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2655     // Add the imm operand.
2656     unsigned Imm = 0;
2657     if (IsImm4)
2658       Imm = decodeN3VImm(insn);
2659     else if (IsDmRestricted)
2660       Imm = decodeRestrictedDmIndex(insn, esize);
2661     else {
2662       assert(0 && "Internal error: unreachable code!");
2663       return false;
2664     }
2665
2666     MI.addOperand(MCOperand::CreateImm(Imm));
2667     ++OpIdx;
2668   }
2669
2670   return true;
2671 }
2672
2673 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2674     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2675
2676   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2677                                   N3V_None, B);
2678 }
2679 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2680     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2681
2682   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2683                                   N3V_VectorShift, B);
2684 }
2685 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
2686     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2687
2688   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2689                                   N3V_VectorExtract, B);
2690 }
2691 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2692     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2693
2694   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2695                                   N3V_Multiply_By_Scalar, B);
2696 }
2697
2698 // Vector Table Lookup
2699 //
2700 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2701 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2702 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2703 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2704 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2705     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2706
2707   const TargetInstrDesc &TID = ARMInsts[Opcode];
2708   const TargetOperandInfo *OpInfo = TID.OpInfo;
2709   if (!OpInfo) return false;
2710
2711   assert(NumOps >= 3 &&
2712          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2713          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2714          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2715          "Expect >= 3 operands and first 3 as reg operands");
2716
2717   unsigned &OpIdx = NumOpsAdded;
2718
2719   OpIdx = 0;
2720
2721   unsigned Rn = decodeNEONRn(insn);
2722
2723   // {Dn} encoded as len = 0b00
2724   // {Dn Dn+1} encoded as len = 0b01
2725   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2726   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2727   unsigned Len = slice(insn, 9, 8) + 1;
2728
2729   // Dd (the destination vector)
2730   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2731                                                      decodeNEONRd(insn))));
2732   ++OpIdx;
2733
2734   // Process tied_to operand constraint.
2735   int Idx;
2736   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2737     MI.addOperand(MI.getOperand(Idx));
2738     ++OpIdx;
2739   }
2740
2741   // Do the <list> now.
2742   for (unsigned i = 0; i < Len; ++i) {
2743     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2744            "Reg operand expected");
2745     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2746                                                        Rn + i)));
2747     ++OpIdx;
2748   }
2749
2750   // Dm (the index vector)
2751   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2752          "Reg operand (index vector) expected");
2753   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2754                                                      decodeNEONRm(insn))));
2755   ++OpIdx;
2756
2757   return true;
2758 }
2759
2760 // Vector Get Lane (move scalar to ARM core register) Instructions.
2761 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2762 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2763     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2764
2765   const TargetInstrDesc &TID = ARMInsts[Opcode];
2766   const TargetOperandInfo *OpInfo = TID.OpInfo;
2767   if (!OpInfo) return false;
2768
2769   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2770          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2771          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2772          OpInfo[2].RegClass < 0 &&
2773          "Expect >= 3 operands with one dst operand");
2774
2775   ElemSize esize =
2776     Opcode == ARM::VGETLNi32 ? ESize32
2777       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2778                                                                 : ESize32);
2779
2780   // Rt = Inst{15-12} => ARM Rd
2781   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2782                                                      decodeRd(insn))));
2783
2784   // Dn = Inst{7:19-16} => NEON Rn
2785   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2786                                                      decodeNEONRn(insn))));
2787
2788   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2789
2790   NumOpsAdded = 3;
2791   return true;
2792 }
2793
2794 // Vector Set Lane (move ARM core register to scalar) Instructions.
2795 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2796 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2797     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2798
2799   const TargetInstrDesc &TID = ARMInsts[Opcode];
2800   const TargetOperandInfo *OpInfo = TID.OpInfo;
2801   if (!OpInfo) return false;
2802
2803   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2804          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2805          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2806          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2807          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2808          OpInfo[3].RegClass < 0 &&
2809          "Expect >= 3 operands with one dst operand");
2810
2811   ElemSize esize =
2812     Opcode == ARM::VSETLNi8 ? ESize8
2813                             : (Opcode == ARM::VSETLNi16 ? ESize16
2814                                                         : ESize32);
2815
2816   // Dd = Inst{7:19-16} => NEON Rn
2817   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2818                                                      decodeNEONRn(insn))));
2819
2820   // TIED_TO operand.
2821   MI.addOperand(MCOperand::CreateReg(0));
2822
2823   // Rt = Inst{15-12} => ARM Rd
2824   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2825                                                      decodeRd(insn))));
2826
2827   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2828
2829   NumOpsAdded = 4;
2830   return true;
2831 }
2832
2833 // Vector Duplicate Instructions (from ARM core register to all elements).
2834 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2835 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2836     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2837
2838   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2839
2840   assert(NumOps >= 2 &&
2841          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2842           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2843          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2844          "Expect >= 2 operands and first 2 as reg operand");
2845
2846   unsigned RegClass = OpInfo[0].RegClass;
2847
2848   // Qd/Dd = Inst{7:19-16} => NEON Rn
2849   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2850                                                      decodeNEONRn(insn))));
2851
2852   // Rt = Inst{15-12} => ARM Rd
2853   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2854                                                      decodeRd(insn))));
2855
2856   NumOpsAdded = 2;
2857   return true;
2858 }
2859
2860 // A8.6.41 DMB
2861 // A8.6.42 DSB
2862 // A8.6.49 ISB
2863 static inline bool MemBarrierInstr(uint32_t insn) {
2864   unsigned op7_4 = slice(insn, 7, 4);
2865   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2866     return true;
2867
2868   return false;
2869 }
2870
2871 static inline bool PreLoadOpcode(unsigned Opcode) {
2872   switch(Opcode) {
2873   case ARM::PLDi12:  case ARM::PLDrs:
2874   case ARM::PLDWi12: case ARM::PLDWrs:
2875   case ARM::PLIi12:  case ARM::PLIrs:
2876     return true;
2877   default:
2878     return false;
2879   }
2880 }
2881
2882 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2883     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2884
2885   // Preload Data/Instruction requires either 2 or 3 operands.
2886   // PLDi, PLDWi, PLIi:                addrmode_imm12
2887   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: ldst_so_reg
2888
2889   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2890                                                      decodeRn(insn))));
2891
2892   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
2893       || Opcode == ARM::PLIi12) {
2894     unsigned Imm12 = slice(insn, 11, 0);
2895     bool Negative = getUBit(insn) == 0;
2896     // -0 is represented specially. All other values are as normal.
2897     if (Imm12 == 0 && Negative)
2898       Imm12 = INT32_MIN;
2899     MI.addOperand(MCOperand::CreateImm(Imm12));
2900     NumOpsAdded = 2;
2901   } else {
2902     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2903                                                        decodeRm(insn))));
2904
2905     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2906
2907     // Inst{6-5} encodes the shift opcode.
2908     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2909     // Inst{11-7} encodes the imm5 shift amount.
2910     unsigned ShImm = slice(insn, 11, 7);
2911
2912     // A8.4.1.  Possible rrx or shift amount of 32...
2913     getImmShiftSE(ShOp, ShImm);
2914     MI.addOperand(MCOperand::CreateImm(
2915                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2916     NumOpsAdded = 3;
2917   }
2918
2919   return true;
2920 }
2921
2922 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2923     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2924
2925   if (MemBarrierInstr(insn)) {
2926     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
2927     // of within the generic ARMBasicMCBuilder::BuildIt() method.
2928     //
2929     // Inst{3-0} encodes the memory barrier option for the variants.
2930     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2931     NumOpsAdded = 1;
2932     return true;
2933   }
2934
2935   switch (Opcode) {
2936   case ARM::CLREX:
2937   case ARM::NOP:
2938   case ARM::TRAP:
2939   case ARM::YIELD:
2940   case ARM::WFE:
2941   case ARM::WFI:
2942   case ARM::SEV:
2943     return true;
2944   default:
2945     break;
2946   }
2947
2948   if (Opcode == ARM::SETEND) {
2949     NumOpsAdded = 1;
2950     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
2951     return true;
2952   }
2953
2954   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
2955   // opcodes which match the same real instruction. This is needed since there's
2956   // no current handling of optional arguments. Fix here when a better handling
2957   // of optional arguments is implemented.
2958   if (Opcode == ARM::CPS3p) {
2959     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
2960     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
2961     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
2962     NumOpsAdded = 3;
2963     return true;
2964   }
2965   if (Opcode == ARM::CPS2p) {
2966     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
2967     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
2968     NumOpsAdded = 2;
2969     return true;
2970   }
2971   if (Opcode == ARM::CPS1p) {
2972     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
2973     NumOpsAdded = 1;
2974     return true;
2975   }
2976
2977   // DBG has its option specified in Inst{3-0}.
2978   if (Opcode == ARM::DBG) {
2979     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2980     NumOpsAdded = 1;
2981     return true;
2982   }
2983
2984   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
2985   if (Opcode == ARM::BKPT) {
2986     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
2987                                        slice(insn, 3, 0)));
2988     NumOpsAdded = 1;
2989     return true;
2990   }
2991
2992   if (PreLoadOpcode(Opcode))
2993     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2994
2995   assert(0 && "Unexpected misc instruction!");
2996   return false;
2997 }
2998
2999 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3000 /// We divide the disassembly task into different categories, with each one
3001 /// corresponding to a specific instruction encoding format.  There could be
3002 /// exceptions when handling a specific format, and that is why the Opcode is
3003 /// also present in the function prototype.
3004 static const DisassembleFP FuncPtrs[] = {
3005   &DisassemblePseudo,
3006   &DisassembleMulFrm,
3007   &DisassembleBrFrm,
3008   &DisassembleBrMiscFrm,
3009   &DisassembleDPFrm,
3010   &DisassembleDPSoRegFrm,
3011   &DisassembleLdFrm,
3012   &DisassembleStFrm,
3013   &DisassembleLdMiscFrm,
3014   &DisassembleStMiscFrm,
3015   &DisassembleLdStMulFrm,
3016   &DisassembleLdStExFrm,
3017   &DisassembleArithMiscFrm,
3018   &DisassembleSatFrm,
3019   &DisassembleExtFrm,
3020   &DisassembleVFPUnaryFrm,
3021   &DisassembleVFPBinaryFrm,
3022   &DisassembleVFPConv1Frm,
3023   &DisassembleVFPConv2Frm,
3024   &DisassembleVFPConv3Frm,
3025   &DisassembleVFPConv4Frm,
3026   &DisassembleVFPConv5Frm,
3027   &DisassembleVFPLdStFrm,
3028   &DisassembleVFPLdStMulFrm,
3029   &DisassembleVFPMiscFrm,
3030   &DisassembleThumbFrm,
3031   &DisassembleMiscFrm,
3032   &DisassembleNGetLnFrm,
3033   &DisassembleNSetLnFrm,
3034   &DisassembleNDupFrm,
3035
3036   // VLD and VST (including one lane) Instructions.
3037   &DisassembleNLdSt,
3038
3039   // A7.4.6 One register and a modified immediate value
3040   // 1-Register Instructions with imm.
3041   // LLVM only defines VMOVv instructions.
3042   &DisassembleN1RegModImmFrm,
3043
3044   // 2-Register Instructions with no imm.
3045   &DisassembleN2RegFrm,
3046
3047   // 2-Register Instructions with imm (vector convert float/fixed point).
3048   &DisassembleNVCVTFrm,
3049
3050   // 2-Register Instructions with imm (vector dup lane).
3051   &DisassembleNVecDupLnFrm,
3052
3053   // Vector Shift Left Instructions.
3054   &DisassembleN2RegVecShLFrm,
3055
3056   // Vector Shift Righ Instructions, which has different interpretation of the
3057   // shift amount from the imm6 field.
3058   &DisassembleN2RegVecShRFrm,
3059
3060   // 3-Register Data-Processing Instructions.
3061   &DisassembleN3RegFrm,
3062
3063   // Vector Shift (Register) Instructions.
3064   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3065   &DisassembleN3RegVecShFrm,
3066
3067   // Vector Extract Instructions.
3068   &DisassembleNVecExtractFrm,
3069
3070   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3071   // By Scalar Instructions.
3072   &DisassembleNVecMulScalarFrm,
3073
3074   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3075   // values in a table and generate a new vector.
3076   &DisassembleNVTBLFrm,
3077
3078   NULL
3079 };
3080
3081 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3082 /// The general idea is to set the Opcode for the MCInst, followed by adding
3083 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3084 /// to the Format-specific disassemble function for disassembly, followed by
3085 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3086 /// which follow the Dst/Src Operands.
3087 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3088   // Stage 1 sets the Opcode.
3089   MI.setOpcode(Opcode);
3090   // If the number of operands is zero, we're done!
3091   if (NumOps == 0)
3092     return true;
3093
3094   // Stage 2 calls the format-specific disassemble function to build the operand
3095   // list.
3096   if (Disasm == NULL)
3097     return false;
3098   unsigned NumOpsAdded = 0;
3099   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3100
3101   if (!OK || this->Err != 0) return false;
3102   if (NumOpsAdded >= NumOps)
3103     return true;
3104
3105   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3106   // FIXME: Should this be done selectively?
3107   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3108 }
3109
3110 // A8.3 Conditional execution
3111 // A8.3.1 Pseudocode details of conditional execution
3112 // Condition bits '111x' indicate the instruction is always executed.
3113 static uint32_t CondCode(uint32_t CondField) {
3114   if (CondField == 0xF)
3115     return ARMCC::AL;
3116   return CondField;
3117 }
3118
3119 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3120 /// of some Thumb instructions which come before the reglist operands.  It
3121 /// returns true if the two predicate operands have been processed.
3122 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3123     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3124
3125   assert(NumOpsRemaining > 0 && "Invalid argument");
3126
3127   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3128   unsigned Idx = MI.getNumOperands();
3129
3130   // First, we check whether this instr specifies the PredicateOperand through
3131   // a pair of TargetOperandInfos with isPredicate() property.
3132   if (NumOpsRemaining >= 2 &&
3133       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3134       OpInfo[Idx].RegClass < 0 &&
3135       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3136   {
3137     // If we are inside an IT block, get the IT condition bits maintained via
3138     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3139     // See also A2.5.2.
3140     if (InITBlock())
3141       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3142     else
3143       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3144     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3145     return true;
3146   }
3147
3148   return false;
3149 }
3150
3151 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3152 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3153 /// constituents.
3154 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3155     uint32_t insn, unsigned short NumOpsRemaining) {
3156
3157   assert(NumOpsRemaining > 0 && "Invalid argument");
3158
3159   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3160   const std::string &Name = ARMInsts[Opcode].Name;
3161   unsigned Idx = MI.getNumOperands();
3162
3163   // First, we check whether this instr specifies the PredicateOperand through
3164   // a pair of TargetOperandInfos with isPredicate() property.
3165   if (NumOpsRemaining >= 2 &&
3166       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3167       OpInfo[Idx].RegClass < 0 &&
3168       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3169   {
3170     // If we are inside an IT block, get the IT condition bits maintained via
3171     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3172     // See also A2.5.2.
3173     if (InITBlock())
3174       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3175     else {
3176       if (Name.length() > 1 && Name[0] == 't') {
3177         // Thumb conditional branch instructions have their cond field embedded,
3178         // like ARM.
3179         //
3180         // A8.6.16 B
3181         if (Name == "t2Bcc")
3182           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3183         else if (Name == "tBcc")
3184           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3185         else
3186           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3187       } else {
3188         // ARM instructions get their condition field from Inst{31-28}.
3189         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3190       }
3191     }
3192     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3193     Idx += 2;
3194     NumOpsRemaining -= 2;
3195   }
3196
3197   if (NumOpsRemaining == 0)
3198     return true;
3199
3200   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3201   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3202     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3203     --NumOpsRemaining;
3204   }
3205
3206   if (NumOpsRemaining == 0)
3207     return true;
3208   else
3209     return false;
3210 }
3211
3212 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3213 /// after BuildIt is finished.
3214 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3215     uint32_t insn) {
3216
3217   if (!SP) return Status;
3218
3219   if (Opcode == ARM::t2IT)
3220     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3221   else if (InITBlock())
3222     SP->UpdateIT();
3223
3224   return Status;
3225 }
3226
3227 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3228 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3229                                      unsigned short num)
3230   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3231   unsigned Idx = (unsigned)format;
3232   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3233   Disasm = FuncPtrs[Idx];
3234 }
3235
3236 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3237 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3238 /// Return NULL if it fails to create/return a proper builder.  API clients
3239 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3240 /// performed by the API clients to improve performance.
3241 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3242   // For "Unknown format", fail by returning a NULL pointer.
3243   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3244     DEBUG(errs() << "Unknown format\n");
3245     return 0;
3246   }
3247
3248   return new ARMBasicMCBuilder(Opcode, Format,
3249                                ARMInsts[Opcode].getNumOperands());
3250 }