lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  24 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  25 /// describing the operand info for each ARMInsts[i].
  26 ///
  27 /// Together with an instruction's encoding format, we can take advantage of the
  28 /// NumOperands and the OpInfo fields of the target instruction description in
  29 /// the quest to build out the MCOperand list for an MCInst.
  30 ///
  31 /// The general guideline is that with a known format, the number of dst and src
  32 /// operands are well-known.  The dst is built first, followed by the src
  33 /// operand(s).  The operands not yet used at this point are for the Implicit
  34 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  35 /// defined with two components:
  36 ///
  37 /// def pred { // Operand PredicateOperand
  38 ///   ValueType Type = OtherVT;
  39 ///   string PrintMethod = "printPredicateOperand";
  40 ///   string AsmOperandLowerMethod = ?;
  41 ///   dag MIOperandInfo = (ops i32imm, CCR);
  42 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  43 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  44 /// }
  45 ///
  46 /// which is manifested by the TargetOperandInfo[] of:
  47 ///
  48 /// { 0, 0|(1<<TOI::Predicate), 0 },
  49 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  50 ///
  51 /// So the first predicate MCOperand corresponds to the immediate part of the
  52 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  53 /// corresponds to a register kind of ARM::CPSR.
  54 ///
  55 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  56 ///
  57 /// def cc_out { // Operand OptionalDefOperand
  58 ///   ValueType Type = OtherVT;
  59 ///   string PrintMethod = "printSBitModifierOperand";
  60 ///   string AsmOperandLowerMethod = ?;
  61 ///   dag MIOperandInfo = (ops CCR);
  62 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  63 ///   dag DefaultOps = (ops (i32 zero_reg));
  64 /// }
  65 ///
  66 /// which is manifested by the one TargetOperandInfo of:
  67 ///
  68 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  69 ///
  70 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  71 #include "ARMGenInstrInfo.inc"
  72
  73 using namespace llvm;
  74
  75 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  76   return ARMInsts[Opcode].Name;
  77 }
  78
  79 // Return the register enum Based on RegClass and the raw register number.
  80 // For DRegPair, see comments below.
  81 // FIXME: Auto-gened?
  82 static unsigned getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister,
  83                                 bool DRegPair = false) {
  84
  85   if (DRegPair && RegClassID == ARM::QPRRegClassID) {
  86     // LLVM expects { Dd, Dd+1 } to form a super register; this is not specified
  87     // in the ARM Architecture Manual as far as I understand it (A8.6.307).
  88     // Therefore, we morph the RegClassID to be the sub register class and don't
  89     // subsequently transform the RawRegister encoding when calculating RegNum.
  90     //
  91     // See also ARMinstPrinter::printOperand() wrt "dregpair" modifier part
  92     // where this workaround is meant for.
  93     RegClassID = ARM::DPRRegClassID;
  94   }
  95
  96   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  97   unsigned RegNum =
  98     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  99
 100   switch (RegNum) {
 101   default:
 102     break;
 103   case 0:
 104     switch (RegClassID) {
 105     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 106     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 107     case ARM::DPR_VFP2RegClassID:
 108       return ARM::D0;
 109     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 110     case ARM::QPR_VFP2RegClassID:
 111       return ARM::Q0;
 112     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 113     }
 114     break;
 115   case 1:
 116     switch (RegClassID) {
 117     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 118     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 119     case ARM::DPR_VFP2RegClassID:
 120       return ARM::D1;
 121     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 122     case ARM::QPR_VFP2RegClassID:
 123       return ARM::Q1;
 124     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 125     }
 126     break;
 127   case 2:
 128     switch (RegClassID) {
 129     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 130     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 131     case ARM::DPR_VFP2RegClassID:
 132       return ARM::D2;
 133     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 134     case ARM::QPR_VFP2RegClassID:
 135       return ARM::Q2;
 136     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 137     }
 138     break;
 139   case 3:
 140     switch (RegClassID) {
 141     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 142     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 143     case ARM::DPR_VFP2RegClassID:
 144       return ARM::D3;
 145     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 146     case ARM::QPR_VFP2RegClassID:
 147       return ARM::Q3;
 148     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 149     }
 150     break;
 151   case 4:
 152     switch (RegClassID) {
 153     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 154     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 155     case ARM::DPR_VFP2RegClassID:
 156       return ARM::D4;
 157     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 158     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 159     }
 160     break;
 161   case 5:
 162     switch (RegClassID) {
 163     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 164     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 165     case ARM::DPR_VFP2RegClassID:
 166       return ARM::D5;
 167     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 168     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 169     }
 170     break;
 171   case 6:
 172     switch (RegClassID) {
 173     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 174     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 175     case ARM::DPR_VFP2RegClassID:
 176       return ARM::D6;
 177     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 178     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 179     }
 180     break;
 181   case 7:
 182     switch (RegClassID) {
 183     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 184     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 185     case ARM::DPR_VFP2RegClassID:
 186       return ARM::D7;
 187     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 189     }
 190     break;
 191   case 8:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R8;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 195     case ARM::QPRRegClassID: return ARM::Q8;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 197     }
 198     break;
 199   case 9:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R9;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 203     case ARM::QPRRegClassID: return ARM::Q9;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 205     }
 206     break;
 207   case 10:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R10;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 211     case ARM::QPRRegClassID: return ARM::Q10;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 213     }
 214     break;
 215   case 11:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R11;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 219     case ARM::QPRRegClassID: return ARM::Q11;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 221     }
 222     break;
 223   case 12:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::R12;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 227     case ARM::QPRRegClassID: return ARM::Q12;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 229     }
 230     break;
 231   case 13:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::SP;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 235     case ARM::QPRRegClassID: return ARM::Q13;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 237     }
 238     break;
 239   case 14:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::LR;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 243     case ARM::QPRRegClassID: return ARM::Q14;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 245     }
 246     break;
 247   case 15:
 248     switch (RegClassID) {
 249     case ARM::GPRRegClassID: return ARM::PC;
 250     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 251     case ARM::QPRRegClassID: return ARM::Q15;
 252     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 253     }
 254     break;
 255   case 16:
 256     switch (RegClassID) {
 257     case ARM::DPRRegClassID: return ARM::D16;
 258     case ARM::SPRRegClassID: return ARM::S16;
 259     }
 260     break;
 261   case 17:
 262     switch (RegClassID) {
 263     case ARM::DPRRegClassID: return ARM::D17;
 264     case ARM::SPRRegClassID: return ARM::S17;
 265     }
 266     break;
 267   case 18:
 268     switch (RegClassID) {
 269     case ARM::DPRRegClassID: return ARM::D18;
 270     case ARM::SPRRegClassID: return ARM::S18;
 271     }
 272     break;
 273   case 19:
 274     switch (RegClassID) {
 275     case ARM::DPRRegClassID: return ARM::D19;
 276     case ARM::SPRRegClassID: return ARM::S19;
 277     }
 278     break;
 279   case 20:
 280     switch (RegClassID) {
 281     case ARM::DPRRegClassID: return ARM::D20;
 282     case ARM::SPRRegClassID: return ARM::S20;
 283     }
 284     break;
 285   case 21:
 286     switch (RegClassID) {
 287     case ARM::DPRRegClassID: return ARM::D21;
 288     case ARM::SPRRegClassID: return ARM::S21;
 289     }
 290     break;
 291   case 22:
 292     switch (RegClassID) {
 293     case ARM::DPRRegClassID: return ARM::D22;
 294     case ARM::SPRRegClassID: return ARM::S22;
 295     }
 296     break;
 297   case 23:
 298     switch (RegClassID) {
 299     case ARM::DPRRegClassID: return ARM::D23;
 300     case ARM::SPRRegClassID: return ARM::S23;
 301     }
 302     break;
 303   case 24:
 304     switch (RegClassID) {
 305     case ARM::DPRRegClassID: return ARM::D24;
 306     case ARM::SPRRegClassID: return ARM::S24;
 307     }
 308     break;
 309   case 25:
 310     switch (RegClassID) {
 311     case ARM::DPRRegClassID: return ARM::D25;
 312     case ARM::SPRRegClassID: return ARM::S25;
 313     }
 314     break;
 315   case 26:
 316     switch (RegClassID) {
 317     case ARM::DPRRegClassID: return ARM::D26;
 318     case ARM::SPRRegClassID: return ARM::S26;
 319     }
 320     break;
 321   case 27:
 322     switch (RegClassID) {
 323     case ARM::DPRRegClassID: return ARM::D27;
 324     case ARM::SPRRegClassID: return ARM::S27;
 325     }
 326     break;
 327   case 28:
 328     switch (RegClassID) {
 329     case ARM::DPRRegClassID: return ARM::D28;
 330     case ARM::SPRRegClassID: return ARM::S28;
 331     }
 332     break;
 333   case 29:
 334     switch (RegClassID) {
 335     case ARM::DPRRegClassID: return ARM::D29;
 336     case ARM::SPRRegClassID: return ARM::S29;
 337     }
 338     break;
 339   case 30:
 340     switch (RegClassID) {
 341     case ARM::DPRRegClassID: return ARM::D30;
 342     case ARM::SPRRegClassID: return ARM::S30;
 343     }
 344     break;
 345   case 31:
 346     switch (RegClassID) {
 347     case ARM::DPRRegClassID: return ARM::D31;
 348     case ARM::SPRRegClassID: return ARM::S31;
 349     }
 350     break;
 351   }
 352   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 353   // Encoding error.  Mark the builder with error code != 0.
 354   B->SetErr(-1);
 355   return 0;
 356 }
 357
 358 ///////////////////////////////
 359 //                           //
 360 //     Utility Functions     //
 361 //                           //
 362 ///////////////////////////////
 363
 364 // Extract/Decode Rd: Inst{15-12}.
 365 static inline unsigned decodeRd(uint32_t insn) {
 366   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 367 }
 368
 369 // Extract/Decode Rn: Inst{19-16}.
 370 static inline unsigned decodeRn(uint32_t insn) {
 371   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 372 }
 373
 374 // Extract/Decode Rm: Inst{3-0}.
 375 static inline unsigned decodeRm(uint32_t insn) {
 376   return (insn & ARMII::GPRRegMask);
 377 }
 378
 379 // Extract/Decode Rs: Inst{11-8}.
 380 static inline unsigned decodeRs(uint32_t insn) {
 381   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 382 }
 383
 384 static inline unsigned getCondField(uint32_t insn) {
 385   return (insn >> ARMII::CondShift);
 386 }
 387
 388 static inline unsigned getIBit(uint32_t insn) {
 389   return (insn >> ARMII::I_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getAM3IBit(uint32_t insn) {
 393   return (insn >> ARMII::AM3_I_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPBit(uint32_t insn) {
 397   return (insn >> ARMII::P_BitShift) & 1;
 398 }
 399
 400 static inline unsigned getUBit(uint32_t insn) {
 401   return (insn >> ARMII::U_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getPUBits(uint32_t insn) {
 405   return (insn >> ARMII::U_BitShift) & 3;
 406 }
 407
 408 static inline unsigned getSBit(uint32_t insn) {
 409   return (insn >> ARMII::S_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getWBit(uint32_t insn) {
 413   return (insn >> ARMII::W_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getDBit(uint32_t insn) {
 417   return (insn >> ARMII::D_BitShift) & 1;
 418 }
 419
 420 static inline unsigned getNBit(uint32_t insn) {
 421   return (insn >> ARMII::N_BitShift) & 1;
 422 }
 423
 424 static inline unsigned getMBit(uint32_t insn) {
 425   return (insn >> ARMII::M_BitShift) & 1;
 426 }
 427
 428 // See A8.4 Shifts applied to a register.
 429 //     A8.4.2 Register controlled shifts.
 430 //
 431 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 432 // into llvm enums for shift opcode.  The API clients should pass in the value
 433 // encoded with two bits, so the assert stays to signal a wrong API usage.
 434 //
 435 // A8-12: DecodeRegShift()
 436 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 437   switch (bits) {
 438   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 439   case 0:  return ARM_AM::lsl;
 440   case 1:  return ARM_AM::lsr;
 441   case 2:  return ARM_AM::asr;
 442   case 3:  return ARM_AM::ror;
 443   }
 444 }
 445
 446 // See A8.4 Shifts applied to a register.
 447 //     A8.4.1 Constant shifts.
 448 //
 449 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 450 // encodings into the intended ShiftOpc and shift amount.
 451 //
 452 // A8-11: DecodeImmShift()
 453 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 454   // If type == 0b11 and imm5 == 0, we have an rrx, instead.
 455   if (ShOp == ARM_AM::ror && ShImm == 0)
 456     ShOp = ARM_AM::rrx;
 457   // If (lsr or asr) and imm5 == 0, shift amount is 32.
 458   if ((ShOp == ARM_AM::lsr || ShOp == ARM_AM::asr) && ShImm == 0)
 459     ShImm = 32;
 460 }
 461
 462 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 463 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 464 // clients should pass in the value encoded with two bits, so the assert stays
 465 // to signal a wrong API usage.
 466 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 467   switch (bits) {
 468   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 469   case 1:  return ARM_AM::ia;   // P=0 U=1
 470   case 3:  return ARM_AM::ib;   // P=1 U=1
 471   case 0:  return ARM_AM::da;   // P=0 U=0
 472   case 2:  return ARM_AM::db;   // P=1 U=0
 473   }
 474 }
 475
 476 ////////////////////////////////////////////
 477 //                                        //
 478 //    Disassemble function definitions    //
 479 //                                        //
 480 ////////////////////////////////////////////
 481
 482 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 483 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 484 /// followed by possible src(s).
 485 ///
 486 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 487 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 488 /// TryPredicateAndSBitModifier.
 489
 490 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 491     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 492
 493   if (Opcode == ARM::Int_MemBarrierV7 || Opcode == ARM::Int_SyncBarrierV7)
 494     return true;
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BLr9: SignExtend(Imm24:'00', 32)
 683 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: addrmode4:$addr mode_imm
 695 // RFEW/RFE: addrmode4:$addr Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR and MSRsys take one GPR reg Rm, followed by the mask.
 724   if (Opcode == ARM::MSR || Opcode == ARM::MSRsys) {
 725     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 726            "Reg operand expected");
 727     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 728                                                        decodeRm(insn))));
 729     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 730     NumOpsAdded = 2;
 731     return true;
 732   }
 733   // MSRi and MSRsysi take one so_imm operand, followed by the mask.
 734   if (Opcode == ARM::MSRi || Opcode == ARM::MSRsysi) {
 735     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 736     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 737     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 738     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 739     unsigned Imm = insn & 0xFF;
 740     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 741     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 742     NumOpsAdded = 2;
 743     return true;
 744   }
 745   // SRSW and SRS requires addrmode4:$addr for ${addr:submode}, followed by the
 746   // mode immediate (Inst{4-0}).
 747   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 748       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 749     // ARMInstPrinter::printAddrMode4Operand() prints special mode string
 750     // if the base register is SP; so don't set ARM::SP.
 751     MI.addOperand(MCOperand::CreateReg(0));
 752     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 753     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 754
 755     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 756       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 757     else
 758       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 759                                                          decodeRn(insn))));
 760     NumOpsAdded = 3;
 761     return true;
 762   }
 763
 764   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 765           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 766          "Unexpected Opcode");
 767
 768   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 769
 770   int Imm32 = 0;
 771   if (Opcode == ARM::SMC) {
 772     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 773     Imm32 = slice(insn, 3, 0);
 774   } else if (Opcode == ARM::SVC) {
 775     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 776     Imm32 = slice(insn, 23, 0);
 777   } else {
 778     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 779     unsigned Imm26 = slice(insn, 23, 0) << 2;
 780     //Imm32 = signextend<signed int, 26>(Imm26);
 781     Imm32 = SignExtend32<26>(Imm26);
 782
 783     // When executing an ARM instruction, PC reads as the address of the current
 784     // instruction plus 8.  The assembler subtracts 8 from the difference
 785     // between the branch instruction and the target address, disassembler has
 786     // to add 8 to compensate.
 787     Imm32 += 8;
 788   }
 789
 790   MI.addOperand(MCOperand::CreateImm(Imm32));
 791   NumOpsAdded = 1;
 792
 793   return true;
 794 }
 795
 796 // Misc. Branch Instructions.
 797 // BR_JTadd, BR_JTr, BR_JTm
 798 // BLXr9, BXr9
 799 // BRIND, BX_RET
 800 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 801     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 802
 803   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 804   if (!OpInfo) return false;
 805
 806   unsigned &OpIdx = NumOpsAdded;
 807
 808   OpIdx = 0;
 809
 810   // BX_RET has only two predicate operands, do an early return.
 811   if (Opcode == ARM::BX_RET)
 812     return true;
 813
 814   // BLXr9 and BRIND take one GPR reg.
 815   if (Opcode == ARM::BLXr9 || Opcode == ARM::BRIND) {
 816     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 817            "Reg operand expected");
 818     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 819                                                        decodeRm(insn))));
 820     OpIdx = 1;
 821     return true;
 822   }
 823
 824   // BR_JTadd is an ADD with Rd = PC, (Rn, Rm) as the target and index regs.
 825   if (Opcode == ARM::BR_JTadd) {
 826     // InOperandList with GPR:$target and GPR:$idx regs.
 827
 828     assert(NumOps == 4 && "Expect 4 operands");
 829     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 830                                                        decodeRn(insn))));
 831     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 832                                                        decodeRm(insn))));
 833
 834     // Fill in the two remaining imm operands to signify build completion.
 835     MI.addOperand(MCOperand::CreateImm(0));
 836     MI.addOperand(MCOperand::CreateImm(0));
 837
 838     OpIdx = 4;
 839     return true;
 840   }
 841
 842   // BR_JTr is a MOV with Rd = PC, and Rm as the source register.
 843   if (Opcode == ARM::BR_JTr) {
 844     // InOperandList with GPR::$target reg.
 845
 846     assert(NumOps == 3 && "Expect 3 operands");
 847     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 848                                                        decodeRm(insn))));
 849
 850     // Fill in the two remaining imm operands to signify build completion.
 851     MI.addOperand(MCOperand::CreateImm(0));
 852     MI.addOperand(MCOperand::CreateImm(0));
 853
 854     OpIdx = 3;
 855     return true;
 856   }
 857
 858   // BR_JTm is an LDR with Rt = PC.
 859   if (Opcode == ARM::BR_JTm) {
 860     // This is the reg/reg form, with base reg followed by +/- reg shop imm.
 861     // See also ARMAddressingModes.h (Addressing Mode #2).
 862
 863     assert(NumOps == 5 && getIBit(insn) == 1 && "Expect 5 operands && I-bit=1");
 864     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 865                                                        decodeRn(insn))));
 866
 867     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 868
 869     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
 870     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 871                                                        decodeRm(insn))));
 872     // Inst{6-5} encodes the shift opcode.
 873     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 874     // Inst{11-7} encodes the imm5 shift amount.
 875     unsigned ShImm = slice(insn, 11, 7);
 876
 877     // A8.4.1.  Possible rrx or shift amount of 32...
 878     getImmShiftSE(ShOp, ShImm);
 879     MI.addOperand(MCOperand::CreateImm(
 880                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
 881
 882     // Fill in the two remaining imm operands to signify build completion.
 883     MI.addOperand(MCOperand::CreateImm(0));
 884     MI.addOperand(MCOperand::CreateImm(0));
 885
 886     OpIdx = 5;
 887     return true;
 888   }
 889
 890   assert(0 && "Unexpected BrMiscFrm Opcode");
 891   return false;
 892 }
 893
 894 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 895   uint32_t lsb = slice(insn, 11, 7);
 896   uint32_t msb = slice(insn, 20, 16);
 897   uint32_t Val = 0;
 898   if (msb < lsb) {
 899     DEBUG(errs() << "Encoding error: msb < lsb\n");
 900     return false;
 901   }
 902
 903   for (uint32_t i = lsb; i <= msb; ++i)
 904     Val |= (1 << i);
 905   mask = ~Val;
 906   return true;
 907 }
 908
 909 static inline bool SaturateOpcode(unsigned Opcode) {
 910   switch (Opcode) {
 911   case ARM::SSATlsl: case ARM::SSATasr: case ARM::SSAT16:
 912   case ARM::USATlsl: case ARM::USATasr: case ARM::USAT16:
 913     return true;
 914   default:
 915     return false;
 916   }
 917 }
 918
 919 static inline unsigned decodeSaturatePos(unsigned Opcode, uint32_t insn) {
 920   switch (Opcode) {
 921   case ARM::SSATlsl:
 922   case ARM::SSATasr:
 923     return slice(insn, 20, 16) + 1;
 924   case ARM::SSAT16:
 925     return slice(insn, 19, 16) + 1;
 926   case ARM::USATlsl:
 927   case ARM::USATasr:
 928     return slice(insn, 20, 16);
 929   case ARM::USAT16:
 930     return slice(insn, 19, 16);
 931   default:
 932     assert(0 && "Invalid opcode passed in");
 933     return 0;
 934   }
 935 }
 936
 937 // A major complication is the fact that some of the saturating add/subtract
 938 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 939 // They are QADD, QDADD, QDSUB, and QSUB.
 940 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 941     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 942
 943   const TargetInstrDesc &TID = ARMInsts[Opcode];
 944   unsigned short NumDefs = TID.getNumDefs();
 945   bool isUnary = isUnaryDP(TID.TSFlags);
 946   const TargetOperandInfo *OpInfo = TID.OpInfo;
 947   unsigned &OpIdx = NumOpsAdded;
 948
 949   OpIdx = 0;
 950
 951   // Disassemble register def if there is one.
 952   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 953     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 954                                                        decodeRd(insn))));
 955     ++OpIdx;
 956   }
 957
 958   // Now disassemble the src operands.
 959   if (OpIdx >= NumOps)
 960     return false;
 961
 962   // SSAT/SSAT16/USAT/USAT16 has imm operand after Rd.
 963   if (SaturateOpcode(Opcode)) {
 964     MI.addOperand(MCOperand::CreateImm(decodeSaturatePos(Opcode, insn)));
 965
 966     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 967                                                        decodeRm(insn))));
 968
 969     if (Opcode == ARM::SSAT16 || Opcode == ARM::USAT16) {
 970       OpIdx += 2;
 971       return true;
 972     }
 973
 974     // For SSAT operand reg (Rm) has been disassembled above.
 975     // Now disassemble the shift amount.
 976
 977     // Inst{11-7} encodes the imm5 shift amount.
 978     unsigned ShAmt = slice(insn, 11, 7);
 979
 980     // A8.6.183.  Possible ASR shift amount of 32...
 981     if (Opcode == ARM::SSATasr && ShAmt == 0)
 982       ShAmt = 32;
 983
 984     MI.addOperand(MCOperand::CreateImm(ShAmt));
 985
 986     OpIdx += 3;
 987     return true;
 988   }
 989
 990   // Special-case handling of BFC/BFI/SBFX/UBFX.
 991   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 992     MI.addOperand(MCOperand::CreateReg(0));
 993     if (Opcode == ARM::BFI) {
 994       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 995                                                          decodeRm(insn))));
 996       ++OpIdx;
 997     }
 998     uint32_t mask = 0;
 999     if (!getBFCInvMask(insn, mask))
1000       return false;
1001
1002     MI.addOperand(MCOperand::CreateImm(mask));
1003     OpIdx += 2;
1004     return true;
1005   }
1006   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
1007     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1008                                                        decodeRm(insn))));
1009     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
1010     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
1011     OpIdx += 3;
1012     return true;
1013   }
1014
1015   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
1016                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
1017
1018   // BinaryDP has an Rn operand.
1019   if (!isUnary) {
1020     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1021            "Reg operand expected");
1022     MI.addOperand(MCOperand::CreateReg(
1023                     getRegisterEnum(B, ARM::GPRRegClassID,
1024                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
1025     ++OpIdx;
1026   }
1027
1028   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
1029   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1030     MI.addOperand(MCOperand::CreateReg(0));
1031     ++OpIdx;
1032   }
1033
1034   // Now disassemble operand 2.
1035   if (OpIdx >= NumOps)
1036     return false;
1037
1038   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1039     // We have a reg/reg form.
1040     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
1041     // routed here as well.
1042     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
1043     MI.addOperand(MCOperand::CreateReg(
1044                     getRegisterEnum(B, ARM::GPRRegClassID,
1045                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1046     ++OpIdx;
1047   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1048     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1049     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1050     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1051     MI.addOperand(MCOperand::CreateImm(Imm16));
1052     ++OpIdx;
1053   } else {
1054     // We have a reg/imm form.
1055     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1056     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1057     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1058     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1059     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1060     unsigned Imm = insn & 0xFF;
1061     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1062     ++OpIdx;
1063   }
1064
1065   return true;
1066 }
1067
1068 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1069     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1070
1071   const TargetInstrDesc &TID = ARMInsts[Opcode];
1072   unsigned short NumDefs = TID.getNumDefs();
1073   bool isUnary = isUnaryDP(TID.TSFlags);
1074   const TargetOperandInfo *OpInfo = TID.OpInfo;
1075   unsigned &OpIdx = NumOpsAdded;
1076
1077   OpIdx = 0;
1078
1079   // Disassemble register def if there is one.
1080   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1081     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1082                                                        decodeRd(insn))));
1083     ++OpIdx;
1084   }
1085
1086   // Disassemble the src operands.
1087   if (OpIdx >= NumOps)
1088     return false;
1089
1090   // BinaryDP has an Rn operand.
1091   if (!isUnary) {
1092     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1093            "Reg operand expected");
1094     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1095                                                        decodeRn(insn))));
1096     ++OpIdx;
1097   }
1098
1099   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1100   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1101     MI.addOperand(MCOperand::CreateReg(0));
1102     ++OpIdx;
1103   }
1104
1105   // Disassemble operand 2, which consists of three components.
1106   if (OpIdx + 2 >= NumOps)
1107     return false;
1108
1109   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1110          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1111          (OpInfo[OpIdx+2].RegClass < 0) &&
1112          "Expect 3 reg operands");
1113
1114   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1115   unsigned Rs = slice(insn, 4, 4);
1116
1117   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1118                                                      decodeRm(insn))));
1119   if (Rs) {
1120     // Register-controlled shifts: [Rm, Rs, shift].
1121     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1122                                                        decodeRs(insn))));
1123     // Inst{6-5} encodes the shift opcode.
1124     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1125     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1126   } else {
1127     // Constant shifts: [Rm, reg0, shift_imm].
1128     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1129     // Inst{6-5} encodes the shift opcode.
1130     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1131     // Inst{11-7} encodes the imm5 shift amount.
1132     unsigned ShImm = slice(insn, 11, 7);
1133
1134     // A8.4.1.  Possible rrx or shift amount of 32...
1135     getImmShiftSE(ShOp, ShImm);
1136     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1137   }
1138   OpIdx += 3;
1139
1140   return true;
1141 }
1142
1143 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1144     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1145
1146   const TargetInstrDesc &TID = ARMInsts[Opcode];
1147   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1148   const TargetOperandInfo *OpInfo = TID.OpInfo;
1149   if (!OpInfo) return false;
1150
1151   unsigned &OpIdx = NumOpsAdded;
1152
1153   OpIdx = 0;
1154
1155   assert(((!isStore && TID.getNumDefs() > 0) ||
1156           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1157          && "Invalid arguments");
1158
1159   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1160   if (isPrePost && isStore) {
1161     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1162            "Reg operand expected");
1163     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1164                                                        decodeRn(insn))));
1165     ++OpIdx;
1166   }
1167
1168   // Disassemble the dst/src operand.
1169   if (OpIdx >= NumOps)
1170     return false;
1171
1172   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1173          "Reg operand expected");
1174   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1175                                                      decodeRd(insn))));
1176   ++OpIdx;
1177
1178   // After dst of a pre- and post-indexed load is the address base writeback.
1179   if (isPrePost && !isStore) {
1180     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1181            "Reg operand expected");
1182     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1183                                                        decodeRn(insn))));
1184     ++OpIdx;
1185   }
1186
1187   // Disassemble the base operand.
1188   if (OpIdx >= NumOps)
1189     return false;
1190
1191   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1192          "Reg operand expected");
1193   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1194          && "Index mode or tied_to operand expected");
1195   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1196                                                      decodeRn(insn))));
1197   ++OpIdx;
1198
1199   // For reg/reg form, base reg is followed by +/- reg shop imm.
1200   // For immediate form, it is followed by +/- imm12.
1201   // See also ARMAddressingModes.h (Addressing Mode #2).
1202   if (OpIdx + 1 >= NumOps)
1203     return false;
1204
1205   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1206          (OpInfo[OpIdx+1].RegClass < 0) &&
1207          "Expect 1 reg operand followed by 1 imm operand");
1208
1209   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1210   if (getIBit(insn) == 0) {
1211     MI.addOperand(MCOperand::CreateReg(0));
1212
1213     // Disassemble the 12-bit immediate offset.
1214     unsigned Imm12 = slice(insn, 11, 0);
1215     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1216     MI.addOperand(MCOperand::CreateImm(Offset));
1217   } else {
1218     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1219     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1220                                                        decodeRm(insn))));
1221     // Inst{6-5} encodes the shift opcode.
1222     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1223     // Inst{11-7} encodes the imm5 shift amount.
1224     unsigned ShImm = slice(insn, 11, 7);
1225
1226     // A8.4.1.  Possible rrx or shift amount of 32...
1227     getImmShiftSE(ShOp, ShImm);
1228     MI.addOperand(MCOperand::CreateImm(
1229                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1230   }
1231   OpIdx += 2;
1232
1233   return true;
1234 }
1235
1236 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1237     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1238   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1239 }
1240
1241 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1242     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1243   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1244 }
1245
1246 static bool HasDualReg(unsigned Opcode) {
1247   switch (Opcode) {
1248   default:
1249     return false;
1250   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1251   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1252     return true;
1253   }
1254 }
1255
1256 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1257     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1258
1259   const TargetInstrDesc &TID = ARMInsts[Opcode];
1260   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1261   const TargetOperandInfo *OpInfo = TID.OpInfo;
1262   if (!OpInfo) return false;
1263
1264   unsigned &OpIdx = NumOpsAdded;
1265
1266   OpIdx = 0;
1267
1268   assert(((!isStore && TID.getNumDefs() > 0) ||
1269           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1270          && "Invalid arguments");
1271
1272   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1273   if (isPrePost && isStore) {
1274     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1275            "Reg operand expected");
1276     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1277                                                        decodeRn(insn))));
1278     ++OpIdx;
1279   }
1280
1281   bool DualReg = HasDualReg(Opcode);
1282
1283   // Disassemble the dst/src operand.
1284   if (OpIdx >= NumOps)
1285     return false;
1286
1287   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1288          "Reg operand expected");
1289   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1290                                                      decodeRd(insn))));
1291   ++OpIdx;
1292
1293   // Fill in LDRD and STRD's second operand.
1294   if (DualReg) {
1295     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1296                                                        decodeRd(insn) + 1)));
1297     ++OpIdx;
1298   }
1299
1300   // After dst of a pre- and post-indexed load is the address base writeback.
1301   if (isPrePost && !isStore) {
1302     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1303            "Reg operand expected");
1304     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1305                                                        decodeRn(insn))));
1306     ++OpIdx;
1307   }
1308
1309   // Disassemble the base operand.
1310   if (OpIdx >= NumOps)
1311     return false;
1312
1313   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1314          "Reg operand expected");
1315   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1316          && "Index mode or tied_to operand expected");
1317   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1318                                                      decodeRn(insn))));
1319   ++OpIdx;
1320
1321   // For reg/reg form, base reg is followed by +/- reg.
1322   // For immediate form, it is followed by +/- imm8.
1323   // See also ARMAddressingModes.h (Addressing Mode #3).
1324   if (OpIdx + 1 >= NumOps)
1325     return false;
1326
1327   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1328          (OpInfo[OpIdx+1].RegClass < 0) &&
1329          "Expect 1 reg operand followed by 1 imm operand");
1330
1331   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1332   if (getAM3IBit(insn) == 1) {
1333     MI.addOperand(MCOperand::CreateReg(0));
1334
1335     // Disassemble the 8-bit immediate offset.
1336     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1337     unsigned Imm4L = insn & 0xF;
1338     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1339     MI.addOperand(MCOperand::CreateImm(Offset));
1340   } else {
1341     // Disassemble the offset reg (Rm).
1342     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1343                                                        decodeRm(insn))));
1344     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1345     MI.addOperand(MCOperand::CreateImm(Offset));
1346   }
1347   OpIdx += 2;
1348
1349   return true;
1350 }
1351
1352 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1353     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1354   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1355                                 B);
1356 }
1357
1358 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1359     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1360   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1361 }
1362
1363 // The algorithm for disassembly of LdStMulFrm is different from others because
1364 // it explicitly populates the two predicate operands after operand 0 (the base)
1365 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1366 // reglist with each affected register encoded as an MCOperand.
1367 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1368     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1369
1370   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1371
1372   unsigned &OpIdx = NumOpsAdded;
1373
1374   OpIdx = 0;
1375
1376   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1377
1378   // Writeback to base, if necessary.
1379   if (Opcode == ARM::LDM_UPD || Opcode == ARM::STM_UPD) {
1380     MI.addOperand(MCOperand::CreateReg(Base));
1381     ++OpIdx;
1382   }
1383
1384   MI.addOperand(MCOperand::CreateReg(Base));
1385
1386   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1387   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1388
1389   // Handling the two predicate operands before the reglist.
1390   int64_t CondVal = insn >> ARMII::CondShift;
1391   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1392   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1393
1394   OpIdx += 4;
1395
1396   // Fill the variadic part of reglist.
1397   unsigned RegListBits = insn & ((1 << 16) - 1);
1398   for (unsigned i = 0; i < 16; ++i) {
1399     if ((RegListBits >> i) & 1) {
1400       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1401                                                          i)));
1402       ++OpIdx;
1403     }
1404   }
1405
1406   return true;
1407 }
1408
1409 // LDREX, LDREXB, LDREXH: Rd Rn
1410 // LDREXD:                Rd Rd+1 Rn
1411 // STREX, STREXB, STREXH: Rd Rm Rn
1412 // STREXD:                Rd Rm Rm+1 Rn
1413 //
1414 // SWP, SWPB:             Rd Rm Rn
1415 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1416     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1417
1418   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1419   if (!OpInfo) return false;
1420
1421   unsigned &OpIdx = NumOpsAdded;
1422
1423   OpIdx = 0;
1424
1425   assert(NumOps >= 2
1426          && OpInfo[0].RegClass == ARM::GPRRegClassID
1427          && OpInfo[1].RegClass == ARM::GPRRegClassID
1428          && "Expect 2 reg operands");
1429
1430   bool isStore = slice(insn, 20, 20) == 0;
1431   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1432
1433   // Add the destination operand.
1434   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1435                                                      decodeRd(insn))));
1436   ++OpIdx;
1437
1438   // Store register Exclusive needs a source operand.
1439   if (isStore) {
1440     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1441                                                        decodeRm(insn))));
1442     ++OpIdx;
1443
1444     if (isDW) {
1445       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1446                                                          decodeRm(insn)+1)));
1447       ++OpIdx;
1448     }
1449   } else if (isDW) {
1450     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1451                                                        decodeRd(insn)+1)));
1452     ++OpIdx;
1453   }
1454
1455   // Finally add the pointer operand.
1456   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1457                                                      decodeRn(insn))));
1458   ++OpIdx;
1459
1460   return true;
1461 }
1462
1463 // Misc. Arithmetic Instructions.
1464 // CLZ: Rd Rm
1465 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1466 // RBIT, REV, REV16, REVSH: Rd Rm
1467 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1468     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1469
1470   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1471   unsigned &OpIdx = NumOpsAdded;
1472
1473   OpIdx = 0;
1474
1475   assert(NumOps >= 2
1476          && OpInfo[0].RegClass == ARM::GPRRegClassID
1477          && OpInfo[1].RegClass == ARM::GPRRegClassID
1478          && "Expect 2 reg operands");
1479
1480   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1481
1482   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1483                                                      decodeRd(insn))));
1484   ++OpIdx;
1485
1486   if (ThreeReg) {
1487     assert(NumOps >= 4 && "Expect >= 4 operands");
1488     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1489                                                        decodeRn(insn))));
1490     ++OpIdx;
1491   }
1492
1493   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1494                                                      decodeRm(insn))));
1495   ++OpIdx;
1496
1497   // If there is still an operand info left which is an immediate operand, add
1498   // an additional imm5 LSL/ASR operand.
1499   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1500       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1501     // Extract the 5-bit immediate field Inst{11-7}.
1502     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1503     MI.addOperand(MCOperand::CreateImm(ShiftAmt));
1504     ++OpIdx;
1505   }
1506
1507   return true;
1508 }
1509
1510 // Extend instructions.
1511 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1512 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1513 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1514 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1515     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1516
1517   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1518   unsigned &OpIdx = NumOpsAdded;
1519
1520   OpIdx = 0;
1521
1522   assert(NumOps >= 2
1523          && OpInfo[0].RegClass == ARM::GPRRegClassID
1524          && OpInfo[1].RegClass == ARM::GPRRegClassID
1525          && "Expect 2 reg operands");
1526
1527   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1528
1529   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1530                                                      decodeRd(insn))));
1531   ++OpIdx;
1532
1533   if (ThreeReg) {
1534     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1535                                                        decodeRn(insn))));
1536     ++OpIdx;
1537   }
1538
1539   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1540                                                      decodeRm(insn))));
1541   ++OpIdx;
1542
1543   // If there is still an operand info left which is an immediate operand, add
1544   // an additional rotate immediate operand.
1545   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1546       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1547     // Extract the 2-bit rotate field Inst{11-10}.
1548     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1549     // Rotation by 8, 16, or 24 bits.
1550     MI.addOperand(MCOperand::CreateImm(rot << 3));
1551     ++OpIdx;
1552   }
1553
1554   return true;
1555 }
1556
1557 /////////////////////////////////////
1558 //                                 //
1559 //    Utility Functions For VFP    //
1560 //                                 //
1561 /////////////////////////////////////
1562
1563 // Extract/Decode Dd/Sd:
1564 //
1565 // SP => d = UInt(Vd:D)
1566 // DP => d = UInt(D:Vd)
1567 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1568   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1569                  : (decodeRd(insn) | getDBit(insn) << 4);
1570 }
1571
1572 // Extract/Decode Dn/Sn:
1573 //
1574 // SP => n = UInt(Vn:N)
1575 // DP => n = UInt(N:Vn)
1576 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1577   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1578                  : (decodeRn(insn) | getNBit(insn) << 4);
1579 }
1580
1581 // Extract/Decode Dm/Sm:
1582 //
1583 // SP => m = UInt(Vm:M)
1584 // DP => m = UInt(M:Vm)
1585 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1586   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1587                  : (decodeRm(insn) | getMBit(insn) << 4);
1588 }
1589
1590 // A7.5.1
1591 #if 0
1592 static uint64_t VFPExpandImm(unsigned char byte, unsigned N) {
1593   assert(N == 32 || N == 64);
1594
1595   uint64_t Result;
1596   unsigned bit6 = slice(byte, 6, 6);
1597   if (N == 32) {
1598     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1599     if (bit6)
1600       Result |= 0x1f << 25;
1601     else
1602       Result |= 0x1 << 30;
1603   } else {
1604     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1605              (uint64_t)slice(byte, 5, 0) << 48;
1606     if (bit6)
1607       Result |= 0xffL << 54;
1608     else
1609       Result |= 0x1L << 62;
1610   }
1611   return Result;
1612 }
1613 #endif
1614
1615 // VFP Unary Format Instructions:
1616 //
1617 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1618 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1619 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1620 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1621     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1622
1623   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1624
1625   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1626   unsigned &OpIdx = NumOpsAdded;
1627
1628   OpIdx = 0;
1629
1630   unsigned RegClass = OpInfo[OpIdx].RegClass;
1631   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1632          "Reg operand expected");
1633   bool isSP = (RegClass == ARM::SPRRegClassID);
1634
1635   MI.addOperand(MCOperand::CreateReg(
1636                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1637   ++OpIdx;
1638
1639   // Early return for compare with zero instructions.
1640   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1641       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1642     return true;
1643
1644   RegClass = OpInfo[OpIdx].RegClass;
1645   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1646          "Reg operand expected");
1647   isSP = (RegClass == ARM::SPRRegClassID);
1648
1649   MI.addOperand(MCOperand::CreateReg(
1650                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1651   ++OpIdx;
1652
1653   return true;
1654 }
1655
1656 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1657 // Some of them have operand constraints which tie the first operand in the
1658 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1659 // tied_to operand is simply skipped.
1660 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1661     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1662
1663   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1664
1665   const TargetInstrDesc &TID = ARMInsts[Opcode];
1666   const TargetOperandInfo *OpInfo = TID.OpInfo;
1667   unsigned &OpIdx = NumOpsAdded;
1668
1669   OpIdx = 0;
1670
1671   unsigned RegClass = OpInfo[OpIdx].RegClass;
1672   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1673          "Reg operand expected");
1674   bool isSP = (RegClass == ARM::SPRRegClassID);
1675
1676   MI.addOperand(MCOperand::CreateReg(
1677                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1678   ++OpIdx;
1679
1680   // Skip tied_to operand constraint.
1681   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1682     assert(NumOps >= 4 && "Expect >=4 operands");
1683     MI.addOperand(MCOperand::CreateReg(0));
1684     ++OpIdx;
1685   }
1686
1687   MI.addOperand(MCOperand::CreateReg(
1688                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1689   ++OpIdx;
1690
1691   MI.addOperand(MCOperand::CreateReg(
1692                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1693   ++OpIdx;
1694
1695   return true;
1696 }
1697
1698 // A8.6.295 vcvt (floating-point <-> integer)
1699 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1700 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1701 //
1702 // A8.6.297 vcvt (floating-point and fixed-point)
1703 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1704 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1705     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1706
1707   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1708
1709   const TargetInstrDesc &TID = ARMInsts[Opcode];
1710   const TargetOperandInfo *OpInfo = TID.OpInfo;
1711   if (!OpInfo) return false;
1712
1713   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1714   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1715   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1716
1717   if (fixed_point) {
1718     // A8.6.297
1719     assert(NumOps >= 3 && "Expect >= 3 operands");
1720     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1721     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1722     MI.addOperand(MCOperand::CreateReg(
1723                     getRegisterEnum(B, RegClassID,
1724                                     decodeVFPRd(insn, SP))));
1725
1726     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1727            "Tied to operand expected");
1728     MI.addOperand(MI.getOperand(0));
1729
1730     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1731            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1732     MI.addOperand(MCOperand::CreateImm(fbits));
1733
1734     NumOpsAdded = 3;
1735   } else {
1736     // A8.6.295
1737     // The Rd (destination) and Rm (source) bits have different interpretations
1738     // depending on their single-precisonness.
1739     unsigned d, m;
1740     if (slice(insn, 18, 18) == 1) { // to_integer operation
1741       d = decodeVFPRd(insn, true /* Is Single Precision */);
1742       MI.addOperand(MCOperand::CreateReg(
1743                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1744       m = decodeVFPRm(insn, SP);
1745       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1746     } else {
1747       d = decodeVFPRd(insn, SP);
1748       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1749       m = decodeVFPRm(insn, true /* Is Single Precision */);
1750       MI.addOperand(MCOperand::CreateReg(
1751                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1752     }
1753     NumOpsAdded = 2;
1754   }
1755
1756   return true;
1757 }
1758
1759 // VMOVRS - A8.6.330
1760 // Rt => Rd; Sn => UInt(Vn:N)
1761 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1762     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1763
1764   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1765
1766   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1767                                                      decodeRd(insn))));
1768   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1769                                                      decodeVFPRn(insn, true))));
1770   NumOpsAdded = 2;
1771   return true;
1772 }
1773
1774 // VMOVRRD - A8.6.332
1775 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1776 //
1777 // VMOVRRS - A8.6.331
1778 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1779 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1780     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1781
1782   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1783
1784   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1785   unsigned &OpIdx = NumOpsAdded;
1786
1787   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1788                                                      decodeRd(insn))));
1789   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1790                                                      decodeRn(insn))));
1791   OpIdx = 2;
1792
1793   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1794     unsigned Sm = decodeVFPRm(insn, true);
1795     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1796                                                        Sm)));
1797     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1798                                                        Sm+1)));
1799     OpIdx += 2;
1800   } else {
1801     MI.addOperand(MCOperand::CreateReg(
1802                     getRegisterEnum(B, ARM::DPRRegClassID,
1803                                     decodeVFPRm(insn, false))));
1804     ++OpIdx;
1805   }
1806   return true;
1807 }
1808
1809 // VMOVSR - A8.6.330
1810 // Rt => Rd; Sn => UInt(Vn:N)
1811 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1812     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1813
1814   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1815
1816   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1817                                                      decodeVFPRn(insn, true))));
1818   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1819                                                      decodeRd(insn))));
1820   NumOpsAdded = 2;
1821   return true;
1822 }
1823
1824 // VMOVDRR - A8.6.332
1825 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1826 //
1827 // VMOVRRS - A8.6.331
1828 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1829 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1830     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1831
1832   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1833
1834   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1835   unsigned &OpIdx = NumOpsAdded;
1836
1837   OpIdx = 0;
1838
1839   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1840     unsigned Sm = decodeVFPRm(insn, true);
1841     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1842                                                        Sm)));
1843     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1844                                                        Sm+1)));
1845     OpIdx += 2;
1846   } else {
1847     MI.addOperand(MCOperand::CreateReg(
1848                     getRegisterEnum(B, ARM::DPRRegClassID,
1849                                     decodeVFPRm(insn, false))));
1850     ++OpIdx;
1851   }
1852
1853   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1854                                                      decodeRd(insn))));
1855   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1856                                                      decodeRn(insn))));
1857   OpIdx += 2;
1858   return true;
1859 }
1860
1861 // VFP Load/Store Instructions.
1862 // VLDRD, VLDRS, VSTRD, VSTRS
1863 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1864     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1865
1866   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1867
1868   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS) ? true : false;
1869   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1870
1871   // Extract Dd/Sd for operand 0.
1872   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1873
1874   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1875
1876   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1877   MI.addOperand(MCOperand::CreateReg(Base));
1878
1879   // Next comes the AM5 Opcode.
1880   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1881   unsigned char Imm8 = insn & 0xFF;
1882   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1883
1884   NumOpsAdded = 3;
1885
1886   return true;
1887 }
1888
1889 // VFP Load/Store Multiple Instructions.
1890 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1891 // operand 1 (the AM5 mode imm) is followed by two predicate operands.  It is
1892 // followed by a reglist of either DPR(s) or SPR(s).
1893 //
1894 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1895 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1896     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1897
1898   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1899
1900   unsigned &OpIdx = NumOpsAdded;
1901
1902   OpIdx = 0;
1903
1904   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1905
1906   // Writeback to base, if necessary.
1907   if (Opcode == ARM::VLDMD_UPD || Opcode == ARM::VLDMS_UPD ||
1908       Opcode == ARM::VSTMD_UPD || Opcode == ARM::VSTMS_UPD) {
1909     MI.addOperand(MCOperand::CreateReg(Base));
1910     ++OpIdx;
1911   }
1912
1913   MI.addOperand(MCOperand::CreateReg(Base));
1914
1915   // Next comes the AM5 Opcode.
1916   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1917   // Must be either "ia" or "db" submode.
1918   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1919     DEBUG(errs() << "Illegal addressing mode 5 sub-mode!\n");
1920     return false;
1921   }
1922
1923   unsigned char Imm8 = insn & 0xFF;
1924   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(SubMode, Imm8)));
1925
1926   // Handling the two predicate operands before the reglist.
1927   int64_t CondVal = insn >> ARMII::CondShift;
1928   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1929   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1930
1931   OpIdx += 4;
1932
1933   bool isSPVFP = (Opcode == ARM::VLDMS || Opcode == ARM::VLDMS_UPD ||
1934      Opcode == ARM::VSTMS || Opcode == ARM::VSTMS_UPD) ? true : false;
1935   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1936
1937   // Extract Dd/Sd.
1938   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1939
1940   // Fill the variadic part of reglist.
1941   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1942   for (unsigned i = 0; i < Regs; ++i) {
1943     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1944                                                        RegD + i)));
1945     ++OpIdx;
1946   }
1947
1948   return true;
1949 }
1950
1951 // Misc. VFP Instructions.
1952 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1953 // FCONSTD (DPR and a VFPf64Imm operand)
1954 // FCONSTS (SPR and a VFPf32Imm operand)
1955 // VMRS/VMSR (GPR operand)
1956 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1957     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1958
1959   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1960   unsigned &OpIdx = NumOpsAdded;
1961
1962   OpIdx = 0;
1963
1964   if (Opcode == ARM::FMSTAT)
1965     return true;
1966
1967   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1968
1969   unsigned RegEnum = 0;
1970   switch (OpInfo[0].RegClass) {
1971   case ARM::DPRRegClassID:
1972     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1973     break;
1974   case ARM::SPRRegClassID:
1975     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1976     break;
1977   case ARM::GPRRegClassID:
1978     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1979     break;
1980   default:
1981     assert(0 && "Invalid reg class id");
1982     return false;
1983   }
1984
1985   MI.addOperand(MCOperand::CreateReg(RegEnum));
1986   ++OpIdx;
1987
1988   // Extract/decode the f64/f32 immediate.
1989   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1990         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1991     // The asm syntax specifies the before-expanded <imm>.
1992     // Not VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1993     //                  Opcode == ARM::FCONSTD ? 64 : 32)
1994     MI.addOperand(MCOperand::CreateImm(slice(insn,19,16)<<4 | slice(insn,3,0)));
1995     ++OpIdx;
1996   }
1997
1998   return true;
1999 }
2000
2001 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
2002 #include "ThumbDisassemblerCore.h"
2003
2004 /////////////////////////////////////////////////////
2005 //                                                 //
2006 //     Utility Functions For ARM Advanced SIMD     //
2007 //                                                 //
2008 /////////////////////////////////////////////////////
2009
2010 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2011 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2012
2013 // A7.3 Register encoding
2014
2015 // Extract/Decode NEON D/Vd:
2016 //
2017 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2018 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2019 // handling it in the getRegisterEnum() utility function.
2020 // D = Inst{22}, Vd = Inst{15-12}
2021 static unsigned decodeNEONRd(uint32_t insn) {
2022   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2023     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2024 }
2025
2026 // Extract/Decode NEON N/Vn:
2027 //
2028 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2029 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2030 // handling it in the getRegisterEnum() utility function.
2031 // N = Inst{7}, Vn = Inst{19-16}
2032 static unsigned decodeNEONRn(uint32_t insn) {
2033   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2034     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2035 }
2036
2037 // Extract/Decode NEON M/Vm:
2038 //
2039 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2040 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2041 // handling it in the getRegisterEnum() utility function.
2042 // M = Inst{5}, Vm = Inst{3-0}
2043 static unsigned decodeNEONRm(uint32_t insn) {
2044   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2045     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2046 }
2047
2048 namespace {
2049 enum ElemSize {
2050   ESizeNA = 0,
2051   ESize8 = 8,
2052   ESize16 = 16,
2053   ESize32 = 32,
2054   ESize64 = 64
2055 };
2056 } // End of unnamed namespace
2057
2058 // size        field -> Inst{11-10}
2059 // index_align field -> Inst{7-4}
2060 //
2061 // The Lane Index interpretation depends on the Data Size:
2062 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2063 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2064 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2065 //
2066 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2067 static unsigned decodeLaneIndex(uint32_t insn) {
2068   unsigned size = insn >> 10 & 3;
2069   assert((size == 0 || size == 1 || size == 2) &&
2070          "Encoding error: size should be either 0, 1, or 2");
2071
2072   unsigned index_align = insn >> 4 & 0xF;
2073   return (index_align >> 1) >> size;
2074 }
2075
2076 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2077 // op = Inst{5}, cmode = Inst{11-8}
2078 // i = Inst{24} (ARM architecture)
2079 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2080 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2081 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2082   unsigned char op = (insn >> 5) & 1;
2083   unsigned char cmode = (insn >> 8) & 0xF;
2084   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2085                        ((insn >> 16) & 7) << 4 |
2086                        (insn & 0xF);
2087   return (op << 12) | (cmode << 8) | Imm8;
2088 }
2089
2090 // A8.6.339 VMUL, VMULL (by scalar)
2091 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2092 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2093 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2094   switch (esize) {
2095   case ESize16:
2096     return insn & 7;
2097   case ESize32:
2098     return insn & 0xF;
2099   default:
2100     assert(0 && "Unreachable code!");
2101     return 0;
2102   }
2103 }
2104
2105 // A8.6.339 VMUL, VMULL (by scalar)
2106 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2107 // ESize32 => index = Inst{5}   (M)       D0-D15
2108 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2109   switch (esize) {
2110   case ESize16:
2111     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2112   case ESize32:
2113     return (insn >> 5) & 1;
2114   default:
2115     assert(0 && "Unreachable code!");
2116     return 0;
2117   }
2118 }
2119
2120 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2121 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2122 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2123   return 64 - ((insn >> 16) & 0x3F);
2124 }
2125
2126 // A8.6.302 VDUP (scalar)
2127 // ESize8  => index = Inst{19-17}
2128 // ESize16 => index = Inst{19-18}
2129 // ESize32 => index = Inst{19}
2130 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2131   switch (esize) {
2132   case ESize8:
2133     return (insn >> 17) & 7;
2134   case ESize16:
2135     return (insn >> 18) & 3;
2136   case ESize32:
2137     return (insn >> 19) & 1;
2138   default:
2139     assert(0 && "Unspecified element size!");
2140     return 0;
2141   }
2142 }
2143
2144 // A8.6.328 VMOV (ARM core register to scalar)
2145 // A8.6.329 VMOV (scalar to ARM core register)
2146 // ESize8  => index = Inst{21:6-5}
2147 // ESize16 => index = Inst{21:6}
2148 // ESize32 => index = Inst{21}
2149 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2150   switch (esize) {
2151   case ESize8:
2152     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2153   case ESize16:
2154     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2155   case ESize32:
2156     return ((insn >> 21) & 1);
2157   default:
2158     assert(0 && "Unspecified element size!");
2159     return 0;
2160   }
2161 }
2162
2163 // Imm6 = Inst{21-16}, L = Inst{7}
2164 //
2165 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2166 // case L:imm6 of
2167 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2168 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2169 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2170 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2171 //
2172 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2173 // case L:imm6 of
2174 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2175 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2176 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2177 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2178 //
2179 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2180   ElemSize esize = ESizeNA;
2181   unsigned L = (insn >> 7) & 1;
2182   unsigned imm6 = (insn >> 16) & 0x3F;
2183   if (L == 0) {
2184     if (imm6 >> 3 == 1)
2185       esize = ESize8;
2186     else if (imm6 >> 4 == 1)
2187       esize = ESize16;
2188     else if (imm6 >> 5 == 1)
2189       esize = ESize32;
2190     else
2191       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2192   } else
2193     esize = ESize64;
2194
2195   if (LeftShift)
2196     return esize == ESize64 ? imm6 : (imm6 - esize);
2197   else
2198     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2199 }
2200
2201 // A8.6.305 VEXT
2202 // Imm4 = Inst{11-8}
2203 static unsigned decodeN3VImm(uint32_t insn) {
2204   return (insn >> 8) & 0xF;
2205 }
2206
2207 static bool UseDRegPair(unsigned Opcode) {
2208   switch (Opcode) {
2209   default:
2210     return false;
2211   case ARM::VLD1q8_UPD:
2212   case ARM::VLD1q16_UPD:
2213   case ARM::VLD1q32_UPD:
2214   case ARM::VLD1q64_UPD:
2215   case ARM::VST1q8_UPD:
2216   case ARM::VST1q16_UPD:
2217   case ARM::VST1q32_UPD:
2218   case ARM::VST1q64_UPD:
2219     return true;
2220   }
2221 }
2222
2223 // VLD*
2224 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2225 // VLD*LN*
2226 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2227 // VST*
2228 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2229 // VST*LN*
2230 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2231 //
2232 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2233 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2234     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2235     BO B) {
2236
2237   const TargetInstrDesc &TID = ARMInsts[Opcode];
2238   const TargetOperandInfo *OpInfo = TID.OpInfo;
2239
2240   // At least one DPR register plus addressing mode #6.
2241   assert(NumOps >= 3 && "Expect >= 3 operands");
2242
2243   unsigned &OpIdx = NumOpsAdded;
2244
2245   OpIdx = 0;
2246
2247   // We have homogeneous NEON registers for Load/Store.
2248   unsigned RegClass = 0;
2249
2250   // Double-spaced registers have increments of 2.
2251   unsigned Inc = DblSpaced ? 2 : 1;
2252
2253   unsigned Rn = decodeRn(insn);
2254   unsigned Rm = decodeRm(insn);
2255   unsigned Rd = decodeNEONRd(insn);
2256
2257   // A7.7.1 Advanced SIMD addressing mode.
2258   bool WB = Rm != 15;
2259
2260   // LLVM Addressing Mode #6.
2261   unsigned RmEnum = 0;
2262   if (WB && Rm != 13)
2263     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2264
2265   if (Store) {
2266     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2267     // then possible lane index.
2268     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2269            "Reg operand expected");
2270
2271     if (WB) {
2272       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2273                                                          Rn)));
2274       ++OpIdx;
2275     }
2276
2277     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2278            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2279     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2280                                                        Rn)));
2281     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2282     OpIdx += 2;
2283
2284     if (WB) {
2285       MI.addOperand(MCOperand::CreateReg(RmEnum));
2286       ++OpIdx;
2287     }
2288
2289     assert(OpIdx < NumOps &&
2290            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2291             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2292            "Reg operand expected");
2293
2294     RegClass = OpInfo[OpIdx].RegClass;
2295     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2296       MI.addOperand(MCOperand::CreateReg(
2297                       getRegisterEnum(B, RegClass, Rd,
2298                                       UseDRegPair(Opcode))));
2299       Rd += Inc;
2300       ++OpIdx;
2301     }
2302
2303     // Handle possible lane index.
2304     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2305         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2306       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2307       ++OpIdx;
2308     }
2309
2310   } else {
2311     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2312     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2313     RegClass = OpInfo[0].RegClass;
2314
2315     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2316       MI.addOperand(MCOperand::CreateReg(
2317                       getRegisterEnum(B, RegClass, Rd,
2318                                       UseDRegPair(Opcode))));
2319       Rd += Inc;
2320       ++OpIdx;
2321     }
2322
2323     if (WB) {
2324       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2325                                                          Rn)));
2326       ++OpIdx;
2327     }
2328
2329     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2330            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2331     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2332                                                        Rn)));
2333     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2334     OpIdx += 2;
2335
2336     if (WB) {
2337       MI.addOperand(MCOperand::CreateReg(RmEnum));
2338       ++OpIdx;
2339     }
2340
2341     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2342       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2343              "Tied to operand expected");
2344       MI.addOperand(MCOperand::CreateReg(0));
2345       ++OpIdx;
2346     }
2347
2348     // Handle possible lane index.
2349     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2350         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2351       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2352       ++OpIdx;
2353     }
2354   }
2355
2356   return true;
2357 }
2358
2359 // A7.7
2360 // If L (Inst{21}) == 0, store instructions.
2361 // Find out about double-spaced-ness of the Opcode and pass it on to
2362 // DisassembleNLdSt0().
2363 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2364     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2365
2366   const StringRef Name = ARMInsts[Opcode].Name;
2367   bool DblSpaced = false;
2368
2369   if (Name.find("LN") != std::string::npos) {
2370     // To one lane instructions.
2371     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2372
2373     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2374     if (Name.endswith("16") || Name.endswith("16_UPD"))
2375       DblSpaced = slice(insn, 5, 5) == 1;
2376
2377     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2378     if (Name.endswith("32") || Name.endswith("32_UPD"))
2379       DblSpaced = slice(insn, 6, 6) == 1;
2380
2381   } else {
2382     // Multiple n-element structures with type encoded as Inst{11-8}.
2383     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2384
2385     // n == 2 && type == 0b1001 -> DblSpaced = true
2386     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2387       DblSpaced = slice(insn, 11, 8) == 9;
2388
2389     // n == 3 && type == 0b0101 -> DblSpaced = true
2390     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2391       DblSpaced = slice(insn, 11, 8) == 5;
2392
2393     // n == 4 && type == 0b0001 -> DblSpaced = true
2394     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2395       DblSpaced = slice(insn, 11, 8) == 1;
2396
2397   }
2398   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2399                            slice(insn, 21, 21) == 0, DblSpaced, B);
2400 }
2401
2402 // VMOV (immediate)
2403 //   Qd/Dd imm
2404 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2405     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2406
2407   const TargetInstrDesc &TID = ARMInsts[Opcode];
2408   const TargetOperandInfo *OpInfo = TID.OpInfo;
2409
2410   assert(NumOps >= 2 &&
2411          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2412           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2413          (OpInfo[1].RegClass < 0) &&
2414          "Expect 1 reg operand followed by 1 imm operand");
2415
2416   // Qd/Dd = Inst{22:15-12} => NEON Rd
2417   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2418                                                      decodeNEONRd(insn))));
2419
2420   ElemSize esize = ESizeNA;
2421   switch (Opcode) {
2422   case ARM::VMOVv8i8:
2423   case ARM::VMOVv16i8:
2424     esize = ESize8;
2425     break;
2426   case ARM::VMOVv4i16:
2427   case ARM::VMOVv8i16:
2428     esize = ESize16;
2429     break;
2430   case ARM::VMOVv2i32:
2431   case ARM::VMOVv4i32:
2432     esize = ESize32;
2433     break;
2434   case ARM::VMOVv1i64:
2435   case ARM::VMOVv2i64:
2436     esize = ESize64;
2437     break;
2438   default:
2439     assert(0 && "Unreachable code!");
2440     return false;
2441   }
2442
2443   // One register and a modified immediate value.
2444   // Add the imm operand.
2445   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2446
2447   NumOpsAdded = 2;
2448   return true;
2449 }
2450
2451 namespace {
2452 enum N2VFlag {
2453   N2V_None,
2454   N2V_VectorDupLane,
2455   N2V_VectorConvert_Between_Float_Fixed
2456 };
2457 } // End of unnamed namespace
2458
2459 // Vector Convert [between floating-point and fixed-point]
2460 //   Qd/Dd Qm/Dm [fbits]
2461 //
2462 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2463 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2464 //   Qd/Dd Dm index
2465 //
2466 // Vector Move Long:
2467 //   Qd Dm
2468 //
2469 // Vector Move Narrow:
2470 //   Dd Qm
2471 //
2472 // Others
2473 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2474     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2475
2476   const TargetInstrDesc &TID = ARMInsts[Opc];
2477   const TargetOperandInfo *OpInfo = TID.OpInfo;
2478
2479   assert(NumOps >= 2 &&
2480          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2481           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2482          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2483           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2484          "Expect >= 2 operands and first 2 as reg operands");
2485
2486   unsigned &OpIdx = NumOpsAdded;
2487
2488   OpIdx = 0;
2489
2490   ElemSize esize = ESizeNA;
2491   if (Flag == N2V_VectorDupLane) {
2492     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2493     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2494            "Unexpected Opcode");
2495     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2496        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2497                                                            : ESize32);
2498   }
2499
2500   // Qd/Dd = Inst{22:15-12} => NEON Rd
2501   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2502                                                      decodeNEONRd(insn))));
2503   ++OpIdx;
2504
2505   // VPADAL...
2506   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2507     // TIED_TO operand.
2508     MI.addOperand(MCOperand::CreateReg(0));
2509     ++OpIdx;
2510   }
2511
2512   // Dm = Inst{5:3-0} => NEON Rm
2513   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2514                                                      decodeNEONRm(insn))));
2515   ++OpIdx;
2516
2517   // VZIP and others have two TIED_TO reg operands.
2518   int Idx;
2519   while (OpIdx < NumOps &&
2520          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2521     // Add TIED_TO operand.
2522     MI.addOperand(MI.getOperand(Idx));
2523     ++OpIdx;
2524   }
2525
2526   // Add the imm operand, if required.
2527   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2528       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2529
2530     unsigned imm = 0xFFFFFFFF;
2531
2532     if (Flag == N2V_VectorDupLane)
2533       imm = decodeNVLaneDupIndex(insn, esize);
2534     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2535       imm = decodeVCVTFractionBits(insn);
2536
2537     assert(imm != 0xFFFFFFFF && "Internal error");
2538     MI.addOperand(MCOperand::CreateImm(imm));
2539     ++OpIdx;
2540   }
2541
2542   return true;
2543 }
2544
2545 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2546     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2547
2548   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2549                                 N2V_None, B);
2550 }
2551 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2552     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2553
2554   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2555                                 N2V_VectorConvert_Between_Float_Fixed, B);
2556 }
2557 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2558     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2559
2560   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2561                                 N2V_VectorDupLane, B);
2562 }
2563
2564 // Vector Shift [Accumulate] Instructions.
2565 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2566 //
2567 // Vector Shift Left Long (with maximum shift count) Instructions.
2568 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2569 //
2570 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2571     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2572
2573   const TargetInstrDesc &TID = ARMInsts[Opcode];
2574   const TargetOperandInfo *OpInfo = TID.OpInfo;
2575
2576   assert(NumOps >= 3 &&
2577          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2578           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2579          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2580           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2581          "Expect >= 3 operands and first 2 as reg operands");
2582
2583   unsigned &OpIdx = NumOpsAdded;
2584
2585   OpIdx = 0;
2586
2587   // Qd/Dd = Inst{22:15-12} => NEON Rd
2588   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2589                                                      decodeNEONRd(insn))));
2590   ++OpIdx;
2591
2592   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2593     // TIED_TO operand.
2594     MI.addOperand(MCOperand::CreateReg(0));
2595     ++OpIdx;
2596   }
2597
2598   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2599           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2600          "Reg operand expected");
2601
2602   // Qm/Dm = Inst{5:3-0} => NEON Rm
2603   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2604                                                      decodeNEONRm(insn))));
2605   ++OpIdx;
2606
2607   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2608
2609   // Add the imm operand.
2610
2611   // VSHLL has maximum shift count as the imm, inferred from its size.
2612   unsigned Imm;
2613   switch (Opcode) {
2614   default:
2615     Imm = decodeNVSAmt(insn, LeftShift);
2616     break;
2617   case ARM::VSHLLi8:
2618     Imm = 8;
2619     break;
2620   case ARM::VSHLLi16:
2621     Imm = 16;
2622     break;
2623   case ARM::VSHLLi32:
2624     Imm = 32;
2625     break;
2626   }
2627   MI.addOperand(MCOperand::CreateImm(Imm));
2628   ++OpIdx;
2629
2630   return true;
2631 }
2632
2633 // Left shift instructions.
2634 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2635     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2636
2637   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2638                                  B);
2639 }
2640 // Right shift instructions have different shift amount interpretation.
2641 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2642     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2643
2644   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2645                                  B);
2646 }
2647
2648 namespace {
2649 enum N3VFlag {
2650   N3V_None,
2651   N3V_VectorExtract,
2652   N3V_VectorShift,
2653   N3V_Multiply_By_Scalar
2654 };
2655 } // End of unnamed namespace
2656
2657 // NEON Three Register Instructions with Optional Immediate Operand
2658 //
2659 // Vector Extract Instructions.
2660 // Qd/Dd Qn/Dn Qm/Dm imm4
2661 //
2662 // Vector Shift (Register) Instructions.
2663 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2664 //
2665 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2666 // Qd/Dd Qn/Dn RestrictedDm index
2667 //
2668 // Others
2669 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2670     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2671
2672   const TargetInstrDesc &TID = ARMInsts[Opcode];
2673   const TargetOperandInfo *OpInfo = TID.OpInfo;
2674
2675   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2676   assert(NumOps >= 3 &&
2677          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2678           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2679          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2680           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2681          "Expect >= 3 operands and first 2 as reg operands");
2682
2683   unsigned &OpIdx = NumOpsAdded;
2684
2685   OpIdx = 0;
2686
2687   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2688   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2689   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2690   ElemSize esize = ESizeNA;
2691   if (Flag == N3V_Multiply_By_Scalar) {
2692     unsigned size = (insn >> 20) & 3;
2693     if (size == 1) esize = ESize16;
2694     if (size == 2) esize = ESize32;
2695     assert (esize == ESize16 || esize == ESize32);
2696   }
2697
2698   // Qd/Dd = Inst{22:15-12} => NEON Rd
2699   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2700                                                      decodeNEONRd(insn))));
2701   ++OpIdx;
2702
2703   // VABA, VABAL, VBSLd, VBSLq, ...
2704   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2705     // TIED_TO operand.
2706     MI.addOperand(MCOperand::CreateReg(0));
2707     ++OpIdx;
2708   }
2709
2710   // Dn = Inst{7:19-16} => NEON Rn
2711   // or
2712   // Dm = Inst{5:3-0} => NEON Rm
2713   MI.addOperand(MCOperand::CreateReg(
2714                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2715                                   VdVnVm ? decodeNEONRn(insn)
2716                                          : decodeNEONRm(insn))));
2717   ++OpIdx;
2718
2719   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2720   // N3RegFrm.
2721   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2722     return true;
2723
2724   // Dm = Inst{5:3-0} => NEON Rm
2725   // or
2726   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2727   // or
2728   // Dn = Inst{7:19-16} => NEON Rn
2729   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2730                                         : decodeNEONRm(insn))
2731                       : decodeNEONRn(insn);
2732
2733   MI.addOperand(MCOperand::CreateReg(
2734                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2735   ++OpIdx;
2736
2737   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2738       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2739     // Add the imm operand.
2740     unsigned Imm = 0;
2741     if (IsImm4)
2742       Imm = decodeN3VImm(insn);
2743     else if (IsDmRestricted)
2744       Imm = decodeRestrictedDmIndex(insn, esize);
2745     else {
2746       assert(0 && "Internal error: unreachable code!");
2747       return false;
2748     }
2749
2750     MI.addOperand(MCOperand::CreateImm(Imm));
2751     ++OpIdx;
2752   }
2753
2754   return true;
2755 }
2756
2757 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2758     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2759
2760   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2761                                   N3V_None, B);
2762 }
2763 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2764     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2765
2766   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2767                                   N3V_VectorShift, B);
2768 }
2769 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2770     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2771
2772   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2773                                   N3V_VectorExtract, B);
2774 }
2775 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2776     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2777
2778   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2779                                   N3V_Multiply_By_Scalar, B);
2780 }
2781
2782 // Vector Table Lookup
2783 //
2784 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2785 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2786 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2787 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2788 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2789     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2790
2791   const TargetInstrDesc &TID = ARMInsts[Opcode];
2792   const TargetOperandInfo *OpInfo = TID.OpInfo;
2793   if (!OpInfo) return false;
2794
2795   assert(NumOps >= 3 &&
2796          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2797          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2798          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2799          "Expect >= 3 operands and first 3 as reg operands");
2800
2801   unsigned &OpIdx = NumOpsAdded;
2802
2803   OpIdx = 0;
2804
2805   unsigned Rn = decodeNEONRn(insn);
2806
2807   // {Dn} encoded as len = 0b00
2808   // {Dn Dn+1} encoded as len = 0b01
2809   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2810   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2811   unsigned Len = slice(insn, 9, 8) + 1;
2812
2813   // Dd (the destination vector)
2814   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2815                                                      decodeNEONRd(insn))));
2816   ++OpIdx;
2817
2818   // Process tied_to operand constraint.
2819   int Idx;
2820   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2821     MI.addOperand(MI.getOperand(Idx));
2822     ++OpIdx;
2823   }
2824
2825   // Do the <list> now.
2826   for (unsigned i = 0; i < Len; ++i) {
2827     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2828            "Reg operand expected");
2829     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2830                                                        Rn + i)));
2831     ++OpIdx;
2832   }
2833
2834   // Dm (the index vector)
2835   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2836          "Reg operand (index vector) expected");
2837   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2838                                                      decodeNEONRm(insn))));
2839   ++OpIdx;
2840
2841   return true;
2842 }
2843
2844 // Vector Get Lane (move scalar to ARM core register) Instructions.
2845 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2846 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2847     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2848
2849   const TargetInstrDesc &TID = ARMInsts[Opcode];
2850   const TargetOperandInfo *OpInfo = TID.OpInfo;
2851   if (!OpInfo) return false;
2852
2853   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2854          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2855          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2856          OpInfo[2].RegClass < 0 &&
2857          "Expect >= 3 operands with one dst operand");
2858
2859   ElemSize esize =
2860     Opcode == ARM::VGETLNi32 ? ESize32
2861       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2862                                                                 : ESize32);
2863
2864   // Rt = Inst{15-12} => ARM Rd
2865   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2866                                                      decodeRd(insn))));
2867
2868   // Dn = Inst{7:19-16} => NEON Rn
2869   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2870                                                      decodeNEONRn(insn))));
2871
2872   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2873
2874   NumOpsAdded = 3;
2875   return true;
2876 }
2877
2878 // Vector Set Lane (move ARM core register to scalar) Instructions.
2879 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2880 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2881     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2882
2883   const TargetInstrDesc &TID = ARMInsts[Opcode];
2884   const TargetOperandInfo *OpInfo = TID.OpInfo;
2885   if (!OpInfo) return false;
2886
2887   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2888          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2889          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2890          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2891          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2892          OpInfo[3].RegClass < 0 &&
2893          "Expect >= 3 operands with one dst operand");
2894
2895   ElemSize esize =
2896     Opcode == ARM::VSETLNi8 ? ESize8
2897                             : (Opcode == ARM::VSETLNi16 ? ESize16
2898                                                         : ESize32);
2899
2900   // Dd = Inst{7:19-16} => NEON Rn
2901   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2902                                                      decodeNEONRn(insn))));
2903
2904   // TIED_TO operand.
2905   MI.addOperand(MCOperand::CreateReg(0));
2906
2907   // Rt = Inst{15-12} => ARM Rd
2908   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2909                                                      decodeRd(insn))));
2910
2911   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2912
2913   NumOpsAdded = 4;
2914   return true;
2915 }
2916
2917 // Vector Duplicate Instructions (from ARM core register to all elements).
2918 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2919 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2920     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2921
2922   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2923
2924   assert(NumOps >= 2 &&
2925          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2926           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2927          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2928          "Expect >= 2 operands and first 2 as reg operand");
2929
2930   unsigned RegClass = OpInfo[0].RegClass;
2931
2932   // Qd/Dd = Inst{7:19-16} => NEON Rn
2933   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2934                                                      decodeNEONRn(insn))));
2935
2936   // Rt = Inst{15-12} => ARM Rd
2937   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2938                                                      decodeRd(insn))));
2939
2940   NumOpsAdded = 2;
2941   return true;
2942 }
2943
2944 // A8.6.41 DMB
2945 // A8.6.42 DSB
2946 // A8.6.49 ISB
2947 static inline bool MemBarrierInstr(uint32_t insn) {
2948   unsigned op7_4 = slice(insn, 7, 4);
2949   if (slice(insn, 31, 20) == 0xf57 && (op7_4 >= 4 && op7_4 <= 6))
2950     return true;
2951
2952   return false;
2953 }
2954
2955 static inline bool PreLoadOpcode(unsigned Opcode) {
2956   switch(Opcode) {
2957   case ARM::PLDi:  case ARM::PLDr:
2958   case ARM::PLDWi: case ARM::PLDWr:
2959   case ARM::PLIi:  case ARM::PLIr:
2960     return true;
2961   default:
2962     return false;
2963   }
2964 }
2965
2966 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2967     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2968
2969   // Preload Data/Instruction requires either 2 or 4 operands.
2970   // PLDi, PLDWi, PLIi:                Rn [+/-]imm12 add = (U == '1')
2971   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: Rn Rm addrmode2_opc
2972
2973   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2974                                                      decodeRn(insn))));
2975
2976   if (Opcode == ARM::PLDi || Opcode == ARM::PLDWi || Opcode == ARM::PLIi) {
2977     unsigned Imm12 = slice(insn, 11, 0);
2978     bool Negative = getUBit(insn) == 0;
2979     int Offset = Negative ? -1 - Imm12 : 1 * Imm12;
2980     MI.addOperand(MCOperand::CreateImm(Offset));
2981     NumOpsAdded = 2;
2982   } else {
2983     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2984                                                        decodeRm(insn))));
2985
2986     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2987
2988     // Inst{6-5} encodes the shift opcode.
2989     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2990     // Inst{11-7} encodes the imm5 shift amount.
2991     unsigned ShImm = slice(insn, 11, 7);
2992
2993     // A8.4.1.  Possible rrx or shift amount of 32...
2994     getImmShiftSE(ShOp, ShImm);
2995     MI.addOperand(MCOperand::CreateImm(
2996                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2997     NumOpsAdded = 3;
2998   }
2999
3000   return true;
3001 }
3002
3003 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3004     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3005
3006   if (MemBarrierInstr(insn))
3007     return true;
3008
3009   switch (Opcode) {
3010   case ARM::CLREX:
3011   case ARM::NOP:
3012   case ARM::TRAP:
3013   case ARM::YIELD:
3014   case ARM::WFE:
3015   case ARM::WFI:
3016   case ARM::SEV:
3017   case ARM::SETENDBE:
3018   case ARM::SETENDLE:
3019     return true;
3020   default:
3021     break;
3022   }
3023
3024   // CPS has a singleton $opt operand that contains the following information:
3025   // opt{4-0} = mode from Inst{4-0}
3026   // opt{5} = changemode from Inst{17}
3027   // opt{8-6} = AIF from Inst{8-6}
3028   // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
3029   if (Opcode == ARM::CPS) {
3030     unsigned Option = slice(insn, 4, 0) | slice(insn, 17, 17) << 5 |
3031       slice(insn, 8, 6) << 6 | slice(insn, 19, 18) << 9;
3032     MI.addOperand(MCOperand::CreateImm(Option));
3033     NumOpsAdded = 1;
3034     return true;
3035   }
3036
3037   // DBG has its option specified in Inst{3-0}.
3038   if (Opcode == ARM::DBG) {
3039     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3040     NumOpsAdded = 1;
3041     return true;
3042   }
3043
3044   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3045   if (Opcode == ARM::BKPT) {
3046     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3047                                        slice(insn, 3, 0)));
3048     NumOpsAdded = 1;
3049     return true;
3050   }
3051
3052   if (PreLoadOpcode(Opcode))
3053     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3054
3055   assert(0 && "Unexpected misc instruction!");
3056   return false;
3057 }
3058
3059 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3060 /// We divide the disassembly task into different categories, with each one
3061 /// corresponding to a specific instruction encoding format.  There could be
3062 /// exceptions when handling a specific format, and that is why the Opcode is
3063 /// also present in the function prototype.
3064 static const DisassembleFP FuncPtrs[] = {
3065   &DisassemblePseudo,
3066   &DisassembleMulFrm,
3067   &DisassembleBrFrm,
3068   &DisassembleBrMiscFrm,
3069   &DisassembleDPFrm,
3070   &DisassembleDPSoRegFrm,
3071   &DisassembleLdFrm,
3072   &DisassembleStFrm,
3073   &DisassembleLdMiscFrm,
3074   &DisassembleStMiscFrm,
3075   &DisassembleLdStMulFrm,
3076   &DisassembleLdStExFrm,
3077   &DisassembleArithMiscFrm,
3078   &DisassembleExtFrm,
3079   &DisassembleVFPUnaryFrm,
3080   &DisassembleVFPBinaryFrm,
3081   &DisassembleVFPConv1Frm,
3082   &DisassembleVFPConv2Frm,
3083   &DisassembleVFPConv3Frm,
3084   &DisassembleVFPConv4Frm,
3085   &DisassembleVFPConv5Frm,
3086   &DisassembleVFPLdStFrm,
3087   &DisassembleVFPLdStMulFrm,
3088   &DisassembleVFPMiscFrm,
3089   &DisassembleThumbFrm,
3090   &DisassembleMiscFrm,
3091   &DisassembleNGetLnFrm,
3092   &DisassembleNSetLnFrm,
3093   &DisassembleNDupFrm,
3094
3095   // VLD and VST (including one lane) Instructions.
3096   &DisassembleNLdSt,
3097
3098   // A7.4.6 One register and a modified immediate value
3099   // 1-Register Instructions with imm.
3100   // LLVM only defines VMOVv instructions.
3101   &DisassembleN1RegModImmFrm,
3102
3103   // 2-Register Instructions with no imm.
3104   &DisassembleN2RegFrm,
3105
3106   // 2-Register Instructions with imm (vector convert float/fixed point).
3107   &DisassembleNVCVTFrm,
3108
3109   // 2-Register Instructions with imm (vector dup lane).
3110   &DisassembleNVecDupLnFrm,
3111
3112   // Vector Shift Left Instructions.
3113   &DisassembleN2RegVecShLFrm,
3114
3115   // Vector Shift Righ Instructions, which has different interpretation of the
3116   // shift amount from the imm6 field.
3117   &DisassembleN2RegVecShRFrm,
3118
3119   // 3-Register Data-Processing Instructions.
3120   &DisassembleN3RegFrm,
3121
3122   // Vector Shift (Register) Instructions.
3123   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3124   &DisassembleN3RegVecShFrm,
3125
3126   // Vector Extract Instructions.
3127   &DisassembleNVecExtractFrm,
3128
3129   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3130   // By Scalar Instructions.
3131   &DisassembleNVecMulScalarFrm,
3132
3133   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3134   // values in a table and generate a new vector.
3135   &DisassembleNVTBLFrm,
3136
3137   NULL
3138 };
3139
3140 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3141 /// The general idea is to set the Opcode for the MCInst, followed by adding
3142 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3143 /// to the Format-specific disassemble function for disassembly, followed by
3144 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3145 /// which follow the Dst/Src Operands.
3146 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3147   // Stage 1 sets the Opcode.
3148   MI.setOpcode(Opcode);
3149   // If the number of operands is zero, we're done!
3150   if (NumOps == 0)
3151     return true;
3152
3153   // Stage 2 calls the format-specific disassemble function to build the operand
3154   // list.
3155   if (Disasm == NULL)
3156     return false;
3157   unsigned NumOpsAdded = 0;
3158   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3159
3160   if (!OK || this->Err != 0) return false;
3161   if (NumOpsAdded >= NumOps)
3162     return true;
3163
3164   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3165   // FIXME: Should this be done selectively?
3166   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3167 }
3168
3169 // A8.3 Conditional execution
3170 // A8.3.1 Pseudocode details of conditional execution
3171 // Condition bits '111x' indicate the instruction is always executed.
3172 static uint32_t CondCode(uint32_t CondField) {
3173   if (CondField == 0xF)
3174     return ARMCC::AL;
3175   return CondField;
3176 }
3177
3178 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3179 /// of some Thumb instructions which come before the reglist operands.  It
3180 /// returns true if the two predicate operands have been processed.
3181 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3182     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3183
3184   assert(NumOpsRemaining > 0 && "Invalid argument");
3185
3186   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3187   unsigned Idx = MI.getNumOperands();
3188
3189   // First, we check whether this instr specifies the PredicateOperand through
3190   // a pair of TargetOperandInfos with isPredicate() property.
3191   if (NumOpsRemaining >= 2 &&
3192       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3193       OpInfo[Idx].RegClass < 0 &&
3194       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3195   {
3196     // If we are inside an IT block, get the IT condition bits maintained via
3197     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3198     // See also A2.5.2.
3199     if (InITBlock())
3200       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3201     else
3202       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3203     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3204     return true;
3205   }
3206
3207   return false;
3208 }
3209
3210 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3211 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3212 /// constituents.
3213 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3214     uint32_t insn, unsigned short NumOpsRemaining) {
3215
3216   assert(NumOpsRemaining > 0 && "Invalid argument");
3217
3218   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3219   const std::string &Name = ARMInsts[Opcode].Name;
3220   unsigned Idx = MI.getNumOperands();
3221
3222   // First, we check whether this instr specifies the PredicateOperand through
3223   // a pair of TargetOperandInfos with isPredicate() property.
3224   if (NumOpsRemaining >= 2 &&
3225       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3226       OpInfo[Idx].RegClass < 0 &&
3227       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3228   {
3229     // If we are inside an IT block, get the IT condition bits maintained via
3230     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3231     // See also A2.5.2.
3232     if (InITBlock())
3233       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3234     else {
3235       if (Name.length() > 1 && Name[0] == 't') {
3236         // Thumb conditional branch instructions have their cond field embedded,
3237         // like ARM.
3238         //
3239         // A8.6.16 B
3240         if (Name == "t2Bcc")
3241           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3242         else if (Name == "tBcc")
3243           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3244         else
3245           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3246       } else {
3247         // ARM instructions get their condition field from Inst{31-28}.
3248         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3249       }
3250     }
3251     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3252     Idx += 2;
3253     NumOpsRemaining -= 2;
3254   }
3255
3256   if (NumOpsRemaining == 0)
3257     return true;
3258
3259   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3260   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3261     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3262     --NumOpsRemaining;
3263   }
3264
3265   if (NumOpsRemaining == 0)
3266     return true;
3267   else
3268     return false;
3269 }
3270
3271 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3272 /// after BuildIt is finished.
3273 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3274     uint32_t insn) {
3275
3276   if (!SP) return Status;
3277
3278   if (Opcode == ARM::t2IT)
3279     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3280   else if (InITBlock())
3281     SP->UpdateIT();
3282
3283   return Status;
3284 }
3285
3286 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3287 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3288                                      unsigned short num)
3289   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3290   unsigned Idx = (unsigned)format;
3291   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3292   Disasm = FuncPtrs[Idx];
3293 }
3294
3295 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3296 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3297 /// Return NULL if it fails to create/return a proper builder.  API clients
3298 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3299 /// performed by the API clients to improve performance.
3300 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3301   // For "Unknown format", fail by returning a NULL pointer.
3302   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3303     DEBUG(errs() << "Unknown format\n");
3304     return 0;
3305   }
3306
3307   return new ARMBasicMCBuilder(Opcode, Format,
3308                                ARMInsts[Opcode].getNumOperands());
3309 }