lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // FIXME: Auto-gened?
  83 static unsigned
  84 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  85   // For this purpose, we can treat rGPR as if it were GPR.
  86   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  87
  88   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  89   unsigned RegNum =
  90     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  91
  92   switch (RegNum) {
  93   default:
  94     break;
  95   case 0:
  96     switch (RegClassID) {
  97     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
  98     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
  99     case ARM::DPR_VFP2RegClassID:
 100       return ARM::D0;
 101     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 102     case ARM::QPR_VFP2RegClassID:
 103       return ARM::Q0;
 104     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 105     }
 106     break;
 107   case 1:
 108     switch (RegClassID) {
 109     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 110     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 111     case ARM::DPR_VFP2RegClassID:
 112       return ARM::D1;
 113     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 114     case ARM::QPR_VFP2RegClassID:
 115       return ARM::Q1;
 116     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 117     }
 118     break;
 119   case 2:
 120     switch (RegClassID) {
 121     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 122     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 123     case ARM::DPR_VFP2RegClassID:
 124       return ARM::D2;
 125     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 126     case ARM::QPR_VFP2RegClassID:
 127       return ARM::Q2;
 128     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 129     }
 130     break;
 131   case 3:
 132     switch (RegClassID) {
 133     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 134     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 135     case ARM::DPR_VFP2RegClassID:
 136       return ARM::D3;
 137     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 138     case ARM::QPR_VFP2RegClassID:
 139       return ARM::Q3;
 140     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 141     }
 142     break;
 143   case 4:
 144     switch (RegClassID) {
 145     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 146     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 147     case ARM::DPR_VFP2RegClassID:
 148       return ARM::D4;
 149     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 150     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 151     }
 152     break;
 153   case 5:
 154     switch (RegClassID) {
 155     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 156     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 157     case ARM::DPR_VFP2RegClassID:
 158       return ARM::D5;
 159     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 160     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 161     }
 162     break;
 163   case 6:
 164     switch (RegClassID) {
 165     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 166     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 167     case ARM::DPR_VFP2RegClassID:
 168       return ARM::D6;
 169     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 170     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 171     }
 172     break;
 173   case 7:
 174     switch (RegClassID) {
 175     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 176     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 177     case ARM::DPR_VFP2RegClassID:
 178       return ARM::D7;
 179     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 180     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 181     }
 182     break;
 183   case 8:
 184     switch (RegClassID) {
 185     case ARM::GPRRegClassID: return ARM::R8;
 186     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 187     case ARM::QPRRegClassID: return ARM::Q8;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 189     }
 190     break;
 191   case 9:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R9;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 195     case ARM::QPRRegClassID: return ARM::Q9;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 197     }
 198     break;
 199   case 10:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R10;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 203     case ARM::QPRRegClassID: return ARM::Q10;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 205     }
 206     break;
 207   case 11:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R11;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 211     case ARM::QPRRegClassID: return ARM::Q11;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 213     }
 214     break;
 215   case 12:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R12;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 219     case ARM::QPRRegClassID: return ARM::Q12;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 221     }
 222     break;
 223   case 13:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::SP;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 227     case ARM::QPRRegClassID: return ARM::Q13;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 229     }
 230     break;
 231   case 14:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::LR;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 235     case ARM::QPRRegClassID: return ARM::Q14;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 237     }
 238     break;
 239   case 15:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::PC;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 243     case ARM::QPRRegClassID: return ARM::Q15;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 245     }
 246     break;
 247   case 16:
 248     switch (RegClassID) {
 249     case ARM::DPRRegClassID: return ARM::D16;
 250     case ARM::SPRRegClassID: return ARM::S16;
 251     }
 252     break;
 253   case 17:
 254     switch (RegClassID) {
 255     case ARM::DPRRegClassID: return ARM::D17;
 256     case ARM::SPRRegClassID: return ARM::S17;
 257     }
 258     break;
 259   case 18:
 260     switch (RegClassID) {
 261     case ARM::DPRRegClassID: return ARM::D18;
 262     case ARM::SPRRegClassID: return ARM::S18;
 263     }
 264     break;
 265   case 19:
 266     switch (RegClassID) {
 267     case ARM::DPRRegClassID: return ARM::D19;
 268     case ARM::SPRRegClassID: return ARM::S19;
 269     }
 270     break;
 271   case 20:
 272     switch (RegClassID) {
 273     case ARM::DPRRegClassID: return ARM::D20;
 274     case ARM::SPRRegClassID: return ARM::S20;
 275     }
 276     break;
 277   case 21:
 278     switch (RegClassID) {
 279     case ARM::DPRRegClassID: return ARM::D21;
 280     case ARM::SPRRegClassID: return ARM::S21;
 281     }
 282     break;
 283   case 22:
 284     switch (RegClassID) {
 285     case ARM::DPRRegClassID: return ARM::D22;
 286     case ARM::SPRRegClassID: return ARM::S22;
 287     }
 288     break;
 289   case 23:
 290     switch (RegClassID) {
 291     case ARM::DPRRegClassID: return ARM::D23;
 292     case ARM::SPRRegClassID: return ARM::S23;
 293     }
 294     break;
 295   case 24:
 296     switch (RegClassID) {
 297     case ARM::DPRRegClassID: return ARM::D24;
 298     case ARM::SPRRegClassID: return ARM::S24;
 299     }
 300     break;
 301   case 25:
 302     switch (RegClassID) {
 303     case ARM::DPRRegClassID: return ARM::D25;
 304     case ARM::SPRRegClassID: return ARM::S25;
 305     }
 306     break;
 307   case 26:
 308     switch (RegClassID) {
 309     case ARM::DPRRegClassID: return ARM::D26;
 310     case ARM::SPRRegClassID: return ARM::S26;
 311     }
 312     break;
 313   case 27:
 314     switch (RegClassID) {
 315     case ARM::DPRRegClassID: return ARM::D27;
 316     case ARM::SPRRegClassID: return ARM::S27;
 317     }
 318     break;
 319   case 28:
 320     switch (RegClassID) {
 321     case ARM::DPRRegClassID: return ARM::D28;
 322     case ARM::SPRRegClassID: return ARM::S28;
 323     }
 324     break;
 325   case 29:
 326     switch (RegClassID) {
 327     case ARM::DPRRegClassID: return ARM::D29;
 328     case ARM::SPRRegClassID: return ARM::S29;
 329     }
 330     break;
 331   case 30:
 332     switch (RegClassID) {
 333     case ARM::DPRRegClassID: return ARM::D30;
 334     case ARM::SPRRegClassID: return ARM::S30;
 335     }
 336     break;
 337   case 31:
 338     switch (RegClassID) {
 339     case ARM::DPRRegClassID: return ARM::D31;
 340     case ARM::SPRRegClassID: return ARM::S31;
 341     }
 342     break;
 343   }
 344   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 345   // Encoding error.  Mark the builder with error code != 0.
 346   B->SetErr(-1);
 347   return 0;
 348 }
 349
 350 ///////////////////////////////
 351 //                           //
 352 //     Utility Functions     //
 353 //                           //
 354 ///////////////////////////////
 355
 356 // Extract/Decode Rd: Inst{15-12}.
 357 static inline unsigned decodeRd(uint32_t insn) {
 358   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 359 }
 360
 361 // Extract/Decode Rn: Inst{19-16}.
 362 static inline unsigned decodeRn(uint32_t insn) {
 363   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rm: Inst{3-0}.
 367 static inline unsigned decodeRm(uint32_t insn) {
 368   return (insn & ARMII::GPRRegMask);
 369 }
 370
 371 // Extract/Decode Rs: Inst{11-8}.
 372 static inline unsigned decodeRs(uint32_t insn) {
 373   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 374 }
 375
 376 static inline unsigned getCondField(uint32_t insn) {
 377   return (insn >> ARMII::CondShift);
 378 }
 379
 380 static inline unsigned getIBit(uint32_t insn) {
 381   return (insn >> ARMII::I_BitShift) & 1;
 382 }
 383
 384 static inline unsigned getAM3IBit(uint32_t insn) {
 385   return (insn >> ARMII::AM3_I_BitShift) & 1;
 386 }
 387
 388 static inline unsigned getPBit(uint32_t insn) {
 389   return (insn >> ARMII::P_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getUBit(uint32_t insn) {
 393   return (insn >> ARMII::U_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPUBits(uint32_t insn) {
 397   return (insn >> ARMII::U_BitShift) & 3;
 398 }
 399
 400 static inline unsigned getSBit(uint32_t insn) {
 401   return (insn >> ARMII::S_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getWBit(uint32_t insn) {
 405   return (insn >> ARMII::W_BitShift) & 1;
 406 }
 407
 408 static inline unsigned getDBit(uint32_t insn) {
 409   return (insn >> ARMII::D_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getNBit(uint32_t insn) {
 413   return (insn >> ARMII::N_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getMBit(uint32_t insn) {
 417   return (insn >> ARMII::M_BitShift) & 1;
 418 }
 419
 420 // See A8.4 Shifts applied to a register.
 421 //     A8.4.2 Register controlled shifts.
 422 //
 423 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 424 // into llvm enums for shift opcode.  The API clients should pass in the value
 425 // encoded with two bits, so the assert stays to signal a wrong API usage.
 426 //
 427 // A8-12: DecodeRegShift()
 428 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 429   switch (bits) {
 430   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 431   case 0:  return ARM_AM::lsl;
 432   case 1:  return ARM_AM::lsr;
 433   case 2:  return ARM_AM::asr;
 434   case 3:  return ARM_AM::ror;
 435   }
 436 }
 437
 438 // See A8.4 Shifts applied to a register.
 439 //     A8.4.1 Constant shifts.
 440 //
 441 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 442 // encodings into the intended ShiftOpc and shift amount.
 443 //
 444 // A8-11: DecodeImmShift()
 445 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 446   if (ShImm != 0)
 447     return;
 448   switch (ShOp) {
 449   case ARM_AM::no_shift:
 450   case ARM_AM::rrx:
 451     break;
 452   case ARM_AM::lsl:
 453     ShOp = ARM_AM::no_shift;
 454     break;
 455   case ARM_AM::lsr:
 456   case ARM_AM::asr:
 457     ShImm = 32;
 458     break;
 459   case ARM_AM::ror:
 460     ShOp = ARM_AM::rrx;
 461     break;
 462   }
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BL: SignExtend(Imm24:'00', 32)
 683 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: ldstm_mode:$amode mode_imm
 695 // RFEW/RFE: ldstm_mode:$amode Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 724   // bit 4, and the special register fields in bits 3-0.
 725   if (Opcode == ARM::MSR) {
 726     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 727            "Reg operand expected");
 728     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 729                                        slice(insn, 19, 16) /* Special Reg */ ));
 730     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 731                                                        decodeRm(insn))));
 732     NumOpsAdded = 2;
 733     return true;
 734   }
 735   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 736   // R Bit in bit 4, and the special register fields in bits 3-0.
 737   if (Opcode == ARM::MSRi) {
 738     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 739                                        slice(insn, 19, 16) /* Special Reg */ ));
 740     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 741     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 742     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 743     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 744     unsigned Imm = insn & 0xFF;
 745     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 746     NumOpsAdded = 2;
 747     return true;
 748   }
 749   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 750       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 751     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 752     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 753
 754     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 755       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 756     else
 757       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 758                                                          decodeRn(insn))));
 759     NumOpsAdded = 3;
 760     return true;
 761   }
 762
 763   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 764           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 765          "Unexpected Opcode");
 766
 767   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 768
 769   int Imm32 = 0;
 770   if (Opcode == ARM::SMC) {
 771     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 772     Imm32 = slice(insn, 3, 0);
 773   } else if (Opcode == ARM::SVC) {
 774     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 775     Imm32 = slice(insn, 23, 0);
 776   } else {
 777     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 778     unsigned Imm26 = slice(insn, 23, 0) << 2;
 779     //Imm32 = signextend<signed int, 26>(Imm26);
 780     Imm32 = SignExtend32<26>(Imm26);
 781   }
 782
 783   MI.addOperand(MCOperand::CreateImm(Imm32));
 784   NumOpsAdded = 1;
 785
 786   return true;
 787 }
 788
 789 // Misc. Branch Instructions.
 790 // BLX, BLXi, BX
 791 // BX, BX_RET
 792 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 793     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 794
 795   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 796   if (!OpInfo) return false;
 797
 798   unsigned &OpIdx = NumOpsAdded;
 799
 800   OpIdx = 0;
 801
 802   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 803   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 804     return true;
 805
 806   // BLX and BX take one GPR reg.
 807   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 808       Opcode == ARM::BX) {
 809     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 810            "Reg operand expected");
 811     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 812                                                        decodeRm(insn))));
 813     OpIdx = 1;
 814     return true;
 815   }
 816
 817   // BLXi takes imm32 (the PC offset).
 818   if (Opcode == ARM::BLXi) {
 819     assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 820     // SignExtend(imm24:H:'0', 32) where imm24 = Inst{23-0} and H = Inst{24}.
 821     unsigned Imm26 = slice(insn, 23, 0) << 2 | slice(insn, 24, 24) << 1;
 822     int Imm32 = SignExtend32<26>(Imm26);
 823     MI.addOperand(MCOperand::CreateImm(Imm32));
 824     OpIdx = 1;
 825     return true;
 826   }
 827
 828   return false;
 829 }
 830
 831 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 832   uint32_t lsb = slice(insn, 11, 7);
 833   uint32_t msb = slice(insn, 20, 16);
 834   uint32_t Val = 0;
 835   if (msb < lsb) {
 836     DEBUG(errs() << "Encoding error: msb < lsb\n");
 837     return false;
 838   }
 839
 840   for (uint32_t i = lsb; i <= msb; ++i)
 841     Val |= (1 << i);
 842   mask = ~Val;
 843   return true;
 844 }
 845
 846 // A major complication is the fact that some of the saturating add/subtract
 847 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 848 // They are QADD, QDADD, QDSUB, and QSUB.
 849 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 850     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 851
 852   const TargetInstrDesc &TID = ARMInsts[Opcode];
 853   unsigned short NumDefs = TID.getNumDefs();
 854   bool isUnary = isUnaryDP(TID.TSFlags);
 855   const TargetOperandInfo *OpInfo = TID.OpInfo;
 856   unsigned &OpIdx = NumOpsAdded;
 857
 858   OpIdx = 0;
 859
 860   // Disassemble register def if there is one.
 861   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 862     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 863                                                        decodeRd(insn))));
 864     ++OpIdx;
 865   }
 866
 867   // Now disassemble the src operands.
 868   if (OpIdx >= NumOps)
 869     return false;
 870
 871   // Special-case handling of BFC/BFI/SBFX/UBFX.
 872   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 873     MI.addOperand(MCOperand::CreateReg(0));
 874     if (Opcode == ARM::BFI) {
 875       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 876                                                          decodeRm(insn))));
 877       ++OpIdx;
 878     }
 879     uint32_t mask = 0;
 880     if (!getBFCInvMask(insn, mask))
 881       return false;
 882
 883     MI.addOperand(MCOperand::CreateImm(mask));
 884     OpIdx += 2;
 885     return true;
 886   }
 887   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 888     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 889                                                        decodeRm(insn))));
 890     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 891     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 892     OpIdx += 3;
 893     return true;
 894   }
 895
 896   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 897                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 898
 899   // BinaryDP has an Rn operand.
 900   if (!isUnary) {
 901     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 902            "Reg operand expected");
 903     MI.addOperand(MCOperand::CreateReg(
 904                     getRegisterEnum(B, ARM::GPRRegClassID,
 905                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 906     ++OpIdx;
 907   }
 908
 909   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 910   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 911     MI.addOperand(MCOperand::CreateReg(0));
 912     ++OpIdx;
 913   }
 914
 915   // Now disassemble operand 2.
 916   if (OpIdx >= NumOps)
 917     return false;
 918
 919   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 920     // We have a reg/reg form.
 921     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 922     // routed here as well.
 923     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 924     MI.addOperand(MCOperand::CreateReg(
 925                     getRegisterEnum(B, ARM::GPRRegClassID,
 926                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 927     ++OpIdx;
 928   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 929     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 930     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 931     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 932     MI.addOperand(MCOperand::CreateImm(Imm16));
 933     ++OpIdx;
 934   } else {
 935     // We have a reg/imm form.
 936     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 937     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 938     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 939     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 940     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 941     unsigned Imm = insn & 0xFF;
 942     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 943     ++OpIdx;
 944   }
 945
 946   return true;
 947 }
 948
 949 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 950     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 951
 952   const TargetInstrDesc &TID = ARMInsts[Opcode];
 953   unsigned short NumDefs = TID.getNumDefs();
 954   bool isUnary = isUnaryDP(TID.TSFlags);
 955   const TargetOperandInfo *OpInfo = TID.OpInfo;
 956   unsigned &OpIdx = NumOpsAdded;
 957
 958   OpIdx = 0;
 959
 960   // Disassemble register def if there is one.
 961   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 962     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 963                                                        decodeRd(insn))));
 964     ++OpIdx;
 965   }
 966
 967   // Disassemble the src operands.
 968   if (OpIdx >= NumOps)
 969     return false;
 970
 971   // BinaryDP has an Rn operand.
 972   if (!isUnary) {
 973     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 974            "Reg operand expected");
 975     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 976                                                        decodeRn(insn))));
 977     ++OpIdx;
 978   }
 979
 980   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
 981   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 982     MI.addOperand(MCOperand::CreateReg(0));
 983     ++OpIdx;
 984   }
 985
 986   // Disassemble operand 2, which consists of three components.
 987   if (OpIdx + 2 >= NumOps)
 988     return false;
 989
 990   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
 991          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
 992          (OpInfo[OpIdx+2].RegClass < 0) &&
 993          "Expect 3 reg operands");
 994
 995   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
 996   unsigned Rs = slice(insn, 4, 4);
 997
 998   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 999                                                      decodeRm(insn))));
1000   if (Rs) {
1001     // Register-controlled shifts: [Rm, Rs, shift].
1002     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1003                                                        decodeRs(insn))));
1004     // Inst{6-5} encodes the shift opcode.
1005     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1006     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1007   } else {
1008     // Constant shifts: [Rm, reg0, shift_imm].
1009     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1010     // Inst{6-5} encodes the shift opcode.
1011     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1012     // Inst{11-7} encodes the imm5 shift amount.
1013     unsigned ShImm = slice(insn, 11, 7);
1014
1015     // A8.4.1.  Possible rrx or shift amount of 32...
1016     getImmShiftSE(ShOp, ShImm);
1017     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1018   }
1019   OpIdx += 3;
1020
1021   return true;
1022 }
1023
1024 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1025     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1026
1027   const TargetInstrDesc &TID = ARMInsts[Opcode];
1028   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1029   const TargetOperandInfo *OpInfo = TID.OpInfo;
1030   if (!OpInfo) return false;
1031
1032   unsigned &OpIdx = NumOpsAdded;
1033
1034   OpIdx = 0;
1035
1036   assert(((!isStore && TID.getNumDefs() > 0) ||
1037           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1038          && "Invalid arguments");
1039
1040   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1041   if (isPrePost && isStore) {
1042     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1043            "Reg operand expected");
1044     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1045                                                        decodeRn(insn))));
1046     ++OpIdx;
1047   }
1048
1049   // Disassemble the dst/src operand.
1050   if (OpIdx >= NumOps)
1051     return false;
1052
1053   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1054          "Reg operand expected");
1055   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1056                                                      decodeRd(insn))));
1057   ++OpIdx;
1058
1059   // After dst of a pre- and post-indexed load is the address base writeback.
1060   if (isPrePost && !isStore) {
1061     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1062            "Reg operand expected");
1063     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1064                                                        decodeRn(insn))));
1065     ++OpIdx;
1066   }
1067
1068   // Disassemble the base operand.
1069   if (OpIdx >= NumOps)
1070     return false;
1071
1072   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1073          "Reg operand expected");
1074   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1075          && "Index mode or tied_to operand expected");
1076   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1077                                                      decodeRn(insn))));
1078   ++OpIdx;
1079
1080   // For reg/reg form, base reg is followed by +/- reg shop imm.
1081   // For immediate form, it is followed by +/- imm12.
1082   // See also ARMAddressingModes.h (Addressing Mode #2).
1083   if (OpIdx + 1 >= NumOps)
1084     return false;
1085
1086   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1087   if (getIBit(insn) == 0) {
1088     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1089     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1090     // been populated.
1091     if (isPrePost) {
1092       MI.addOperand(MCOperand::CreateReg(0));
1093       OpIdx += 1;
1094     }
1095
1096     // Disassemble the 12-bit immediate offset.
1097     unsigned Imm12 = slice(insn, 11, 0);
1098     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1099     MI.addOperand(MCOperand::CreateImm(Offset));
1100     OpIdx += 1;
1101   } else {
1102     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1103     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1104                                                        decodeRm(insn))));
1105     // Inst{6-5} encodes the shift opcode.
1106     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1107     // Inst{11-7} encodes the imm5 shift amount.
1108     unsigned ShImm = slice(insn, 11, 7);
1109
1110     // A8.4.1.  Possible rrx or shift amount of 32...
1111     getImmShiftSE(ShOp, ShImm);
1112     MI.addOperand(MCOperand::CreateImm(
1113                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1114     OpIdx += 2;
1115   }
1116
1117   return true;
1118 }
1119
1120 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1121     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1122   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1123 }
1124
1125 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1126     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1127   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1128 }
1129
1130 static bool HasDualReg(unsigned Opcode) {
1131   switch (Opcode) {
1132   default:
1133     return false;
1134   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1135   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1136     return true;
1137   }
1138 }
1139
1140 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1141     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1142
1143   const TargetInstrDesc &TID = ARMInsts[Opcode];
1144   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1145   const TargetOperandInfo *OpInfo = TID.OpInfo;
1146   if (!OpInfo) return false;
1147
1148   unsigned &OpIdx = NumOpsAdded;
1149
1150   OpIdx = 0;
1151
1152   assert(((!isStore && TID.getNumDefs() > 0) ||
1153           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1154          && "Invalid arguments");
1155
1156   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1157   if (isPrePost && isStore) {
1158     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1159            "Reg operand expected");
1160     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1161                                                        decodeRn(insn))));
1162     ++OpIdx;
1163   }
1164
1165   bool DualReg = HasDualReg(Opcode);
1166
1167   // Disassemble the dst/src operand.
1168   if (OpIdx >= NumOps)
1169     return false;
1170
1171   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1172          "Reg operand expected");
1173   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1174                                                      decodeRd(insn))));
1175   ++OpIdx;
1176
1177   // Fill in LDRD and STRD's second operand, but only if it's offset mode OR we
1178   // have a pre-or-post-indexed store operation.
1179   if (DualReg && (!isPrePost || isStore)) {
1180     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1181                                                        decodeRd(insn) + 1)));
1182     ++OpIdx;
1183   }
1184
1185   // After dst of a pre- and post-indexed load is the address base writeback.
1186   if (isPrePost && !isStore) {
1187     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1188            "Reg operand expected");
1189     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1190                                                        decodeRn(insn))));
1191     ++OpIdx;
1192   }
1193
1194   // Disassemble the base operand.
1195   if (OpIdx >= NumOps)
1196     return false;
1197
1198   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1199          "Reg operand expected");
1200   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1201          && "Offset mode or tied_to operand expected");
1202   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1203                                                      decodeRn(insn))));
1204   ++OpIdx;
1205
1206   // For reg/reg form, base reg is followed by +/- reg.
1207   // For immediate form, it is followed by +/- imm8.
1208   // See also ARMAddressingModes.h (Addressing Mode #3).
1209   if (OpIdx + 1 >= NumOps)
1210     return false;
1211
1212   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1213          (OpInfo[OpIdx+1].RegClass < 0) &&
1214          "Expect 1 reg operand followed by 1 imm operand");
1215
1216   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1217   if (getAM3IBit(insn) == 1) {
1218     MI.addOperand(MCOperand::CreateReg(0));
1219
1220     // Disassemble the 8-bit immediate offset.
1221     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1222     unsigned Imm4L = insn & 0xF;
1223     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1224     MI.addOperand(MCOperand::CreateImm(Offset));
1225   } else {
1226     // Disassemble the offset reg (Rm).
1227     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1228                                                        decodeRm(insn))));
1229     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1230     MI.addOperand(MCOperand::CreateImm(Offset));
1231   }
1232   OpIdx += 2;
1233
1234   return true;
1235 }
1236
1237 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1238     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1239   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1240                                 B);
1241 }
1242
1243 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1244     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1245   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1246 }
1247
1248 // The algorithm for disassembly of LdStMulFrm is different from others because
1249 // it explicitly populates the two predicate operands after the base register.
1250 // After that, we need to populate the reglist with each affected register
1251 // encoded as an MCOperand.
1252 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1253     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1254
1255   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1256   NumOpsAdded = 0;
1257
1258   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1259
1260   // Writeback to base, if necessary.
1261   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1262       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1263       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1264       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1265     MI.addOperand(MCOperand::CreateReg(Base));
1266     ++NumOpsAdded;
1267   }
1268
1269   // Add the base register operand.
1270   MI.addOperand(MCOperand::CreateReg(Base));
1271
1272   // Handling the two predicate operands before the reglist.
1273   int64_t CondVal = insn >> ARMII::CondShift;
1274   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1275   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1276
1277   NumOpsAdded += 3;
1278
1279   // Fill the variadic part of reglist.
1280   unsigned RegListBits = insn & ((1 << 16) - 1);
1281   for (unsigned i = 0; i < 16; ++i) {
1282     if ((RegListBits >> i) & 1) {
1283       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1284                                                          i)));
1285       ++NumOpsAdded;
1286     }
1287   }
1288
1289   return true;
1290 }
1291
1292 // LDREX, LDREXB, LDREXH: Rd Rn
1293 // LDREXD:                Rd Rd+1 Rn
1294 // STREX, STREXB, STREXH: Rd Rm Rn
1295 // STREXD:                Rd Rm Rm+1 Rn
1296 //
1297 // SWP, SWPB:             Rd Rm Rn
1298 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1299     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1300
1301   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1302   if (!OpInfo) return false;
1303
1304   unsigned &OpIdx = NumOpsAdded;
1305
1306   OpIdx = 0;
1307
1308   assert(NumOps >= 2
1309          && OpInfo[0].RegClass == ARM::GPRRegClassID
1310          && OpInfo[1].RegClass == ARM::GPRRegClassID
1311          && "Expect 2 reg operands");
1312
1313   bool isStore = slice(insn, 20, 20) == 0;
1314   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1315
1316   // Add the destination operand.
1317   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1318                                                      decodeRd(insn))));
1319   ++OpIdx;
1320
1321   // Store register Exclusive needs a source operand.
1322   if (isStore) {
1323     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1324                                                        decodeRm(insn))));
1325     ++OpIdx;
1326
1327     if (isDW) {
1328       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1329                                                          decodeRm(insn)+1)));
1330       ++OpIdx;
1331     }
1332   } else if (isDW) {
1333     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1334                                                        decodeRd(insn)+1)));
1335     ++OpIdx;
1336   }
1337
1338   // Finally add the pointer operand.
1339   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1340                                                      decodeRn(insn))));
1341   ++OpIdx;
1342
1343   return true;
1344 }
1345
1346 // Misc. Arithmetic Instructions.
1347 // CLZ: Rd Rm
1348 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1349 // RBIT, REV, REV16, REVSH: Rd Rm
1350 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1351     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1352
1353   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1354   unsigned &OpIdx = NumOpsAdded;
1355
1356   OpIdx = 0;
1357
1358   assert(NumOps >= 2
1359          && OpInfo[0].RegClass == ARM::GPRRegClassID
1360          && OpInfo[1].RegClass == ARM::GPRRegClassID
1361          && "Expect 2 reg operands");
1362
1363   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1364
1365   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1366                                                      decodeRd(insn))));
1367   ++OpIdx;
1368
1369   if (ThreeReg) {
1370     assert(NumOps >= 4 && "Expect >= 4 operands");
1371     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1372                                                        decodeRn(insn))));
1373     ++OpIdx;
1374   }
1375
1376   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1377                                                      decodeRm(insn))));
1378   ++OpIdx;
1379
1380   // If there is still an operand info left which is an immediate operand, add
1381   // an additional imm5 LSL/ASR operand.
1382   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1383       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1384     // Extract the 5-bit immediate field Inst{11-7}.
1385     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1386     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1387     if (Opcode == ARM::PKHBT)
1388       Opc = ARM_AM::lsl;
1389     else if (Opcode == ARM::PKHBT)
1390       Opc = ARM_AM::asr;
1391     getImmShiftSE(Opc, ShiftAmt);
1392     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1393     ++OpIdx;
1394   }
1395
1396   return true;
1397 }
1398
1399 /// DisassembleSatFrm - Disassemble saturate instructions:
1400 /// SSAT, SSAT16, USAT, and USAT16.
1401 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1402     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1403
1404   const TargetInstrDesc &TID = ARMInsts[Opcode];
1405   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1406
1407   // Disassemble register def.
1408   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1409                                                      decodeRd(insn))));
1410
1411   unsigned Pos = slice(insn, 20, 16);
1412   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1413     Pos += 1;
1414   MI.addOperand(MCOperand::CreateImm(Pos));
1415
1416   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1417                                                      decodeRm(insn))));
1418
1419   if (NumOpsAdded == 4) {
1420     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1421     // Inst{11-7} encodes the imm5 shift amount.
1422     unsigned ShAmt = slice(insn, 11, 7);
1423     if (ShAmt == 0) {
1424       // A8.6.183.  Possible ASR shift amount of 32...
1425       if (Opc == ARM_AM::asr)
1426         ShAmt = 32;
1427       else
1428         Opc = ARM_AM::no_shift;
1429     }
1430     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1431   }
1432   return true;
1433 }
1434
1435 // Extend instructions.
1436 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1437 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1438 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1439 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1440     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1441
1442   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1443   unsigned &OpIdx = NumOpsAdded;
1444
1445   OpIdx = 0;
1446
1447   assert(NumOps >= 2
1448          && OpInfo[0].RegClass == ARM::GPRRegClassID
1449          && OpInfo[1].RegClass == ARM::GPRRegClassID
1450          && "Expect 2 reg operands");
1451
1452   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1453
1454   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1455                                                      decodeRd(insn))));
1456   ++OpIdx;
1457
1458   if (ThreeReg) {
1459     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1460                                                        decodeRn(insn))));
1461     ++OpIdx;
1462   }
1463
1464   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1465                                                      decodeRm(insn))));
1466   ++OpIdx;
1467
1468   // If there is still an operand info left which is an immediate operand, add
1469   // an additional rotate immediate operand.
1470   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1471       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1472     // Extract the 2-bit rotate field Inst{11-10}.
1473     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1474     // Rotation by 8, 16, or 24 bits.
1475     MI.addOperand(MCOperand::CreateImm(rot << 3));
1476     ++OpIdx;
1477   }
1478
1479   return true;
1480 }
1481
1482 /////////////////////////////////////
1483 //                                 //
1484 //    Utility Functions For VFP    //
1485 //                                 //
1486 /////////////////////////////////////
1487
1488 // Extract/Decode Dd/Sd:
1489 //
1490 // SP => d = UInt(Vd:D)
1491 // DP => d = UInt(D:Vd)
1492 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1493   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1494                  : (decodeRd(insn) | getDBit(insn) << 4);
1495 }
1496
1497 // Extract/Decode Dn/Sn:
1498 //
1499 // SP => n = UInt(Vn:N)
1500 // DP => n = UInt(N:Vn)
1501 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1502   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1503                  : (decodeRn(insn) | getNBit(insn) << 4);
1504 }
1505
1506 // Extract/Decode Dm/Sm:
1507 //
1508 // SP => m = UInt(Vm:M)
1509 // DP => m = UInt(M:Vm)
1510 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1511   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1512                  : (decodeRm(insn) | getMBit(insn) << 4);
1513 }
1514
1515 // A7.5.1
1516 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1517   assert(N == 32 || N == 64);
1518
1519   uint64_t Result;
1520   unsigned bit6 = slice(byte, 6, 6);
1521   if (N == 32) {
1522     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1523     if (bit6)
1524       Result |= 0x1f << 25;
1525     else
1526       Result |= 0x1 << 30;
1527   } else {
1528     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1529              (uint64_t)slice(byte, 5, 0) << 48;
1530     if (bit6)
1531       Result |= 0xffULL << 54;
1532     else
1533       Result |= 0x1ULL << 62;
1534   }
1535   return APInt(N, Result);
1536 }
1537
1538 // VFP Unary Format Instructions:
1539 //
1540 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1541 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1542 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1543 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1544     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1545
1546   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1547
1548   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1549   unsigned &OpIdx = NumOpsAdded;
1550
1551   OpIdx = 0;
1552
1553   unsigned RegClass = OpInfo[OpIdx].RegClass;
1554   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1555          "Reg operand expected");
1556   bool isSP = (RegClass == ARM::SPRRegClassID);
1557
1558   MI.addOperand(MCOperand::CreateReg(
1559                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1560   ++OpIdx;
1561
1562   // Early return for compare with zero instructions.
1563   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1564       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1565     return true;
1566
1567   RegClass = OpInfo[OpIdx].RegClass;
1568   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1569          "Reg operand expected");
1570   isSP = (RegClass == ARM::SPRRegClassID);
1571
1572   MI.addOperand(MCOperand::CreateReg(
1573                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1574   ++OpIdx;
1575
1576   return true;
1577 }
1578
1579 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1580 // Some of them have operand constraints which tie the first operand in the
1581 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1582 // tied_to operand is simply skipped.
1583 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1584     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1585
1586   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1587
1588   const TargetInstrDesc &TID = ARMInsts[Opcode];
1589   const TargetOperandInfo *OpInfo = TID.OpInfo;
1590   unsigned &OpIdx = NumOpsAdded;
1591
1592   OpIdx = 0;
1593
1594   unsigned RegClass = OpInfo[OpIdx].RegClass;
1595   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1596          "Reg operand expected");
1597   bool isSP = (RegClass == ARM::SPRRegClassID);
1598
1599   MI.addOperand(MCOperand::CreateReg(
1600                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1601   ++OpIdx;
1602
1603   // Skip tied_to operand constraint.
1604   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1605     assert(NumOps >= 4 && "Expect >=4 operands");
1606     MI.addOperand(MCOperand::CreateReg(0));
1607     ++OpIdx;
1608   }
1609
1610   MI.addOperand(MCOperand::CreateReg(
1611                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1612   ++OpIdx;
1613
1614   MI.addOperand(MCOperand::CreateReg(
1615                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1616   ++OpIdx;
1617
1618   return true;
1619 }
1620
1621 // A8.6.295 vcvt (floating-point <-> integer)
1622 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1623 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1624 //
1625 // A8.6.297 vcvt (floating-point and fixed-point)
1626 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1627 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1628     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1629
1630   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1631
1632   const TargetInstrDesc &TID = ARMInsts[Opcode];
1633   const TargetOperandInfo *OpInfo = TID.OpInfo;
1634   if (!OpInfo) return false;
1635
1636   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1637   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1638   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1639
1640   if (fixed_point) {
1641     // A8.6.297
1642     assert(NumOps >= 3 && "Expect >= 3 operands");
1643     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1644     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1645     MI.addOperand(MCOperand::CreateReg(
1646                     getRegisterEnum(B, RegClassID,
1647                                     decodeVFPRd(insn, SP))));
1648
1649     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1650            "Tied to operand expected");
1651     MI.addOperand(MI.getOperand(0));
1652
1653     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1654            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1655     MI.addOperand(MCOperand::CreateImm(fbits));
1656
1657     NumOpsAdded = 3;
1658   } else {
1659     // A8.6.295
1660     // The Rd (destination) and Rm (source) bits have different interpretations
1661     // depending on their single-precisonness.
1662     unsigned d, m;
1663     if (slice(insn, 18, 18) == 1) { // to_integer operation
1664       d = decodeVFPRd(insn, true /* Is Single Precision */);
1665       MI.addOperand(MCOperand::CreateReg(
1666                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1667       m = decodeVFPRm(insn, SP);
1668       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1669     } else {
1670       d = decodeVFPRd(insn, SP);
1671       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1672       m = decodeVFPRm(insn, true /* Is Single Precision */);
1673       MI.addOperand(MCOperand::CreateReg(
1674                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1675     }
1676     NumOpsAdded = 2;
1677   }
1678
1679   return true;
1680 }
1681
1682 // VMOVRS - A8.6.330
1683 // Rt => Rd; Sn => UInt(Vn:N)
1684 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1685     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1686
1687   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1688
1689   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1690                                                      decodeRd(insn))));
1691   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1692                                                      decodeVFPRn(insn, true))));
1693   NumOpsAdded = 2;
1694   return true;
1695 }
1696
1697 // VMOVRRD - A8.6.332
1698 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1699 //
1700 // VMOVRRS - A8.6.331
1701 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1702 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1703     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1704
1705   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1706
1707   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1708   unsigned &OpIdx = NumOpsAdded;
1709
1710   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1711                                                      decodeRd(insn))));
1712   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1713                                                      decodeRn(insn))));
1714   OpIdx = 2;
1715
1716   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1717     unsigned Sm = decodeVFPRm(insn, true);
1718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1719                                                        Sm)));
1720     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1721                                                        Sm+1)));
1722     OpIdx += 2;
1723   } else {
1724     MI.addOperand(MCOperand::CreateReg(
1725                     getRegisterEnum(B, ARM::DPRRegClassID,
1726                                     decodeVFPRm(insn, false))));
1727     ++OpIdx;
1728   }
1729   return true;
1730 }
1731
1732 // VMOVSR - A8.6.330
1733 // Rt => Rd; Sn => UInt(Vn:N)
1734 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1735     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1736
1737   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1738
1739   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1740                                                      decodeVFPRn(insn, true))));
1741   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1742                                                      decodeRd(insn))));
1743   NumOpsAdded = 2;
1744   return true;
1745 }
1746
1747 // VMOVDRR - A8.6.332
1748 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1749 //
1750 // VMOVRRS - A8.6.331
1751 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1752 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1753     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1754
1755   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1756
1757   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1758   unsigned &OpIdx = NumOpsAdded;
1759
1760   OpIdx = 0;
1761
1762   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1763     unsigned Sm = decodeVFPRm(insn, true);
1764     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1765                                                        Sm)));
1766     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1767                                                        Sm+1)));
1768     OpIdx += 2;
1769   } else {
1770     MI.addOperand(MCOperand::CreateReg(
1771                     getRegisterEnum(B, ARM::DPRRegClassID,
1772                                     decodeVFPRm(insn, false))));
1773     ++OpIdx;
1774   }
1775
1776   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1777                                                      decodeRd(insn))));
1778   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1779                                                      decodeRn(insn))));
1780   OpIdx += 2;
1781   return true;
1782 }
1783
1784 // VFP Load/Store Instructions.
1785 // VLDRD, VLDRS, VSTRD, VSTRS
1786 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1787     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1788
1789   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1790
1791   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1792   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1793
1794   // Extract Dd/Sd for operand 0.
1795   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1796
1797   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1798
1799   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1800   MI.addOperand(MCOperand::CreateReg(Base));
1801
1802   // Next comes the AM5 Opcode.
1803   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1804   unsigned char Imm8 = insn & 0xFF;
1805   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1806
1807   NumOpsAdded = 3;
1808
1809   return true;
1810 }
1811
1812 // VFP Load/Store Multiple Instructions.
1813 // We have an optional write back reg, the base, and two predicate operands.
1814 // It is then followed by a reglist of either DPR(s) or SPR(s).
1815 //
1816 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1817 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1818     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1819
1820   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
1821
1822   unsigned &OpIdx = NumOpsAdded;
1823
1824   OpIdx = 0;
1825
1826   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1827
1828   // Writeback to base, if necessary.
1829   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
1830       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
1831       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
1832       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
1833     MI.addOperand(MCOperand::CreateReg(Base));
1834     ++OpIdx;
1835   }
1836
1837   MI.addOperand(MCOperand::CreateReg(Base));
1838
1839   // Handling the two predicate operands before the reglist.
1840   int64_t CondVal = insn >> ARMII::CondShift;
1841   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1842   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1843
1844   OpIdx += 3;
1845
1846   bool isSPVFP = (Opcode == ARM::VLDMSIA     ||
1847                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
1848                   Opcode == ARM::VSTMSIA     ||
1849                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
1850   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1851
1852   // Extract Dd/Sd.
1853   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1854
1855   // Fill the variadic part of reglist.
1856   unsigned char Imm8 = insn & 0xFF;
1857   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1858
1859   // Apply some sanity checks before proceeding.
1860   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
1861     return false;
1862
1863   for (unsigned i = 0; i < Regs; ++i) {
1864     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1865                                                        RegD + i)));
1866     ++OpIdx;
1867   }
1868
1869   return true;
1870 }
1871
1872 // Misc. VFP Instructions.
1873 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1874 // FCONSTD (DPR and a VFPf64Imm operand)
1875 // FCONSTS (SPR and a VFPf32Imm operand)
1876 // VMRS/VMSR (GPR operand)
1877 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1878     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1879
1880   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1881   unsigned &OpIdx = NumOpsAdded;
1882
1883   OpIdx = 0;
1884
1885   if (Opcode == ARM::FMSTAT)
1886     return true;
1887
1888   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1889
1890   unsigned RegEnum = 0;
1891   switch (OpInfo[0].RegClass) {
1892   case ARM::DPRRegClassID:
1893     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1894     break;
1895   case ARM::SPRRegClassID:
1896     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1897     break;
1898   case ARM::GPRRegClassID:
1899     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1900     break;
1901   default:
1902     assert(0 && "Invalid reg class id");
1903     return false;
1904   }
1905
1906   MI.addOperand(MCOperand::CreateReg(RegEnum));
1907   ++OpIdx;
1908
1909   // Extract/decode the f64/f32 immediate.
1910   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1911         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1912     // The asm syntax specifies the floating point value, not the 8-bit literal.
1913     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1914                              Opcode == ARM::FCONSTD ? 64 : 32);
1915     APFloat immFP = APFloat(immRaw, true);
1916     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
1917       immFP.convertToFloat();
1918     MI.addOperand(MCOperand::CreateFPImm(imm));
1919
1920     ++OpIdx;
1921   }
1922
1923   return true;
1924 }
1925
1926 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1927 #include "ThumbDisassemblerCore.h"
1928
1929 /////////////////////////////////////////////////////
1930 //                                                 //
1931 //     Utility Functions For ARM Advanced SIMD     //
1932 //                                                 //
1933 /////////////////////////////////////////////////////
1934
1935 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1936 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1937
1938 // A7.3 Register encoding
1939
1940 // Extract/Decode NEON D/Vd:
1941 //
1942 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
1943 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
1944 // handling it in the getRegisterEnum() utility function.
1945 // D = Inst{22}, Vd = Inst{15-12}
1946 static unsigned decodeNEONRd(uint32_t insn) {
1947   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
1948     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
1949 }
1950
1951 // Extract/Decode NEON N/Vn:
1952 //
1953 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
1954 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
1955 // handling it in the getRegisterEnum() utility function.
1956 // N = Inst{7}, Vn = Inst{19-16}
1957 static unsigned decodeNEONRn(uint32_t insn) {
1958   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
1959     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
1960 }
1961
1962 // Extract/Decode NEON M/Vm:
1963 //
1964 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
1965 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
1966 // handling it in the getRegisterEnum() utility function.
1967 // M = Inst{5}, Vm = Inst{3-0}
1968 static unsigned decodeNEONRm(uint32_t insn) {
1969   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
1970     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
1971 }
1972
1973 namespace {
1974 enum ElemSize {
1975   ESizeNA = 0,
1976   ESize8 = 8,
1977   ESize16 = 16,
1978   ESize32 = 32,
1979   ESize64 = 64
1980 };
1981 } // End of unnamed namespace
1982
1983 // size        field -> Inst{11-10}
1984 // index_align field -> Inst{7-4}
1985 //
1986 // The Lane Index interpretation depends on the Data Size:
1987 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
1988 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
1989 //   32 (encoded as size = 0b10) -> Index = index_align[3]
1990 //
1991 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
1992 static unsigned decodeLaneIndex(uint32_t insn) {
1993   unsigned size = insn >> 10 & 3;
1994   assert((size == 0 || size == 1 || size == 2) &&
1995          "Encoding error: size should be either 0, 1, or 2");
1996
1997   unsigned index_align = insn >> 4 & 0xF;
1998   return (index_align >> 1) >> size;
1999 }
2000
2001 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2002 // op = Inst{5}, cmode = Inst{11-8}
2003 // i = Inst{24} (ARM architecture)
2004 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2005 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2006 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2007   unsigned char op = (insn >> 5) & 1;
2008   unsigned char cmode = (insn >> 8) & 0xF;
2009   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2010                        ((insn >> 16) & 7) << 4 |
2011                        (insn & 0xF);
2012   return (op << 12) | (cmode << 8) | Imm8;
2013 }
2014
2015 // A8.6.339 VMUL, VMULL (by scalar)
2016 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2017 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2018 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2019   switch (esize) {
2020   case ESize16:
2021     return insn & 7;
2022   case ESize32:
2023     return insn & 0xF;
2024   default:
2025     assert(0 && "Unreachable code!");
2026     return 0;
2027   }
2028 }
2029
2030 // A8.6.339 VMUL, VMULL (by scalar)
2031 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2032 // ESize32 => index = Inst{5}   (M)       D0-D15
2033 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2034   switch (esize) {
2035   case ESize16:
2036     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2037   case ESize32:
2038     return (insn >> 5) & 1;
2039   default:
2040     assert(0 && "Unreachable code!");
2041     return 0;
2042   }
2043 }
2044
2045 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2046 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2047 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2048   return 64 - ((insn >> 16) & 0x3F);
2049 }
2050
2051 // A8.6.302 VDUP (scalar)
2052 // ESize8  => index = Inst{19-17}
2053 // ESize16 => index = Inst{19-18}
2054 // ESize32 => index = Inst{19}
2055 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2056   switch (esize) {
2057   case ESize8:
2058     return (insn >> 17) & 7;
2059   case ESize16:
2060     return (insn >> 18) & 3;
2061   case ESize32:
2062     return (insn >> 19) & 1;
2063   default:
2064     assert(0 && "Unspecified element size!");
2065     return 0;
2066   }
2067 }
2068
2069 // A8.6.328 VMOV (ARM core register to scalar)
2070 // A8.6.329 VMOV (scalar to ARM core register)
2071 // ESize8  => index = Inst{21:6-5}
2072 // ESize16 => index = Inst{21:6}
2073 // ESize32 => index = Inst{21}
2074 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2075   switch (esize) {
2076   case ESize8:
2077     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2078   case ESize16:
2079     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2080   case ESize32:
2081     return ((insn >> 21) & 1);
2082   default:
2083     assert(0 && "Unspecified element size!");
2084     return 0;
2085   }
2086 }
2087
2088 // Imm6 = Inst{21-16}, L = Inst{7}
2089 //
2090 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2091 // case L:imm6 of
2092 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2093 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2094 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2095 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2096 //
2097 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2098 // case L:imm6 of
2099 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2100 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2101 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2102 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2103 //
2104 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2105   ElemSize esize = ESizeNA;
2106   unsigned L = (insn >> 7) & 1;
2107   unsigned imm6 = (insn >> 16) & 0x3F;
2108   if (L == 0) {
2109     if (imm6 >> 3 == 1)
2110       esize = ESize8;
2111     else if (imm6 >> 4 == 1)
2112       esize = ESize16;
2113     else if (imm6 >> 5 == 1)
2114       esize = ESize32;
2115     else
2116       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2117   } else
2118     esize = ESize64;
2119
2120   if (LeftShift)
2121     return esize == ESize64 ? imm6 : (imm6 - esize);
2122   else
2123     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2124 }
2125
2126 // A8.6.305 VEXT
2127 // Imm4 = Inst{11-8}
2128 static unsigned decodeN3VImm(uint32_t insn) {
2129   return (insn >> 8) & 0xF;
2130 }
2131
2132 // VLD*
2133 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2134 // VLD*LN*
2135 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2136 // VST*
2137 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2138 // VST*LN*
2139 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2140 //
2141 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2142 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2143     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2144     BO B) {
2145
2146   const TargetInstrDesc &TID = ARMInsts[Opcode];
2147   const TargetOperandInfo *OpInfo = TID.OpInfo;
2148
2149   // At least one DPR register plus addressing mode #6.
2150   assert(NumOps >= 3 && "Expect >= 3 operands");
2151
2152   unsigned &OpIdx = NumOpsAdded;
2153
2154   OpIdx = 0;
2155
2156   // We have homogeneous NEON registers for Load/Store.
2157   unsigned RegClass = 0;
2158
2159   // Double-spaced registers have increments of 2.
2160   unsigned Inc = DblSpaced ? 2 : 1;
2161
2162   unsigned Rn = decodeRn(insn);
2163   unsigned Rm = decodeRm(insn);
2164   unsigned Rd = decodeNEONRd(insn);
2165
2166   // A7.7.1 Advanced SIMD addressing mode.
2167   bool WB = Rm != 15;
2168
2169   // LLVM Addressing Mode #6.
2170   unsigned RmEnum = 0;
2171   if (WB && Rm != 13)
2172     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2173
2174   if (Store) {
2175     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2176     // then possible lane index.
2177     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2178            "Reg operand expected");
2179
2180     if (WB) {
2181       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2182                                                          Rn)));
2183       ++OpIdx;
2184     }
2185
2186     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2187            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2188     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2189                                                        Rn)));
2190     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2191     OpIdx += 2;
2192
2193     if (WB) {
2194       MI.addOperand(MCOperand::CreateReg(RmEnum));
2195       ++OpIdx;
2196     }
2197
2198     assert(OpIdx < NumOps &&
2199            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2200             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2201            "Reg operand expected");
2202
2203     RegClass = OpInfo[OpIdx].RegClass;
2204     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2205       MI.addOperand(MCOperand::CreateReg(
2206                       getRegisterEnum(B, RegClass, Rd)));
2207       Rd += Inc;
2208       ++OpIdx;
2209     }
2210
2211     // Handle possible lane index.
2212     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2213         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2214       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2215       ++OpIdx;
2216     }
2217
2218   } else {
2219     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2220     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2221     RegClass = OpInfo[0].RegClass;
2222
2223     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2224       MI.addOperand(MCOperand::CreateReg(
2225                       getRegisterEnum(B, RegClass, Rd)));
2226       Rd += Inc;
2227       ++OpIdx;
2228     }
2229
2230     if (WB) {
2231       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2232                                                          Rn)));
2233       ++OpIdx;
2234     }
2235
2236     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2237            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2238     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2239                                                        Rn)));
2240     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2241     OpIdx += 2;
2242
2243     if (WB) {
2244       MI.addOperand(MCOperand::CreateReg(RmEnum));
2245       ++OpIdx;
2246     }
2247
2248     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2249       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2250              "Tied to operand expected");
2251       MI.addOperand(MCOperand::CreateReg(0));
2252       ++OpIdx;
2253     }
2254
2255     // Handle possible lane index.
2256     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2257         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2258       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2259       ++OpIdx;
2260     }
2261   }
2262
2263   // Accessing registers past the end of the NEON register file is not
2264   // defined.
2265   if (Rd > 32)
2266     return false;
2267
2268   return true;
2269 }
2270
2271 // A7.7
2272 // If L (Inst{21}) == 0, store instructions.
2273 // Find out about double-spaced-ness of the Opcode and pass it on to
2274 // DisassembleNLdSt0().
2275 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2276     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2277
2278   const StringRef Name = ARMInsts[Opcode].Name;
2279   bool DblSpaced = false;
2280
2281   if (Name.find("LN") != std::string::npos) {
2282     // To one lane instructions.
2283     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2284
2285     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2286     if (Name.endswith("16") || Name.endswith("16_UPD"))
2287       DblSpaced = slice(insn, 5, 5) == 1;
2288
2289     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2290     if (Name.endswith("32") || Name.endswith("32_UPD"))
2291       DblSpaced = slice(insn, 6, 6) == 1;
2292
2293   } else {
2294     // Multiple n-element structures with type encoded as Inst{11-8}.
2295     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2296
2297     // n == 2 && type == 0b1001 -> DblSpaced = true
2298     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2299       DblSpaced = slice(insn, 11, 8) == 9;
2300
2301     // n == 3 && type == 0b0101 -> DblSpaced = true
2302     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2303       DblSpaced = slice(insn, 11, 8) == 5;
2304
2305     // n == 4 && type == 0b0001 -> DblSpaced = true
2306     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2307       DblSpaced = slice(insn, 11, 8) == 1;
2308
2309   }
2310   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2311                            slice(insn, 21, 21) == 0, DblSpaced, B);
2312 }
2313
2314 // VMOV (immediate)
2315 //   Qd/Dd imm
2316 // VBIC (immediate)
2317 // VORR (immediate)
2318 //   Qd/Dd imm src(=Qd/Dd)
2319 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2320     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2321
2322   const TargetInstrDesc &TID = ARMInsts[Opcode];
2323   const TargetOperandInfo *OpInfo = TID.OpInfo;
2324
2325   assert(NumOps >= 2 &&
2326          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2327           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2328          (OpInfo[1].RegClass < 0) &&
2329          "Expect 1 reg operand followed by 1 imm operand");
2330
2331   // Qd/Dd = Inst{22:15-12} => NEON Rd
2332   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2333                                                      decodeNEONRd(insn))));
2334
2335   ElemSize esize = ESizeNA;
2336   switch (Opcode) {
2337   case ARM::VMOVv8i8:
2338   case ARM::VMOVv16i8:
2339     esize = ESize8;
2340     break;
2341   case ARM::VMOVv4i16:
2342   case ARM::VMOVv8i16:
2343   case ARM::VMVNv4i16:
2344   case ARM::VMVNv8i16:
2345   case ARM::VBICiv4i16:
2346   case ARM::VBICiv8i16:
2347   case ARM::VORRiv4i16:
2348   case ARM::VORRiv8i16:
2349     esize = ESize16;
2350     break;
2351   case ARM::VMOVv2i32:
2352   case ARM::VMOVv4i32:
2353   case ARM::VMVNv2i32:
2354   case ARM::VMVNv4i32:
2355   case ARM::VBICiv2i32:
2356   case ARM::VBICiv4i32:
2357   case ARM::VORRiv2i32:
2358   case ARM::VORRiv4i32:
2359     esize = ESize32;
2360     break;
2361   case ARM::VMOVv1i64:
2362   case ARM::VMOVv2i64:
2363     esize = ESize64;
2364     break;
2365   default:
2366     assert(0 && "Unexpected opcode!");
2367     return false;
2368   }
2369
2370   // One register and a modified immediate value.
2371   // Add the imm operand.
2372   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2373
2374   NumOpsAdded = 2;
2375
2376   // VBIC/VORRiv*i* variants have an extra $src = $Vd to be filled in.
2377   if (NumOps >= 3 &&
2378       (OpInfo[2].RegClass == ARM::DPRRegClassID ||
2379        OpInfo[2].RegClass == ARM::QPRRegClassID)) {
2380     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2381                                                      decodeNEONRd(insn))));
2382     NumOpsAdded += 1;
2383   }
2384
2385   return true;
2386 }
2387
2388 namespace {
2389 enum N2VFlag {
2390   N2V_None,
2391   N2V_VectorDupLane,
2392   N2V_VectorConvert_Between_Float_Fixed
2393 };
2394 } // End of unnamed namespace
2395
2396 // Vector Convert [between floating-point and fixed-point]
2397 //   Qd/Dd Qm/Dm [fbits]
2398 //
2399 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2400 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2401 //   Qd/Dd Dm index
2402 //
2403 // Vector Move Long:
2404 //   Qd Dm
2405 //
2406 // Vector Move Narrow:
2407 //   Dd Qm
2408 //
2409 // Others
2410 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2411     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2412
2413   const TargetInstrDesc &TID = ARMInsts[Opc];
2414   const TargetOperandInfo *OpInfo = TID.OpInfo;
2415
2416   assert(NumOps >= 2 &&
2417          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2418           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2419          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2420           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2421          "Expect >= 2 operands and first 2 as reg operands");
2422
2423   unsigned &OpIdx = NumOpsAdded;
2424
2425   OpIdx = 0;
2426
2427   ElemSize esize = ESizeNA;
2428   if (Flag == N2V_VectorDupLane) {
2429     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2430     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2431            "Unexpected Opcode");
2432     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2433        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2434                                                            : ESize32);
2435   }
2436
2437   // Qd/Dd = Inst{22:15-12} => NEON Rd
2438   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2439                                                      decodeNEONRd(insn))));
2440   ++OpIdx;
2441
2442   // VPADAL...
2443   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2444     // TIED_TO operand.
2445     MI.addOperand(MCOperand::CreateReg(0));
2446     ++OpIdx;
2447   }
2448
2449   // Dm = Inst{5:3-0} => NEON Rm
2450   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2451                                                      decodeNEONRm(insn))));
2452   ++OpIdx;
2453
2454   // VZIP and others have two TIED_TO reg operands.
2455   int Idx;
2456   while (OpIdx < NumOps &&
2457          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2458     // Add TIED_TO operand.
2459     MI.addOperand(MI.getOperand(Idx));
2460     ++OpIdx;
2461   }
2462
2463   // Add the imm operand, if required.
2464   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2465       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2466
2467     unsigned imm = 0xFFFFFFFF;
2468
2469     if (Flag == N2V_VectorDupLane)
2470       imm = decodeNVLaneDupIndex(insn, esize);
2471     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2472       imm = decodeVCVTFractionBits(insn);
2473
2474     assert(imm != 0xFFFFFFFF && "Internal error");
2475     MI.addOperand(MCOperand::CreateImm(imm));
2476     ++OpIdx;
2477   }
2478
2479   return true;
2480 }
2481
2482 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2483     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2484
2485   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2486                                 N2V_None, B);
2487 }
2488 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2489     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2490
2491   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2492                                 N2V_VectorConvert_Between_Float_Fixed, B);
2493 }
2494 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2495     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2496
2497   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2498                                 N2V_VectorDupLane, B);
2499 }
2500
2501 // Vector Shift [Accumulate] Instructions.
2502 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2503 //
2504 // Vector Shift Left Long (with maximum shift count) Instructions.
2505 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2506 //
2507 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2508     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2509
2510   const TargetInstrDesc &TID = ARMInsts[Opcode];
2511   const TargetOperandInfo *OpInfo = TID.OpInfo;
2512
2513   assert(NumOps >= 3 &&
2514          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2515           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2516          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2517           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2518          "Expect >= 3 operands and first 2 as reg operands");
2519
2520   unsigned &OpIdx = NumOpsAdded;
2521
2522   OpIdx = 0;
2523
2524   // Qd/Dd = Inst{22:15-12} => NEON Rd
2525   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2526                                                      decodeNEONRd(insn))));
2527   ++OpIdx;
2528
2529   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2530     // TIED_TO operand.
2531     MI.addOperand(MCOperand::CreateReg(0));
2532     ++OpIdx;
2533   }
2534
2535   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2536           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2537          "Reg operand expected");
2538
2539   // Qm/Dm = Inst{5:3-0} => NEON Rm
2540   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2541                                                      decodeNEONRm(insn))));
2542   ++OpIdx;
2543
2544   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2545
2546   // Add the imm operand.
2547
2548   // VSHLL has maximum shift count as the imm, inferred from its size.
2549   unsigned Imm;
2550   switch (Opcode) {
2551   default:
2552     Imm = decodeNVSAmt(insn, LeftShift);
2553     break;
2554   case ARM::VSHLLi8:
2555     Imm = 8;
2556     break;
2557   case ARM::VSHLLi16:
2558     Imm = 16;
2559     break;
2560   case ARM::VSHLLi32:
2561     Imm = 32;
2562     break;
2563   }
2564   MI.addOperand(MCOperand::CreateImm(Imm));
2565   ++OpIdx;
2566
2567   return true;
2568 }
2569
2570 // Left shift instructions.
2571 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2572     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2573
2574   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2575                                  B);
2576 }
2577 // Right shift instructions have different shift amount interpretation.
2578 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2579     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2580
2581   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2582                                  B);
2583 }
2584
2585 namespace {
2586 enum N3VFlag {
2587   N3V_None,
2588   N3V_VectorExtract,
2589   N3V_VectorShift,
2590   N3V_Multiply_By_Scalar
2591 };
2592 } // End of unnamed namespace
2593
2594 // NEON Three Register Instructions with Optional Immediate Operand
2595 //
2596 // Vector Extract Instructions.
2597 // Qd/Dd Qn/Dn Qm/Dm imm4
2598 //
2599 // Vector Shift (Register) Instructions.
2600 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2601 //
2602 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2603 // Qd/Dd Qn/Dn RestrictedDm index
2604 //
2605 // Others
2606 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2607     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2608
2609   const TargetInstrDesc &TID = ARMInsts[Opcode];
2610   const TargetOperandInfo *OpInfo = TID.OpInfo;
2611
2612   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2613   assert(NumOps >= 3 &&
2614          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2615           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2616          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2617           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2618          "Expect >= 3 operands and first 2 as reg operands");
2619
2620   unsigned &OpIdx = NumOpsAdded;
2621
2622   OpIdx = 0;
2623
2624   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2625   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2626   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2627   ElemSize esize = ESizeNA;
2628   if (Flag == N3V_Multiply_By_Scalar) {
2629     unsigned size = (insn >> 20) & 3;
2630     if (size == 1) esize = ESize16;
2631     if (size == 2) esize = ESize32;
2632     assert (esize == ESize16 || esize == ESize32);
2633   }
2634
2635   // Qd/Dd = Inst{22:15-12} => NEON Rd
2636   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2637                                                      decodeNEONRd(insn))));
2638   ++OpIdx;
2639
2640   // VABA, VABAL, VBSLd, VBSLq, ...
2641   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2642     // TIED_TO operand.
2643     MI.addOperand(MCOperand::CreateReg(0));
2644     ++OpIdx;
2645   }
2646
2647   // Dn = Inst{7:19-16} => NEON Rn
2648   // or
2649   // Dm = Inst{5:3-0} => NEON Rm
2650   MI.addOperand(MCOperand::CreateReg(
2651                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2652                                   VdVnVm ? decodeNEONRn(insn)
2653                                          : decodeNEONRm(insn))));
2654   ++OpIdx;
2655
2656   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2657   // N3RegFrm.
2658   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2659     return true;
2660
2661   // Dm = Inst{5:3-0} => NEON Rm
2662   // or
2663   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2664   // or
2665   // Dn = Inst{7:19-16} => NEON Rn
2666   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2667                                         : decodeNEONRm(insn))
2668                       : decodeNEONRn(insn);
2669
2670   MI.addOperand(MCOperand::CreateReg(
2671                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2672   ++OpIdx;
2673
2674   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2675       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2676     // Add the imm operand.
2677     unsigned Imm = 0;
2678     if (IsImm4)
2679       Imm = decodeN3VImm(insn);
2680     else if (IsDmRestricted)
2681       Imm = decodeRestrictedDmIndex(insn, esize);
2682     else {
2683       assert(0 && "Internal error: unreachable code!");
2684       return false;
2685     }
2686
2687     MI.addOperand(MCOperand::CreateImm(Imm));
2688     ++OpIdx;
2689   }
2690
2691   return true;
2692 }
2693
2694 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2695     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2696
2697   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2698                                   N3V_None, B);
2699 }
2700 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2701     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2702
2703   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2704                                   N3V_VectorShift, B);
2705 }
2706 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
2707     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2708
2709   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2710                                   N3V_VectorExtract, B);
2711 }
2712 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2713     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2714
2715   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2716                                   N3V_Multiply_By_Scalar, B);
2717 }
2718
2719 // Vector Table Lookup
2720 //
2721 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2722 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2723 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2724 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2725 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2726     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2727
2728   const TargetInstrDesc &TID = ARMInsts[Opcode];
2729   const TargetOperandInfo *OpInfo = TID.OpInfo;
2730   if (!OpInfo) return false;
2731
2732   assert(NumOps >= 3 &&
2733          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2734          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2735          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2736          "Expect >= 3 operands and first 3 as reg operands");
2737
2738   unsigned &OpIdx = NumOpsAdded;
2739
2740   OpIdx = 0;
2741
2742   unsigned Rn = decodeNEONRn(insn);
2743
2744   // {Dn} encoded as len = 0b00
2745   // {Dn Dn+1} encoded as len = 0b01
2746   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2747   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2748   unsigned Len = slice(insn, 9, 8) + 1;
2749
2750   // Dd (the destination vector)
2751   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2752                                                      decodeNEONRd(insn))));
2753   ++OpIdx;
2754
2755   // Process tied_to operand constraint.
2756   int Idx;
2757   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2758     MI.addOperand(MI.getOperand(Idx));
2759     ++OpIdx;
2760   }
2761
2762   // Do the <list> now.
2763   for (unsigned i = 0; i < Len; ++i) {
2764     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2765            "Reg operand expected");
2766     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2767                                                        Rn + i)));
2768     ++OpIdx;
2769   }
2770
2771   // Dm (the index vector)
2772   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2773          "Reg operand (index vector) expected");
2774   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2775                                                      decodeNEONRm(insn))));
2776   ++OpIdx;
2777
2778   return true;
2779 }
2780
2781 // Vector Get Lane (move scalar to ARM core register) Instructions.
2782 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2783 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2784     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2785
2786   const TargetInstrDesc &TID = ARMInsts[Opcode];
2787   const TargetOperandInfo *OpInfo = TID.OpInfo;
2788   if (!OpInfo) return false;
2789
2790   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2791          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2792          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2793          OpInfo[2].RegClass < 0 &&
2794          "Expect >= 3 operands with one dst operand");
2795
2796   ElemSize esize =
2797     Opcode == ARM::VGETLNi32 ? ESize32
2798       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2799                                                                 : ESize32);
2800
2801   // Rt = Inst{15-12} => ARM Rd
2802   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2803                                                      decodeRd(insn))));
2804
2805   // Dn = Inst{7:19-16} => NEON Rn
2806   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2807                                                      decodeNEONRn(insn))));
2808
2809   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2810
2811   NumOpsAdded = 3;
2812   return true;
2813 }
2814
2815 // Vector Set Lane (move ARM core register to scalar) Instructions.
2816 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2817 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2818     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2819
2820   const TargetInstrDesc &TID = ARMInsts[Opcode];
2821   const TargetOperandInfo *OpInfo = TID.OpInfo;
2822   if (!OpInfo) return false;
2823
2824   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2825          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2826          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2827          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2828          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2829          OpInfo[3].RegClass < 0 &&
2830          "Expect >= 3 operands with one dst operand");
2831
2832   ElemSize esize =
2833     Opcode == ARM::VSETLNi8 ? ESize8
2834                             : (Opcode == ARM::VSETLNi16 ? ESize16
2835                                                         : ESize32);
2836
2837   // Dd = Inst{7:19-16} => NEON Rn
2838   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2839                                                      decodeNEONRn(insn))));
2840
2841   // TIED_TO operand.
2842   MI.addOperand(MCOperand::CreateReg(0));
2843
2844   // Rt = Inst{15-12} => ARM Rd
2845   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2846                                                      decodeRd(insn))));
2847
2848   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2849
2850   NumOpsAdded = 4;
2851   return true;
2852 }
2853
2854 // Vector Duplicate Instructions (from ARM core register to all elements).
2855 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2856 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2857     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2858
2859   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2860
2861   assert(NumOps >= 2 &&
2862          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2863           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2864          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2865          "Expect >= 2 operands and first 2 as reg operand");
2866
2867   unsigned RegClass = OpInfo[0].RegClass;
2868
2869   // Qd/Dd = Inst{7:19-16} => NEON Rn
2870   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2871                                                      decodeNEONRn(insn))));
2872
2873   // Rt = Inst{15-12} => ARM Rd
2874   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2875                                                      decodeRd(insn))));
2876
2877   NumOpsAdded = 2;
2878   return true;
2879 }
2880
2881 // A8.6.41 DMB
2882 // A8.6.42 DSB
2883 // A8.6.49 ISB
2884 static inline bool MemBarrierInstr(uint32_t insn) {
2885   unsigned op7_4 = slice(insn, 7, 4);
2886   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2887     return true;
2888
2889   return false;
2890 }
2891
2892 static inline bool PreLoadOpcode(unsigned Opcode) {
2893   switch(Opcode) {
2894   case ARM::PLDi12:  case ARM::PLDrs:
2895   case ARM::PLDWi12: case ARM::PLDWrs:
2896   case ARM::PLIi12:  case ARM::PLIrs:
2897     return true;
2898   default:
2899     return false;
2900   }
2901 }
2902
2903 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2904     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2905
2906   // Preload Data/Instruction requires either 2 or 3 operands.
2907   // PLDi12, PLDWi12, PLIi12: addrmode_imm12
2908   // PLDrs, PLDWrs, PLIrs:    ldst_so_reg
2909
2910   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2911                                                      decodeRn(insn))));
2912
2913   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
2914       || Opcode == ARM::PLIi12) {
2915     unsigned Imm12 = slice(insn, 11, 0);
2916     bool Negative = getUBit(insn) == 0;
2917
2918     // A8.6.118 PLD (literal) PLDWi12 with Rn=PC is transformed to PLDi12.
2919     if (Opcode == ARM::PLDWi12 && slice(insn, 19, 16) == 0xF) {
2920       DEBUG(errs() << "Rn == '1111': PLDWi12 morphed to PLDi12\n");
2921       MI.setOpcode(ARM::PLDi12);
2922     }
2923
2924     // -0 is represented specially. All other values are as normal.
2925     int Offset = Negative ? -1 * Imm12 : Imm12;
2926     if (Imm12 == 0 && Negative)
2927       Offset = INT32_MIN;
2928
2929     MI.addOperand(MCOperand::CreateImm(Offset));
2930     NumOpsAdded = 2;
2931   } else {
2932     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2933                                                        decodeRm(insn))));
2934
2935     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2936
2937     // Inst{6-5} encodes the shift opcode.
2938     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2939     // Inst{11-7} encodes the imm5 shift amount.
2940     unsigned ShImm = slice(insn, 11, 7);
2941
2942     // A8.4.1.  Possible rrx or shift amount of 32...
2943     getImmShiftSE(ShOp, ShImm);
2944     MI.addOperand(MCOperand::CreateImm(
2945                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2946     NumOpsAdded = 3;
2947   }
2948
2949   return true;
2950 }
2951
2952 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2953     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2954
2955   if (MemBarrierInstr(insn)) {
2956     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
2957     // of within the generic ARMBasicMCBuilder::BuildIt() method.
2958     //
2959     // Inst{3-0} encodes the memory barrier option for the variants.
2960     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2961     NumOpsAdded = 1;
2962     return true;
2963   }
2964
2965   switch (Opcode) {
2966   case ARM::CLREX:
2967   case ARM::NOP:
2968   case ARM::TRAP:
2969   case ARM::YIELD:
2970   case ARM::WFE:
2971   case ARM::WFI:
2972   case ARM::SEV:
2973     return true;
2974   case ARM::SWP:
2975   case ARM::SWPB:
2976     // SWP, SWPB: Rd Rm Rn
2977     // Delegate to DisassembleLdStExFrm()....
2978     return DisassembleLdStExFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2979   default:
2980     break;
2981   }
2982
2983   if (Opcode == ARM::SETEND) {
2984     NumOpsAdded = 1;
2985     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
2986     return true;
2987   }
2988
2989   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
2990   // opcodes which match the same real instruction. This is needed since there's
2991   // no current handling of optional arguments. Fix here when a better handling
2992   // of optional arguments is implemented.
2993   if (Opcode == ARM::CPS3p) {   // M = 1
2994     // Let's reject these impossible imod values by returning false:
2995     // 1. (imod=0b01)
2996     //
2997     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
2998     // invalid combination, so we just check for imod=0b00 here.
2999     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3000       return false;
3001     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3002     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3003     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
3004     NumOpsAdded = 3;
3005     return true;
3006   }
3007   if (Opcode == ARM::CPS2p) { // mode = 0, M = 0
3008     // Let's reject these impossible imod values by returning false:
3009     // 1. (imod=0b00,M=0)
3010     // 2. (imod=0b01)
3011     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3012       return false;
3013     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3014     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3015     NumOpsAdded = 2;
3016     return true;
3017   }
3018   if (Opcode == ARM::CPS1p) { // imod = 0, iflags = 0, M = 1
3019     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
3020     NumOpsAdded = 1;
3021     return true;
3022   }
3023
3024   // DBG has its option specified in Inst{3-0}.
3025   if (Opcode == ARM::DBG) {
3026     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3027     NumOpsAdded = 1;
3028     return true;
3029   }
3030
3031   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3032   if (Opcode == ARM::BKPT) {
3033     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3034                                        slice(insn, 3, 0)));
3035     NumOpsAdded = 1;
3036     return true;
3037   }
3038
3039   if (PreLoadOpcode(Opcode))
3040     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3041
3042   assert(0 && "Unexpected misc instruction!");
3043   return false;
3044 }
3045
3046 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3047 /// We divide the disassembly task into different categories, with each one
3048 /// corresponding to a specific instruction encoding format.  There could be
3049 /// exceptions when handling a specific format, and that is why the Opcode is
3050 /// also present in the function prototype.
3051 static const DisassembleFP FuncPtrs[] = {
3052   &DisassemblePseudo,
3053   &DisassembleMulFrm,
3054   &DisassembleBrFrm,
3055   &DisassembleBrMiscFrm,
3056   &DisassembleDPFrm,
3057   &DisassembleDPSoRegFrm,
3058   &DisassembleLdFrm,
3059   &DisassembleStFrm,
3060   &DisassembleLdMiscFrm,
3061   &DisassembleStMiscFrm,
3062   &DisassembleLdStMulFrm,
3063   &DisassembleLdStExFrm,
3064   &DisassembleArithMiscFrm,
3065   &DisassembleSatFrm,
3066   &DisassembleExtFrm,
3067   &DisassembleVFPUnaryFrm,
3068   &DisassembleVFPBinaryFrm,
3069   &DisassembleVFPConv1Frm,
3070   &DisassembleVFPConv2Frm,
3071   &DisassembleVFPConv3Frm,
3072   &DisassembleVFPConv4Frm,
3073   &DisassembleVFPConv5Frm,
3074   &DisassembleVFPLdStFrm,
3075   &DisassembleVFPLdStMulFrm,
3076   &DisassembleVFPMiscFrm,
3077   &DisassembleThumbFrm,
3078   &DisassembleMiscFrm,
3079   &DisassembleNGetLnFrm,
3080   &DisassembleNSetLnFrm,
3081   &DisassembleNDupFrm,
3082
3083   // VLD and VST (including one lane) Instructions.
3084   &DisassembleNLdSt,
3085
3086   // A7.4.6 One register and a modified immediate value
3087   // 1-Register Instructions with imm.
3088   // LLVM only defines VMOVv instructions.
3089   &DisassembleN1RegModImmFrm,
3090
3091   // 2-Register Instructions with no imm.
3092   &DisassembleN2RegFrm,
3093
3094   // 2-Register Instructions with imm (vector convert float/fixed point).
3095   &DisassembleNVCVTFrm,
3096
3097   // 2-Register Instructions with imm (vector dup lane).
3098   &DisassembleNVecDupLnFrm,
3099
3100   // Vector Shift Left Instructions.
3101   &DisassembleN2RegVecShLFrm,
3102
3103   // Vector Shift Righ Instructions, which has different interpretation of the
3104   // shift amount from the imm6 field.
3105   &DisassembleN2RegVecShRFrm,
3106
3107   // 3-Register Data-Processing Instructions.
3108   &DisassembleN3RegFrm,
3109
3110   // Vector Shift (Register) Instructions.
3111   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3112   &DisassembleN3RegVecShFrm,
3113
3114   // Vector Extract Instructions.
3115   &DisassembleNVecExtractFrm,
3116
3117   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3118   // By Scalar Instructions.
3119   &DisassembleNVecMulScalarFrm,
3120
3121   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3122   // values in a table and generate a new vector.
3123   &DisassembleNVTBLFrm,
3124
3125   NULL
3126 };
3127
3128 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3129 /// The general idea is to set the Opcode for the MCInst, followed by adding
3130 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3131 /// to the Format-specific disassemble function for disassembly, followed by
3132 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3133 /// which follow the Dst/Src Operands.
3134 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3135   // Stage 1 sets the Opcode.
3136   MI.setOpcode(Opcode);
3137   // If the number of operands is zero, we're done!
3138   if (NumOps == 0)
3139     return true;
3140
3141   // Stage 2 calls the format-specific disassemble function to build the operand
3142   // list.
3143   if (Disasm == NULL)
3144     return false;
3145   unsigned NumOpsAdded = 0;
3146   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3147
3148   if (!OK || this->Err != 0) return false;
3149   if (NumOpsAdded >= NumOps)
3150     return true;
3151
3152   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3153   // FIXME: Should this be done selectively?
3154   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3155 }
3156
3157 // A8.3 Conditional execution
3158 // A8.3.1 Pseudocode details of conditional execution
3159 // Condition bits '111x' indicate the instruction is always executed.
3160 static uint32_t CondCode(uint32_t CondField) {
3161   if (CondField == 0xF)
3162     return ARMCC::AL;
3163   return CondField;
3164 }
3165
3166 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3167 /// of some Thumb instructions which come before the reglist operands.  It
3168 /// returns true if the two predicate operands have been processed.
3169 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3170     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3171
3172   assert(NumOpsRemaining > 0 && "Invalid argument");
3173
3174   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3175   unsigned Idx = MI.getNumOperands();
3176
3177   // First, we check whether this instr specifies the PredicateOperand through
3178   // a pair of TargetOperandInfos with isPredicate() property.
3179   if (NumOpsRemaining >= 2 &&
3180       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3181       OpInfo[Idx].RegClass < 0 &&
3182       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3183   {
3184     // If we are inside an IT block, get the IT condition bits maintained via
3185     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3186     // See also A2.5.2.
3187     if (InITBlock())
3188       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3189     else
3190       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3191     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3192     return true;
3193   }
3194
3195   return false;
3196 }
3197
3198 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3199 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3200 /// constituents.
3201 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3202     uint32_t insn, unsigned short NumOpsRemaining) {
3203
3204   assert(NumOpsRemaining > 0 && "Invalid argument");
3205
3206   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3207   const std::string &Name = ARMInsts[Opcode].Name;
3208   unsigned Idx = MI.getNumOperands();
3209
3210   // First, we check whether this instr specifies the PredicateOperand through
3211   // a pair of TargetOperandInfos with isPredicate() property.
3212   if (NumOpsRemaining >= 2 &&
3213       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3214       OpInfo[Idx].RegClass < 0 &&
3215       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3216   {
3217     // If we are inside an IT block, get the IT condition bits maintained via
3218     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3219     // See also A2.5.2.
3220     if (InITBlock())
3221       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3222     else {
3223       if (Name.length() > 1 && Name[0] == 't') {
3224         // Thumb conditional branch instructions have their cond field embedded,
3225         // like ARM.
3226         //
3227         // A8.6.16 B
3228         if (Name == "t2Bcc")
3229           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3230         else if (Name == "tBcc")
3231           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3232         else
3233           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3234       } else {
3235         // ARM instructions get their condition field from Inst{31-28}.
3236         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3237       }
3238     }
3239     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3240     Idx += 2;
3241     NumOpsRemaining -= 2;
3242   }
3243
3244   if (NumOpsRemaining == 0)
3245     return true;
3246
3247   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3248   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3249     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3250     --NumOpsRemaining;
3251   }
3252
3253   if (NumOpsRemaining == 0)
3254     return true;
3255   else
3256     return false;
3257 }
3258
3259 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3260 /// after BuildIt is finished.
3261 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3262     uint32_t insn) {
3263
3264   if (!SP) return Status;
3265
3266   if (Opcode == ARM::t2IT)
3267     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3268   else if (InITBlock())
3269     SP->UpdateIT();
3270
3271   return Status;
3272 }
3273
3274 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3275 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3276                                      unsigned short num)
3277   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3278   unsigned Idx = (unsigned)format;
3279   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3280   Disasm = FuncPtrs[Idx];
3281 }
3282
3283 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3284 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3285 /// Return NULL if it fails to create/return a proper builder.  API clients
3286 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3287 /// performed by the API clients to improve performance.
3288 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3289   // For "Unknown format", fail by returning a NULL pointer.
3290   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3291     DEBUG(errs() << "Unknown format\n");
3292     return 0;
3293   }
3294
3295   return new ARMBasicMCBuilder(Opcode, Format,
3296                                ARMInsts[Opcode].getNumOperands());
3297 }