lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARMDisassemblerCore.h"
  17 #include "ARMAddressingModes.h"
  18 #include "llvm/Support/raw_ostream.h"
  19
  20 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  21 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  22 /// describing the operand info for each ARMInsts[i].
  23 ///
  24 /// Together with an instruction's encoding format, we can take advantage of the
  25 /// NumOperands and the OpInfo fields of the target instruction description in
  26 /// the quest to build out the MCOperand list for an MCInst.
  27 ///
  28 /// The general guideline is that with a known format, the number of dst and src
  29 /// operands are well-known.  The dst is built first, followed by the src
  30 /// operand(s).  The operands not yet used at this point are for the Implicit
  31 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  32 /// defined with two components:
  33 ///
  34 /// def pred {  // Operand PredicateOperand
  35 ///   ValueType Type = OtherVT;
  36 ///   string PrintMethod = "printPredicateOperand";
  37 ///   string AsmOperandLowerMethod = ?;
  38 ///   dag MIOperandInfo = (ops i32imm, CCR);
  39 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  40 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  41 /// }
  42 ///
  43 /// which is manifested by the TargetOperandInfo[] of:
  44 ///
  45 /// { 0, 0|(1<<TOI::Predicate), 0 },
  46 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  47 ///
  48 /// So the first predicate MCOperand corresponds to the immediate part of the
  49 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  50 /// corresponds to a register kind of ARM::CPSR.
  51 ///
  52 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  53 ///
  54 /// def cc_out {        // Operand OptionalDefOperand
  55 ///   ValueType Type = OtherVT;
  56 ///   string PrintMethod = "printSBitModifierOperand";
  57 ///   string AsmOperandLowerMethod = ?;
  58 ///   dag MIOperandInfo = (ops CCR);
  59 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  60 ///   dag DefaultOps = (ops (i32 zero_reg));
  61 /// }
  62 ///
  63 /// which is manifested by the one TargetOperandInfo of:
  64 ///
  65 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  66 ///
  67 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  68 #include "ARMGenInstrInfo.inc"
  69
  70 using namespace llvm;
  71
  72 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  73   return ARMInsts[Opcode].Name;
  74 }
  75
  76 // Return the register enum Based on RegClass and the raw register number.
  77 // For DRegPair, see comments below.
  78 // FIXME: Auto-gened?
  79 static unsigned getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister,
  80                                 bool DRegPair = false) {
  81
  82   if (DRegPair && RegClassID == ARM::QPRRegClassID) {
  83     // LLVM expects { Dd, Dd+1 } to form a super register; this is not specified
  84     // in the ARM Architecture Manual as far as I understand it (A8.6.307).
  85     // Therefore, we morph the RegClassID to be the sub register class and don't
  86     // subsequently transform the RawRegister encoding when calculating RegNum.
  87     //
  88     // See also ARMinstPrinter::printOperand() wrt "dregpair" modifier part
  89     // where this workaround is meant for.
  90     RegClassID = ARM::DPRRegClassID;
  91   }
  92
  93   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  94   unsigned RegNum =
  95     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  96
  97   switch (RegNum) {
  98   default:
  99     break;
 100   case 0:
 101     switch (RegClassID) {
 102     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 103     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 104     case ARM::DPR_VFP2RegClassID:
 105       return ARM::D0;
 106     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 107     case ARM::QPR_VFP2RegClassID:
 108       return ARM::Q0;
 109     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 110     }
 111     break;
 112   case 1:
 113     switch (RegClassID) {
 114     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 115     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 116     case ARM::DPR_VFP2RegClassID:
 117       return ARM::D1;
 118     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 119     case ARM::QPR_VFP2RegClassID:
 120       return ARM::Q1;
 121     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 122     }
 123     break;
 124   case 2:
 125     switch (RegClassID) {
 126     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 127     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 128     case ARM::DPR_VFP2RegClassID:
 129       return ARM::D2;
 130     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 131     case ARM::QPR_VFP2RegClassID:
 132       return ARM::Q2;
 133     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 134     }
 135     break;
 136   case 3:
 137     switch (RegClassID) {
 138     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 139     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 140     case ARM::DPR_VFP2RegClassID:
 141       return ARM::D3;
 142     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 143     case ARM::QPR_VFP2RegClassID:
 144       return ARM::Q3;
 145     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 146     }
 147     break;
 148   case 4:
 149     switch (RegClassID) {
 150     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 151     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 152     case ARM::DPR_VFP2RegClassID:
 153       return ARM::D4;
 154     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 155     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 156     }
 157     break;
 158   case 5:
 159     switch (RegClassID) {
 160     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 161     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 162     case ARM::DPR_VFP2RegClassID:
 163       return ARM::D5;
 164     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 165     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 166     }
 167     break;
 168   case 6:
 169     switch (RegClassID) {
 170     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 171     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 172     case ARM::DPR_VFP2RegClassID:
 173       return ARM::D6;
 174     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 175     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 176     }
 177     break;
 178   case 7:
 179     switch (RegClassID) {
 180     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 181     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 182     case ARM::DPR_VFP2RegClassID:
 183       return ARM::D7;
 184     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 185     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 186     }
 187     break;
 188   case 8:
 189     switch (RegClassID) {
 190     case ARM::GPRRegClassID: return ARM::R8;
 191     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 192     case ARM::QPRRegClassID: return ARM::Q8;
 193     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 194     }
 195     break;
 196   case 9:
 197     switch (RegClassID) {
 198     case ARM::GPRRegClassID: return ARM::R9;
 199     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 200     case ARM::QPRRegClassID: return ARM::Q9;
 201     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 202     }
 203     break;
 204   case 10:
 205     switch (RegClassID) {
 206     case ARM::GPRRegClassID: return ARM::R10;
 207     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 208     case ARM::QPRRegClassID: return ARM::Q10;
 209     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 210     }
 211     break;
 212   case 11:
 213     switch (RegClassID) {
 214     case ARM::GPRRegClassID: return ARM::R11;
 215     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 216     case ARM::QPRRegClassID: return ARM::Q11;
 217     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 218     }
 219     break;
 220   case 12:
 221     switch (RegClassID) {
 222     case ARM::GPRRegClassID: return ARM::R12;
 223     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 224     case ARM::QPRRegClassID: return ARM::Q12;
 225     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 226     }
 227     break;
 228   case 13:
 229     switch (RegClassID) {
 230     case ARM::GPRRegClassID: return ARM::SP;
 231     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 232     case ARM::QPRRegClassID: return ARM::Q13;
 233     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 234     }
 235     break;
 236   case 14:
 237     switch (RegClassID) {
 238     case ARM::GPRRegClassID: return ARM::LR;
 239     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 240     case ARM::QPRRegClassID: return ARM::Q14;
 241     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 242     }
 243     break;
 244   case 15:
 245     switch (RegClassID) {
 246     case ARM::GPRRegClassID: return ARM::PC;
 247     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 248     case ARM::QPRRegClassID: return ARM::Q15;
 249     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 250     }
 251     break;
 252   case 16:
 253     switch (RegClassID) {
 254     case ARM::DPRRegClassID: return ARM::D16;
 255     case ARM::SPRRegClassID: return ARM::S16;
 256     }
 257     break;
 258   case 17:
 259     switch (RegClassID) {
 260     case ARM::DPRRegClassID: return ARM::D17;
 261     case ARM::SPRRegClassID: return ARM::S17;
 262     }
 263     break;
 264   case 18:
 265     switch (RegClassID) {
 266     case ARM::DPRRegClassID: return ARM::D18;
 267     case ARM::SPRRegClassID: return ARM::S18;
 268     }
 269     break;
 270   case 19:
 271     switch (RegClassID) {
 272     case ARM::DPRRegClassID: return ARM::D19;
 273     case ARM::SPRRegClassID: return ARM::S19;
 274     }
 275     break;
 276   case 20:
 277     switch (RegClassID) {
 278     case ARM::DPRRegClassID: return ARM::D20;
 279     case ARM::SPRRegClassID: return ARM::S20;
 280     }
 281     break;
 282   case 21:
 283     switch (RegClassID) {
 284     case ARM::DPRRegClassID: return ARM::D21;
 285     case ARM::SPRRegClassID: return ARM::S21;
 286     }
 287     break;
 288   case 22:
 289     switch (RegClassID) {
 290     case ARM::DPRRegClassID: return ARM::D22;
 291     case ARM::SPRRegClassID: return ARM::S22;
 292     }
 293     break;
 294   case 23:
 295     switch (RegClassID) {
 296     case ARM::DPRRegClassID: return ARM::D23;
 297     case ARM::SPRRegClassID: return ARM::S23;
 298     }
 299     break;
 300   case 24:
 301     switch (RegClassID) {
 302     case ARM::DPRRegClassID: return ARM::D24;
 303     case ARM::SPRRegClassID: return ARM::S24;
 304     }
 305     break;
 306   case 25:
 307     switch (RegClassID) {
 308     case ARM::DPRRegClassID: return ARM::D25;
 309     case ARM::SPRRegClassID: return ARM::S25;
 310     }
 311     break;
 312   case 26:
 313     switch (RegClassID) {
 314     case ARM::DPRRegClassID: return ARM::D26;
 315     case ARM::SPRRegClassID: return ARM::S26;
 316     }
 317     break;
 318   case 27:
 319     switch (RegClassID) {
 320     case ARM::DPRRegClassID: return ARM::D27;
 321     case ARM::SPRRegClassID: return ARM::S27;
 322     }
 323     break;
 324   case 28:
 325     switch (RegClassID) {
 326     case ARM::DPRRegClassID: return ARM::D28;
 327     case ARM::SPRRegClassID: return ARM::S28;
 328     }
 329     break;
 330   case 29:
 331     switch (RegClassID) {
 332     case ARM::DPRRegClassID: return ARM::D29;
 333     case ARM::SPRRegClassID: return ARM::S29;
 334     }
 335     break;
 336   case 30:
 337     switch (RegClassID) {
 338     case ARM::DPRRegClassID: return ARM::D30;
 339     case ARM::SPRRegClassID: return ARM::S30;
 340     }
 341     break;
 342   case 31:
 343     switch (RegClassID) {
 344     case ARM::DPRRegClassID: return ARM::D31;
 345     case ARM::SPRRegClassID: return ARM::S31;
 346     }
 347     break;
 348   }
 349   errs() << "Invalid (RegClassID, RawRegister) combination\n";
 350   // Encoding error.  Mark the builder with error code != 0.
 351   B->SetErr(-1);
 352   return 0;
 353 }
 354
 355 ///////////////////////////////
 356 //                           //
 357 //     Utility Functions     //
 358 //                           //
 359 ///////////////////////////////
 360
 361 // Extract/Decode Rd: Inst{15-12}.
 362 static inline unsigned decodeRd(uint32_t insn) {
 363   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rn: Inst{19-16}.
 367 static inline unsigned decodeRn(uint32_t insn) {
 368   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 369 }
 370
 371 // Extract/Decode Rm: Inst{3-0}.
 372 static inline unsigned decodeRm(uint32_t insn) {
 373   return (insn & ARMII::GPRRegMask);
 374 }
 375
 376 // Extract/Decode Rs: Inst{11-8}.
 377 static inline unsigned decodeRs(uint32_t insn) {
 378   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 379 }
 380
 381 static inline unsigned getCondField(uint32_t insn) {
 382   return (insn >> ARMII::CondShift);
 383 }
 384
 385 static inline unsigned getIBit(uint32_t insn) {
 386   return (insn >> ARMII::I_BitShift) & 1;
 387 }
 388
 389 static inline unsigned getAM3IBit(uint32_t insn) {
 390   return (insn >> ARMII::AM3_I_BitShift) & 1;
 391 }
 392
 393 static inline unsigned getPBit(uint32_t insn) {
 394   return (insn >> ARMII::P_BitShift) & 1;
 395 }
 396
 397 static inline unsigned getUBit(uint32_t insn) {
 398   return (insn >> ARMII::U_BitShift) & 1;
 399 }
 400
 401 static inline unsigned getPUBits(uint32_t insn) {
 402   return (insn >> ARMII::U_BitShift) & 3;
 403 }
 404
 405 static inline unsigned getSBit(uint32_t insn) {
 406   return (insn >> ARMII::S_BitShift) & 1;
 407 }
 408
 409 static inline unsigned getWBit(uint32_t insn) {
 410   return (insn >> ARMII::W_BitShift) & 1;
 411 }
 412
 413 static inline unsigned getDBit(uint32_t insn) {
 414   return (insn >> ARMII::D_BitShift) & 1;
 415 }
 416
 417 static inline unsigned getNBit(uint32_t insn) {
 418   return (insn >> ARMII::N_BitShift) & 1;
 419 }
 420
 421 static inline unsigned getMBit(uint32_t insn) {
 422   return (insn >> ARMII::M_BitShift) & 1;
 423 }
 424
 425 // See A8.4 Shifts applied to a register.
 426 //     A8.4.2 Register controlled shifts.
 427 //
 428 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 429 // into llvm enums for shift opcode.  The API clients should pass in the value
 430 // encoded with two bits, so the assert stays to signal a wrong API usage.
 431 //
 432 // A8-12: DecodeRegShift()
 433 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 434   switch (bits) {
 435   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 436   case 0:  return ARM_AM::lsl;
 437   case 1:  return ARM_AM::lsr;
 438   case 2:  return ARM_AM::asr;
 439   case 3:  return ARM_AM::ror;
 440   }
 441 }
 442
 443 // See A8.4 Shifts applied to a register.
 444 //     A8.4.1 Constant shifts.
 445 //
 446 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 447 // encodings into the intended ShiftOpc and shift amount.
 448 //
 449 // A8-11: DecodeImmShift()
 450 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 451   // If type == 0b11 and imm5 == 0, we have an rrx, instead.
 452   if (ShOp == ARM_AM::ror && ShImm == 0)
 453     ShOp = ARM_AM::rrx;
 454   // If (lsr or asr) and imm5 == 0, shift amount is 32.
 455   if ((ShOp == ARM_AM::lsr || ShOp == ARM_AM::asr) && ShImm == 0)
 456     ShImm = 32;
 457 }
 458
 459 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 460 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 461 // clients should pass in the value encoded with two bits, so the assert stays
 462 // to signal a wrong API usage.
 463 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 464   switch (bits) {
 465   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 466   case 1:  return ARM_AM::ia;   // P=0 U=1
 467   case 3:  return ARM_AM::ib;   // P=1 U=1
 468   case 0:  return ARM_AM::da;   // P=0 U=0
 469   case 2:  return ARM_AM::db;   // P=1 U=0
 470   }
 471 }
 472
 473 ////////////////////////////////////////////
 474 //                                        //
 475 //    Disassemble function definitions    //
 476 //                                        //
 477 ////////////////////////////////////////////
 478
 479 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 480 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 481 /// followed by possible src(s).
 482 ///
 483 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 484 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 485 /// TryPredicateAndSBitModifier.
 486
 487 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 488     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 489
 490   if (Opcode == ARM::Int_MemBarrierV7 || Opcode == ARM::Int_SyncBarrierV7)
 491     return true;
 492
 493   assert(0 && "Unexpected pseudo instruction!");
 494   return false;
 495 }
 496
 497 // Multiply Instructions.
 498 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 499 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 500 //
 501 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8}
 503 //
 504 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 505 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // The mapping of the multiply registers to the "regular" ARM registers, where
 508 // there are convenience decoder functions, is:
 509 //
 510 // Inst{15-12} => Rd
 511 // Inst{19-16} => Rn
 512 // Inst{3-0} => Rm
 513 // Inst{11-8} => Rs
 514 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 515     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 516
 517   const TargetInstrDesc &TID = ARMInsts[Opcode];
 518   unsigned short NumDefs = TID.getNumDefs();
 519   const TargetOperandInfo *OpInfo = TID.OpInfo;
 520   unsigned &OpIdx = NumOpsAdded;
 521
 522   OpIdx = 0;
 523
 524   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 525   assert(NumOps >= 3
 526          && OpInfo[0].RegClass == ARM::GPRRegClassID
 527          && OpInfo[1].RegClass == ARM::GPRRegClassID
 528          && OpInfo[2].RegClass == ARM::GPRRegClassID
 529          && "Expect three register operands");
 530
 531   // Instructions with two destination registers have RdLo{15-12} first.
 532   if (NumDefs == 2) {
 533     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 534            "Expect 4th register operand");
 535     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 536                                                        decodeRd(insn))));
 537     ++OpIdx;
 538   }
 539
 540   // The destination register: RdHi{19-16} or Rd{19-16}.
 541   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 542                                                      decodeRn(insn))));
 543
 544   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 545   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 546                                                      decodeRm(insn))));
 547   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 548                                                      decodeRs(insn))));
 549   OpIdx += 3;
 550
 551   // Many multiply instructions (e.g., MLA) have three src registers.
 552   // The third register operand is Ra{15-12}.
 553   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 554     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 555                                                        decodeRd(insn))));
 556     ++OpIdx;
 557   }
 558
 559   return true;
 560 }
 561
 562 // Helper routines for disassembly of coprocessor instructions.
 563
 564 static bool LdStCopOpcode(unsigned Opcode) {
 565   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 566       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 567     return true;
 568   return false;
 569 }
 570 static bool CoprocessorOpcode(unsigned Opcode) {
 571   if (LdStCopOpcode(Opcode))
 572     return true;
 573
 574   switch (Opcode) {
 575   default:
 576     return false;
 577   case ARM::CDP:  case ARM::CDP2:
 578   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 579   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 580     return true;
 581   }
 582 }
 583 static inline unsigned GetCoprocessor(uint32_t insn) {
 584   return slice(insn, 11, 8);
 585 }
 586 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 587   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 588 }
 589 static inline unsigned GetCopOpc2(uint32_t insn) {
 590   return slice(insn, 7, 5);
 591 }
 592 static inline unsigned GetCopOpc(uint32_t insn) {
 593   return slice(insn, 7, 4);
 594 }
 595 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 596 // core registers.
 597 //
 598 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 599 //
 600 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 601 //
 602 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 603 //
 604 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 605 // and friends
 606 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 607 // and friends
 608 //                                        <-- addrmode2 -->
 609 //
 610 // LDC_OPTION:                    cop CRd Rn imm8
 611 // and friends
 612 // STC_OPTION:                    cop CRd Rn imm8
 613 // and friends
 614 //
 615 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 616     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 617
 618   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 619
 620   unsigned &OpIdx = NumOpsAdded;
 621   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 622                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 623   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 624   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 625   bool LdStCop = LdStCopOpcode(Opcode);
 626
 627   OpIdx = 0;
 628
 629   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 630
 631   if (LdStCop) {
 632     // Unindex if P:W = 0b00 --> _OPTION variant
 633     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 634
 635     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 636
 637     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 638                                                        decodeRn(insn))));
 639
 640     if (PW) {
 641       MI.addOperand(MCOperand::CreateReg(0));
 642       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 643       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 644                                           ARM_AM::no_shift);
 645       MI.addOperand(MCOperand::CreateImm(Offset));
 646       OpIdx = 5;
 647     } else {
 648       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 649       OpIdx = 4;
 650     }
 651   } else {
 652     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 653                                                  : GetCopOpc1(insn, NoGPR)));
 654
 655     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 656                         : MCOperand::CreateReg(
 657                             getRegisterEnum(B, ARM::GPRRegClassID,
 658                                             decodeRd(insn))));
 659
 660     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 661                                 getRegisterEnum(B, ARM::GPRRegClassID,
 662                                                 decodeRn(insn)))
 663                             : MCOperand::CreateImm(decodeRn(insn)));
 664
 665     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 666
 667     OpIdx = 5;
 668
 669     if (!OneCopOpc) {
 670       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 671       ++OpIdx;
 672     }
 673   }
 674
 675   return true;
 676 }
 677
 678 // Branch Instructions.
 679 // BLr9: SignExtend(Imm24:'00', 32)
 680 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 681 // SMC: ZeroExtend(imm4, 32)
 682 // SVC: ZeroExtend(Imm24, 32)
 683 //
 684 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 685 // Delegates to DisassembleCoprocessor() helper function.
 686 //
 687 // MRS/MRSsys: Rd
 688 // MSR/MSRsys: Rm mask=Inst{19-16}
 689 // BXJ:        Rm
 690 // MSRi/MSRsysi: so_imm
 691 // SRSW/SRS: addrmode4:$addr mode_imm
 692 // RFEW/RFE: addrmode4:$addr Rn
 693 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 694     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 695
 696   if (CoprocessorOpcode(Opcode))
 697     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 698
 699   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 700   if (!OpInfo) return false;
 701
 702   // MRS and MRSsys take one GPR reg Rd.
 703   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 704     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 705            "Reg operand expected");
 706     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 707                                                        decodeRd(insn))));
 708     NumOpsAdded = 1;
 709     return true;
 710   }
 711   // BXJ takes one GPR reg Rm.
 712   if (Opcode == ARM::BXJ) {
 713     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 714            "Reg operand expected");
 715     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 716                                                        decodeRm(insn))));
 717     NumOpsAdded = 1;
 718     return true;
 719   }
 720   // MSR and MSRsys take one GPR reg Rm, followed by the mask.
 721   if (Opcode == ARM::MSR || Opcode == ARM::MSRsys) {
 722     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 723            "Reg operand expected");
 724     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 725                                                        decodeRm(insn))));
 726     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 727     NumOpsAdded = 2;
 728     return true;
 729   }
 730   // MSRi and MSRsysi take one so_imm operand, followed by the mask.
 731   if (Opcode == ARM::MSRi || Opcode == ARM::MSRsysi) {
 732     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 733     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 734     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 735     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 736     unsigned Imm = insn & 0xFF;
 737     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 738     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 739     NumOpsAdded = 2;
 740     return true;
 741   }
 742   // SRSW and SRS requires addrmode4:$addr for ${addr:submode}, followed by the
 743   // mode immediate (Inst{4-0}).
 744   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 745       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 746     // ARMInstPrinter::printAddrMode4Operand() prints special mode string
 747     // if the base register is SP; so don't set ARM::SP.
 748     MI.addOperand(MCOperand::CreateReg(0));
 749     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 750     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 751
 752     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 753       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 754     else
 755       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 756                                                          decodeRn(insn))));
 757     NumOpsAdded = 3;
 758     return true;
 759   }
 760
 761   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 762           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 763          "Unexpected Opcode");
 764
 765   assert(NumOps >= 1 && OpInfo[0].RegClass == 0 && "Reg operand expected");
 766
 767   int Imm32 = 0;
 768   if (Opcode == ARM::SMC) {
 769     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 770     Imm32 = slice(insn, 3, 0);
 771   } else if (Opcode == ARM::SVC) {
 772     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 773     Imm32 = slice(insn, 23, 0);
 774   } else {
 775     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 776     unsigned Imm26 = slice(insn, 23, 0) << 2;
 777     //Imm32 = signextend<signed int, 26>(Imm26);
 778     Imm32 = SignExtend32<26>(Imm26);
 779
 780     // When executing an ARM instruction, PC reads as the address of the current
 781     // instruction plus 8.  The assembler subtracts 8 from the difference
 782     // between the branch instruction and the target address, disassembler has
 783     // to add 8 to compensate.
 784     Imm32 += 8;
 785   }
 786
 787   MI.addOperand(MCOperand::CreateImm(Imm32));
 788   NumOpsAdded = 1;
 789
 790   return true;
 791 }
 792
 793 // Misc. Branch Instructions.
 794 // BR_JTadd, BR_JTr, BR_JTm
 795 // BLXr9, BXr9
 796 // BRIND, BX_RET
 797 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 798     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 799
 800   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 801   if (!OpInfo) return false;
 802
 803   unsigned &OpIdx = NumOpsAdded;
 804
 805   OpIdx = 0;
 806
 807   // BX_RET has only two predicate operands, do an early return.
 808   if (Opcode == ARM::BX_RET)
 809     return true;
 810
 811   // BLXr9 and BRIND take one GPR reg.
 812   if (Opcode == ARM::BLXr9 || Opcode == ARM::BRIND) {
 813     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 814            "Reg operand expected");
 815     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 816                                                        decodeRm(insn))));
 817     OpIdx = 1;
 818     return true;
 819   }
 820
 821   // BR_JTadd is an ADD with Rd = PC, (Rn, Rm) as the target and index regs.
 822   if (Opcode == ARM::BR_JTadd) {
 823     // InOperandList with GPR:$target and GPR:$idx regs.
 824
 825     assert(NumOps == 4 && "Expect 4 operands");
 826     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 827                                                        decodeRn(insn))));
 828     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 829                                                        decodeRm(insn))));
 830
 831     // Fill in the two remaining imm operands to signify build completion.
 832     MI.addOperand(MCOperand::CreateImm(0));
 833     MI.addOperand(MCOperand::CreateImm(0));
 834
 835     OpIdx = 4;
 836     return true;
 837   }
 838
 839   // BR_JTr is a MOV with Rd = PC, and Rm as the source register.
 840   if (Opcode == ARM::BR_JTr) {
 841     // InOperandList with GPR::$target reg.
 842
 843     assert(NumOps == 3 && "Expect 3 operands");
 844     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 845                                                        decodeRm(insn))));
 846
 847     // Fill in the two remaining imm operands to signify build completion.
 848     MI.addOperand(MCOperand::CreateImm(0));
 849     MI.addOperand(MCOperand::CreateImm(0));
 850
 851     OpIdx = 3;
 852     return true;
 853   }
 854
 855   // BR_JTm is an LDR with Rt = PC.
 856   if (Opcode == ARM::BR_JTm) {
 857     // This is the reg/reg form, with base reg followed by +/- reg shop imm.
 858     // See also ARMAddressingModes.h (Addressing Mode #2).
 859
 860     assert(NumOps == 5 && getIBit(insn) == 1 && "Expect 5 operands && I-bit=1");
 861     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 862                                                        decodeRn(insn))));
 863
 864     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 865
 866     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
 867     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 868                                                        decodeRm(insn))));
 869     // Inst{6-5} encodes the shift opcode.
 870     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 871     // Inst{11-7} encodes the imm5 shift amount.
 872     unsigned ShImm = slice(insn, 11, 7);
 873
 874     // A8.4.1.  Possible rrx or shift amount of 32...
 875     getImmShiftSE(ShOp, ShImm);
 876     MI.addOperand(MCOperand::CreateImm(
 877                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
 878
 879     // Fill in the two remaining imm operands to signify build completion.
 880     MI.addOperand(MCOperand::CreateImm(0));
 881     MI.addOperand(MCOperand::CreateImm(0));
 882
 883     OpIdx = 5;
 884     return true;
 885   }
 886
 887   assert(0 && "Unexpected BrMiscFrm Opcode");
 888   return false;
 889 }
 890
 891 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 892   uint32_t lsb = slice(insn, 11, 7);
 893   uint32_t msb = slice(insn, 20, 16);
 894   uint32_t Val = 0;
 895   if (msb < lsb) {
 896     errs() << "Encoding error: msb < lsb\n";
 897     return false;
 898   }
 899
 900   for (uint32_t i = lsb; i <= msb; ++i)
 901     Val |= (1 << i);
 902   mask = ~Val;
 903   return true;
 904 }
 905
 906 static inline bool SaturateOpcode(unsigned Opcode) {
 907   switch (Opcode) {
 908   case ARM::SSATlsl: case ARM::SSATasr: case ARM::SSAT16:
 909   case ARM::USATlsl: case ARM::USATasr: case ARM::USAT16:
 910     return true;
 911   default:
 912     return false;
 913   }
 914 }
 915
 916 static inline unsigned decodeSaturatePos(unsigned Opcode, uint32_t insn) {
 917   switch (Opcode) {
 918   case ARM::SSATlsl:
 919   case ARM::SSATasr:
 920     return slice(insn, 20, 16) + 1;
 921   case ARM::SSAT16:
 922     return slice(insn, 19, 16) + 1;
 923   case ARM::USATlsl:
 924   case ARM::USATasr:
 925     return slice(insn, 20, 16);
 926   case ARM::USAT16:
 927     return slice(insn, 19, 16);
 928   default:
 929     assert(0 && "Invalid opcode passed in");
 930     return 0;
 931   }
 932 }
 933
 934 // A major complication is the fact that some of the saturating add/subtract
 935 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 936 // They are QADD, QDADD, QDSUB, and QSUB.
 937 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 938     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 939
 940   const TargetInstrDesc &TID = ARMInsts[Opcode];
 941   unsigned short NumDefs = TID.getNumDefs();
 942   bool isUnary = isUnaryDP(TID.TSFlags);
 943   const TargetOperandInfo *OpInfo = TID.OpInfo;
 944   unsigned &OpIdx = NumOpsAdded;
 945
 946   OpIdx = 0;
 947
 948   // Disassemble register def if there is one.
 949   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 950     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 951                                                        decodeRd(insn))));
 952     ++OpIdx;
 953   }
 954
 955   // Now disassemble the src operands.
 956   if (OpIdx >= NumOps)
 957     return false;
 958
 959   // SSAT/SSAT16/USAT/USAT16 has imm operand after Rd.
 960   if (SaturateOpcode(Opcode)) {
 961     MI.addOperand(MCOperand::CreateImm(decodeSaturatePos(Opcode, insn)));
 962
 963     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 964                                                        decodeRm(insn))));
 965
 966     if (Opcode == ARM::SSAT16 || Opcode == ARM::USAT16) {
 967       OpIdx += 2;
 968       return true;
 969     }
 970
 971     // For SSAT operand reg (Rm) has been disassembled above.
 972     // Now disassemble the shift amount.
 973
 974     // Inst{11-7} encodes the imm5 shift amount.
 975     unsigned ShAmt = slice(insn, 11, 7);
 976
 977     // A8.6.183.  Possible ASR shift amount of 32...
 978     if (Opcode == ARM::SSATasr && ShAmt == 0)
 979       ShAmt = 32;
 980
 981     MI.addOperand(MCOperand::CreateImm(ShAmt));
 982
 983     OpIdx += 3;
 984     return true;
 985   }
 986
 987   // Special-case handling of BFC/BFI/SBFX/UBFX.
 988   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 989     // TIED_TO operand skipped for BFC and Inst{3-0} (Reg) for BFI.
 990     MI.addOperand(MCOperand::CreateReg(Opcode == ARM::BFC ? 0
 991                                        : getRegisterEnum(B, ARM::GPRRegClassID,
 992                                                          decodeRm(insn))));
 993     uint32_t mask = 0;
 994     if (!getBFCInvMask(insn, mask))
 995       return false;
 996
 997     MI.addOperand(MCOperand::CreateImm(mask));
 998     OpIdx += 2;
 999     return true;
1000   }
1001   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
1002     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1003                                                        decodeRm(insn))));
1004     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
1005     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
1006     OpIdx += 3;
1007     return true;
1008   }
1009
1010   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
1011                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
1012
1013   // BinaryDP has an Rn operand.
1014   if (!isUnary) {
1015     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1016            "Reg operand expected");
1017     MI.addOperand(MCOperand::CreateReg(
1018                     getRegisterEnum(B, ARM::GPRRegClassID,
1019                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
1020     ++OpIdx;
1021   }
1022
1023   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
1024   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1025     MI.addOperand(MCOperand::CreateReg(0));
1026     ++OpIdx;
1027   }
1028
1029   // Now disassemble operand 2.
1030   if (OpIdx >= NumOps)
1031     return false;
1032
1033   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1034     // We have a reg/reg form.
1035     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
1036     // routed here as well.
1037     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
1038     MI.addOperand(MCOperand::CreateReg(
1039                     getRegisterEnum(B, ARM::GPRRegClassID,
1040                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1041     ++OpIdx;
1042   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1043     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1044     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1045     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1046     MI.addOperand(MCOperand::CreateImm(Imm16));
1047     ++OpIdx;
1048   } else {
1049     // We have a reg/imm form.
1050     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1051     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1052     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1053     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1054     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1055     unsigned Imm = insn & 0xFF;
1056     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1057     ++OpIdx;
1058   }
1059
1060   return true;
1061 }
1062
1063 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1064     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1065
1066   const TargetInstrDesc &TID = ARMInsts[Opcode];
1067   unsigned short NumDefs = TID.getNumDefs();
1068   bool isUnary = isUnaryDP(TID.TSFlags);
1069   const TargetOperandInfo *OpInfo = TID.OpInfo;
1070   unsigned &OpIdx = NumOpsAdded;
1071
1072   OpIdx = 0;
1073
1074   // Disassemble register def if there is one.
1075   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1076     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1077                                                        decodeRd(insn))));
1078     ++OpIdx;
1079   }
1080
1081   // Disassemble the src operands.
1082   if (OpIdx >= NumOps)
1083     return false;
1084
1085   // BinaryDP has an Rn operand.
1086   if (!isUnary) {
1087     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1088            "Reg operand expected");
1089     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1090                                                        decodeRn(insn))));
1091     ++OpIdx;
1092   }
1093
1094   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1095   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1096     MI.addOperand(MCOperand::CreateReg(0));
1097     ++OpIdx;
1098   }
1099
1100   // Disassemble operand 2, which consists of three components.
1101   if (OpIdx + 2 >= NumOps)
1102     return false;
1103
1104   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1105          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1106          (OpInfo[OpIdx+2].RegClass == 0) &&
1107          "Expect 3 reg operands");
1108
1109   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1110   unsigned Rs = slice(insn, 4, 4);
1111
1112   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1113                                                      decodeRm(insn))));
1114   if (Rs) {
1115     // Register-controlled shifts: [Rm, Rs, shift].
1116     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1117                                                        decodeRs(insn))));
1118     // Inst{6-5} encodes the shift opcode.
1119     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1120     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1121   } else {
1122     // Constant shifts: [Rm, reg0, shift_imm].
1123     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1124     // Inst{6-5} encodes the shift opcode.
1125     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1126     // Inst{11-7} encodes the imm5 shift amount.
1127     unsigned ShImm = slice(insn, 11, 7);
1128
1129     // A8.4.1.  Possible rrx or shift amount of 32...
1130     getImmShiftSE(ShOp, ShImm);
1131     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1132   }
1133   OpIdx += 3;
1134
1135   return true;
1136 }
1137
1138 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1139     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1140
1141   const TargetInstrDesc &TID = ARMInsts[Opcode];
1142   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1143   const TargetOperandInfo *OpInfo = TID.OpInfo;
1144   if (!OpInfo) return false;
1145
1146   unsigned &OpIdx = NumOpsAdded;
1147
1148   OpIdx = 0;
1149
1150   assert(((!isStore && TID.getNumDefs() > 0) ||
1151           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1152          && "Invalid arguments");
1153
1154   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1155   if (isPrePost && isStore) {
1156     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1157            "Reg operand expected");
1158     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1159                                                        decodeRn(insn))));
1160     ++OpIdx;
1161   }
1162
1163   // Disassemble the dst/src operand.
1164   if (OpIdx >= NumOps)
1165     return false;
1166
1167   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1168          "Reg operand expected");
1169   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1170                                                      decodeRd(insn))));
1171   ++OpIdx;
1172
1173   // After dst of a pre- and post-indexed load is the address base writeback.
1174   if (isPrePost && !isStore) {
1175     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1176            "Reg operand expected");
1177     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1178                                                        decodeRn(insn))));
1179     ++OpIdx;
1180   }
1181
1182   // Disassemble the base operand.
1183   if (OpIdx >= NumOps)
1184     return false;
1185
1186   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1187          "Reg operand expected");
1188   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1189          && "Index mode or tied_to operand expected");
1190   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1191                                                      decodeRn(insn))));
1192   ++OpIdx;
1193
1194   // For reg/reg form, base reg is followed by +/- reg shop imm.
1195   // For immediate form, it is followed by +/- imm12.
1196   // See also ARMAddressingModes.h (Addressing Mode #2).
1197   if (OpIdx + 1 >= NumOps)
1198     return false;
1199
1200   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1201          (OpInfo[OpIdx+1].RegClass == 0) &&
1202          "Expect 1 reg operand followed by 1 imm operand");
1203
1204   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1205   if (getIBit(insn) == 0) {
1206     MI.addOperand(MCOperand::CreateReg(0));
1207
1208     // Disassemble the 12-bit immediate offset.
1209     unsigned Imm12 = slice(insn, 11, 0);
1210     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1211     MI.addOperand(MCOperand::CreateImm(Offset));
1212   } else {
1213     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1214     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1215                                                        decodeRm(insn))));
1216     // Inst{6-5} encodes the shift opcode.
1217     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1218     // Inst{11-7} encodes the imm5 shift amount.
1219     unsigned ShImm = slice(insn, 11, 7);
1220
1221     // A8.4.1.  Possible rrx or shift amount of 32...
1222     getImmShiftSE(ShOp, ShImm);
1223     MI.addOperand(MCOperand::CreateImm(
1224                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1225   }
1226   OpIdx += 2;
1227
1228   return true;
1229 }
1230
1231 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1232     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1233   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1234 }
1235
1236 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1237     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1238   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1239 }
1240
1241 static bool HasDualReg(unsigned Opcode) {
1242   switch (Opcode) {
1243   default:
1244     return false;
1245   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1246   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1247     return true;
1248   }
1249 }
1250
1251 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1252     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1253
1254   const TargetInstrDesc &TID = ARMInsts[Opcode];
1255   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1256   const TargetOperandInfo *OpInfo = TID.OpInfo;
1257   if (!OpInfo) return false;
1258
1259   unsigned &OpIdx = NumOpsAdded;
1260
1261   OpIdx = 0;
1262
1263   assert(((!isStore && TID.getNumDefs() > 0) ||
1264           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1265          && "Invalid arguments");
1266
1267   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1268   if (isPrePost && isStore) {
1269     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1270            "Reg operand expected");
1271     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1272                                                        decodeRn(insn))));
1273     ++OpIdx;
1274   }
1275
1276   bool DualReg = HasDualReg(Opcode);
1277
1278   // Disassemble the dst/src operand.
1279   if (OpIdx >= NumOps)
1280     return false;
1281
1282   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1283          "Reg operand expected");
1284   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1285                                                      decodeRd(insn))));
1286   ++OpIdx;
1287
1288   // Fill in LDRD and STRD's second operand.
1289   if (DualReg) {
1290     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1291                                                        decodeRd(insn) + 1)));
1292     ++OpIdx;
1293   }
1294
1295   // After dst of a pre- and post-indexed load is the address base writeback.
1296   if (isPrePost && !isStore) {
1297     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1298            "Reg operand expected");
1299     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1300                                                        decodeRn(insn))));
1301     ++OpIdx;
1302   }
1303
1304   // Disassemble the base operand.
1305   if (OpIdx >= NumOps)
1306     return false;
1307
1308   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1309          "Reg operand expected");
1310   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1311          && "Index mode or tied_to operand expected");
1312   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1313                                                      decodeRn(insn))));
1314   ++OpIdx;
1315
1316   // For reg/reg form, base reg is followed by +/- reg.
1317   // For immediate form, it is followed by +/- imm8.
1318   // See also ARMAddressingModes.h (Addressing Mode #3).
1319   if (OpIdx + 1 >= NumOps)
1320     return false;
1321
1322   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1323          (OpInfo[OpIdx+1].RegClass == 0) &&
1324          "Expect 1 reg operand followed by 1 imm operand");
1325
1326   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1327   if (getAM3IBit(insn) == 1) {
1328     MI.addOperand(MCOperand::CreateReg(0));
1329
1330     // Disassemble the 8-bit immediate offset.
1331     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1332     unsigned Imm4L = insn & 0xF;
1333     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1334     MI.addOperand(MCOperand::CreateImm(Offset));
1335   } else {
1336     // Disassemble the offset reg (Rm).
1337     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1338                                                        decodeRm(insn))));
1339     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1340     MI.addOperand(MCOperand::CreateImm(Offset));
1341   }
1342   OpIdx += 2;
1343
1344   return true;
1345 }
1346
1347 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1348     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1349   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1350                                 B);
1351 }
1352
1353 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1354     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1355   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1356 }
1357
1358 // The algorithm for disassembly of LdStMulFrm is different from others because
1359 // it explicitly populates the two predicate operands after operand 0 (the base)
1360 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1361 // reglist with each affected register encoded as an MCOperand.
1362 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1363     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1364
1365   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1366
1367   unsigned &OpIdx = NumOpsAdded;
1368
1369   OpIdx = 0;
1370
1371   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1372
1373   // Writeback to base, if necessary.
1374   if (Opcode == ARM::LDM_UPD || Opcode == ARM::STM_UPD) {
1375     MI.addOperand(MCOperand::CreateReg(Base));
1376     ++OpIdx;
1377   }
1378
1379   MI.addOperand(MCOperand::CreateReg(Base));
1380
1381   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1382   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1383
1384   // Handling the two predicate operands before the reglist.
1385   int64_t CondVal = insn >> ARMII::CondShift;
1386   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1387   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1388
1389   OpIdx += 4;
1390
1391   // Fill the variadic part of reglist.
1392   unsigned RegListBits = insn & ((1 << 16) - 1);
1393   for (unsigned i = 0; i < 16; ++i) {
1394     if ((RegListBits >> i) & 1) {
1395       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1396                                                          i)));
1397       ++OpIdx;
1398     }
1399   }
1400
1401   return true;
1402 }
1403
1404 // LDREX, LDREXB, LDREXH: Rd Rn
1405 // LDREXD:                Rd Rd+1 Rn
1406 // STREX, STREXB, STREXH: Rd Rm Rn
1407 // STREXD:                Rd Rm Rm+1 Rn
1408 //
1409 // SWP, SWPB:             Rd Rm Rn
1410 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1411     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1412
1413   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1414   if (!OpInfo) return false;
1415
1416   unsigned &OpIdx = NumOpsAdded;
1417
1418   OpIdx = 0;
1419
1420   assert(NumOps >= 2
1421          && OpInfo[0].RegClass == ARM::GPRRegClassID
1422          && OpInfo[1].RegClass == ARM::GPRRegClassID
1423          && "Expect 2 reg operands");
1424
1425   bool isStore = slice(insn, 20, 20) == 0;
1426   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1427
1428   // Add the destination operand.
1429   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1430                                                      decodeRd(insn))));
1431   ++OpIdx;
1432
1433   // Store register Exclusive needs a source operand.
1434   if (isStore) {
1435     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1436                                                        decodeRm(insn))));
1437     ++OpIdx;
1438
1439     if (isDW) {
1440       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1441                                                          decodeRm(insn)+1)));
1442       ++OpIdx;
1443     }
1444   } else if (isDW) {
1445     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1446                                                        decodeRd(insn)+1)));
1447     ++OpIdx;
1448   }
1449
1450   // Finally add the pointer operand.
1451   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1452                                                      decodeRn(insn))));
1453   ++OpIdx;
1454
1455   return true;
1456 }
1457
1458 // Misc. Arithmetic Instructions.
1459 // CLZ: Rd Rm
1460 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1461 // RBIT, REV, REV16, REVSH: Rd Rm
1462 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1463     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1464
1465   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1466   unsigned &OpIdx = NumOpsAdded;
1467
1468   OpIdx = 0;
1469
1470   assert(NumOps >= 2
1471          && OpInfo[0].RegClass == ARM::GPRRegClassID
1472          && OpInfo[1].RegClass == ARM::GPRRegClassID
1473          && "Expect 2 reg operands");
1474
1475   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1476
1477   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1478                                                      decodeRd(insn))));
1479   ++OpIdx;
1480
1481   if (ThreeReg) {
1482     assert(NumOps >= 4 && "Expect >= 4 operands");
1483     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1484                                                        decodeRn(insn))));
1485     ++OpIdx;
1486   }
1487
1488   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1489                                                      decodeRm(insn))));
1490   ++OpIdx;
1491
1492   // If there is still an operand info left which is an immediate operand, add
1493   // an additional imm5 LSL/ASR operand.
1494   if (ThreeReg && OpInfo[OpIdx].RegClass == 0
1495       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1496     // Extract the 5-bit immediate field Inst{11-7}.
1497     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1498     MI.addOperand(MCOperand::CreateImm(ShiftAmt));
1499     ++OpIdx;
1500   }
1501
1502   return true;
1503 }
1504
1505 // Extend instructions.
1506 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1507 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1508 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1509 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1510     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1511
1512   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1513   unsigned &OpIdx = NumOpsAdded;
1514
1515   OpIdx = 0;
1516
1517   assert(NumOps >= 2
1518          && OpInfo[0].RegClass == ARM::GPRRegClassID
1519          && OpInfo[1].RegClass == ARM::GPRRegClassID
1520          && "Expect 2 reg operands");
1521
1522   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1523
1524   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1525                                                      decodeRd(insn))));
1526   ++OpIdx;
1527
1528   if (ThreeReg) {
1529     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1530                                                        decodeRn(insn))));
1531     ++OpIdx;
1532   }
1533
1534   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1535                                                      decodeRm(insn))));
1536   ++OpIdx;
1537
1538   // If there is still an operand info left which is an immediate operand, add
1539   // an additional rotate immediate operand.
1540   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == 0
1541       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1542     // Extract the 2-bit rotate field Inst{11-10}.
1543     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1544     // Rotation by 8, 16, or 24 bits.
1545     MI.addOperand(MCOperand::CreateImm(rot << 3));
1546     ++OpIdx;
1547   }
1548
1549   return true;
1550 }
1551
1552 /////////////////////////////////////
1553 //                                 //
1554 //    Utility Functions For VFP    //
1555 //                                 //
1556 /////////////////////////////////////
1557
1558 // Extract/Decode Dd/Sd:
1559 //
1560 // SP => d = UInt(Vd:D)
1561 // DP => d = UInt(D:Vd)
1562 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1563   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1564                  : (decodeRd(insn) | getDBit(insn) << 4);
1565 }
1566
1567 // Extract/Decode Dn/Sn:
1568 //
1569 // SP => n = UInt(Vn:N)
1570 // DP => n = UInt(N:Vn)
1571 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1572   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1573                  : (decodeRn(insn) | getNBit(insn) << 4);
1574 }
1575
1576 // Extract/Decode Dm/Sm:
1577 //
1578 // SP => m = UInt(Vm:M)
1579 // DP => m = UInt(M:Vm)
1580 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1581   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1582                  : (decodeRm(insn) | getMBit(insn) << 4);
1583 }
1584
1585 // A7.5.1
1586 #if 0
1587 static uint64_t VFPExpandImm(unsigned char byte, unsigned N) {
1588   assert(N == 32 || N == 64);
1589
1590   uint64_t Result;
1591   unsigned bit6 = slice(byte, 6, 6);
1592   if (N == 32) {
1593     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1594     if (bit6)
1595       Result |= 0x1f << 25;
1596     else
1597       Result |= 0x1 << 30;
1598   } else {
1599     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1600              (uint64_t)slice(byte, 5, 0) << 48;
1601     if (bit6)
1602       Result |= 0xffL << 54;
1603     else
1604       Result |= 0x1L << 62;
1605   }
1606   return Result;
1607 }
1608 #endif
1609
1610 // VFP Unary Format Instructions:
1611 //
1612 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1613 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1614 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1615 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1616     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1617
1618   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1619
1620   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1621   unsigned &OpIdx = NumOpsAdded;
1622
1623   OpIdx = 0;
1624
1625   unsigned RegClass = OpInfo[OpIdx].RegClass;
1626   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1627          "Reg operand expected");
1628   bool isSP = (RegClass == ARM::SPRRegClassID);
1629
1630   MI.addOperand(MCOperand::CreateReg(
1631                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1632   ++OpIdx;
1633
1634   // Early return for compare with zero instructions.
1635   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1636       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1637     return true;
1638
1639   RegClass = OpInfo[OpIdx].RegClass;
1640   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1641          "Reg operand expected");
1642   isSP = (RegClass == ARM::SPRRegClassID);
1643
1644   MI.addOperand(MCOperand::CreateReg(
1645                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1646   ++OpIdx;
1647
1648   return true;
1649 }
1650
1651 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1652 // Some of them have operand constraints which tie the first operand in the
1653 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1654 // tied_to operand is simply skipped.
1655 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1656     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1657
1658   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1659
1660   const TargetInstrDesc &TID = ARMInsts[Opcode];
1661   const TargetOperandInfo *OpInfo = TID.OpInfo;
1662   unsigned &OpIdx = NumOpsAdded;
1663
1664   OpIdx = 0;
1665
1666   unsigned RegClass = OpInfo[OpIdx].RegClass;
1667   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1668          "Reg operand expected");
1669   bool isSP = (RegClass == ARM::SPRRegClassID);
1670
1671   MI.addOperand(MCOperand::CreateReg(
1672                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1673   ++OpIdx;
1674
1675   // Skip tied_to operand constraint.
1676   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1677     assert(NumOps >= 4 && "Expect >=4 operands");
1678     MI.addOperand(MCOperand::CreateReg(0));
1679     ++OpIdx;
1680   }
1681
1682   MI.addOperand(MCOperand::CreateReg(
1683                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1684   ++OpIdx;
1685
1686   MI.addOperand(MCOperand::CreateReg(
1687                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1688   ++OpIdx;
1689
1690   return true;
1691 }
1692
1693 // A8.6.295 vcvt (floating-point <-> integer)
1694 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1695 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1696 //
1697 // A8.6.297 vcvt (floating-point and fixed-point)
1698 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1699 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1700     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1701
1702   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1703
1704   const TargetInstrDesc &TID = ARMInsts[Opcode];
1705   const TargetOperandInfo *OpInfo = TID.OpInfo;
1706   if (!OpInfo) return false;
1707
1708   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1709   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1710   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1711
1712   if (fixed_point) {
1713     // A8.6.297
1714     assert(NumOps >= 3 && "Expect >= 3 operands");
1715     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1716     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1717     MI.addOperand(MCOperand::CreateReg(
1718                     getRegisterEnum(B, RegClassID,
1719                                     decodeVFPRd(insn, SP))));
1720
1721     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1722            "Tied to operand expected");
1723     MI.addOperand(MI.getOperand(0));
1724
1725     assert(OpInfo[2].RegClass == 0 && !OpInfo[2].isPredicate() &&
1726            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1727     MI.addOperand(MCOperand::CreateImm(fbits));
1728
1729     NumOpsAdded = 3;
1730   } else {
1731     // A8.6.295
1732     // The Rd (destination) and Rm (source) bits have different interpretations
1733     // depending on their single-precisonness.
1734     unsigned d, m;
1735     if (slice(insn, 18, 18) == 1) { // to_integer operation
1736       d = decodeVFPRd(insn, true /* Is Single Precision */);
1737       MI.addOperand(MCOperand::CreateReg(
1738                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1739       m = decodeVFPRm(insn, SP);
1740       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1741     } else {
1742       d = decodeVFPRd(insn, SP);
1743       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1744       m = decodeVFPRm(insn, true /* Is Single Precision */);
1745       MI.addOperand(MCOperand::CreateReg(
1746                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1747     }
1748     NumOpsAdded = 2;
1749   }
1750
1751   return true;
1752 }
1753
1754 // VMOVRS - A8.6.330
1755 // Rt => Rd; Sn => UInt(Vn:N)
1756 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1757     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1758
1759   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1760
1761   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1762                                                      decodeRd(insn))));
1763   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1764                                                      decodeVFPRn(insn, true))));
1765   NumOpsAdded = 2;
1766   return true;
1767 }
1768
1769 // VMOVRRD - A8.6.332
1770 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1771 //
1772 // VMOVRRS - A8.6.331
1773 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1774 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1775     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1776
1777   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1778
1779   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1780   unsigned &OpIdx = NumOpsAdded;
1781
1782   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1783                                                      decodeRd(insn))));
1784   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1785                                                      decodeRn(insn))));
1786   OpIdx = 2;
1787
1788   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1789     unsigned Sm = decodeVFPRm(insn, true);
1790     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1791                                                        Sm)));
1792     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1793                                                        Sm+1)));
1794     OpIdx += 2;
1795   } else {
1796     MI.addOperand(MCOperand::CreateReg(
1797                     getRegisterEnum(B, ARM::DPRRegClassID,
1798                                     decodeVFPRm(insn, false))));
1799     ++OpIdx;
1800   }
1801   return true;
1802 }
1803
1804 // VMOVSR - A8.6.330
1805 // Rt => Rd; Sn => UInt(Vn:N)
1806 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1807     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1808
1809   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1810
1811   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1812                                                      decodeVFPRn(insn, true))));
1813   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1814                                                      decodeRd(insn))));
1815   NumOpsAdded = 2;
1816   return true;
1817 }
1818
1819 // VMOVDRR - A8.6.332
1820 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1821 //
1822 // VMOVRRS - A8.6.331
1823 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1824 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1825     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1826
1827   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1828
1829   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1830   unsigned &OpIdx = NumOpsAdded;
1831
1832   OpIdx = 0;
1833
1834   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1835     unsigned Sm = decodeVFPRm(insn, true);
1836     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1837                                                        Sm)));
1838     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1839                                                        Sm+1)));
1840     OpIdx += 2;
1841   } else {
1842     MI.addOperand(MCOperand::CreateReg(
1843                     getRegisterEnum(B, ARM::DPRRegClassID,
1844                                     decodeVFPRm(insn, false))));
1845     ++OpIdx;
1846   }
1847
1848   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1849                                                      decodeRd(insn))));
1850   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1851                                                      decodeRn(insn))));
1852   OpIdx += 2;
1853   return true;
1854 }
1855
1856 // VFP Load/Store Instructions.
1857 // VLDRD, VLDRS, VSTRD, VSTRS
1858 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1859     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1860
1861   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1862
1863   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS) ? true : false;
1864   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1865
1866   // Extract Dd/Sd for operand 0.
1867   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1868
1869   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1870
1871   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1872   MI.addOperand(MCOperand::CreateReg(Base));
1873
1874   // Next comes the AM5 Opcode.
1875   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1876   unsigned char Imm8 = insn & 0xFF;
1877   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1878
1879   NumOpsAdded = 3;
1880
1881   return true;
1882 }
1883
1884 // VFP Load/Store Multiple Instructions.
1885 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1886 // operand 1 (the AM5 mode imm) is followed by two predicate operands.  It is
1887 // followed by a reglist of either DPR(s) or SPR(s).
1888 //
1889 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1890 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1891     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1892
1893   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1894
1895   unsigned &OpIdx = NumOpsAdded;
1896
1897   OpIdx = 0;
1898
1899   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1900
1901   // Writeback to base, if necessary.
1902   if (Opcode == ARM::VLDMD_UPD || Opcode == ARM::VLDMS_UPD ||
1903       Opcode == ARM::VSTMD_UPD || Opcode == ARM::VSTMS_UPD) {
1904     MI.addOperand(MCOperand::CreateReg(Base));
1905     ++OpIdx;
1906   }
1907
1908   MI.addOperand(MCOperand::CreateReg(Base));
1909
1910   // Next comes the AM5 Opcode.
1911   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1912   // Must be either "ia" or "db" submode.
1913   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1914     errs() << "Illegal addressing mode 5 sub-mode!\n";
1915     return false;
1916   }
1917
1918   unsigned char Imm8 = insn & 0xFF;
1919   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(SubMode, Imm8)));
1920
1921   // Handling the two predicate operands before the reglist.
1922   int64_t CondVal = insn >> ARMII::CondShift;
1923   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1924   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1925
1926   OpIdx += 4;
1927
1928   bool isSPVFP = (Opcode == ARM::VLDMS || Opcode == ARM::VLDMS_UPD ||
1929      Opcode == ARM::VSTMS || Opcode == ARM::VSTMS_UPD) ? true : false;
1930   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1931
1932   // Extract Dd/Sd.
1933   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1934
1935   // Fill the variadic part of reglist.
1936   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1937   for (unsigned i = 0; i < Regs; ++i) {
1938     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1939                                                        RegD + i)));
1940     ++OpIdx;
1941   }
1942
1943   return true;
1944 }
1945
1946 // Misc. VFP Instructions.
1947 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1948 // FCONSTD (DPR and a VFPf64Imm operand)
1949 // FCONSTS (SPR and a VFPf32Imm operand)
1950 // VMRS/VMSR (GPR operand)
1951 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1952     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1953
1954   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1955   unsigned &OpIdx = NumOpsAdded;
1956
1957   OpIdx = 0;
1958
1959   if (Opcode == ARM::FMSTAT)
1960     return true;
1961
1962   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1963
1964   unsigned RegEnum = 0;
1965   switch (OpInfo[0].RegClass) {
1966   case ARM::DPRRegClassID:
1967     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1968     break;
1969   case ARM::SPRRegClassID:
1970     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1971     break;
1972   case ARM::GPRRegClassID:
1973     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1974     break;
1975   default:
1976     assert(0 && "Invalid reg class id");
1977     return false;
1978   }
1979
1980   MI.addOperand(MCOperand::CreateReg(RegEnum));
1981   ++OpIdx;
1982
1983   // Extract/decode the f64/f32 immediate.
1984   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == 0
1985         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1986     // The asm syntax specifies the before-expanded <imm>.
1987     // Not VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1988     //                  Opcode == ARM::FCONSTD ? 64 : 32)
1989     MI.addOperand(MCOperand::CreateImm(slice(insn,19,16)<<4 | slice(insn,3,0)));
1990     ++OpIdx;
1991   }
1992
1993   return true;
1994 }
1995
1996 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1997 #include "ThumbDisassemblerCore.h"
1998
1999 /////////////////////////////////////////////////////
2000 //                                                 //
2001 //     Utility Functions For ARM Advanced SIMD     //
2002 //                                                 //
2003 /////////////////////////////////////////////////////
2004
2005 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2006 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2007
2008 // A7.3 Register encoding
2009
2010 // Extract/Decode NEON D/Vd:
2011 //
2012 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2013 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2014 // handling it in the getRegisterEnum() utility function.
2015 // D = Inst{22}, Vd = Inst{15-12}
2016 static unsigned decodeNEONRd(uint32_t insn) {
2017   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2018     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2019 }
2020
2021 // Extract/Decode NEON N/Vn:
2022 //
2023 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2024 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2025 // handling it in the getRegisterEnum() utility function.
2026 // N = Inst{7}, Vn = Inst{19-16}
2027 static unsigned decodeNEONRn(uint32_t insn) {
2028   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2029     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2030 }
2031
2032 // Extract/Decode NEON M/Vm:
2033 //
2034 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2035 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2036 // handling it in the getRegisterEnum() utility function.
2037 // M = Inst{5}, Vm = Inst{3-0}
2038 static unsigned decodeNEONRm(uint32_t insn) {
2039   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2040     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2041 }
2042
2043 namespace {
2044 enum ElemSize {
2045   ESizeNA = 0,
2046   ESize8 = 8,
2047   ESize16 = 16,
2048   ESize32 = 32,
2049   ESize64 = 64
2050 };
2051 } // End of unnamed namespace
2052
2053 // size        field -> Inst{11-10}
2054 // index_align field -> Inst{7-4}
2055 //
2056 // The Lane Index interpretation depends on the Data Size:
2057 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2058 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2059 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2060 //
2061 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2062 static unsigned decodeLaneIndex(uint32_t insn) {
2063   unsigned size = insn >> 10 & 3;
2064   assert((size == 0 || size == 1 || size == 2) &&
2065          "Encoding error: size should be either 0, 1, or 2");
2066
2067   unsigned index_align = insn >> 4 & 0xF;
2068   return (index_align >> 1) >> size;
2069 }
2070
2071 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2072 // op = Inst{5}, cmode = Inst{11-8}
2073 // i = Inst{24} (ARM architecture)
2074 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2075 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2076 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2077   unsigned char cmode = (insn >> 8) & 0xF;
2078   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2079                        ((insn >> 16) & 7) << 4 |
2080                        (insn & 0xF);
2081   uint64_t Imm64 = 0;
2082
2083   switch (esize) {
2084   case ESize8:
2085     Imm64 = Imm8;
2086     break;
2087   case ESize16:
2088     Imm64 = Imm8 << 8*(cmode >> 1 & 1);
2089     break;
2090   case ESize32: {
2091     if (cmode == 12)
2092       Imm64 = (Imm8 << 8) | 0xFF;
2093     else if (cmode == 13)
2094       Imm64 = (Imm8 << 16) | 0xFFFF;
2095     else {
2096       // Imm8 to be shifted left by how many bytes...
2097       Imm64 = Imm8 << 8*(cmode >> 1 & 3);
2098     }
2099     break;
2100   }
2101   case ESize64: {
2102     for (unsigned i = 0; i < 8; ++i)
2103       if ((Imm8 >> i) & 1)
2104         Imm64 |= 0xFF << 8*i;
2105     break;
2106   }
2107   default:
2108     assert(0 && "Unreachable code!");
2109     return 0;
2110   }
2111
2112   return Imm64;
2113 }
2114
2115 // A8.6.339 VMUL, VMULL (by scalar)
2116 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2117 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2118 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2119   switch (esize) {
2120   case ESize16:
2121     return insn & 7;
2122   case ESize32:
2123     return insn & 0xF;
2124   default:
2125     assert(0 && "Unreachable code!");
2126     return 0;
2127   }
2128 }
2129
2130 // A8.6.339 VMUL, VMULL (by scalar)
2131 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2132 // ESize32 => index = Inst{5}   (M)       D0-D15
2133 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2134   switch (esize) {
2135   case ESize16:
2136     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2137   case ESize32:
2138     return (insn >> 5) & 1;
2139   default:
2140     assert(0 && "Unreachable code!");
2141     return 0;
2142   }
2143 }
2144
2145 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2146 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2147 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2148   return 64 - ((insn >> 16) & 0x3F);
2149 }
2150
2151 // A8.6.302 VDUP (scalar)
2152 // ESize8  => index = Inst{19-17}
2153 // ESize16 => index = Inst{19-18}
2154 // ESize32 => index = Inst{19}
2155 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2156   switch (esize) {
2157   case ESize8:
2158     return (insn >> 17) & 7;
2159   case ESize16:
2160     return (insn >> 18) & 3;
2161   case ESize32:
2162     return (insn >> 19) & 1;
2163   default:
2164     assert(0 && "Unspecified element size!");
2165     return 0;
2166   }
2167 }
2168
2169 // A8.6.328 VMOV (ARM core register to scalar)
2170 // A8.6.329 VMOV (scalar to ARM core register)
2171 // ESize8  => index = Inst{21:6-5}
2172 // ESize16 => index = Inst{21:6}
2173 // ESize32 => index = Inst{21}
2174 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2175   switch (esize) {
2176   case ESize8:
2177     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2178   case ESize16:
2179     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2180   case ESize32:
2181     return ((insn >> 21) & 1);
2182   default:
2183     assert(0 && "Unspecified element size!");
2184     return 0;
2185   }
2186 }
2187
2188 // Imm6 = Inst{21-16}, L = Inst{7}
2189 //
2190 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2191 // case L:imm6 of
2192 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2193 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2194 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2195 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2196 //
2197 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2198 // case L:imm6 of
2199 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2200 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2201 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2202 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2203 //
2204 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2205   ElemSize esize = ESizeNA;
2206   unsigned L = (insn >> 7) & 1;
2207   unsigned imm6 = (insn >> 16) & 0x3F;
2208   if (L == 0) {
2209     if (imm6 >> 3 == 1)
2210       esize = ESize8;
2211     else if (imm6 >> 4 == 1)
2212       esize = ESize16;
2213     else if (imm6 >> 5 == 1)
2214       esize = ESize32;
2215     else
2216       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2217   } else
2218     esize = ESize64;
2219
2220   if (LeftShift)
2221     return esize == ESize64 ? imm6 : (imm6 - esize);
2222   else
2223     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2224 }
2225
2226 // A8.6.305 VEXT
2227 // Imm4 = Inst{11-8}
2228 static unsigned decodeN3VImm(uint32_t insn) {
2229   return (insn >> 8) & 0xF;
2230 }
2231
2232 // VLD*
2233 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2234 // VLD*LN*
2235 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2236 // VST*
2237 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2238 // VST*LN*
2239 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2240 //
2241 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2242 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2243     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2244     BO B) {
2245
2246   const TargetInstrDesc &TID = ARMInsts[Opcode];
2247   const TargetOperandInfo *OpInfo = TID.OpInfo;
2248
2249   // At least one DPR register plus addressing mode #6.
2250   assert(NumOps >= 3 && "Expect >= 3 operands");
2251
2252   unsigned &OpIdx = NumOpsAdded;
2253
2254   OpIdx = 0;
2255
2256   // We have homogeneous NEON registers for Load/Store.
2257   unsigned RegClass = 0;
2258
2259   // Double-spaced registers have increments of 2.
2260   unsigned Inc = DblSpaced ? 2 : 1;
2261
2262   unsigned Rn = decodeRn(insn);
2263   unsigned Rm = decodeRm(insn);
2264   unsigned Rd = decodeNEONRd(insn);
2265
2266   // A7.7.1 Advanced SIMD addressing mode.
2267   bool WB = Rm != 15;
2268
2269   // LLVM Addressing Mode #6.
2270   unsigned RmEnum = 0;
2271   if (WB && Rm != 13)
2272     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2273
2274   if (Store) {
2275     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2276     // then possible lane index.
2277     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2278            "Reg operand expected");
2279
2280     if (WB) {
2281       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2282                                                          Rn)));
2283       ++OpIdx;
2284     }
2285
2286     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2287            OpInfo[OpIdx + 1].RegClass == 0 && "Addrmode #6 Operands expected");
2288     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2289                                                        Rn)));
2290     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2291     OpIdx += 2;
2292
2293     if (WB) {
2294       MI.addOperand(MCOperand::CreateReg(RmEnum));
2295       ++OpIdx;
2296     }
2297
2298     assert(OpIdx < NumOps &&
2299            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2300             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2301            "Reg operand expected");
2302
2303     RegClass = OpInfo[OpIdx].RegClass;
2304     while (OpIdx < NumOps && OpInfo[OpIdx].RegClass == RegClass) {
2305       if (Opcode >= ARM::VST1q16 && Opcode <= ARM::VST1q8)
2306         MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass, Rd,
2307                                                            true)));
2308       else
2309         MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,Rd)));
2310       Rd += Inc;
2311       ++OpIdx;
2312     }
2313
2314     // Handle possible lane index.
2315     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == 0
2316         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2317       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2318       ++OpIdx;
2319     }
2320
2321   } else {
2322     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2323     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2324     RegClass = OpInfo[0].RegClass;
2325
2326     while (OpIdx < NumOps && OpInfo[OpIdx].RegClass == RegClass) {
2327       if (Opcode >= ARM::VLD1q16 && Opcode <= ARM::VLD1q8)
2328         MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass, Rd,
2329                                                            true)));
2330       else
2331         MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass, Rd)));
2332       Rd += Inc;
2333       ++OpIdx;
2334     }
2335
2336     if (WB) {
2337       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2338                                                          Rn)));
2339       ++OpIdx;
2340     }
2341
2342     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2343            OpInfo[OpIdx + 1].RegClass == 0 && "Addrmode #6 Operands expected");
2344     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2345                                                        Rn)));
2346     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2347     OpIdx += 2;
2348
2349     if (WB) {
2350       MI.addOperand(MCOperand::CreateReg(RmEnum));
2351       ++OpIdx;
2352     }
2353
2354     while (OpIdx < NumOps && OpInfo[OpIdx].RegClass == RegClass) {
2355       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2356              "Tied to operand expected");
2357       MI.addOperand(MCOperand::CreateReg(0));
2358       ++OpIdx;
2359     }
2360
2361     // Handle possible lane index.
2362     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == 0
2363         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2364       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2365       ++OpIdx;
2366     }
2367   }
2368
2369   return true;
2370 }
2371
2372 // A7.7
2373 // If L (Inst{21}) == 0, store instructions.
2374 // Find out about double-spaced-ness of the Opcode and pass it on to
2375 // DisassembleNLdSt0().
2376 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2377     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2378
2379   const StringRef Name = ARMInsts[Opcode].Name;
2380   bool DblSpaced = false;
2381
2382   if (Name.find("LN") != std::string::npos) {
2383     // To one lane instructions.
2384     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2385
2386     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2387     if (Name.endswith("16") || Name.endswith("16_UPD"))
2388       DblSpaced = slice(insn, 5, 5) == 1;
2389
2390     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2391     if (Name.endswith("32") || Name.endswith("32_UPD"))
2392       DblSpaced = slice(insn, 6, 6) == 1;
2393
2394   } else {
2395     // Multiple n-element structures with type encoded as Inst{11-8}.
2396     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2397
2398     // n == 2 && type == 0b1001 -> DblSpaced = true
2399     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2400       DblSpaced = slice(insn, 11, 8) == 9;
2401
2402     // n == 3 && type == 0b0101 -> DblSpaced = true
2403     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2404       DblSpaced = slice(insn, 11, 8) == 5;
2405
2406     // n == 4 && type == 0b0001 -> DblSpaced = true
2407     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2408       DblSpaced = slice(insn, 11, 8) == 1;
2409
2410   }
2411   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2412                            slice(insn, 21, 21) == 0, DblSpaced, B);
2413 }
2414
2415 // VMOV (immediate)
2416 //   Qd/Dd imm
2417 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2418     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2419
2420   const TargetInstrDesc &TID = ARMInsts[Opcode];
2421   const TargetOperandInfo *OpInfo = TID.OpInfo;
2422
2423   assert(NumOps >= 2 &&
2424          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2425           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2426          (OpInfo[1].RegClass == 0) &&
2427          "Expect 1 reg operand followed by 1 imm operand");
2428
2429   // Qd/Dd = Inst{22:15-12} => NEON Rd
2430   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2431                                                      decodeNEONRd(insn))));
2432
2433   ElemSize esize = ESizeNA;
2434   switch (Opcode) {
2435   case ARM::VMOVv8i8:
2436   case ARM::VMOVv16i8:
2437     esize = ESize8;
2438     break;
2439   case ARM::VMOVv4i16:
2440   case ARM::VMOVv8i16:
2441     esize = ESize16;
2442     break;
2443   case ARM::VMOVv2i32:
2444   case ARM::VMOVv4i32:
2445     esize = ESize32;
2446     break;
2447   case ARM::VMOVv1i64:
2448   case ARM::VMOVv2i64:
2449     esize = ESize64;
2450   default:
2451     assert(0 && "Unreachable code!");
2452     return false;
2453   }
2454
2455   // One register and a modified immediate value.
2456   // Add the imm operand.
2457   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2458
2459   NumOpsAdded = 2;
2460   return true;
2461 }
2462
2463 namespace {
2464 enum N2VFlag {
2465   N2V_None,
2466   N2V_VectorDupLane,
2467   N2V_VectorConvert_Between_Float_Fixed
2468 };
2469 } // End of unnamed namespace
2470
2471 // Vector Convert [between floating-point and fixed-point]
2472 //   Qd/Dd Qm/Dm [fbits]
2473 //
2474 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2475 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2476 //   Qd/Dd Dm index
2477 //
2478 // Vector Move Long:
2479 //   Qd Dm
2480 //
2481 // Vector Move Narrow:
2482 //   Dd Qm
2483 //
2484 // Others
2485 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2486     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2487
2488   const TargetInstrDesc &TID = ARMInsts[Opc];
2489   const TargetOperandInfo *OpInfo = TID.OpInfo;
2490
2491   assert(NumOps >= 2 &&
2492          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2493           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2494          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2495           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2496          "Expect >= 2 operands and first 2 as reg operands");
2497
2498   unsigned &OpIdx = NumOpsAdded;
2499
2500   OpIdx = 0;
2501
2502   ElemSize esize = ESizeNA;
2503   if (Flag == N2V_VectorDupLane) {
2504     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2505     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2506            "Unexpected Opcode");
2507     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2508        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2509                                                            : ESize32);
2510   }
2511
2512   // Qd/Dd = Inst{22:15-12} => NEON Rd
2513   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2514                                                      decodeNEONRd(insn))));
2515   ++OpIdx;
2516
2517   // VPADAL...
2518   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2519     // TIED_TO operand.
2520     MI.addOperand(MCOperand::CreateReg(0));
2521     ++OpIdx;
2522   }
2523
2524   // Dm = Inst{5:3-0} => NEON Rm
2525   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2526                                                      decodeNEONRm(insn))));
2527   ++OpIdx;
2528
2529   // VZIP and others have two TIED_TO reg operands.
2530   int Idx;
2531   while (OpIdx < NumOps &&
2532          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2533     // Add TIED_TO operand.
2534     MI.addOperand(MI.getOperand(Idx));
2535     ++OpIdx;
2536   }
2537
2538   // Add the imm operand, if required.
2539   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == 0
2540       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2541
2542     unsigned imm = 0xFFFFFFFF;
2543
2544     if (Flag == N2V_VectorDupLane)
2545       imm = decodeNVLaneDupIndex(insn, esize);
2546     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2547       imm = decodeVCVTFractionBits(insn);
2548
2549     assert(imm != 0xFFFFFFFF && "Internal error");
2550     MI.addOperand(MCOperand::CreateImm(imm));
2551     ++OpIdx;
2552   }
2553
2554   return true;
2555 }
2556
2557 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2558     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2559
2560   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2561                                 N2V_None, B);
2562 }
2563 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2564     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2565
2566   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2567                                 N2V_VectorConvert_Between_Float_Fixed, B);
2568 }
2569 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2570     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2571
2572   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2573                                 N2V_VectorDupLane, B);
2574 }
2575
2576 // Vector Shift [Accumulate] Instructions.
2577 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2578 //
2579 // Vector Shift Left Long (with maximum shift count) Instructions.
2580 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2581 //
2582 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2583     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2584
2585   const TargetInstrDesc &TID = ARMInsts[Opcode];
2586   const TargetOperandInfo *OpInfo = TID.OpInfo;
2587
2588   assert(NumOps >= 3 &&
2589          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2590           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2591          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2592           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2593          "Expect >= 3 operands and first 2 as reg operands");
2594
2595   unsigned &OpIdx = NumOpsAdded;
2596
2597   OpIdx = 0;
2598
2599   // Qd/Dd = Inst{22:15-12} => NEON Rd
2600   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2601                                                      decodeNEONRd(insn))));
2602   ++OpIdx;
2603
2604   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2605     // TIED_TO operand.
2606     MI.addOperand(MCOperand::CreateReg(0));
2607     ++OpIdx;
2608   }
2609
2610   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2611           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2612          "Reg operand expected");
2613
2614   // Qm/Dm = Inst{5:3-0} => NEON Rm
2615   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2616                                                      decodeNEONRm(insn))));
2617   ++OpIdx;
2618
2619   assert(OpInfo[OpIdx].RegClass == 0 && "Imm operand expected");
2620
2621   // Add the imm operand.
2622
2623   // VSHLL has maximum shift count as the imm, inferred from its size.
2624   unsigned Imm;
2625   switch (Opcode) {
2626   default:
2627     Imm = decodeNVSAmt(insn, LeftShift);
2628     break;
2629   case ARM::VSHLLi8:
2630     Imm = 8;
2631     break;
2632   case ARM::VSHLLi16:
2633     Imm = 16;
2634     break;
2635   case ARM::VSHLLi32:
2636     Imm = 32;
2637     break;
2638   }
2639   MI.addOperand(MCOperand::CreateImm(Imm));
2640   ++OpIdx;
2641
2642   return true;
2643 }
2644
2645 // Left shift instructions.
2646 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2647     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2648
2649   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2650                                  B);
2651 }
2652 // Right shift instructions have different shift amount interpretation.
2653 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2654     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2655
2656   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2657                                  B);
2658 }
2659
2660 namespace {
2661 enum N3VFlag {
2662   N3V_None,
2663   N3V_VectorExtract,
2664   N3V_VectorShift,
2665   N3V_Multiply_By_Scalar
2666 };
2667 } // End of unnamed namespace
2668
2669 // NEON Three Register Instructions with Optional Immediate Operand
2670 //
2671 // Vector Extract Instructions.
2672 // Qd/Dd Qn/Dn Qm/Dm imm4
2673 //
2674 // Vector Shift (Register) Instructions.
2675 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2676 //
2677 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2678 // Qd/Dd Qn/Dn RestrictedDm index
2679 //
2680 // Others
2681 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2682     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2683
2684   const TargetInstrDesc &TID = ARMInsts[Opcode];
2685   const TargetOperandInfo *OpInfo = TID.OpInfo;
2686
2687   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2688   assert(NumOps >= 3 &&
2689          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2690           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2691          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2692           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2693          "Expect >= 3 operands and first 2 as reg operands");
2694
2695   unsigned &OpIdx = NumOpsAdded;
2696
2697   OpIdx = 0;
2698
2699   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2700   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2701   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2702   ElemSize esize = ESizeNA;
2703   if (Flag == N3V_Multiply_By_Scalar) {
2704     unsigned size = (insn >> 20) & 3;
2705     if (size == 1) esize = ESize16;
2706     if (size == 2) esize = ESize32;
2707     assert (esize == ESize16 || esize == ESize32);
2708   }
2709
2710   // Qd/Dd = Inst{22:15-12} => NEON Rd
2711   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2712                                                      decodeNEONRd(insn))));
2713   ++OpIdx;
2714
2715   // VABA, VABAL, VBSLd, VBSLq, ...
2716   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2717     // TIED_TO operand.
2718     MI.addOperand(MCOperand::CreateReg(0));
2719     ++OpIdx;
2720   }
2721
2722   // Dn = Inst{7:19-16} => NEON Rn
2723   // or
2724   // Dm = Inst{5:3-0} => NEON Rm
2725   MI.addOperand(MCOperand::CreateReg(
2726                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2727                                   VdVnVm ? decodeNEONRn(insn)
2728                                          : decodeNEONRm(insn))));
2729   ++OpIdx;
2730
2731   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2732   // N3RegFrm.
2733   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2734     return true;
2735
2736   // Dm = Inst{5:3-0} => NEON Rm
2737   // or
2738   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2739   // or
2740   // Dn = Inst{7:19-16} => NEON Rn
2741   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2742                                         : decodeNEONRm(insn))
2743                       : decodeNEONRn(insn);
2744
2745   MI.addOperand(MCOperand::CreateReg(
2746                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2747   ++OpIdx;
2748
2749   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == 0
2750       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2751     // Add the imm operand.
2752     unsigned Imm = 0;
2753     if (IsImm4)
2754       Imm = decodeN3VImm(insn);
2755     else if (IsDmRestricted)
2756       Imm = decodeRestrictedDmIndex(insn, esize);
2757     else {
2758       assert(0 && "Internal error: unreachable code!");
2759       return false;
2760     }
2761
2762     MI.addOperand(MCOperand::CreateImm(Imm));
2763     ++OpIdx;
2764   }
2765
2766   return true;
2767 }
2768
2769 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2770     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2771
2772   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2773                                   N3V_None, B);
2774 }
2775 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2776     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2777
2778   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2779                                   N3V_VectorShift, B);
2780 }
2781 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2782     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2783
2784   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2785                                   N3V_VectorExtract, B);
2786 }
2787 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2788     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2789
2790   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2791                                   N3V_Multiply_By_Scalar, B);
2792 }
2793
2794 // Vector Table Lookup
2795 //
2796 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2797 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2798 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2799 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2800 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2801     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2802
2803   const TargetInstrDesc &TID = ARMInsts[Opcode];
2804   const TargetOperandInfo *OpInfo = TID.OpInfo;
2805   if (!OpInfo) return false;
2806
2807   assert(NumOps >= 3 &&
2808          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2809          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2810          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2811          "Expect >= 3 operands and first 3 as reg operands");
2812
2813   unsigned &OpIdx = NumOpsAdded;
2814
2815   OpIdx = 0;
2816
2817   unsigned Rn = decodeNEONRn(insn);
2818
2819   // {Dn} encoded as len = 0b00
2820   // {Dn Dn+1} encoded as len = 0b01
2821   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2822   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2823   unsigned Len = slice(insn, 9, 8) + 1;
2824
2825   // Dd (the destination vector)
2826   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2827                                                      decodeNEONRd(insn))));
2828   ++OpIdx;
2829
2830   // Process tied_to operand constraint.
2831   int Idx;
2832   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2833     MI.addOperand(MI.getOperand(Idx));
2834     ++OpIdx;
2835   }
2836
2837   // Do the <list> now.
2838   for (unsigned i = 0; i < Len; ++i) {
2839     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2840            "Reg operand expected");
2841     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2842                                                        Rn + i)));
2843     ++OpIdx;
2844   }
2845
2846   // Dm (the index vector)
2847   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2848          "Reg operand (index vector) expected");
2849   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2850                                                      decodeNEONRm(insn))));
2851   ++OpIdx;
2852
2853   return true;
2854 }
2855
2856 static bool DisassembleNEONFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2857     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
2858   assert(0 && "Unreachable code!");
2859   return false;
2860 }
2861
2862 // Vector Get Lane (move scalar to ARM core register) Instructions.
2863 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2864 static bool DisassembleNEONGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2865     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2866
2867   const TargetInstrDesc &TID = ARMInsts[Opcode];
2868   const TargetOperandInfo *OpInfo = TID.OpInfo;
2869   if (!OpInfo) return false;
2870
2871   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2872          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2873          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2874          OpInfo[2].RegClass == 0 &&
2875          "Expect >= 3 operands with one dst operand");
2876
2877   ElemSize esize =
2878     Opcode == ARM::VGETLNi32 ? ESize32
2879       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2880                                                                 : ESize32);
2881
2882   // Rt = Inst{15-12} => ARM Rd
2883   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2884                                                      decodeRd(insn))));
2885
2886   // Dn = Inst{7:19-16} => NEON Rn
2887   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2888                                                      decodeNEONRn(insn))));
2889
2890   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2891
2892   NumOpsAdded = 3;
2893   return true;
2894 }
2895
2896 // Vector Set Lane (move ARM core register to scalar) Instructions.
2897 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2898 static bool DisassembleNEONSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2899     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2900
2901   const TargetInstrDesc &TID = ARMInsts[Opcode];
2902   const TargetOperandInfo *OpInfo = TID.OpInfo;
2903   if (!OpInfo) return false;
2904
2905   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2906          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2907          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2908          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2909          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2910          OpInfo[3].RegClass == 0 &&
2911          "Expect >= 3 operands with one dst operand");
2912
2913   ElemSize esize =
2914     Opcode == ARM::VSETLNi8 ? ESize8
2915                             : (Opcode == ARM::VSETLNi16 ? ESize16
2916                                                         : ESize32);
2917
2918   // Dd = Inst{7:19-16} => NEON Rn
2919   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2920                                                      decodeNEONRn(insn))));
2921
2922   // TIED_TO operand.
2923   MI.addOperand(MCOperand::CreateReg(0));
2924
2925   // Rt = Inst{15-12} => ARM Rd
2926   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2927                                                      decodeRd(insn))));
2928
2929   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2930
2931   NumOpsAdded = 4;
2932   return true;
2933 }
2934
2935 // Vector Duplicate Instructions (from ARM core register to all elements).
2936 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2937 static bool DisassembleNEONDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2938     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2939
2940   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2941
2942   assert(NumOps >= 2 &&
2943          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2944           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2945          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2946          "Expect >= 2 operands and first 2 as reg operand");
2947
2948   unsigned RegClass = OpInfo[0].RegClass;
2949
2950   // Qd/Dd = Inst{7:19-16} => NEON Rn
2951   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2952                                                      decodeNEONRn(insn))));
2953
2954   // Rt = Inst{15-12} => ARM Rd
2955   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2956                                                      decodeRd(insn))));
2957
2958   NumOpsAdded = 2;
2959   return true;
2960 }
2961
2962 // A8.6.41 DMB
2963 // A8.6.42 DSB
2964 // A8.6.49 ISB
2965 static inline bool MemBarrierInstr(uint32_t insn) {
2966   unsigned op7_4 = slice(insn, 7, 4);
2967   if (slice(insn, 31, 20) == 0xf57 && (op7_4 >= 4 && op7_4 <= 6))
2968     return true;
2969
2970   return false;
2971 }
2972
2973 static inline bool PreLoadOpcode(unsigned Opcode) {
2974   switch(Opcode) {
2975   case ARM::PLDi:  case ARM::PLDr:
2976   case ARM::PLDWi: case ARM::PLDWr:
2977   case ARM::PLIi:  case ARM::PLIr:
2978     return true;
2979   default:
2980     return false;
2981   }
2982 }
2983
2984 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2985     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2986
2987   // Preload Data/Instruction requires either 2 or 4 operands.
2988   // PLDi, PLDWi, PLIi:                Rn [+/-]imm12 add = (U == '1')
2989   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: Rn Rm addrmode2_opc
2990
2991   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2992                                                      decodeRn(insn))));
2993
2994   if (Opcode == ARM::PLDi || Opcode == ARM::PLDWi || Opcode == ARM::PLIi) {
2995     unsigned Imm12 = slice(insn, 11, 0);
2996     bool Negative = getUBit(insn) == 0;
2997     int Offset = Negative ? -1 - Imm12 : 1 * Imm12;
2998     MI.addOperand(MCOperand::CreateImm(Offset));
2999     NumOpsAdded = 2;
3000   } else {
3001     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3002                                                        decodeRm(insn))));
3003
3004     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
3005
3006     // Inst{6-5} encodes the shift opcode.
3007     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
3008     // Inst{11-7} encodes the imm5 shift amount.
3009     unsigned ShImm = slice(insn, 11, 7);
3010
3011     // A8.4.1.  Possible rrx or shift amount of 32...
3012     getImmShiftSE(ShOp, ShImm);
3013     MI.addOperand(MCOperand::CreateImm(
3014                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
3015     NumOpsAdded = 3;
3016   }
3017
3018   return true;
3019 }
3020
3021 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3022     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3023
3024   if (MemBarrierInstr(insn))
3025     return true;
3026
3027   switch (Opcode) {
3028   case ARM::CLREX:
3029   case ARM::NOP:
3030   case ARM::TRAP:
3031   case ARM::YIELD:
3032   case ARM::WFE:
3033   case ARM::WFI:
3034   case ARM::SEV:
3035   case ARM::SETENDBE:
3036   case ARM::SETENDLE:
3037     return true;
3038   default:
3039     break;
3040   }
3041
3042   // CPS has a singleton $opt operand that contains the following information:
3043   // opt{4-0} = mode from Inst{4-0}
3044   // opt{5} = changemode from Inst{17}
3045   // opt{8-6} = AIF from Inst{8-6}
3046   // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
3047   if (Opcode == ARM::CPS) {
3048     unsigned Option = slice(insn, 4, 0) | slice(insn, 17, 17) << 5 |
3049       slice(insn, 8, 6) << 6 | slice(insn, 19, 18) << 9;
3050     MI.addOperand(MCOperand::CreateImm(Option));
3051     NumOpsAdded = 1;
3052     return true;
3053   }
3054
3055   // DBG has its option specified in Inst{3-0}.
3056   if (Opcode == ARM::DBG) {
3057     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3058     NumOpsAdded = 1;
3059     return true;
3060   }
3061
3062   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3063   if (Opcode == ARM::BKPT) {
3064     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3065                                        slice(insn, 3, 0)));
3066     NumOpsAdded = 1;
3067     return true;
3068   }
3069
3070   if (PreLoadOpcode(Opcode))
3071     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3072
3073   assert(0 && "Unexpected misc instruction!");
3074   return false;
3075 }
3076
3077 static bool DisassembleThumbMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3078     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
3079
3080   assert(0 && "Unexpected thumb misc. instruction!");
3081   return false;
3082 }
3083
3084 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3085 /// We divide the disassembly task into different categories, with each one
3086 /// corresponding to a specific instruction encoding format.  There could be
3087 /// exceptions when handling a specific format, and that is why the Opcode is
3088 /// also present in the function prototype.
3089 static const DisassembleFP FuncPtrs[] = {
3090   &DisassemblePseudo,
3091   &DisassembleMulFrm,
3092   &DisassembleBrFrm,
3093   &DisassembleBrMiscFrm,
3094   &DisassembleDPFrm,
3095   &DisassembleDPSoRegFrm,
3096   &DisassembleLdFrm,
3097   &DisassembleStFrm,
3098   &DisassembleLdMiscFrm,
3099   &DisassembleStMiscFrm,
3100   &DisassembleLdStMulFrm,
3101   &DisassembleLdStExFrm,
3102   &DisassembleArithMiscFrm,
3103   &DisassembleExtFrm,
3104   &DisassembleVFPUnaryFrm,
3105   &DisassembleVFPBinaryFrm,
3106   &DisassembleVFPConv1Frm,
3107   &DisassembleVFPConv2Frm,
3108   &DisassembleVFPConv3Frm,
3109   &DisassembleVFPConv4Frm,
3110   &DisassembleVFPConv5Frm,
3111   &DisassembleVFPLdStFrm,
3112   &DisassembleVFPLdStMulFrm,
3113   &DisassembleVFPMiscFrm,
3114   &DisassembleThumbFrm,
3115   &DisassembleNEONFrm,
3116   &DisassembleNEONGetLnFrm,
3117   &DisassembleNEONSetLnFrm,
3118   &DisassembleNEONDupFrm,
3119   &DisassembleMiscFrm,
3120   &DisassembleThumbMiscFrm,
3121
3122   // VLD and VST (including one lane) Instructions.
3123   &DisassembleNLdSt,
3124
3125   // A7.4.6 One register and a modified immediate value
3126   // 1-Register Instructions with imm.
3127   // LLVM only defines VMOVv instructions.
3128   &DisassembleN1RegModImmFrm,
3129
3130   // 2-Register Instructions with no imm.
3131   &DisassembleN2RegFrm,
3132
3133   // 2-Register Instructions with imm (vector convert float/fixed point).
3134   &DisassembleNVCVTFrm,
3135
3136   // 2-Register Instructions with imm (vector dup lane).
3137   &DisassembleNVecDupLnFrm,
3138
3139   // Vector Shift Left Instructions.
3140   &DisassembleN2RegVecShLFrm,
3141
3142   // Vector Shift Righ Instructions, which has different interpretation of the
3143   // shift amount from the imm6 field.
3144   &DisassembleN2RegVecShRFrm,
3145
3146   // 3-Register Data-Processing Instructions.
3147   &DisassembleN3RegFrm,
3148
3149   // Vector Shift (Register) Instructions.
3150   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3151   &DisassembleN3RegVecShFrm,
3152
3153   // Vector Extract Instructions.
3154   &DisassembleNVecExtractFrm,
3155
3156   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3157   // By Scalar Instructions.
3158   &DisassembleNVecMulScalarFrm,
3159
3160   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3161   // values in a table and generate a new vector.
3162   &DisassembleNVTBLFrm,
3163
3164   NULL
3165 };
3166
3167 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3168 /// The general idea is to set the Opcode for the MCInst, followed by adding
3169 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3170 /// to the Format-specific disassemble function for disassembly, followed by
3171 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3172 /// which follow the Dst/Src Operands.
3173 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3174   // Stage 1 sets the Opcode.
3175   MI.setOpcode(Opcode);
3176   // If the number of operands is zero, we're done!
3177   if (NumOps == 0)
3178     return true;
3179
3180   // Stage 2 calls the format-specific disassemble function to build the operand
3181   // list.
3182   if (Disasm == NULL)
3183     return false;
3184   unsigned NumOpsAdded = 0;
3185   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3186
3187   if (!OK || this->Err != 0) return false;
3188   if (NumOpsAdded >= NumOps)
3189     return true;
3190
3191   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3192   // FIXME: Should this be done selectively?
3193   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3194 }
3195
3196 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3197     uint32_t insn, unsigned short NumOpsRemaining) {
3198
3199   assert(NumOpsRemaining > 0 && "Invalid argument");
3200
3201   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3202   const std::string &Name = ARMInsts[Opcode].Name;
3203   unsigned Idx = MI.getNumOperands();
3204
3205   // First, we check whether this instr specifies the PredicateOperand through
3206   // a pair of TargetOperandInfos with isPredicate() property.
3207   if (NumOpsRemaining >= 2 &&
3208       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3209       OpInfo[Idx].RegClass == 0 && OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3210   {
3211     // If we are inside an IT block, get the IT condition bits maintained via
3212     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3213     // See also A2.5.2.
3214     if (InITBlock())
3215       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3216     else {
3217       if (Name.length() > 1 && Name[0] == 't') {
3218         // Thumb conditional branch instructions have their cond field embedded,
3219         // like ARM.
3220         //
3221         // A8.6.16 B
3222         if (Name == "t2Bcc")
3223           MI.addOperand(MCOperand::CreateImm(slice(insn, 25, 22)));
3224         else if (Name == "tBcc")
3225           MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 8)));
3226         else
3227           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3228       } else {
3229         // ARM Instructions.  Check condition field.
3230         int64_t CondVal = getCondField(insn);
3231         if (CondVal == 0xF)
3232           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3233         else
3234           MI.addOperand(MCOperand::CreateImm(CondVal));
3235       }
3236     }
3237     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3238     Idx += 2;
3239     NumOpsRemaining -= 2;
3240     if (NumOpsRemaining == 0)
3241       return true;
3242   }
3243
3244   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3245   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3246     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3247     --NumOpsRemaining;
3248   }
3249
3250   if (NumOpsRemaining == 0)
3251     return true;
3252   else
3253     return false;
3254 }
3255
3256 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3257 /// after BuildIt is finished.
3258 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3259     uint32_t insn) {
3260
3261   if (!SP) return Status;
3262
3263   if (Opcode == ARM::t2IT)
3264     SP->InitIT(slice(insn, 7, 0));
3265   else if (InITBlock())
3266     SP->UpdateIT();
3267
3268   return Status;
3269 }
3270
3271 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3272 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3273                                      unsigned short num)
3274   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3275   unsigned Idx = (unsigned)format;
3276   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3277   Disasm = FuncPtrs[Idx];
3278 }
3279
3280 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3281 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3282 /// Return NULL if it fails to create/return a proper builder.  API clients
3283 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3284 /// performed by the API clients to improve performance.
3285 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3286   // For "Unknown format", fail by returning a NULL pointer.
3287   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1))
3288     return 0;
3289
3290   return new ARMBasicMCBuilder(Opcode, Format,
3291                                ARMInsts[Opcode].getNumOperands());
3292 }