lib/Target/ARM/Disassembler/ThumbDisassemblerCore.h

   1 //===- ThumbDisassemblerCore.h - Thumb disassembler helpers -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code for disassembling a Thumb instr.  It is to be included by
  12 // ARMDisassemblerCore.cpp because it contains the static DisassembleThumbFrm()
  13 // function which acts as the dispatcher to disassemble a Thumb instruction.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 ///////////////////////////////
  18 //                           //
  19 //     Utility Functions     //
  20 //                           //
  21 ///////////////////////////////
  22
  23 // Utilities for 16-bit Thumb instructions.
  24 /*
  25 15 14 13 12 11 10  9  8  7  6  5  4  3  2  1  0
  26                [  tRt ]
  27                       [ tRm ]  [ tRn ]  [ tRd ]
  28                          D  [   Rm   ]  [  Rd ]
  29
  30                       [ imm3]
  31                [    imm5    ]
  32                    i     [    imm5   ]
  33                             [       imm7      ]
  34                          [       imm8         ]
  35                [             imm11            ]
  36
  37             [   cond  ]
  38 */
  39
  40 // Extract tRt: Inst{10-8}.
  41 static inline unsigned getT1tRt(uint32_t insn) {
  42   return slice(insn, 10, 8);
  43 }
  44
  45 // Extract tRm: Inst{8-6}.
  46 static inline unsigned getT1tRm(uint32_t insn) {
  47   return slice(insn, 8, 6);
  48 }
  49
  50 // Extract tRn: Inst{5-3}.
  51 static inline unsigned getT1tRn(uint32_t insn) {
  52   return slice(insn, 5, 3);
  53 }
  54
  55 // Extract tRd: Inst{2-0}.
  56 static inline unsigned getT1tRd(uint32_t insn) {
  57   return slice(insn, 2, 0);
  58 }
  59
  60 // Extract [D:Rd]: Inst{7:2-0}.
  61 static inline unsigned getT1Rd(uint32_t insn) {
  62   return slice(insn, 7, 7) << 3 | slice(insn, 2, 0);
  63 }
  64
  65 // Extract Rm: Inst{6-3}.
  66 static inline unsigned getT1Rm(uint32_t insn) {
  67   return slice(insn, 6, 3);
  68 }
  69
  70 // Extract imm3: Inst{8-6}.
  71 static inline unsigned getT1Imm3(uint32_t insn) {
  72   return slice(insn, 8, 6);
  73 }
  74
  75 // Extract imm5: Inst{10-6}.
  76 static inline unsigned getT1Imm5(uint32_t insn) {
  77   return slice(insn, 10, 6);
  78 }
  79
  80 // Extract i:imm5: Inst{9:7-3}.
  81 static inline unsigned getT1Imm6(uint32_t insn) {
  82   return slice(insn, 9, 9) << 5 | slice(insn, 7, 3);
  83 }
  84
  85 // Extract imm7: Inst{6-0}.
  86 static inline unsigned getT1Imm7(uint32_t insn) {
  87   return slice(insn, 6, 0);
  88 }
  89
  90 // Extract imm8: Inst{7-0}.
  91 static inline unsigned getT1Imm8(uint32_t insn) {
  92   return slice(insn, 7, 0);
  93 }
  94
  95 // Extract imm11: Inst{10-0}.
  96 static inline unsigned getT1Imm11(uint32_t insn) {
  97   return slice(insn, 10, 0);
  98 }
  99
 100 // Extract cond: Inst{11-8}.
 101 static inline unsigned getT1Cond(uint32_t insn) {
 102   return slice(insn, 11, 8);
 103 }
 104
 105 static inline bool IsGPR(unsigned RegClass) {
 106   return RegClass == ARM::GPRRegClassID || RegClass == ARM::rGPRRegClassID;
 107 }
 108
 109 // Utilities for 32-bit Thumb instructions.
 110
 111 // Extract imm4: Inst{19-16}.
 112 static inline unsigned getImm4(uint32_t insn) {
 113   return slice(insn, 19, 16);
 114 }
 115
 116 // Extract imm3: Inst{14-12}.
 117 static inline unsigned getImm3(uint32_t insn) {
 118   return slice(insn, 14, 12);
 119 }
 120
 121 // Extract imm8: Inst{7-0}.
 122 static inline unsigned getImm8(uint32_t insn) {
 123   return slice(insn, 7, 0);
 124 }
 125
 126 // A8.6.61 LDRB (immediate, Thumb) and friends
 127 // +/-: Inst{9}
 128 // imm8: Inst{7-0}
 129 static inline int decodeImm8(uint32_t insn) {
 130   int Offset = getImm8(insn);
 131   return slice(insn, 9, 9) ? Offset : -Offset;
 132 }
 133
 134 // Extract imm12: Inst{11-0}.
 135 static inline unsigned getImm12(uint32_t insn) {
 136   return slice(insn, 11, 0);
 137 }
 138
 139 // A8.6.63 LDRB (literal) and friends
 140 // +/-: Inst{23}
 141 // imm12: Inst{11-0}
 142 static inline int decodeImm12(uint32_t insn) {
 143   int Offset = getImm12(insn);
 144   return slice(insn, 23, 23) ? Offset : -Offset;
 145 }
 146
 147 // Extract imm2: Inst{7-6}.
 148 static inline unsigned getImm2(uint32_t insn) {
 149   return slice(insn, 7, 6);
 150 }
 151
 152 // For BFI, BFC, t2SBFX, and t2UBFX.
 153 // Extract lsb: Inst{14-12:7-6}.
 154 static inline unsigned getLsb(uint32_t insn) {
 155   return getImm3(insn) << 2 | getImm2(insn);
 156 }
 157
 158 // For BFI and BFC.
 159 // Extract msb: Inst{4-0}.
 160 static inline unsigned getMsb(uint32_t insn) {
 161   return slice(insn, 4, 0);
 162 }
 163
 164 // For t2SBFX and t2UBFX.
 165 // Extract widthminus1: Inst{4-0}.
 166 static inline unsigned getWidthMinus1(uint32_t insn) {
 167   return slice(insn, 4, 0);
 168 }
 169
 170 // For t2ADDri12 and t2SUBri12.
 171 // imm12 = i:imm3:imm8;
 172 static inline unsigned getIImm3Imm8(uint32_t insn) {
 173   return slice(insn, 26, 26) << 11 | getImm3(insn) << 8 | getImm8(insn);
 174 }
 175
 176 // For t2MOVi16 and t2MOVTi16.
 177 // imm16 = imm4:i:imm3:imm8;
 178 static inline unsigned getImm16(uint32_t insn) {
 179   return getImm4(insn) << 12 | slice(insn, 26, 26) << 11 |
 180     getImm3(insn) << 8 | getImm8(insn);
 181 }
 182
 183 // Inst{5-4} encodes the shift type.
 184 static inline unsigned getShiftTypeBits(uint32_t insn) {
 185   return slice(insn, 5, 4);
 186 }
 187
 188 // Inst{14-12}:Inst{7-6} encodes the imm5 shift amount.
 189 static inline unsigned getShiftAmtBits(uint32_t insn) {
 190   return getImm3(insn) << 2 | getImm2(insn);
 191 }
 192
 193 // A8.6.17 BFC
 194 // Encoding T1 ARMv6T2, ARMv7
 195 // LLVM-specific encoding for #<lsb> and #<width>
 196 static inline bool getBitfieldInvMask(uint32_t insn, uint32_t &mask) {
 197   uint32_t lsb = getImm3(insn) << 2 | getImm2(insn);
 198   uint32_t msb = getMsb(insn);
 199   uint32_t Val = 0;
 200   if (msb < lsb) {
 201     DEBUG(errs() << "Encoding error: msb < lsb\n");
 202     return false;
 203   }
 204   for (uint32_t i = lsb; i <= msb; ++i)
 205     Val |= (1 << i);
 206   mask = ~Val;
 207   return true;
 208 }
 209
 210 // A8.4 Shifts applied to a register
 211 // A8.4.1 Constant shifts
 212 // A8.4.3 Pseudocode details of instruction-specified shifts and rotates
 213 //
 214 // decodeImmShift() returns the shift amount and the the shift opcode.
 215 // Note that, as of Jan-06-2010, LLVM does not support rrx shifted operands yet.
 216 static inline unsigned decodeImmShift(unsigned bits2, unsigned imm5,
 217                                       ARM_AM::ShiftOpc &ShOp) {
 218
 219   assert(imm5 < 32 && "Invalid imm5 argument");
 220   switch (bits2) {
 221   default: assert(0 && "No such value");
 222   case 0:
 223     ShOp = (imm5 == 0 ? ARM_AM::no_shift : ARM_AM::lsl);
 224     return imm5;
 225   case 1:
 226     ShOp = ARM_AM::lsr;
 227     return (imm5 == 0 ? 32 : imm5);
 228   case 2:
 229     ShOp = ARM_AM::asr;
 230     return (imm5 == 0 ? 32 : imm5);
 231   case 3:
 232     ShOp = (imm5 == 0 ? ARM_AM::rrx : ARM_AM::ror);
 233     return (imm5 == 0 ? 1 : imm5);
 234   }
 235 }
 236
 237 // A6.3.2 Modified immediate constants in Thumb instructions
 238 //
 239 // ThumbExpandImm() returns the modified immediate constant given an imm12 for
 240 // Thumb data-processing instructions with modified immediate.
 241 // See also A6.3.1 Data-processing (modified immediate).
 242 static inline unsigned ThumbExpandImm(unsigned imm12) {
 243   assert(imm12 <= 0xFFF && "Invalid imm12 argument");
 244
 245   // If the leading two bits is 0b00, the modified immediate constant is
 246   // obtained by splatting the low 8 bits into the first byte, every other byte,
 247   // or every byte of a 32-bit value.
 248   //
 249   // Otherwise, a rotate right of '1':imm12<6:0> by the amount imm12<11:7> is
 250   // performed.
 251
 252   if (slice(imm12, 11, 10) == 0) {
 253     unsigned short control = slice(imm12, 9, 8);
 254     unsigned imm8 = slice(imm12, 7, 0);
 255     switch (control) {
 256     default:
 257       assert(0 && "No such value");
 258       return 0;
 259     case 0:
 260       return imm8;
 261     case 1:
 262       return imm8 << 16 | imm8;
 263     case 2:
 264       return imm8 << 24 | imm8 << 8;
 265     case 3:
 266       return imm8 << 24 | imm8 << 16 | imm8 << 8 | imm8;
 267     }
 268   } else {
 269     // A rotate is required.
 270     unsigned Val = 1 << 7 | slice(imm12, 6, 0);
 271     unsigned Amt = slice(imm12, 11, 7);
 272     return ARM_AM::rotr32(Val, Amt);
 273   }
 274 }
 275
 276 static inline int decodeImm32_B_EncodingT3(uint32_t insn) {
 277   bool S = slice(insn, 26, 26);
 278   bool J1 = slice(insn, 13, 13);
 279   bool J2 = slice(insn, 11, 11);
 280   unsigned Imm21 = slice(insn, 21, 16) << 12 | slice(insn, 10, 0) << 1;
 281   if (S) Imm21 |= 1 << 20;
 282   if (J2) Imm21 |= 1 << 19;
 283   if (J1) Imm21 |= 1 << 18;
 284
 285   return SignExtend32<21>(Imm21);
 286 }
 287
 288 static inline int decodeImm32_B_EncodingT4(uint32_t insn) {
 289   unsigned S = slice(insn, 26, 26);
 290   bool I1 = slice(insn, 13, 13) == S;
 291   bool I2 = slice(insn, 11, 11) == S;
 292   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 0) << 1;
 293   if (S) Imm25 |= 1 << 24;
 294   if (I1) Imm25 |= 1 << 23;
 295   if (I2) Imm25 |= 1 << 22;
 296
 297   return SignExtend32<25>(Imm25);
 298 }
 299
 300 static inline int decodeImm32_BL(uint32_t insn) {
 301   unsigned S = slice(insn, 26, 26);
 302   bool I1 = slice(insn, 13, 13) == S;
 303   bool I2 = slice(insn, 11, 11) == S;
 304   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 0) << 1;
 305   if (S) Imm25 |= 1 << 24;
 306   if (I1) Imm25 |= 1 << 23;
 307   if (I2) Imm25 |= 1 << 22;
 308
 309   return SignExtend32<25>(Imm25);
 310 }
 311
 312 static inline int decodeImm32_BLX(uint32_t insn) {
 313   unsigned S = slice(insn, 26, 26);
 314   bool I1 = slice(insn, 13, 13) == S;
 315   bool I2 = slice(insn, 11, 11) == S;
 316   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 1) << 2;
 317   if (S) Imm25 |= 1 << 24;
 318   if (I1) Imm25 |= 1 << 23;
 319   if (I2) Imm25 |= 1 << 22;
 320
 321   return SignExtend32<25>(Imm25);
 322 }
 323
 324 // See, for example, A8.6.221 SXTAB16.
 325 static inline unsigned decodeRotate(uint32_t insn) {
 326   unsigned rotate = slice(insn, 5, 4);
 327   return rotate << 3;
 328 }
 329
 330 ///////////////////////////////////////////////
 331 //                                           //
 332 // Thumb1 instruction disassembly functions. //
 333 //                                           //
 334 ///////////////////////////////////////////////
 335
 336 // See "Utilities for 16-bit Thumb instructions" for register naming convention.
 337
 338 // A6.2.1 Shift (immediate), add, subtract, move, and compare
 339 //
 340 // shift immediate:         tRd CPSR tRn imm5
 341 // add/sub register:        tRd CPSR tRn tRm
 342 // add/sub 3-bit immediate: tRd CPSR tRn imm3
 343 // add/sub 8-bit immediate: tRt CPSR tRt(TIED_TO) imm8
 344 // mov/cmp immediate:       tRt [CPSR] imm8 (CPSR present for mov)
 345 //
 346 // Special case:
 347 // tMOVSr:                  tRd tRn
 348 static bool DisassembleThumb1General(MCInst &MI, unsigned Opcode, uint32_t insn,
 349     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 350
 351   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 352   unsigned &OpIdx = NumOpsAdded;
 353
 354   OpIdx = 0;
 355
 356   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID
 357          && "Invalid arguments");
 358
 359   bool Imm3 = (Opcode == ARM::tADDi3 || Opcode == ARM::tSUBi3);
 360
 361   // Use Rt implies use imm8.
 362   bool UseRt = (Opcode == ARM::tADDi8 || Opcode == ARM::tSUBi8 ||
 363                 Opcode == ARM::tMOVi8 || Opcode == ARM::tCMPi8);
 364
 365   // Add the destination operand.
 366   MI.addOperand(MCOperand::CreateReg(
 367                   getRegisterEnum(B, ARM::tGPRRegClassID,
 368                                   UseRt ? getT1tRt(insn) : getT1tRd(insn))));
 369   ++OpIdx;
 370
 371   // Check whether the next operand to be added is a CCR Register.
 372   if (OpInfo[OpIdx].RegClass == ARM::CCRRegClassID) {
 373     assert(OpInfo[OpIdx].isOptionalDef() && "Optional def operand expected");
 374     MI.addOperand(MCOperand::CreateReg(B->InITBlock() ? 0 : ARM::CPSR));
 375     ++OpIdx;
 376   }
 377
 378   // Check whether the next operand to be added is a Thumb1 Register.
 379   assert(OpIdx < NumOps && "More operands expected");
 380   if (OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 381     // For UseRt, the reg operand is tied to the first reg operand.
 382     MI.addOperand(MCOperand::CreateReg(
 383                     getRegisterEnum(B, ARM::tGPRRegClassID,
 384                                     UseRt ? getT1tRt(insn) : getT1tRn(insn))));
 385     ++OpIdx;
 386   }
 387
 388   // Special case for tMOVSr.
 389   if (OpIdx == NumOps)
 390     return true;
 391
 392   // The next available operand is either a reg operand or an imm operand.
 393   if (OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 394     // Three register operand instructions.
 395     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 396                                                        getT1tRm(insn))));
 397   } else {
 398     assert(OpInfo[OpIdx].RegClass < 0 &&
 399            !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()
 400            && "Pure imm operand expected");
 401     MI.addOperand(MCOperand::CreateImm(UseRt ? getT1Imm8(insn)
 402                                              : (Imm3 ? getT1Imm3(insn)
 403                                                      : getT1Imm5(insn))));
 404   }
 405   ++OpIdx;
 406
 407   return true;
 408 }
 409
 410 // A6.2.2 Data-processing
 411 //
 412 // tCMPr, tTST, tCMN: tRd tRn
 413 // tMVN, tRSB:        tRd CPSR tRn
 414 // Others:            tRd CPSR tRd(TIED_TO) tRn
 415 static bool DisassembleThumb1DP(MCInst &MI, unsigned Opcode, uint32_t insn,
 416     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 417
 418   const TargetInstrDesc &TID = ARMInsts[Opcode];
 419   const TargetOperandInfo *OpInfo = TID.OpInfo;
 420   unsigned &OpIdx = NumOpsAdded;
 421
 422   OpIdx = 0;
 423
 424   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 425          (OpInfo[1].RegClass == ARM::CCRRegClassID
 426           || OpInfo[1].RegClass == ARM::tGPRRegClassID)
 427          && "Invalid arguments");
 428
 429   // Add the destination operand.
 430   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 431                                                      getT1tRd(insn))));
 432   ++OpIdx;
 433
 434   // Check whether the next operand to be added is a CCR Register.
 435   if (OpInfo[OpIdx].RegClass == ARM::CCRRegClassID) {
 436     assert(OpInfo[OpIdx].isOptionalDef() && "Optional def operand expected");
 437     MI.addOperand(MCOperand::CreateReg(B->InITBlock() ? 0 : ARM::CPSR));
 438     ++OpIdx;
 439   }
 440
 441   // We have either { tRd(TIED_TO), tRn } or { tRn } remaining.
 442   // Process the TIED_TO operand first.
 443
 444   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID
 445          && "Thumb reg operand expected");
 446   int Idx;
 447   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
 448     // The reg operand is tied to the first reg operand.
 449     MI.addOperand(MI.getOperand(Idx));
 450     ++OpIdx;
 451   }
 452
 453   // Process possible next reg operand.
 454   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 455     // Add tRn operand.
 456     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 457                                                        getT1tRn(insn))));
 458     ++OpIdx;
 459   }
 460
 461   return true;
 462 }
 463
 464 // A6.2.3 Special data instructions and branch and exchange
 465 //
 466 // tADDhirr: Rd Rd(TIED_TO) Rm
 467 // tCMPhir:  Rd Rm
 468 // tMOVr, tMOVgpr2gpr, tMOVgpr2tgpr, tMOVtgpr2gpr: Rd|tRd Rm|tRn
 469 // tBX_RET: 0 operand
 470 // tBX_RET_vararg: Rm
 471 // tBLXr_r9: Rm
 472 static bool DisassembleThumb1Special(MCInst &MI, unsigned Opcode, uint32_t insn,
 473     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 474
 475   // tBX_RET has 0 operand.
 476   if (NumOps == 0)
 477     return true;
 478
 479   // BX/BLX has 1 reg operand: Rm.
 480   if (NumOps == 1) {
 481     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 482                                                        getT1Rm(insn))));
 483     NumOpsAdded = 1;
 484     return true;
 485   }
 486
 487   const TargetInstrDesc &TID = ARMInsts[Opcode];
 488   const TargetOperandInfo *OpInfo = TID.OpInfo;
 489   unsigned &OpIdx = NumOpsAdded;
 490
 491   OpIdx = 0;
 492
 493   // Add the destination operand.
 494   unsigned RegClass = OpInfo[OpIdx].RegClass;
 495   MI.addOperand(MCOperand::CreateReg(
 496                   getRegisterEnum(B, RegClass,
 497                                   IsGPR(RegClass) ? getT1Rd(insn)
 498                                                   : getT1tRd(insn))));
 499   ++OpIdx;
 500
 501   // We have either { Rd(TIED_TO), Rm } or { Rm|tRn } remaining.
 502   // Process the TIED_TO operand first.
 503
 504   assert(OpIdx < NumOps && "More operands expected");
 505   int Idx;
 506   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
 507     // The reg operand is tied to the first reg operand.
 508     MI.addOperand(MI.getOperand(Idx));
 509     ++OpIdx;
 510   }
 511
 512   // The next reg operand is either Rm or tRn.
 513   assert(OpIdx < NumOps && "More operands expected");
 514   RegClass = OpInfo[OpIdx].RegClass;
 515   MI.addOperand(MCOperand::CreateReg(
 516                   getRegisterEnum(B, RegClass,
 517                                   IsGPR(RegClass) ? getT1Rm(insn)
 518                                                   : getT1tRn(insn))));
 519   ++OpIdx;
 520
 521   return true;
 522 }
 523
 524 // A8.6.59 LDR (literal)
 525 //
 526 // tLDRpci: tRt imm8*4
 527 static bool DisassembleThumb1LdPC(MCInst &MI, unsigned Opcode, uint32_t insn,
 528     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 529
 530   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 531   if (!OpInfo) return false;
 532
 533   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 534          (OpInfo[1].RegClass < 0 &&
 535           !OpInfo[1].isPredicate() &&
 536           !OpInfo[1].isOptionalDef())
 537          && "Invalid arguments");
 538
 539   // Add the destination operand.
 540   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 541                                                      getT1tRt(insn))));
 542
 543   // And the (imm8 << 2) operand.
 544   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn) << 2));
 545
 546   NumOpsAdded = 2;
 547
 548   return true;
 549 }
 550
 551 // Thumb specific addressing modes (see ARMInstrThumb.td):
 552 //
 553 // t_addrmode_rr := reg + reg
 554 //
 555 // t_addrmode_s4 := reg + reg
 556 //                  reg + imm5 * 4
 557 //
 558 // t_addrmode_s2 := reg + reg
 559 //                  reg + imm5 * 2
 560 //
 561 // t_addrmode_s1 := reg + reg
 562 //                  reg + imm5
 563 //
 564 // t_addrmode_sp := sp + imm8 * 4
 565 //
 566
 567 // A8.6.63 LDRB (literal)
 568 // A8.6.79 LDRSB (literal)
 569 // A8.6.75 LDRH (literal)
 570 // A8.6.83 LDRSH (literal)
 571 // A8.6.59 LDR (literal)
 572 //
 573 // These instrs calculate an address from the PC value and an immediate offset.
 574 // Rd Rn=PC (+/-)imm12 (+ if Inst{23} == 0b1)
 575 static bool DisassembleThumb2Ldpci(MCInst &MI, unsigned Opcode,
 576     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 577
 578   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 579   if (!OpInfo) return false;
 580
 581   assert(NumOps >= 2 &&
 582          OpInfo[0].RegClass == ARM::GPRRegClassID &&
 583          OpInfo[1].RegClass < 0 &&
 584          "Expect >= 2 operands, first as reg, and second as imm operand");
 585
 586   // Build the register operand, followed by the (+/-)imm12 immediate.
 587
 588   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 589                                                      decodeRd(insn))));
 590
 591   MI.addOperand(MCOperand::CreateImm(decodeImm12(insn)));
 592
 593   NumOpsAdded = 2;
 594
 595   return true;
 596 }
 597
 598
 599 // A6.2.4 Load/store single data item
 600 //
 601 // Load/Store Register (reg|imm):      tRd tRn imm5 tRm
 602 // Load Register Signed Byte|Halfword: tRd tRn tRm
 603 static bool DisassembleThumb1LdSt(unsigned opA, MCInst &MI, unsigned Opcode,
 604     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 605
 606   const TargetInstrDesc &TID = ARMInsts[Opcode];
 607   const TargetOperandInfo *OpInfo = TID.OpInfo;
 608   unsigned &OpIdx = NumOpsAdded;
 609
 610   // Table A6-5 16-bit Thumb Load/store instructions
 611   // opA = 0b0101 for STR/LDR (register) and friends.
 612   // Otherwise, we have STR/LDR (immediate) and friends.
 613   bool Imm5 = (opA != 5);
 614
 615   assert(NumOps >= 2
 616          && OpInfo[0].RegClass == ARM::tGPRRegClassID
 617          && OpInfo[1].RegClass == ARM::tGPRRegClassID
 618          && "Expect >= 2 operands and first two as thumb reg operands");
 619
 620   // Add the destination reg and the base reg.
 621   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 622                                                      getT1tRd(insn))));
 623   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 624                                                      getT1tRn(insn))));
 625   OpIdx = 2;
 626
 627   // We have either { imm5, tRm } or { tRm } remaining.
 628   // Process the imm5 first.  Note that STR/LDR (register) should skip the imm5
 629   // offset operand for t_addrmode_s[1|2|4].
 630
 631   assert(OpIdx < NumOps && "More operands expected");
 632
 633   if (OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate() &&
 634       !OpInfo[OpIdx].isOptionalDef()) {
 635
 636     MI.addOperand(MCOperand::CreateImm(Imm5 ? getT1Imm5(insn) : 0));
 637     ++OpIdx;
 638   }
 639
 640   // The next reg operand is tRm, the offset.
 641   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID
 642          && "Thumb reg operand expected");
 643   MI.addOperand(MCOperand::CreateReg(
 644                   Imm5 ? 0
 645                        : getRegisterEnum(B, ARM::tGPRRegClassID,
 646                                          getT1tRm(insn))));
 647   ++OpIdx;
 648
 649   return true;
 650 }
 651
 652 // A6.2.4 Load/store single data item
 653 //
 654 // Load/Store Register SP relative: tRt ARM::SP imm8
 655 static bool DisassembleThumb1LdStSP(MCInst &MI, unsigned Opcode, uint32_t insn,
 656     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 657
 658   assert((Opcode == ARM::tLDRspi || Opcode == ARM::tSTRspi)
 659          && "Unexpected opcode");
 660
 661   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 662   if (!OpInfo) return false;
 663
 664   assert(NumOps >= 3 &&
 665          OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 666          OpInfo[1].RegClass == ARM::GPRRegClassID &&
 667          (OpInfo[2].RegClass < 0 &&
 668           !OpInfo[2].isPredicate() &&
 669           !OpInfo[2].isOptionalDef())
 670          && "Invalid arguments");
 671
 672   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 673                                                      getT1tRt(insn))));
 674   MI.addOperand(MCOperand::CreateReg(ARM::SP));
 675   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 676   NumOpsAdded = 3;
 677   return true;
 678 }
 679
 680 // Table A6-1 16-bit Thumb instruction encoding
 681 // A8.6.10 ADR
 682 //
 683 // tADDrPCi: tRt imm8
 684 static bool DisassembleThumb1AddPCi(MCInst &MI, unsigned Opcode, uint32_t insn,
 685     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 686
 687   assert(Opcode == ARM::tADDrPCi && "Unexpected opcode");
 688
 689   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 690   if (!OpInfo) return false;
 691
 692   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 693          (OpInfo[1].RegClass < 0 &&
 694           !OpInfo[1].isPredicate() &&
 695           !OpInfo[1].isOptionalDef())
 696          && "Invalid arguments");
 697
 698   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 699                                                      getT1tRt(insn))));
 700   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 701   NumOpsAdded = 2;
 702   return true;
 703 }
 704
 705 // Table A6-1 16-bit Thumb instruction encoding
 706 // A8.6.8 ADD (SP plus immediate)
 707 //
 708 // tADDrSPi: tRt ARM::SP imm8
 709 static bool DisassembleThumb1AddSPi(MCInst &MI, unsigned Opcode, uint32_t insn,
 710     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 711
 712   assert(Opcode == ARM::tADDrSPi && "Unexpected opcode");
 713
 714   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 715   if (!OpInfo) return false;
 716
 717   assert(NumOps >= 3 &&
 718          OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 719          OpInfo[1].RegClass == ARM::GPRRegClassID &&
 720          (OpInfo[2].RegClass < 0 &&
 721           !OpInfo[2].isPredicate() &&
 722           !OpInfo[2].isOptionalDef())
 723          && "Invalid arguments");
 724
 725   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 726                                                      getT1tRt(insn))));
 727   MI.addOperand(MCOperand::CreateReg(ARM::SP));
 728   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 729   NumOpsAdded = 3;
 730   return true;
 731 }
 732
 733 // tPUSH, tPOP: Pred-Imm Pred-CCR register_list
 734 //
 735 // where register_list = low registers + [lr] for PUSH or
 736 //                       low registers + [pc] for POP
 737 //
 738 // "low registers" is specified by Inst{7-0}
 739 // lr|pc is specified by Inst{8}
 740 static bool DisassembleThumb1PushPop(MCInst &MI, unsigned Opcode, uint32_t insn,
 741     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 742
 743   assert((Opcode == ARM::tPUSH || Opcode == ARM::tPOP) && "Unexpected opcode");
 744
 745   unsigned &OpIdx = NumOpsAdded;
 746
 747   // Handling the two predicate operands before the reglist.
 748   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps))
 749     OpIdx += 2;
 750   else {
 751     DEBUG(errs() << "Expected predicate operands not found.\n");
 752     return false;
 753   }
 754
 755   unsigned RegListBits = slice(insn, 8, 8) << (Opcode == ARM::tPUSH ? 14 : 15)
 756     | slice(insn, 7, 0);
 757
 758   // Fill the variadic part of reglist.
 759   for (unsigned i = 0; i < 16; ++i) {
 760     if ((RegListBits >> i) & 1) {
 761       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 762                                                          i)));
 763       ++OpIdx;
 764     }
 765   }
 766
 767   return true;
 768 }
 769
 770 // A6.2.5 Miscellaneous 16-bit instructions
 771 // Delegate to DisassembleThumb1PushPop() for tPUSH & tPOP.
 772 //
 773 // tADDspi, tSUBspi: ARM::SP ARM::SP(TIED_TO) imm7
 774 // t2IT:             firstcond=Inst{7-4} mask=Inst{3-0}
 775 // tCBNZ, tCBZ:      tRd imm6*2
 776 // tBKPT:            imm8
 777 // tNOP, tSEV, tYIELD, tWFE, tWFI:
 778 //   no operand (except predicate pair)
 779 // tSETENDBE, tSETENDLE, :
 780 //   no operand
 781 // Others:           tRd tRn
 782 static bool DisassembleThumb1Misc(MCInst &MI, unsigned Opcode, uint32_t insn,
 783     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 784
 785   if (NumOps == 0)
 786     return true;
 787
 788   if (Opcode == ARM::tPUSH || Opcode == ARM::tPOP)
 789     return DisassembleThumb1PushPop(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 790
 791   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 792
 793   // Predicate operands are handled elsewhere.
 794   if (NumOps == 2 &&
 795       OpInfo[0].isPredicate() && OpInfo[1].isPredicate() &&
 796       OpInfo[0].RegClass < 0 && OpInfo[1].RegClass == ARM::CCRRegClassID) {
 797     return true;
 798   }
 799
 800   if (Opcode == ARM::tADDspi || Opcode == ARM::tSUBspi) {
 801     // Special case handling for tADDspi and tSUBspi.
 802     // A8.6.8 ADD (SP plus immediate) & A8.6.215 SUB (SP minus immediate)
 803     MI.addOperand(MCOperand::CreateReg(ARM::SP));
 804     MI.addOperand(MCOperand::CreateReg(ARM::SP));
 805     MI.addOperand(MCOperand::CreateImm(getT1Imm7(insn)));
 806     NumOpsAdded = 3;
 807     return true;
 808   }
 809
 810   if (Opcode == ARM::t2IT) {
 811     // Special case handling for If-Then.
 812     // A8.6.50 IT
 813     // Tag the (firstcond[0] bit << 4) along with mask.
 814
 815     // firstcond
 816     MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 4)));
 817
 818     // firstcond[0] and mask
 819     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 820     NumOpsAdded = 2;
 821     return true;
 822   }
 823
 824   if (Opcode == ARM::tBKPT) {
 825     MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn))); // breakpoint value
 826     NumOpsAdded = 1;
 827     return true;
 828   }
 829
 830   // CPS has a singleton $opt operand that contains the following information:
 831   // opt{4-0} = don't care
 832   // opt{5} = 0 (false)
 833   // opt{8-6} = AIF from Inst{2-0}
 834   // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 835   if (Opcode == ARM::tCPS) {
 836     unsigned Option = slice(insn, 2, 0) << 6 | slice(insn, 4, 4) << 9 | 1 << 10;
 837     MI.addOperand(MCOperand::CreateImm(Option));
 838     NumOpsAdded = 1;
 839     return true;
 840   }
 841
 842   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 843          (OpInfo[1].RegClass < 0 || OpInfo[1].RegClass==ARM::tGPRRegClassID)
 844          && "Expect >=2 operands");
 845
 846   // Add the destination operand.
 847   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 848                                                      getT1tRd(insn))));
 849
 850   if (OpInfo[1].RegClass == ARM::tGPRRegClassID) {
 851     // Two register instructions.
 852     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 853                                                        getT1tRn(insn))));
 854   } else {
 855     // CBNZ, CBZ
 856     assert((Opcode == ARM::tCBNZ || Opcode == ARM::tCBZ) &&"Unexpected opcode");
 857     MI.addOperand(MCOperand::CreateImm(getT1Imm6(insn) * 2));
 858   }
 859
 860   NumOpsAdded = 2;
 861
 862   return true;
 863 }
 864
 865 // A8.6.53  LDM / LDMIA
 866 // A8.6.189 STM / STMIA
 867 //
 868 // tLDMIA_UPD/tSTMIA_UPD: tRt tRt AM4ModeImm Pred-Imm Pred-CCR register_list
 869 // tLDMIA:                tRt AM4ModeImm Pred-Imm Pred-CCR register_list
 870 static bool DisassembleThumb1LdStMul(bool Ld, MCInst &MI, unsigned Opcode,
 871                                      uint32_t insn, unsigned short NumOps,
 872                                      unsigned &NumOpsAdded, BO B) {
 873   assert((Opcode == ARM::tLDMIA || Opcode == ARM::tLDMIA_UPD ||
 874           Opcode == ARM::tSTMIA_UPD) && "Unexpected opcode");
 875
 876   unsigned tRt = getT1tRt(insn);
 877   NumOpsAdded = 0;
 878
 879   // WB register, if necessary.
 880   if (Opcode == ARM::tLDMIA_UPD || Opcode == ARM::tSTMIA_UPD) {
 881     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 882                                                        tRt)));
 883     ++NumOpsAdded;
 884   }
 885
 886   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 887                                                      tRt)));
 888   ++NumOpsAdded;
 889
 890   // Handling the two predicate operands before the reglist.
 891   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps)) {
 892     NumOpsAdded += 2;
 893   } else {
 894     DEBUG(errs() << "Expected predicate operands not found.\n");
 895     return false;
 896   }
 897
 898   unsigned RegListBits = slice(insn, 7, 0);
 899
 900   // Fill the variadic part of reglist.
 901   for (unsigned i = 0; i < 8; ++i)
 902     if ((RegListBits >> i) & 1) {
 903       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 904                                                          i)));
 905       ++NumOpsAdded;
 906     }
 907
 908   return true;
 909 }
 910
 911 static bool DisassembleThumb1LdMul(MCInst &MI, unsigned Opcode, uint32_t insn,
 912     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 913   return DisassembleThumb1LdStMul(true, MI, Opcode, insn, NumOps, NumOpsAdded,
 914                                   B);
 915 }
 916
 917 static bool DisassembleThumb1StMul(MCInst &MI, unsigned Opcode, uint32_t insn,
 918     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 919   return DisassembleThumb1LdStMul(false, MI, Opcode, insn, NumOps, NumOpsAdded,
 920                                   B);
 921 }
 922
 923 // A8.6.16 B Encoding T1
 924 // cond = Inst{11-8} & imm8 = Inst{7-0}
 925 // imm32 = SignExtend(imm8:'0', 32)
 926 //
 927 // tBcc: offset Pred-Imm Pred-CCR
 928 // tSVC: imm8 Pred-Imm Pred-CCR
 929 // tTRAP: 0 operand (early return)
 930 static bool DisassembleThumb1CondBr(MCInst &MI, unsigned Opcode, uint32_t insn,
 931     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 932
 933   if (Opcode == ARM::tTRAP)
 934     return true;
 935
 936   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 937   if (!OpInfo) return false;
 938
 939   assert(NumOps == 3 && OpInfo[0].RegClass < 0 &&
 940          OpInfo[1].isPredicate() && OpInfo[2].RegClass == ARM::CCRRegClassID
 941          && "Exactly 3 operands expected");
 942
 943   unsigned Imm8 = getT1Imm8(insn);
 944   MI.addOperand(MCOperand::CreateImm(
 945                   Opcode == ARM::tBcc ? SignExtend32<9>(Imm8 << 1) + 4
 946                                       : (int)Imm8));
 947
 948   // Predicate operands by ARMBasicMCBuilder::TryPredicateAndSBitModifier().
 949   NumOpsAdded = 1;
 950
 951   return true;
 952 }
 953
 954 // A8.6.16 B Encoding T2
 955 // imm11 = Inst{10-0}
 956 // imm32 = SignExtend(imm11:'0', 32)
 957 //
 958 // tB: offset
 959 static bool DisassembleThumb1Br(MCInst &MI, unsigned Opcode, uint32_t insn,
 960     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 961
 962   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 963   if (!OpInfo) return false;
 964
 965   assert(NumOps == 1 && OpInfo[0].RegClass < 0 && "1 imm operand expected");
 966
 967   unsigned Imm11 = getT1Imm11(insn);
 968
 969   // When executing a Thumb instruction, PC reads as the address of the current
 970   // instruction plus 4.  The assembler subtracts 4 from the difference between
 971   // the branch instruction and the target address, disassembler has to add 4 to
 972   // to compensate.
 973   MI.addOperand(MCOperand::CreateImm(SignExtend32<12>(Imm11 << 1) + 4));
 974
 975   NumOpsAdded = 1;
 976
 977   return true;
 978
 979 }
 980
 981 // See A6.2 16-bit Thumb instruction encoding for instruction classes
 982 // corresponding to op.
 983 //
 984 // Table A6-1 16-bit Thumb instruction encoding (abridged)
 985 // op    Instruction or instruction class
 986 // ------  --------------------------------------------------------------------
 987 // 00xxxx  Shift (immediate), add, subtract, move, and compare on page A6-7
 988 // 010000  Data-processing on page A6-8
 989 // 010001  Special data instructions and branch and exchange on page A6-9
 990 // 01001x  Load from Literal Pool, see LDR (literal) on page A8-122
 991 // 0101xx  Load/store single data item on page A6-10
 992 // 011xxx
 993 // 100xxx
 994 // 10100x  Generate PC-relative address, see ADR on page A8-32
 995 // 10101x  Generate SP-relative address, see ADD (SP plus immediate) on
 996 //         page A8-28
 997 // 1011xx  Miscellaneous 16-bit instructions on page A6-11
 998 // 11000x  Store multiple registers, see STM / STMIA / STMEA on page A8-374
 999 // 11001x  Load multiple registers, see LDM / LDMIA / LDMFD on page A8-110 a
1000 // 1101xx  Conditional branch, and Supervisor Call on page A6-13
1001 // 11100x  Unconditional Branch, see B on page A8-44
1002 //
1003 static bool DisassembleThumb1(uint16_t op, MCInst &MI, unsigned Opcode,
1004     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1005
1006   unsigned op1 = slice(op, 5, 4);
1007   unsigned op2 = slice(op, 3, 2);
1008   unsigned op3 = slice(op, 1, 0);
1009   unsigned opA = slice(op, 5, 2);
1010   switch (op1) {
1011   case 0:
1012     // A6.2.1 Shift (immediate), add, subtract, move, and compare
1013     return DisassembleThumb1General(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1014   case 1:
1015     switch (op2) {
1016     case 0:
1017       switch (op3) {
1018       case 0:
1019         // A6.2.2 Data-processing
1020         return DisassembleThumb1DP(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1021       case 1:
1022         // A6.2.3 Special data instructions and branch and exchange
1023         return DisassembleThumb1Special(MI, Opcode, insn, NumOps, NumOpsAdded,
1024                                         B);
1025       default:
1026         // A8.6.59 LDR (literal)
1027         return DisassembleThumb1LdPC(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1028       }
1029       break;
1030     default:
1031       // A6.2.4 Load/store single data item
1032       return DisassembleThumb1LdSt(opA, MI, Opcode, insn, NumOps, NumOpsAdded,
1033                                    B);
1034       break;
1035     }
1036     break;
1037   case 2:
1038     switch (op2) {
1039     case 0:
1040       // A6.2.4 Load/store single data item
1041       return DisassembleThumb1LdSt(opA, MI, Opcode, insn, NumOps, NumOpsAdded,
1042                                    B);
1043     case 1:
1044       // A6.2.4 Load/store single data item
1045       return DisassembleThumb1LdStSP(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1046     case 2:
1047       if (op3 <= 1) {
1048         // A8.6.10 ADR
1049         return DisassembleThumb1AddPCi(MI, Opcode, insn, NumOps, NumOpsAdded,
1050                                        B);
1051       } else {
1052         // A8.6.8 ADD (SP plus immediate)
1053         return DisassembleThumb1AddSPi(MI, Opcode, insn, NumOps, NumOpsAdded,
1054                                        B);
1055       }
1056     default:
1057       // A6.2.5 Miscellaneous 16-bit instructions
1058       return DisassembleThumb1Misc(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1059     }
1060     break;
1061   case 3:
1062     switch (op2) {
1063     case 0:
1064       if (op3 <= 1) {
1065         // A8.6.189 STM / STMIA / STMEA
1066         return DisassembleThumb1StMul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1067       } else {
1068         // A8.6.53 LDM / LDMIA / LDMFD
1069         return DisassembleThumb1LdMul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1070       }
1071     case 1:
1072       // A6.2.6 Conditional branch, and Supervisor Call
1073       return DisassembleThumb1CondBr(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1074     case 2:
1075       // Unconditional Branch, see B on page A8-44
1076       return DisassembleThumb1Br(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1077     default:
1078       assert(0 && "Unreachable code");
1079       break;
1080     }
1081     break;
1082   default:
1083     assert(0 && "Unreachable code");
1084     break;
1085   }
1086
1087   return false;
1088 }
1089
1090 ///////////////////////////////////////////////
1091 //                                           //
1092 // Thumb2 instruction disassembly functions. //
1093 //                                           //
1094 ///////////////////////////////////////////////
1095
1096 ///////////////////////////////////////////////////////////
1097 //                                                       //
1098 // Note: the register naming follows the ARM convention! //
1099 //                                                       //
1100 ///////////////////////////////////////////////////////////
1101
1102 static inline bool Thumb2SRSOpcode(unsigned Opcode) {
1103   switch (Opcode) {
1104   default:
1105     return false;
1106   case ARM::t2SRSDBW: case ARM::t2SRSDB:
1107   case ARM::t2SRSIAW: case ARM::t2SRSIA:
1108     return true;
1109   }
1110 }
1111
1112 static inline bool Thumb2RFEOpcode(unsigned Opcode) {
1113   switch (Opcode) {
1114   default:
1115     return false;
1116   case ARM::t2RFEDBW: case ARM::t2RFEDB:
1117   case ARM::t2RFEIAW: case ARM::t2RFEIA:
1118     return true;
1119   }
1120 }
1121
1122 // t2SRS[IA|DB]W/t2SRS[IA|DB]: mode_imm = Inst{4-0}
1123 static bool DisassembleThumb2SRS(MCInst &MI, unsigned Opcode, uint32_t insn,
1124     unsigned short NumOps, unsigned &NumOpsAdded) {
1125   MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
1126   NumOpsAdded = 1;
1127   return true;
1128 }
1129
1130 // t2RFE[IA|DB]W/t2RFE[IA|DB]: Rn
1131 static bool DisassembleThumb2RFE(MCInst &MI, unsigned Opcode, uint32_t insn,
1132     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1133   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1134                                                      decodeRn(insn))));
1135   NumOpsAdded = 1;
1136   return true;
1137 }
1138
1139 static bool DisassembleThumb2LdStMul(MCInst &MI, unsigned Opcode, uint32_t insn,
1140     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1141
1142   if (Thumb2SRSOpcode(Opcode))
1143     return DisassembleThumb2SRS(MI, Opcode, insn, NumOps, NumOpsAdded);
1144
1145   if (Thumb2RFEOpcode(Opcode))
1146     return DisassembleThumb2RFE(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1147
1148   assert((Opcode == ARM::t2LDMIA || Opcode == ARM::t2LDMIA_UPD ||
1149           Opcode == ARM::t2LDMDB || Opcode == ARM::t2LDMDB_UPD ||
1150           Opcode == ARM::t2STMIA || Opcode == ARM::t2STMIA_UPD ||
1151           Opcode == ARM::t2STMDB || Opcode == ARM::t2STMDB_UPD)
1152          && "Unexpected opcode");
1153   assert(NumOps >= 5 && "Thumb2 LdStMul expects NumOps >= 5");
1154
1155   NumOpsAdded = 0;
1156
1157   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1158
1159   // Writeback to base.
1160   if (Opcode == ARM::t2LDMIA_UPD || Opcode == ARM::t2LDMDB_UPD ||
1161       Opcode == ARM::t2STMIA_UPD || Opcode == ARM::t2STMDB_UPD) {
1162     MI.addOperand(MCOperand::CreateReg(Base));
1163     ++NumOpsAdded;
1164   }
1165
1166   MI.addOperand(MCOperand::CreateReg(Base));
1167   ++NumOpsAdded;
1168
1169   // Handling the two predicate operands before the reglist.
1170   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps)) {
1171     NumOpsAdded += 2;
1172   } else {
1173     DEBUG(errs() << "Expected predicate operands not found.\n");
1174     return false;
1175   }
1176
1177   unsigned RegListBits = insn & ((1 << 16) - 1);
1178
1179   // Fill the variadic part of reglist.
1180   for (unsigned i = 0; i < 16; ++i)
1181     if ((RegListBits >> i) & 1) {
1182       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1183                                                          i)));
1184       ++NumOpsAdded;
1185     }
1186
1187   return true;
1188 }
1189
1190 // t2LDREX: Rd Rn
1191 // t2LDREXD: Rd Rs Rn
1192 // t2LDREXB, t2LDREXH: Rd Rn
1193 // t2STREX: Rs Rd Rn
1194 // t2STREXD: Rm Rd Rs Rn
1195 // t2STREXB, t2STREXH: Rm Rd Rn
1196 static bool DisassembleThumb2LdStEx(MCInst &MI, unsigned Opcode, uint32_t insn,
1197     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1198
1199   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1200   if (!OpInfo) return false;
1201
1202   unsigned &OpIdx = NumOpsAdded;
1203
1204   OpIdx = 0;
1205
1206   assert(NumOps >= 2
1207          && OpInfo[0].RegClass == ARM::GPRRegClassID
1208          && OpInfo[1].RegClass == ARM::GPRRegClassID
1209          && "Expect >=2 operands and first two as reg operands");
1210
1211   bool isStore = (ARM::t2STREX <= Opcode && Opcode <= ARM::t2STREXH);
1212   bool isSW = (Opcode == ARM::t2LDREX || Opcode == ARM::t2STREX);
1213   bool isDW = (Opcode == ARM::t2LDREXD || Opcode == ARM::t2STREXD);
1214
1215   // Add the destination operand for store.
1216   if (isStore) {
1217     MI.addOperand(MCOperand::CreateReg(
1218                     getRegisterEnum(B, ARM::GPRRegClassID,
1219                                     isSW ? decodeRs(insn) : decodeRm(insn))));
1220     ++OpIdx;
1221   }
1222
1223   // Source operand for store and destination operand for load.
1224   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1225                                                      decodeRd(insn))));
1226   ++OpIdx;
1227
1228   // Thumb2 doubleword complication: with an extra source/destination operand.
1229   if (isDW) {
1230     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1231                                                        decodeRs(insn))));
1232     ++OpIdx;
1233   }
1234
1235   // Finally add the pointer operand.
1236   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1237                                                      decodeRn(insn))));
1238   ++OpIdx;
1239
1240   return true;
1241 }
1242
1243 // LLVM, as of Jan-05-2010, does not output <Rt2>, i.e., Rs, in the asm.
1244 // Whereas the ARM Arch. Manual does not require that t2 = t+1 like in ARM ISA.
1245 //
1246 // t2LDRDi8: Rd Rs Rn imm8s4 (offset mode)
1247 // t2LDRDpci: Rd Rs imm8s4 (Not decoded, prefer the generic t2LDRDi8 version)
1248 // t2STRDi8: Rd Rs Rn imm8s4 (offset mode)
1249 //
1250 // Ditto for t2LDRD_PRE, t2LDRD_POST, t2STRD_PRE, t2STRD_POST, which are for
1251 // disassembly only and do not have a tied_to writeback base register operand.
1252 static bool DisassembleThumb2LdStDual(MCInst &MI, unsigned Opcode,
1253     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1254
1255   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1256   if (!OpInfo) return false;
1257
1258   assert(NumOps >= 4
1259          && OpInfo[0].RegClass == ARM::GPRRegClassID
1260          && OpInfo[1].RegClass == ARM::GPRRegClassID
1261          && OpInfo[2].RegClass == ARM::GPRRegClassID
1262          && OpInfo[3].RegClass < 0
1263          && "Expect >= 4 operands and first 3 as reg operands");
1264
1265   // Add the <Rt> <Rt2> operands.
1266   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1267                                                      decodeRd(insn))));
1268   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1269                                                      decodeRs(insn))));
1270   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1271                                                      decodeRn(insn))));
1272
1273   // Finally add (+/-)imm8*4, depending on the U bit.
1274   int Offset = getImm8(insn) * 4;
1275   if (getUBit(insn) == 0)
1276     Offset = -Offset;
1277   MI.addOperand(MCOperand::CreateImm(Offset));
1278   NumOpsAdded = 4;
1279
1280   return true;
1281 }
1282
1283 // t2TBB, t2TBH: Rn Rm Pred-Imm Pred-CCR
1284 static bool DisassembleThumb2TB(MCInst &MI, unsigned Opcode,
1285     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1286
1287   assert(NumOps >= 2 && "Expect >= 2 operands");
1288
1289   // The generic version of TBB/TBH needs a base register.
1290   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1291                                                      decodeRn(insn))));
1292   // Add the index register.
1293   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1294                                                      decodeRm(insn))));
1295   NumOpsAdded = 2;
1296
1297   return true;
1298 }
1299
1300 static inline bool Thumb2ShiftOpcode(unsigned Opcode) {
1301   switch (Opcode) {
1302   default:
1303     return false;
1304   case ARM::t2MOVCClsl: case ARM::t2MOVCClsr:
1305   case ARM::t2MOVCCasr: case ARM::t2MOVCCror:
1306   case ARM::t2LSLri:    case ARM::t2LSRri:
1307   case ARM::t2ASRri:    case ARM::t2RORri:
1308     return true;
1309   }
1310 }
1311
1312 // A6.3.11 Data-processing (shifted register)
1313 //
1314 // Two register operands (Rn=0b1111 no 1st operand reg): Rs Rm
1315 // Two register operands (Rs=0b1111 no dst operand reg): Rn Rm
1316 // Three register operands: Rs Rn Rm
1317 // Three register operands: (Rn=0b1111 Conditional Move) Rs Ro(TIED_TO) Rm
1318 //
1319 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1320 // register with shift forms: (Rm, ConstantShiftSpecifier).
1321 // Constant shift specifier: Imm = (ShOp | ShAmt<<3).
1322 //
1323 // There are special instructions, like t2MOVsra_flag and t2MOVsrl_flag, which
1324 // only require two register operands: Rd, Rm in ARM Reference Manual terms, and
1325 // nothing else, because the shift amount is already specified.
1326 // Similar case holds for t2MOVrx, t2ADDrr, ..., etc.
1327 static bool DisassembleThumb2DPSoReg(MCInst &MI, unsigned Opcode, uint32_t insn,
1328     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1329
1330   const TargetInstrDesc &TID = ARMInsts[Opcode];
1331   const TargetOperandInfo *OpInfo = TID.OpInfo;
1332   unsigned &OpIdx = NumOpsAdded;
1333
1334   // Special case handling.
1335   if (Opcode == ARM::t2BR_JT) {
1336     assert(NumOps == 4
1337            && OpInfo[0].RegClass == ARM::GPRRegClassID
1338            && OpInfo[1].RegClass == ARM::GPRRegClassID
1339            && OpInfo[2].RegClass < 0
1340            && OpInfo[3].RegClass < 0
1341            && "Exactly 4 operands expect and first two as reg operands");
1342     // Only need to populate the src reg operand.
1343     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1344                                                        decodeRm(insn))));
1345     MI.addOperand(MCOperand::CreateReg(0));
1346     MI.addOperand(MCOperand::CreateImm(0));
1347     MI.addOperand(MCOperand::CreateImm(0));
1348     NumOpsAdded = 4;
1349     return true;
1350   }
1351
1352   OpIdx = 0;
1353
1354   assert(NumOps >= 2
1355          && (OpInfo[0].RegClass == ARM::GPRRegClassID ||
1356              OpInfo[0].RegClass == ARM::rGPRRegClassID)
1357          && (OpInfo[1].RegClass == ARM::GPRRegClassID ||
1358              OpInfo[1].RegClass == ARM::rGPRRegClassID)
1359          && "Expect >= 2 operands and first two as reg operands");
1360
1361   bool ThreeReg = (NumOps > 2 && (OpInfo[2].RegClass == ARM::GPRRegClassID ||
1362                                   OpInfo[2].RegClass == ARM::rGPRRegClassID));
1363   bool NoDstReg = (decodeRs(insn) == 0xF);
1364
1365   // Build the register operands, followed by the constant shift specifier.
1366
1367   MI.addOperand(MCOperand::CreateReg(
1368                   getRegisterEnum(B, OpInfo[0].RegClass,
1369                                   NoDstReg ? decodeRn(insn) : decodeRs(insn))));
1370   ++OpIdx;
1371
1372   if (ThreeReg) {
1373     int Idx;
1374     if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
1375       // Process tied_to operand constraint.
1376       MI.addOperand(MI.getOperand(Idx));
1377       ++OpIdx;
1378     } else if (!NoDstReg) {
1379       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[1].RegClass,
1380                                                          decodeRn(insn))));
1381       ++OpIdx;
1382     } else {
1383       DEBUG(errs() << "Thumb2 encoding error: d==15 for three-reg operands.\n");
1384       return false;
1385     }
1386   }
1387
1388   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
1389                                                      decodeRm(insn))));
1390   ++OpIdx;
1391
1392   if (NumOps == OpIdx)
1393     return true;
1394
1395   if (OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1396       && !OpInfo[OpIdx].isOptionalDef()) {
1397
1398     if (Thumb2ShiftOpcode(Opcode))
1399       MI.addOperand(MCOperand::CreateImm(getShiftAmtBits(insn)));
1400     else {
1401       // Build the constant shift specifier operand.
1402       unsigned bits2 = getShiftTypeBits(insn);
1403       unsigned imm5 = getShiftAmtBits(insn);
1404       ARM_AM::ShiftOpc ShOp = ARM_AM::no_shift;
1405       unsigned ShAmt = decodeImmShift(bits2, imm5, ShOp);
1406       MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShAmt)));
1407     }
1408     ++OpIdx;
1409   }
1410
1411   return true;
1412 }
1413
1414 // A6.3.1 Data-processing (modified immediate)
1415 //
1416 // Two register operands: Rs Rn ModImm
1417 // One register operands (Rs=0b1111 no explicit dest reg): Rn ModImm
1418 // One register operands (Rn=0b1111 no explicit src reg): Rs ModImm -
1419 // {t2MOVi, t2MVNi}
1420 //
1421 // ModImm = ThumbExpandImm(i:imm3:imm8)
1422 static bool DisassembleThumb2DPModImm(MCInst &MI, unsigned Opcode,
1423     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1424
1425   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1426   unsigned &OpIdx = NumOpsAdded;
1427
1428   OpIdx = 0;
1429
1430   unsigned RdRegClassID = OpInfo[0].RegClass;
1431   assert(NumOps >= 2 && (RdRegClassID == ARM::GPRRegClassID ||
1432                          RdRegClassID == ARM::rGPRRegClassID)
1433          && "Expect >= 2 operands and first one as reg operand");
1434
1435   unsigned RnRegClassID = OpInfo[1].RegClass;
1436   bool TwoReg = (RnRegClassID == ARM::GPRRegClassID
1437                  || RnRegClassID == ARM::rGPRRegClassID);
1438   bool NoDstReg = (decodeRs(insn) == 0xF);
1439
1440   // Build the register operands, followed by the modified immediate.
1441
1442   MI.addOperand(MCOperand::CreateReg(
1443                   getRegisterEnum(B, RdRegClassID,
1444                                   NoDstReg ? decodeRn(insn) : decodeRs(insn))));
1445   ++OpIdx;
1446
1447   if (TwoReg) {
1448     if (NoDstReg) {
1449       DEBUG(errs()<<"Thumb2 encoding error: d==15 for DPModImm 2-reg instr.\n");
1450       return false;
1451     }
1452     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1453                                                        decodeRn(insn))));
1454     ++OpIdx;
1455   }
1456
1457   // The modified immediate operand should come next.
1458   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0 &&
1459          !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()
1460          && "Pure imm operand expected");
1461
1462   // i:imm3:imm8
1463   // A6.3.2 Modified immediate constants in Thumb instructions
1464   unsigned imm12 = getIImm3Imm8(insn);
1465   MI.addOperand(MCOperand::CreateImm(ThumbExpandImm(imm12)));
1466   ++OpIdx;
1467
1468   return true;
1469 }
1470
1471 static inline bool Thumb2SaturateOpcode(unsigned Opcode) {
1472   switch (Opcode) {
1473   case ARM::t2SSAT: case ARM::t2SSAT16:
1474   case ARM::t2USAT: case ARM::t2USAT16:
1475     return true;
1476   default:
1477     return false;
1478   }
1479 }
1480
1481 /// DisassembleThumb2Sat - Disassemble Thumb2 saturate instructions:
1482 /// o t2SSAT, t2USAT: Rs sat_pos Rn shamt
1483 /// o t2SSAT16, t2USAT16: Rs sat_pos Rn
1484 static bool DisassembleThumb2Sat(MCInst &MI, unsigned Opcode, uint32_t insn,
1485                                  unsigned &NumOpsAdded, BO B) {
1486   const TargetInstrDesc &TID = ARMInsts[Opcode];
1487   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1488
1489   // Disassemble the register def.
1490   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1491                                                      decodeRs(insn))));
1492
1493   unsigned Pos = slice(insn, 4, 0);
1494   if (Opcode == ARM::t2SSAT || Opcode == ARM::t2SSAT16)
1495     Pos += 1;
1496   MI.addOperand(MCOperand::CreateImm(Pos));
1497
1498   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1499                                                      decodeRn(insn))));
1500
1501   if (NumOpsAdded == 4) {
1502     ARM_AM::ShiftOpc Opc = (slice(insn, 21, 21) != 0 ?
1503                             ARM_AM::asr : ARM_AM::lsl);
1504     // Inst{14-12:7-6} encodes the imm5 shift amount.
1505     unsigned ShAmt = slice(insn, 14, 12) << 2 | slice(insn, 7, 6);
1506     if (ShAmt == 0) {
1507       if (Opc == ARM_AM::asr)
1508         ShAmt = 32;
1509       else
1510         Opc = ARM_AM::no_shift;
1511     }
1512     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1513   }
1514   return true;
1515 }
1516
1517 // A6.3.3 Data-processing (plain binary immediate)
1518 //
1519 // o t2ADDri12, t2SUBri12: Rs Rn imm12
1520 // o t2LEApcrel (ADR): Rs imm12
1521 // o t2BFC (BFC): Rs Ro(TIED_TO) bf_inv_mask_imm
1522 // o t2BFI (BFI) (Currently not defined in LLVM as of Jan-07-2010)
1523 // o t2MOVi16: Rs imm16
1524 // o t2MOVTi16: Rs imm16
1525 // o t2SBFX (SBFX): Rs Rn lsb width
1526 // o t2UBFX (UBFX): Rs Rn lsb width
1527 // o t2BFI (BFI): Rs Rn lsb width
1528 static bool DisassembleThumb2DPBinImm(MCInst &MI, unsigned Opcode,
1529     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1530
1531   const TargetInstrDesc &TID = ARMInsts[Opcode];
1532   const TargetOperandInfo *OpInfo = TID.OpInfo;
1533   unsigned &OpIdx = NumOpsAdded;
1534
1535   OpIdx = 0;
1536
1537   unsigned RdRegClassID = OpInfo[0].RegClass;
1538   assert(NumOps >= 2 && (RdRegClassID == ARM::GPRRegClassID ||
1539                          RdRegClassID == ARM::rGPRRegClassID)
1540          && "Expect >= 2 operands and first one as reg operand");
1541
1542   unsigned RnRegClassID = OpInfo[1].RegClass;
1543   bool TwoReg = (RnRegClassID == ARM::GPRRegClassID
1544                  || RnRegClassID == ARM::rGPRRegClassID);
1545
1546   // Build the register operand(s), followed by the immediate(s).
1547
1548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RdRegClassID,
1549                                                      decodeRs(insn))));
1550   ++OpIdx;
1551
1552   if (TwoReg) {
1553     assert(NumOps >= 3 && "Expect >= 3 operands");
1554     int Idx;
1555     if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
1556       // Process tied_to operand constraint.
1557       MI.addOperand(MI.getOperand(Idx));
1558     } else {
1559       // Add src reg operand.
1560       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1561                                                          decodeRn(insn))));
1562     }
1563     ++OpIdx;
1564   }
1565
1566   if (Opcode == ARM::t2BFI) {
1567     // Add val reg operand.
1568     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1569                                                        decodeRn(insn))));
1570     ++OpIdx;
1571   }
1572
1573   assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1574          && !OpInfo[OpIdx].isOptionalDef()
1575          && "Pure imm operand expected");
1576
1577   // Pre-increment OpIdx.
1578   ++OpIdx;
1579
1580   if (Opcode == ARM::t2ADDri12 || Opcode == ARM::t2SUBri12
1581       || Opcode == ARM::t2LEApcrel)
1582     MI.addOperand(MCOperand::CreateImm(getIImm3Imm8(insn)));
1583   else if (Opcode == ARM::t2MOVi16 || Opcode == ARM::t2MOVTi16)
1584     MI.addOperand(MCOperand::CreateImm(getImm16(insn)));
1585   else if (Opcode == ARM::t2BFC || Opcode == ARM::t2BFI) {
1586     uint32_t mask = 0;
1587     if (getBitfieldInvMask(insn, mask))
1588       MI.addOperand(MCOperand::CreateImm(mask));
1589     else
1590       return false;
1591   } else {
1592     // Handle the case of: lsb width
1593     assert((Opcode == ARM::t2SBFX || Opcode == ARM::t2UBFX)
1594             && "Unexpected opcode");
1595     MI.addOperand(MCOperand::CreateImm(getLsb(insn)));
1596     MI.addOperand(MCOperand::CreateImm(getWidthMinus1(insn) + 1));
1597
1598     ++OpIdx;
1599   }
1600
1601   return true;
1602 }
1603
1604 // A6.3.4 Table A6-15 Miscellaneous control instructions
1605 // A8.6.41 DMB
1606 // A8.6.42 DSB
1607 // A8.6.49 ISB
1608 static inline bool t2MiscCtrlInstr(uint32_t insn) {
1609   if (slice(insn, 31, 20) == 0xf3b && slice(insn, 15, 14) == 2 &&
1610       slice(insn, 12, 12) == 0)
1611     return true;
1612
1613   return false;
1614 }
1615
1616 // A6.3.4 Branches and miscellaneous control
1617 //
1618 // A8.6.16 B
1619 // Branches: t2B, t2Bcc -> imm operand
1620 //
1621 // Branches: t2TPsoft -> no operand
1622 //
1623 // A8.6.23 BL, BLX (immediate)
1624 // Branches (defined in ARMInstrThumb.td): tBLr9, tBLXi_r9 -> imm operand
1625 //
1626 // A8.6.26
1627 // t2BXJ -> Rn
1628 //
1629 // Miscellaneous control: t2DMBsy (and its t2DMB variants),
1630 // t2DSBsy (and its t2DSB varianst), t2ISBsy, t2CLREX
1631 //   -> no operand (except pred-imm pred-ccr for CLREX, memory barrier variants)
1632 //
1633 // Hint: t2NOP, t2YIELD, t2WFE, t2WFI, t2SEV
1634 //   -> no operand (except pred-imm pred-ccr)
1635 //
1636 // t2DBG -> imm4 = Inst{3-0}
1637 //
1638 // t2MRS/t2MRSsys -> Rs
1639 // t2MSR/t2MSRsys -> Rn mask=Inst{11-8}
1640 // t2SMC -> imm4 = Inst{19-16}
1641 static bool DisassembleThumb2BrMiscCtrl(MCInst &MI, unsigned Opcode,
1642     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1643
1644   if (NumOps == 0)
1645     return true;
1646
1647   if (t2MiscCtrlInstr(insn))
1648     return true;
1649
1650   switch (Opcode) {
1651   case ARM::t2CLREX:
1652   case ARM::t2NOP:
1653   case ARM::t2YIELD:
1654   case ARM::t2WFE:
1655   case ARM::t2WFI:
1656   case ARM::t2SEV:
1657     return true;
1658   default:
1659     break;
1660   }
1661
1662   // CPS has a singleton $opt operand that contains the following information:
1663   // opt{4-0} = mode from Inst{4-0}
1664   // opt{5} = changemode from Inst{8}
1665   // opt{8-6} = AIF from Inst{7-5}
1666   // opt{10-9} = imod from Inst{10-9} with 0b10 as enable and 0b11 as disable
1667   if (Opcode == ARM::t2CPS) {
1668     unsigned Option = slice(insn, 4, 0) | slice(insn, 8, 8) << 5 |
1669       slice(insn, 7, 5) << 6 | slice(insn, 10, 9) << 9;
1670     MI.addOperand(MCOperand::CreateImm(Option));
1671     NumOpsAdded = 1;
1672     return true;
1673   }
1674
1675   // DBG has its option specified in Inst{3-0}.
1676   if (Opcode == ARM::t2DBG) {
1677     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
1678     NumOpsAdded = 1;
1679     return true;
1680   }
1681
1682   // MRS and MRSsys take one GPR reg Rs.
1683   if (Opcode == ARM::t2MRS || Opcode == ARM::t2MRSsys) {
1684     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1685                                                        decodeRs(insn))));
1686     NumOpsAdded = 1;
1687     return true;
1688   }
1689   // BXJ takes one GPR reg Rn.
1690   if (Opcode == ARM::t2BXJ) {
1691     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1692                                                        decodeRn(insn))));
1693     NumOpsAdded = 1;
1694     return true;
1695   }
1696   // MSR and MSRsys take one GPR reg Rn, followed by the mask.
1697   if (Opcode == ARM::t2MSR || Opcode == ARM::t2MSRsys || Opcode == ARM::t2BXJ) {
1698     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1699                                                        decodeRn(insn))));
1700     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 8)));
1701     NumOpsAdded = 2;
1702     return true;
1703   }
1704   // SMC take imm4.
1705   if (Opcode == ARM::t2SMC) {
1706     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
1707     NumOpsAdded = 1;
1708     return true;
1709   }
1710
1711   // Add the imm operand.
1712   int Offset = 0;
1713
1714   switch (Opcode) {
1715   default:
1716     assert(0 && "Unexpected opcode");
1717     return false;
1718   case ARM::t2B:
1719     Offset = decodeImm32_B_EncodingT4(insn);
1720     break;
1721   case ARM::t2Bcc:
1722     Offset = decodeImm32_B_EncodingT3(insn);
1723     break;
1724   case ARM::tBLr9:
1725     Offset = decodeImm32_BL(insn);
1726     break;
1727   case ARM::tBLXi_r9:
1728     Offset = decodeImm32_BLX(insn);
1729     break;
1730   }
1731   // When executing a Thumb instruction, PC reads as the address of the current
1732   // instruction plus 4.  The assembler subtracts 4 from the difference between
1733   // the branch instruction and the target address, disassembler has to add 4 to
1734   // to compensate.
1735   MI.addOperand(MCOperand::CreateImm(Offset + 4));
1736
1737   NumOpsAdded = 1;
1738
1739   return true;
1740 }
1741
1742 static inline bool Thumb2PreloadOpcode(unsigned Opcode) {
1743   switch (Opcode) {
1744   default:
1745     return false;
1746   case ARM::t2PLDi12:   case ARM::t2PLDi8:
1747   case ARM::t2PLDs:
1748   case ARM::t2PLDWi12:  case ARM::t2PLDWi8:
1749   case ARM::t2PLDWs:
1750   case ARM::t2PLIi12:   case ARM::t2PLIi8:
1751   case ARM::t2PLIs:
1752     return true;
1753   }
1754 }
1755
1756 static bool DisassembleThumb2PreLoad(MCInst &MI, unsigned Opcode, uint32_t insn,
1757     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1758
1759   // Preload Data/Instruction requires either 2 or 3 operands.
1760   // t2PLDi12, t2PLDi8, t2PLDpci: Rn [+/-]imm12/imm8
1761   // t2PLDr:                      Rn Rm
1762   // t2PLDs:                      Rn Rm imm2=Inst{5-4}
1763   // Same pattern applies for t2PLDW* and t2PLI*.
1764
1765   const TargetInstrDesc &TID = ARMInsts[Opcode];
1766   const TargetOperandInfo *OpInfo = TID.OpInfo;
1767   unsigned &OpIdx = NumOpsAdded;
1768
1769   OpIdx = 0;
1770
1771   assert(NumOps >= 2 &&
1772          OpInfo[0].RegClass == ARM::GPRRegClassID &&
1773          "Expect >= 2 operands and first one as reg operand");
1774
1775   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1776                                                      decodeRn(insn))));
1777   ++OpIdx;
1778
1779   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1780     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1781                                                        decodeRm(insn))));
1782   } else {
1783     assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1784            && !OpInfo[OpIdx].isOptionalDef()
1785            && "Pure imm operand expected");
1786     int Offset = 0;
1787     if (slice(insn, 19, 16) == 0xFF) {
1788       bool Negative = slice(insn, 23, 23) == 0;
1789       unsigned Imm12 = getImm12(insn);
1790       Offset = Negative ? -1 - Imm12 : 1 * Imm12;
1791     } else if (Opcode == ARM::t2PLDi8 || Opcode == ARM::t2PLDWi8 ||
1792                Opcode == ARM::t2PLIi8) {
1793       // A8.6.117 Encoding T2: add = FALSE
1794       unsigned Imm8 = getImm8(insn);
1795       Offset = -1 - Imm8;
1796     } else // The i12 forms.  See, for example, A8.6.117 Encoding T1.
1797       Offset = decodeImm12(insn);
1798     MI.addOperand(MCOperand::CreateImm(Offset));
1799   }
1800   ++OpIdx;
1801
1802   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0 &&
1803       !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1804     // Fills in the shift amount for t2PLDs, t2PLDWs, t2PLIs.
1805     MI.addOperand(MCOperand::CreateImm(slice(insn, 5, 4)));
1806     ++OpIdx;
1807   }
1808
1809   return true;
1810 }
1811
1812 // A6.3.10 Store single data item
1813 // A6.3.9 Load byte, memory hints
1814 // A6.3.8 Load halfword, memory hints
1815 // A6.3.7 Load word
1816 //
1817 // For example,
1818 //
1819 // t2LDRi12:   Rd Rn (+)imm12
1820 // t2LDRi8:    Rd Rn (+/-)imm8 (+ if Inst{9} == 0b1)
1821 // t2LDRs:     Rd Rn Rm ConstantShiftSpecifier (see also
1822 //             DisassembleThumb2DPSoReg)
1823 // t2LDR_POST: Rd Rn Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1824 // t2LDR_PRE:  Rd Rn Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1825 //
1826 // t2STRi12:   Rd Rn (+)imm12
1827 // t2STRi8:    Rd Rn (+/-)imm8 (+ if Inst{9} == 0b1)
1828 // t2STRs:     Rd Rn Rm ConstantShiftSpecifier (see also
1829 //             DisassembleThumb2DPSoReg)
1830 // t2STR_POST: Rn Rd Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1831 // t2STR_PRE:  Rn Rd Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1832 //
1833 // Note that for indexed modes, the Rn(TIED_TO) operand needs to be populated
1834 // correctly, as LLVM AsmPrinter depends on it.  For indexed stores, the first
1835 // operand is Rn; for all the other instructions, Rd is the first operand.
1836 //
1837 // Delegates to DisassembleThumb2PreLoad() for preload data/instruction.
1838 // Delegates to DisassembleThumb2Ldpci() for load * literal operations.
1839 static bool DisassembleThumb2LdSt(bool Load, MCInst &MI, unsigned Opcode,
1840     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1841
1842   unsigned Rn = decodeRn(insn);
1843
1844   if (Thumb2PreloadOpcode(Opcode))
1845     return DisassembleThumb2PreLoad(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1846
1847   // See, for example, A6.3.7 Load word: Table A6-18 Load word.
1848   if (Load && Rn == 15)
1849     return DisassembleThumb2Ldpci(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1850   const TargetInstrDesc &TID = ARMInsts[Opcode];
1851   const TargetOperandInfo *OpInfo = TID.OpInfo;
1852   unsigned &OpIdx = NumOpsAdded;
1853
1854   OpIdx = 0;
1855
1856   assert(NumOps >= 3 &&
1857          OpInfo[0].RegClass == ARM::GPRRegClassID &&
1858          OpInfo[1].RegClass == ARM::GPRRegClassID &&
1859          "Expect >= 3 operands and first two as reg operands");
1860
1861   bool ThreeReg = (OpInfo[2].RegClass == ARM::GPRRegClassID);
1862   bool TIED_TO = ThreeReg && TID.getOperandConstraint(2, TOI::TIED_TO) != -1;
1863   bool Imm12 = !ThreeReg && slice(insn, 23, 23) == 1; // ARMInstrThumb2.td
1864
1865   // Build the register operands, followed by the immediate.
1866   unsigned R0, R1, R2 = 0;
1867   unsigned Rd = decodeRd(insn);
1868   int Imm = 0;
1869
1870   if (!Load && TIED_TO) {
1871     R0 = Rn;
1872     R1 = Rd;
1873   } else {
1874     R0 = Rd;
1875     R1 = Rn;
1876   }
1877   if (ThreeReg) {
1878     if (TIED_TO) {
1879       R2 = Rn;
1880       Imm = decodeImm8(insn);
1881     } else {
1882       R2 = decodeRm(insn);
1883       // See, for example, A8.6.64 LDRB (register).
1884       // And ARMAsmPrinter::printT2AddrModeSoRegOperand().
1885       // LSL is the default shift opc, and LLVM does not expect it to be encoded
1886       // as part of the immediate operand.
1887       // Imm = ARM_AM::getSORegOpc(ARM_AM::lsl, slice(insn, 5, 4));
1888       Imm = slice(insn, 5, 4);
1889     }
1890   } else {
1891     if (Imm12)
1892       Imm = getImm12(insn);
1893     else
1894       Imm = decodeImm8(insn);
1895   }
1896
1897   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1898                                                      R0)));
1899   ++OpIdx;
1900   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1901                                                      R1)));
1902   ++OpIdx;
1903
1904   if (ThreeReg) {
1905     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1906                                                        R2)));
1907     ++OpIdx;
1908   }
1909
1910   assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1911          && !OpInfo[OpIdx].isOptionalDef()
1912          && "Pure imm operand expected");
1913
1914   MI.addOperand(MCOperand::CreateImm(Imm));
1915   ++OpIdx;
1916
1917   return true;
1918 }
1919
1920 // A6.3.12 Data-processing (register)
1921 //
1922 // Two register operands [rotate]:   Rs Rm [rotation(= (rotate:'000'))]
1923 // Three register operands only:     Rs Rn Rm
1924 // Three register operands [rotate]: Rs Rn Rm [rotation(= (rotate:'000'))]
1925 //
1926 // Parallel addition and subtraction 32-bit Thumb instructions: Rs Rn Rm
1927 //
1928 // Miscellaneous operations: Rs [Rn] Rm
1929 static bool DisassembleThumb2DPReg(MCInst &MI, unsigned Opcode, uint32_t insn,
1930     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1931
1932   const TargetInstrDesc &TID = ARMInsts[Opcode];
1933   const TargetOperandInfo *OpInfo = TID.OpInfo;
1934   unsigned &OpIdx = NumOpsAdded;
1935
1936   OpIdx = 0;
1937
1938   assert(NumOps >= 2 &&
1939          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
1940          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
1941          "Expect >= 2 operands and first two as reg operands");
1942
1943   // Build the register operands, followed by the optional rotation amount.
1944
1945   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::rGPRRegClassID;
1946
1947   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1948                                                      decodeRs(insn))));
1949   ++OpIdx;
1950
1951   if (ThreeReg) {
1952     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1953                                                        decodeRn(insn))));
1954     ++OpIdx;
1955   }
1956
1957   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1958                                                      decodeRm(insn))));
1959   ++OpIdx;
1960
1961   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1962       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1963     // Add the rotation amount immediate.
1964     MI.addOperand(MCOperand::CreateImm(decodeRotate(insn)));
1965     ++OpIdx;
1966   }
1967
1968   return true;
1969 }
1970
1971 // A6.3.16 Multiply, multiply accumulate, and absolute difference
1972 //
1973 // t2MLA, t2MLS, t2SMMLA, t2SMMLS: Rs Rn Rm Ra=Inst{15-12}
1974 // t2MUL, t2SMMUL:                 Rs Rn Rm
1975 // t2SMLA[BB|BT|TB|TT|WB|WT]:      Rs Rn Rm Ra=Inst{15-12}
1976 // t2SMUL[BB|BT|TB|TT|WB|WT]:      Rs Rn Rm
1977 //
1978 // Dual halfword multiply: t2SMUAD[X], t2SMUSD[X], t2SMLAD[X], t2SMLSD[X]:
1979 //   Rs Rn Rm Ra=Inst{15-12}
1980 //
1981 // Unsigned Sum of Absolute Differences [and Accumulate]
1982 //    Rs Rn Rm [Ra=Inst{15-12}]
1983 static bool DisassembleThumb2Mul(MCInst &MI, unsigned Opcode, uint32_t insn,
1984     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1985
1986   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1987
1988   assert(NumOps >= 3 &&
1989          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
1990          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
1991          OpInfo[2].RegClass == ARM::rGPRRegClassID &&
1992          "Expect >= 3 operands and first three as reg operands");
1993
1994   // Build the register operands.
1995
1996   bool FourReg = NumOps > 3 && OpInfo[3].RegClass == ARM::rGPRRegClassID;
1997
1998   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1999                                                      decodeRs(insn))));
2000
2001   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2002                                                      decodeRn(insn))));
2003
2004   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2005                                                      decodeRm(insn))));
2006
2007   if (FourReg)
2008     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2009                                                        decodeRd(insn))));
2010
2011   NumOpsAdded = FourReg ? 4 : 3;
2012
2013   return true;
2014 }
2015
2016 // A6.3.17 Long multiply, long multiply accumulate, and divide
2017 //
2018 // t2SMULL, t2UMULL, t2SMLAL, t2UMLAL, t2UMAAL: RdLo RdHi Rn Rm
2019 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2020 //
2021 // Halfword multiple accumulate long: t2SMLAL<x><y>: RdLo RdHi Rn Rm
2022 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2023 //
2024 // Dual halfword multiple: t2SMLALD[X], t2SMLSLD[X]: RdLo RdHi Rn Rm
2025 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2026 //
2027 // Signed/Unsigned divide: t2SDIV, t2UDIV: Rs Rn Rm
2028 static bool DisassembleThumb2LongMul(MCInst &MI, unsigned Opcode, uint32_t insn,
2029     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2030
2031   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2032
2033   assert(NumOps >= 3 &&
2034          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
2035          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
2036          OpInfo[2].RegClass == ARM::rGPRRegClassID &&
2037          "Expect >= 3 operands and first three as reg operands");
2038
2039   bool FourReg = NumOps > 3 && OpInfo[3].RegClass == ARM::rGPRRegClassID;
2040
2041   // Build the register operands.
2042
2043   if (FourReg)
2044     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2045                                                        decodeRd(insn))));
2046
2047   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2048                                                      decodeRs(insn))));
2049
2050   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2051                                                      decodeRn(insn))));
2052
2053   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2054                                                      decodeRm(insn))));
2055
2056   if (FourReg)
2057     NumOpsAdded = 4;
2058   else
2059     NumOpsAdded = 3;
2060
2061   return true;
2062 }
2063
2064 // See A6.3 32-bit Thumb instruction encoding for instruction classes
2065 // corresponding to (op1, op2, op).
2066 //
2067 // Table A6-9 32-bit Thumb instruction encoding
2068 // op1  op2    op  Instruction class, see
2069 // ---  -------  --  -----------------------------------------------------------
2070 // 01  00xx0xx  -  Load/store multiple on page A6-23
2071 //     00xx1xx  -  Load/store dual, load/store exclusive, table branch on
2072 //                 page A6-24
2073 //     01xxxxx  -  Data-processing (shifted register) on page A6-31
2074 //     1xxxxxx  -  Coprocessor instructions on page A6-40
2075 // 10  x0xxxxx  0  Data-processing (modified immediate) on page A6-15
2076 //     x1xxxxx  0  Data-processing (plain binary immediate) on page A6-19
2077 //         -    1  Branches and miscellaneous control on page A6-20
2078 // 11  000xxx0  -  Store single data item on page A6-30
2079 //     001xxx0  -  Advanced SIMD element or structure load/store instructions
2080 //                 on page A7-27
2081 //     00xx001  - Load byte, memory hints on page A6-28
2082 //     00xx011  -  Load halfword, memory hints on page A6-26
2083 //     00xx101  -  Load word on page A6-25
2084 //     00xx111  -  UNDEFINED
2085 //     010xxxx  -  Data-processing (register) on page A6-33
2086 //     0110xxx  -  Multiply, multiply accumulate, and absolute difference on
2087 //                 page A6-38
2088 //     0111xxx  -  Long multiply, long multiply accumulate, and divide on
2089 //                 page A6-39
2090 //     1xxxxxx  -  Coprocessor instructions on page A6-40
2091 //
2092 static bool DisassembleThumb2(uint16_t op1, uint16_t op2, uint16_t op,
2093     MCInst &MI, unsigned Opcode, uint32_t insn, unsigned short NumOps,
2094     unsigned &NumOpsAdded, BO B) {
2095
2096   switch (op1) {
2097   case 1:
2098     if (slice(op2, 6, 5) == 0) {
2099       if (slice(op2, 2, 2) == 0) {
2100         // Load/store multiple.
2101         return DisassembleThumb2LdStMul(MI, Opcode, insn, NumOps, NumOpsAdded,
2102                                         B);
2103       }
2104
2105       // Load/store dual, load/store exclusive, table branch, otherwise.
2106       assert(slice(op2, 2, 2) == 1 && "Thumb2 encoding error!");
2107       if ((ARM::t2LDREX <= Opcode && Opcode <= ARM::t2LDREXH) ||
2108           (ARM::t2STREX <= Opcode && Opcode <= ARM::t2STREXH)) {
2109         // Load/store exclusive.
2110         return DisassembleThumb2LdStEx(MI, Opcode, insn, NumOps, NumOpsAdded,
2111                                        B);
2112       }
2113       if (Opcode == ARM::t2LDRDi8 ||
2114           Opcode == ARM::t2LDRD_PRE || Opcode == ARM::t2LDRD_POST ||
2115           Opcode == ARM::t2STRDi8 ||
2116           Opcode == ARM::t2STRD_PRE || Opcode == ARM::t2STRD_POST) {
2117         // Load/store dual.
2118         return DisassembleThumb2LdStDual(MI, Opcode, insn, NumOps, NumOpsAdded,
2119                                          B);
2120       }
2121       if (Opcode == ARM::t2TBB || Opcode == ARM::t2TBH) {
2122         // Table branch.
2123         return DisassembleThumb2TB(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2124       }
2125     } else if (slice(op2, 6, 5) == 1) {
2126       // Data-processing (shifted register).
2127       return DisassembleThumb2DPSoReg(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2128     }
2129
2130     // FIXME: A6.3.18 Coprocessor instructions
2131     // But see ThumbDisassembler::getInstruction().
2132
2133     break;
2134   case 2:
2135     if (op == 0) {
2136       if (slice(op2, 5, 5) == 0)
2137         // Data-processing (modified immediate)
2138         return DisassembleThumb2DPModImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2139                                          B);
2140       if (Thumb2SaturateOpcode(Opcode))
2141         return DisassembleThumb2Sat(MI, Opcode, insn, NumOpsAdded, B);
2142
2143       // Data-processing (plain binary immediate)
2144       return DisassembleThumb2DPBinImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2145                                        B);
2146     }
2147     // Branches and miscellaneous control on page A6-20.
2148     return DisassembleThumb2BrMiscCtrl(MI, Opcode, insn, NumOps, NumOpsAdded,
2149                                        B);
2150   case 3:
2151     switch (slice(op2, 6, 5)) {
2152     case 0:
2153       // Load/store instructions...
2154       if (slice(op2, 0, 0) == 0) {
2155         if (slice(op2, 4, 4) == 0) {
2156           // Store single data item on page A6-30
2157           return DisassembleThumb2LdSt(false, MI,Opcode,insn,NumOps,NumOpsAdded,
2158                                        B);
2159         } else {
2160           // FIXME: Advanced SIMD element or structure load/store instructions.
2161           // But see ThumbDisassembler::getInstruction().
2162           ;
2163         }
2164       } else {
2165         // Table A6-9 32-bit Thumb instruction encoding: Load byte|halfword|word
2166         return DisassembleThumb2LdSt(true, MI, Opcode, insn, NumOps,
2167                                      NumOpsAdded, B);
2168       }
2169       break;
2170     case 1:
2171       if (slice(op2, 4, 4) == 0) {
2172         // A6.3.12 Data-processing (register)
2173         return DisassembleThumb2DPReg(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2174       } else if (slice(op2, 3, 3) == 0) {
2175         // A6.3.16 Multiply, multiply accumulate, and absolute difference
2176         return DisassembleThumb2Mul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2177       } else {
2178         // A6.3.17 Long multiply, long multiply accumulate, and divide
2179         return DisassembleThumb2LongMul(MI, Opcode, insn, NumOps, NumOpsAdded,
2180                                         B);
2181       }
2182       break;
2183     default:
2184       // FIXME: A6.3.18 Coprocessor instructions
2185       // But see ThumbDisassembler::getInstruction().
2186       ;
2187       break;
2188     }
2189
2190     break;
2191   default:
2192     assert(0 && "Thumb2 encoding error!");
2193     break;
2194   }
2195
2196   return false;
2197 }
2198
2199 static bool DisassembleThumbFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2200     unsigned short NumOps, unsigned &NumOpsAdded, BO Builder) {
2201
2202   uint16_t HalfWord = slice(insn, 31, 16);
2203
2204   if (HalfWord == 0) {
2205     // A6.2 16-bit Thumb instruction encoding
2206     // op = bits[15:10]
2207     uint16_t op = slice(insn, 15, 10);
2208     return DisassembleThumb1(op, MI, Opcode, insn, NumOps, NumOpsAdded,
2209                              Builder);
2210   }
2211
2212   unsigned bits15_11 = slice(HalfWord, 15, 11);
2213
2214   // A6.1 Thumb instruction set encoding
2215   if (!(bits15_11 == 0x1D || bits15_11 == 0x1E || bits15_11 == 0x1F)) {
2216     assert("Bits[15:11] first halfword of Thumb2 instruction is out of range");
2217     return false;
2218   }
2219
2220   // A6.3 32-bit Thumb instruction encoding
2221
2222   uint16_t op1 = slice(HalfWord, 12, 11);
2223   uint16_t op2 = slice(HalfWord, 10, 4);
2224   uint16_t op = slice(insn, 15, 15);
2225
2226   return DisassembleThumb2(op1, op2, op, MI, Opcode, insn, NumOps, NumOpsAdded,
2227                            Builder);
2228 }