lib/Target/ARM/InstPrinter/ARMInstPrinter.cpp

   1 //===-- ARMInstPrinter.cpp - Convert ARM MCInst to assembly syntax --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an ARM MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMInstPrinter.h"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/MC/MCExpr.h"
  19 #include "llvm/MC/MCInst.h"
  20 #include "llvm/MC/MCInstrInfo.h"
  21 #include "llvm/MC/MCRegisterInfo.h"
  22 #include "llvm/Support/raw_ostream.h"
  23 using namespace llvm;
  24
  25 #define DEBUG_TYPE "asm-printer"
  26
  27 #include "ARMGenAsmWriter.inc"
  28
  29 /// translateShiftImm - Convert shift immediate from 0-31 to 1-32 for printing.
  30 ///
  31 /// getSORegOffset returns an integer from 0-31, representing '32' as 0.
  32 static unsigned translateShiftImm(unsigned imm) {
  33   // lsr #32 and asr #32 exist, but should be encoded as a 0.
  34   assert((imm & ~0x1f) == 0 && "Invalid shift encoding");
  35
  36   if (imm == 0)
  37     return 32;
  38   return imm;
  39 }
  40
  41 /// Prints the shift value with an immediate value.
  42 static void printRegImmShift(raw_ostream &O, ARM_AM::ShiftOpc ShOpc,
  43                           unsigned ShImm, bool UseMarkup) {
  44   if (ShOpc == ARM_AM::no_shift || (ShOpc == ARM_AM::lsl && !ShImm))
  45     return;
  46   O << ", ";
  47
  48   assert (!(ShOpc == ARM_AM::ror && !ShImm) && "Cannot have ror #0");
  49   O << getShiftOpcStr(ShOpc);
  50
  51   if (ShOpc != ARM_AM::rrx) {
  52     O << " ";
  53     if (UseMarkup)
  54       O << "<imm:";
  55     O << "#" << translateShiftImm(ShImm);
  56     if (UseMarkup)
  57       O << ">";
  58   }
  59 }
  60
  61 ARMInstPrinter::ARMInstPrinter(const MCAsmInfo &MAI,
  62                                const MCInstrInfo &MII,
  63                                const MCRegisterInfo &MRI,
  64                                const MCSubtargetInfo &STI) :
  65   MCInstPrinter(MAI, MII, MRI) {
  66   // Initialize the set of available features.
  67   setAvailableFeatures(STI.getFeatureBits());
  68 }
  69
  70 void ARMInstPrinter::printRegName(raw_ostream &OS, unsigned RegNo) const {
  71   OS << markup("<reg:")
  72      << getRegisterName(RegNo)
  73      << markup(">");
  74 }
  75
  76 void ARMInstPrinter::printInst(const MCInst *MI, raw_ostream &O,
  77                                StringRef Annot) {
  78   unsigned Opcode = MI->getOpcode();
  79
  80   switch(Opcode) {
  81
  82   // Check for HINT instructions w/ canonical names.
  83   case ARM::HINT:
  84   case ARM::tHINT:
  85   case ARM::t2HINT:
  86     switch (MI->getOperand(0).getImm()) {
  87     case 0: O << "\tnop"; break;
  88     case 1: O << "\tyield"; break;
  89     case 2: O << "\twfe"; break;
  90     case 3: O << "\twfi"; break;
  91     case 4: O << "\tsev"; break;
  92     case 5:
  93       if ((getAvailableFeatures() & ARM::HasV8Ops)) {
  94         O << "\tsevl";
  95         break;
  96       } // Fallthrough for non-v8
  97     default:
  98       // Anything else should just print normally.
  99       printInstruction(MI, O);
 100       printAnnotation(O, Annot);
 101       return;
 102     }
 103     printPredicateOperand(MI, 1, O);
 104     if (Opcode == ARM::t2HINT)
 105       O << ".w";
 106     printAnnotation(O, Annot);
 107     return;
 108
 109   // Check for MOVs and print canonical forms, instead.
 110   case ARM::MOVsr: {
 111     // FIXME: Thumb variants?
 112     const MCOperand &Dst = MI->getOperand(0);
 113     const MCOperand &MO1 = MI->getOperand(1);
 114     const MCOperand &MO2 = MI->getOperand(2);
 115     const MCOperand &MO3 = MI->getOperand(3);
 116
 117     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()));
 118     printSBitModifierOperand(MI, 6, O);
 119     printPredicateOperand(MI, 4, O);
 120
 121     O << '\t';
 122     printRegName(O, Dst.getReg());
 123     O << ", ";
 124     printRegName(O, MO1.getReg());
 125
 126     O << ", ";
 127     printRegName(O, MO2.getReg());
 128     assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 129     printAnnotation(O, Annot);
 130     return;
 131   }
 132
 133   case ARM::MOVsi: {
 134     // FIXME: Thumb variants?
 135     const MCOperand &Dst = MI->getOperand(0);
 136     const MCOperand &MO1 = MI->getOperand(1);
 137     const MCOperand &MO2 = MI->getOperand(2);
 138
 139     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO2.getImm()));
 140     printSBitModifierOperand(MI, 5, O);
 141     printPredicateOperand(MI, 3, O);
 142
 143     O << '\t';
 144     printRegName(O, Dst.getReg());
 145     O << ", ";
 146     printRegName(O, MO1.getReg());
 147
 148     if (ARM_AM::getSORegShOp(MO2.getImm()) == ARM_AM::rrx) {
 149       printAnnotation(O, Annot);
 150       return;
 151     }
 152
 153     O << ", "
 154       << markup("<imm:")
 155       << "#" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()))
 156       << markup(">");
 157     printAnnotation(O, Annot);
 158     return;
 159   }
 160
 161   // A8.6.123 PUSH
 162   case ARM::STMDB_UPD:
 163   case ARM::t2STMDB_UPD:
 164     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 165       // Should only print PUSH if there are at least two registers in the list.
 166       O << '\t' << "push";
 167       printPredicateOperand(MI, 2, O);
 168       if (Opcode == ARM::t2STMDB_UPD)
 169         O << ".w";
 170       O << '\t';
 171       printRegisterList(MI, 4, O);
 172       printAnnotation(O, Annot);
 173       return;
 174     } else
 175       break;
 176
 177   case ARM::STR_PRE_IMM:
 178     if (MI->getOperand(2).getReg() == ARM::SP &&
 179         MI->getOperand(3).getImm() == -4) {
 180       O << '\t' << "push";
 181       printPredicateOperand(MI, 4, O);
 182       O << "\t{";
 183       printRegName(O, MI->getOperand(1).getReg());
 184       O << "}";
 185       printAnnotation(O, Annot);
 186       return;
 187     } else
 188       break;
 189
 190   // A8.6.122 POP
 191   case ARM::LDMIA_UPD:
 192   case ARM::t2LDMIA_UPD:
 193     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 194       // Should only print POP if there are at least two registers in the list.
 195       O << '\t' << "pop";
 196       printPredicateOperand(MI, 2, O);
 197       if (Opcode == ARM::t2LDMIA_UPD)
 198         O << ".w";
 199       O << '\t';
 200       printRegisterList(MI, 4, O);
 201       printAnnotation(O, Annot);
 202       return;
 203     } else
 204       break;
 205
 206   case ARM::LDR_POST_IMM:
 207     if (MI->getOperand(2).getReg() == ARM::SP &&
 208         MI->getOperand(4).getImm() == 4) {
 209       O << '\t' << "pop";
 210       printPredicateOperand(MI, 5, O);
 211       O << "\t{";
 212       printRegName(O, MI->getOperand(0).getReg());
 213       O << "}";
 214       printAnnotation(O, Annot);
 215       return;
 216     } else
 217       break;
 218
 219   // A8.6.355 VPUSH
 220   case ARM::VSTMSDB_UPD:
 221   case ARM::VSTMDDB_UPD:
 222     if (MI->getOperand(0).getReg() == ARM::SP) {
 223       O << '\t' << "vpush";
 224       printPredicateOperand(MI, 2, O);
 225       O << '\t';
 226       printRegisterList(MI, 4, O);
 227       printAnnotation(O, Annot);
 228       return;
 229     } else
 230       break;
 231
 232   // A8.6.354 VPOP
 233   case ARM::VLDMSIA_UPD:
 234   case ARM::VLDMDIA_UPD:
 235     if (MI->getOperand(0).getReg() == ARM::SP) {
 236       O << '\t' << "vpop";
 237       printPredicateOperand(MI, 2, O);
 238       O << '\t';
 239       printRegisterList(MI, 4, O);
 240       printAnnotation(O, Annot);
 241       return;
 242     } else
 243       break;
 244
 245   case ARM::tLDMIA: {
 246     bool Writeback = true;
 247     unsigned BaseReg = MI->getOperand(0).getReg();
 248     for (unsigned i = 3; i < MI->getNumOperands(); ++i) {
 249       if (MI->getOperand(i).getReg() == BaseReg)
 250         Writeback = false;
 251     }
 252
 253     O << "\tldm";
 254
 255     printPredicateOperand(MI, 1, O);
 256     O << '\t';
 257     printRegName(O, BaseReg);
 258     if (Writeback) O << "!";
 259     O << ", ";
 260     printRegisterList(MI, 3, O);
 261     printAnnotation(O, Annot);
 262     return;
 263   }
 264
 265   // Combine 2 GPRs from disassember into a GPRPair to match with instr def.
 266   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
 267   // a single GPRPair reg operand is used in the .td file to replace the two
 268   // GPRs. However, when decoding them, the two GRPs cannot be automatically
 269   // expressed as a GPRPair, so we have to manually merge them.
 270   // FIXME: We would really like to be able to tablegen'erate this.
 271   case ARM::LDREXD: case ARM::STREXD:
 272   case ARM::LDAEXD: case ARM::STLEXD:
 273     const MCRegisterClass& MRC = MRI.getRegClass(ARM::GPRRegClassID);
 274     bool isStore = Opcode == ARM::STREXD || Opcode == ARM::STLEXD;
 275     unsigned Reg = MI->getOperand(isStore ? 1 : 0).getReg();
 276     if (MRC.contains(Reg)) {
 277       MCInst NewMI;
 278       MCOperand NewReg;
 279       NewMI.setOpcode(Opcode);
 280
 281       if (isStore)
 282         NewMI.addOperand(MI->getOperand(0));
 283       NewReg = MCOperand::CreateReg(MRI.getMatchingSuperReg(Reg, ARM::gsub_0,
 284         &MRI.getRegClass(ARM::GPRPairRegClassID)));
 285       NewMI.addOperand(NewReg);
 286
 287       // Copy the rest operands into NewMI.
 288       for(unsigned i= isStore ? 3 : 2; i < MI->getNumOperands(); ++i)
 289         NewMI.addOperand(MI->getOperand(i));
 290       printInstruction(&NewMI, O);
 291       return;
 292     }
 293   }
 294
 295   printInstruction(MI, O);
 296   printAnnotation(O, Annot);
 297 }
 298
 299 void ARMInstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 300                                   raw_ostream &O) {
 301   const MCOperand &Op = MI->getOperand(OpNo);
 302   if (Op.isReg()) {
 303     unsigned Reg = Op.getReg();
 304     printRegName(O, Reg);
 305   } else if (Op.isImm()) {
 306     O << markup("<imm:")
 307       << '#' << formatImm(Op.getImm())
 308       << markup(">");
 309   } else {
 310     assert(Op.isExpr() && "unknown operand kind in printOperand");
 311     const MCExpr *Expr = Op.getExpr();
 312     switch (Expr->getKind()) {
 313     case MCExpr::Binary:
 314       O << '#' << *Expr;
 315       break;
 316     case MCExpr::Constant: {
 317       // If a symbolic branch target was added as a constant expression then
 318       // print that address in hex. And only print 32 unsigned bits for the
 319       // address.
 320       const MCConstantExpr *Constant = cast<MCConstantExpr>(Expr);
 321       int64_t TargetAddress;
 322       if (!Constant->EvaluateAsAbsolute(TargetAddress)) {
 323         O << '#' << *Expr;
 324       } else {
 325         O << "0x";
 326         O.write_hex(static_cast<uint32_t>(TargetAddress));
 327       }
 328       break;
 329     }
 330     default:
 331       // FIXME: Should we always treat this as if it is a constant literal and
 332       // prefix it with '#'?
 333       O << *Expr;
 334       break;
 335     }
 336   }
 337 }
 338
 339 void ARMInstPrinter::printThumbLdrLabelOperand(const MCInst *MI, unsigned OpNum,
 340                                                raw_ostream &O) {
 341   const MCOperand &MO1 = MI->getOperand(OpNum);
 342   if (MO1.isExpr()) {
 343     O << *MO1.getExpr();
 344     return;
 345   }
 346
 347   O << markup("<mem:") << "[pc, ";
 348
 349   int32_t OffImm = (int32_t)MO1.getImm();
 350   bool isSub = OffImm < 0;
 351
 352   // Special value for #-0. All others are normal.
 353   if (OffImm == INT32_MIN)
 354     OffImm = 0;
 355   if (isSub) {
 356     O << markup("<imm:")
 357       << "#-" << formatImm(-OffImm)
 358       << markup(">");
 359   } else {
 360     O << markup("<imm:")
 361       << "#" << formatImm(OffImm)
 362       << markup(">");
 363   }
 364   O << "]" << markup(">");
 365 }
 366
 367 // so_reg is a 4-operand unit corresponding to register forms of the A5.1
 368 // "Addressing Mode 1 - Data-processing operands" forms.  This includes:
 369 //    REG 0   0           - e.g. R5
 370 //    REG REG 0,SH_OPC    - e.g. R5, ROR R3
 371 //    REG 0   IMM,SH_OPC  - e.g. R5, LSL #3
 372 void ARMInstPrinter::printSORegRegOperand(const MCInst *MI, unsigned OpNum,
 373                                        raw_ostream &O) {
 374   const MCOperand &MO1 = MI->getOperand(OpNum);
 375   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 376   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 377
 378   printRegName(O, MO1.getReg());
 379
 380   // Print the shift opc.
 381   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO3.getImm());
 382   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 383   if (ShOpc == ARM_AM::rrx)
 384     return;
 385
 386   O << ' ';
 387   printRegName(O, MO2.getReg());
 388   assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 389 }
 390
 391 void ARMInstPrinter::printSORegImmOperand(const MCInst *MI, unsigned OpNum,
 392                                        raw_ostream &O) {
 393   const MCOperand &MO1 = MI->getOperand(OpNum);
 394   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 395
 396   printRegName(O, MO1.getReg());
 397
 398   // Print the shift opc.
 399   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
 400                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
 401 }
 402
 403
 404 //===--------------------------------------------------------------------===//
 405 // Addressing Mode #2
 406 //===--------------------------------------------------------------------===//
 407
 408 void ARMInstPrinter::printAM2PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 409                                                 raw_ostream &O) {
 410   const MCOperand &MO1 = MI->getOperand(Op);
 411   const MCOperand &MO2 = MI->getOperand(Op+1);
 412   const MCOperand &MO3 = MI->getOperand(Op+2);
 413
 414   O << markup("<mem:") << "[";
 415   printRegName(O, MO1.getReg());
 416
 417   if (!MO2.getReg()) {
 418     if (ARM_AM::getAM2Offset(MO3.getImm())) { // Don't print +0.
 419       O << ", "
 420         << markup("<imm:")
 421         << "#"
 422         << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 423         << ARM_AM::getAM2Offset(MO3.getImm())
 424         << markup(">");
 425     }
 426     O << "]" << markup(">");
 427     return;
 428   }
 429
 430   O << ", ";
 431   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()));
 432   printRegName(O, MO2.getReg());
 433
 434   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO3.getImm()),
 435                    ARM_AM::getAM2Offset(MO3.getImm()), UseMarkup);
 436   O << "]" << markup(">");
 437 }
 438
 439 void ARMInstPrinter::printAddrModeTBB(const MCInst *MI, unsigned Op,
 440                                            raw_ostream &O) {
 441   const MCOperand &MO1 = MI->getOperand(Op);
 442   const MCOperand &MO2 = MI->getOperand(Op+1);
 443   O << markup("<mem:") << "[";
 444   printRegName(O, MO1.getReg());
 445   O << ", ";
 446   printRegName(O, MO2.getReg());
 447   O << "]" << markup(">");
 448 }
 449
 450 void ARMInstPrinter::printAddrModeTBH(const MCInst *MI, unsigned Op,
 451                                            raw_ostream &O) {
 452   const MCOperand &MO1 = MI->getOperand(Op);
 453   const MCOperand &MO2 = MI->getOperand(Op+1);
 454   O << markup("<mem:") << "[";
 455   printRegName(O, MO1.getReg());
 456   O << ", ";
 457   printRegName(O, MO2.getReg());
 458   O << ", lsl " << markup("<imm:") << "#1" << markup(">") << "]" << markup(">");
 459 }
 460
 461 void ARMInstPrinter::printAddrMode2Operand(const MCInst *MI, unsigned Op,
 462                                            raw_ostream &O) {
 463   const MCOperand &MO1 = MI->getOperand(Op);
 464
 465   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 466     printOperand(MI, Op, O);
 467     return;
 468   }
 469
 470 #ifndef NDEBUG
 471   const MCOperand &MO3 = MI->getOperand(Op+2);
 472   unsigned IdxMode = ARM_AM::getAM2IdxMode(MO3.getImm());
 473   assert(IdxMode != ARMII::IndexModePost &&
 474          "Should be pre or offset index op");
 475 #endif
 476
 477   printAM2PreOrOffsetIndexOp(MI, Op, O);
 478 }
 479
 480 void ARMInstPrinter::printAddrMode2OffsetOperand(const MCInst *MI,
 481                                                  unsigned OpNum,
 482                                                  raw_ostream &O) {
 483   const MCOperand &MO1 = MI->getOperand(OpNum);
 484   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 485
 486   if (!MO1.getReg()) {
 487     unsigned ImmOffs = ARM_AM::getAM2Offset(MO2.getImm());
 488     O << markup("<imm:")
 489       << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 490       << ImmOffs
 491       << markup(">");
 492     return;
 493   }
 494
 495   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()));
 496   printRegName(O, MO1.getReg());
 497
 498   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO2.getImm()),
 499                    ARM_AM::getAM2Offset(MO2.getImm()), UseMarkup);
 500 }
 501
 502 //===--------------------------------------------------------------------===//
 503 // Addressing Mode #3
 504 //===--------------------------------------------------------------------===//
 505
 506 void ARMInstPrinter::printAM3PostIndexOp(const MCInst *MI, unsigned Op,
 507                                          raw_ostream &O) {
 508   const MCOperand &MO1 = MI->getOperand(Op);
 509   const MCOperand &MO2 = MI->getOperand(Op+1);
 510   const MCOperand &MO3 = MI->getOperand(Op+2);
 511
 512   O << markup("<mem:") << "[";
 513   printRegName(O, MO1.getReg());
 514   O << "], " << markup(">");
 515
 516   if (MO2.getReg()) {
 517     O << (char)ARM_AM::getAM3Op(MO3.getImm());
 518     printRegName(O, MO2.getReg());
 519     return;
 520   }
 521
 522   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 523   O << markup("<imm:")
 524     << '#'
 525     << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()))
 526     << ImmOffs
 527     << markup(">");
 528 }
 529
 530 void ARMInstPrinter::printAM3PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 531                                                 raw_ostream &O,
 532                                                 bool AlwaysPrintImm0) {
 533   const MCOperand &MO1 = MI->getOperand(Op);
 534   const MCOperand &MO2 = MI->getOperand(Op+1);
 535   const MCOperand &MO3 = MI->getOperand(Op+2);
 536
 537   O << markup("<mem:") << '[';
 538   printRegName(O, MO1.getReg());
 539
 540   if (MO2.getReg()) {
 541     O << ", " << getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()));
 542     printRegName(O, MO2.getReg());
 543     O << ']' << markup(">");
 544     return;
 545   }
 546
 547   //If the op is sub we have to print the immediate even if it is 0
 548   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 549   ARM_AM::AddrOpc op = ARM_AM::getAM3Op(MO3.getImm());
 550
 551   if (AlwaysPrintImm0 || ImmOffs || (op == ARM_AM::sub)) {
 552     O << ", "
 553       << markup("<imm:")
 554       << "#"
 555       << ARM_AM::getAddrOpcStr(op)
 556       << ImmOffs
 557       << markup(">");
 558   }
 559   O << ']' << markup(">");
 560 }
 561
 562 template <bool AlwaysPrintImm0>
 563 void ARMInstPrinter::printAddrMode3Operand(const MCInst *MI, unsigned Op,
 564                                            raw_ostream &O) {
 565   const MCOperand &MO1 = MI->getOperand(Op);
 566   if (!MO1.isReg()) {   //  For label symbolic references.
 567     printOperand(MI, Op, O);
 568     return;
 569   }
 570
 571   const MCOperand &MO3 = MI->getOperand(Op+2);
 572   unsigned IdxMode = ARM_AM::getAM3IdxMode(MO3.getImm());
 573
 574   if (IdxMode == ARMII::IndexModePost) {
 575     printAM3PostIndexOp(MI, Op, O);
 576     return;
 577   }
 578   printAM3PreOrOffsetIndexOp(MI, Op, O, AlwaysPrintImm0);
 579 }
 580
 581 void ARMInstPrinter::printAddrMode3OffsetOperand(const MCInst *MI,
 582                                                  unsigned OpNum,
 583                                                  raw_ostream &O) {
 584   const MCOperand &MO1 = MI->getOperand(OpNum);
 585   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 586
 587   if (MO1.getReg()) {
 588     O << getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()));
 589     printRegName(O, MO1.getReg());
 590     return;
 591   }
 592
 593   unsigned ImmOffs = ARM_AM::getAM3Offset(MO2.getImm());
 594   O << markup("<imm:")
 595     << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm())) << ImmOffs
 596     << markup(">");
 597 }
 598
 599 void ARMInstPrinter::printPostIdxImm8Operand(const MCInst *MI,
 600                                              unsigned OpNum,
 601                                              raw_ostream &O) {
 602   const MCOperand &MO = MI->getOperand(OpNum);
 603   unsigned Imm = MO.getImm();
 604   O << markup("<imm:")
 605     << '#' << ((Imm & 256) ? "" : "-") << (Imm & 0xff)
 606     << markup(">");
 607 }
 608
 609 void ARMInstPrinter::printPostIdxRegOperand(const MCInst *MI, unsigned OpNum,
 610                                             raw_ostream &O) {
 611   const MCOperand &MO1 = MI->getOperand(OpNum);
 612   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 613
 614   O << (MO2.getImm() ? "" : "-");
 615   printRegName(O, MO1.getReg());
 616 }
 617
 618 void ARMInstPrinter::printPostIdxImm8s4Operand(const MCInst *MI,
 619                                              unsigned OpNum,
 620                                              raw_ostream &O) {
 621   const MCOperand &MO = MI->getOperand(OpNum);
 622   unsigned Imm = MO.getImm();
 623   O << markup("<imm:")
 624     << '#' << ((Imm & 256) ? "" : "-") << ((Imm & 0xff) << 2)
 625     << markup(">");
 626 }
 627
 628
 629 void ARMInstPrinter::printLdStmModeOperand(const MCInst *MI, unsigned OpNum,
 630                                            raw_ostream &O) {
 631   ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(OpNum)
 632                                                  .getImm());
 633   O << ARM_AM::getAMSubModeStr(Mode);
 634 }
 635
 636 template <bool AlwaysPrintImm0>
 637 void ARMInstPrinter::printAddrMode5Operand(const MCInst *MI, unsigned OpNum,
 638                                            raw_ostream &O) {
 639   const MCOperand &MO1 = MI->getOperand(OpNum);
 640   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 641
 642   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 643     printOperand(MI, OpNum, O);
 644     return;
 645   }
 646
 647   O << markup("<mem:") << "[";
 648   printRegName(O, MO1.getReg());
 649
 650   unsigned ImmOffs = ARM_AM::getAM5Offset(MO2.getImm());
 651   unsigned Op = ARM_AM::getAM5Op(MO2.getImm());
 652   if (AlwaysPrintImm0 || ImmOffs || Op == ARM_AM::sub) {
 653     O << ", "
 654       << markup("<imm:")
 655       << "#"
 656       << ARM_AM::getAddrOpcStr(ARM_AM::getAM5Op(MO2.getImm()))
 657       << ImmOffs * 4
 658       << markup(">");
 659   }
 660   O << "]" << markup(">");
 661 }
 662
 663 void ARMInstPrinter::printAddrMode6Operand(const MCInst *MI, unsigned OpNum,
 664                                            raw_ostream &O) {
 665   const MCOperand &MO1 = MI->getOperand(OpNum);
 666   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 667
 668   O << markup("<mem:") << "[";
 669   printRegName(O, MO1.getReg());
 670   if (MO2.getImm()) {
 671     O << ":" << (MO2.getImm() << 3);
 672   }
 673   O << "]" << markup(">");
 674 }
 675
 676 void ARMInstPrinter::printAddrMode7Operand(const MCInst *MI, unsigned OpNum,
 677                                            raw_ostream &O) {
 678   const MCOperand &MO1 = MI->getOperand(OpNum);
 679   O << markup("<mem:") << "[";
 680   printRegName(O, MO1.getReg());
 681   O << "]" << markup(">");
 682 }
 683
 684 void ARMInstPrinter::printAddrMode6OffsetOperand(const MCInst *MI,
 685                                                  unsigned OpNum,
 686                                                  raw_ostream &O) {
 687   const MCOperand &MO = MI->getOperand(OpNum);
 688   if (MO.getReg() == 0)
 689     O << "!";
 690   else {
 691     O << ", ";
 692     printRegName(O, MO.getReg());
 693   }
 694 }
 695
 696 void ARMInstPrinter::printBitfieldInvMaskImmOperand(const MCInst *MI,
 697                                                     unsigned OpNum,
 698                                                     raw_ostream &O) {
 699   const MCOperand &MO = MI->getOperand(OpNum);
 700   uint32_t v = ~MO.getImm();
 701   int32_t lsb = countTrailingZeros(v);
 702   int32_t width = (32 - countLeadingZeros (v)) - lsb;
 703   assert(MO.isImm() && "Not a valid bf_inv_mask_imm value!");
 704   O << markup("<imm:") << '#' << lsb << markup(">")
 705     << ", "
 706     << markup("<imm:") << '#' << width << markup(">");
 707 }
 708
 709 void ARMInstPrinter::printMemBOption(const MCInst *MI, unsigned OpNum,
 710                                      raw_ostream &O) {
 711   unsigned val = MI->getOperand(OpNum).getImm();
 712   O << ARM_MB::MemBOptToString(val, (getAvailableFeatures() & ARM::HasV8Ops));
 713 }
 714
 715 void ARMInstPrinter::printInstSyncBOption(const MCInst *MI, unsigned OpNum,
 716                                           raw_ostream &O) {
 717   unsigned val = MI->getOperand(OpNum).getImm();
 718   O << ARM_ISB::InstSyncBOptToString(val);
 719 }
 720
 721 void ARMInstPrinter::printShiftImmOperand(const MCInst *MI, unsigned OpNum,
 722                                           raw_ostream &O) {
 723   unsigned ShiftOp = MI->getOperand(OpNum).getImm();
 724   bool isASR = (ShiftOp & (1 << 5)) != 0;
 725   unsigned Amt = ShiftOp & 0x1f;
 726   if (isASR) {
 727     O << ", asr "
 728       << markup("<imm:")
 729       << "#" << (Amt == 0 ? 32 : Amt)
 730       << markup(">");
 731   }
 732   else if (Amt) {
 733     O << ", lsl "
 734       << markup("<imm:")
 735       << "#" << Amt
 736       << markup(">");
 737   }
 738 }
 739
 740 void ARMInstPrinter::printPKHLSLShiftImm(const MCInst *MI, unsigned OpNum,
 741                                          raw_ostream &O) {
 742   unsigned Imm = MI->getOperand(OpNum).getImm();
 743   if (Imm == 0)
 744     return;
 745   assert(Imm > 0 && Imm < 32 && "Invalid PKH shift immediate value!");
 746   O << ", lsl " << markup("<imm:") << "#" << Imm << markup(">");
 747 }
 748
 749 void ARMInstPrinter::printPKHASRShiftImm(const MCInst *MI, unsigned OpNum,
 750                                          raw_ostream &O) {
 751   unsigned Imm = MI->getOperand(OpNum).getImm();
 752   // A shift amount of 32 is encoded as 0.
 753   if (Imm == 0)
 754     Imm = 32;
 755   assert(Imm > 0 && Imm <= 32 && "Invalid PKH shift immediate value!");
 756   O << ", asr " << markup("<imm:") << "#" << Imm << markup(">");
 757 }
 758
 759 void ARMInstPrinter::printRegisterList(const MCInst *MI, unsigned OpNum,
 760                                        raw_ostream &O) {
 761   O << "{";
 762   for (unsigned i = OpNum, e = MI->getNumOperands(); i != e; ++i) {
 763     if (i != OpNum) O << ", ";
 764     printRegName(O, MI->getOperand(i).getReg());
 765   }
 766   O << "}";
 767 }
 768
 769 void ARMInstPrinter::printGPRPairOperand(const MCInst *MI, unsigned OpNum,
 770                                          raw_ostream &O) {
 771   unsigned Reg = MI->getOperand(OpNum).getReg();
 772   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_0));
 773   O << ", ";
 774   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_1));
 775 }
 776
 777
 778 void ARMInstPrinter::printSetendOperand(const MCInst *MI, unsigned OpNum,
 779                                         raw_ostream &O) {
 780   const MCOperand &Op = MI->getOperand(OpNum);
 781   if (Op.getImm())
 782     O << "be";
 783   else
 784     O << "le";
 785 }
 786
 787 void ARMInstPrinter::printCPSIMod(const MCInst *MI, unsigned OpNum,
 788                                   raw_ostream &O) {
 789   const MCOperand &Op = MI->getOperand(OpNum);
 790   O << ARM_PROC::IModToString(Op.getImm());
 791 }
 792
 793 void ARMInstPrinter::printCPSIFlag(const MCInst *MI, unsigned OpNum,
 794                                    raw_ostream &O) {
 795   const MCOperand &Op = MI->getOperand(OpNum);
 796   unsigned IFlags = Op.getImm();
 797   for (int i=2; i >= 0; --i)
 798     if (IFlags & (1 << i))
 799       O << ARM_PROC::IFlagsToString(1 << i);
 800
 801   if (IFlags == 0)
 802     O << "none";
 803 }
 804
 805 void ARMInstPrinter::printMSRMaskOperand(const MCInst *MI, unsigned OpNum,
 806                                          raw_ostream &O) {
 807   const MCOperand &Op = MI->getOperand(OpNum);
 808   unsigned SpecRegRBit = Op.getImm() >> 4;
 809   unsigned Mask = Op.getImm() & 0xf;
 810
 811   if (getAvailableFeatures() & ARM::FeatureMClass) {
 812     unsigned SYSm = Op.getImm();
 813     unsigned Opcode = MI->getOpcode();
 814     // For reads of the special registers ignore the "mask encoding" bits
 815     // which are only for writes.
 816     if (Opcode == ARM::t2MRS_M)
 817       SYSm &= 0xff;
 818     switch (SYSm) {
 819     default: llvm_unreachable("Unexpected mask value!");
 820     case     0:
 821     case 0x800: O << "apsr"; return; // with _nzcvq bits is an alias for aspr
 822     case 0x400: O << "apsr_g"; return;
 823     case 0xc00: O << "apsr_nzcvqg"; return;
 824     case     1:
 825     case 0x801: O << "iapsr"; return; // with _nzcvq bits is an alias for iapsr
 826     case 0x401: O << "iapsr_g"; return;
 827     case 0xc01: O << "iapsr_nzcvqg"; return;
 828     case     2:
 829     case 0x802: O << "eapsr"; return; // with _nzcvq bits is an alias for eapsr
 830     case 0x402: O << "eapsr_g"; return;
 831     case 0xc02: O << "eapsr_nzcvqg"; return;
 832     case     3:
 833     case 0x803: O << "xpsr"; return; // with _nzcvq bits is an alias for xpsr
 834     case 0x403: O << "xpsr_g"; return;
 835     case 0xc03: O << "xpsr_nzcvqg"; return;
 836     case     5:
 837     case 0x805: O << "ipsr"; return;
 838     case     6:
 839     case 0x806: O << "epsr"; return;
 840     case     7:
 841     case 0x807: O << "iepsr"; return;
 842     case     8:
 843     case 0x808: O << "msp"; return;
 844     case     9:
 845     case 0x809: O << "psp"; return;
 846     case  0x10:
 847     case 0x810: O << "primask"; return;
 848     case  0x11:
 849     case 0x811: O << "basepri"; return;
 850     case  0x12:
 851     case 0x812: O << "basepri_max"; return;
 852     case  0x13:
 853     case 0x813: O << "faultmask"; return;
 854     case  0x14:
 855     case 0x814: O << "control"; return;
 856     }
 857   }
 858
 859   // As special cases, CPSR_f, CPSR_s and CPSR_fs prefer printing as
 860   // APSR_nzcvq, APSR_g and APSRnzcvqg, respectively.
 861   if (!SpecRegRBit && (Mask == 8 || Mask == 4 || Mask == 12)) {
 862     O << "APSR_";
 863     switch (Mask) {
 864     default: llvm_unreachable("Unexpected mask value!");
 865     case 4:  O << "g"; return;
 866     case 8:  O << "nzcvq"; return;
 867     case 12: O << "nzcvqg"; return;
 868     }
 869   }
 870
 871   if (SpecRegRBit)
 872     O << "SPSR";
 873   else
 874     O << "CPSR";
 875
 876   if (Mask) {
 877     O << '_';
 878     if (Mask & 8) O << 'f';
 879     if (Mask & 4) O << 's';
 880     if (Mask & 2) O << 'x';
 881     if (Mask & 1) O << 'c';
 882   }
 883 }
 884
 885 void ARMInstPrinter::printBankedRegOperand(const MCInst *MI, unsigned OpNum,
 886                                            raw_ostream &O) {
 887   uint32_t Banked = MI->getOperand(OpNum).getImm();
 888   uint32_t R = (Banked & 0x20) >> 5;
 889   uint32_t SysM = Banked & 0x1f;
 890
 891   // Nothing much we can do about this, the encodings are specified in B9.2.3 of
 892   // the ARM ARM v7C, and are all over the shop.
 893   if (R) {
 894     O << "SPSR_";
 895
 896     switch(SysM) {
 897     case 0x0e: O << "fiq"; return;
 898     case 0x10: O << "irq"; return;
 899     case 0x12: O << "svc"; return;
 900     case 0x14: O << "abt"; return;
 901     case 0x16: O << "und"; return;
 902     case 0x1c: O << "mon"; return;
 903     case 0x1e: O << "hyp"; return;
 904     default: llvm_unreachable("Invalid banked SPSR register");
 905     }
 906   }
 907
 908   assert(!R && "should have dealt with SPSR regs");
 909   const char *RegNames[] = {
 910     "r8_usr", "r9_usr", "r10_usr", "r11_usr", "r12_usr", "sp_usr", "lr_usr", "",
 911     "r8_fiq", "r9_fiq", "r10_fiq", "r11_fiq", "r12_fiq", "sp_fiq", "lr_fiq", "",
 912     "lr_irq", "sp_irq", "lr_svc",  "sp_svc",  "lr_abt",  "sp_abt", "lr_und", "sp_und",
 913     "",       "",       "",        "",        "lr_mon",  "sp_mon", "elr_hyp", "sp_hyp"
 914   };
 915   const char *Name = RegNames[SysM];
 916   assert(Name[0] && "invalid banked register operand");
 917
 918   O << Name;
 919 }
 920
 921 void ARMInstPrinter::printPredicateOperand(const MCInst *MI, unsigned OpNum,
 922                                            raw_ostream &O) {
 923   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 924   // Handle the undefined 15 CC value here for printing so we don't abort().
 925   if ((unsigned)CC == 15)
 926     O << "<und>";
 927   else if (CC != ARMCC::AL)
 928     O << ARMCondCodeToString(CC);
 929 }
 930
 931 void ARMInstPrinter::printMandatoryPredicateOperand(const MCInst *MI,
 932                                                     unsigned OpNum,
 933                                                     raw_ostream &O) {
 934   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 935   O << ARMCondCodeToString(CC);
 936 }
 937
 938 void ARMInstPrinter::printSBitModifierOperand(const MCInst *MI, unsigned OpNum,
 939                                               raw_ostream &O) {
 940   if (MI->getOperand(OpNum).getReg()) {
 941     assert(MI->getOperand(OpNum).getReg() == ARM::CPSR &&
 942            "Expect ARM CPSR register!");
 943     O << 's';
 944   }
 945 }
 946
 947 void ARMInstPrinter::printNoHashImmediate(const MCInst *MI, unsigned OpNum,
 948                                           raw_ostream &O) {
 949   O << MI->getOperand(OpNum).getImm();
 950 }
 951
 952 void ARMInstPrinter::printPImmediate(const MCInst *MI, unsigned OpNum,
 953                                      raw_ostream &O) {
 954   O << "p" << MI->getOperand(OpNum).getImm();
 955 }
 956
 957 void ARMInstPrinter::printCImmediate(const MCInst *MI, unsigned OpNum,
 958                                      raw_ostream &O) {
 959   O << "c" << MI->getOperand(OpNum).getImm();
 960 }
 961
 962 void ARMInstPrinter::printCoprocOptionImm(const MCInst *MI, unsigned OpNum,
 963                                           raw_ostream &O) {
 964   O << "{" << MI->getOperand(OpNum).getImm() << "}";
 965 }
 966
 967 void ARMInstPrinter::printPCLabel(const MCInst *MI, unsigned OpNum,
 968                                   raw_ostream &O) {
 969   llvm_unreachable("Unhandled PC-relative pseudo-instruction!");
 970 }
 971
 972 template<unsigned scale>
 973 void ARMInstPrinter::printAdrLabelOperand(const MCInst *MI, unsigned OpNum,
 974                                   raw_ostream &O) {
 975   const MCOperand &MO = MI->getOperand(OpNum);
 976
 977   if (MO.isExpr()) {
 978     O << *MO.getExpr();
 979     return;
 980   }
 981
 982   int32_t OffImm = (int32_t)MO.getImm() << scale;
 983
 984   O << markup("<imm:");
 985   if (OffImm == INT32_MIN)
 986     O << "#-0";
 987   else if (OffImm < 0)
 988     O << "#-" << -OffImm;
 989   else
 990     O << "#" << OffImm;
 991   O << markup(">");
 992 }
 993
 994 void ARMInstPrinter::printThumbS4ImmOperand(const MCInst *MI, unsigned OpNum,
 995                                             raw_ostream &O) {
 996   O << markup("<imm:")
 997     << "#" << formatImm(MI->getOperand(OpNum).getImm() * 4)
 998     << markup(">");
 999 }
1000
1001 void ARMInstPrinter::printThumbSRImm(const MCInst *MI, unsigned OpNum,
1002                                      raw_ostream &O) {
1003   unsigned Imm = MI->getOperand(OpNum).getImm();
1004   O << markup("<imm:")
1005     << "#" << formatImm((Imm == 0 ? 32 : Imm))
1006     << markup(">");
1007 }
1008
1009 void ARMInstPrinter::printThumbITMask(const MCInst *MI, unsigned OpNum,
1010                                       raw_ostream &O) {
1011   // (3 - the number of trailing zeros) is the number of then / else.
1012   unsigned Mask = MI->getOperand(OpNum).getImm();
1013   unsigned Firstcond = MI->getOperand(OpNum-1).getImm();
1014   unsigned CondBit0 = Firstcond & 1;
1015   unsigned NumTZ = countTrailingZeros(Mask);
1016   assert(NumTZ <= 3 && "Invalid IT mask!");
1017   for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
1018     bool T = ((Mask >> Pos) & 1) == CondBit0;
1019     if (T)
1020       O << 't';
1021     else
1022       O << 'e';
1023   }
1024 }
1025
1026 void ARMInstPrinter::printThumbAddrModeRROperand(const MCInst *MI, unsigned Op,
1027                                                  raw_ostream &O) {
1028   const MCOperand &MO1 = MI->getOperand(Op);
1029   const MCOperand &MO2 = MI->getOperand(Op + 1);
1030
1031   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1032     printOperand(MI, Op, O);
1033     return;
1034   }
1035
1036   O << markup("<mem:") << "[";
1037   printRegName(O, MO1.getReg());
1038   if (unsigned RegNum = MO2.getReg()) {
1039     O << ", ";
1040     printRegName(O, RegNum);
1041   }
1042   O << "]" << markup(">");
1043 }
1044
1045 void ARMInstPrinter::printThumbAddrModeImm5SOperand(const MCInst *MI,
1046                                                     unsigned Op,
1047                                                     raw_ostream &O,
1048                                                     unsigned Scale) {
1049   const MCOperand &MO1 = MI->getOperand(Op);
1050   const MCOperand &MO2 = MI->getOperand(Op + 1);
1051
1052   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1053     printOperand(MI, Op, O);
1054     return;
1055   }
1056
1057   O << markup("<mem:") << "[";
1058   printRegName(O, MO1.getReg());
1059   if (unsigned ImmOffs = MO2.getImm()) {
1060     O << ", "
1061       << markup("<imm:")
1062       << "#" << formatImm(ImmOffs * Scale)
1063       << markup(">");
1064   }
1065   O << "]" << markup(">");
1066 }
1067
1068 void ARMInstPrinter::printThumbAddrModeImm5S1Operand(const MCInst *MI,
1069                                                      unsigned Op,
1070                                                      raw_ostream &O) {
1071   printThumbAddrModeImm5SOperand(MI, Op, O, 1);
1072 }
1073
1074 void ARMInstPrinter::printThumbAddrModeImm5S2Operand(const MCInst *MI,
1075                                                      unsigned Op,
1076                                                      raw_ostream &O) {
1077   printThumbAddrModeImm5SOperand(MI, Op, O, 2);
1078 }
1079
1080 void ARMInstPrinter::printThumbAddrModeImm5S4Operand(const MCInst *MI,
1081                                                      unsigned Op,
1082                                                      raw_ostream &O) {
1083   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1084 }
1085
1086 void ARMInstPrinter::printThumbAddrModeSPOperand(const MCInst *MI, unsigned Op,
1087                                                  raw_ostream &O) {
1088   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1089 }
1090
1091 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1092 // register with shift forms.
1093 // REG 0   0           - e.g. R5
1094 // REG IMM, SH_OPC     - e.g. R5, LSL #3
1095 void ARMInstPrinter::printT2SOOperand(const MCInst *MI, unsigned OpNum,
1096                                       raw_ostream &O) {
1097   const MCOperand &MO1 = MI->getOperand(OpNum);
1098   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1099
1100   unsigned Reg = MO1.getReg();
1101   printRegName(O, Reg);
1102
1103   // Print the shift opc.
1104   assert(MO2.isImm() && "Not a valid t2_so_reg value!");
1105   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
1106                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
1107 }
1108
1109 template <bool AlwaysPrintImm0>
1110 void ARMInstPrinter::printAddrModeImm12Operand(const MCInst *MI, unsigned OpNum,
1111                                                raw_ostream &O) {
1112   const MCOperand &MO1 = MI->getOperand(OpNum);
1113   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1114
1115   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1116     printOperand(MI, OpNum, O);
1117     return;
1118   }
1119
1120   O << markup("<mem:") << "[";
1121   printRegName(O, MO1.getReg());
1122
1123   int32_t OffImm = (int32_t)MO2.getImm();
1124   bool isSub = OffImm < 0;
1125   // Special value for #-0. All others are normal.
1126   if (OffImm == INT32_MIN)
1127     OffImm = 0;
1128   if (isSub) {
1129     O << ", "
1130       << markup("<imm:")
1131       << "#-" << formatImm(-OffImm)
1132       << markup(">");
1133   }
1134   else if (AlwaysPrintImm0 || OffImm > 0) {
1135     O << ", "
1136       << markup("<imm:")
1137       << "#" << formatImm(OffImm)
1138       << markup(">");
1139   }
1140   O << "]" << markup(">");
1141 }
1142
1143 template<bool AlwaysPrintImm0>
1144 void ARMInstPrinter::printT2AddrModeImm8Operand(const MCInst *MI,
1145                                                 unsigned OpNum,
1146                                                 raw_ostream &O) {
1147   const MCOperand &MO1 = MI->getOperand(OpNum);
1148   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1149
1150   O << markup("<mem:") << "[";
1151   printRegName(O, MO1.getReg());
1152
1153   int32_t OffImm = (int32_t)MO2.getImm();
1154   bool isSub = OffImm < 0;
1155   // Don't print +0.
1156   if (OffImm == INT32_MIN)
1157     OffImm = 0;
1158   if (isSub) {
1159     O << ", "
1160       << markup("<imm:")
1161       << "#-" << -OffImm
1162       << markup(">");
1163   } else if (AlwaysPrintImm0 || OffImm > 0) {
1164     O << ", "
1165       << markup("<imm:")
1166       << "#" << OffImm
1167       << markup(">");
1168   }
1169   O << "]" << markup(">");
1170 }
1171
1172 template<bool AlwaysPrintImm0>
1173 void ARMInstPrinter::printT2AddrModeImm8s4Operand(const MCInst *MI,
1174                                                   unsigned OpNum,
1175                                                   raw_ostream &O) {
1176   const MCOperand &MO1 = MI->getOperand(OpNum);
1177   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1178
1179   if (!MO1.isReg()) {   //  For label symbolic references.
1180     printOperand(MI, OpNum, O);
1181     return;
1182   }
1183
1184   O << markup("<mem:") << "[";
1185   printRegName(O, MO1.getReg());
1186
1187   int32_t OffImm = (int32_t)MO2.getImm();
1188   bool isSub = OffImm < 0;
1189
1190   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1191
1192   // Don't print +0.
1193   if (OffImm == INT32_MIN)
1194     OffImm = 0;
1195   if (isSub) {
1196     O << ", "
1197       << markup("<imm:")
1198       << "#-" << -OffImm
1199       << markup(">");
1200   } else if (AlwaysPrintImm0 || OffImm > 0) {
1201     O << ", "
1202       << markup("<imm:")
1203       << "#" << OffImm
1204       << markup(">");
1205   }
1206   O << "]" << markup(">");
1207 }
1208
1209 void ARMInstPrinter::printT2AddrModeImm0_1020s4Operand(const MCInst *MI,
1210                                                        unsigned OpNum,
1211                                                        raw_ostream &O) {
1212   const MCOperand &MO1 = MI->getOperand(OpNum);
1213   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1214
1215   O << markup("<mem:") << "[";
1216   printRegName(O, MO1.getReg());
1217   if (MO2.getImm()) {
1218     O << ", "
1219       << markup("<imm:")
1220       << "#" << formatImm(MO2.getImm() * 4)
1221       << markup(">");
1222   }
1223   O << "]" << markup(">");
1224 }
1225
1226 void ARMInstPrinter::printT2AddrModeImm8OffsetOperand(const MCInst *MI,
1227                                                       unsigned OpNum,
1228                                                       raw_ostream &O) {
1229   const MCOperand &MO1 = MI->getOperand(OpNum);
1230   int32_t OffImm = (int32_t)MO1.getImm();
1231   O << ", " << markup("<imm:");
1232   if (OffImm == INT32_MIN)
1233     O << "#-0";
1234   else if (OffImm < 0)
1235     O << "#-" << -OffImm;
1236   else
1237     O << "#" << OffImm;
1238   O << markup(">");
1239 }
1240
1241 void ARMInstPrinter::printT2AddrModeImm8s4OffsetOperand(const MCInst *MI,
1242                                                         unsigned OpNum,
1243                                                         raw_ostream &O) {
1244   const MCOperand &MO1 = MI->getOperand(OpNum);
1245   int32_t OffImm = (int32_t)MO1.getImm();
1246
1247   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1248
1249   O << ", " << markup("<imm:");
1250   if (OffImm == INT32_MIN)
1251     O << "#-0";
1252   else if (OffImm < 0)
1253     O << "#-" << -OffImm;
1254   else
1255     O << "#" << OffImm;
1256   O << markup(">");
1257 }
1258
1259 void ARMInstPrinter::printT2AddrModeSoRegOperand(const MCInst *MI,
1260                                                  unsigned OpNum,
1261                                                  raw_ostream &O) {
1262   const MCOperand &MO1 = MI->getOperand(OpNum);
1263   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1264   const MCOperand &MO3 = MI->getOperand(OpNum+2);
1265
1266   O << markup("<mem:") << "[";
1267   printRegName(O, MO1.getReg());
1268
1269   assert(MO2.getReg() && "Invalid so_reg load / store address!");
1270   O << ", ";
1271   printRegName(O, MO2.getReg());
1272
1273   unsigned ShAmt = MO3.getImm();
1274   if (ShAmt) {
1275     assert(ShAmt <= 3 && "Not a valid Thumb2 addressing mode!");
1276     O << ", lsl "
1277       << markup("<imm:")
1278       << "#" << ShAmt
1279       << markup(">");
1280   }
1281   O << "]" << markup(">");
1282 }
1283
1284 void ARMInstPrinter::printFPImmOperand(const MCInst *MI, unsigned OpNum,
1285                                        raw_ostream &O) {
1286   const MCOperand &MO = MI->getOperand(OpNum);
1287   O << markup("<imm:")
1288     << '#' << ARM_AM::getFPImmFloat(MO.getImm())
1289     << markup(">");
1290 }
1291
1292 void ARMInstPrinter::printNEONModImmOperand(const MCInst *MI, unsigned OpNum,
1293                                             raw_ostream &O) {
1294   unsigned EncodedImm = MI->getOperand(OpNum).getImm();
1295   unsigned EltBits;
1296   uint64_t Val = ARM_AM::decodeNEONModImm(EncodedImm, EltBits);
1297   O << markup("<imm:")
1298     << "#0x";
1299   O.write_hex(Val);
1300   O << markup(">");
1301 }
1302
1303 void ARMInstPrinter::printImmPlusOneOperand(const MCInst *MI, unsigned OpNum,
1304                                             raw_ostream &O) {
1305   unsigned Imm = MI->getOperand(OpNum).getImm();
1306   O << markup("<imm:")
1307     << "#" << formatImm(Imm + 1)
1308     << markup(">");
1309 }
1310
1311 void ARMInstPrinter::printRotImmOperand(const MCInst *MI, unsigned OpNum,
1312                                         raw_ostream &O) {
1313   unsigned Imm = MI->getOperand(OpNum).getImm();
1314   if (Imm == 0)
1315     return;
1316   O << ", ror "
1317     << markup("<imm:")
1318     << "#";
1319   switch (Imm) {
1320   default: assert (0 && "illegal ror immediate!");
1321   case 1: O << "8"; break;
1322   case 2: O << "16"; break;
1323   case 3: O << "24"; break;
1324   }
1325   O << markup(">");
1326 }
1327
1328 void ARMInstPrinter::printFBits16(const MCInst *MI, unsigned OpNum,
1329                                   raw_ostream &O) {
1330   O << markup("<imm:")
1331     << "#" << 16 - MI->getOperand(OpNum).getImm()
1332     << markup(">");
1333 }
1334
1335 void ARMInstPrinter::printFBits32(const MCInst *MI, unsigned OpNum,
1336                                   raw_ostream &O) {
1337   O << markup("<imm:")
1338     << "#" << 32 - MI->getOperand(OpNum).getImm()
1339     << markup(">");
1340 }
1341
1342 void ARMInstPrinter::printVectorIndex(const MCInst *MI, unsigned OpNum,
1343                                       raw_ostream &O) {
1344   O << "[" << MI->getOperand(OpNum).getImm() << "]";
1345 }
1346
1347 void ARMInstPrinter::printVectorListOne(const MCInst *MI, unsigned OpNum,
1348                                         raw_ostream &O) {
1349   O << "{";
1350   printRegName(O, MI->getOperand(OpNum).getReg());
1351   O << "}";
1352 }
1353
1354 void ARMInstPrinter::printVectorListTwo(const MCInst *MI, unsigned OpNum,
1355                                           raw_ostream &O) {
1356   unsigned Reg = MI->getOperand(OpNum).getReg();
1357   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1358   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1359   O << "{";
1360   printRegName(O, Reg0);
1361   O << ", ";
1362   printRegName(O, Reg1);
1363   O << "}";
1364 }
1365
1366 void ARMInstPrinter::printVectorListTwoSpaced(const MCInst *MI,
1367                                               unsigned OpNum,
1368                                               raw_ostream &O) {
1369   unsigned Reg = MI->getOperand(OpNum).getReg();
1370   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1371   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1372   O << "{";
1373   printRegName(O, Reg0);
1374   O << ", ";
1375   printRegName(O, Reg1);
1376   O << "}";
1377 }
1378
1379 void ARMInstPrinter::printVectorListThree(const MCInst *MI, unsigned OpNum,
1380                                           raw_ostream &O) {
1381   // Normally, it's not safe to use register enum values directly with
1382   // addition to get the next register, but for VFP registers, the
1383   // sort order is guaranteed because they're all of the form D<n>.
1384   O << "{";
1385   printRegName(O, MI->getOperand(OpNum).getReg());
1386   O << ", ";
1387   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1388   O << ", ";
1389   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1390   O << "}";
1391 }
1392
1393 void ARMInstPrinter::printVectorListFour(const MCInst *MI, unsigned OpNum,
1394                                          raw_ostream &O) {
1395   // Normally, it's not safe to use register enum values directly with
1396   // addition to get the next register, but for VFP registers, the
1397   // sort order is guaranteed because they're all of the form D<n>.
1398   O << "{";
1399   printRegName(O, MI->getOperand(OpNum).getReg());
1400   O << ", ";
1401   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1402   O << ", ";
1403   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1404   O << ", ";
1405   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1406   O << "}";
1407 }
1408
1409 void ARMInstPrinter::printVectorListOneAllLanes(const MCInst *MI,
1410                                                 unsigned OpNum,
1411                                                 raw_ostream &O) {
1412   O << "{";
1413   printRegName(O, MI->getOperand(OpNum).getReg());
1414   O << "[]}";
1415 }
1416
1417 void ARMInstPrinter::printVectorListTwoAllLanes(const MCInst *MI,
1418                                                 unsigned OpNum,
1419                                                 raw_ostream &O) {
1420   unsigned Reg = MI->getOperand(OpNum).getReg();
1421   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1422   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1423   O << "{";
1424   printRegName(O, Reg0);
1425   O << "[], ";
1426   printRegName(O, Reg1);
1427   O << "[]}";
1428 }
1429
1430 void ARMInstPrinter::printVectorListThreeAllLanes(const MCInst *MI,
1431                                                   unsigned OpNum,
1432                                                   raw_ostream &O) {
1433   // Normally, it's not safe to use register enum values directly with
1434   // addition to get the next register, but for VFP registers, the
1435   // sort order is guaranteed because they're all of the form D<n>.
1436   O << "{";
1437   printRegName(O, MI->getOperand(OpNum).getReg());
1438   O << "[], ";
1439   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1440   O << "[], ";
1441   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1442   O << "[]}";
1443 }
1444
1445 void ARMInstPrinter::printVectorListFourAllLanes(const MCInst *MI,
1446                                                   unsigned OpNum,
1447                                                   raw_ostream &O) {
1448   // Normally, it's not safe to use register enum values directly with
1449   // addition to get the next register, but for VFP registers, the
1450   // sort order is guaranteed because they're all of the form D<n>.
1451   O << "{";
1452   printRegName(O, MI->getOperand(OpNum).getReg());
1453   O << "[], ";
1454   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1455   O << "[], ";
1456   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1457   O << "[], ";
1458   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1459   O << "[]}";
1460 }
1461
1462 void ARMInstPrinter::printVectorListTwoSpacedAllLanes(const MCInst *MI,
1463                                                       unsigned OpNum,
1464                                                       raw_ostream &O) {
1465   unsigned Reg = MI->getOperand(OpNum).getReg();
1466   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1467   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1468   O << "{";
1469   printRegName(O, Reg0);
1470   O << "[], ";
1471   printRegName(O, Reg1);
1472   O << "[]}";
1473 }
1474
1475 void ARMInstPrinter::printVectorListThreeSpacedAllLanes(const MCInst *MI,
1476                                                         unsigned OpNum,
1477                                                         raw_ostream &O) {
1478   // Normally, it's not safe to use register enum values directly with
1479   // addition to get the next register, but for VFP registers, the
1480   // sort order is guaranteed because they're all of the form D<n>.
1481   O << "{";
1482   printRegName(O, MI->getOperand(OpNum).getReg());
1483   O  << "[], ";
1484   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1485   O << "[], ";
1486   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1487   O << "[]}";
1488 }
1489
1490 void ARMInstPrinter::printVectorListFourSpacedAllLanes(const MCInst *MI,
1491                                                        unsigned OpNum,
1492                                                        raw_ostream &O) {
1493   // Normally, it's not safe to use register enum values directly with
1494   // addition to get the next register, but for VFP registers, the
1495   // sort order is guaranteed because they're all of the form D<n>.
1496   O << "{";
1497   printRegName(O, MI->getOperand(OpNum).getReg());
1498   O << "[], ";
1499   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1500   O << "[], ";
1501   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1502   O << "[], ";
1503   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1504   O << "[]}";
1505 }
1506
1507 void ARMInstPrinter::printVectorListThreeSpaced(const MCInst *MI,
1508                                                 unsigned OpNum,
1509                                                 raw_ostream &O) {
1510   // Normally, it's not safe to use register enum values directly with
1511   // addition to get the next register, but for VFP registers, the
1512   // sort order is guaranteed because they're all of the form D<n>.
1513   O << "{";
1514   printRegName(O, MI->getOperand(OpNum).getReg());
1515   O << ", ";
1516   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1517   O << ", ";
1518   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1519   O << "}";
1520 }
1521
1522 void ARMInstPrinter::printVectorListFourSpaced(const MCInst *MI,
1523                                                 unsigned OpNum,
1524                                                 raw_ostream &O) {
1525   // Normally, it's not safe to use register enum values directly with
1526   // addition to get the next register, but for VFP registers, the
1527   // sort order is guaranteed because they're all of the form D<n>.
1528   O << "{";
1529   printRegName(O, MI->getOperand(OpNum).getReg());
1530   O << ", ";
1531   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1532   O << ", ";
1533   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1534   O << ", ";
1535   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1536   O << "}";
1537 }